ath9k_htc/target_firmware/magpie_fw_dev/target/inc/xtensa/config/specreg.h

   1 /*
   2  * Copyright (c) 2013 Tensilica Inc.
   3  *
   4  * Permission is hereby granted, free of charge, to any person obtaining
   5  * a copy of this software and associated documentation files (the
   6  * "Software"), to deal in the Software without restriction, including
   7  * without limitation the rights to use, copy, modify, merge, publish,
   8  * distribute, sublicense, and/or sell copies of the Software, and to
   9  * permit persons to whom the Software is furnished to do so, subject to
  10  * the following conditions:
  11  *
  12  * The above copyright notice and this permission notice shall be included
  13  * in all copies or substantial portions of the Software.
  14  *
  15  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND,
  16  * EXPRESS OR IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF
  17  * MERCHANTABILITY, FITNESS FOR A PARTICULAR PURPOSE AND NONINFRINGEMENT.
  18  * IN NO EVENT SHALL THE AUTHORS OR COPYRIGHT HOLDERS BE LIABLE FOR ANY
  19  * CLAIM, DAMAGES OR OTHER LIABILITY, WHETHER IN AN ACTION OF CONTRACT,
  20  * TORT OR OTHERWISE, ARISING FROM, OUT OF OR IN CONNECTION WITH THE
  21  * SOFTWARE OR THE USE OR OTHER DEALINGS IN THE SOFTWARE.
  22  */
  23
  24 /*
  25  * Xtensa Special Register symbolic names
  26  */
  27
  28 #ifndef XTENSA_SPECREG_H
  29 #define XTENSA_SPECREG_H
  30
  31 /*  Include these special register bitfield definitions, for historical reasons:  */
  32 #include <xtensa/corebits.h>
  33
  34
  35 /*  Special registers:  */
  36 #define LBEG            0
  37 #define LEND            1
  38 #define LCOUNT          2
  39 #define SAR             3
  40 #define LITBASE         5
  41 #define SCOMPARE1       12
  42 #define WINDOWBASE      72
  43 #define WINDOWSTART     73
  44 #define IBREAKENABLE    96
  45 #define DDR             104
  46 #define IBREAKA_0       128
  47 #define IBREAKA_1       129
  48 #define DBREAKA_0       144
  49 #define DBREAKA_1       145
  50 #define DBREAKC_0       160
  51 #define DBREAKC_1       161
  52 #define EPC_1           177
  53 #define EPC_2           178
  54 #define EPC_3           179
  55 #define EPC_4           180
  56 #define EPC_5           181
  57 #define DEPC            192
  58 #define EPS_2           194
  59 #define EPS_3           195
  60 #define EPS_4           196
  61 #define EPS_5           197
  62 #define EXCSAVE_1       209
  63 #define EXCSAVE_2       210
  64 #define EXCSAVE_3       211
  65 #define EXCSAVE_4       212
  66 #define EXCSAVE_5       213
  67 #define INTERRUPT       226
  68 #define INTENABLE       228
  69 #define PS              230
  70 #define VECBASE         231
  71 #define EXCCAUSE        232
  72 #define DEBUGCAUSE      233
  73 #define CCOUNT          234
  74 #define PRID            235
  75 #define ICOUNT          236
  76 #define ICOUNTLEVEL     237
  77 #define EXCVADDR        238
  78 #define CCOMPARE_0      240
  79 #define MISC_REG_0      244
  80 #define MISC_REG_1      245
  81
  82 /*  Special cases (bases of special register series):  */
  83 #define IBREAKA         128
  84 #define DBREAKA         144
  85 #define DBREAKC         160
  86 #define EPC             176
  87 #define EPS             192
  88 #define EXCSAVE         208
  89 #define CCOMPARE        240
  90
  91 /*  Special names for read-only and write-only interrupt registers:  */
  92 #define INTREAD         226
  93 #define INTSET          226
  94 #define INTCLEAR        227
  95
  96 #endif /* XTENSA_SPECREG_H */