target_firmware/wlan/ar5416_hw.c

   1 /*
   2  * Copyright (c) 2013 Qualcomm Atheros, Inc.
   3  * All rights reserved.
   4  *
   5  * Redistribution and use in source and binary forms, with or without
   6  * modification, are permitted (subject to the limitations in the
   7  * disclaimer below) provided that the following conditions are met:
   8  *
   9  *  * Redistributions of source code must retain the above copyright
  10  *    notice, this list of conditions and the following disclaimer.
  11  *
  12  *  * Redistributions in binary form must reproduce the above copyright
  13  *    notice, this list of conditions and the following disclaimer in the
  14  *    documentation and/or other materials provided with the
  15  *    distribution.
  16  *
  17  *  * Neither the name of Qualcomm Atheros nor the names of its
  18  *    contributors may be used to endorse or promote products derived
  19  *    from this software without specific prior written permission.
  20  *
  21  * NO EXPRESS OR IMPLIED LICENSES TO ANY PARTY'S PATENT RIGHTS ARE
  22  * GRANTED BY THIS LICENSE.  THIS SOFTWARE IS PROVIDED BY THE COPYRIGHT
  23  * HOLDERS AND CONTRIBUTORS "AS IS" AND ANY EXPRESS OR IMPLIED
  24  * WARRANTIES, INCLUDING, BUT NOT LIMITED TO, THE IMPLIED WARRANTIES OF
  25  * MERCHANTABILITY AND FITNESS FOR A PARTICULAR PURPOSE ARE
  26  * DISCLAIMED. IN NO EVENT SHALL THE COPYRIGHT OWNER OR CONTRIBUTORS BE
  27  * LIABLE FOR ANY DIRECT, INDIRECT, INCIDENTAL, SPECIAL, EXEMPLARY, OR
  28  * CONSEQUENTIAL DAMAGES (INCLUDING, BUT NOT LIMITED TO, PROCUREMENT OF
  29  * SUBSTITUTE GOODS OR SERVICES; LOSS OF USE, DATA, OR PROFITS; OR
  30  * BUSINESS INTERRUPTION) HOWEVER CAUSED AND ON ANY THEORY OF LIABILITY,
  31  * WHETHER IN CONTRACT, STRICT LIABILITY, OR TORT (INCLUDING NEGLIGENCE
  32  * OR OTHERWISE) ARISING IN ANY WAY OUT OF THE USE OF THIS SOFTWARE, EVEN
  33  * IF ADVISED OF THE POSSIBILITY OF SUCH DAMAGE.
  34  */
  35
  36 #include "ah.h"
  37 #include "ah_internal.h"
  38 #include "ar5416.h"
  39 #include "ar5416reg.h"
  40 #include "ar5416desc.h"
  41
  42 #define N(a) (sizeof(a)/sizeof(a[0]))
  43 #define AR_INTR_SPURIOUS 0xffffffff
  44 #define ar5416_desc ar5416_desc_20
  45 #define AR5416_ABORT_LOOPS 1000
  46 #define AR5416_ABORT_WAIT  5
  47 #define AR5416DESC         AR5416DESC_20
  48 #define AR5416DESC_CONST   AR5416DESC_CONST_20
  49
  50 /*****************/
  51 /* Attach/Detach */
  52 /*****************/
  53
  54 static const struct ath_hal_private ar5416hal_10 = {{
  55                 .ah_getRateTable        = ar5416GetRateTable,
  56                 .ah_detach              = ar5416Detach,
  57
  58                 /* Transmit functions */
  59                 .ah_updateTxTrigLevel   = ar5416UpdateTxTrigLevel,
  60                 .ah_setTxDP             = ar5416SetTxDP,
  61                 .ah_numTxPending        = ar5416NumTxPending,
  62                 .ah_startTxDma          = ar5416StartTxDma,
  63                 .ah_stopTxDma           = ar5416StopTxDma,
  64
  65                 .ah_abortTxDma          = ar5416AbortTxDma,
  66
  67                 /* Misc Functions */
  68                 .ah_getTsf64            = ar5416GetTsf64,
  69                 .ah_setRxFilter         = ar5416SetRxFilter,
  70
  71                 /* RX Functions */
  72                 .ah_setRxDP             = ar5416SetRxDP,
  73                 .ah_stopDmaReceive      = ar5416StopDmaReceive,
  74                 .ah_enableReceive       = ar5416EnableReceive,
  75                 .ah_stopPcuReceive      = ar5416StopPcuReceive,
  76
  77                 /* Interrupt Functions */
  78                 .ah_isInterruptPending   = ar5416IsInterruptPending,
  79                 .ah_getPendingInterrupts = ar5416GetPendingInterrupts,
  80                 .ah_setInterrupts        = ar5416SetInterrupts,
  81         },
  82 };
  83
  84 void ar5416Detach(struct ath_hal *ah)
  85 {
  86         HALASSERT(ah != AH_NULL);
  87         ath_hal_free(ah);
  88 }
  89
  90 struct ath_hal *
  91 ar5416Attach(a_uint32_t devid,HAL_SOFTC sc, adf_os_device_t dev,
  92              a_uint32_t flags, HAL_STATUS *status)
  93 {
  94         struct ath_hal_5416 *ahp;
  95         struct ath_hal *ah;
  96
  97         ahp = ath_hal_malloc(sizeof (struct ath_hal_5416));
  98         if (ahp == AH_NULL) {
  99                 *status = HAL_ENOMEM;
 100                 return AH_NULL;
 101         }
 102         ah = &ahp->ah_priv.h;
 103
 104         OS_MEMCPY(&ahp->ah_priv, &ar5416hal_10, sizeof(struct ath_hal_private));
 105
 106         ah->ah_dev = dev;
 107         ah->ah_sc = sc;
 108
 109         ah->ah_set11nTxDesc        = ar5416Set11nTxDesc_20;
 110         ah->ah_set11nRateScenario  = ar5416Set11nRateScenario_20;
 111         ah->ah_set11nAggrFirst     = ar5416Set11nAggrFirst_20;
 112         ah->ah_set11nAggrMiddle    = ar5416Set11nAggrMiddle_20;
 113         ah->ah_set11nAggrLast      = ar5416Set11nAggrLast_20;
 114         ah->ah_clr11nAggr          = ar5416Clr11nAggr_20;
 115         ah->ah_set11nBurstDuration = ar5416Set11nBurstDuration_20;
 116         ah->ah_setupRxDesc         = ar5416SetupRxDesc_20;
 117         ah->ah_procRxDescFast      = ar5416ProcRxDescFast_20;
 118         ah->ah_setupTxDesc         = ar5416SetupTxDesc_20;
 119         ah->ah_fillTxDesc          = ar5416FillTxDesc_20;
 120         ah->ah_fillKeyTxDesc       = ar5416FillKeyTxDesc_20;
 121         ah->ah_procTxDesc          = ar5416ProcTxDesc_20;
 122         ah->ah_set11nVirtualMoreFrag = ar5416Set11nVirtualMoreFrag_20;
 123
 124         return ah;
 125 }
 126
 127 /**********************/
 128 /* Interrupt Handling */
 129 /**********************/
 130
 131 HAL_BOOL ar5416IsInterruptPending(struct ath_hal *ah)
 132 {
 133         a_uint32_t host_isr = OS_REG_READ(ah, AR_INTR_ASYNC_CAUSE);
 134         /*
 135          * Some platforms trigger our ISR before applying power to
 136          * the card, so make sure.
 137          */
 138         return ((host_isr != AR_INTR_SPURIOUS) && (host_isr & AR_INTR_MAC_IRQ));
 139 }
 140
 141 HAL_BOOL ar5416GetPendingInterrupts(struct ath_hal *ah, HAL_INT *masked)
 142 {
 143         a_uint32_t isr;
 144 #ifndef AR9100
 145         HAL_BOOL fatal_int = AH_FALSE;
 146         a_uint32_t sync_cause;
 147
 148         if (OS_REG_READ(ah, AR_INTR_ASYNC_CAUSE) & AR_INTR_MAC_IRQ) {
 149                 if ((OS_REG_READ(ah, AR_RTC_STATUS) & AR_RTC_STATUS_M) != AR_RTC_STATUS_ON) {
 150                         *masked = 0;
 151                         return AH_FALSE;
 152                 }
 153         } else {
 154                 *masked = 0;
 155                 return AH_FALSE;
 156         }
 157 #endif
 158         isr = OS_REG_READ(ah, AR_ISR_RAC);
 159         if (isr == 0xffffffff) {
 160                 *masked = 0;
 161                 return AH_FALSE;
 162         }
 163
 164         *masked = isr & HAL_INT_COMMON;
 165
 166 #ifdef AR5416_INT_MITIGATION
 167         if (isr & (AR_ISR_RXMINTR | AR_ISR_RXINTM)) {
 168                 *masked |= HAL_INT_RX;
 169         }
 170         if (isr & (AR_ISR_TXMINTR | AR_ISR_TXINTM)) {
 171                 *masked |= HAL_INT_TX;
 172         }
 173 #endif
 174
 175         if (isr & AR_ISR_BCNMISC) {
 176                 a_uint32_t s2_s;
 177
 178                 s2_s = OS_REG_READ(ah, AR_ISR_S2_S);
 179
 180                 if (s2_s & AR_ISR_S2_GTT) {
 181                         *masked |= HAL_INT_GTT;
 182                 }
 183
 184                 if (s2_s & AR_ISR_S2_CST) {
 185                         *masked |= HAL_INT_CST;
 186                 }
 187         }
 188
 189         if (isr & (AR_ISR_RXOK | AR_ISR_RXERR))
 190                 *masked |= HAL_INT_RX;
 191         if (isr & (AR_ISR_TXOK | AR_ISR_TXDESC | AR_ISR_TXERR | AR_ISR_TXEOL)) {
 192                 struct ath_hal_5416 *ahp = AH5416(ah);
 193                 a_uint32_t           s0_s, s1_s;
 194
 195                 *masked |= HAL_INT_TX;
 196                 s0_s = OS_REG_READ(ah, AR_ISR_S0_S);
 197                 s1_s = OS_REG_READ(ah, AR_ISR_S1_S);
 198                 ahp->ah_intrTxqs |= MS(s0_s, AR_ISR_S0_QCU_TXOK);
 199                 ahp->ah_intrTxqs |= MS(s0_s, AR_ISR_S0_QCU_TXDESC);
 200                 ahp->ah_intrTxqs |= MS(s1_s, AR_ISR_S1_QCU_TXERR);
 201                 ahp->ah_intrTxqs |= MS(s1_s, AR_ISR_S1_QCU_TXEOL);
 202         }
 203
 204 #ifndef AR9100
 205         sync_cause = OS_REG_READ(ah, AR_INTR_SYNC_CAUSE);
 206         fatal_int = ((sync_cause != AR_INTR_SPURIOUS) &&
 207                      (sync_cause & (AR_INTR_SYNC_HOST1_FATAL | AR_INTR_SYNC_HOST1_PERR))) ?
 208                 AH_TRUE : AH_FALSE;
 209
 210         if (AH_TRUE == fatal_int) {
 211                 OS_REG_WRITE(ah, AR_INTR_SYNC_CAUSE_CLR, sync_cause);
 212                 (void) OS_REG_READ(ah, AR_INTR_SYNC_CAUSE_CLR);
 213         }
 214 #endif
 215         return AH_TRUE;
 216 }
 217
 218 HAL_INT
 219 ar5416SetInterrupts(struct ath_hal *ah, HAL_INT ints)
 220 {
 221         struct ath_hal_5416 *ahp = AH5416(ah);
 222         a_uint32_t omask = ahp->ah_maskReg;
 223         a_uint32_t mask;
 224
 225         if (omask & HAL_INT_GLOBAL) {
 226                 OS_REG_WRITE(ah, AR_IER, AR_IER_DISABLE);
 227                 (void) OS_REG_READ(ah, AR_IER);
 228         }
 229
 230         mask = ints & HAL_INT_COMMON;
 231         if (ints & HAL_INT_TX) {
 232 #ifdef AR5416_INT_MITIGATION
 233                 mask |= AR_IMR_TXMINTR | AR_IMR_TXINTM;
 234 #else
 235                 mask |= AR_IMR_TXOK;
 236                 mask |= AR_IMR_TXDESC;
 237 #endif
 238                 mask |= AR_IMR_TXERR;
 239                 mask |= AR_IMR_TXEOL;
 240         }
 241         if (ints & HAL_INT_RX) {
 242                 mask |= AR_IMR_RXERR;
 243 #ifdef AR5416_INT_MITIGATION
 244                 mask |=  AR_IMR_RXMINTR | AR_IMR_RXINTM;
 245 #else
 246                 mask |= AR_IMR_RXOK | AR_IMR_RXDESC;
 247 #endif
 248         }
 249
 250         if (ints & (HAL_INT_GTT | HAL_INT_CST)) {
 251                 mask |= AR_IMR_BCNMISC;
 252         }
 253
 254         OS_REG_WRITE(ah, AR_IMR, mask);
 255         (void) OS_REG_READ(ah, AR_IMR);
 256         ahp->ah_maskReg = ints;
 257
 258         /* Re-enable interrupts if they were enabled before. */
 259         if (ints & HAL_INT_GLOBAL) {
 260                 OS_REG_WRITE(ah, AR_IER, AR_IER_ENABLE);
 261                 /* See explanation above... */
 262                 (void) OS_REG_READ(ah, AR_IER);
 263         }
 264
 265         OS_REG_WRITE(ah, AR_INTR_ASYNC_ENABLE, AR_INTR_MAC_IRQ);
 266         OS_REG_WRITE(ah, AR_INTR_ASYNC_MASK, AR_INTR_MAC_IRQ);
 267         OS_REG_WRITE(ah, AR_INTR_SYNC_ENABLE, AR_INTR_SYNC_ALL);
 268
 269         return omask;
 270 }
 271
 272 /****************/
 273 /* TSF Handling */
 274 /****************/
 275
 276 u_int64_t ar5416GetTsf64(struct ath_hal *ah)
 277 {
 278         u_int64_t tsf;
 279
 280         tsf = OS_REG_READ(ah, AR_TSF_U32);
 281         tsf = (tsf << 32) | OS_REG_READ(ah, AR_TSF_L32);
 282
 283         return tsf;
 284 }
 285
 286 /******/
 287 /* RX */
 288 /******/
 289 void ar5416SetRxDP(struct ath_hal *ah, a_uint32_t rxdp)
 290 {
 291         OS_REG_WRITE(ah, AR_RXDP, rxdp);
 292         HALASSERT(OS_REG_READ(ah, AR_RXDP) == rxdp);
 293 }
 294
 295 HAL_BOOL ar5416StopDmaReceive(struct ath_hal *ah)
 296 {
 297         OS_REG_WRITE(ah, AR_CR, AR_CR_RXD); /* Set receive disable bit */
 298         if (!ath_hal_wait(ah, AR_CR, AR_CR_RXE, 0)) {
 299                 return AH_FALSE;
 300         } else {
 301                 return AH_TRUE;
 302         }
 303 }
 304
 305 HAL_BOOL ar5416SetMulticastFilterIndex(struct ath_hal *ah, a_uint32_t ix)
 306 {
 307         a_uint32_t val;
 308
 309         if (ix >= 64)
 310                 return AH_FALSE;
 311         if (ix >= 32) {
 312                 val = OS_REG_READ(ah, AR_MCAST_FIL1);
 313                 OS_REG_WRITE(ah, AR_MCAST_FIL1, (val | (1<<(ix-32))));
 314         } else {
 315                 val = OS_REG_READ(ah, AR_MCAST_FIL0);
 316                 OS_REG_WRITE(ah, AR_MCAST_FIL0, (val | (1<<ix)));
 317         }
 318         return AH_TRUE;
 319 }
 320
 321 void ar5416SetRxFilter(struct ath_hal *ah, a_uint32_t bits)
 322 {
 323         a_uint32_t phybits;
 324
 325         OS_REG_WRITE(ah, AR_RX_FILTER, (bits & 0xff) | AR_RX_COMPR_BAR);
 326         phybits = 0;
 327         if (bits & HAL_RX_FILTER_PHYRADAR)
 328                 phybits |= AR_PHY_ERR_RADAR;
 329         if (bits & HAL_RX_FILTER_PHYERR)
 330                 phybits |= AR_PHY_ERR_OFDM_TIMING | AR_PHY_ERR_CCK_TIMING;
 331         OS_REG_WRITE(ah, AR_PHY_ERR, phybits);
 332         if (phybits) {
 333                 OS_REG_WRITE(ah, AR_RXCFG,OS_REG_READ(ah, AR_RXCFG) | AR_RXCFG_ZLFDMA);
 334         } else {
 335                 OS_REG_WRITE(ah, AR_RXCFG,OS_REG_READ(ah, AR_RXCFG) &~ AR_RXCFG_ZLFDMA);
 336         }
 337 }
 338
 339 void ar5416EnableReceive(struct ath_hal *ah)
 340 {
 341         OS_REG_WRITE(ah, AR_CR, AR_CR_RXE);
 342 }
 343
 344 void ar5416StopPcuReceive(struct ath_hal *ah)
 345 {
 346         OS_REG_SET_BIT(ah, AR_DIAG_SW, AR_DIAG_RX_DIS);
 347 }
 348
 349 HAL_BOOL ar5416SetupRxDesc_20(struct ath_hal *ah, struct ath_rx_desc *ds,
 350                               a_uint32_t size, a_uint32_t flags)
 351 {
 352         struct ar5416_desc *ads = AR5416DESC(ds);
 353
 354         HALASSERT((size &~ AR_BufLen) == 0);
 355
 356         ads->ds_ctl1 = size & AR_BufLen;
 357         if (flags & HAL_RXDESC_INTREQ)
 358                 ads->ds_ctl1 |= AR_RxIntrReq;
 359
 360         /* this should be enough */
 361         ads->ds_rxstatus8 &= ~AR_RxDone;
 362
 363         return AH_TRUE;
 364 }
 365
 366 HAL_STATUS ar5416ProcRxDescFast_20(struct ath_hal *ah, struct ath_rx_desc *ds,
 367                                    a_uint32_t pa, struct ath_desc *nds,
 368                                    struct ath_rx_status *rx_stats)
 369 {
 370         struct ar5416_desc ads;
 371         struct ar5416_desc *adsp = AR5416DESC(ds);
 372         struct ar5416_desc *ands = AR5416DESC(nds);
 373
 374         if ((adsp->ds_rxstatus8 & AR_RxDone) == 0)
 375                 return HAL_EINPROGRESS;
 376         /*
 377          * Given the use of a self-linked tail be very sure that the hw is
 378          * done with this descriptor; the hw may have done this descriptor
 379          * once and picked it up again...make sure the hw has moved on.
 380          */
 381         if ((ands->ds_rxstatus8 & AR_RxDone) == 0
 382             && OS_REG_READ(ah, AR_RXDP) == pa)
 383                 return HAL_EINPROGRESS;
 384
 385         /*
 386          * Now we need to get the stats from the descriptor. Since desc are
 387          * uncached, lets make a copy of the stats first. Note that, since we
 388          * touch most of the rx stats, a memcpy would always be more efficient
 389          *
 390          * Next we fill in all values in a caller passed stack variable.
 391          * This reduces the number of uncached accesses.
 392          * Do this copy here, after the check so that when the checks fail, we
 393          * dont end up copying the entire stats uselessly.
 394          */
 395         ads.u.rx = adsp->u.rx;
 396
 397         rx_stats->rs_status = 0;
 398         rx_stats->rs_flags = 0;
 399
 400         rx_stats->rs_datalen = ads.ds_rxstatus1 & AR_DataLen;
 401         rx_stats->rs_tstamp =  ads.AR_RcvTimestamp;
 402
 403         /* XXX what about KeyCacheMiss? */
 404         rx_stats->rs_rssi_combined =
 405                 MS(ads.ds_rxstatus4, AR_RxRSSICombined);
 406         rx_stats->rs_rssi_ctl0 = MS(ads.ds_rxstatus0, AR_RxRSSIAnt00);
 407         rx_stats->rs_rssi_ctl1 = MS(ads.ds_rxstatus0, AR_RxRSSIAnt01);
 408         rx_stats->rs_rssi_ctl2 = MS(ads.ds_rxstatus0, AR_RxRSSIAnt02);
 409         rx_stats->rs_rssi_ext0 = MS(ads.ds_rxstatus4, AR_RxRSSIAnt10);
 410         rx_stats->rs_rssi_ext1 = MS(ads.ds_rxstatus4, AR_RxRSSIAnt11);
 411         rx_stats->rs_rssi_ext2 = MS(ads.ds_rxstatus4, AR_RxRSSIAnt12);
 412         if (ads.ds_rxstatus8 & AR_RxKeyIdxValid)
 413                 rx_stats->rs_keyix = MS(ads.ds_rxstatus8, AR_KeyIdx);
 414         else
 415                 rx_stats->rs_keyix = HAL_RXKEYIX_INVALID;
 416         /* NB: caller expected to do rate table mapping */
 417         rx_stats->rs_rate = RXSTATUS_RATE(ah, (&ads));
 418         rx_stats->rs_more = (ads.ds_rxstatus1 & AR_RxMore) ? 1 : 0;
 419
 420         rx_stats->rs_isaggr = (ads.ds_rxstatus8 & AR_RxAggr) ? 1 : 0;
 421         rx_stats->rs_moreaggr = (ads.ds_rxstatus8 & AR_RxMoreAggr) ? 1 : 0;
 422         rx_stats->rs_flags  |= (ads.ds_rxstatus3 & AR_GI) ? HAL_RX_GI : 0;
 423         rx_stats->rs_flags  |= (ads.ds_rxstatus3 & AR_2040) ? HAL_RX_2040 : 0;
 424
 425         if (ads.ds_rxstatus8 & AR_PreDelimCRCErr)
 426                 rx_stats->rs_flags |= HAL_RX_DELIM_CRC_PRE;
 427         if (ads.ds_rxstatus8 & AR_PostDelimCRCErr)
 428                 rx_stats->rs_flags |= HAL_RX_DELIM_CRC_POST;
 429         if (ads.ds_rxstatus8 & AR_DecryptBusyErr)
 430                 rx_stats->rs_flags |= HAL_RX_DECRYPT_BUSY;
 431
 432         if ((ads.ds_rxstatus8 & AR_RxFrameOK) == 0) {
 433                 /*
 434                  * These four bits should not be set together.  The
 435                  * 5416 spec states a Michael error can only occur if
 436                  * DecryptCRCErr not set (and TKIP is used).  Experience
 437                  * indicates however that you can also get Michael errors
 438                  * when a CRC error is detected, but these are specious.
 439                  * Consequently we filter them out here so we don't
 440                  * confuse and/or complicate drivers.
 441                  */
 442                 if (ads.ds_rxstatus8 & AR_CRCErr)
 443                         rx_stats->rs_status |= HAL_RXERR_CRC;
 444                 else if (ads.ds_rxstatus8 & AR_PHYErr) {
 445                         a_uint32_t phyerr;
 446
 447                         rx_stats->rs_status |= HAL_RXERR_PHY;
 448                         phyerr = MS(ads.ds_rxstatus8, AR_PHYErrCode);
 449                         rx_stats->rs_phyerr = phyerr;
 450                 } else if (ads.ds_rxstatus8 & AR_DecryptCRCErr)
 451                         rx_stats->rs_status |= HAL_RXERR_DECRYPT;
 452                 else if (ads.ds_rxstatus8 & AR_MichaelErr)
 453                         rx_stats->rs_status |= HAL_RXERR_MIC;
 454         }
 455         rx_stats->evm0=ads.AR_RxEVM0;
 456         rx_stats->evm1=ads.AR_RxEVM1;
 457         rx_stats->evm2=ads.AR_RxEVM2;
 458
 459         return HAL_OK;
 460 }
 461
 462 /******/
 463 /* TX */
 464 /******/
 465
 466 HAL_BOOL ar5416UpdateTxTrigLevel(struct ath_hal *ah, HAL_BOOL bIncTrigLevel)
 467 {
 468         struct ath_hal_5416 *ahp = AH5416(ah);
 469         a_uint32_t txcfg, curLevel, newLevel;
 470         HAL_INT omask;
 471
 472         /*
 473          * Disable interrupts while futzing with the fifo level.
 474          */
 475         omask = ar5416SetInterrupts(ah, ahp->ah_maskReg &~ HAL_INT_GLOBAL);
 476
 477         txcfg = OS_REG_READ(ah, AR_TXCFG);
 478         curLevel = MS(txcfg, AR_FTRIG);
 479         newLevel = curLevel;
 480
 481         if (bIncTrigLevel)  {
 482                 if (curLevel < MAX_TX_FIFO_THRESHOLD)
 483                         newLevel ++;
 484         } else if (curLevel > MIN_TX_FIFO_THRESHOLD)
 485                 newLevel--;
 486         if (newLevel != curLevel)
 487                 OS_REG_WRITE(ah, AR_TXCFG,
 488                              (txcfg &~ AR_FTRIG) | SM(newLevel, AR_FTRIG));
 489
 490         /* re-enable chip interrupts */
 491         ar5416SetInterrupts(ah, omask);
 492
 493         return (newLevel != curLevel);
 494 }
 495
 496 HAL_BOOL ar5416SetTxDP(struct ath_hal *ah, a_uint32_t q, a_uint32_t txdp)
 497 {
 498         HALASSERT(q < AH_PRIVATE(ah)->ah_caps.halTotalQueues);
 499         HALASSERT(AH5416(ah)->ah_txq[q].tqi_type != HAL_TX_QUEUE_INACTIVE);
 500
 501         /*
 502          * Make sure that TXE is deasserted before setting the TXDP.  If TXE
 503          * is still asserted, setting TXDP will have no effect.
 504          */
 505         HALASSERT((OS_REG_READ(ah, AR_Q_TXE) & (1 << q)) == 0);
 506
 507         OS_REG_WRITE(ah, AR_QTXDP(q), txdp);
 508
 509         return AH_TRUE;
 510 }
 511
 512 HAL_BOOL ar5416StartTxDma(struct ath_hal *ah, a_uint32_t q)
 513 {
 514         HALASSERT(q < AH_PRIVATE(ah)->ah_caps.halTotalQueues);
 515         HALASSERT(AH5416(ah)->ah_txq[q].tqi_type != HAL_TX_QUEUE_INACTIVE);
 516
 517         /* Check to be sure we're not enabling a q that has its TXD bit set. */
 518         HALASSERT((OS_REG_READ(ah, AR_Q_TXD) & (1 << q)) == 0);
 519
 520         OS_REG_WRITE(ah, AR_Q_TXE, 1 << q);
 521
 522         return AH_TRUE;
 523 }
 524
 525 a_uint32_t ar5416NumTxPending(struct ath_hal *ah, a_uint32_t q)
 526 {
 527         a_uint32_t npend;
 528
 529         HALASSERT(q < AH_PRIVATE(ah)->ah_caps.halTotalQueues);
 530         HALASSERT(AH5416(ah)->ah_txq[q].tqi_type != HAL_TX_QUEUE_INACTIVE);
 531
 532         npend = OS_REG_READ(ah, AR_QSTS(q)) & AR_Q_STS_PEND_FR_CNT;
 533         if (npend == 0) {
 534                 /*
 535                  * Pending frame count (PFC) can momentarily go to zero
 536                  * while TXE remains asserted.  In other words a PFC of
 537                  * zero is not sufficient to say that the queue has stopped.
 538                  */
 539                 if (OS_REG_READ(ah, AR_Q_TXE) & (1 << q))
 540                         npend = 1;
 541         }
 542 #ifdef DEBUG
 543         if (npend && (AH5416(ah)->ah_txq[q].tqi_type == HAL_TX_QUEUE_CAB)) {
 544                 if (OS_REG_READ(ah, AR_Q_RDYTIMESHDN) & (1 << q)) {
 545                         isrPrintf("RTSD on CAB queue\n");
 546                         /* Clear the ReadyTime shutdown status bits */
 547                         OS_REG_WRITE(ah, AR_Q_RDYTIMESHDN, 1 << q);
 548                 }
 549         }
 550 #endif
 551         return npend;
 552 }
 553
 554 HAL_BOOL ar5416AbortTxDma(struct ath_hal *ah)
 555 {
 556         a_int32_t i, q;
 557
 558         /*
 559          * set txd on all queues
 560          */
 561         OS_REG_WRITE(ah, AR_Q_TXD, AR_Q_TXD_M);
 562
 563         /*
 564          * set tx abort bits
 565          */
 566         OS_REG_SET_BIT(ah, AR_PCU_MISC, (AR_PCU_FORCE_QUIET_COLL | AR_PCU_CLEAR_VMF));
 567         OS_REG_SET_BIT(ah, AR_DIAG_SW, AR_DIAG_FORCE_CH_IDLE_HIGH);
 568         OS_REG_SET_BIT(ah, AR_D_GBL_IFS_MISC, AR_D_GBL_IFS_MISC_IGNORE_BACKOFF);
 569
 570         /*
 571          * wait on all tx queues
 572          */
 573         for (q = 0; q < AR_NUM_QCU; q++) {
 574                 for (i = 0; i < AR5416_ABORT_LOOPS; i++) {
 575                         if (!ar5416NumTxPending(ah, q))
 576                                 break;
 577
 578                         OS_DELAY(AR5416_ABORT_WAIT);
 579                 }
 580                 if (i == AR5416_ABORT_LOOPS) {
 581                         return AH_FALSE;
 582                 }
 583         }
 584
 585         /*
 586          * clear tx abort bits
 587          */
 588         OS_REG_CLR_BIT(ah, AR_PCU_MISC, (AR_PCU_FORCE_QUIET_COLL | AR_PCU_CLEAR_VMF));
 589         OS_REG_CLR_BIT(ah, AR_DIAG_SW, AR_DIAG_FORCE_CH_IDLE_HIGH);
 590         OS_REG_CLR_BIT(ah, AR_D_GBL_IFS_MISC, AR_D_GBL_IFS_MISC_IGNORE_BACKOFF);
 591
 592         /*
 593          * clear txd
 594          */
 595         OS_REG_WRITE(ah, AR_Q_TXD, 0);
 596
 597         return AH_TRUE;
 598 }
 599
 600 HAL_BOOL ar5416StopTxDma(struct ath_hal*ah, a_uint32_t q)
 601 {
 602         a_uint32_t i;
 603
 604         HALASSERT(q < AH_PRIVATE(ah)->ah_caps.halTotalQueues);
 605
 606         HALASSERT(AH5416(ah)->ah_txq[q].tqi_type != HAL_TX_QUEUE_INACTIVE);
 607
 608         OS_REG_WRITE(ah, AR_Q_TXD, 1 << q);
 609         for (i = 1000; i != 0; i--) {
 610                 if (ar5416NumTxPending(ah, q) == 0)
 611                         break;
 612                 OS_DELAY(100);        /* XXX get actual value */
 613         }
 614
 615         OS_REG_WRITE(ah, AR_Q_TXD, 0);
 616         return (i != 0);
 617 }
 618
 619 HAL_BOOL ar5416SetupTxDesc_20(struct ath_hal *ah, struct ath_tx_desc *ds,
 620                               a_uint32_t pktLen,
 621                               a_uint32_t hdrLen,
 622                               HAL_PKT_TYPE type,
 623                               a_uint32_t txPower,
 624                               a_uint32_t txRate0, a_uint32_t txTries0,
 625                               a_uint32_t keyIx,
 626                               a_uint32_t antMode,
 627                               a_uint32_t flags,
 628                               a_uint32_t rtsctsRate,
 629                               a_uint32_t rtsctsDuration,
 630                               a_uint32_t compicvLen,
 631                               a_uint32_t compivLen,
 632                               a_uint32_t comp)
 633 {
 634 #define RTSCTS  (HAL_TXDESC_RTSENA|HAL_TXDESC_CTSENA)
 635
 636         struct ar5416_desc *ads = AR5416DESC(ds);
 637
 638         (void) hdrLen;
 639
 640         ads->ds_txstatus9 &= ~AR_TxDone;
 641
 642         HALASSERT(txTries0 != 0);
 643         HALASSERT(isValidPktType(type));
 644         HALASSERT(isValidTxRate(txRate0));
 645         HALASSERT((flags & RTSCTS) != RTSCTS);
 646
 647         if (txPower > 63)
 648                 txPower=63;
 649
 650         ads->ds_ctl0 = (pktLen & AR_FrameLen)
 651                 | (txPower << AR_XmitPower_S)
 652                 | (flags & HAL_TXDESC_VEOL ? AR_VEOL : 0)
 653                 | (flags & HAL_TXDESC_CLRDMASK ? AR_ClrDestMask : 0)
 654                 | (flags & HAL_TXDESC_INTREQ ? AR_TxIntrReq : 0);
 655
 656         ads->ds_ctl1 = (type << AR_FrameType_S)
 657                 | (flags & HAL_TXDESC_NOACK ? AR_NoAck : 0);
 658         ads->ds_ctl2 = SM(txTries0, AR_XmitDataTries0);
 659         ads->ds_ctl3 = (txRate0 << AR_XmitRate0_S);
 660
 661         ads->ds_ctl7 = SM(AR5416_LEGACY_CHAINMASK, AR_ChainSel0)
 662                 | SM(AR5416_LEGACY_CHAINMASK, AR_ChainSel1)
 663                 | SM(AR5416_LEGACY_CHAINMASK, AR_ChainSel2)
 664                 | SM(AR5416_LEGACY_CHAINMASK, AR_ChainSel3);
 665
 666         if (keyIx != HAL_TXKEYIX_INVALID) {
 667                 /* XXX validate key index */
 668                 ads->ds_ctl1 |= SM(keyIx, AR_DestIdx);
 669                 ads->ds_ctl0 |= AR_DestIdxValid;
 670         }
 671
 672         if (flags & RTSCTS) {
 673                 if (!isValidTxRate(rtsctsRate)) {
 674                         return AH_FALSE;
 675                 }
 676                 /* XXX validate rtsctsDuration */
 677                 ads->ds_ctl0 |= (flags & HAL_TXDESC_CTSENA ? AR_CTSEnable : 0)
 678                         | (flags & HAL_TXDESC_RTSENA ? AR_RTSEnable : 0);
 679                 ads->ds_ctl2 |= SM(rtsctsDuration, AR_BurstDur);
 680                 ads->ds_ctl3 |= (rtsctsRate << AR_RTSCTSRate_S);
 681         }
 682         return AH_TRUE;
 683
 684 #undef RTSCTS
 685 }
 686
 687 HAL_BOOL ar5416FillTxDesc_20(struct ath_hal *ah, struct ath_tx_desc *ds,
 688                              a_uint32_t segLen, HAL_BOOL firstSeg, HAL_BOOL lastSeg,
 689                              const struct ath_tx_desc *ds0)
 690 {
 691         struct ar5416_desc *ads = AR5416DESC(ds);
 692
 693         HALASSERT((segLen &~ AR_BufLen) == 0);
 694
 695         if (firstSeg) {
 696                 /*
 697                  * First descriptor, don't clobber xmit control data
 698                  * setup by ar5416SetupTxDesc.
 699                  */
 700                 ads->ds_ctl1 |= segLen | (lastSeg ? 0 : AR_TxMore);
 701         } else if (lastSeg) {
 702                 /*
 703                  * Last descriptor in a multi-descriptor frame,
 704                  * copy the multi-rate transmit parameters from
 705                  * the first frame for processing on completion.
 706                  */
 707                 ads->ds_ctl0 = 0;
 708                 ads->ds_ctl1 = segLen;
 709                 ads->ds_ctl2 = AR5416DESC_CONST(ds0)->ds_ctl2;
 710                 ads->ds_ctl3 = AR5416DESC_CONST(ds0)->ds_ctl3;
 711         } else {
 712                 /*
 713                  * Intermediate descriptor in a multi-descriptor frame.
 714                  */
 715                 ads->ds_ctl0 = 0;
 716                 ads->ds_ctl1 = segLen | AR_TxMore;
 717                 ads->ds_ctl2 = 0;
 718                 ads->ds_ctl3 = 0;
 719         }
 720         ads->ds_txstatus0 = ads->ds_txstatus1 = 0;
 721
 722         return AH_TRUE;
 723 }
 724
 725 HAL_BOOL ar5416FillKeyTxDesc_20(struct ath_hal *ah, struct ath_tx_desc *ds,
 726                                 HAL_KEY_TYPE keyType)
 727 {
 728         struct ar5416_desc *ads = AR5416DESC(ds);
 729
 730         ads->ds_ctl6 = SM(keyType, AR_EncrType);
 731         return AH_TRUE;
 732 }
 733
 734 HAL_STATUS ar5416ProcTxDesc_20(struct ath_hal *ah, struct ath_tx_desc *gds)
 735 {
 736         struct ar5416_desc *ads = AR5416DESC(gds);
 737         struct ath_tx_desc *ds = (struct ath_tx_desc *)gds;
 738
 739         if ((ads->ds_txstatus9 & AR_TxDone) == 0)
 740                 return HAL_EINPROGRESS;
 741
 742         ads->ds_txstatus9 &= ~AR_TxDone;
 743
 744         /* Update software copies of the HW status */
 745         ds->ds_txstat.ts_seqnum = MS(ads->ds_txstatus9, AR_SeqNum);
 746         ds->ds_txstat.ts_tstamp = ads->AR_SendTimestamp;
 747         ds->ds_txstat.ts_status = 0;
 748         ds->ds_txstat.ts_flags  = 0;
 749
 750         if (ads->ds_txstatus1 & AR_ExcessiveRetries)
 751                 ds->ds_txstat.ts_status |= HAL_TXERR_XRETRY;
 752         if (ads->ds_txstatus1 & AR_Filtered)
 753                 ds->ds_txstat.ts_status |= HAL_TXERR_FILT;
 754         if (ads->ds_txstatus1 & AR_FIFOUnderrun)
 755                 ds->ds_txstat.ts_status |= HAL_TXERR_FIFO;
 756         if (ads->ds_txstatus9 & AR_TxOpExceeded)
 757                 ds->ds_txstat.ts_status |= HAL_TXERR_XTXOP;
 758         if (ads->ds_txstatus1 & AR_TxTimerExpired)
 759                 ds->ds_txstat.ts_status |= HAL_TXERR_TIMER_EXPIRED;
 760
 761         if (ads->ds_txstatus1 & AR_DescCfgErr)
 762                 ds->ds_txstat.ts_flags |= HAL_TX_DESC_CFG_ERR;
 763         if (ads->ds_txstatus1 & AR_TxDataUnderrun) {
 764                 ds->ds_txstat.ts_flags |= HAL_TX_DATA_UNDERRUN;
 765                 ar5416UpdateTxTrigLevel(ah, AH_TRUE);
 766         }
 767         if (ads->ds_txstatus1 & AR_TxDelimUnderrun) {
 768                 ds->ds_txstat.ts_flags |= HAL_TX_DELIM_UNDERRUN;
 769                 ar5416UpdateTxTrigLevel(ah, AH_TRUE);
 770         }
 771         if (ads->ds_txstatus0 & AR_TxBaStatus) {
 772                 ds->ds_txstat.ts_flags |= HAL_TX_BA;
 773                 ds->ds_txstat.ba_low = ads->AR_BaBitmapLow;
 774                 ds->ds_txstat.ba_high = ads->AR_BaBitmapHigh;
 775         }
 776
 777         /*
 778          * Extract the transmit rate used and mark the rate as
 779          * ``alternate'' if it wasn't the series 0 rate.
 780          */
 781         ds->ds_txstat.ts_rate = MS(ads->ds_txstatus9, AR_FinalTxIdx);
 782         ds->ds_txstat.ts_rssi_combined =
 783                 MS(ads->ds_txstatus5, AR_TxRSSICombined);
 784         ds->ds_txstat.ts_rssi_ctl0 = MS(ads->ds_txstatus0, AR_TxRSSIAnt00);
 785         ds->ds_txstat.ts_rssi_ctl1 = MS(ads->ds_txstatus0, AR_TxRSSIAnt01);
 786         ds->ds_txstat.ts_rssi_ctl2 = MS(ads->ds_txstatus0, AR_TxRSSIAnt02);
 787         ds->ds_txstat.ts_rssi_ext0 = MS(ads->ds_txstatus5, AR_TxRSSIAnt10);
 788         ds->ds_txstat.ts_rssi_ext1 = MS(ads->ds_txstatus5, AR_TxRSSIAnt11);
 789         ds->ds_txstat.ts_rssi_ext2 = MS(ads->ds_txstatus5, AR_TxRSSIAnt12);
 790         ds->ds_txstat.evm0 = ads->AR_TxEVM0;
 791         ds->ds_txstat.evm1 = ads->AR_TxEVM1;
 792         ds->ds_txstat.evm2 = ads->AR_TxEVM2;
 793         ds->ds_txstat.ts_shortretry = MS(ads->ds_txstatus1, AR_RTSFailCnt);
 794         ds->ds_txstat.ts_longretry = MS(ads->ds_txstatus1, AR_DataFailCnt);
 795         ds->ds_txstat.ts_virtcol = MS(ads->ds_txstatus1, AR_VirtRetryCnt);
 796         ds->ds_txstat.ts_antenna = 0;           /* ignored for owl */
 797
 798         return HAL_OK;
 799 }
 800
 801 void ar5416Set11nTxDesc_20(struct ath_hal *ah, struct ath_tx_desc *ds,
 802                            a_uint32_t pktLen, HAL_PKT_TYPE type, a_uint32_t txPower,
 803                            a_uint32_t keyIx, HAL_KEY_TYPE keyType,
 804                            a_uint32_t flags)
 805 {
 806         struct ar5416_desc *ads = AR5416DESC(ds);
 807
 808         HALASSERT(isValidPktType(type));
 809         HALASSERT(isValidKeyType(keyType));
 810
 811         if (txPower > 63)
 812                 txPower = 63;
 813
 814         ads->ds_ctl0 = (pktLen & AR_FrameLen)
 815                 | (flags & HAL_TXDESC_VMF ? AR_VirtMoreFrag : 0)
 816                 | SM(txPower, AR_XmitPower)
 817                 | (flags & HAL_TXDESC_RTSENA ? AR_RTSEnable : 0)
 818                 | (flags & HAL_TXDESC_VEOL ? AR_VEOL : 0)
 819                 | (flags & HAL_TXDESC_CLRDMASK ? AR_ClrDestMask : 0)
 820                 | (flags & HAL_TXDESC_INTREQ ? AR_TxIntrReq : 0)
 821                 | (keyIx != HAL_TXKEYIX_INVALID ? AR_DestIdxValid : 0)
 822                 | (flags & HAL_TXDESC_CTSENA ? AR_CTSEnable : 0);
 823
 824         ads->ds_ctl1 = (keyIx != HAL_TXKEYIX_INVALID ? SM(keyIx, AR_DestIdx) : 0)
 825                 | SM(type, AR_FrameType)
 826                 | (flags & HAL_TXDESC_NOACK ? AR_NoAck : 0)
 827                 | (flags & HAL_TXDESC_EXT_ONLY ? AR_ExtOnly : 0)
 828                 | (flags & HAL_TXDESC_EXT_AND_CTL ? AR_ExtAndCtl : 0);
 829
 830         ads->ds_ctl6 = SM(keyType, AR_EncrType);
 831 }
 832
 833 #ifdef MAGPIE_MERLIN
 834
 835 void ar5416Set11nRateScenario_20(struct ath_hal *ah, struct ath_tx_desc *ds,
 836                                  a_uint32_t durUpdateEn, a_uint32_t rtsctsRate,
 837                                  a_uint32_t rtsctsDuration,
 838                                  HAL_11N_RATE_SERIES series[], a_uint32_t nseries,
 839                                  a_uint32_t flags)
 840 {
 841         struct ar5416_desc *ads = AR5416DESC(ds);
 842         a_uint32_t ds_ctl0;
 843
 844         HALASSERT(nseries == 4);
 845         (void)nseries;
 846
 847         /*
 848          * Rate control settings override
 849          */
 850         ds_ctl0 = ads->ds_ctl0;
 851
 852         if (flags & (HAL_TXDESC_RTSENA | HAL_TXDESC_CTSENA)) {
 853                 if (flags & HAL_TXDESC_RTSENA) {
 854                         ds_ctl0 &= ~AR_CTSEnable;
 855                         ds_ctl0 |= AR_RTSEnable;
 856                 } else {
 857                         ds_ctl0 &= ~AR_RTSEnable;
 858                         ds_ctl0 |= AR_CTSEnable;
 859                 }
 860         } else {
 861                 ds_ctl0 = (ds_ctl0 & ~(AR_RTSEnable | AR_CTSEnable));
 862         }
 863
 864         ads->ds_ctl0 = ds_ctl0;
 865
 866         ads->ds_ctl2 = set11nTries(series, 0)
 867                 |  set11nTries(series, 1)
 868                 |  set11nTries(series, 2)
 869                 |  set11nTries(series, 3)
 870                 |  (durUpdateEn ? AR_DurUpdateEn : 0);
 871
 872         ads->ds_ctl3 = set11nRate(series, 0)
 873                 |  set11nRate(series, 1)
 874                 |  set11nRate(series, 2)
 875                 |  set11nRate(series, 3);
 876
 877         ads->ds_ctl4 = set11nPktDurRTSCTS(series, 0)
 878                 |  set11nPktDurRTSCTS(series, 1);
 879
 880         ads->ds_ctl5 = set11nPktDurRTSCTS(series, 2)
 881                 |  set11nPktDurRTSCTS(series, 3);
 882
 883         ads->ds_ctl7 = set11nRateFlags(series, 0)
 884                 |  set11nRateFlags(series, 1)
 885                 |  set11nRateFlags(series, 2)
 886                 |  set11nRateFlags(series, 3)
 887                 | SM(rtsctsRate, AR_RTSCTSRate);
 888 }
 889
 890 #else
 891
 892 void ar5416Set11nRateScenario_20(struct ath_hal *ah, struct ath_tx_desc *ds,
 893                                  a_uint32_t durUpdateEn, a_uint32_t rtsctsRate,
 894                                  a_uint32_t rtsctsDuration,
 895                                  HAL_11N_RATE_SERIES series[], a_uint32_t nseries,
 896                                  a_uint32_t flags)
 897 {
 898         struct ar5416_desc *ads = AR5416DESC(ds);
 899         a_uint32_t ds_ctl0;
 900
 901         HALASSERT(nseries == 4);
 902         (void)nseries;
 903
 904         /*
 905          * Rate control settings override
 906          */
 907         if (flags & (HAL_TXDESC_RTSENA | HAL_TXDESC_CTSENA)) {
 908                 ds_ctl0 = ads->ds_ctl0;
 909
 910                 if (flags & HAL_TXDESC_RTSENA) {
 911                         ds_ctl0 &= ~AR_CTSEnable;
 912                         ds_ctl0 |= AR_RTSEnable;
 913                 } else {
 914                         ds_ctl0 &= ~AR_RTSEnable;
 915                         ds_ctl0 |= AR_CTSEnable;
 916                 }
 917
 918                 ads->ds_ctl0 = ds_ctl0;
 919         }
 920
 921         ads->ds_ctl2 = set11nTries(series, 0)
 922                 |  set11nTries(series, 1)
 923                 |  set11nTries(series, 2)
 924                 |  set11nTries(series, 3)
 925                 |  (durUpdateEn ? AR_DurUpdateEn : 0);
 926
 927         ads->ds_ctl3 = set11nRate(series, 0)
 928                 |  set11nRate(series, 1)
 929                 |  set11nRate(series, 2)
 930                 |  set11nRate(series, 3);
 931
 932         ads->ds_ctl4 = set11nPktDurRTSCTS(series, 0)
 933                 |  set11nPktDurRTSCTS(series, 1);
 934
 935         ads->ds_ctl5 = set11nPktDurRTSCTS(series, 2)
 936                 |  set11nPktDurRTSCTS(series, 3);
 937
 938         ads->ds_ctl7 = set11nRateFlags(series, 0)
 939                 |  set11nRateFlags(series, 1)
 940                 |  set11nRateFlags(series, 2)
 941                 |  set11nRateFlags(series, 3)
 942                 | SM(rtsctsRate, AR_RTSCTSRate);
 943 }
 944
 945 #endif
 946
 947 void ar5416Set11nAggrFirst_20(struct ath_hal *ah, struct ath_tx_desc *ds, a_uint32_t aggrLen,
 948                               a_uint32_t numDelims)
 949 {
 950         struct ar5416_desc *ads = AR5416DESC(ds);
 951
 952         ads->ds_ctl1 |= (AR_IsAggr | AR_MoreAggr);
 953
 954         ads->ds_ctl6 &= ~(AR_AggrLen | AR_PadDelim);
 955         ads->ds_ctl6 |= SM(aggrLen, AR_AggrLen) |
 956                 SM(numDelims, AR_PadDelim);
 957 }
 958
 959 void ar5416Set11nAggrMiddle_20(struct ath_hal *ah, struct ath_tx_desc *ds, a_uint32_t numDelims)
 960 {
 961         struct ar5416_desc *ads = AR5416DESC(ds);
 962         a_uint32_t ctl6;
 963
 964         ads->ds_ctl1 |= (AR_IsAggr | AR_MoreAggr);
 965
 966         /*
 967          * We use a stack variable to manipulate ctl6 to reduce uncached
 968          * read modify, modfiy, write.
 969          */
 970         ctl6 = ads->ds_ctl6;
 971         ctl6 &= ~AR_PadDelim;
 972         ctl6 |= SM(numDelims, AR_PadDelim);
 973         ads->ds_ctl6 = ctl6;
 974 }
 975
 976 void ar5416Set11nAggrLast_20(struct ath_hal *ah, struct ath_tx_desc *ds)
 977 {
 978         struct ar5416_desc *ads = AR5416DESC(ds);
 979
 980         ads->ds_ctl1 |= AR_IsAggr;
 981         ads->ds_ctl1 &= ~AR_MoreAggr;
 982         ads->ds_ctl6 &= ~AR_PadDelim;
 983 }
 984
 985 void ar5416Clr11nAggr_20(struct ath_hal *ah, struct ath_tx_desc *ds)
 986 {
 987         struct ar5416_desc *ads = AR5416DESC(ds);
 988
 989         ads->ds_ctl1 &= (~AR_IsAggr & ~AR_MoreAggr);
 990 }
 991
 992 void ar5416Set11nBurstDuration_20(struct ath_hal *ah, struct ath_tx_desc *ds,
 993                                   a_uint32_t burstDuration)
 994 {
 995         struct ar5416_desc *ads = AR5416DESC(ds);
 996
 997         ads->ds_ctl2 &= ~AR_BurstDur;
 998         ads->ds_ctl2 |= SM(burstDuration, AR_BurstDur);
 999 }
1000
1001 void ar5416Set11nVirtualMoreFrag_20(struct ath_hal *ah, struct ath_tx_desc *ds,
1002                                     a_uint32_t vmf)
1003 {
1004         struct ar5416_desc *ads = AR5416DESC(ds);
1005
1006         if (vmf) {
1007                 ads->ds_ctl0 |= AR_VirtMoreFrag;
1008         } else {
1009                 ads->ds_ctl0 &= ~AR_VirtMoreFrag;
1010         }
1011 }