sound/soc/fsl/fsl_spdif.c

   1 /*
   2  * Freescale S/PDIF ALSA SoC Digital Audio Interface (DAI) driver
   3  *
   4  * Copyright (C) 2013 Freescale Semiconductor, Inc.
   5  *
   6  * Based on stmp3xxx_spdif_dai.c
   7  * Vladimir Barinov <vbarinov@embeddedalley.com>
   8  * Copyright 2008 SigmaTel, Inc
   9  * Copyright 2008 Embedded Alley Solutions, Inc
  10  *
  11  * This file is licensed under the terms of the GNU General Public License
  12  * version 2.  This program  is licensed "as is" without any warranty of any
  13  * kind, whether express or implied.
  14  */
  15
  16 #include <linux/bitrev.h>
  17 #include <linux/clk.h>
  18 #include <linux/module.h>
  19 #include <linux/of_address.h>
  20 #include <linux/of_device.h>
  21 #include <linux/of_irq.h>
  22 #include <linux/regmap.h>
  23
  24 #include <sound/asoundef.h>
  25 #include <sound/dmaengine_pcm.h>
  26 #include <sound/soc.h>
  27
  28 #include "fsl_spdif.h"
  29 #include "imx-pcm.h"
  30
  31 #define FSL_SPDIF_TXFIFO_WML    0x8
  32 #define FSL_SPDIF_RXFIFO_WML    0x8
  33
  34 #define INTR_FOR_PLAYBACK       (INT_TXFIFO_RESYNC)
  35 #define INTR_FOR_CAPTURE        (INT_SYM_ERR | INT_BIT_ERR | INT_URX_FUL |\
  36                                 INT_URX_OV | INT_QRX_FUL | INT_QRX_OV |\
  37                                 INT_UQ_SYNC | INT_UQ_ERR | INT_RXFIFO_RESYNC |\
  38                                 INT_LOSS_LOCK | INT_DPLL_LOCKED)
  39
  40 #define SIE_INTR_FOR(tx)        (tx ? INTR_FOR_PLAYBACK : INTR_FOR_CAPTURE)
  41
  42 /* Index list for the values that has if (DPLL Locked) condition */
  43 static u8 srpc_dpll_locked[] = { 0x0, 0x1, 0x2, 0x3, 0x4, 0xa, 0xb };
  44 #define SRPC_NODPLL_START1      0x5
  45 #define SRPC_NODPLL_START2      0xc
  46
  47 #define DEFAULT_RXCLK_SRC       1
  48
  49 /*
  50  * SPDIF control structure
  51  * Defines channel status, subcode and Q sub
  52  */
  53 struct spdif_mixer_control {
  54         /* spinlock to access control data */
  55         spinlock_t ctl_lock;
  56
  57         /* IEC958 channel tx status bit */
  58         unsigned char ch_status[4];
  59
  60         /* User bits */
  61         unsigned char subcode[2 * SPDIF_UBITS_SIZE];
  62
  63         /* Q subcode part of user bits */
  64         unsigned char qsub[2 * SPDIF_QSUB_SIZE];
  65
  66         /* Buffer offset for U/Q */
  67         u32 upos;
  68         u32 qpos;
  69
  70         /* Ready buffer index of the two buffers */
  71         u32 ready_buf;
  72 };
  73
  74 /**
  75  * fsl_spdif_priv: Freescale SPDIF private data
  76  *
  77  * @fsl_spdif_control: SPDIF control data
  78  * @cpu_dai_drv: cpu dai driver
  79  * @pdev: platform device pointer
  80  * @regmap: regmap handler
  81  * @dpll_locked: dpll lock flag
  82  * @txrate: the best rates for playback
  83  * @txclk_df: STC_TXCLK_DF dividers value for playback
  84  * @sysclk_df: STC_SYSCLK_DF dividers value for playback
  85  * @txclk_src: STC_TXCLK_SRC values for playback
  86  * @rxclk_src: SRPC_CLKSRC_SEL values for capture
  87  * @txclk: tx clock sources for playback
  88  * @rxclk: rx clock sources for capture
  89  * @coreclk: core clock for register access via DMA
  90  * @sysclk: system clock for rx clock rate measurement
  91  * @spbaclk: SPBA clock (optional, depending on SoC design)
  92  * @dma_params_tx: DMA parameters for transmit channel
  93  * @dma_params_rx: DMA parameters for receive channel
  94  */
  95 struct fsl_spdif_priv {
  96         struct spdif_mixer_control fsl_spdif_control;
  97         struct snd_soc_dai_driver cpu_dai_drv;
  98         struct platform_device *pdev;
  99         struct regmap *regmap;
 100         bool dpll_locked;
 101         u32 txrate[SPDIF_TXRATE_MAX];
 102         u8 txclk_df[SPDIF_TXRATE_MAX];
 103         u8 sysclk_df[SPDIF_TXRATE_MAX];
 104         u8 txclk_src[SPDIF_TXRATE_MAX];
 105         u8 rxclk_src;
 106         struct clk *txclk[SPDIF_TXRATE_MAX];
 107         struct clk *rxclk;
 108         struct clk *coreclk;
 109         struct clk *sysclk;
 110         struct clk *spbaclk;
 111         struct snd_dmaengine_dai_dma_data dma_params_tx;
 112         struct snd_dmaengine_dai_dma_data dma_params_rx;
 113         /* regcache for SRPC */
 114         u32 regcache_srpc;
 115 };
 116
 117 /* DPLL locked and lock loss interrupt handler */
 118 static void spdif_irq_dpll_lock(struct fsl_spdif_priv *spdif_priv)
 119 {
 120         struct regmap *regmap = spdif_priv->regmap;
 121         struct platform_device *pdev = spdif_priv->pdev;
 122         u32 locked;
 123
 124         regmap_read(regmap, REG_SPDIF_SRPC, &locked);
 125         locked &= SRPC_DPLL_LOCKED;
 126
 127         dev_dbg(&pdev->dev, "isr: Rx dpll %s \n",
 128                         locked ? "locked" : "loss lock");
 129
 130         spdif_priv->dpll_locked = locked ? true : false;
 131 }
 132
 133 /* Receiver found illegal symbol interrupt handler */
 134 static void spdif_irq_sym_error(struct fsl_spdif_priv *spdif_priv)
 135 {
 136         struct regmap *regmap = spdif_priv->regmap;
 137         struct platform_device *pdev = spdif_priv->pdev;
 138
 139         dev_dbg(&pdev->dev, "isr: receiver found illegal symbol\n");
 140
 141         /* Clear illegal symbol if DPLL unlocked since no audio stream */
 142         if (!spdif_priv->dpll_locked)
 143                 regmap_update_bits(regmap, REG_SPDIF_SIE, INT_SYM_ERR, 0);
 144 }
 145
 146 /* U/Q Channel receive register full */
 147 static void spdif_irq_uqrx_full(struct fsl_spdif_priv *spdif_priv, char name)
 148 {
 149         struct spdif_mixer_control *ctrl = &spdif_priv->fsl_spdif_control;
 150         struct regmap *regmap = spdif_priv->regmap;
 151         struct platform_device *pdev = spdif_priv->pdev;
 152         u32 *pos, size, val, reg;
 153
 154         switch (name) {
 155         case 'U':
 156                 pos = &ctrl->upos;
 157                 size = SPDIF_UBITS_SIZE;
 158                 reg = REG_SPDIF_SRU;
 159                 break;
 160         case 'Q':
 161                 pos = &ctrl->qpos;
 162                 size = SPDIF_QSUB_SIZE;
 163                 reg = REG_SPDIF_SRQ;
 164                 break;
 165         default:
 166                 dev_err(&pdev->dev, "unsupported channel name\n");
 167                 return;
 168         }
 169
 170         dev_dbg(&pdev->dev, "isr: %c Channel receive register full\n", name);
 171
 172         if (*pos >= size * 2) {
 173                 *pos = 0;
 174         } else if (unlikely((*pos % size) + 3 > size)) {
 175                 dev_err(&pdev->dev, "User bit receive buffer overflow\n");
 176                 return;
 177         }
 178
 179         regmap_read(regmap, reg, &val);
 180         ctrl->subcode[*pos++] = val >> 16;
 181         ctrl->subcode[*pos++] = val >> 8;
 182         ctrl->subcode[*pos++] = val;
 183 }
 184
 185 /* U/Q Channel sync found */
 186 static void spdif_irq_uq_sync(struct fsl_spdif_priv *spdif_priv)
 187 {
 188         struct spdif_mixer_control *ctrl = &spdif_priv->fsl_spdif_control;
 189         struct platform_device *pdev = spdif_priv->pdev;
 190
 191         dev_dbg(&pdev->dev, "isr: U/Q Channel sync found\n");
 192
 193         /* U/Q buffer reset */
 194         if (ctrl->qpos == 0)
 195                 return;
 196
 197         /* Set ready to this buffer */
 198         ctrl->ready_buf = (ctrl->qpos - 1) / SPDIF_QSUB_SIZE + 1;
 199 }
 200
 201 /* U/Q Channel framing error */
 202 static void spdif_irq_uq_err(struct fsl_spdif_priv *spdif_priv)
 203 {
 204         struct spdif_mixer_control *ctrl = &spdif_priv->fsl_spdif_control;
 205         struct regmap *regmap = spdif_priv->regmap;
 206         struct platform_device *pdev = spdif_priv->pdev;
 207         u32 val;
 208
 209         dev_dbg(&pdev->dev, "isr: U/Q Channel framing error\n");
 210
 211         /* Read U/Q data to clear the irq and do buffer reset */
 212         regmap_read(regmap, REG_SPDIF_SRU, &val);
 213         regmap_read(regmap, REG_SPDIF_SRQ, &val);
 214
 215         /* Drop this U/Q buffer */
 216         ctrl->ready_buf = 0;
 217         ctrl->upos = 0;
 218         ctrl->qpos = 0;
 219 }
 220
 221 /* Get spdif interrupt status and clear the interrupt */
 222 static u32 spdif_intr_status_clear(struct fsl_spdif_priv *spdif_priv)
 223 {
 224         struct regmap *regmap = spdif_priv->regmap;
 225         u32 val, val2;
 226
 227         regmap_read(regmap, REG_SPDIF_SIS, &val);
 228         regmap_read(regmap, REG_SPDIF_SIE, &val2);
 229
 230         regmap_write(regmap, REG_SPDIF_SIC, val & val2);
 231
 232         return val;
 233 }
 234
 235 static irqreturn_t spdif_isr(int irq, void *devid)
 236 {
 237         struct fsl_spdif_priv *spdif_priv = (struct fsl_spdif_priv *)devid;
 238         struct platform_device *pdev = spdif_priv->pdev;
 239         u32 sis;
 240
 241         sis = spdif_intr_status_clear(spdif_priv);
 242
 243         if (sis & INT_DPLL_LOCKED)
 244                 spdif_irq_dpll_lock(spdif_priv);
 245
 246         if (sis & INT_TXFIFO_UNOV)
 247                 dev_dbg(&pdev->dev, "isr: Tx FIFO under/overrun\n");
 248
 249         if (sis & INT_TXFIFO_RESYNC)
 250                 dev_dbg(&pdev->dev, "isr: Tx FIFO resync\n");
 251
 252         if (sis & INT_CNEW)
 253                 dev_dbg(&pdev->dev, "isr: cstatus new\n");
 254
 255         if (sis & INT_VAL_NOGOOD)
 256                 dev_dbg(&pdev->dev, "isr: validity flag no good\n");
 257
 258         if (sis & INT_SYM_ERR)
 259                 spdif_irq_sym_error(spdif_priv);
 260
 261         if (sis & INT_BIT_ERR)
 262                 dev_dbg(&pdev->dev, "isr: receiver found parity bit error\n");
 263
 264         if (sis & INT_URX_FUL)
 265                 spdif_irq_uqrx_full(spdif_priv, 'U');
 266
 267         if (sis & INT_URX_OV)
 268                 dev_dbg(&pdev->dev, "isr: U Channel receive register overrun\n");
 269
 270         if (sis & INT_QRX_FUL)
 271                 spdif_irq_uqrx_full(spdif_priv, 'Q');
 272
 273         if (sis & INT_QRX_OV)
 274                 dev_dbg(&pdev->dev, "isr: Q Channel receive register overrun\n");
 275
 276         if (sis & INT_UQ_SYNC)
 277                 spdif_irq_uq_sync(spdif_priv);
 278
 279         if (sis & INT_UQ_ERR)
 280                 spdif_irq_uq_err(spdif_priv);
 281
 282         if (sis & INT_RXFIFO_UNOV)
 283                 dev_dbg(&pdev->dev, "isr: Rx FIFO under/overrun\n");
 284
 285         if (sis & INT_RXFIFO_RESYNC)
 286                 dev_dbg(&pdev->dev, "isr: Rx FIFO resync\n");
 287
 288         if (sis & INT_LOSS_LOCK)
 289                 spdif_irq_dpll_lock(spdif_priv);
 290
 291         /* FIXME: Write Tx FIFO to clear TxEm */
 292         if (sis & INT_TX_EM)
 293                 dev_dbg(&pdev->dev, "isr: Tx FIFO empty\n");
 294
 295         /* FIXME: Read Rx FIFO to clear RxFIFOFul */
 296         if (sis & INT_RXFIFO_FUL)
 297                 dev_dbg(&pdev->dev, "isr: Rx FIFO full\n");
 298
 299         return IRQ_HANDLED;
 300 }
 301
 302 static int spdif_softreset(struct fsl_spdif_priv *spdif_priv)
 303 {
 304         struct regmap *regmap = spdif_priv->regmap;
 305         u32 val, cycle = 1000;
 306
 307         regcache_cache_bypass(regmap, true);
 308
 309         regmap_write(regmap, REG_SPDIF_SCR, SCR_SOFT_RESET);
 310
 311         /*
 312          * RESET bit would be cleared after finishing its reset procedure,
 313          * which typically lasts 8 cycles. 1000 cycles will keep it safe.
 314          */
 315         do {
 316                 regmap_read(regmap, REG_SPDIF_SCR, &val);
 317         } while ((val & SCR_SOFT_RESET) && cycle--);
 318
 319         regcache_cache_bypass(regmap, false);
 320         regcache_mark_dirty(regmap);
 321         regcache_sync(regmap);
 322
 323         if (cycle)
 324                 return 0;
 325         else
 326                 return -EBUSY;
 327 }
 328
 329 static void spdif_set_cstatus(struct spdif_mixer_control *ctrl,
 330                                 u8 mask, u8 cstatus)
 331 {
 332         ctrl->ch_status[3] &= ~mask;
 333         ctrl->ch_status[3] |= cstatus & mask;
 334 }
 335
 336 static void spdif_write_channel_status(struct fsl_spdif_priv *spdif_priv)
 337 {
 338         struct spdif_mixer_control *ctrl = &spdif_priv->fsl_spdif_control;
 339         struct regmap *regmap = spdif_priv->regmap;
 340         struct platform_device *pdev = spdif_priv->pdev;
 341         u32 ch_status;
 342
 343         ch_status = (bitrev8(ctrl->ch_status[0]) << 16) |
 344                     (bitrev8(ctrl->ch_status[1]) << 8) |
 345                     bitrev8(ctrl->ch_status[2]);
 346         regmap_write(regmap, REG_SPDIF_STCSCH, ch_status);
 347
 348         dev_dbg(&pdev->dev, "STCSCH: 0x%06x\n", ch_status);
 349
 350         ch_status = bitrev8(ctrl->ch_status[3]) << 16;
 351         regmap_write(regmap, REG_SPDIF_STCSCL, ch_status);
 352
 353         dev_dbg(&pdev->dev, "STCSCL: 0x%06x\n", ch_status);
 354 }
 355
 356 /* Set SPDIF PhaseConfig register for rx clock */
 357 static int spdif_set_rx_clksrc(struct fsl_spdif_priv *spdif_priv,
 358                                 enum spdif_gainsel gainsel, int dpll_locked)
 359 {
 360         struct regmap *regmap = spdif_priv->regmap;
 361         u8 clksrc = spdif_priv->rxclk_src;
 362
 363         if (clksrc >= SRPC_CLKSRC_MAX || gainsel >= GAINSEL_MULTI_MAX)
 364                 return -EINVAL;
 365
 366         regmap_update_bits(regmap, REG_SPDIF_SRPC,
 367                         SRPC_CLKSRC_SEL_MASK | SRPC_GAINSEL_MASK,
 368                         SRPC_CLKSRC_SEL_SET(clksrc) | SRPC_GAINSEL_SET(gainsel));
 369
 370         return 0;
 371 }
 372
 373 static int spdif_set_sample_rate(struct snd_pcm_substream *substream,
 374                                 int sample_rate)
 375 {
 376         struct snd_soc_pcm_runtime *rtd = substream->private_data;
 377         struct fsl_spdif_priv *spdif_priv = snd_soc_dai_get_drvdata(rtd->cpu_dai);
 378         struct spdif_mixer_control *ctrl = &spdif_priv->fsl_spdif_control;
 379         struct regmap *regmap = spdif_priv->regmap;
 380         struct platform_device *pdev = spdif_priv->pdev;
 381         unsigned long csfs = 0;
 382         u32 stc, mask, rate;
 383         u8 clk, txclk_df, sysclk_df;
 384         int ret;
 385
 386         switch (sample_rate) {
 387         case 32000:
 388                 rate = SPDIF_TXRATE_32000;
 389                 csfs = IEC958_AES3_CON_FS_32000;
 390                 break;
 391         case 44100:
 392                 rate = SPDIF_TXRATE_44100;
 393                 csfs = IEC958_AES3_CON_FS_44100;
 394                 break;
 395         case 48000:
 396                 rate = SPDIF_TXRATE_48000;
 397                 csfs = IEC958_AES3_CON_FS_48000;
 398                 break;
 399         case 96000:
 400                 rate = SPDIF_TXRATE_96000;
 401                 csfs = IEC958_AES3_CON_FS_96000;
 402                 break;
 403         case 192000:
 404                 rate = SPDIF_TXRATE_192000;
 405                 csfs = IEC958_AES3_CON_FS_192000;
 406                 break;
 407         default:
 408                 dev_err(&pdev->dev, "unsupported sample rate %d\n", sample_rate);
 409                 return -EINVAL;
 410         }
 411
 412         clk = spdif_priv->txclk_src[rate];
 413         if (clk >= STC_TXCLK_SRC_MAX) {
 414                 dev_err(&pdev->dev, "tx clock source is out of range\n");
 415                 return -EINVAL;
 416         }
 417
 418         txclk_df = spdif_priv->txclk_df[rate];
 419         if (txclk_df == 0) {
 420                 dev_err(&pdev->dev, "the txclk_df can't be zero\n");
 421                 return -EINVAL;
 422         }
 423
 424         sysclk_df = spdif_priv->sysclk_df[rate];
 425
 426         /* Don't mess up the clocks from other modules */
 427         if (clk != STC_TXCLK_SPDIF_ROOT)
 428                 goto clk_set_bypass;
 429
 430         /* The S/PDIF block needs a clock of 64 * fs * txclk_df */
 431         ret = clk_set_rate(spdif_priv->txclk[rate],
 432                            64 * sample_rate * txclk_df);
 433         if (ret) {
 434                 dev_err(&pdev->dev, "failed to set tx clock rate\n");
 435                 return ret;
 436         }
 437
 438 clk_set_bypass:
 439         dev_dbg(&pdev->dev, "expected clock rate = %d\n",
 440                         (64 * sample_rate * txclk_df * sysclk_df));
 441         dev_dbg(&pdev->dev, "actual clock rate = %ld\n",
 442                         clk_get_rate(spdif_priv->txclk[rate]));
 443
 444         /* set fs field in consumer channel status */
 445         spdif_set_cstatus(ctrl, IEC958_AES3_CON_FS, csfs);
 446
 447         /* select clock source and divisor */
 448         stc = STC_TXCLK_ALL_EN | STC_TXCLK_SRC_SET(clk) |
 449               STC_TXCLK_DF(txclk_df) | STC_SYSCLK_DF(sysclk_df);
 450         mask = STC_TXCLK_ALL_EN_MASK | STC_TXCLK_SRC_MASK |
 451                STC_TXCLK_DF_MASK | STC_SYSCLK_DF_MASK;
 452         regmap_update_bits(regmap, REG_SPDIF_STC, mask, stc);
 453
 454         dev_dbg(&pdev->dev, "set sample rate to %dHz for %dHz playback\n",
 455                         spdif_priv->txrate[rate], sample_rate);
 456
 457         return 0;
 458 }
 459
 460 static int fsl_spdif_startup(struct snd_pcm_substream *substream,
 461                              struct snd_soc_dai *cpu_dai)
 462 {
 463         struct snd_soc_pcm_runtime *rtd = substream->private_data;
 464         struct fsl_spdif_priv *spdif_priv = snd_soc_dai_get_drvdata(rtd->cpu_dai);
 465         struct platform_device *pdev = spdif_priv->pdev;
 466         struct regmap *regmap = spdif_priv->regmap;
 467         u32 scr, mask;
 468         int i;
 469         int ret;
 470
 471         /* Reset module and interrupts only for first initialization */
 472         if (!cpu_dai->active) {
 473                 ret = clk_prepare_enable(spdif_priv->coreclk);
 474                 if (ret) {
 475                         dev_err(&pdev->dev, "failed to enable core clock\n");
 476                         return ret;
 477                 }
 478
 479                 if (!IS_ERR(spdif_priv->spbaclk)) {
 480                         ret = clk_prepare_enable(spdif_priv->spbaclk);
 481                         if (ret) {
 482                                 dev_err(&pdev->dev, "failed to enable spba clock\n");
 483                                 goto err_spbaclk;
 484                         }
 485                 }
 486
 487                 ret = spdif_softreset(spdif_priv);
 488                 if (ret) {
 489                         dev_err(&pdev->dev, "failed to soft reset\n");
 490                         goto err;
 491                 }
 492
 493                 /* Disable all the interrupts */
 494                 regmap_update_bits(regmap, REG_SPDIF_SIE, 0xffffff, 0);
 495         }
 496
 497         if (substream->stream == SNDRV_PCM_STREAM_PLAYBACK) {
 498                 scr = SCR_TXFIFO_AUTOSYNC | SCR_TXFIFO_CTRL_NORMAL |
 499                         SCR_TXSEL_NORMAL | SCR_USRC_SEL_CHIP |
 500                         SCR_TXFIFO_FSEL_IF8;
 501                 mask = SCR_TXFIFO_AUTOSYNC_MASK | SCR_TXFIFO_CTRL_MASK |
 502                         SCR_TXSEL_MASK | SCR_USRC_SEL_MASK |
 503                         SCR_TXFIFO_FSEL_MASK;
 504                 for (i = 0; i < SPDIF_TXRATE_MAX; i++) {
 505                         ret = clk_prepare_enable(spdif_priv->txclk[i]);
 506                         if (ret)
 507                                 goto disable_txclk;
 508                 }
 509         } else {
 510                 scr = SCR_RXFIFO_FSEL_IF8 | SCR_RXFIFO_AUTOSYNC;
 511                 mask = SCR_RXFIFO_FSEL_MASK | SCR_RXFIFO_AUTOSYNC_MASK|
 512                         SCR_RXFIFO_CTL_MASK | SCR_RXFIFO_OFF_MASK;
 513                 ret = clk_prepare_enable(spdif_priv->rxclk);
 514                 if (ret)
 515                         goto err;
 516         }
 517         regmap_update_bits(regmap, REG_SPDIF_SCR, mask, scr);
 518
 519         /* Power up SPDIF module */
 520         regmap_update_bits(regmap, REG_SPDIF_SCR, SCR_LOW_POWER, 0);
 521
 522         return 0;
 523
 524 disable_txclk:
 525         for (i--; i >= 0; i--)
 526                 clk_disable_unprepare(spdif_priv->txclk[i]);
 527 err:
 528         if (!IS_ERR(spdif_priv->spbaclk))
 529                 clk_disable_unprepare(spdif_priv->spbaclk);
 530 err_spbaclk:
 531         clk_disable_unprepare(spdif_priv->coreclk);
 532
 533         return ret;
 534 }
 535
 536 static void fsl_spdif_shutdown(struct snd_pcm_substream *substream,
 537                                 struct snd_soc_dai *cpu_dai)
 538 {
 539         struct snd_soc_pcm_runtime *rtd = substream->private_data;
 540         struct fsl_spdif_priv *spdif_priv = snd_soc_dai_get_drvdata(rtd->cpu_dai);
 541         struct regmap *regmap = spdif_priv->regmap;
 542         u32 scr, mask, i;
 543
 544         if (substream->stream == SNDRV_PCM_STREAM_PLAYBACK) {
 545                 scr = 0;
 546                 mask = SCR_TXFIFO_AUTOSYNC_MASK | SCR_TXFIFO_CTRL_MASK |
 547                         SCR_TXSEL_MASK | SCR_USRC_SEL_MASK |
 548                         SCR_TXFIFO_FSEL_MASK;
 549                 for (i = 0; i < SPDIF_TXRATE_MAX; i++)
 550                         clk_disable_unprepare(spdif_priv->txclk[i]);
 551         } else {
 552                 scr = SCR_RXFIFO_OFF | SCR_RXFIFO_CTL_ZERO;
 553                 mask = SCR_RXFIFO_FSEL_MASK | SCR_RXFIFO_AUTOSYNC_MASK|
 554                         SCR_RXFIFO_CTL_MASK | SCR_RXFIFO_OFF_MASK;
 555                 clk_disable_unprepare(spdif_priv->rxclk);
 556         }
 557         regmap_update_bits(regmap, REG_SPDIF_SCR, mask, scr);
 558
 559         /* Power down SPDIF module only if tx&rx are both inactive */
 560         if (!cpu_dai->active) {
 561                 spdif_intr_status_clear(spdif_priv);
 562                 regmap_update_bits(regmap, REG_SPDIF_SCR,
 563                                 SCR_LOW_POWER, SCR_LOW_POWER);
 564                 if (!IS_ERR(spdif_priv->spbaclk))
 565                         clk_disable_unprepare(spdif_priv->spbaclk);
 566                 clk_disable_unprepare(spdif_priv->coreclk);
 567         }
 568 }
 569
 570 static int fsl_spdif_hw_params(struct snd_pcm_substream *substream,
 571                                 struct snd_pcm_hw_params *params,
 572                                 struct snd_soc_dai *dai)
 573 {
 574         struct snd_soc_pcm_runtime *rtd = substream->private_data;
 575         struct fsl_spdif_priv *spdif_priv = snd_soc_dai_get_drvdata(rtd->cpu_dai);
 576         struct spdif_mixer_control *ctrl = &spdif_priv->fsl_spdif_control;
 577         struct platform_device *pdev = spdif_priv->pdev;
 578         u32 sample_rate = params_rate(params);
 579         int ret = 0;
 580
 581         if (substream->stream == SNDRV_PCM_STREAM_PLAYBACK) {
 582                 ret  = spdif_set_sample_rate(substream, sample_rate);
 583                 if (ret) {
 584                         dev_err(&pdev->dev, "%s: set sample rate failed: %d\n",
 585                                         __func__, sample_rate);
 586                         return ret;
 587                 }
 588                 spdif_set_cstatus(ctrl, IEC958_AES3_CON_CLOCK,
 589                                   IEC958_AES3_CON_CLOCK_1000PPM);
 590                 spdif_write_channel_status(spdif_priv);
 591         } else {
 592                 /* Setup rx clock source */
 593                 ret = spdif_set_rx_clksrc(spdif_priv, SPDIF_DEFAULT_GAINSEL, 1);
 594         }
 595
 596         return ret;
 597 }
 598
 599 static int fsl_spdif_trigger(struct snd_pcm_substream *substream,
 600                                 int cmd, struct snd_soc_dai *dai)
 601 {
 602         struct snd_soc_pcm_runtime *rtd = substream->private_data;
 603         struct fsl_spdif_priv *spdif_priv = snd_soc_dai_get_drvdata(rtd->cpu_dai);
 604         struct regmap *regmap = spdif_priv->regmap;
 605         bool tx = substream->stream == SNDRV_PCM_STREAM_PLAYBACK;
 606         u32 intr = SIE_INTR_FOR(tx);
 607         u32 dmaen = SCR_DMA_xX_EN(tx);
 608
 609         switch (cmd) {
 610         case SNDRV_PCM_TRIGGER_START:
 611         case SNDRV_PCM_TRIGGER_RESUME:
 612         case SNDRV_PCM_TRIGGER_PAUSE_RELEASE:
 613                 regmap_update_bits(regmap, REG_SPDIF_SIE, intr, intr);
 614                 regmap_update_bits(regmap, REG_SPDIF_SCR, dmaen, dmaen);
 615                 break;
 616         case SNDRV_PCM_TRIGGER_STOP:
 617         case SNDRV_PCM_TRIGGER_SUSPEND:
 618         case SNDRV_PCM_TRIGGER_PAUSE_PUSH:
 619                 regmap_update_bits(regmap, REG_SPDIF_SCR, dmaen, 0);
 620                 regmap_update_bits(regmap, REG_SPDIF_SIE, intr, 0);
 621                 regmap_write(regmap, REG_SPDIF_STL, 0x0);
 622                 regmap_write(regmap, REG_SPDIF_STR, 0x0);
 623                 break;
 624         default:
 625                 return -EINVAL;
 626         }
 627
 628         return 0;
 629 }
 630
 631 static const struct snd_soc_dai_ops fsl_spdif_dai_ops = {
 632         .startup = fsl_spdif_startup,
 633         .hw_params = fsl_spdif_hw_params,
 634         .trigger = fsl_spdif_trigger,
 635         .shutdown = fsl_spdif_shutdown,
 636 };
 637
 638
 639 /*
 640  * FSL SPDIF IEC958 controller(mixer) functions
 641  *
 642  *      Channel status get/put control
 643  *      User bit value get/put control
 644  *      Valid bit value get control
 645  *      DPLL lock status get control
 646  *      User bit sync mode selection control
 647  */
 648
 649 static int fsl_spdif_info(struct snd_kcontrol *kcontrol,
 650                                 struct snd_ctl_elem_info *uinfo)
 651 {
 652         uinfo->type = SNDRV_CTL_ELEM_TYPE_IEC958;
 653         uinfo->count = 1;
 654
 655         return 0;
 656 }
 657
 658 static int fsl_spdif_pb_get(struct snd_kcontrol *kcontrol,
 659                                 struct snd_ctl_elem_value *uvalue)
 660 {
 661         struct snd_soc_dai *cpu_dai = snd_kcontrol_chip(kcontrol);
 662         struct fsl_spdif_priv *spdif_priv = snd_soc_dai_get_drvdata(cpu_dai);
 663         struct spdif_mixer_control *ctrl = &spdif_priv->fsl_spdif_control;
 664
 665         uvalue->value.iec958.status[0] = ctrl->ch_status[0];
 666         uvalue->value.iec958.status[1] = ctrl->ch_status[1];
 667         uvalue->value.iec958.status[2] = ctrl->ch_status[2];
 668         uvalue->value.iec958.status[3] = ctrl->ch_status[3];
 669
 670         return 0;
 671 }
 672
 673 static int fsl_spdif_pb_put(struct snd_kcontrol *kcontrol,
 674                                 struct snd_ctl_elem_value *uvalue)
 675 {
 676         struct snd_soc_dai *cpu_dai = snd_kcontrol_chip(kcontrol);
 677         struct fsl_spdif_priv *spdif_priv = snd_soc_dai_get_drvdata(cpu_dai);
 678         struct spdif_mixer_control *ctrl = &spdif_priv->fsl_spdif_control;
 679
 680         ctrl->ch_status[0] = uvalue->value.iec958.status[0];
 681         ctrl->ch_status[1] = uvalue->value.iec958.status[1];
 682         ctrl->ch_status[2] = uvalue->value.iec958.status[2];
 683         ctrl->ch_status[3] = uvalue->value.iec958.status[3];
 684
 685         spdif_write_channel_status(spdif_priv);
 686
 687         return 0;
 688 }
 689
 690 /* Get channel status from SPDIF_RX_CCHAN register */
 691 static int fsl_spdif_capture_get(struct snd_kcontrol *kcontrol,
 692                                 struct snd_ctl_elem_value *ucontrol)
 693 {
 694         struct snd_soc_dai *cpu_dai = snd_kcontrol_chip(kcontrol);
 695         struct fsl_spdif_priv *spdif_priv = snd_soc_dai_get_drvdata(cpu_dai);
 696         struct regmap *regmap = spdif_priv->regmap;
 697         u32 cstatus, val;
 698
 699         regmap_read(regmap, REG_SPDIF_SIS, &val);
 700         if (!(val & INT_CNEW))
 701                 return -EAGAIN;
 702
 703         regmap_read(regmap, REG_SPDIF_SRCSH, &cstatus);
 704         ucontrol->value.iec958.status[0] = (cstatus >> 16) & 0xFF;
 705         ucontrol->value.iec958.status[1] = (cstatus >> 8) & 0xFF;
 706         ucontrol->value.iec958.status[2] = cstatus & 0xFF;
 707
 708         regmap_read(regmap, REG_SPDIF_SRCSL, &cstatus);
 709         ucontrol->value.iec958.status[3] = (cstatus >> 16) & 0xFF;
 710         ucontrol->value.iec958.status[4] = (cstatus >> 8) & 0xFF;
 711         ucontrol->value.iec958.status[5] = cstatus & 0xFF;
 712
 713         /* Clear intr */
 714         regmap_write(regmap, REG_SPDIF_SIC, INT_CNEW);
 715
 716         return 0;
 717 }
 718
 719 /*
 720  * Get User bits (subcode) from chip value which readed out
 721  * in UChannel register.
 722  */
 723 static int fsl_spdif_subcode_get(struct snd_kcontrol *kcontrol,
 724                                 struct snd_ctl_elem_value *ucontrol)
 725 {
 726         struct snd_soc_dai *cpu_dai = snd_kcontrol_chip(kcontrol);
 727         struct fsl_spdif_priv *spdif_priv = snd_soc_dai_get_drvdata(cpu_dai);
 728         struct spdif_mixer_control *ctrl = &spdif_priv->fsl_spdif_control;
 729         unsigned long flags;
 730         int ret = -EAGAIN;
 731
 732         spin_lock_irqsave(&ctrl->ctl_lock, flags);
 733         if (ctrl->ready_buf) {
 734                 int idx = (ctrl->ready_buf - 1) * SPDIF_UBITS_SIZE;
 735                 memcpy(&ucontrol->value.iec958.subcode[0],
 736                                 &ctrl->subcode[idx], SPDIF_UBITS_SIZE);
 737                 ret = 0;
 738         }
 739         spin_unlock_irqrestore(&ctrl->ctl_lock, flags);
 740
 741         return ret;
 742 }
 743
 744 /* Q-subcode information. The byte size is SPDIF_UBITS_SIZE/8 */
 745 static int fsl_spdif_qinfo(struct snd_kcontrol *kcontrol,
 746                                 struct snd_ctl_elem_info *uinfo)
 747 {
 748         uinfo->type = SNDRV_CTL_ELEM_TYPE_BYTES;
 749         uinfo->count = SPDIF_QSUB_SIZE;
 750
 751         return 0;
 752 }
 753
 754 /* Get Q subcode from chip value which readed out in QChannel register */
 755 static int fsl_spdif_qget(struct snd_kcontrol *kcontrol,
 756                                 struct snd_ctl_elem_value *ucontrol)
 757 {
 758         struct snd_soc_dai *cpu_dai = snd_kcontrol_chip(kcontrol);
 759         struct fsl_spdif_priv *spdif_priv = snd_soc_dai_get_drvdata(cpu_dai);
 760         struct spdif_mixer_control *ctrl = &spdif_priv->fsl_spdif_control;
 761         unsigned long flags;
 762         int ret = -EAGAIN;
 763
 764         spin_lock_irqsave(&ctrl->ctl_lock, flags);
 765         if (ctrl->ready_buf) {
 766                 int idx = (ctrl->ready_buf - 1) * SPDIF_QSUB_SIZE;
 767                 memcpy(&ucontrol->value.bytes.data[0],
 768                                 &ctrl->qsub[idx], SPDIF_QSUB_SIZE);
 769                 ret = 0;
 770         }
 771         spin_unlock_irqrestore(&ctrl->ctl_lock, flags);
 772
 773         return ret;
 774 }
 775
 776 /* Valid bit information */
 777 static int fsl_spdif_vbit_info(struct snd_kcontrol *kcontrol,
 778                                 struct snd_ctl_elem_info *uinfo)
 779 {
 780         uinfo->type = SNDRV_CTL_ELEM_TYPE_BOOLEAN;
 781         uinfo->count = 1;
 782         uinfo->value.integer.min = 0;
 783         uinfo->value.integer.max = 1;
 784
 785         return 0;
 786 }
 787
 788 /* Get valid good bit from interrupt status register */
 789 static int fsl_spdif_vbit_get(struct snd_kcontrol *kcontrol,
 790                                 struct snd_ctl_elem_value *ucontrol)
 791 {
 792         struct snd_soc_dai *cpu_dai = snd_kcontrol_chip(kcontrol);
 793         struct fsl_spdif_priv *spdif_priv = snd_soc_dai_get_drvdata(cpu_dai);
 794         struct regmap *regmap = spdif_priv->regmap;
 795         u32 val;
 796
 797         regmap_read(regmap, REG_SPDIF_SIS, &val);
 798         ucontrol->value.integer.value[0] = (val & INT_VAL_NOGOOD) != 0;
 799         regmap_write(regmap, REG_SPDIF_SIC, INT_VAL_NOGOOD);
 800
 801         return 0;
 802 }
 803
 804 /* DPLL lock information */
 805 static int fsl_spdif_rxrate_info(struct snd_kcontrol *kcontrol,
 806                                 struct snd_ctl_elem_info *uinfo)
 807 {
 808         uinfo->type = SNDRV_CTL_ELEM_TYPE_INTEGER;
 809         uinfo->count = 1;
 810         uinfo->value.integer.min = 16000;
 811         uinfo->value.integer.max = 96000;
 812
 813         return 0;
 814 }
 815
 816 static u32 gainsel_multi[GAINSEL_MULTI_MAX] = {
 817         24, 16, 12, 8, 6, 4, 3,
 818 };
 819
 820 /* Get RX data clock rate given the SPDIF bus_clk */
 821 static int spdif_get_rxclk_rate(struct fsl_spdif_priv *spdif_priv,
 822                                 enum spdif_gainsel gainsel)
 823 {
 824         struct regmap *regmap = spdif_priv->regmap;
 825         struct platform_device *pdev = spdif_priv->pdev;
 826         u64 tmpval64, busclk_freq = 0;
 827         u32 freqmeas, phaseconf;
 828         u8 clksrc;
 829
 830         regmap_read(regmap, REG_SPDIF_SRFM, &freqmeas);
 831         regmap_read(regmap, REG_SPDIF_SRPC, &phaseconf);
 832
 833         clksrc = (phaseconf >> SRPC_CLKSRC_SEL_OFFSET) & 0xf;
 834
 835         /* Get bus clock from system */
 836         if (srpc_dpll_locked[clksrc] && (phaseconf & SRPC_DPLL_LOCKED))
 837                 busclk_freq = clk_get_rate(spdif_priv->sysclk);
 838
 839         /* FreqMeas_CLK = (BUS_CLK * FreqMeas) / 2 ^ 10 / GAINSEL / 128 */
 840         tmpval64 = (u64) busclk_freq * freqmeas;
 841         do_div(tmpval64, gainsel_multi[gainsel] * 1024);
 842         do_div(tmpval64, 128 * 1024);
 843
 844         dev_dbg(&pdev->dev, "FreqMeas: %d\n", freqmeas);
 845         dev_dbg(&pdev->dev, "BusclkFreq: %lld\n", busclk_freq);
 846         dev_dbg(&pdev->dev, "RxRate: %lld\n", tmpval64);
 847
 848         return (int)tmpval64;
 849 }
 850
 851 /*
 852  * Get DPLL lock or not info from stable interrupt status register.
 853  * User application must use this control to get locked,
 854  * then can do next PCM operation
 855  */
 856 static int fsl_spdif_rxrate_get(struct snd_kcontrol *kcontrol,
 857                                 struct snd_ctl_elem_value *ucontrol)
 858 {
 859         struct snd_soc_dai *cpu_dai = snd_kcontrol_chip(kcontrol);
 860         struct fsl_spdif_priv *spdif_priv = snd_soc_dai_get_drvdata(cpu_dai);
 861         int rate = 0;
 862
 863         if (spdif_priv->dpll_locked)
 864                 rate = spdif_get_rxclk_rate(spdif_priv, SPDIF_DEFAULT_GAINSEL);
 865
 866         ucontrol->value.integer.value[0] = rate;
 867
 868         return 0;
 869 }
 870
 871 /* User bit sync mode info */
 872 static int fsl_spdif_usync_info(struct snd_kcontrol *kcontrol,
 873                                 struct snd_ctl_elem_info *uinfo)
 874 {
 875         uinfo->type = SNDRV_CTL_ELEM_TYPE_BOOLEAN;
 876         uinfo->count = 1;
 877         uinfo->value.integer.min = 0;
 878         uinfo->value.integer.max = 1;
 879
 880         return 0;
 881 }
 882
 883 /*
 884  * User bit sync mode:
 885  * 1 CD User channel subcode
 886  * 0 Non-CD data
 887  */
 888 static int fsl_spdif_usync_get(struct snd_kcontrol *kcontrol,
 889                                struct snd_ctl_elem_value *ucontrol)
 890 {
 891         struct snd_soc_dai *cpu_dai = snd_kcontrol_chip(kcontrol);
 892         struct fsl_spdif_priv *spdif_priv = snd_soc_dai_get_drvdata(cpu_dai);
 893         struct regmap *regmap = spdif_priv->regmap;
 894         u32 val;
 895
 896         regmap_read(regmap, REG_SPDIF_SRCD, &val);
 897         ucontrol->value.integer.value[0] = (val & SRCD_CD_USER) != 0;
 898
 899         return 0;
 900 }
 901
 902 /*
 903  * User bit sync mode:
 904  * 1 CD User channel subcode
 905  * 0 Non-CD data
 906  */
 907 static int fsl_spdif_usync_put(struct snd_kcontrol *kcontrol,
 908                                 struct snd_ctl_elem_value *ucontrol)
 909 {
 910         struct snd_soc_dai *cpu_dai = snd_kcontrol_chip(kcontrol);
 911         struct fsl_spdif_priv *spdif_priv = snd_soc_dai_get_drvdata(cpu_dai);
 912         struct regmap *regmap = spdif_priv->regmap;
 913         u32 val = ucontrol->value.integer.value[0] << SRCD_CD_USER_OFFSET;
 914
 915         regmap_update_bits(regmap, REG_SPDIF_SRCD, SRCD_CD_USER, val);
 916
 917         return 0;
 918 }
 919
 920 /* FSL SPDIF IEC958 controller defines */
 921 static struct snd_kcontrol_new fsl_spdif_ctrls[] = {
 922         /* Status cchanel controller */
 923         {
 924                 .iface = SNDRV_CTL_ELEM_IFACE_MIXER,
 925                 .name = SNDRV_CTL_NAME_IEC958("", PLAYBACK, DEFAULT),
 926                 .access = SNDRV_CTL_ELEM_ACCESS_READ |
 927                         SNDRV_CTL_ELEM_ACCESS_WRITE |
 928                         SNDRV_CTL_ELEM_ACCESS_VOLATILE,
 929                 .info = fsl_spdif_info,
 930                 .get = fsl_spdif_pb_get,
 931                 .put = fsl_spdif_pb_put,
 932         },
 933         {
 934                 .iface = SNDRV_CTL_ELEM_IFACE_PCM,
 935                 .name = SNDRV_CTL_NAME_IEC958("", CAPTURE, DEFAULT),
 936                 .access = SNDRV_CTL_ELEM_ACCESS_READ |
 937                         SNDRV_CTL_ELEM_ACCESS_VOLATILE,
 938                 .info = fsl_spdif_info,
 939                 .get = fsl_spdif_capture_get,
 940         },
 941         /* User bits controller */
 942         {
 943                 .iface = SNDRV_CTL_ELEM_IFACE_PCM,
 944                 .name = "IEC958 Subcode Capture Default",
 945                 .access = SNDRV_CTL_ELEM_ACCESS_READ |
 946                         SNDRV_CTL_ELEM_ACCESS_VOLATILE,
 947                 .info = fsl_spdif_info,
 948                 .get = fsl_spdif_subcode_get,
 949         },
 950         {
 951                 .iface = SNDRV_CTL_ELEM_IFACE_PCM,
 952                 .name = "IEC958 Q-subcode Capture Default",
 953                 .access = SNDRV_CTL_ELEM_ACCESS_READ |
 954                         SNDRV_CTL_ELEM_ACCESS_VOLATILE,
 955                 .info = fsl_spdif_qinfo,
 956                 .get = fsl_spdif_qget,
 957         },
 958         /* Valid bit error controller */
 959         {
 960                 .iface = SNDRV_CTL_ELEM_IFACE_PCM,
 961                 .name = "IEC958 V-Bit Errors",
 962                 .access = SNDRV_CTL_ELEM_ACCESS_READ |
 963                         SNDRV_CTL_ELEM_ACCESS_VOLATILE,
 964                 .info = fsl_spdif_vbit_info,
 965                 .get = fsl_spdif_vbit_get,
 966         },
 967         /* DPLL lock info get controller */
 968         {
 969                 .iface = SNDRV_CTL_ELEM_IFACE_PCM,
 970                 .name = "RX Sample Rate",
 971                 .access = SNDRV_CTL_ELEM_ACCESS_READ |
 972                         SNDRV_CTL_ELEM_ACCESS_VOLATILE,
 973                 .info = fsl_spdif_rxrate_info,
 974                 .get = fsl_spdif_rxrate_get,
 975         },
 976         /* User bit sync mode set/get controller */
 977         {
 978                 .iface = SNDRV_CTL_ELEM_IFACE_PCM,
 979                 .name = "IEC958 USyncMode CDText",
 980                 .access = SNDRV_CTL_ELEM_ACCESS_READ |
 981                         SNDRV_CTL_ELEM_ACCESS_WRITE |
 982                         SNDRV_CTL_ELEM_ACCESS_VOLATILE,
 983                 .info = fsl_spdif_usync_info,
 984                 .get = fsl_spdif_usync_get,
 985                 .put = fsl_spdif_usync_put,
 986         },
 987 };
 988
 989 static int fsl_spdif_dai_probe(struct snd_soc_dai *dai)
 990 {
 991         struct fsl_spdif_priv *spdif_private = snd_soc_dai_get_drvdata(dai);
 992
 993         snd_soc_dai_init_dma_data(dai, &spdif_private->dma_params_tx,
 994                                   &spdif_private->dma_params_rx);
 995
 996         snd_soc_add_dai_controls(dai, fsl_spdif_ctrls, ARRAY_SIZE(fsl_spdif_ctrls));
 997
 998         return 0;
 999 }
1000
1001 static struct snd_soc_dai_driver fsl_spdif_dai = {
1002         .probe = &fsl_spdif_dai_probe,
1003         .playback = {
1004                 .stream_name = "CPU-Playback",
1005                 .channels_min = 2,
1006                 .channels_max = 2,
1007                 .rates = FSL_SPDIF_RATES_PLAYBACK,
1008                 .formats = FSL_SPDIF_FORMATS_PLAYBACK,
1009         },
1010         .capture = {
1011                 .stream_name = "CPU-Capture",
1012                 .channels_min = 2,
1013                 .channels_max = 2,
1014                 .rates = FSL_SPDIF_RATES_CAPTURE,
1015                 .formats = FSL_SPDIF_FORMATS_CAPTURE,
1016         },
1017         .ops = &fsl_spdif_dai_ops,
1018 };
1019
1020 static const struct snd_soc_component_driver fsl_spdif_component = {
1021         .name           = "fsl-spdif",
1022 };
1023
1024 /* FSL SPDIF REGMAP */
1025 static const struct reg_default fsl_spdif_reg_defaults[] = {
1026         {REG_SPDIF_SCR,    0x00000400},
1027         {REG_SPDIF_SRCD,   0x00000000},
1028         {REG_SPDIF_SIE,    0x00000000},
1029         {REG_SPDIF_STL,    0x00000000},
1030         {REG_SPDIF_STR,    0x00000000},
1031         {REG_SPDIF_STCSCH, 0x00000000},
1032         {REG_SPDIF_STCSCL, 0x00000000},
1033         {REG_SPDIF_STC,    0x00020f00},
1034 };
1035
1036 static bool fsl_spdif_readable_reg(struct device *dev, unsigned int reg)
1037 {
1038         switch (reg) {
1039         case REG_SPDIF_SCR:
1040         case REG_SPDIF_SRCD:
1041         case REG_SPDIF_SRPC:
1042         case REG_SPDIF_SIE:
1043         case REG_SPDIF_SIS:
1044         case REG_SPDIF_SRL:
1045         case REG_SPDIF_SRR:
1046         case REG_SPDIF_SRCSH:
1047         case REG_SPDIF_SRCSL:
1048         case REG_SPDIF_SRU:
1049         case REG_SPDIF_SRQ:
1050         case REG_SPDIF_STCSCH:
1051         case REG_SPDIF_STCSCL:
1052         case REG_SPDIF_SRFM:
1053         case REG_SPDIF_STC:
1054                 return true;
1055         default:
1056                 return false;
1057         }
1058 }
1059
1060 static bool fsl_spdif_volatile_reg(struct device *dev, unsigned int reg)
1061 {
1062         switch (reg) {
1063         case REG_SPDIF_SRPC:
1064         case REG_SPDIF_SIS:
1065         case REG_SPDIF_SRL:
1066         case REG_SPDIF_SRR:
1067         case REG_SPDIF_SRCSH:
1068         case REG_SPDIF_SRCSL:
1069         case REG_SPDIF_SRU:
1070         case REG_SPDIF_SRQ:
1071         case REG_SPDIF_SRFM:
1072                 return true;
1073         default:
1074                 return false;
1075         }
1076 }
1077
1078 static bool fsl_spdif_writeable_reg(struct device *dev, unsigned int reg)
1079 {
1080         switch (reg) {
1081         case REG_SPDIF_SCR:
1082         case REG_SPDIF_SRCD:
1083         case REG_SPDIF_SRPC:
1084         case REG_SPDIF_SIE:
1085         case REG_SPDIF_SIC:
1086         case REG_SPDIF_STL:
1087         case REG_SPDIF_STR:
1088         case REG_SPDIF_STCSCH:
1089         case REG_SPDIF_STCSCL:
1090         case REG_SPDIF_STC:
1091                 return true;
1092         default:
1093                 return false;
1094         }
1095 }
1096
1097 static const struct regmap_config fsl_spdif_regmap_config = {
1098         .reg_bits = 32,
1099         .reg_stride = 4,
1100         .val_bits = 32,
1101
1102         .max_register = REG_SPDIF_STC,
1103         .reg_defaults = fsl_spdif_reg_defaults,
1104         .num_reg_defaults = ARRAY_SIZE(fsl_spdif_reg_defaults),
1105         .readable_reg = fsl_spdif_readable_reg,
1106         .volatile_reg = fsl_spdif_volatile_reg,
1107         .writeable_reg = fsl_spdif_writeable_reg,
1108         .cache_type = REGCACHE_FLAT,
1109 };
1110
1111 static u32 fsl_spdif_txclk_caldiv(struct fsl_spdif_priv *spdif_priv,
1112                                 struct clk *clk, u64 savesub,
1113                                 enum spdif_txrate index, bool round)
1114 {
1115         const u32 rate[] = { 32000, 44100, 48000, 96000, 192000 };
1116         bool is_sysclk = clk_is_match(clk, spdif_priv->sysclk);
1117         u64 rate_ideal, rate_actual, sub;
1118         u32 sysclk_dfmin, sysclk_dfmax;
1119         u32 txclk_df, sysclk_df, arate;
1120
1121         /* The sysclk has an extra divisor [2, 512] */
1122         sysclk_dfmin = is_sysclk ? 2 : 1;
1123         sysclk_dfmax = is_sysclk ? 512 : 1;
1124
1125         for (sysclk_df = sysclk_dfmin; sysclk_df <= sysclk_dfmax; sysclk_df++) {
1126                 for (txclk_df = 1; txclk_df <= 128; txclk_df++) {
1127                         rate_ideal = rate[index] * txclk_df * 64;
1128                         if (round)
1129                                 rate_actual = clk_round_rate(clk, rate_ideal);
1130                         else
1131                                 rate_actual = clk_get_rate(clk);
1132
1133                         arate = rate_actual / 64;
1134                         arate /= txclk_df * sysclk_df;
1135
1136                         if (arate == rate[index]) {
1137                                 /* We are lucky */
1138                                 savesub = 0;
1139                                 spdif_priv->txclk_df[index] = txclk_df;
1140                                 spdif_priv->sysclk_df[index] = sysclk_df;
1141                                 spdif_priv->txrate[index] = arate;
1142                                 goto out;
1143                         } else if (arate / rate[index] == 1) {
1144                                 /* A little bigger than expect */
1145                                 sub = (u64)(arate - rate[index]) * 100000;
1146                                 do_div(sub, rate[index]);
1147                                 if (sub >= savesub)
1148                                         continue;
1149                                 savesub = sub;
1150                                 spdif_priv->txclk_df[index] = txclk_df;
1151                                 spdif_priv->sysclk_df[index] = sysclk_df;
1152                                 spdif_priv->txrate[index] = arate;
1153                         } else if (rate[index] / arate == 1) {
1154                                 /* A little smaller than expect */
1155                                 sub = (u64)(rate[index] - arate) * 100000;
1156                                 do_div(sub, rate[index]);
1157                                 if (sub >= savesub)
1158                                         continue;
1159                                 savesub = sub;
1160                                 spdif_priv->txclk_df[index] = txclk_df;
1161                                 spdif_priv->sysclk_df[index] = sysclk_df;
1162                                 spdif_priv->txrate[index] = arate;
1163                         }
1164                 }
1165         }
1166
1167 out:
1168         return savesub;
1169 }
1170
1171 static int fsl_spdif_probe_txclk(struct fsl_spdif_priv *spdif_priv,
1172                                 enum spdif_txrate index)
1173 {
1174         const u32 rate[] = { 32000, 44100, 48000, 96000, 192000 };
1175         struct platform_device *pdev = spdif_priv->pdev;
1176         struct device *dev = &pdev->dev;
1177         u64 savesub = 100000, ret;
1178         struct clk *clk;
1179         char tmp[16];
1180         int i;
1181
1182         for (i = 0; i < STC_TXCLK_SRC_MAX; i++) {
1183                 sprintf(tmp, "rxtx%d", i);
1184                 clk = devm_clk_get(&pdev->dev, tmp);
1185                 if (IS_ERR(clk)) {
1186                         dev_err(dev, "no rxtx%d clock in devicetree\n", i);
1187                         return PTR_ERR(clk);
1188                 }
1189                 if (!clk_get_rate(clk))
1190                         continue;
1191
1192                 ret = fsl_spdif_txclk_caldiv(spdif_priv, clk, savesub, index,
1193                                              i == STC_TXCLK_SPDIF_ROOT);
1194                 if (savesub == ret)
1195                         continue;
1196
1197                 savesub = ret;
1198                 spdif_priv->txclk[index] = clk;
1199                 spdif_priv->txclk_src[index] = i;
1200
1201                 /* To quick catch a divisor, we allow a 0.1% deviation */
1202                 if (savesub < 100)
1203                         break;
1204         }
1205
1206         dev_dbg(&pdev->dev, "use rxtx%d as tx clock source for %dHz sample rate\n",
1207                         spdif_priv->txclk_src[index], rate[index]);
1208         dev_dbg(&pdev->dev, "use txclk df %d for %dHz sample rate\n",
1209                         spdif_priv->txclk_df[index], rate[index]);
1210         if (clk_is_match(spdif_priv->txclk[index], spdif_priv->sysclk))
1211                 dev_dbg(&pdev->dev, "use sysclk df %d for %dHz sample rate\n",
1212                                 spdif_priv->sysclk_df[index], rate[index]);
1213         dev_dbg(&pdev->dev, "the best rate for %dHz sample rate is %dHz\n",
1214                         rate[index], spdif_priv->txrate[index]);
1215
1216         return 0;
1217 }
1218
1219 static int fsl_spdif_probe(struct platform_device *pdev)
1220 {
1221         struct device_node *np = pdev->dev.of_node;
1222         struct fsl_spdif_priv *spdif_priv;
1223         struct spdif_mixer_control *ctrl;
1224         struct resource *res;
1225         void __iomem *regs;
1226         int irq, ret, i;
1227
1228         if (!np)
1229                 return -ENODEV;
1230
1231         spdif_priv = devm_kzalloc(&pdev->dev, sizeof(*spdif_priv), GFP_KERNEL);
1232         if (!spdif_priv)
1233                 return -ENOMEM;
1234
1235         spdif_priv->pdev = pdev;
1236
1237         /* Initialize this copy of the CPU DAI driver structure */
1238         memcpy(&spdif_priv->cpu_dai_drv, &fsl_spdif_dai, sizeof(fsl_spdif_dai));
1239         spdif_priv->cpu_dai_drv.name = dev_name(&pdev->dev);
1240
1241         /* Get the addresses and IRQ */
1242         res = platform_get_resource(pdev, IORESOURCE_MEM, 0);
1243         regs = devm_ioremap_resource(&pdev->dev, res);
1244         if (IS_ERR(regs))
1245                 return PTR_ERR(regs);
1246
1247         spdif_priv->regmap = devm_regmap_init_mmio_clk(&pdev->dev,
1248                         "core", regs, &fsl_spdif_regmap_config);
1249         if (IS_ERR(spdif_priv->regmap)) {
1250                 dev_err(&pdev->dev, "regmap init failed\n");
1251                 return PTR_ERR(spdif_priv->regmap);
1252         }
1253
1254         irq = platform_get_irq(pdev, 0);
1255         if (irq < 0) {
1256                 dev_err(&pdev->dev, "no irq for node %s\n", pdev->name);
1257                 return irq;
1258         }
1259
1260         ret = devm_request_irq(&pdev->dev, irq, spdif_isr, 0,
1261                                dev_name(&pdev->dev), spdif_priv);
1262         if (ret) {
1263                 dev_err(&pdev->dev, "could not claim irq %u\n", irq);
1264                 return ret;
1265         }
1266
1267         /* Get system clock for rx clock rate calculation */
1268         spdif_priv->sysclk = devm_clk_get(&pdev->dev, "rxtx5");
1269         if (IS_ERR(spdif_priv->sysclk)) {
1270                 dev_err(&pdev->dev, "no sys clock (rxtx5) in devicetree\n");
1271                 return PTR_ERR(spdif_priv->sysclk);
1272         }
1273
1274         /* Get core clock for data register access via DMA */
1275         spdif_priv->coreclk = devm_clk_get(&pdev->dev, "core");
1276         if (IS_ERR(spdif_priv->coreclk)) {
1277                 dev_err(&pdev->dev, "no core clock in devicetree\n");
1278                 return PTR_ERR(spdif_priv->coreclk);
1279         }
1280
1281         spdif_priv->spbaclk = devm_clk_get(&pdev->dev, "spba");
1282         if (IS_ERR(spdif_priv->spbaclk))
1283                 dev_warn(&pdev->dev, "no spba clock in devicetree\n");
1284
1285         /* Select clock source for rx/tx clock */
1286         spdif_priv->rxclk = devm_clk_get(&pdev->dev, "rxtx1");
1287         if (IS_ERR(spdif_priv->rxclk)) {
1288                 dev_err(&pdev->dev, "no rxtx1 clock in devicetree\n");
1289                 return PTR_ERR(spdif_priv->rxclk);
1290         }
1291         spdif_priv->rxclk_src = DEFAULT_RXCLK_SRC;
1292
1293         for (i = 0; i < SPDIF_TXRATE_MAX; i++) {
1294                 ret = fsl_spdif_probe_txclk(spdif_priv, i);
1295                 if (ret)
1296                         return ret;
1297         }
1298
1299         /* Initial spinlock for control data */
1300         ctrl = &spdif_priv->fsl_spdif_control;
1301         spin_lock_init(&ctrl->ctl_lock);
1302
1303         /* Init tx channel status default value */
1304         ctrl->ch_status[0] = IEC958_AES0_CON_NOT_COPYRIGHT |
1305                              IEC958_AES0_CON_EMPHASIS_5015;
1306         ctrl->ch_status[1] = IEC958_AES1_CON_DIGDIGCONV_ID;
1307         ctrl->ch_status[2] = 0x00;
1308         ctrl->ch_status[3] = IEC958_AES3_CON_FS_44100 |
1309                              IEC958_AES3_CON_CLOCK_1000PPM;
1310
1311         spdif_priv->dpll_locked = false;
1312
1313         spdif_priv->dma_params_tx.maxburst = FSL_SPDIF_TXFIFO_WML;
1314         spdif_priv->dma_params_rx.maxburst = FSL_SPDIF_RXFIFO_WML;
1315         spdif_priv->dma_params_tx.addr = res->start + REG_SPDIF_STL;
1316         spdif_priv->dma_params_rx.addr = res->start + REG_SPDIF_SRL;
1317
1318         /* Register with ASoC */
1319         dev_set_drvdata(&pdev->dev, spdif_priv);
1320
1321         ret = devm_snd_soc_register_component(&pdev->dev, &fsl_spdif_component,
1322                                               &spdif_priv->cpu_dai_drv, 1);
1323         if (ret) {
1324                 dev_err(&pdev->dev, "failed to register DAI: %d\n", ret);
1325                 return ret;
1326         }
1327
1328         ret = imx_pcm_dma_init(pdev, IMX_SPDIF_DMABUF_SIZE);
1329         if (ret)
1330                 dev_err(&pdev->dev, "imx_pcm_dma_init failed: %d\n", ret);
1331
1332         return ret;
1333 }
1334
1335 #ifdef CONFIG_PM_SLEEP
1336 static int fsl_spdif_suspend(struct device *dev)
1337 {
1338         struct fsl_spdif_priv *spdif_priv = dev_get_drvdata(dev);
1339
1340         regmap_read(spdif_priv->regmap, REG_SPDIF_SRPC,
1341                         &spdif_priv->regcache_srpc);
1342
1343         regcache_cache_only(spdif_priv->regmap, true);
1344         regcache_mark_dirty(spdif_priv->regmap);
1345
1346         return 0;
1347 }
1348
1349 static int fsl_spdif_resume(struct device *dev)
1350 {
1351         struct fsl_spdif_priv *spdif_priv = dev_get_drvdata(dev);
1352
1353         regcache_cache_only(spdif_priv->regmap, false);
1354
1355         regmap_update_bits(spdif_priv->regmap, REG_SPDIF_SRPC,
1356                         SRPC_CLKSRC_SEL_MASK | SRPC_GAINSEL_MASK,
1357                         spdif_priv->regcache_srpc);
1358
1359         return regcache_sync(spdif_priv->regmap);
1360 }
1361 #endif /* CONFIG_PM_SLEEP */
1362
1363 static const struct dev_pm_ops fsl_spdif_pm = {
1364         SET_SYSTEM_SLEEP_PM_OPS(fsl_spdif_suspend, fsl_spdif_resume)
1365 };
1366
1367 static const struct of_device_id fsl_spdif_dt_ids[] = {
1368         { .compatible = "fsl,imx35-spdif", },
1369         { .compatible = "fsl,vf610-spdif", },
1370         {}
1371 };
1372 MODULE_DEVICE_TABLE(of, fsl_spdif_dt_ids);
1373
1374 static struct platform_driver fsl_spdif_driver = {
1375         .driver = {
1376                 .name = "fsl-spdif-dai",
1377                 .of_match_table = fsl_spdif_dt_ids,
1378                 .pm = &fsl_spdif_pm,
1379         },
1380         .probe = fsl_spdif_probe,
1381 };
1382
1383 module_platform_driver(fsl_spdif_driver);
1384
1385 MODULE_AUTHOR("Freescale Semiconductor, Inc.");
1386 MODULE_DESCRIPTION("Freescale S/PDIF CPU DAI Driver");
1387 MODULE_LICENSE("GPL v2");
1388 MODULE_ALIAS("platform:fsl-spdif-dai");