1 /* SPDX-License-Identifier: GPL-2.0-only */
3 * Copyright (c) 2022 MediaTek Inc.
4 * Author: Garmin Chang <garmin.chang@mediatek.com>
7 #ifndef __SOC_MEDIATEK_MT8188_PM_DOMAINS_H
8 #define __SOC_MEDIATEK_MT8188_PM_DOMAINS_H
10 #include "mtk-pm-domains.h"
11 #include <dt-bindings/power/mediatek,mt8188-power.h>
14 * MT8188 power domain support
17 static const struct scpsys_domain_data scpsys_domain_data_mt8188[] = {
18 [MT8188_POWER_DOMAIN_MFG0] = {
22 .pwr_sta_offs = 0x174,
23 .pwr_sta2nd_offs = 0x178,
24 .sram_pdn_bits = BIT(8),
25 .sram_pdn_ack_bits = BIT(12),
26 .caps = MTK_SCPD_KEEP_DEFAULT_OFF | MTK_SCPD_DOMAIN_SUPPLY,
28 [MT8188_POWER_DOMAIN_MFG1] = {
32 .pwr_sta_offs = 0x174,
33 .pwr_sta2nd_offs = 0x178,
34 .sram_pdn_bits = BIT(8),
35 .sram_pdn_ack_bits = BIT(12),
38 MT8188_TOP_AXI_PROT_EN_MFG1_STEP1,
39 MT8188_TOP_AXI_PROT_EN_SET,
40 MT8188_TOP_AXI_PROT_EN_CLR,
41 MT8188_TOP_AXI_PROT_EN_STA),
43 MT8188_TOP_AXI_PROT_EN_2_MFG1_STEP2,
44 MT8188_TOP_AXI_PROT_EN_2_SET,
45 MT8188_TOP_AXI_PROT_EN_2_CLR,
46 MT8188_TOP_AXI_PROT_EN_2_STA),
48 MT8188_TOP_AXI_PROT_EN_1_MFG1_STEP3,
49 MT8188_TOP_AXI_PROT_EN_1_SET,
50 MT8188_TOP_AXI_PROT_EN_1_CLR,
51 MT8188_TOP_AXI_PROT_EN_1_STA),
53 MT8188_TOP_AXI_PROT_EN_2_MFG1_STEP4,
54 MT8188_TOP_AXI_PROT_EN_2_SET,
55 MT8188_TOP_AXI_PROT_EN_2_CLR,
56 MT8188_TOP_AXI_PROT_EN_2_STA),
58 MT8188_TOP_AXI_PROT_EN_MFG1_STEP5,
59 MT8188_TOP_AXI_PROT_EN_SET,
60 MT8188_TOP_AXI_PROT_EN_CLR,
61 MT8188_TOP_AXI_PROT_EN_STA),
63 MT8188_TOP_AXI_PROT_EN_SUB_INFRA_VDNR_MFG1_STEP6,
64 MT8188_TOP_AXI_PROT_EN_SUB_INFRA_VDNR_SET,
65 MT8188_TOP_AXI_PROT_EN_SUB_INFRA_VDNR_CLR,
66 MT8188_TOP_AXI_PROT_EN_SUB_INFRA_VDNR_STA),
68 .caps = MTK_SCPD_KEEP_DEFAULT_OFF | MTK_SCPD_DOMAIN_SUPPLY,
70 [MT8188_POWER_DOMAIN_MFG2] = {
74 .pwr_sta_offs = 0x174,
75 .pwr_sta2nd_offs = 0x178,
76 .sram_pdn_bits = BIT(8),
77 .sram_pdn_ack_bits = BIT(12),
78 .caps = MTK_SCPD_KEEP_DEFAULT_OFF,
80 [MT8188_POWER_DOMAIN_MFG3] = {
84 .pwr_sta_offs = 0x174,
85 .pwr_sta2nd_offs = 0x178,
86 .sram_pdn_bits = BIT(8),
87 .sram_pdn_ack_bits = BIT(12),
88 .caps = MTK_SCPD_KEEP_DEFAULT_OFF,
90 [MT8188_POWER_DOMAIN_MFG4] = {
94 .pwr_sta_offs = 0x174,
95 .pwr_sta2nd_offs = 0x178,
96 .sram_pdn_bits = BIT(8),
97 .sram_pdn_ack_bits = BIT(12),
98 .caps = MTK_SCPD_KEEP_DEFAULT_OFF,
100 [MT8188_POWER_DOMAIN_PEXTP_MAC_P0] = {
101 .name = "pextp_mac_p0",
104 .pwr_sta_offs = 0x174,
105 .pwr_sta2nd_offs = 0x178,
106 .sram_pdn_bits = BIT(8),
107 .sram_pdn_ack_bits = BIT(12),
110 MT8188_TOP_AXI_PROT_EN_PEXTP_MAC_P0_STEP1,
111 MT8188_TOP_AXI_PROT_EN_SET,
112 MT8188_TOP_AXI_PROT_EN_CLR,
113 MT8188_TOP_AXI_PROT_EN_STA),
115 MT8188_TOP_AXI_PROT_EN_INFRA_VDNR_PEXTP_MAC_P0_STEP2,
116 MT8188_TOP_AXI_PROT_EN_INFRA_VDNR_SET,
117 MT8188_TOP_AXI_PROT_EN_INFRA_VDNR_CLR,
118 MT8188_TOP_AXI_PROT_EN_INFRA_VDNR_STA),
120 .caps = MTK_SCPD_KEEP_DEFAULT_OFF,
122 [MT8188_POWER_DOMAIN_PEXTP_PHY_TOP] = {
123 .name = "pextp_phy_top",
126 .pwr_sta_offs = 0x174,
127 .pwr_sta2nd_offs = 0x178,
128 .caps = MTK_SCPD_KEEP_DEFAULT_OFF,
130 [MT8188_POWER_DOMAIN_CSIRX_TOP] = {
131 .name = "pextp_csirx_top",
134 .pwr_sta_offs = 0x174,
135 .pwr_sta2nd_offs = 0x178,
136 .caps = MTK_SCPD_KEEP_DEFAULT_OFF,
138 [MT8188_POWER_DOMAIN_ETHER] = {
142 .pwr_sta_offs = 0x16C,
143 .pwr_sta2nd_offs = 0x170,
144 .sram_pdn_bits = BIT(8),
145 .sram_pdn_ack_bits = BIT(12),
148 MT8188_TOP_AXI_PROT_EN_INFRA_VDNR_ETHER_STEP1,
149 MT8188_TOP_AXI_PROT_EN_INFRA_VDNR_SET,
150 MT8188_TOP_AXI_PROT_EN_INFRA_VDNR_CLR,
151 MT8188_TOP_AXI_PROT_EN_INFRA_VDNR_STA),
153 .caps = MTK_SCPD_KEEP_DEFAULT_OFF | MTK_SCPD_ACTIVE_WAKEUP,
155 [MT8188_POWER_DOMAIN_HDMI_TX] = {
159 .pwr_sta_offs = 0x16C,
160 .pwr_sta2nd_offs = 0x170,
161 .sram_pdn_bits = BIT(8),
162 .sram_pdn_ack_bits = BIT(12),
165 MT8188_TOP_AXI_PROT_EN_INFRA_VDNR_HDMI_TX_STEP1,
166 MT8188_TOP_AXI_PROT_EN_INFRA_VDNR_SET,
167 MT8188_TOP_AXI_PROT_EN_INFRA_VDNR_CLR,
168 MT8188_TOP_AXI_PROT_EN_INFRA_VDNR_STA),
170 .caps = MTK_SCPD_KEEP_DEFAULT_OFF | MTK_SCPD_ACTIVE_WAKEUP,
172 [MT8188_POWER_DOMAIN_ADSP_AO] = {
176 .pwr_sta_offs = 0x16C,
177 .pwr_sta2nd_offs = 0x170,
180 MT8188_TOP_AXI_PROT_EN_2_ADSP_AO_STEP1,
181 MT8188_TOP_AXI_PROT_EN_2_SET,
182 MT8188_TOP_AXI_PROT_EN_2_CLR,
183 MT8188_TOP_AXI_PROT_EN_2_STA),
185 MT8188_TOP_AXI_PROT_EN_2_ADSP_AO_STEP2,
186 MT8188_TOP_AXI_PROT_EN_2_SET,
187 MT8188_TOP_AXI_PROT_EN_2_CLR,
188 MT8188_TOP_AXI_PROT_EN_2_STA),
190 .caps = MTK_SCPD_ALWAYS_ON,
192 [MT8188_POWER_DOMAIN_ADSP_INFRA] = {
193 .name = "adsp_infra",
196 .pwr_sta_offs = 0x16C,
197 .pwr_sta2nd_offs = 0x170,
198 .sram_pdn_bits = BIT(8),
199 .sram_pdn_ack_bits = BIT(12),
202 MT8188_TOP_AXI_PROT_EN_2_ADSP_INFRA_STEP1,
203 MT8188_TOP_AXI_PROT_EN_2_SET,
204 MT8188_TOP_AXI_PROT_EN_2_CLR,
205 MT8188_TOP_AXI_PROT_EN_2_STA),
207 MT8188_TOP_AXI_PROT_EN_2_ADSP_INFRA_STEP2,
208 MT8188_TOP_AXI_PROT_EN_2_SET,
209 MT8188_TOP_AXI_PROT_EN_2_CLR,
210 MT8188_TOP_AXI_PROT_EN_2_STA),
212 .caps = MTK_SCPD_SRAM_ISO | MTK_SCPD_ALWAYS_ON,
214 [MT8188_POWER_DOMAIN_ADSP] = {
218 .pwr_sta_offs = 0x16C,
219 .pwr_sta2nd_offs = 0x170,
220 .sram_pdn_bits = BIT(8),
221 .sram_pdn_ack_bits = BIT(12),
224 MT8188_TOP_AXI_PROT_EN_2_ADSP_STEP1,
225 MT8188_TOP_AXI_PROT_EN_2_SET,
226 MT8188_TOP_AXI_PROT_EN_2_CLR,
227 MT8188_TOP_AXI_PROT_EN_2_STA),
229 MT8188_TOP_AXI_PROT_EN_2_ADSP_STEP2,
230 MT8188_TOP_AXI_PROT_EN_2_SET,
231 MT8188_TOP_AXI_PROT_EN_2_CLR,
232 MT8188_TOP_AXI_PROT_EN_2_STA),
234 .caps = MTK_SCPD_KEEP_DEFAULT_OFF | MTK_SCPD_SRAM_ISO | MTK_SCPD_ACTIVE_WAKEUP,
236 [MT8188_POWER_DOMAIN_AUDIO] = {
240 .pwr_sta_offs = 0x16C,
241 .pwr_sta2nd_offs = 0x170,
242 .sram_pdn_bits = BIT(8),
243 .sram_pdn_ack_bits = BIT(12),
246 MT8188_TOP_AXI_PROT_EN_2_AUDIO_STEP1,
247 MT8188_TOP_AXI_PROT_EN_2_SET,
248 MT8188_TOP_AXI_PROT_EN_2_CLR,
249 MT8188_TOP_AXI_PROT_EN_2_STA),
251 MT8188_TOP_AXI_PROT_EN_2_AUDIO_STEP2,
252 MT8188_TOP_AXI_PROT_EN_2_SET,
253 MT8188_TOP_AXI_PROT_EN_2_CLR,
254 MT8188_TOP_AXI_PROT_EN_2_STA),
256 .caps = MTK_SCPD_KEEP_DEFAULT_OFF | MTK_SCPD_ACTIVE_WAKEUP,
258 [MT8188_POWER_DOMAIN_AUDIO_ASRC] = {
259 .name = "audio_asrc",
262 .pwr_sta_offs = 0x16C,
263 .pwr_sta2nd_offs = 0x170,
264 .sram_pdn_bits = BIT(8),
265 .sram_pdn_ack_bits = BIT(12),
268 MT8188_TOP_AXI_PROT_EN_2_AUDIO_ASRC_STEP1,
269 MT8188_TOP_AXI_PROT_EN_2_SET,
270 MT8188_TOP_AXI_PROT_EN_2_CLR,
271 MT8188_TOP_AXI_PROT_EN_2_STA),
273 MT8188_TOP_AXI_PROT_EN_2_AUDIO_ASRC_STEP2,
274 MT8188_TOP_AXI_PROT_EN_2_SET,
275 MT8188_TOP_AXI_PROT_EN_2_CLR,
276 MT8188_TOP_AXI_PROT_EN_2_STA),
278 .caps = MTK_SCPD_KEEP_DEFAULT_OFF,
280 [MT8188_POWER_DOMAIN_VPPSYS0] = {
284 .pwr_sta_offs = 0x16C,
285 .pwr_sta2nd_offs = 0x170,
286 .sram_pdn_bits = BIT(8),
287 .sram_pdn_ack_bits = BIT(12),
290 MT8188_TOP_AXI_PROT_EN_VPPSYS0_STEP1,
291 MT8188_TOP_AXI_PROT_EN_SET,
292 MT8188_TOP_AXI_PROT_EN_CLR,
293 MT8188_TOP_AXI_PROT_EN_STA),
295 MT8188_TOP_AXI_PROT_EN_MM_2_VPPSYS0_STEP2,
296 MT8188_TOP_AXI_PROT_EN_MM_2_SET,
297 MT8188_TOP_AXI_PROT_EN_MM_2_CLR,
298 MT8188_TOP_AXI_PROT_EN_MM_2_STA),
300 MT8188_TOP_AXI_PROT_EN_VPPSYS0_STEP3,
301 MT8188_TOP_AXI_PROT_EN_SET,
302 MT8188_TOP_AXI_PROT_EN_CLR,
303 MT8188_TOP_AXI_PROT_EN_STA),
305 MT8188_TOP_AXI_PROT_EN_MM_2_VPPSYS0_STEP4,
306 MT8188_TOP_AXI_PROT_EN_MM_2_SET,
307 MT8188_TOP_AXI_PROT_EN_MM_2_CLR,
308 MT8188_TOP_AXI_PROT_EN_MM_2_STA),
310 MT8188_TOP_AXI_PROT_EN_SUB_INFRA_VDNR_VPPSYS0_STEP5,
311 MT8188_TOP_AXI_PROT_EN_SUB_INFRA_VDNR_SET,
312 MT8188_TOP_AXI_PROT_EN_SUB_INFRA_VDNR_CLR,
313 MT8188_TOP_AXI_PROT_EN_SUB_INFRA_VDNR_STA),
316 [MT8188_POWER_DOMAIN_VDOSYS0] = {
320 .pwr_sta_offs = 0x16C,
321 .pwr_sta2nd_offs = 0x170,
322 .sram_pdn_bits = BIT(8),
323 .sram_pdn_ack_bits = BIT(12),
326 MT8188_TOP_AXI_PROT_EN_MM_VDOSYS0_STEP1,
327 MT8188_TOP_AXI_PROT_EN_MM_SET,
328 MT8188_TOP_AXI_PROT_EN_MM_CLR,
329 MT8188_TOP_AXI_PROT_EN_MM_STA),
331 MT8188_TOP_AXI_PROT_EN_VDOSYS0_STEP2,
332 MT8188_TOP_AXI_PROT_EN_SET,
333 MT8188_TOP_AXI_PROT_EN_CLR,
334 MT8188_TOP_AXI_PROT_EN_STA),
336 MT8188_TOP_AXI_PROT_EN_SUB_INFRA_VDNR_VDOSYS0_STEP3,
337 MT8188_TOP_AXI_PROT_EN_SUB_INFRA_VDNR_SET,
338 MT8188_TOP_AXI_PROT_EN_SUB_INFRA_VDNR_CLR,
339 MT8188_TOP_AXI_PROT_EN_SUB_INFRA_VDNR_STA),
342 [MT8188_POWER_DOMAIN_VDOSYS1] = {
346 .pwr_sta_offs = 0x16C,
347 .pwr_sta2nd_offs = 0x170,
348 .sram_pdn_bits = BIT(8),
349 .sram_pdn_ack_bits = BIT(12),
352 MT8188_TOP_AXI_PROT_EN_MM_VDOSYS1_STEP1,
353 MT8188_TOP_AXI_PROT_EN_MM_SET,
354 MT8188_TOP_AXI_PROT_EN_MM_CLR,
355 MT8188_TOP_AXI_PROT_EN_MM_STA),
357 MT8188_TOP_AXI_PROT_EN_MM_VDOSYS1_STEP2,
358 MT8188_TOP_AXI_PROT_EN_MM_SET,
359 MT8188_TOP_AXI_PROT_EN_MM_CLR,
360 MT8188_TOP_AXI_PROT_EN_MM_STA),
362 MT8188_TOP_AXI_PROT_EN_MM_2_VDOSYS1_STEP3,
363 MT8188_TOP_AXI_PROT_EN_MM_2_SET,
364 MT8188_TOP_AXI_PROT_EN_MM_2_CLR,
365 MT8188_TOP_AXI_PROT_EN_MM_2_STA),
368 [MT8188_POWER_DOMAIN_DP_TX] = {
372 .pwr_sta_offs = 0x16C,
373 .pwr_sta2nd_offs = 0x170,
374 .sram_pdn_bits = BIT(8),
375 .sram_pdn_ack_bits = BIT(12),
378 MT8188_TOP_AXI_PROT_EN_INFRA_VDNR_DP_TX_STEP1,
379 MT8188_TOP_AXI_PROT_EN_INFRA_VDNR_SET,
380 MT8188_TOP_AXI_PROT_EN_INFRA_VDNR_CLR,
381 MT8188_TOP_AXI_PROT_EN_INFRA_VDNR_STA),
383 .caps = MTK_SCPD_KEEP_DEFAULT_OFF,
385 [MT8188_POWER_DOMAIN_EDP_TX] = {
389 .pwr_sta_offs = 0x16C,
390 .pwr_sta2nd_offs = 0x170,
391 .sram_pdn_bits = BIT(8),
392 .sram_pdn_ack_bits = BIT(12),
395 MT8188_TOP_AXI_PROT_EN_INFRA_VDNR_EDP_TX_STEP1,
396 MT8188_TOP_AXI_PROT_EN_INFRA_VDNR_SET,
397 MT8188_TOP_AXI_PROT_EN_INFRA_VDNR_CLR,
398 MT8188_TOP_AXI_PROT_EN_INFRA_VDNR_STA),
400 .caps = MTK_SCPD_KEEP_DEFAULT_OFF,
402 [MT8188_POWER_DOMAIN_VPPSYS1] = {
406 .pwr_sta_offs = 0x16C,
407 .pwr_sta2nd_offs = 0x170,
408 .sram_pdn_bits = BIT(8),
409 .sram_pdn_ack_bits = BIT(12),
412 MT8188_TOP_AXI_PROT_EN_MM_VPPSYS1_STEP1,
413 MT8188_TOP_AXI_PROT_EN_MM_SET,
414 MT8188_TOP_AXI_PROT_EN_MM_CLR,
415 MT8188_TOP_AXI_PROT_EN_MM_STA),
417 MT8188_TOP_AXI_PROT_EN_MM_VPPSYS1_STEP2,
418 MT8188_TOP_AXI_PROT_EN_MM_SET,
419 MT8188_TOP_AXI_PROT_EN_MM_CLR,
420 MT8188_TOP_AXI_PROT_EN_MM_STA),
422 MT8188_TOP_AXI_PROT_EN_MM_2_VPPSYS1_STEP3,
423 MT8188_TOP_AXI_PROT_EN_MM_2_SET,
424 MT8188_TOP_AXI_PROT_EN_MM_2_CLR,
425 MT8188_TOP_AXI_PROT_EN_MM_2_STA),
428 [MT8188_POWER_DOMAIN_WPE] = {
432 .pwr_sta_offs = 0x16C,
433 .pwr_sta2nd_offs = 0x170,
434 .sram_pdn_bits = BIT(8),
435 .sram_pdn_ack_bits = BIT(12),
438 MT8188_TOP_AXI_PROT_EN_MM_2_WPE_STEP1,
439 MT8188_TOP_AXI_PROT_EN_MM_2_SET,
440 MT8188_TOP_AXI_PROT_EN_MM_2_CLR,
441 MT8188_TOP_AXI_PROT_EN_MM_2_STA),
443 MT8188_TOP_AXI_PROT_EN_MM_2_WPE_STEP2,
444 MT8188_TOP_AXI_PROT_EN_MM_2_SET,
445 MT8188_TOP_AXI_PROT_EN_MM_2_CLR,
446 MT8188_TOP_AXI_PROT_EN_MM_2_STA),
448 .caps = MTK_SCPD_KEEP_DEFAULT_OFF,
450 [MT8188_POWER_DOMAIN_VDEC0] = {
454 .pwr_sta_offs = 0x16C,
455 .pwr_sta2nd_offs = 0x170,
456 .sram_pdn_bits = BIT(8),
457 .sram_pdn_ack_bits = BIT(12),
460 MT8188_TOP_AXI_PROT_EN_MM_VDEC0_STEP1,
461 MT8188_TOP_AXI_PROT_EN_MM_SET,
462 MT8188_TOP_AXI_PROT_EN_MM_CLR,
463 MT8188_TOP_AXI_PROT_EN_MM_STA),
465 MT8188_TOP_AXI_PROT_EN_MM_2_VDEC0_STEP2,
466 MT8188_TOP_AXI_PROT_EN_MM_2_SET,
467 MT8188_TOP_AXI_PROT_EN_MM_2_CLR,
468 MT8188_TOP_AXI_PROT_EN_MM_2_STA),
470 .caps = MTK_SCPD_KEEP_DEFAULT_OFF,
472 [MT8188_POWER_DOMAIN_VDEC1] = {
476 .pwr_sta_offs = 0x16C,
477 .pwr_sta2nd_offs = 0x170,
478 .sram_pdn_bits = BIT(8),
479 .sram_pdn_ack_bits = BIT(12),
482 MT8188_TOP_AXI_PROT_EN_MM_VDEC1_STEP1,
483 MT8188_TOP_AXI_PROT_EN_MM_SET,
484 MT8188_TOP_AXI_PROT_EN_MM_CLR,
485 MT8188_TOP_AXI_PROT_EN_MM_STA),
487 MT8188_TOP_AXI_PROT_EN_MM_VDEC1_STEP2,
488 MT8188_TOP_AXI_PROT_EN_MM_SET,
489 MT8188_TOP_AXI_PROT_EN_MM_CLR,
490 MT8188_TOP_AXI_PROT_EN_MM_STA),
492 .caps = MTK_SCPD_KEEP_DEFAULT_OFF,
494 [MT8188_POWER_DOMAIN_VENC] = {
498 .pwr_sta_offs = 0x16C,
499 .pwr_sta2nd_offs = 0x170,
500 .sram_pdn_bits = BIT(8),
501 .sram_pdn_ack_bits = BIT(12),
504 MT8188_TOP_AXI_PROT_EN_MM_VENC_STEP1,
505 MT8188_TOP_AXI_PROT_EN_MM_SET,
506 MT8188_TOP_AXI_PROT_EN_MM_CLR,
507 MT8188_TOP_AXI_PROT_EN_MM_STA),
509 MT8188_TOP_AXI_PROT_EN_MM_VENC_STEP2,
510 MT8188_TOP_AXI_PROT_EN_MM_SET,
511 MT8188_TOP_AXI_PROT_EN_MM_CLR,
512 MT8188_TOP_AXI_PROT_EN_MM_STA),
514 MT8188_TOP_AXI_PROT_EN_MM_2_VENC_STEP3,
515 MT8188_TOP_AXI_PROT_EN_MM_2_SET,
516 MT8188_TOP_AXI_PROT_EN_MM_2_CLR,
517 MT8188_TOP_AXI_PROT_EN_MM_2_STA),
519 .caps = MTK_SCPD_KEEP_DEFAULT_OFF,
521 [MT8188_POWER_DOMAIN_IMG_VCORE] = {
525 .pwr_sta_offs = 0x16C,
526 .pwr_sta2nd_offs = 0x170,
529 MT8188_TOP_AXI_PROT_EN_MM_IMG_VCORE_STEP1,
530 MT8188_TOP_AXI_PROT_EN_MM_SET,
531 MT8188_TOP_AXI_PROT_EN_MM_CLR,
532 MT8188_TOP_AXI_PROT_EN_MM_STA),
534 MT8188_TOP_AXI_PROT_EN_MM_IMG_VCORE_STEP2,
535 MT8188_TOP_AXI_PROT_EN_MM_SET,
536 MT8188_TOP_AXI_PROT_EN_MM_CLR,
537 MT8188_TOP_AXI_PROT_EN_MM_STA),
539 MT8188_TOP_AXI_PROT_EN_MM_2_IMG_VCORE_STEP3,
540 MT8188_TOP_AXI_PROT_EN_MM_2_SET,
541 MT8188_TOP_AXI_PROT_EN_MM_2_CLR,
542 MT8188_TOP_AXI_PROT_EN_MM_2_STA),
544 .caps = MTK_SCPD_KEEP_DEFAULT_OFF | MTK_SCPD_DOMAIN_SUPPLY,
546 [MT8188_POWER_DOMAIN_IMG_MAIN] = {
550 .pwr_sta_offs = 0x16C,
551 .pwr_sta2nd_offs = 0x170,
552 .sram_pdn_bits = BIT(8),
553 .sram_pdn_ack_bits = BIT(12),
556 MT8188_TOP_AXI_PROT_EN_MM_2_IMG_MAIN_STEP1,
557 MT8188_TOP_AXI_PROT_EN_MM_2_SET,
558 MT8188_TOP_AXI_PROT_EN_MM_2_CLR,
559 MT8188_TOP_AXI_PROT_EN_MM_2_STA),
561 MT8188_TOP_AXI_PROT_EN_MM_2_IMG_MAIN_STEP2,
562 MT8188_TOP_AXI_PROT_EN_MM_2_SET,
563 MT8188_TOP_AXI_PROT_EN_MM_2_CLR,
564 MT8188_TOP_AXI_PROT_EN_MM_2_STA),
566 .caps = MTK_SCPD_KEEP_DEFAULT_OFF,
568 [MT8188_POWER_DOMAIN_DIP] = {
572 .pwr_sta_offs = 0x16C,
573 .pwr_sta2nd_offs = 0x170,
574 .sram_pdn_bits = BIT(8),
575 .sram_pdn_ack_bits = BIT(12),
576 .caps = MTK_SCPD_KEEP_DEFAULT_OFF,
578 [MT8188_POWER_DOMAIN_IPE] = {
582 .pwr_sta_offs = 0x16C,
583 .pwr_sta2nd_offs = 0x170,
584 .sram_pdn_bits = BIT(8),
585 .sram_pdn_ack_bits = BIT(12),
586 .caps = MTK_SCPD_KEEP_DEFAULT_OFF,
588 [MT8188_POWER_DOMAIN_CAM_VCORE] = {
592 .pwr_sta_offs = 0x16C,
593 .pwr_sta2nd_offs = 0x170,
596 MT8188_TOP_AXI_PROT_EN_MM_CAM_VCORE_STEP1,
597 MT8188_TOP_AXI_PROT_EN_MM_SET,
598 MT8188_TOP_AXI_PROT_EN_MM_CLR,
599 MT8188_TOP_AXI_PROT_EN_MM_STA),
601 MT8188_TOP_AXI_PROT_EN_2_CAM_VCORE_STEP2,
602 MT8188_TOP_AXI_PROT_EN_2_SET,
603 MT8188_TOP_AXI_PROT_EN_2_CLR,
604 MT8188_TOP_AXI_PROT_EN_2_STA),
606 MT8188_TOP_AXI_PROT_EN_1_CAM_VCORE_STEP3,
607 MT8188_TOP_AXI_PROT_EN_1_SET,
608 MT8188_TOP_AXI_PROT_EN_1_CLR,
609 MT8188_TOP_AXI_PROT_EN_1_STA),
611 MT8188_TOP_AXI_PROT_EN_MM_CAM_VCORE_STEP4,
612 MT8188_TOP_AXI_PROT_EN_MM_SET,
613 MT8188_TOP_AXI_PROT_EN_MM_CLR,
614 MT8188_TOP_AXI_PROT_EN_MM_STA),
616 MT8188_TOP_AXI_PROT_EN_MM_2_CAM_VCORE_STEP5,
617 MT8188_TOP_AXI_PROT_EN_MM_2_SET,
618 MT8188_TOP_AXI_PROT_EN_MM_2_CLR,
619 MT8188_TOP_AXI_PROT_EN_MM_2_STA),
621 .caps = MTK_SCPD_KEEP_DEFAULT_OFF | MTK_SCPD_DOMAIN_SUPPLY,
623 [MT8188_POWER_DOMAIN_CAM_MAIN] = {
627 .pwr_sta_offs = 0x16C,
628 .pwr_sta2nd_offs = 0x170,
629 .sram_pdn_bits = BIT(8),
630 .sram_pdn_ack_bits = BIT(12),
633 MT8188_TOP_AXI_PROT_EN_MM_2_CAM_MAIN_STEP1,
634 MT8188_TOP_AXI_PROT_EN_MM_2_SET,
635 MT8188_TOP_AXI_PROT_EN_MM_2_CLR,
636 MT8188_TOP_AXI_PROT_EN_MM_2_STA),
638 MT8188_TOP_AXI_PROT_EN_2_CAM_MAIN_STEP2,
639 MT8188_TOP_AXI_PROT_EN_2_SET,
640 MT8188_TOP_AXI_PROT_EN_2_CLR,
641 MT8188_TOP_AXI_PROT_EN_2_STA),
643 MT8188_TOP_AXI_PROT_EN_MM_2_CAM_MAIN_STEP3,
644 MT8188_TOP_AXI_PROT_EN_MM_2_SET,
645 MT8188_TOP_AXI_PROT_EN_MM_2_CLR,
646 MT8188_TOP_AXI_PROT_EN_MM_2_STA),
648 MT8188_TOP_AXI_PROT_EN_2_CAM_MAIN_STEP4,
649 MT8188_TOP_AXI_PROT_EN_2_SET,
650 MT8188_TOP_AXI_PROT_EN_2_CLR,
651 MT8188_TOP_AXI_PROT_EN_2_STA),
653 .caps = MTK_SCPD_KEEP_DEFAULT_OFF,
655 [MT8188_POWER_DOMAIN_CAM_SUBA] = {
659 .pwr_sta_offs = 0x16C,
660 .pwr_sta2nd_offs = 0x170,
661 .sram_pdn_bits = BIT(8),
662 .sram_pdn_ack_bits = BIT(12),
663 .caps = MTK_SCPD_KEEP_DEFAULT_OFF,
665 [MT8188_POWER_DOMAIN_CAM_SUBB] = {
669 .pwr_sta_offs = 0x16C,
670 .pwr_sta2nd_offs = 0x170,
671 .sram_pdn_bits = BIT(8),
672 .sram_pdn_ack_bits = BIT(12),
673 .caps = MTK_SCPD_KEEP_DEFAULT_OFF,
677 static const struct scpsys_soc_data mt8188_scpsys_data = {
678 .domains_data = scpsys_domain_data_mt8188,
679 .num_domains = ARRAY_SIZE(scpsys_domain_data_mt8188),
682 #endif /* __SOC_MEDIATEK_MT8188_PM_DOMAINS_H */