include/linux/mlx5/qp.h

   1 /*
   2  * Copyright (c) 2013-2015, Mellanox Technologies. All rights reserved.
   3  *
   4  * This software is available to you under a choice of one of two
   5  * licenses.  You may choose to be licensed under the terms of the GNU
   6  * General Public License (GPL) Version 2, available from the file
   7  * COPYING in the main directory of this source tree, or the
   8  * OpenIB.org BSD license below:
   9  *
  10  *     Redistribution and use in source and binary forms, with or
  11  *     without modification, are permitted provided that the following
  12  *     conditions are met:
  13  *
  14  *      - Redistributions of source code must retain the above
  15  *        copyright notice, this list of conditions and the following
  16  *        disclaimer.
  17  *
  18  *      - Redistributions in binary form must reproduce the above
  19  *        copyright notice, this list of conditions and the following
  20  *        disclaimer in the documentation and/or other materials
  21  *        provided with the distribution.
  22  *
  23  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND,
  24  * EXPRESS OR IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF
  25  * MERCHANTABILITY, FITNESS FOR A PARTICULAR PURPOSE AND
  26  * NONINFRINGEMENT. IN NO EVENT SHALL THE AUTHORS OR COPYRIGHT HOLDERS
  27  * BE LIABLE FOR ANY CLAIM, DAMAGES OR OTHER LIABILITY, WHETHER IN AN
  28  * ACTION OF CONTRACT, TORT OR OTHERWISE, ARISING FROM, OUT OF OR IN
  29  * CONNECTION WITH THE SOFTWARE OR THE USE OR OTHER DEALINGS IN THE
  30  * SOFTWARE.
  31  */
  32
  33 #ifndef MLX5_QP_H
  34 #define MLX5_QP_H
  35
  36 #include <linux/mlx5/device.h>
  37 #include <linux/mlx5/driver.h>
  38
  39 #define MLX5_INVALID_LKEY       0x100
  40 /* UMR (3 WQE_BB's) + SIG (3 WQE_BB's) + PSV (mem) + PSV (wire) */
  41 #define MLX5_SIG_WQE_SIZE       (MLX5_SEND_WQE_BB * 8)
  42 #define MLX5_DIF_SIZE           8
  43 #define MLX5_STRIDE_BLOCK_OP    0x400
  44 #define MLX5_CPY_GRD_MASK       0xc0
  45 #define MLX5_CPY_APP_MASK       0x30
  46 #define MLX5_CPY_REF_MASK       0x0f
  47 #define MLX5_BSF_INC_REFTAG     (1 << 6)
  48 #define MLX5_BSF_INL_VALID      (1 << 15)
  49 #define MLX5_BSF_REFRESH_DIF    (1 << 14)
  50 #define MLX5_BSF_REPEAT_BLOCK   (1 << 7)
  51 #define MLX5_BSF_APPTAG_ESCAPE  0x1
  52 #define MLX5_BSF_APPREF_ESCAPE  0x2
  53
  54 enum mlx5_qp_optpar {
  55         MLX5_QP_OPTPAR_ALT_ADDR_PATH            = 1 << 0,
  56         MLX5_QP_OPTPAR_RRE                      = 1 << 1,
  57         MLX5_QP_OPTPAR_RAE                      = 1 << 2,
  58         MLX5_QP_OPTPAR_RWE                      = 1 << 3,
  59         MLX5_QP_OPTPAR_PKEY_INDEX               = 1 << 4,
  60         MLX5_QP_OPTPAR_Q_KEY                    = 1 << 5,
  61         MLX5_QP_OPTPAR_RNR_TIMEOUT              = 1 << 6,
  62         MLX5_QP_OPTPAR_PRIMARY_ADDR_PATH        = 1 << 7,
  63         MLX5_QP_OPTPAR_SRA_MAX                  = 1 << 8,
  64         MLX5_QP_OPTPAR_RRA_MAX                  = 1 << 9,
  65         MLX5_QP_OPTPAR_PM_STATE                 = 1 << 10,
  66         MLX5_QP_OPTPAR_RETRY_COUNT              = 1 << 12,
  67         MLX5_QP_OPTPAR_RNR_RETRY                = 1 << 13,
  68         MLX5_QP_OPTPAR_ACK_TIMEOUT              = 1 << 14,
  69         MLX5_QP_OPTPAR_LAG_TX_AFF               = 1 << 15,
  70         MLX5_QP_OPTPAR_PRI_PORT                 = 1 << 16,
  71         MLX5_QP_OPTPAR_SRQN                     = 1 << 18,
  72         MLX5_QP_OPTPAR_CQN_RCV                  = 1 << 19,
  73         MLX5_QP_OPTPAR_DC_HS                    = 1 << 20,
  74         MLX5_QP_OPTPAR_DC_KEY                   = 1 << 21,
  75         MLX5_QP_OPTPAR_COUNTER_SET_ID           = 1 << 25,
  76 };
  77
  78 enum mlx5_qp_state {
  79         MLX5_QP_STATE_RST                       = 0,
  80         MLX5_QP_STATE_INIT                      = 1,
  81         MLX5_QP_STATE_RTR                       = 2,
  82         MLX5_QP_STATE_RTS                       = 3,
  83         MLX5_QP_STATE_SQER                      = 4,
  84         MLX5_QP_STATE_SQD                       = 5,
  85         MLX5_QP_STATE_ERR                       = 6,
  86         MLX5_QP_STATE_SQ_DRAINING               = 7,
  87         MLX5_QP_STATE_SUSPENDED                 = 9,
  88         MLX5_QP_NUM_STATE,
  89         MLX5_QP_STATE,
  90         MLX5_QP_STATE_BAD,
  91 };
  92
  93 enum {
  94         MLX5_SQ_STATE_NA        = MLX5_SQC_STATE_ERR + 1,
  95         MLX5_SQ_NUM_STATE       = MLX5_SQ_STATE_NA + 1,
  96         MLX5_RQ_STATE_NA        = MLX5_RQC_STATE_ERR + 1,
  97         MLX5_RQ_NUM_STATE       = MLX5_RQ_STATE_NA + 1,
  98 };
  99
 100 enum {
 101         MLX5_QP_ST_RC                           = 0x0,
 102         MLX5_QP_ST_UC                           = 0x1,
 103         MLX5_QP_ST_UD                           = 0x2,
 104         MLX5_QP_ST_XRC                          = 0x3,
 105         MLX5_QP_ST_MLX                          = 0x4,
 106         MLX5_QP_ST_DCI                          = 0x5,
 107         MLX5_QP_ST_DCT                          = 0x6,
 108         MLX5_QP_ST_QP0                          = 0x7,
 109         MLX5_QP_ST_QP1                          = 0x8,
 110         MLX5_QP_ST_RAW_ETHERTYPE                = 0x9,
 111         MLX5_QP_ST_RAW_IPV6                     = 0xa,
 112         MLX5_QP_ST_SNIFFER                      = 0xb,
 113         MLX5_QP_ST_SYNC_UMR                     = 0xe,
 114         MLX5_QP_ST_PTP_1588                     = 0xd,
 115         MLX5_QP_ST_REG_UMR                      = 0xc,
 116         MLX5_QP_ST_MAX
 117 };
 118
 119 enum {
 120         MLX5_QP_PM_MIGRATED                     = 0x3,
 121         MLX5_QP_PM_ARMED                        = 0x0,
 122         MLX5_QP_PM_REARM                        = 0x1
 123 };
 124
 125 enum {
 126         MLX5_NON_ZERO_RQ        = 0x0,
 127         MLX5_SRQ_RQ             = 0x1,
 128         MLX5_CRQ_RQ             = 0x2,
 129         MLX5_ZERO_LEN_RQ        = 0x3
 130 };
 131
 132 /* TODO REM */
 133 enum {
 134         /* params1 */
 135         MLX5_QP_BIT_SRE                         = 1 << 15,
 136         MLX5_QP_BIT_SWE                         = 1 << 14,
 137         MLX5_QP_BIT_SAE                         = 1 << 13,
 138         /* params2 */
 139         MLX5_QP_BIT_RRE                         = 1 << 15,
 140         MLX5_QP_BIT_RWE                         = 1 << 14,
 141         MLX5_QP_BIT_RAE                         = 1 << 13,
 142         MLX5_QP_BIT_RIC                         = 1 <<  4,
 143         MLX5_QP_BIT_CC_SLAVE_RECV               = 1 <<  2,
 144         MLX5_QP_BIT_CC_SLAVE_SEND               = 1 <<  1,
 145         MLX5_QP_BIT_CC_MASTER                   = 1 <<  0
 146 };
 147
 148 enum {
 149         MLX5_WQE_CTRL_CQ_UPDATE         = 2 << 2,
 150         MLX5_WQE_CTRL_CQ_UPDATE_AND_EQE = 3 << 2,
 151         MLX5_WQE_CTRL_SOLICITED         = 1 << 1,
 152 };
 153
 154 enum {
 155         MLX5_SEND_WQE_DS        = 16,
 156         MLX5_SEND_WQE_BB        = 64,
 157 };
 158
 159 #define MLX5_SEND_WQEBB_NUM_DS  (MLX5_SEND_WQE_BB / MLX5_SEND_WQE_DS)
 160
 161 enum {
 162         MLX5_SEND_WQE_MAX_WQEBBS        = 16,
 163 };
 164
 165 enum {
 166         MLX5_WQE_FMR_PERM_LOCAL_READ    = 1 << 27,
 167         MLX5_WQE_FMR_PERM_LOCAL_WRITE   = 1 << 28,
 168         MLX5_WQE_FMR_PERM_REMOTE_READ   = 1 << 29,
 169         MLX5_WQE_FMR_PERM_REMOTE_WRITE  = 1 << 30,
 170         MLX5_WQE_FMR_PERM_ATOMIC        = 1 << 31
 171 };
 172
 173 enum {
 174         MLX5_FENCE_MODE_NONE                    = 0 << 5,
 175         MLX5_FENCE_MODE_INITIATOR_SMALL         = 1 << 5,
 176         MLX5_FENCE_MODE_FENCE                   = 2 << 5,
 177         MLX5_FENCE_MODE_STRONG_ORDERING         = 3 << 5,
 178         MLX5_FENCE_MODE_SMALL_AND_FENCE         = 4 << 5,
 179 };
 180
 181 enum {
 182         MLX5_RCV_DBR    = 0,
 183         MLX5_SND_DBR    = 1,
 184 };
 185
 186 enum {
 187         MLX5_FLAGS_INLINE       = 1<<7,
 188         MLX5_FLAGS_CHECK_FREE   = 1<<5,
 189 };
 190
 191 struct mlx5_wqe_fmr_seg {
 192         __be32                  flags;
 193         __be32                  mem_key;
 194         __be64                  buf_list;
 195         __be64                  start_addr;
 196         __be64                  reg_len;
 197         __be32                  offset;
 198         __be32                  page_size;
 199         u32                     reserved[2];
 200 };
 201
 202 struct mlx5_wqe_ctrl_seg {
 203         __be32                  opmod_idx_opcode;
 204         __be32                  qpn_ds;
 205         u8                      signature;
 206         u8                      rsvd[2];
 207         u8                      fm_ce_se;
 208         union {
 209                 __be32          general_id;
 210                 __be32          imm;
 211                 __be32          umr_mkey;
 212                 __be32          tis_tir_num;
 213         };
 214 };
 215
 216 #define MLX5_WQE_CTRL_DS_MASK 0x3f
 217 #define MLX5_WQE_CTRL_QPN_MASK 0xffffff00
 218 #define MLX5_WQE_CTRL_QPN_SHIFT 8
 219 #define MLX5_WQE_DS_UNITS 16
 220 #define MLX5_WQE_CTRL_OPCODE_MASK 0xff
 221 #define MLX5_WQE_CTRL_WQE_INDEX_MASK 0x00ffff00
 222 #define MLX5_WQE_CTRL_WQE_INDEX_SHIFT 8
 223
 224 enum {
 225         MLX5_ETH_WQE_L3_INNER_CSUM      = 1 << 4,
 226         MLX5_ETH_WQE_L4_INNER_CSUM      = 1 << 5,
 227         MLX5_ETH_WQE_L3_CSUM            = 1 << 6,
 228         MLX5_ETH_WQE_L4_CSUM            = 1 << 7,
 229 };
 230
 231 enum {
 232         MLX5_ETH_WQE_SVLAN              = 1 << 0,
 233         MLX5_ETH_WQE_TRAILER_HDR_OUTER_IP_ASSOC = 1 << 26,
 234         MLX5_ETH_WQE_TRAILER_HDR_OUTER_L4_ASSOC = 1 << 27,
 235         MLX5_ETH_WQE_TRAILER_HDR_INNER_IP_ASSOC = 3 << 26,
 236         MLX5_ETH_WQE_TRAILER_HDR_INNER_L4_ASSOC = 1 << 28,
 237         MLX5_ETH_WQE_INSERT_TRAILER     = 1 << 30,
 238         MLX5_ETH_WQE_INSERT_VLAN        = 1 << 15,
 239 };
 240
 241 enum {
 242         MLX5_ETH_WQE_SWP_INNER_L3_IPV6  = 1 << 0,
 243         MLX5_ETH_WQE_SWP_INNER_L4_UDP   = 1 << 1,
 244         MLX5_ETH_WQE_SWP_OUTER_L3_IPV6  = 1 << 4,
 245         MLX5_ETH_WQE_SWP_OUTER_L4_UDP   = 1 << 5,
 246 };
 247
 248 enum {
 249         MLX5_ETH_WQE_FT_META_IPSEC = BIT(0),
 250 };
 251
 252 struct mlx5_wqe_eth_seg {
 253         u8              swp_outer_l4_offset;
 254         u8              swp_outer_l3_offset;
 255         u8              swp_inner_l4_offset;
 256         u8              swp_inner_l3_offset;
 257         u8              cs_flags;
 258         u8              swp_flags;
 259         __be16          mss;
 260         __be32          flow_table_metadata;
 261         union {
 262                 struct {
 263                         __be16 sz;
 264                         union {
 265                                 u8     start[2];
 266                                 DECLARE_FLEX_ARRAY(u8, data);
 267                         };
 268                 } inline_hdr;
 269                 struct {
 270                         __be16 type;
 271                         __be16 vlan_tci;
 272                 } insert;
 273                 __be32 trailer;
 274         };
 275 };
 276
 277 struct mlx5_wqe_xrc_seg {
 278         __be32                  xrc_srqn;
 279         u8                      rsvd[12];
 280 };
 281
 282 struct mlx5_wqe_masked_atomic_seg {
 283         __be64                  swap_add;
 284         __be64                  compare;
 285         __be64                  swap_add_mask;
 286         __be64                  compare_mask;
 287 };
 288
 289 struct mlx5_base_av {
 290         union {
 291                 struct {
 292                         __be32  qkey;
 293                         __be32  reserved;
 294                 } qkey;
 295                 __be64  dc_key;
 296         } key;
 297         __be32  dqp_dct;
 298         u8      stat_rate_sl;
 299         u8      fl_mlid;
 300         union {
 301                 __be16  rlid;
 302                 __be16  udp_sport;
 303         };
 304 };
 305
 306 struct mlx5_av {
 307         union {
 308                 struct {
 309                         __be32  qkey;
 310                         __be32  reserved;
 311                 } qkey;
 312                 __be64  dc_key;
 313         } key;
 314         __be32  dqp_dct;
 315         u8      stat_rate_sl;
 316         u8      fl_mlid;
 317         union {
 318                 __be16  rlid;
 319                 __be16  udp_sport;
 320         };
 321         u8      reserved0[4];
 322         u8      rmac[6];
 323         u8      tclass;
 324         u8      hop_limit;
 325         __be32  grh_gid_fl;
 326         u8      rgid[16];
 327 };
 328
 329 struct mlx5_ib_ah {
 330         struct ib_ah            ibah;
 331         struct mlx5_av          av;
 332         u8                      xmit_port;
 333 };
 334
 335 static inline struct mlx5_ib_ah *to_mah(struct ib_ah *ibah)
 336 {
 337         return container_of(ibah, struct mlx5_ib_ah, ibah);
 338 }
 339
 340 struct mlx5_wqe_datagram_seg {
 341         struct mlx5_av  av;
 342 };
 343
 344 struct mlx5_wqe_raddr_seg {
 345         __be64                  raddr;
 346         __be32                  rkey;
 347         u32                     reserved;
 348 };
 349
 350 struct mlx5_wqe_atomic_seg {
 351         __be64                  swap_add;
 352         __be64                  compare;
 353 };
 354
 355 struct mlx5_wqe_data_seg {
 356         __be32                  byte_count;
 357         __be32                  lkey;
 358         __be64                  addr;
 359 };
 360
 361 struct mlx5_wqe_umr_ctrl_seg {
 362         u8              flags;
 363         u8              rsvd0[3];
 364         __be16          xlt_octowords;
 365         union {
 366                 __be16  xlt_offset;
 367                 __be16  bsf_octowords;
 368         };
 369         __be64          mkey_mask;
 370         __be32          xlt_offset_47_16;
 371         u8              rsvd1[28];
 372 };
 373
 374 struct mlx5_seg_set_psv {
 375         __be32          psv_num;
 376         __be16          syndrome;
 377         __be16          status;
 378         __be32          transient_sig;
 379         __be32          ref_tag;
 380 };
 381
 382 struct mlx5_seg_get_psv {
 383         u8              rsvd[19];
 384         u8              num_psv;
 385         __be32          l_key;
 386         __be64          va;
 387         __be32          psv_index[4];
 388 };
 389
 390 struct mlx5_seg_check_psv {
 391         u8              rsvd0[2];
 392         __be16          err_coalescing_op;
 393         u8              rsvd1[2];
 394         __be16          xport_err_op;
 395         u8              rsvd2[2];
 396         __be16          xport_err_mask;
 397         u8              rsvd3[7];
 398         u8              num_psv;
 399         __be32          l_key;
 400         __be64          va;
 401         __be32          psv_index[4];
 402 };
 403
 404 struct mlx5_rwqe_sig {
 405         u8      rsvd0[4];
 406         u8      signature;
 407         u8      rsvd1[11];
 408 };
 409
 410 struct mlx5_wqe_signature_seg {
 411         u8      rsvd0[4];
 412         u8      signature;
 413         u8      rsvd1[11];
 414 };
 415
 416 #define MLX5_WQE_INLINE_SEG_BYTE_COUNT_MASK 0x3ff
 417
 418 struct mlx5_wqe_inline_seg {
 419         __be32  byte_count;
 420         __be32  data[];
 421 };
 422
 423 enum mlx5_sig_type {
 424         MLX5_DIF_CRC = 0x1,
 425         MLX5_DIF_IPCS = 0x2,
 426 };
 427
 428 struct mlx5_bsf_inl {
 429         __be16          vld_refresh;
 430         __be16          dif_apptag;
 431         __be32          dif_reftag;
 432         u8              sig_type;
 433         u8              rp_inv_seed;
 434         u8              rsvd[3];
 435         u8              dif_inc_ref_guard_check;
 436         __be16          dif_app_bitmask_check;
 437 };
 438
 439 struct mlx5_bsf {
 440         struct mlx5_bsf_basic {
 441                 u8              bsf_size_sbs;
 442                 u8              check_byte_mask;
 443                 union {
 444                         u8      copy_byte_mask;
 445                         u8      bs_selector;
 446                         u8      rsvd_wflags;
 447                 } wire;
 448                 union {
 449                         u8      bs_selector;
 450                         u8      rsvd_mflags;
 451                 } mem;
 452                 __be32          raw_data_size;
 453                 __be32          w_bfs_psv;
 454                 __be32          m_bfs_psv;
 455         } basic;
 456         struct mlx5_bsf_ext {
 457                 __be32          t_init_gen_pro_size;
 458                 __be32          rsvd_epi_size;
 459                 __be32          w_tfs_psv;
 460                 __be32          m_tfs_psv;
 461         } ext;
 462         struct mlx5_bsf_inl     w_inl;
 463         struct mlx5_bsf_inl     m_inl;
 464 };
 465
 466 struct mlx5_mtt {
 467         __be64          ptag;
 468 };
 469
 470 struct mlx5_klm {
 471         __be32          bcount;
 472         __be32          key;
 473         __be64          va;
 474 };
 475
 476 struct mlx5_stride_block_entry {
 477         __be16          stride;
 478         __be16          bcount;
 479         __be32          key;
 480         __be64          va;
 481 };
 482
 483 struct mlx5_stride_block_ctrl_seg {
 484         __be32          bcount_per_cycle;
 485         __be32          op;
 486         __be32          repeat_count;
 487         u16             rsvd;
 488         __be16          num_entries;
 489 };
 490
 491 struct mlx5_core_qp {
 492         struct mlx5_core_rsc_common     common; /* must be first */
 493         void (*event)           (struct mlx5_core_qp *, int);
 494         int                     qpn;
 495         struct mlx5_rsc_debug   *dbg;
 496         int                     pid;
 497         u16                     uid;
 498 };
 499
 500 struct mlx5_core_dct {
 501         struct mlx5_core_qp     mqp;
 502         struct completion       drained;
 503 };
 504
 505 int mlx5_debug_qp_add(struct mlx5_core_dev *dev, struct mlx5_core_qp *qp);
 506 void mlx5_debug_qp_remove(struct mlx5_core_dev *dev, struct mlx5_core_qp *qp);
 507
 508 static inline const char *mlx5_qp_type_str(int type)
 509 {
 510         switch (type) {
 511         case MLX5_QP_ST_RC: return "RC";
 512         case MLX5_QP_ST_UC: return "C";
 513         case MLX5_QP_ST_UD: return "UD";
 514         case MLX5_QP_ST_XRC: return "XRC";
 515         case MLX5_QP_ST_MLX: return "MLX";
 516         case MLX5_QP_ST_QP0: return "QP0";
 517         case MLX5_QP_ST_QP1: return "QP1";
 518         case MLX5_QP_ST_RAW_ETHERTYPE: return "RAW_ETHERTYPE";
 519         case MLX5_QP_ST_RAW_IPV6: return "RAW_IPV6";
 520         case MLX5_QP_ST_SNIFFER: return "SNIFFER";
 521         case MLX5_QP_ST_SYNC_UMR: return "SYNC_UMR";
 522         case MLX5_QP_ST_PTP_1588: return "PTP_1588";
 523         case MLX5_QP_ST_REG_UMR: return "REG_UMR";
 524         default: return "Invalid transport type";
 525         }
 526 }
 527
 528 static inline const char *mlx5_qp_state_str(int state)
 529 {
 530         switch (state) {
 531         case MLX5_QP_STATE_RST:
 532         return "RST";
 533         case MLX5_QP_STATE_INIT:
 534         return "INIT";
 535         case MLX5_QP_STATE_RTR:
 536         return "RTR";
 537         case MLX5_QP_STATE_RTS:
 538         return "RTS";
 539         case MLX5_QP_STATE_SQER:
 540         return "SQER";
 541         case MLX5_QP_STATE_SQD:
 542         return "SQD";
 543         case MLX5_QP_STATE_ERR:
 544         return "ERR";
 545         case MLX5_QP_STATE_SQ_DRAINING:
 546         return "SQ_DRAINING";
 547         case MLX5_QP_STATE_SUSPENDED:
 548         return "SUSPENDED";
 549         default: return "Invalid QP state";
 550         }
 551 }
 552
 553 #endif /* MLX5_QP_H */