include/linux/mlx5/driver.h

   1 /*
   2  * Copyright (c) 2013-2015, Mellanox Technologies. All rights reserved.
   3  *
   4  * This software is available to you under a choice of one of two
   5  * licenses.  You may choose to be licensed under the terms of the GNU
   6  * General Public License (GPL) Version 2, available from the file
   7  * COPYING in the main directory of this source tree, or the
   8  * OpenIB.org BSD license below:
   9  *
  10  *     Redistribution and use in source and binary forms, with or
  11  *     without modification, are permitted provided that the following
  12  *     conditions are met:
  13  *
  14  *      - Redistributions of source code must retain the above
  15  *        copyright notice, this list of conditions and the following
  16  *        disclaimer.
  17  *
  18  *      - Redistributions in binary form must reproduce the above
  19  *        copyright notice, this list of conditions and the following
  20  *        disclaimer in the documentation and/or other materials
  21  *        provided with the distribution.
  22  *
  23  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND,
  24  * EXPRESS OR IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF
  25  * MERCHANTABILITY, FITNESS FOR A PARTICULAR PURPOSE AND
  26  * NONINFRINGEMENT. IN NO EVENT SHALL THE AUTHORS OR COPYRIGHT HOLDERS
  27  * BE LIABLE FOR ANY CLAIM, DAMAGES OR OTHER LIABILITY, WHETHER IN AN
  28  * ACTION OF CONTRACT, TORT OR OTHERWISE, ARISING FROM, OUT OF OR IN
  29  * CONNECTION WITH THE SOFTWARE OR THE USE OR OTHER DEALINGS IN THE
  30  * SOFTWARE.
  31  */
  32
  33 #ifndef MLX5_DRIVER_H
  34 #define MLX5_DRIVER_H
  35
  36 #include <linux/kernel.h>
  37 #include <linux/completion.h>
  38 #include <linux/pci.h>
  39 #include <linux/irq.h>
  40 #include <linux/spinlock_types.h>
  41 #include <linux/semaphore.h>
  42 #include <linux/slab.h>
  43 #include <linux/vmalloc.h>
  44 #include <linux/xarray.h>
  45 #include <linux/workqueue.h>
  46 #include <linux/mempool.h>
  47 #include <linux/interrupt.h>
  48 #include <linux/idr.h>
  49 #include <linux/notifier.h>
  50 #include <linux/refcount.h>
  51
  52 #include <linux/mlx5/device.h>
  53 #include <linux/mlx5/doorbell.h>
  54 #include <linux/mlx5/eq.h>
  55 #include <linux/timecounter.h>
  56 #include <linux/ptp_clock_kernel.h>
  57 #include <net/devlink.h>
  58
  59 enum {
  60         MLX5_BOARD_ID_LEN = 64,
  61 };
  62
  63 enum {
  64         /* one minute for the sake of bringup. Generally, commands must always
  65          * complete and we may need to increase this timeout value
  66          */
  67         MLX5_CMD_TIMEOUT_MSEC   = 60 * 1000,
  68         MLX5_CMD_WQ_MAX_NAME    = 32,
  69 };
  70
  71 enum {
  72         CMD_OWNER_SW            = 0x0,
  73         CMD_OWNER_HW            = 0x1,
  74         CMD_STATUS_SUCCESS      = 0,
  75 };
  76
  77 enum mlx5_sqp_t {
  78         MLX5_SQP_SMI            = 0,
  79         MLX5_SQP_GSI            = 1,
  80         MLX5_SQP_IEEE_1588      = 2,
  81         MLX5_SQP_SNIFFER        = 3,
  82         MLX5_SQP_SYNC_UMR       = 4,
  83 };
  84
  85 enum {
  86         MLX5_MAX_PORTS  = 2,
  87 };
  88
  89 enum {
  90         MLX5_ATOMIC_MODE_OFFSET = 16,
  91         MLX5_ATOMIC_MODE_IB_COMP = 1,
  92         MLX5_ATOMIC_MODE_CX = 2,
  93         MLX5_ATOMIC_MODE_8B = 3,
  94         MLX5_ATOMIC_MODE_16B = 4,
  95         MLX5_ATOMIC_MODE_32B = 5,
  96         MLX5_ATOMIC_MODE_64B = 6,
  97         MLX5_ATOMIC_MODE_128B = 7,
  98         MLX5_ATOMIC_MODE_256B = 8,
  99 };
 100
 101 enum {
 102         MLX5_REG_QPTS            = 0x4002,
 103         MLX5_REG_QETCR           = 0x4005,
 104         MLX5_REG_QTCT            = 0x400a,
 105         MLX5_REG_QPDPM           = 0x4013,
 106         MLX5_REG_QCAM            = 0x4019,
 107         MLX5_REG_DCBX_PARAM      = 0x4020,
 108         MLX5_REG_DCBX_APP        = 0x4021,
 109         MLX5_REG_FPGA_CAP        = 0x4022,
 110         MLX5_REG_FPGA_CTRL       = 0x4023,
 111         MLX5_REG_FPGA_ACCESS_REG = 0x4024,
 112         MLX5_REG_CORE_DUMP       = 0x402e,
 113         MLX5_REG_PCAP            = 0x5001,
 114         MLX5_REG_PMTU            = 0x5003,
 115         MLX5_REG_PTYS            = 0x5004,
 116         MLX5_REG_PAOS            = 0x5006,
 117         MLX5_REG_PFCC            = 0x5007,
 118         MLX5_REG_PPCNT           = 0x5008,
 119         MLX5_REG_PPTB            = 0x500b,
 120         MLX5_REG_PBMC            = 0x500c,
 121         MLX5_REG_PMAOS           = 0x5012,
 122         MLX5_REG_PUDE            = 0x5009,
 123         MLX5_REG_PMPE            = 0x5010,
 124         MLX5_REG_PELC            = 0x500e,
 125         MLX5_REG_PVLC            = 0x500f,
 126         MLX5_REG_PCMR            = 0x5041,
 127         MLX5_REG_PMLP            = 0x5002,
 128         MLX5_REG_PPLM            = 0x5023,
 129         MLX5_REG_PCAM            = 0x507f,
 130         MLX5_REG_NODE_DESC       = 0x6001,
 131         MLX5_REG_HOST_ENDIANNESS = 0x7004,
 132         MLX5_REG_MCIA            = 0x9014,
 133         MLX5_REG_MLCR            = 0x902b,
 134         MLX5_REG_MTRC_CAP        = 0x9040,
 135         MLX5_REG_MTRC_CONF       = 0x9041,
 136         MLX5_REG_MTRC_STDB       = 0x9042,
 137         MLX5_REG_MTRC_CTRL       = 0x9043,
 138         MLX5_REG_MPEIN           = 0x9050,
 139         MLX5_REG_MPCNT           = 0x9051,
 140         MLX5_REG_MTPPS           = 0x9053,
 141         MLX5_REG_MTPPSE          = 0x9054,
 142         MLX5_REG_MPEGC           = 0x9056,
 143         MLX5_REG_MCQS            = 0x9060,
 144         MLX5_REG_MCQI            = 0x9061,
 145         MLX5_REG_MCC             = 0x9062,
 146         MLX5_REG_MCDA            = 0x9063,
 147         MLX5_REG_MCAM            = 0x907f,
 148 };
 149
 150 enum mlx5_qpts_trust_state {
 151         MLX5_QPTS_TRUST_PCP  = 1,
 152         MLX5_QPTS_TRUST_DSCP = 2,
 153 };
 154
 155 enum mlx5_dcbx_oper_mode {
 156         MLX5E_DCBX_PARAM_VER_OPER_HOST  = 0x0,
 157         MLX5E_DCBX_PARAM_VER_OPER_AUTO  = 0x3,
 158 };
 159
 160 enum {
 161         MLX5_ATOMIC_OPS_CMP_SWAP        = 1 << 0,
 162         MLX5_ATOMIC_OPS_FETCH_ADD       = 1 << 1,
 163         MLX5_ATOMIC_OPS_EXTENDED_CMP_SWAP = 1 << 2,
 164         MLX5_ATOMIC_OPS_EXTENDED_FETCH_ADD = 1 << 3,
 165 };
 166
 167 enum mlx5_page_fault_resume_flags {
 168         MLX5_PAGE_FAULT_RESUME_REQUESTOR = 1 << 0,
 169         MLX5_PAGE_FAULT_RESUME_WRITE     = 1 << 1,
 170         MLX5_PAGE_FAULT_RESUME_RDMA      = 1 << 2,
 171         MLX5_PAGE_FAULT_RESUME_ERROR     = 1 << 7,
 172 };
 173
 174 enum dbg_rsc_type {
 175         MLX5_DBG_RSC_QP,
 176         MLX5_DBG_RSC_EQ,
 177         MLX5_DBG_RSC_CQ,
 178 };
 179
 180 enum port_state_policy {
 181         MLX5_POLICY_DOWN        = 0,
 182         MLX5_POLICY_UP          = 1,
 183         MLX5_POLICY_FOLLOW      = 2,
 184         MLX5_POLICY_INVALID     = 0xffffffff
 185 };
 186
 187 enum mlx5_coredev_type {
 188         MLX5_COREDEV_PF,
 189         MLX5_COREDEV_VF
 190 };
 191
 192 struct mlx5_field_desc {
 193         int                     i;
 194 };
 195
 196 struct mlx5_rsc_debug {
 197         struct mlx5_core_dev   *dev;
 198         void                   *object;
 199         enum dbg_rsc_type       type;
 200         struct dentry          *root;
 201         struct mlx5_field_desc  fields[0];
 202 };
 203
 204 enum mlx5_dev_event {
 205         MLX5_DEV_EVENT_SYS_ERROR = 128, /* 0 - 127 are FW events */
 206         MLX5_DEV_EVENT_PORT_AFFINITY = 129,
 207 };
 208
 209 enum mlx5_port_status {
 210         MLX5_PORT_UP        = 1,
 211         MLX5_PORT_DOWN      = 2,
 212 };
 213
 214 struct mlx5_bfreg_info {
 215         u32                    *sys_pages;
 216         int                     num_low_latency_bfregs;
 217         unsigned int           *count;
 218
 219         /*
 220          * protect bfreg allocation data structs
 221          */
 222         struct mutex            lock;
 223         u32                     ver;
 224         bool                    lib_uar_4k;
 225         u32                     num_sys_pages;
 226         u32                     num_static_sys_pages;
 227         u32                     total_num_bfregs;
 228         u32                     num_dyn_bfregs;
 229 };
 230
 231 struct mlx5_cmd_first {
 232         __be32          data[4];
 233 };
 234
 235 struct mlx5_cmd_msg {
 236         struct list_head                list;
 237         struct cmd_msg_cache           *parent;
 238         u32                             len;
 239         struct mlx5_cmd_first           first;
 240         struct mlx5_cmd_mailbox        *next;
 241 };
 242
 243 struct mlx5_cmd_debug {
 244         struct dentry          *dbg_root;
 245         void                   *in_msg;
 246         void                   *out_msg;
 247         u8                      status;
 248         u16                     inlen;
 249         u16                     outlen;
 250 };
 251
 252 struct cmd_msg_cache {
 253         /* protect block chain allocations
 254          */
 255         spinlock_t              lock;
 256         struct list_head        head;
 257         unsigned int            max_inbox_size;
 258         unsigned int            num_ent;
 259 };
 260
 261 enum {
 262         MLX5_NUM_COMMAND_CACHES = 5,
 263 };
 264
 265 struct mlx5_cmd_stats {
 266         u64             sum;
 267         u64             n;
 268         struct dentry  *root;
 269         /* protect command average calculations */
 270         spinlock_t      lock;
 271 };
 272
 273 struct mlx5_cmd {
 274         struct mlx5_nb    nb;
 275
 276         void           *cmd_alloc_buf;
 277         dma_addr_t      alloc_dma;
 278         int             alloc_size;
 279         void           *cmd_buf;
 280         dma_addr_t      dma;
 281         u16             cmdif_rev;
 282         u8              log_sz;
 283         u8              log_stride;
 284         int             max_reg_cmds;
 285         int             events;
 286         u32 __iomem    *vector;
 287
 288         /* protect command queue allocations
 289          */
 290         spinlock_t      alloc_lock;
 291
 292         /* protect token allocations
 293          */
 294         spinlock_t      token_lock;
 295         u8              token;
 296         unsigned long   bitmask;
 297         char            wq_name[MLX5_CMD_WQ_MAX_NAME];
 298         struct workqueue_struct *wq;
 299         struct semaphore sem;
 300         struct semaphore pages_sem;
 301         int     mode;
 302         u16     allowed_opcode;
 303         struct mlx5_cmd_work_ent *ent_arr[MLX5_MAX_COMMANDS];
 304         struct dma_pool *pool;
 305         struct mlx5_cmd_debug dbg;
 306         struct cmd_msg_cache cache[MLX5_NUM_COMMAND_CACHES];
 307         int checksum_disabled;
 308         struct mlx5_cmd_stats stats[MLX5_CMD_OP_MAX];
 309 };
 310
 311 struct mlx5_port_caps {
 312         int     gid_table_len;
 313         int     pkey_table_len;
 314         u8      ext_port_cap;
 315         bool    has_smi;
 316 };
 317
 318 struct mlx5_cmd_mailbox {
 319         void           *buf;
 320         dma_addr_t      dma;
 321         struct mlx5_cmd_mailbox *next;
 322 };
 323
 324 struct mlx5_buf_list {
 325         void                   *buf;
 326         dma_addr_t              map;
 327 };
 328
 329 struct mlx5_frag_buf {
 330         struct mlx5_buf_list    *frags;
 331         int                     npages;
 332         int                     size;
 333         u8                      page_shift;
 334 };
 335
 336 struct mlx5_frag_buf_ctrl {
 337         struct mlx5_buf_list   *frags;
 338         u32                     sz_m1;
 339         u16                     frag_sz_m1;
 340         u16                     strides_offset;
 341         u8                      log_sz;
 342         u8                      log_stride;
 343         u8                      log_frag_strides;
 344 };
 345
 346 struct mlx5_core_psv {
 347         u32     psv_idx;
 348         struct psv_layout {
 349                 u32     pd;
 350                 u16     syndrome;
 351                 u16     reserved;
 352                 u16     bg;
 353                 u16     app_tag;
 354                 u32     ref_tag;
 355         } psv;
 356 };
 357
 358 struct mlx5_core_sig_ctx {
 359         struct mlx5_core_psv    psv_memory;
 360         struct mlx5_core_psv    psv_wire;
 361         struct ib_sig_err       err_item;
 362         bool                    sig_status_checked;
 363         bool                    sig_err_exists;
 364         u32                     sigerr_count;
 365 };
 366
 367 enum {
 368         MLX5_MKEY_MR = 1,
 369         MLX5_MKEY_MW,
 370         MLX5_MKEY_INDIRECT_DEVX,
 371 };
 372
 373 struct mlx5_core_mkey {
 374         u64                     iova;
 375         u64                     size;
 376         u32                     key;
 377         u32                     pd;
 378         u32                     type;
 379 };
 380
 381 #define MLX5_24BIT_MASK         ((1 << 24) - 1)
 382
 383 enum mlx5_res_type {
 384         MLX5_RES_QP     = MLX5_EVENT_QUEUE_TYPE_QP,
 385         MLX5_RES_RQ     = MLX5_EVENT_QUEUE_TYPE_RQ,
 386         MLX5_RES_SQ     = MLX5_EVENT_QUEUE_TYPE_SQ,
 387         MLX5_RES_SRQ    = 3,
 388         MLX5_RES_XSRQ   = 4,
 389         MLX5_RES_XRQ    = 5,
 390         MLX5_RES_DCT    = MLX5_EVENT_QUEUE_TYPE_DCT,
 391 };
 392
 393 struct mlx5_core_rsc_common {
 394         enum mlx5_res_type      res;
 395         refcount_t              refcount;
 396         struct completion       free;
 397 };
 398
 399 struct mlx5_uars_page {
 400         void __iomem           *map;
 401         bool                    wc;
 402         u32                     index;
 403         struct list_head        list;
 404         unsigned int            bfregs;
 405         unsigned long          *reg_bitmap; /* for non fast path bf regs */
 406         unsigned long          *fp_bitmap;
 407         unsigned int            reg_avail;
 408         unsigned int            fp_avail;
 409         struct kref             ref_count;
 410         struct mlx5_core_dev   *mdev;
 411 };
 412
 413 struct mlx5_bfreg_head {
 414         /* protect blue flame registers allocations */
 415         struct mutex            lock;
 416         struct list_head        list;
 417 };
 418
 419 struct mlx5_bfreg_data {
 420         struct mlx5_bfreg_head  reg_head;
 421         struct mlx5_bfreg_head  wc_head;
 422 };
 423
 424 struct mlx5_sq_bfreg {
 425         void __iomem           *map;
 426         struct mlx5_uars_page  *up;
 427         bool                    wc;
 428         u32                     index;
 429         unsigned int            offset;
 430 };
 431
 432 struct mlx5_core_health {
 433         struct health_buffer __iomem   *health;
 434         __be32 __iomem                 *health_counter;
 435         struct timer_list               timer;
 436         u32                             prev;
 437         int                             miss_counter;
 438         u8                              synd;
 439         u32                             fatal_error;
 440         u32                             crdump_size;
 441         /* wq spinlock to synchronize draining */
 442         spinlock_t                      wq_lock;
 443         struct workqueue_struct        *wq;
 444         unsigned long                   flags;
 445         struct work_struct              fatal_report_work;
 446         struct work_struct              report_work;
 447         struct delayed_work             recover_work;
 448         struct devlink_health_reporter *fw_reporter;
 449         struct devlink_health_reporter *fw_fatal_reporter;
 450 };
 451
 452 struct mlx5_qp_table {
 453         struct notifier_block   nb;
 454
 455         /* protect radix tree
 456          */
 457         spinlock_t              lock;
 458         struct radix_tree_root  tree;
 459 };
 460
 461 struct mlx5_vf_context {
 462         int     enabled;
 463         u64     port_guid;
 464         u64     node_guid;
 465         enum port_state_policy  policy;
 466 };
 467
 468 struct mlx5_core_sriov {
 469         struct mlx5_vf_context  *vfs_ctx;
 470         int                     num_vfs;
 471         u16                     max_vfs;
 472 };
 473
 474 struct mlx5_fc_pool {
 475         struct mlx5_core_dev *dev;
 476         struct mutex pool_lock; /* protects pool lists */
 477         struct list_head fully_used;
 478         struct list_head partially_used;
 479         struct list_head unused;
 480         int available_fcs;
 481         int used_fcs;
 482         int threshold;
 483 };
 484
 485 struct mlx5_fc_stats {
 486         spinlock_t counters_idr_lock; /* protects counters_idr */
 487         struct idr counters_idr;
 488         struct list_head counters;
 489         struct llist_head addlist;
 490         struct llist_head dellist;
 491
 492         struct workqueue_struct *wq;
 493         struct delayed_work work;
 494         unsigned long next_query;
 495         unsigned long sampling_interval; /* jiffies */
 496         u32 *bulk_query_out;
 497         struct mlx5_fc_pool fc_pool;
 498 };
 499
 500 struct mlx5_events;
 501 struct mlx5_mpfs;
 502 struct mlx5_eswitch;
 503 struct mlx5_lag;
 504 struct mlx5_devcom;
 505 struct mlx5_eq_table;
 506 struct mlx5_irq_table;
 507
 508 struct mlx5_rate_limit {
 509         u32                     rate;
 510         u32                     max_burst_sz;
 511         u16                     typical_pkt_sz;
 512 };
 513
 514 struct mlx5_rl_entry {
 515         struct mlx5_rate_limit  rl;
 516         u16                     index;
 517         u16                     refcount;
 518 };
 519
 520 struct mlx5_rl_table {
 521         /* protect rate limit table */
 522         struct mutex            rl_lock;
 523         u16                     max_size;
 524         u32                     max_rate;
 525         u32                     min_rate;
 526         struct mlx5_rl_entry   *rl_entry;
 527 };
 528
 529 struct mlx5_core_roce {
 530         struct mlx5_flow_table *ft;
 531         struct mlx5_flow_group *fg;
 532         struct mlx5_flow_handle *allow_rule;
 533 };
 534
 535 struct mlx5_priv {
 536         /* IRQ table valid only for real pci devices PF or VF */
 537         struct mlx5_irq_table   *irq_table;
 538         struct mlx5_eq_table    *eq_table;
 539
 540         /* pages stuff */
 541         struct mlx5_nb          pg_nb;
 542         struct workqueue_struct *pg_wq;
 543         struct rb_root          page_root;
 544         int                     fw_pages;
 545         atomic_t                reg_pages;
 546         struct list_head        free_list;
 547         int                     vfs_pages;
 548         int                     peer_pf_pages;
 549
 550         struct mlx5_core_health health;
 551
 552         /* start: qp staff */
 553         struct mlx5_qp_table    qp_table;
 554         struct dentry          *qp_debugfs;
 555         struct dentry          *eq_debugfs;
 556         struct dentry          *cq_debugfs;
 557         struct dentry          *cmdif_debugfs;
 558         /* end: qp staff */
 559
 560         struct xarray           mkey_table;
 561
 562         /* start: alloc staff */
 563         /* protect buffer alocation according to numa node */
 564         struct mutex            alloc_mutex;
 565         int                     numa_node;
 566
 567         struct mutex            pgdir_mutex;
 568         struct list_head        pgdir_list;
 569         /* end: alloc staff */
 570         struct dentry          *dbg_root;
 571
 572         /* protect mkey key part */
 573         spinlock_t              mkey_lock;
 574         u8                      mkey_key;
 575
 576         struct list_head        dev_list;
 577         struct list_head        ctx_list;
 578         spinlock_t              ctx_lock;
 579         struct mlx5_events      *events;
 580
 581         struct mlx5_flow_steering *steering;
 582         struct mlx5_mpfs        *mpfs;
 583         struct mlx5_eswitch     *eswitch;
 584         struct mlx5_core_sriov  sriov;
 585         struct mlx5_lag         *lag;
 586         struct mlx5_devcom      *devcom;
 587         struct mlx5_core_roce   roce;
 588         struct mlx5_fc_stats            fc_stats;
 589         struct mlx5_rl_table            rl_table;
 590
 591         struct mlx5_bfreg_data          bfregs;
 592         struct mlx5_uars_page          *uar;
 593 };
 594
 595 enum mlx5_device_state {
 596         MLX5_DEVICE_STATE_UNINITIALIZED,
 597         MLX5_DEVICE_STATE_UP,
 598         MLX5_DEVICE_STATE_INTERNAL_ERROR,
 599 };
 600
 601 enum mlx5_interface_state {
 602         MLX5_INTERFACE_STATE_UP = BIT(0),
 603 };
 604
 605 enum mlx5_pci_status {
 606         MLX5_PCI_STATUS_DISABLED,
 607         MLX5_PCI_STATUS_ENABLED,
 608 };
 609
 610 enum mlx5_pagefault_type_flags {
 611         MLX5_PFAULT_REQUESTOR = 1 << 0,
 612         MLX5_PFAULT_WRITE     = 1 << 1,
 613         MLX5_PFAULT_RDMA      = 1 << 2,
 614 };
 615
 616 struct mlx5_td {
 617         /* protects tirs list changes while tirs refresh */
 618         struct mutex     list_lock;
 619         struct list_head tirs_list;
 620         u32              tdn;
 621 };
 622
 623 struct mlx5e_resources {
 624         u32                        pdn;
 625         struct mlx5_td             td;
 626         struct mlx5_core_mkey      mkey;
 627         struct mlx5_sq_bfreg       bfreg;
 628 };
 629
 630 enum mlx5_sw_icm_type {
 631         MLX5_SW_ICM_TYPE_STEERING,
 632         MLX5_SW_ICM_TYPE_HEADER_MODIFY,
 633 };
 634
 635 #define MLX5_MAX_RESERVED_GIDS 8
 636
 637 struct mlx5_rsvd_gids {
 638         unsigned int start;
 639         unsigned int count;
 640         struct ida ida;
 641 };
 642
 643 #define MAX_PIN_NUM     8
 644 struct mlx5_pps {
 645         u8                         pin_caps[MAX_PIN_NUM];
 646         struct work_struct         out_work;
 647         u64                        start[MAX_PIN_NUM];
 648         u8                         enabled;
 649 };
 650
 651 struct mlx5_clock {
 652         struct mlx5_core_dev      *mdev;
 653         struct mlx5_nb             pps_nb;
 654         seqlock_t                  lock;
 655         struct cyclecounter        cycles;
 656         struct timecounter         tc;
 657         struct hwtstamp_config     hwtstamp_config;
 658         u32                        nominal_c_mult;
 659         unsigned long              overflow_period;
 660         struct delayed_work        overflow_work;
 661         struct ptp_clock          *ptp;
 662         struct ptp_clock_info      ptp_info;
 663         struct mlx5_pps            pps_info;
 664 };
 665
 666 struct mlx5_dm;
 667 struct mlx5_fw_tracer;
 668 struct mlx5_vxlan;
 669 struct mlx5_geneve;
 670 struct mlx5_hv_vhca;
 671
 672 #define MLX5_LOG_SW_ICM_BLOCK_SIZE(dev) (MLX5_CAP_DEV_MEM(dev, log_sw_icm_alloc_granularity))
 673 #define MLX5_SW_ICM_BLOCK_SIZE(dev) (1 << MLX5_LOG_SW_ICM_BLOCK_SIZE(dev))
 674
 675 struct mlx5_core_dev {
 676         struct device *device;
 677         enum mlx5_coredev_type coredev_type;
 678         struct pci_dev         *pdev;
 679         /* sync pci state */
 680         struct mutex            pci_status_mutex;
 681         enum mlx5_pci_status    pci_status;
 682         u8                      rev_id;
 683         char                    board_id[MLX5_BOARD_ID_LEN];
 684         struct mlx5_cmd         cmd;
 685         struct mlx5_port_caps   port_caps[MLX5_MAX_PORTS];
 686         struct {
 687                 u32 hca_cur[MLX5_CAP_NUM][MLX5_UN_SZ_DW(hca_cap_union)];
 688                 u32 hca_max[MLX5_CAP_NUM][MLX5_UN_SZ_DW(hca_cap_union)];
 689                 u32 pcam[MLX5_ST_SZ_DW(pcam_reg)];
 690                 u32 mcam[MLX5_ST_SZ_DW(mcam_reg)];
 691                 u32 fpga[MLX5_ST_SZ_DW(fpga_cap)];
 692                 u32 qcam[MLX5_ST_SZ_DW(qcam_reg)];
 693                 u8  embedded_cpu;
 694         } caps;
 695         u64                     sys_image_guid;
 696         phys_addr_t             iseg_base;
 697         struct mlx5_init_seg __iomem *iseg;
 698         phys_addr_t             bar_addr;
 699         enum mlx5_device_state  state;
 700         /* sync interface state */
 701         struct mutex            intf_state_mutex;
 702         unsigned long           intf_state;
 703         struct mlx5_priv        priv;
 704         struct mlx5_profile     *profile;
 705         atomic_t                num_qps;
 706         u32                     issi;
 707         struct mlx5e_resources  mlx5e_res;
 708         struct mlx5_dm          *dm;
 709         struct mlx5_vxlan       *vxlan;
 710         struct mlx5_geneve      *geneve;
 711         struct {
 712                 struct mlx5_rsvd_gids   reserved_gids;
 713                 u32                     roce_en;
 714         } roce;
 715 #ifdef CONFIG_MLX5_FPGA
 716         struct mlx5_fpga_device *fpga;
 717 #endif
 718         struct mlx5_clock        clock;
 719         struct mlx5_ib_clock_info  *clock_info;
 720         struct mlx5_fw_tracer   *tracer;
 721         u32                      vsc_addr;
 722         struct mlx5_hv_vhca     *hv_vhca;
 723 };
 724
 725 struct mlx5_db {
 726         __be32                  *db;
 727         union {
 728                 struct mlx5_db_pgdir            *pgdir;
 729                 struct mlx5_ib_user_db_page     *user_page;
 730         }                       u;
 731         dma_addr_t              dma;
 732         int                     index;
 733 };
 734
 735 enum {
 736         MLX5_COMP_EQ_SIZE = 1024,
 737 };
 738
 739 enum {
 740         MLX5_PTYS_IB = 1 << 0,
 741         MLX5_PTYS_EN = 1 << 2,
 742 };
 743
 744 typedef void (*mlx5_cmd_cbk_t)(int status, void *context);
 745
 746 enum {
 747         MLX5_CMD_ENT_STATE_PENDING_COMP,
 748 };
 749
 750 struct mlx5_cmd_work_ent {
 751         unsigned long           state;
 752         struct mlx5_cmd_msg    *in;
 753         struct mlx5_cmd_msg    *out;
 754         void                   *uout;
 755         int                     uout_size;
 756         mlx5_cmd_cbk_t          callback;
 757         struct delayed_work     cb_timeout_work;
 758         void                   *context;
 759         int                     idx;
 760         struct completion       handling;
 761         struct completion       done;
 762         struct mlx5_cmd        *cmd;
 763         struct work_struct      work;
 764         struct mlx5_cmd_layout *lay;
 765         int                     ret;
 766         int                     page_queue;
 767         u8                      status;
 768         u8                      token;
 769         u64                     ts1;
 770         u64                     ts2;
 771         u16                     op;
 772         bool                    polling;
 773         /* Track the max comp handlers */
 774         refcount_t              refcnt;
 775 };
 776
 777 struct mlx5_pas {
 778         u64     pa;
 779         u8      log_sz;
 780 };
 781
 782 enum phy_port_state {
 783         MLX5_AAA_111
 784 };
 785
 786 struct mlx5_hca_vport_context {
 787         u32                     field_select;
 788         bool                    sm_virt_aware;
 789         bool                    has_smi;
 790         bool                    has_raw;
 791         enum port_state_policy  policy;
 792         enum phy_port_state     phys_state;
 793         enum ib_port_state      vport_state;
 794         u8                      port_physical_state;
 795         u64                     sys_image_guid;
 796         u64                     port_guid;
 797         u64                     node_guid;
 798         u32                     cap_mask1;
 799         u32                     cap_mask1_perm;
 800         u16                     cap_mask2;
 801         u16                     cap_mask2_perm;
 802         u16                     lid;
 803         u8                      init_type_reply; /* bitmask: see ib spec 14.2.5.6 InitTypeReply */
 804         u8                      lmc;
 805         u8                      subnet_timeout;
 806         u16                     sm_lid;
 807         u8                      sm_sl;
 808         u16                     qkey_violation_counter;
 809         u16                     pkey_violation_counter;
 810         bool                    grh_required;
 811 };
 812
 813 static inline void *mlx5_buf_offset(struct mlx5_frag_buf *buf, int offset)
 814 {
 815                 return buf->frags->buf + offset;
 816 }
 817
 818 #define STRUCT_FIELD(header, field) \
 819         .struct_offset_bytes = offsetof(struct ib_unpacked_ ## header, field),      \
 820         .struct_size_bytes   = sizeof((struct ib_unpacked_ ## header *)0)->field
 821
 822 static inline struct mlx5_core_dev *pci2mlx5_core_dev(struct pci_dev *pdev)
 823 {
 824         return pci_get_drvdata(pdev);
 825 }
 826
 827 extern struct dentry *mlx5_debugfs_root;
 828
 829 static inline u16 fw_rev_maj(struct mlx5_core_dev *dev)
 830 {
 831         return ioread32be(&dev->iseg->fw_rev) & 0xffff;
 832 }
 833
 834 static inline u16 fw_rev_min(struct mlx5_core_dev *dev)
 835 {
 836         return ioread32be(&dev->iseg->fw_rev) >> 16;
 837 }
 838
 839 static inline u16 fw_rev_sub(struct mlx5_core_dev *dev)
 840 {
 841         return ioread32be(&dev->iseg->cmdif_rev_fw_sub) & 0xffff;
 842 }
 843
 844 static inline u16 cmdif_rev(struct mlx5_core_dev *dev)
 845 {
 846         return ioread32be(&dev->iseg->cmdif_rev_fw_sub) >> 16;
 847 }
 848
 849 static inline u32 mlx5_base_mkey(const u32 key)
 850 {
 851         return key & 0xffffff00u;
 852 }
 853
 854 static inline void mlx5_init_fbc_offset(struct mlx5_buf_list *frags,
 855                                         u8 log_stride, u8 log_sz,
 856                                         u16 strides_offset,
 857                                         struct mlx5_frag_buf_ctrl *fbc)
 858 {
 859         fbc->frags      = frags;
 860         fbc->log_stride = log_stride;
 861         fbc->log_sz     = log_sz;
 862         fbc->sz_m1      = (1 << fbc->log_sz) - 1;
 863         fbc->log_frag_strides = PAGE_SHIFT - fbc->log_stride;
 864         fbc->frag_sz_m1 = (1 << fbc->log_frag_strides) - 1;
 865         fbc->strides_offset = strides_offset;
 866 }
 867
 868 static inline void mlx5_init_fbc(struct mlx5_buf_list *frags,
 869                                  u8 log_stride, u8 log_sz,
 870                                  struct mlx5_frag_buf_ctrl *fbc)
 871 {
 872         mlx5_init_fbc_offset(frags, log_stride, log_sz, 0, fbc);
 873 }
 874
 875 static inline void *mlx5_frag_buf_get_wqe(struct mlx5_frag_buf_ctrl *fbc,
 876                                           u32 ix)
 877 {
 878         unsigned int frag;
 879
 880         ix  += fbc->strides_offset;
 881         frag = ix >> fbc->log_frag_strides;
 882
 883         return fbc->frags[frag].buf + ((fbc->frag_sz_m1 & ix) << fbc->log_stride);
 884 }
 885
 886 static inline u32
 887 mlx5_frag_buf_get_idx_last_contig_stride(struct mlx5_frag_buf_ctrl *fbc, u32 ix)
 888 {
 889         u32 last_frag_stride_idx = (ix + fbc->strides_offset) | fbc->frag_sz_m1;
 890
 891         return min_t(u32, last_frag_stride_idx - fbc->strides_offset, fbc->sz_m1);
 892 }
 893
 894 enum {
 895         CMD_ALLOWED_OPCODE_ALL,
 896 };
 897
 898 int mlx5_cmd_init(struct mlx5_core_dev *dev);
 899 void mlx5_cmd_cleanup(struct mlx5_core_dev *dev);
 900 void mlx5_cmd_use_events(struct mlx5_core_dev *dev);
 901 void mlx5_cmd_use_polling(struct mlx5_core_dev *dev);
 902 void mlx5_cmd_allowed_opcode(struct mlx5_core_dev *dev, u16 opcode);
 903
 904 struct mlx5_async_ctx {
 905         struct mlx5_core_dev *dev;
 906         atomic_t num_inflight;
 907         struct completion inflight_done;
 908 };
 909
 910 struct mlx5_async_work;
 911
 912 typedef void (*mlx5_async_cbk_t)(int status, struct mlx5_async_work *context);
 913
 914 struct mlx5_async_work {
 915         struct mlx5_async_ctx *ctx;
 916         mlx5_async_cbk_t user_callback;
 917 };
 918
 919 void mlx5_cmd_init_async_ctx(struct mlx5_core_dev *dev,
 920                              struct mlx5_async_ctx *ctx);
 921 void mlx5_cmd_cleanup_async_ctx(struct mlx5_async_ctx *ctx);
 922 int mlx5_cmd_exec_cb(struct mlx5_async_ctx *ctx, void *in, int in_size,
 923                      void *out, int out_size, mlx5_async_cbk_t callback,
 924                      struct mlx5_async_work *work);
 925
 926 int mlx5_cmd_exec(struct mlx5_core_dev *dev, void *in, int in_size, void *out,
 927                   int out_size);
 928 int mlx5_cmd_exec_polling(struct mlx5_core_dev *dev, void *in, int in_size,
 929                           void *out, int out_size);
 930 void mlx5_cmd_mbox_status(void *out, u8 *status, u32 *syndrome);
 931
 932 int mlx5_core_get_caps(struct mlx5_core_dev *dev, enum mlx5_cap_type cap_type);
 933 int mlx5_cmd_alloc_uar(struct mlx5_core_dev *dev, u32 *uarn);
 934 int mlx5_cmd_free_uar(struct mlx5_core_dev *dev, u32 uarn);
 935 void mlx5_health_flush(struct mlx5_core_dev *dev);
 936 void mlx5_health_cleanup(struct mlx5_core_dev *dev);
 937 int mlx5_health_init(struct mlx5_core_dev *dev);
 938 void mlx5_start_health_poll(struct mlx5_core_dev *dev);
 939 void mlx5_stop_health_poll(struct mlx5_core_dev *dev, bool disable_health);
 940 void mlx5_drain_health_wq(struct mlx5_core_dev *dev);
 941 void mlx5_trigger_health_work(struct mlx5_core_dev *dev);
 942 int mlx5_buf_alloc_node(struct mlx5_core_dev *dev, int size,
 943                         struct mlx5_frag_buf *buf, int node);
 944 int mlx5_buf_alloc(struct mlx5_core_dev *dev,
 945                    int size, struct mlx5_frag_buf *buf);
 946 void mlx5_buf_free(struct mlx5_core_dev *dev, struct mlx5_frag_buf *buf);
 947 int mlx5_frag_buf_alloc_node(struct mlx5_core_dev *dev, int size,
 948                              struct mlx5_frag_buf *buf, int node);
 949 void mlx5_frag_buf_free(struct mlx5_core_dev *dev, struct mlx5_frag_buf *buf);
 950 struct mlx5_cmd_mailbox *mlx5_alloc_cmd_mailbox_chain(struct mlx5_core_dev *dev,
 951                                                       gfp_t flags, int npages);
 952 void mlx5_free_cmd_mailbox_chain(struct mlx5_core_dev *dev,
 953                                  struct mlx5_cmd_mailbox *head);
 954 void mlx5_init_mkey_table(struct mlx5_core_dev *dev);
 955 void mlx5_cleanup_mkey_table(struct mlx5_core_dev *dev);
 956 int mlx5_core_create_mkey_cb(struct mlx5_core_dev *dev,
 957                              struct mlx5_core_mkey *mkey,
 958                              struct mlx5_async_ctx *async_ctx, u32 *in,
 959                              int inlen, u32 *out, int outlen,
 960                              mlx5_async_cbk_t callback,
 961                              struct mlx5_async_work *context);
 962 int mlx5_core_create_mkey(struct mlx5_core_dev *dev,
 963                           struct mlx5_core_mkey *mkey,
 964                           u32 *in, int inlen);
 965 int mlx5_core_destroy_mkey(struct mlx5_core_dev *dev,
 966                            struct mlx5_core_mkey *mkey);
 967 int mlx5_core_query_mkey(struct mlx5_core_dev *dev, struct mlx5_core_mkey *mkey,
 968                          u32 *out, int outlen);
 969 int mlx5_core_alloc_pd(struct mlx5_core_dev *dev, u32 *pdn);
 970 int mlx5_core_dealloc_pd(struct mlx5_core_dev *dev, u32 pdn);
 971 int mlx5_pagealloc_init(struct mlx5_core_dev *dev);
 972 void mlx5_pagealloc_cleanup(struct mlx5_core_dev *dev);
 973 void mlx5_pagealloc_start(struct mlx5_core_dev *dev);
 974 void mlx5_pagealloc_stop(struct mlx5_core_dev *dev);
 975 void mlx5_core_req_pages_handler(struct mlx5_core_dev *dev, u16 func_id,
 976                                  s32 npages, bool ec_function);
 977 int mlx5_satisfy_startup_pages(struct mlx5_core_dev *dev, int boot);
 978 int mlx5_reclaim_startup_pages(struct mlx5_core_dev *dev);
 979 void mlx5_register_debugfs(void);
 980 void mlx5_unregister_debugfs(void);
 981
 982 void mlx5_fill_page_array(struct mlx5_frag_buf *buf, __be64 *pas);
 983 void mlx5_fill_page_frag_array(struct mlx5_frag_buf *frag_buf, __be64 *pas);
 984 int mlx5_vector2eqn(struct mlx5_core_dev *dev, int vector, int *eqn,
 985                     unsigned int *irqn);
 986 int mlx5_core_attach_mcg(struct mlx5_core_dev *dev, union ib_gid *mgid, u32 qpn);
 987 int mlx5_core_detach_mcg(struct mlx5_core_dev *dev, union ib_gid *mgid, u32 qpn);
 988
 989 void mlx5_qp_debugfs_init(struct mlx5_core_dev *dev);
 990 void mlx5_qp_debugfs_cleanup(struct mlx5_core_dev *dev);
 991 int mlx5_core_access_reg(struct mlx5_core_dev *dev, void *data_in,
 992                          int size_in, void *data_out, int size_out,
 993                          u16 reg_num, int arg, int write);
 994
 995 int mlx5_db_alloc(struct mlx5_core_dev *dev, struct mlx5_db *db);
 996 int mlx5_db_alloc_node(struct mlx5_core_dev *dev, struct mlx5_db *db,
 997                        int node);
 998 void mlx5_db_free(struct mlx5_core_dev *dev, struct mlx5_db *db);
 999
1000 const char *mlx5_command_str(int command);
1001 void mlx5_cmdif_debugfs_init(struct mlx5_core_dev *dev);
1002 void mlx5_cmdif_debugfs_cleanup(struct mlx5_core_dev *dev);
1003 int mlx5_core_create_psv(struct mlx5_core_dev *dev, u32 pdn,
1004                          int npsvs, u32 *sig_index);
1005 int mlx5_core_destroy_psv(struct mlx5_core_dev *dev, int psv_num);
1006 void mlx5_core_put_rsc(struct mlx5_core_rsc_common *common);
1007 int mlx5_query_odp_caps(struct mlx5_core_dev *dev,
1008                         struct mlx5_odp_caps *odp_caps);
1009 int mlx5_core_query_ib_ppcnt(struct mlx5_core_dev *dev,
1010                              u8 port_num, void *out, size_t sz);
1011
1012 int mlx5_init_rl_table(struct mlx5_core_dev *dev);
1013 void mlx5_cleanup_rl_table(struct mlx5_core_dev *dev);
1014 int mlx5_rl_add_rate(struct mlx5_core_dev *dev, u16 *index,
1015                      struct mlx5_rate_limit *rl);
1016 void mlx5_rl_remove_rate(struct mlx5_core_dev *dev, struct mlx5_rate_limit *rl);
1017 bool mlx5_rl_is_in_range(struct mlx5_core_dev *dev, u32 rate);
1018 bool mlx5_rl_are_equal(struct mlx5_rate_limit *rl_0,
1019                        struct mlx5_rate_limit *rl_1);
1020 int mlx5_alloc_bfreg(struct mlx5_core_dev *mdev, struct mlx5_sq_bfreg *bfreg,
1021                      bool map_wc, bool fast_path);
1022 void mlx5_free_bfreg(struct mlx5_core_dev *mdev, struct mlx5_sq_bfreg *bfreg);
1023
1024 unsigned int mlx5_comp_vectors_count(struct mlx5_core_dev *dev);
1025 struct cpumask *
1026 mlx5_comp_irq_get_affinity_mask(struct mlx5_core_dev *dev, int vector);
1027 unsigned int mlx5_core_reserved_gids_count(struct mlx5_core_dev *dev);
1028 int mlx5_core_roce_gid_set(struct mlx5_core_dev *dev, unsigned int index,
1029                            u8 roce_version, u8 roce_l3_type, const u8 *gid,
1030                            const u8 *mac, bool vlan, u16 vlan_id, u8 port_num);
1031
1032 static inline int fw_initializing(struct mlx5_core_dev *dev)
1033 {
1034         return ioread32be(&dev->iseg->initializing) >> 31;
1035 }
1036
1037 static inline u32 mlx5_mkey_to_idx(u32 mkey)
1038 {
1039         return mkey >> 8;
1040 }
1041
1042 static inline u32 mlx5_idx_to_mkey(u32 mkey_idx)
1043 {
1044         return mkey_idx << 8;
1045 }
1046
1047 static inline u8 mlx5_mkey_variant(u32 mkey)
1048 {
1049         return mkey & 0xff;
1050 }
1051
1052 enum {
1053         MLX5_PROF_MASK_QP_SIZE          = (u64)1 << 0,
1054         MLX5_PROF_MASK_MR_CACHE         = (u64)1 << 1,
1055 };
1056
1057 enum {
1058         MR_CACHE_LAST_STD_ENTRY = 20,
1059         MLX5_IMR_MTT_CACHE_ENTRY,
1060         MLX5_IMR_KSM_CACHE_ENTRY,
1061         MAX_MR_CACHE_ENTRIES
1062 };
1063
1064 enum {
1065         MLX5_INTERFACE_PROTOCOL_IB  = 0,
1066         MLX5_INTERFACE_PROTOCOL_ETH = 1,
1067 };
1068
1069 struct mlx5_interface {
1070         void *                  (*add)(struct mlx5_core_dev *dev);
1071         void                    (*remove)(struct mlx5_core_dev *dev, void *context);
1072         int                     (*attach)(struct mlx5_core_dev *dev, void *context);
1073         void                    (*detach)(struct mlx5_core_dev *dev, void *context);
1074         int                     protocol;
1075         struct list_head        list;
1076 };
1077
1078 int mlx5_register_interface(struct mlx5_interface *intf);
1079 void mlx5_unregister_interface(struct mlx5_interface *intf);
1080 int mlx5_notifier_register(struct mlx5_core_dev *dev, struct notifier_block *nb);
1081 int mlx5_notifier_unregister(struct mlx5_core_dev *dev, struct notifier_block *nb);
1082 int mlx5_eq_notifier_register(struct mlx5_core_dev *dev, struct mlx5_nb *nb);
1083 int mlx5_eq_notifier_unregister(struct mlx5_core_dev *dev, struct mlx5_nb *nb);
1084
1085 int mlx5_core_query_vendor_id(struct mlx5_core_dev *mdev, u32 *vendor_id);
1086
1087 int mlx5_cmd_create_vport_lag(struct mlx5_core_dev *dev);
1088 int mlx5_cmd_destroy_vport_lag(struct mlx5_core_dev *dev);
1089 bool mlx5_lag_is_roce(struct mlx5_core_dev *dev);
1090 bool mlx5_lag_is_sriov(struct mlx5_core_dev *dev);
1091 bool mlx5_lag_is_multipath(struct mlx5_core_dev *dev);
1092 bool mlx5_lag_is_active(struct mlx5_core_dev *dev);
1093 struct net_device *mlx5_lag_get_roce_netdev(struct mlx5_core_dev *dev);
1094 int mlx5_lag_query_cong_counters(struct mlx5_core_dev *dev,
1095                                  u64 *values,
1096                                  int num_counters,
1097                                  size_t *offsets);
1098 struct mlx5_uars_page *mlx5_get_uars_page(struct mlx5_core_dev *mdev);
1099 void mlx5_put_uars_page(struct mlx5_core_dev *mdev, struct mlx5_uars_page *up);
1100 int mlx5_dm_sw_icm_alloc(struct mlx5_core_dev *dev, enum mlx5_sw_icm_type type,
1101                          u64 length, u16 uid, phys_addr_t *addr, u32 *obj_id);
1102 int mlx5_dm_sw_icm_dealloc(struct mlx5_core_dev *dev, enum mlx5_sw_icm_type type,
1103                            u64 length, u16 uid, phys_addr_t addr, u32 obj_id);
1104
1105 #ifdef CONFIG_MLX5_CORE_IPOIB
1106 struct net_device *mlx5_rdma_netdev_alloc(struct mlx5_core_dev *mdev,
1107                                           struct ib_device *ibdev,
1108                                           const char *name,
1109                                           void (*setup)(struct net_device *));
1110 #endif /* CONFIG_MLX5_CORE_IPOIB */
1111 int mlx5_rdma_rn_get_params(struct mlx5_core_dev *mdev,
1112                             struct ib_device *device,
1113                             struct rdma_netdev_alloc_params *params);
1114
1115 struct mlx5_profile {
1116         u64     mask;
1117         u8      log_max_qp;
1118         struct {
1119                 int     size;
1120                 int     limit;
1121         } mr_cache[MAX_MR_CACHE_ENTRIES];
1122 };
1123
1124 enum {
1125         MLX5_PCI_DEV_IS_VF              = 1 << 0,
1126 };
1127
1128 static inline bool mlx5_core_is_pf(const struct mlx5_core_dev *dev)
1129 {
1130         return dev->coredev_type == MLX5_COREDEV_PF;
1131 }
1132
1133 static inline bool mlx5_core_is_ecpf(struct mlx5_core_dev *dev)
1134 {
1135         return dev->caps.embedded_cpu;
1136 }
1137
1138 static inline bool
1139 mlx5_core_is_ecpf_esw_manager(const struct mlx5_core_dev *dev)
1140 {
1141         return dev->caps.embedded_cpu && MLX5_CAP_GEN(dev, eswitch_manager);
1142 }
1143
1144 static inline bool mlx5_ecpf_vport_exists(const struct mlx5_core_dev *dev)
1145 {
1146         return mlx5_core_is_pf(dev) && MLX5_CAP_ESW(dev, ecpf_vport_exists);
1147 }
1148
1149 static inline u16 mlx5_core_max_vfs(const struct mlx5_core_dev *dev)
1150 {
1151         return dev->priv.sriov.max_vfs;
1152 }
1153
1154 static inline int mlx5_get_gid_table_len(u16 param)
1155 {
1156         if (param > 4) {
1157                 pr_warn("gid table length is zero\n");
1158                 return 0;
1159         }
1160
1161         return 8 * (1 << param);
1162 }
1163
1164 static inline bool mlx5_rl_is_supported(struct mlx5_core_dev *dev)
1165 {
1166         return !!(dev->priv.rl_table.max_size);
1167 }
1168
1169 static inline int mlx5_core_is_mp_slave(struct mlx5_core_dev *dev)
1170 {
1171         return MLX5_CAP_GEN(dev, affiliate_nic_vport_criteria) &&
1172                MLX5_CAP_GEN(dev, num_vhca_ports) <= 1;
1173 }
1174
1175 static inline int mlx5_core_is_mp_master(struct mlx5_core_dev *dev)
1176 {
1177         return MLX5_CAP_GEN(dev, num_vhca_ports) > 1;
1178 }
1179
1180 static inline int mlx5_core_mp_enabled(struct mlx5_core_dev *dev)
1181 {
1182         return mlx5_core_is_mp_slave(dev) ||
1183                mlx5_core_is_mp_master(dev);
1184 }
1185
1186 static inline int mlx5_core_native_port_num(struct mlx5_core_dev *dev)
1187 {
1188         if (!mlx5_core_mp_enabled(dev))
1189                 return 1;
1190
1191         return MLX5_CAP_GEN(dev, native_port_num);
1192 }
1193
1194 enum {
1195         MLX5_TRIGGERED_CMD_COMP = (u64)1 << 32,
1196 };
1197
1198 #endif /* MLX5_DRIVER_H */