include/linux/intel-iommu.h

   1 /* SPDX-License-Identifier: GPL-2.0-only */
   2 /*
   3  * Copyright © 2006-2015, Intel Corporation.
   4  *
   5  * Authors: Ashok Raj <ashok.raj@intel.com>
   6  *          Anil S Keshavamurthy <anil.s.keshavamurthy@intel.com>
   7  *          David Woodhouse <David.Woodhouse@intel.com>
   8  */
   9
  10 #ifndef _INTEL_IOMMU_H_
  11 #define _INTEL_IOMMU_H_
  12
  13 #include <linux/types.h>
  14 #include <linux/iova.h>
  15 #include <linux/io.h>
  16 #include <linux/idr.h>
  17 #include <linux/mmu_notifier.h>
  18 #include <linux/list.h>
  19 #include <linux/iommu.h>
  20 #include <linux/io-64-nonatomic-lo-hi.h>
  21 #include <linux/dmar.h>
  22 #include <linux/ioasid.h>
  23
  24 #include <asm/cacheflush.h>
  25 #include <asm/iommu.h>
  26
  27 /*
  28  * VT-d hardware uses 4KiB page size regardless of host page size.
  29  */
  30 #define VTD_PAGE_SHIFT          (12)
  31 #define VTD_PAGE_SIZE           (1UL << VTD_PAGE_SHIFT)
  32 #define VTD_PAGE_MASK           (((u64)-1) << VTD_PAGE_SHIFT)
  33 #define VTD_PAGE_ALIGN(addr)    (((addr) + VTD_PAGE_SIZE - 1) & VTD_PAGE_MASK)
  34
  35 #define VTD_STRIDE_SHIFT        (9)
  36 #define VTD_STRIDE_MASK         (((u64)-1) << VTD_STRIDE_SHIFT)
  37
  38 #define DMA_PTE_READ            BIT_ULL(0)
  39 #define DMA_PTE_WRITE           BIT_ULL(1)
  40 #define DMA_PTE_LARGE_PAGE      BIT_ULL(7)
  41 #define DMA_PTE_SNP             BIT_ULL(11)
  42
  43 #define DMA_FL_PTE_PRESENT      BIT_ULL(0)
  44 #define DMA_FL_PTE_US           BIT_ULL(2)
  45 #define DMA_FL_PTE_ACCESS       BIT_ULL(5)
  46 #define DMA_FL_PTE_DIRTY        BIT_ULL(6)
  47 #define DMA_FL_PTE_XD           BIT_ULL(63)
  48
  49 #define ADDR_WIDTH_5LEVEL       (57)
  50 #define ADDR_WIDTH_4LEVEL       (48)
  51
  52 #define CONTEXT_TT_MULTI_LEVEL  0
  53 #define CONTEXT_TT_DEV_IOTLB    1
  54 #define CONTEXT_TT_PASS_THROUGH 2
  55 #define CONTEXT_PASIDE          BIT_ULL(3)
  56
  57 /*
  58  * Intel IOMMU register specification per version 1.0 public spec.
  59  */
  60 #define DMAR_VER_REG    0x0     /* Arch version supported by this IOMMU */
  61 #define DMAR_CAP_REG    0x8     /* Hardware supported capabilities */
  62 #define DMAR_ECAP_REG   0x10    /* Extended capabilities supported */
  63 #define DMAR_GCMD_REG   0x18    /* Global command register */
  64 #define DMAR_GSTS_REG   0x1c    /* Global status register */
  65 #define DMAR_RTADDR_REG 0x20    /* Root entry table */
  66 #define DMAR_CCMD_REG   0x28    /* Context command reg */
  67 #define DMAR_FSTS_REG   0x34    /* Fault Status register */
  68 #define DMAR_FECTL_REG  0x38    /* Fault control register */
  69 #define DMAR_FEDATA_REG 0x3c    /* Fault event interrupt data register */
  70 #define DMAR_FEADDR_REG 0x40    /* Fault event interrupt addr register */
  71 #define DMAR_FEUADDR_REG 0x44   /* Upper address register */
  72 #define DMAR_AFLOG_REG  0x58    /* Advanced Fault control */
  73 #define DMAR_PMEN_REG   0x64    /* Enable Protected Memory Region */
  74 #define DMAR_PLMBASE_REG 0x68   /* PMRR Low addr */
  75 #define DMAR_PLMLIMIT_REG 0x6c  /* PMRR low limit */
  76 #define DMAR_PHMBASE_REG 0x70   /* pmrr high base addr */
  77 #define DMAR_PHMLIMIT_REG 0x78  /* pmrr high limit */
  78 #define DMAR_IQH_REG    0x80    /* Invalidation queue head register */
  79 #define DMAR_IQT_REG    0x88    /* Invalidation queue tail register */
  80 #define DMAR_IQ_SHIFT   4       /* Invalidation queue head/tail shift */
  81 #define DMAR_IQA_REG    0x90    /* Invalidation queue addr register */
  82 #define DMAR_ICS_REG    0x9c    /* Invalidation complete status register */
  83 #define DMAR_IRTA_REG   0xb8    /* Interrupt remapping table addr register */
  84 #define DMAR_PQH_REG    0xc0    /* Page request queue head register */
  85 #define DMAR_PQT_REG    0xc8    /* Page request queue tail register */
  86 #define DMAR_PQA_REG    0xd0    /* Page request queue address register */
  87 #define DMAR_PRS_REG    0xdc    /* Page request status register */
  88 #define DMAR_PECTL_REG  0xe0    /* Page request event control register */
  89 #define DMAR_PEDATA_REG 0xe4    /* Page request event interrupt data register */
  90 #define DMAR_PEADDR_REG 0xe8    /* Page request event interrupt addr register */
  91 #define DMAR_PEUADDR_REG 0xec   /* Page request event Upper address register */
  92 #define DMAR_MTRRCAP_REG 0x100  /* MTRR capability register */
  93 #define DMAR_MTRRDEF_REG 0x108  /* MTRR default type register */
  94 #define DMAR_MTRR_FIX64K_00000_REG 0x120 /* MTRR Fixed range registers */
  95 #define DMAR_MTRR_FIX16K_80000_REG 0x128
  96 #define DMAR_MTRR_FIX16K_A0000_REG 0x130
  97 #define DMAR_MTRR_FIX4K_C0000_REG 0x138
  98 #define DMAR_MTRR_FIX4K_C8000_REG 0x140
  99 #define DMAR_MTRR_FIX4K_D0000_REG 0x148
 100 #define DMAR_MTRR_FIX4K_D8000_REG 0x150
 101 #define DMAR_MTRR_FIX4K_E0000_REG 0x158
 102 #define DMAR_MTRR_FIX4K_E8000_REG 0x160
 103 #define DMAR_MTRR_FIX4K_F0000_REG 0x168
 104 #define DMAR_MTRR_FIX4K_F8000_REG 0x170
 105 #define DMAR_MTRR_PHYSBASE0_REG 0x180 /* MTRR Variable range registers */
 106 #define DMAR_MTRR_PHYSMASK0_REG 0x188
 107 #define DMAR_MTRR_PHYSBASE1_REG 0x190
 108 #define DMAR_MTRR_PHYSMASK1_REG 0x198
 109 #define DMAR_MTRR_PHYSBASE2_REG 0x1a0
 110 #define DMAR_MTRR_PHYSMASK2_REG 0x1a8
 111 #define DMAR_MTRR_PHYSBASE3_REG 0x1b0
 112 #define DMAR_MTRR_PHYSMASK3_REG 0x1b8
 113 #define DMAR_MTRR_PHYSBASE4_REG 0x1c0
 114 #define DMAR_MTRR_PHYSMASK4_REG 0x1c8
 115 #define DMAR_MTRR_PHYSBASE5_REG 0x1d0
 116 #define DMAR_MTRR_PHYSMASK5_REG 0x1d8
 117 #define DMAR_MTRR_PHYSBASE6_REG 0x1e0
 118 #define DMAR_MTRR_PHYSMASK6_REG 0x1e8
 119 #define DMAR_MTRR_PHYSBASE7_REG 0x1f0
 120 #define DMAR_MTRR_PHYSMASK7_REG 0x1f8
 121 #define DMAR_MTRR_PHYSBASE8_REG 0x200
 122 #define DMAR_MTRR_PHYSMASK8_REG 0x208
 123 #define DMAR_MTRR_PHYSBASE9_REG 0x210
 124 #define DMAR_MTRR_PHYSMASK9_REG 0x218
 125 #define DMAR_VCCAP_REG          0xe30 /* Virtual command capability register */
 126 #define DMAR_VCMD_REG           0xe00 /* Virtual command register */
 127 #define DMAR_VCRSP_REG          0xe10 /* Virtual command response register */
 128
 129 #define OFFSET_STRIDE           (9)
 130
 131 #define dmar_readq(a) readq(a)
 132 #define dmar_writeq(a,v) writeq(v,a)
 133 #define dmar_readl(a) readl(a)
 134 #define dmar_writel(a, v) writel(v, a)
 135
 136 #define DMAR_VER_MAJOR(v)               (((v) & 0xf0) >> 4)
 137 #define DMAR_VER_MINOR(v)               ((v) & 0x0f)
 138
 139 /*
 140  * Decoding Capability Register
 141  */
 142 #define cap_5lp_support(c)      (((c) >> 60) & 1)
 143 #define cap_pi_support(c)       (((c) >> 59) & 1)
 144 #define cap_fl1gp_support(c)    (((c) >> 56) & 1)
 145 #define cap_read_drain(c)       (((c) >> 55) & 1)
 146 #define cap_write_drain(c)      (((c) >> 54) & 1)
 147 #define cap_max_amask_val(c)    (((c) >> 48) & 0x3f)
 148 #define cap_num_fault_regs(c)   ((((c) >> 40) & 0xff) + 1)
 149 #define cap_pgsel_inv(c)        (((c) >> 39) & 1)
 150
 151 #define cap_super_page_val(c)   (((c) >> 34) & 0xf)
 152 #define cap_super_offset(c)     (((find_first_bit(&cap_super_page_val(c), 4)) \
 153                                         * OFFSET_STRIDE) + 21)
 154
 155 #define cap_fault_reg_offset(c) ((((c) >> 24) & 0x3ff) * 16)
 156 #define cap_max_fault_reg_offset(c) \
 157         (cap_fault_reg_offset(c) + cap_num_fault_regs(c) * 16)
 158
 159 #define cap_zlr(c)              (((c) >> 22) & 1)
 160 #define cap_isoch(c)            (((c) >> 23) & 1)
 161 #define cap_mgaw(c)             ((((c) >> 16) & 0x3f) + 1)
 162 #define cap_sagaw(c)            (((c) >> 8) & 0x1f)
 163 #define cap_caching_mode(c)     (((c) >> 7) & 1)
 164 #define cap_phmr(c)             (((c) >> 6) & 1)
 165 #define cap_plmr(c)             (((c) >> 5) & 1)
 166 #define cap_rwbf(c)             (((c) >> 4) & 1)
 167 #define cap_afl(c)              (((c) >> 3) & 1)
 168 #define cap_ndoms(c)            (((unsigned long)1) << (4 + 2 * ((c) & 0x7)))
 169 /*
 170  * Extended Capability Register
 171  */
 172
 173 #define ecap_smpwc(e)           (((e) >> 48) & 0x1)
 174 #define ecap_flts(e)            (((e) >> 47) & 0x1)
 175 #define ecap_slts(e)            (((e) >> 46) & 0x1)
 176 #define ecap_vcs(e)             (((e) >> 44) & 0x1)
 177 #define ecap_smts(e)            (((e) >> 43) & 0x1)
 178 #define ecap_dit(e)             ((e >> 41) & 0x1)
 179 #define ecap_pasid(e)           ((e >> 40) & 0x1)
 180 #define ecap_pss(e)             ((e >> 35) & 0x1f)
 181 #define ecap_eafs(e)            ((e >> 34) & 0x1)
 182 #define ecap_nwfs(e)            ((e >> 33) & 0x1)
 183 #define ecap_srs(e)             ((e >> 31) & 0x1)
 184 #define ecap_ers(e)             ((e >> 30) & 0x1)
 185 #define ecap_prs(e)             ((e >> 29) & 0x1)
 186 #define ecap_broken_pasid(e)    ((e >> 28) & 0x1)
 187 #define ecap_dis(e)             ((e >> 27) & 0x1)
 188 #define ecap_nest(e)            ((e >> 26) & 0x1)
 189 #define ecap_mts(e)             ((e >> 25) & 0x1)
 190 #define ecap_ecs(e)             ((e >> 24) & 0x1)
 191 #define ecap_iotlb_offset(e)    ((((e) >> 8) & 0x3ff) * 16)
 192 #define ecap_max_iotlb_offset(e) (ecap_iotlb_offset(e) + 16)
 193 #define ecap_coherent(e)        ((e) & 0x1)
 194 #define ecap_qis(e)             ((e) & 0x2)
 195 #define ecap_pass_through(e)    ((e >> 6) & 0x1)
 196 #define ecap_eim_support(e)     ((e >> 4) & 0x1)
 197 #define ecap_ir_support(e)      ((e >> 3) & 0x1)
 198 #define ecap_dev_iotlb_support(e)       (((e) >> 2) & 0x1)
 199 #define ecap_max_handle_mask(e) ((e >> 20) & 0xf)
 200 #define ecap_sc_support(e)      ((e >> 7) & 0x1) /* Snooping Control */
 201
 202 /* Virtual command interface capability */
 203 #define vccap_pasid(v)          (((v) & DMA_VCS_PAS)) /* PASID allocation */
 204
 205 /* IOTLB_REG */
 206 #define DMA_TLB_FLUSH_GRANU_OFFSET  60
 207 #define DMA_TLB_GLOBAL_FLUSH (((u64)1) << 60)
 208 #define DMA_TLB_DSI_FLUSH (((u64)2) << 60)
 209 #define DMA_TLB_PSI_FLUSH (((u64)3) << 60)
 210 #define DMA_TLB_IIRG(type) ((type >> 60) & 3)
 211 #define DMA_TLB_IAIG(val) (((val) >> 57) & 3)
 212 #define DMA_TLB_READ_DRAIN (((u64)1) << 49)
 213 #define DMA_TLB_WRITE_DRAIN (((u64)1) << 48)
 214 #define DMA_TLB_DID(id) (((u64)((id) & 0xffff)) << 32)
 215 #define DMA_TLB_IVT (((u64)1) << 63)
 216 #define DMA_TLB_IH_NONLEAF (((u64)1) << 6)
 217 #define DMA_TLB_MAX_SIZE (0x3f)
 218
 219 /* INVALID_DESC */
 220 #define DMA_CCMD_INVL_GRANU_OFFSET  61
 221 #define DMA_ID_TLB_GLOBAL_FLUSH (((u64)1) << 4)
 222 #define DMA_ID_TLB_DSI_FLUSH    (((u64)2) << 4)
 223 #define DMA_ID_TLB_PSI_FLUSH    (((u64)3) << 4)
 224 #define DMA_ID_TLB_READ_DRAIN   (((u64)1) << 7)
 225 #define DMA_ID_TLB_WRITE_DRAIN  (((u64)1) << 6)
 226 #define DMA_ID_TLB_DID(id)      (((u64)((id & 0xffff) << 16)))
 227 #define DMA_ID_TLB_IH_NONLEAF   (((u64)1) << 6)
 228 #define DMA_ID_TLB_ADDR(addr)   (addr)
 229 #define DMA_ID_TLB_ADDR_MASK(mask)      (mask)
 230
 231 /* PMEN_REG */
 232 #define DMA_PMEN_EPM (((u32)1)<<31)
 233 #define DMA_PMEN_PRS (((u32)1)<<0)
 234
 235 /* GCMD_REG */
 236 #define DMA_GCMD_TE (((u32)1) << 31)
 237 #define DMA_GCMD_SRTP (((u32)1) << 30)
 238 #define DMA_GCMD_SFL (((u32)1) << 29)
 239 #define DMA_GCMD_EAFL (((u32)1) << 28)
 240 #define DMA_GCMD_WBF (((u32)1) << 27)
 241 #define DMA_GCMD_QIE (((u32)1) << 26)
 242 #define DMA_GCMD_SIRTP (((u32)1) << 24)
 243 #define DMA_GCMD_IRE (((u32) 1) << 25)
 244 #define DMA_GCMD_CFI (((u32) 1) << 23)
 245
 246 /* GSTS_REG */
 247 #define DMA_GSTS_TES (((u32)1) << 31)
 248 #define DMA_GSTS_RTPS (((u32)1) << 30)
 249 #define DMA_GSTS_FLS (((u32)1) << 29)
 250 #define DMA_GSTS_AFLS (((u32)1) << 28)
 251 #define DMA_GSTS_WBFS (((u32)1) << 27)
 252 #define DMA_GSTS_QIES (((u32)1) << 26)
 253 #define DMA_GSTS_IRTPS (((u32)1) << 24)
 254 #define DMA_GSTS_IRES (((u32)1) << 25)
 255 #define DMA_GSTS_CFIS (((u32)1) << 23)
 256
 257 /* DMA_RTADDR_REG */
 258 #define DMA_RTADDR_RTT (((u64)1) << 11)
 259 #define DMA_RTADDR_SMT (((u64)1) << 10)
 260
 261 /* CCMD_REG */
 262 #define DMA_CCMD_ICC (((u64)1) << 63)
 263 #define DMA_CCMD_GLOBAL_INVL (((u64)1) << 61)
 264 #define DMA_CCMD_DOMAIN_INVL (((u64)2) << 61)
 265 #define DMA_CCMD_DEVICE_INVL (((u64)3) << 61)
 266 #define DMA_CCMD_FM(m) (((u64)((m) & 0x3)) << 32)
 267 #define DMA_CCMD_MASK_NOBIT 0
 268 #define DMA_CCMD_MASK_1BIT 1
 269 #define DMA_CCMD_MASK_2BIT 2
 270 #define DMA_CCMD_MASK_3BIT 3
 271 #define DMA_CCMD_SID(s) (((u64)((s) & 0xffff)) << 16)
 272 #define DMA_CCMD_DID(d) ((u64)((d) & 0xffff))
 273
 274 /* FECTL_REG */
 275 #define DMA_FECTL_IM (((u32)1) << 31)
 276
 277 /* FSTS_REG */
 278 #define DMA_FSTS_PFO (1 << 0) /* Primary Fault Overflow */
 279 #define DMA_FSTS_PPF (1 << 1) /* Primary Pending Fault */
 280 #define DMA_FSTS_IQE (1 << 4) /* Invalidation Queue Error */
 281 #define DMA_FSTS_ICE (1 << 5) /* Invalidation Completion Error */
 282 #define DMA_FSTS_ITE (1 << 6) /* Invalidation Time-out Error */
 283 #define DMA_FSTS_PRO (1 << 7) /* Page Request Overflow */
 284 #define dma_fsts_fault_record_index(s) (((s) >> 8) & 0xff)
 285
 286 /* FRCD_REG, 32 bits access */
 287 #define DMA_FRCD_F (((u32)1) << 31)
 288 #define dma_frcd_type(d) ((d >> 30) & 1)
 289 #define dma_frcd_fault_reason(c) (c & 0xff)
 290 #define dma_frcd_source_id(c) (c & 0xffff)
 291 #define dma_frcd_pasid_value(c) (((c) >> 8) & 0xfffff)
 292 #define dma_frcd_pasid_present(c) (((c) >> 31) & 1)
 293 /* low 64 bit */
 294 #define dma_frcd_page_addr(d) (d & (((u64)-1) << PAGE_SHIFT))
 295
 296 /* PRS_REG */
 297 #define DMA_PRS_PPR     ((u32)1)
 298 #define DMA_PRS_PRO     ((u32)2)
 299
 300 #define DMA_VCS_PAS     ((u64)1)
 301
 302 #define IOMMU_WAIT_OP(iommu, offset, op, cond, sts)                     \
 303 do {                                                                    \
 304         cycles_t start_time = get_cycles();                             \
 305         while (1) {                                                     \
 306                 sts = op(iommu->reg + offset);                          \
 307                 if (cond)                                               \
 308                         break;                                          \
 309                 if (DMAR_OPERATION_TIMEOUT < (get_cycles() - start_time))\
 310                         panic("DMAR hardware is malfunctioning\n");     \
 311                 cpu_relax();                                            \
 312         }                                                               \
 313 } while (0)
 314
 315 #define QI_LENGTH       256     /* queue length */
 316
 317 enum {
 318         QI_FREE,
 319         QI_IN_USE,
 320         QI_DONE,
 321         QI_ABORT
 322 };
 323
 324 #define QI_CC_TYPE              0x1
 325 #define QI_IOTLB_TYPE           0x2
 326 #define QI_DIOTLB_TYPE          0x3
 327 #define QI_IEC_TYPE             0x4
 328 #define QI_IWD_TYPE             0x5
 329 #define QI_EIOTLB_TYPE          0x6
 330 #define QI_PC_TYPE              0x7
 331 #define QI_DEIOTLB_TYPE         0x8
 332 #define QI_PGRP_RESP_TYPE       0x9
 333 #define QI_PSTRM_RESP_TYPE      0xa
 334
 335 #define QI_IEC_SELECTIVE        (((u64)1) << 4)
 336 #define QI_IEC_IIDEX(idx)       (((u64)(idx & 0xffff) << 32))
 337 #define QI_IEC_IM(m)            (((u64)(m & 0x1f) << 27))
 338
 339 #define QI_IWD_STATUS_DATA(d)   (((u64)d) << 32)
 340 #define QI_IWD_STATUS_WRITE     (((u64)1) << 5)
 341 #define QI_IWD_FENCE            (((u64)1) << 6)
 342 #define QI_IWD_PRQ_DRAIN        (((u64)1) << 7)
 343
 344 #define QI_IOTLB_DID(did)       (((u64)did) << 16)
 345 #define QI_IOTLB_DR(dr)         (((u64)dr) << 7)
 346 #define QI_IOTLB_DW(dw)         (((u64)dw) << 6)
 347 #define QI_IOTLB_GRAN(gran)     (((u64)gran) >> (DMA_TLB_FLUSH_GRANU_OFFSET-4))
 348 #define QI_IOTLB_ADDR(addr)     (((u64)addr) & VTD_PAGE_MASK)
 349 #define QI_IOTLB_IH(ih)         (((u64)ih) << 6)
 350 #define QI_IOTLB_AM(am)         (((u8)am) & 0x3f)
 351
 352 #define QI_CC_FM(fm)            (((u64)fm) << 48)
 353 #define QI_CC_SID(sid)          (((u64)sid) << 32)
 354 #define QI_CC_DID(did)          (((u64)did) << 16)
 355 #define QI_CC_GRAN(gran)        (((u64)gran) >> (DMA_CCMD_INVL_GRANU_OFFSET-4))
 356
 357 #define QI_DEV_IOTLB_SID(sid)   ((u64)((sid) & 0xffff) << 32)
 358 #define QI_DEV_IOTLB_QDEP(qdep) (((qdep) & 0x1f) << 16)
 359 #define QI_DEV_IOTLB_ADDR(addr) ((u64)(addr) & VTD_PAGE_MASK)
 360 #define QI_DEV_IOTLB_PFSID(pfsid) (((u64)(pfsid & 0xf) << 12) | \
 361                                    ((u64)((pfsid >> 4) & 0xfff) << 52))
 362 #define QI_DEV_IOTLB_SIZE       1
 363 #define QI_DEV_IOTLB_MAX_INVS   32
 364
 365 #define QI_PC_PASID(pasid)      (((u64)pasid) << 32)
 366 #define QI_PC_DID(did)          (((u64)did) << 16)
 367 #define QI_PC_GRAN(gran)        (((u64)gran) << 4)
 368
 369 /* PASID cache invalidation granu */
 370 #define QI_PC_ALL_PASIDS        0
 371 #define QI_PC_PASID_SEL         1
 372 #define QI_PC_GLOBAL            3
 373
 374 #define QI_EIOTLB_ADDR(addr)    ((u64)(addr) & VTD_PAGE_MASK)
 375 #define QI_EIOTLB_IH(ih)        (((u64)ih) << 6)
 376 #define QI_EIOTLB_AM(am)        (((u64)am) & 0x3f)
 377 #define QI_EIOTLB_PASID(pasid)  (((u64)pasid) << 32)
 378 #define QI_EIOTLB_DID(did)      (((u64)did) << 16)
 379 #define QI_EIOTLB_GRAN(gran)    (((u64)gran) << 4)
 380
 381 /* QI Dev-IOTLB inv granu */
 382 #define QI_DEV_IOTLB_GRAN_ALL           1
 383 #define QI_DEV_IOTLB_GRAN_PASID_SEL     0
 384
 385 #define QI_DEV_EIOTLB_ADDR(a)   ((u64)(a) & VTD_PAGE_MASK)
 386 #define QI_DEV_EIOTLB_SIZE      (((u64)1) << 11)
 387 #define QI_DEV_EIOTLB_PASID(p)  ((u64)((p) & 0xfffff) << 32)
 388 #define QI_DEV_EIOTLB_SID(sid)  ((u64)((sid) & 0xffff) << 16)
 389 #define QI_DEV_EIOTLB_QDEP(qd)  ((u64)((qd) & 0x1f) << 4)
 390 #define QI_DEV_EIOTLB_PFSID(pfsid) (((u64)(pfsid & 0xf) << 12) | \
 391                                     ((u64)((pfsid >> 4) & 0xfff) << 52))
 392 #define QI_DEV_EIOTLB_MAX_INVS  32
 393
 394 /* Page group response descriptor QW0 */
 395 #define QI_PGRP_PASID_P(p)      (((u64)(p)) << 4)
 396 #define QI_PGRP_PDP(p)          (((u64)(p)) << 5)
 397 #define QI_PGRP_RESP_CODE(res)  (((u64)(res)) << 12)
 398 #define QI_PGRP_DID(rid)        (((u64)(rid)) << 16)
 399 #define QI_PGRP_PASID(pasid)    (((u64)(pasid)) << 32)
 400
 401 /* Page group response descriptor QW1 */
 402 #define QI_PGRP_LPIG(x)         (((u64)(x)) << 2)
 403 #define QI_PGRP_IDX(idx)        (((u64)(idx)) << 3)
 404
 405
 406 #define QI_RESP_SUCCESS         0x0
 407 #define QI_RESP_INVALID         0x1
 408 #define QI_RESP_FAILURE         0xf
 409
 410 #define QI_GRAN_NONG_PASID              2
 411 #define QI_GRAN_PSI_PASID               3
 412
 413 #define qi_shift(iommu)         (DMAR_IQ_SHIFT + !!ecap_smts((iommu)->ecap))
 414
 415 struct qi_desc {
 416         u64 qw0;
 417         u64 qw1;
 418         u64 qw2;
 419         u64 qw3;
 420 };
 421
 422 struct q_inval {
 423         raw_spinlock_t  q_lock;
 424         void            *desc;          /* invalidation queue */
 425         int             *desc_status;   /* desc status */
 426         int             free_head;      /* first free entry */
 427         int             free_tail;      /* last free entry */
 428         int             free_cnt;
 429 };
 430
 431 struct dmar_pci_notify_info;
 432
 433 #ifdef CONFIG_IRQ_REMAP
 434 /* 1MB - maximum possible interrupt remapping table size */
 435 #define INTR_REMAP_PAGE_ORDER   8
 436 #define INTR_REMAP_TABLE_REG_SIZE       0xf
 437 #define INTR_REMAP_TABLE_REG_SIZE_MASK  0xf
 438
 439 #define INTR_REMAP_TABLE_ENTRIES        65536
 440
 441 struct irq_domain;
 442
 443 struct ir_table {
 444         struct irte *base;
 445         unsigned long *bitmap;
 446 };
 447
 448 void intel_irq_remap_add_device(struct dmar_pci_notify_info *info);
 449 #else
 450 static inline void
 451 intel_irq_remap_add_device(struct dmar_pci_notify_info *info) { }
 452 #endif
 453
 454 struct iommu_flush {
 455         void (*flush_context)(struct intel_iommu *iommu, u16 did, u16 sid,
 456                               u8 fm, u64 type);
 457         void (*flush_iotlb)(struct intel_iommu *iommu, u16 did, u64 addr,
 458                             unsigned int size_order, u64 type);
 459 };
 460
 461 enum {
 462         SR_DMAR_FECTL_REG,
 463         SR_DMAR_FEDATA_REG,
 464         SR_DMAR_FEADDR_REG,
 465         SR_DMAR_FEUADDR_REG,
 466         MAX_SR_DMAR_REGS
 467 };
 468
 469 #define VTD_FLAG_TRANS_PRE_ENABLED      (1 << 0)
 470 #define VTD_FLAG_IRQ_REMAP_PRE_ENABLED  (1 << 1)
 471 #define VTD_FLAG_SVM_CAPABLE            (1 << 2)
 472
 473 extern int intel_iommu_sm;
 474 extern spinlock_t device_domain_lock;
 475
 476 #define sm_supported(iommu)     (intel_iommu_sm && ecap_smts((iommu)->ecap))
 477 #define pasid_supported(iommu)  (sm_supported(iommu) &&                 \
 478                                  ecap_pasid((iommu)->ecap))
 479
 480 struct pasid_entry;
 481 struct pasid_state_entry;
 482 struct page_req_dsc;
 483
 484 /*
 485  * 0: Present
 486  * 1-11: Reserved
 487  * 12-63: Context Ptr (12 - (haw-1))
 488  * 64-127: Reserved
 489  */
 490 struct root_entry {
 491         u64     lo;
 492         u64     hi;
 493 };
 494
 495 /*
 496  * low 64 bits:
 497  * 0: present
 498  * 1: fault processing disable
 499  * 2-3: translation type
 500  * 12-63: address space root
 501  * high 64 bits:
 502  * 0-2: address width
 503  * 3-6: aval
 504  * 8-23: domain id
 505  */
 506 struct context_entry {
 507         u64 lo;
 508         u64 hi;
 509 };
 510
 511 /* si_domain contains mulitple devices */
 512 #define DOMAIN_FLAG_STATIC_IDENTITY             BIT(0)
 513
 514 /*
 515  * When VT-d works in the scalable mode, it allows DMA translation to
 516  * happen through either first level or second level page table. This
 517  * bit marks that the DMA translation for the domain goes through the
 518  * first level page table, otherwise, it goes through the second level.
 519  */
 520 #define DOMAIN_FLAG_USE_FIRST_LEVEL             BIT(1)
 521
 522 /*
 523  * Domain represents a virtual machine which demands iommu nested
 524  * translation mode support.
 525  */
 526 #define DOMAIN_FLAG_NESTING_MODE                BIT(2)
 527
 528 struct dmar_domain {
 529         int     nid;                    /* node id */
 530
 531         unsigned        iommu_refcnt[DMAR_UNITS_SUPPORTED];
 532                                         /* Refcount of devices per iommu */
 533
 534
 535         u16             iommu_did[DMAR_UNITS_SUPPORTED];
 536                                         /* Domain ids per IOMMU. Use u16 since
 537                                          * domain ids are 16 bit wide according
 538                                          * to VT-d spec, section 9.3 */
 539         unsigned int    auxd_refcnt;    /* Refcount of auxiliary attaching */
 540
 541         bool has_iotlb_device;
 542         struct list_head devices;       /* all devices' list */
 543         struct list_head auxd;          /* link to device's auxiliary list */
 544         struct iova_domain iovad;       /* iova's that belong to this domain */
 545
 546         struct dma_pte  *pgd;           /* virtual address */
 547         int             gaw;            /* max guest address width */
 548
 549         /* adjusted guest address width, 0 is level 2 30-bit */
 550         int             agaw;
 551
 552         int             flags;          /* flags to find out type of domain */
 553
 554         int             iommu_coherency;/* indicate coherency of iommu access */
 555         int             iommu_snooping; /* indicate snooping control feature*/
 556         int             iommu_count;    /* reference count of iommu */
 557         int             iommu_superpage;/* Level of superpages supported:
 558                                            0 == 4KiB (no superpages), 1 == 2MiB,
 559                                            2 == 1GiB, 3 == 512GiB, 4 == 1TiB */
 560         u64             max_addr;       /* maximum mapped address */
 561
 562         u32             default_pasid;  /*
 563                                          * The default pasid used for non-SVM
 564                                          * traffic on mediated devices.
 565                                          */
 566
 567         struct iommu_domain domain;     /* generic domain data structure for
 568                                            iommu core */
 569 };
 570
 571 struct intel_iommu {
 572         void __iomem    *reg; /* Pointer to hardware regs, virtual addr */
 573         u64             reg_phys; /* physical address of hw register set */
 574         u64             reg_size; /* size of hw register set */
 575         u64             cap;
 576         u64             ecap;
 577         u64             vccap;
 578         u32             gcmd; /* Holds TE, EAFL. Don't need SRTP, SFL, WBF */
 579         raw_spinlock_t  register_lock; /* protect register handling */
 580         int             seq_id; /* sequence id of the iommu */
 581         int             agaw; /* agaw of this iommu */
 582         int             msagaw; /* max sagaw of this iommu */
 583         unsigned int    irq, pr_irq;
 584         u16             segment;     /* PCI segment# */
 585         unsigned char   name[13];    /* Device Name */
 586
 587 #ifdef CONFIG_INTEL_IOMMU
 588         unsigned long   *domain_ids; /* bitmap of domains */
 589         struct dmar_domain ***domains; /* ptr to domains */
 590         spinlock_t      lock; /* protect context, domain ids */
 591         struct root_entry *root_entry; /* virtual address */
 592
 593         struct iommu_flush flush;
 594 #endif
 595 #ifdef CONFIG_INTEL_IOMMU_SVM
 596         struct page_req_dsc *prq;
 597         unsigned char prq_name[16];    /* Name for PRQ interrupt */
 598         struct completion prq_complete;
 599         struct ioasid_allocator_ops pasid_allocator; /* Custom allocator for PASIDs */
 600 #endif
 601         struct q_inval  *qi;            /* Queued invalidation info */
 602         u32 *iommu_state; /* Store iommu states between suspend and resume.*/
 603
 604 #ifdef CONFIG_IRQ_REMAP
 605         struct ir_table *ir_table;      /* Interrupt remapping info */
 606         struct irq_domain *ir_domain;
 607         struct irq_domain *ir_msi_domain;
 608 #endif
 609         struct iommu_device iommu;  /* IOMMU core code handle */
 610         int             node;
 611         u32             flags;      /* Software defined flags */
 612
 613         struct dmar_drhd_unit *drhd;
 614 };
 615
 616 /* PCI domain-device relationship */
 617 struct device_domain_info {
 618         struct list_head link;  /* link to domain siblings */
 619         struct list_head global; /* link to global list */
 620         struct list_head table; /* link to pasid table */
 621         struct list_head auxiliary_domains; /* auxiliary domains
 622                                              * attached to this device
 623                                              */
 624         u32 segment;            /* PCI segment number */
 625         u8 bus;                 /* PCI bus number */
 626         u8 devfn;               /* PCI devfn number */
 627         u16 pfsid;              /* SRIOV physical function source ID */
 628         u8 pasid_supported:3;
 629         u8 pasid_enabled:1;
 630         u8 pri_supported:1;
 631         u8 pri_enabled:1;
 632         u8 ats_supported:1;
 633         u8 ats_enabled:1;
 634         u8 auxd_enabled:1;      /* Multiple domains per device */
 635         u8 ats_qdep;
 636         struct device *dev; /* it's NULL for PCIe-to-PCI bridge */
 637         struct intel_iommu *iommu; /* IOMMU used by this device */
 638         struct dmar_domain *domain; /* pointer to domain */
 639         struct pasid_table *pasid_table; /* pasid table */
 640 };
 641
 642 static inline void __iommu_flush_cache(
 643         struct intel_iommu *iommu, void *addr, int size)
 644 {
 645         if (!ecap_coherent(iommu->ecap))
 646                 clflush_cache_range(addr, size);
 647 }
 648
 649 /* Convert generic struct iommu_domain to private struct dmar_domain */
 650 static inline struct dmar_domain *to_dmar_domain(struct iommu_domain *dom)
 651 {
 652         return container_of(dom, struct dmar_domain, domain);
 653 }
 654
 655 /*
 656  * 0: readable
 657  * 1: writable
 658  * 2-6: reserved
 659  * 7: super page
 660  * 8-10: available
 661  * 11: snoop behavior
 662  * 12-63: Host physcial address
 663  */
 664 struct dma_pte {
 665         u64 val;
 666 };
 667
 668 static inline void dma_clear_pte(struct dma_pte *pte)
 669 {
 670         pte->val = 0;
 671 }
 672
 673 static inline u64 dma_pte_addr(struct dma_pte *pte)
 674 {
 675 #ifdef CONFIG_64BIT
 676         return pte->val & VTD_PAGE_MASK & (~DMA_FL_PTE_XD);
 677 #else
 678         /* Must have a full atomic 64-bit read */
 679         return  __cmpxchg64(&pte->val, 0ULL, 0ULL) &
 680                         VTD_PAGE_MASK & (~DMA_FL_PTE_XD);
 681 #endif
 682 }
 683
 684 static inline bool dma_pte_present(struct dma_pte *pte)
 685 {
 686         return (pte->val & 3) != 0;
 687 }
 688
 689 static inline bool dma_pte_superpage(struct dma_pte *pte)
 690 {
 691         return (pte->val & DMA_PTE_LARGE_PAGE);
 692 }
 693
 694 static inline int first_pte_in_page(struct dma_pte *pte)
 695 {
 696         return !((unsigned long)pte & ~VTD_PAGE_MASK);
 697 }
 698
 699 extern struct dmar_drhd_unit * dmar_find_matched_drhd_unit(struct pci_dev *dev);
 700 extern int dmar_find_matched_atsr_unit(struct pci_dev *dev);
 701
 702 extern int dmar_enable_qi(struct intel_iommu *iommu);
 703 extern void dmar_disable_qi(struct intel_iommu *iommu);
 704 extern int dmar_reenable_qi(struct intel_iommu *iommu);
 705 extern void qi_global_iec(struct intel_iommu *iommu);
 706
 707 extern void qi_flush_context(struct intel_iommu *iommu, u16 did, u16 sid,
 708                              u8 fm, u64 type);
 709 extern void qi_flush_iotlb(struct intel_iommu *iommu, u16 did, u64 addr,
 710                           unsigned int size_order, u64 type);
 711 extern void qi_flush_dev_iotlb(struct intel_iommu *iommu, u16 sid, u16 pfsid,
 712                         u16 qdep, u64 addr, unsigned mask);
 713
 714 void qi_flush_piotlb(struct intel_iommu *iommu, u16 did, u32 pasid, u64 addr,
 715                      unsigned long npages, bool ih);
 716
 717 void qi_flush_dev_iotlb_pasid(struct intel_iommu *iommu, u16 sid, u16 pfsid,
 718                               u32 pasid, u16 qdep, u64 addr,
 719                               unsigned int size_order);
 720 void qi_flush_pasid_cache(struct intel_iommu *iommu, u16 did, u64 granu,
 721                           u32 pasid);
 722
 723 int qi_submit_sync(struct intel_iommu *iommu, struct qi_desc *desc,
 724                    unsigned int count, unsigned long options);
 725 /*
 726  * Options used in qi_submit_sync:
 727  * QI_OPT_WAIT_DRAIN - Wait for PRQ drain completion, spec 6.5.2.8.
 728  */
 729 #define QI_OPT_WAIT_DRAIN               BIT(0)
 730
 731 extern int dmar_ir_support(void);
 732
 733 void *alloc_pgtable_page(int node);
 734 void free_pgtable_page(void *vaddr);
 735 struct intel_iommu *domain_get_iommu(struct dmar_domain *domain);
 736 int for_each_device_domain(int (*fn)(struct device_domain_info *info,
 737                                      void *data), void *data);
 738 void iommu_flush_write_buffer(struct intel_iommu *iommu);
 739 int intel_iommu_enable_pasid(struct intel_iommu *iommu, struct device *dev);
 740 struct dmar_domain *find_domain(struct device *dev);
 741 struct device_domain_info *get_domain_info(struct device *dev);
 742 struct intel_iommu *device_to_iommu(struct device *dev, u8 *bus, u8 *devfn);
 743
 744 #ifdef CONFIG_INTEL_IOMMU_SVM
 745 extern void intel_svm_check(struct intel_iommu *iommu);
 746 extern int intel_svm_enable_prq(struct intel_iommu *iommu);
 747 extern int intel_svm_finish_prq(struct intel_iommu *iommu);
 748 int intel_svm_bind_gpasid(struct iommu_domain *domain, struct device *dev,
 749                           struct iommu_gpasid_bind_data *data);
 750 int intel_svm_unbind_gpasid(struct device *dev, u32 pasid);
 751 struct iommu_sva *intel_svm_bind(struct device *dev, struct mm_struct *mm,
 752                                  void *drvdata);
 753 void intel_svm_unbind(struct iommu_sva *handle);
 754 u32 intel_svm_get_pasid(struct iommu_sva *handle);
 755 int intel_svm_page_response(struct device *dev, struct iommu_fault_event *evt,
 756                             struct iommu_page_response *msg);
 757
 758 struct svm_dev_ops;
 759
 760 struct intel_svm_dev {
 761         struct list_head list;
 762         struct rcu_head rcu;
 763         struct device *dev;
 764         struct intel_iommu *iommu;
 765         struct svm_dev_ops *ops;
 766         struct iommu_sva sva;
 767         u32 pasid;
 768         int users;
 769         u16 did;
 770         u16 dev_iotlb:1;
 771         u16 sid, qdep;
 772 };
 773
 774 struct intel_svm {
 775         struct mmu_notifier notifier;
 776         struct mm_struct *mm;
 777
 778         unsigned int flags;
 779         u32 pasid;
 780         int gpasid; /* In case that guest PASID is different from host PASID */
 781         struct list_head devs;
 782         struct list_head list;
 783 };
 784 #else
 785 static inline void intel_svm_check(struct intel_iommu *iommu) {}
 786 #endif
 787
 788 #ifdef CONFIG_INTEL_IOMMU_DEBUGFS
 789 void intel_iommu_debugfs_init(void);
 790 #else
 791 static inline void intel_iommu_debugfs_init(void) {}
 792 #endif /* CONFIG_INTEL_IOMMU_DEBUGFS */
 793
 794 extern const struct attribute_group *intel_iommu_groups[];
 795 bool context_present(struct context_entry *context);
 796 struct context_entry *iommu_context_addr(struct intel_iommu *iommu, u8 bus,
 797                                          u8 devfn, int alloc);
 798
 799 #ifdef CONFIG_INTEL_IOMMU
 800 extern int iommu_calculate_agaw(struct intel_iommu *iommu);
 801 extern int iommu_calculate_max_sagaw(struct intel_iommu *iommu);
 802 extern int dmar_disabled;
 803 extern int intel_iommu_enabled;
 804 extern int intel_iommu_gfx_mapped;
 805 #else
 806 static inline int iommu_calculate_agaw(struct intel_iommu *iommu)
 807 {
 808         return 0;
 809 }
 810 static inline int iommu_calculate_max_sagaw(struct intel_iommu *iommu)
 811 {
 812         return 0;
 813 }
 814 #define dmar_disabled   (1)
 815 #define intel_iommu_enabled (0)
 816 #endif
 817
 818 #endif