include/dt-bindings/memory/mediatek,mt8188-memory-port.h

   1 /* SPDX-License-Identifier: (GPL-2.0-only OR BSD-2-Clause) */
   2 /*
   3  * Copyright (c) 2022 MediaTek Inc.
   4  * Author: Chengci Xu <chengci.xu@mediatek.com>
   5  */
   6 #ifndef _DT_BINDINGS_MEMORY_MEDIATEK_MT8188_LARB_PORT_H_
   7 #define _DT_BINDINGS_MEMORY_MEDIATEK_MT8188_LARB_PORT_H_
   8
   9 #include <dt-bindings/memory/mtk-memory-port.h>
  10
  11 /*
  12  * MM IOMMU larbs:
  13  * From below, for example larb11 has larb11a/larb11b/larb11c,
  14  * the index of larb is not in order. So we reindexed these larbs from a
  15  * software view.
  16  */
  17 #define SMI_L0_ID               0
  18 #define SMI_L1_ID               1
  19 #define SMI_L2_ID               2
  20 #define SMI_L3_ID               3
  21 #define SMI_L4_ID               4
  22 #define SMI_L5_ID               5
  23 #define SMI_L6_ID               6
  24 #define SMI_L7_ID               7
  25 #define SMI_L9_ID               8
  26 #define SMI_L10_ID              9
  27 #define SMI_L11A_ID             10
  28 #define SMI_L11B_ID             11
  29 #define SMI_L11C_ID             12
  30 #define SMI_L12_ID              13
  31 #define SMI_L13_ID              14
  32 #define SMI_L14_ID              15
  33 #define SMI_L15_ID              16
  34 #define SMI_L16A_ID             17
  35 #define SMI_L16B_ID             18
  36 #define SMI_L17A_ID             19
  37 #define SMI_L17B_ID             20
  38 #define SMI_L19_ID              21
  39 #define SMI_L21_ID              22
  40 #define SMI_L23_ID              23
  41 #define SMI_L27_ID              24
  42 #define SMI_L28_ID              25
  43
  44 /*
  45  * MM IOMMU supports 16GB dma address. We separate it to four ranges:
  46  * 0 ~ 4G; 4G ~ 8G; 8G ~ 12G; 12G ~ 16G, we could adjust these masters
  47  * locate in anyone region. BUT:
  48  * a) Make sure all the ports inside a larb are in one range.
  49  * b) The iova of any master can NOT cross the 4G/8G/12G boundary.
  50  *
  51  * This is the suggested mapping in this SoC:
  52  *
  53  * modules    dma-address-region        larbs-ports
  54  * disp         0 ~ 4G                  larb0/1/2/3
  55  * vcodec      4G ~ 8G                  larb19(21)[1]/21(22)/23
  56  * cam/mdp     8G ~ 12G                 the other larbs.
  57  * N/A         12G ~ 16G
  58  * CCU0   0x24000_0000 ~ 0x243ff_ffff   larb27(24): port 0/1
  59  * CCU1   0x24400_0000 ~ 0x247ff_ffff   larb27(24): port 2/3
  60  *
  61  * This SoC have two MM IOMMU HWs, this is the connected information:
  62  * iommu-vdo: larb0/2/5/9/10/11A/11C/13/16B/17B/19/21
  63  * iommu-vpp: larb1/3/4/6/7/11B/12/14/15/16A/17A/23/27
  64  *
  65  * [1]: This is larb19, but the index is 21 from the SW view.
  66  */
  67
  68 /* MM IOMMU ports */
  69 /* LARB 0 -- VDO-0 */
  70 #define M4U_PORT_L0_DISP_RDMA1                  MTK_M4U_ID(SMI_L0_ID, 0)
  71 #define M4U_PORT_L0_DISP_WDMA0                  MTK_M4U_ID(SMI_L0_ID, 1)
  72 #define M4U_PORT_L0_DISP_OVL0_RDMA0             MTK_M4U_ID(SMI_L0_ID, 2)
  73 #define M4U_PORT_L0_DISP_OVL0_RDMA1             MTK_M4U_ID(SMI_L0_ID, 3)
  74 #define M4U_PORT_L0_DISP_OVL0_HDR               MTK_M4U_ID(SMI_L0_ID, 4)
  75 #define M4U_PORT_L0_DISP_POSTMASK0              MTK_M4U_ID(SMI_L0_ID, 5)
  76 #define M4U_PORT_L0_DISP_FAKE_ENG0              MTK_M4U_ID(SMI_L0_ID, 6)
  77
  78 /* LARB 1 -- VD0-0 */
  79 #define M4U_PORT_L1_DISP_RDMA0                  MTK_M4U_ID(SMI_L1_ID, 0)
  80 #define M4U_PORT_L1_DISP_WDMA1                  MTK_M4U_ID(SMI_L1_ID, 1)
  81 #define M4U_PORT_L1_DISP_OVL1_RDMA0             MTK_M4U_ID(SMI_L1_ID, 2)
  82 #define M4U_PORT_L1_DISP_OVL1_RDMA1             MTK_M4U_ID(SMI_L1_ID, 3)
  83 #define M4U_PORT_L1_DISP_OVL1_HDR               MTK_M4U_ID(SMI_L1_ID, 4)
  84 #define M4U_PORT_L1_DISP_WROT0                  MTK_M4U_ID(SMI_L1_ID, 5)
  85 #define M4U_PORT_L1_DISP_FAKE_ENG1              MTK_M4U_ID(SMI_L1_ID, 6)
  86
  87 /* LARB 2 -- VDO-1 */
  88 #define M4U_PORT_L2_MDP_RDMA0                   MTK_M4U_ID(SMI_L2_ID, 0)
  89 #define M4U_PORT_L2_MDP_RDMA2                   MTK_M4U_ID(SMI_L2_ID, 1)
  90 #define M4U_PORT_L2_MDP_RDMA4                   MTK_M4U_ID(SMI_L2_ID, 2)
  91 #define M4U_PORT_L2_MDP_RDMA6                   MTK_M4U_ID(SMI_L2_ID, 3)
  92 #define M4U_PORT_L2_DISP_FAKE1                  MTK_M4U_ID(SMI_L2_ID, 4)
  93
  94 /* LARB 3 -- VDO-1 */
  95 #define M4U_PORT_L3_MDP_RDMA1                   MTK_M4U_ID(SMI_L3_ID, 0)
  96 #define M4U_PORT_L3_MDP_RDMA3                   MTK_M4U_ID(SMI_L3_ID, 1)
  97 #define M4U_PORT_L3_MDP_RDMA5                   MTK_M4U_ID(SMI_L3_ID, 2)
  98 #define M4U_PORT_L3_MDP_RDMA7                   MTK_M4U_ID(SMI_L3_ID, 3)
  99 #define M4U_PORT_L3_HDR_DS_SMI                  MTK_M4U_ID(SMI_L3_ID, 4)
 100 #define M4U_PORT_L3_HDR_ADL_SMI                 MTK_M4U_ID(SMI_L3_ID, 5)
 101 #define M4U_PORT_L3_DISP_FAKE1                  MTK_M4U_ID(SMI_L3_ID, 6)
 102
 103 /* LARB 4 -- VPP-0 */
 104 #define M4U_PORT_L4_MDP_RDMA                    MTK_M4U_ID(SMI_L4_ID, 0)
 105 #define M4U_PORT_L4_MDP_FG                      MTK_M4U_ID(SMI_L4_ID, 1)
 106 #define M4U_PORT_L4_MDP_OVL                     MTK_M4U_ID(SMI_L4_ID, 2)
 107 #define M4U_PORT_L4_MDP_WROT                    MTK_M4U_ID(SMI_L4_ID, 3)
 108 #define M4U_PORT_L4_FAKE_ENG                    MTK_M4U_ID(SMI_L4_ID, 4)
 109 #define M4U_PORT_L4_DISP_RDMA                   MTK_M4U_ID(SMI_L4_ID, 5)
 110 #define M4U_PORT_L4_DISP_WDMA                   MTK_M4U_ID(SMI_L4_ID, 6)
 111
 112 /* LARB 5 -- VPP-1 */
 113 #define M4U_PORT_L5_SVPP1_MDP_RDMA              MTK_M4U_ID(SMI_L5_ID, 0)
 114 #define M4U_PORT_L5_SVPP1_MDP_FG                MTK_M4U_ID(SMI_L5_ID, 1)
 115 #define M4U_PORT_L5_SVPP1_MDP_OVL               MTK_M4U_ID(SMI_L5_ID, 2)
 116 #define M4U_PORT_L5_SVPP1_MDP_WROT              MTK_M4U_ID(SMI_L5_ID, 3)
 117 #define M4U_PORT_L5_SVPP2_MDP_RDMA              MTK_M4U_ID(SMI_L5_ID, 4)
 118 #define M4U_PORT_L5_SVPP2_MDP_FG                MTK_M4U_ID(SMI_L5_ID, 5)
 119 #define M4U_PORT_L5_SVPP2_MDP_WROT              MTK_M4U_ID(SMI_L5_ID, 6)
 120 #define M4U_PORT_L5_LARB5_FAKE_ENG              MTK_M4U_ID(SMI_L5_ID, 7)
 121
 122 /* LARB 6 -- VPP-1 */
 123 #define M4U_PORT_L6_SVPP3_MDP_RDMA              MTK_M4U_ID(SMI_L6_ID, 0)
 124 #define M4U_PORT_L6_SVPP3_MDP_FG                MTK_M4U_ID(SMI_L6_ID, 1)
 125 #define M4U_PORT_L6_SVPP3_MDP_WROT              MTK_M4U_ID(SMI_L6_ID, 2)
 126 #define M4U_PORT_L6_LARB6_FAKE_ENG              MTK_M4U_ID(SMI_L6_ID, 3)
 127
 128 /* LARB 7 -- WPE */
 129 #define M4U_PORT_L7_WPE_RDMA_0                  MTK_M4U_ID(SMI_L7_ID, 0)
 130 #define M4U_PORT_L7_WPE_RDMA_1                  MTK_M4U_ID(SMI_L7_ID, 1)
 131 #define M4U_PORT_L7_WPE_WDMA_0                  MTK_M4U_ID(SMI_L7_ID, 2)
 132
 133 /* LARB 9 -- IMG-M */
 134 #define M4U_PORT_L9_IMGI_T1_A                   MTK_M4U_ID(SMI_L9_ID, 0)
 135 #define M4U_PORT_L9_UFDI_T1_A                   MTK_M4U_ID(SMI_L9_ID, 1)
 136 #define M4U_PORT_L9_IMGBI_T1_A                  MTK_M4U_ID(SMI_L9_ID, 2)
 137 #define M4U_PORT_L9_IMGCI_T1_A                  MTK_M4U_ID(SMI_L9_ID, 3)
 138 #define M4U_PORT_L9_SMTI_T1_A                   MTK_M4U_ID(SMI_L9_ID, 4)
 139 #define M4U_PORT_L9_SMTI_T4_A                   MTK_M4U_ID(SMI_L9_ID, 5)
 140 #define M4U_PORT_L9_TNCSTI_T1_A                 MTK_M4U_ID(SMI_L9_ID, 6)
 141 #define M4U_PORT_L9_TNCSTI_T4_A                 MTK_M4U_ID(SMI_L9_ID, 7)
 142 #define M4U_PORT_L9_YUVO_T1_A                   MTK_M4U_ID(SMI_L9_ID, 8)
 143 #define M4U_PORT_L9_YUVBO_T1_A                  MTK_M4U_ID(SMI_L9_ID, 9)
 144 #define M4U_PORT_L9_YUVCO_T1_A                  MTK_M4U_ID(SMI_L9_ID, 10)
 145 #define M4U_PORT_L9_TIMGO_T1_A                  MTK_M4U_ID(SMI_L9_ID, 11)
 146 #define M4U_PORT_L9_YUVO_T2_A                   MTK_M4U_ID(SMI_L9_ID, 12)
 147 #define M4U_PORT_L9_YUVO_T5_A                   MTK_M4U_ID(SMI_L9_ID, 13)
 148 #define M4U_PORT_L9_IMGI_T1_B                   MTK_M4U_ID(SMI_L9_ID, 14)
 149 #define M4U_PORT_L9_IMGBI_T1_B                  MTK_M4U_ID(SMI_L9_ID, 15)
 150 #define M4U_PORT_L9_IMGCI_T1_B                  MTK_M4U_ID(SMI_L9_ID, 16)
 151 #define M4U_PORT_L9_SMTI_T4_B                   MTK_M4U_ID(SMI_L9_ID, 17)
 152 #define M4U_PORT_L9_TNCSO_T1_A                  MTK_M4U_ID(SMI_L9_ID, 18)
 153 #define M4U_PORT_L9_SMTO_T1_A                   MTK_M4U_ID(SMI_L9_ID, 19)
 154 #define M4U_PORT_L9_SMTO_T4_A                   MTK_M4U_ID(SMI_L9_ID, 20)
 155 #define M4U_PORT_L9_TNCSTO_T1_A                 MTK_M4U_ID(SMI_L9_ID, 21)
 156 #define M4U_PORT_L9_YUVO_T2_B                   MTK_M4U_ID(SMI_L9_ID, 22)
 157 #define M4U_PORT_L9_YUVO_T5_B                   MTK_M4U_ID(SMI_L9_ID, 23)
 158 #define M4U_PORT_L9_SMTO_T4_B                   MTK_M4U_ID(SMI_L9_ID, 24)
 159
 160 /* LARB 10 -- IMG-D */
 161 #define M4U_PORT_L10_IMGI_D1                    MTK_M4U_ID(SMI_L10_ID, 0)
 162 #define M4U_PORT_L10_IMGBI_D1                   MTK_M4U_ID(SMI_L10_ID, 1)
 163 #define M4U_PORT_L10_IMGCI_D1                   MTK_M4U_ID(SMI_L10_ID, 2)
 164 #define M4U_PORT_L10_IMGDI_D1                   MTK_M4U_ID(SMI_L10_ID, 3)
 165 #define M4U_PORT_L10_DEPI_D1                    MTK_M4U_ID(SMI_L10_ID, 4)
 166 #define M4U_PORT_L10_DMGI_D1                    MTK_M4U_ID(SMI_L10_ID, 5)
 167 #define M4U_PORT_L10_SMTI_D1                    MTK_M4U_ID(SMI_L10_ID, 6)
 168 #define M4U_PORT_L10_RECI_D1                    MTK_M4U_ID(SMI_L10_ID, 7)
 169 #define M4U_PORT_L10_RECI_D1_N                  MTK_M4U_ID(SMI_L10_ID, 8)
 170 #define M4U_PORT_L10_TNRWI_D1                   MTK_M4U_ID(SMI_L10_ID, 9)
 171 #define M4U_PORT_L10_TNRCI_D1                   MTK_M4U_ID(SMI_L10_ID, 10)
 172 #define M4U_PORT_L10_TNRCI_D1_N                 MTK_M4U_ID(SMI_L10_ID, 11)
 173 #define M4U_PORT_L10_IMG4O_D1                   MTK_M4U_ID(SMI_L10_ID, 12)
 174 #define M4U_PORT_L10_IMG4BO_D1                  MTK_M4U_ID(SMI_L10_ID, 13)
 175 #define M4U_PORT_L10_SMTI_D8                    MTK_M4U_ID(SMI_L10_ID, 14)
 176 #define M4U_PORT_L10_SMTO_D1                    MTK_M4U_ID(SMI_L10_ID, 15)
 177 #define M4U_PORT_L10_TNRMO_D1                   MTK_M4U_ID(SMI_L10_ID, 16)
 178 #define M4U_PORT_L10_TNRMO_D1_N                 MTK_M4U_ID(SMI_L10_ID, 17)
 179 #define M4U_PORT_L10_SMTO_D8                    MTK_M4U_ID(SMI_L10_ID, 18)
 180 #define M4U_PORT_L10_DBGO_D1                    MTK_M4U_ID(SMI_L10_ID, 19)
 181
 182 /* LARB 11A -- IMG-D */
 183 #define M4U_PORT_L11A_WPE_RDMA_0                MTK_M4U_ID(SMI_L11A_ID, 0)
 184 #define M4U_PORT_L11A_WPE_RDMA_1                MTK_M4U_ID(SMI_L11A_ID, 1)
 185 #define M4U_PORT_L11A_WPE_RDMA_4P_0             MTK_M4U_ID(SMI_L11A_ID, 2)
 186 #define M4U_PORT_L11A_WPE_RDMA_4P_1             MTK_M4U_ID(SMI_L11A_ID, 3)
 187 #define M4U_PORT_L11A_WPE_CQ0                   MTK_M4U_ID(SMI_L11A_ID, 4)
 188 #define M4U_PORT_L11A_WPE_CQ1                   MTK_M4U_ID(SMI_L11A_ID, 5)
 189 #define M4U_PORT_L11A_PIMGI_P1                  MTK_M4U_ID(SMI_L11A_ID, 6)
 190 #define M4U_PORT_L11A_PIMGBI_P1                 MTK_M4U_ID(SMI_L11A_ID, 7)
 191 #define M4U_PORT_L11A_PIMGCI_P1                 MTK_M4U_ID(SMI_L11A_ID, 8)
 192 #define M4U_PORT_L11A_IMGI_T1_C                 MTK_M4U_ID(SMI_L11A_ID, 9)
 193 #define M4U_PORT_L11A_IMGBI_T1_C                MTK_M4U_ID(SMI_L11A_ID, 10)
 194 #define M4U_PORT_L11A_IMGCI_T1_C                MTK_M4U_ID(SMI_L11A_ID, 11)
 195 #define M4U_PORT_L11A_SMTI_T1_C                 MTK_M4U_ID(SMI_L11A_ID, 12)
 196 #define M4U_PORT_L11A_SMTI_T4_C                 MTK_M4U_ID(SMI_L11A_ID, 13)
 197 #define M4U_PORT_L11A_SMTI_T6_C                 MTK_M4U_ID(SMI_L11A_ID, 14)
 198 #define M4U_PORT_L11A_YUVO_T1_C                 MTK_M4U_ID(SMI_L11A_ID, 15)
 199 #define M4U_PORT_L11A_YUVBO_T1_C                MTK_M4U_ID(SMI_L11A_ID, 16)
 200 #define M4U_PORT_L11A_YUVCO_T1_C                MTK_M4U_ID(SMI_L11A_ID, 17)
 201 #define M4U_PORT_L11A_WPE_WDMA_0                MTK_M4U_ID(SMI_L11A_ID, 18)
 202 #define M4U_PORT_L11A_WPE_WDMA_4P_0             MTK_M4U_ID(SMI_L11A_ID, 19)
 203 #define M4U_PORT_L11A_WROT_P1                   MTK_M4U_ID(SMI_L11A_ID, 20)
 204 #define M4U_PORT_L11A_TCCSO_P1                  MTK_M4U_ID(SMI_L11A_ID, 21)
 205 #define M4U_PORT_L11A_TCCSI_P1                  MTK_M4U_ID(SMI_L11A_ID, 22)
 206 #define M4U_PORT_L11A_TIMGO_T1_C                MTK_M4U_ID(SMI_L11A_ID, 23)
 207 #define M4U_PORT_L11A_YUVO_T2_C                 MTK_M4U_ID(SMI_L11A_ID, 24)
 208 #define M4U_PORT_L11A_YUVO_T5_C                 MTK_M4U_ID(SMI_L11A_ID, 25)
 209 #define M4U_PORT_L11A_SMTO_T1_C                 MTK_M4U_ID(SMI_L11A_ID, 26)
 210 #define M4U_PORT_L11A_SMTO_T4_C                 MTK_M4U_ID(SMI_L11A_ID, 27)
 211 #define M4U_PORT_L11A_SMTO_T6_C                 MTK_M4U_ID(SMI_L11A_ID, 28)
 212 #define M4U_PORT_L11A_DBGO_T1_C                 MTK_M4U_ID(SMI_L11A_ID, 29)
 213
 214 /* LARB 11B -- IMG-D */
 215 #define M4U_PORT_L11B_WPE_RDMA_0                MTK_M4U_ID(SMI_L11B_ID, 0)
 216 #define M4U_PORT_L11B_WPE_RDMA_1                MTK_M4U_ID(SMI_L11B_ID, 1)
 217 #define M4U_PORT_L11B_WPE_RDMA_4P_0             MTK_M4U_ID(SMI_L11B_ID, 2)
 218 #define M4U_PORT_L11B_WPE_RDMA_4P_1             MTK_M4U_ID(SMI_L11B_ID, 3)
 219 #define M4U_PORT_L11B_WPE_CQ0                   MTK_M4U_ID(SMI_L11B_ID, 4)
 220 #define M4U_PORT_L11B_WPE_CQ1                   MTK_M4U_ID(SMI_L11B_ID, 5)
 221 #define M4U_PORT_L11B_PIMGI_P1                  MTK_M4U_ID(SMI_L11B_ID, 6)
 222 #define M4U_PORT_L11B_PIMGBI_P1                 MTK_M4U_ID(SMI_L11B_ID, 7)
 223 #define M4U_PORT_L11B_PIMGCI_P1                 MTK_M4U_ID(SMI_L11B_ID, 8)
 224 #define M4U_PORT_L11B_IMGI_T1_C                 MTK_M4U_ID(SMI_L11B_ID, 9)
 225 #define M4U_PORT_L11B_IMGBI_T1_C                MTK_M4U_ID(SMI_L11B_ID, 10)
 226 #define M4U_PORT_L11B_IMGCI_T1_C                MTK_M4U_ID(SMI_L11B_ID, 11)
 227 #define M4U_PORT_L11B_SMTI_T1_C                 MTK_M4U_ID(SMI_L11B_ID, 12)
 228 #define M4U_PORT_L11B_SMTI_T4_C                 MTK_M4U_ID(SMI_L11B_ID, 13)
 229 #define M4U_PORT_L11B_SMTI_T6_C                 MTK_M4U_ID(SMI_L11B_ID, 14)
 230 #define M4U_PORT_L11B_YUVO_T1_C                 MTK_M4U_ID(SMI_L11B_ID, 15)
 231 #define M4U_PORT_L11B_YUVBO_T1_C                MTK_M4U_ID(SMI_L11B_ID, 16)
 232 #define M4U_PORT_L11B_YUVCO_T1_C                MTK_M4U_ID(SMI_L11B_ID, 17)
 233 #define M4U_PORT_L11B_WPE_WDMA_0                MTK_M4U_ID(SMI_L11B_ID, 18)
 234 #define M4U_PORT_L11B_WPE_WDMA_4P_0             MTK_M4U_ID(SMI_L11B_ID, 19)
 235 #define M4U_PORT_L11B_WROT_P1                   MTK_M4U_ID(SMI_L11B_ID, 20)
 236 #define M4U_PORT_L11B_TCCSO_P1                  MTK_M4U_ID(SMI_L11B_ID, 21)
 237 #define M4U_PORT_L11B_TCCSI_P1                  MTK_M4U_ID(SMI_L11B_ID, 22)
 238 #define M4U_PORT_L11B_TIMGO_T1_C                MTK_M4U_ID(SMI_L11B_ID, 23)
 239 #define M4U_PORT_L11B_YUVO_T2_C                 MTK_M4U_ID(SMI_L11B_ID, 24)
 240 #define M4U_PORT_L11B_YUVO_T5_C                 MTK_M4U_ID(SMI_L11B_ID, 25)
 241 #define M4U_PORT_L11B_SMTO_T1_C                 MTK_M4U_ID(SMI_L11B_ID, 26)
 242 #define M4U_PORT_L11B_SMTO_T4_C                 MTK_M4U_ID(SMI_L11B_ID, 27)
 243 #define M4U_PORT_L11B_SMTO_T6_C                 MTK_M4U_ID(SMI_L11B_ID, 28)
 244 #define M4U_PORT_L11B_DBGO_T1_C                 MTK_M4U_ID(SMI_L11B_ID, 29)
 245
 246 /* LARB 11C -- IMG-D */
 247 #define M4U_PORT_L11C_WPE_RDMA_0                MTK_M4U_ID(SMI_L11C_ID, 0)
 248 #define M4U_PORT_L11C_WPE_RDMA_1                MTK_M4U_ID(SMI_L11C_ID, 1)
 249 #define M4U_PORT_L11C_WPE_RDMA_4P_0             MTK_M4U_ID(SMI_L11C_ID, 2)
 250 #define M4U_PORT_L11C_WPE_RDMA_4P_1             MTK_M4U_ID(SMI_L11C_ID, 3)
 251 #define M4U_PORT_L11C_WPE_CQ0                   MTK_M4U_ID(SMI_L11C_ID, 4)
 252 #define M4U_PORT_L11C_WPE_CQ1                   MTK_M4U_ID(SMI_L11C_ID, 5)
 253 #define M4U_PORT_L11C_PIMGI_P1                  MTK_M4U_ID(SMI_L11C_ID, 6)
 254 #define M4U_PORT_L11C_PIMGBI_P1                 MTK_M4U_ID(SMI_L11C_ID, 7)
 255 #define M4U_PORT_L11C_PIMGCI_P1                 MTK_M4U_ID(SMI_L11C_ID, 8)
 256 #define M4U_PORT_L11C_IMGI_T1_C                 MTK_M4U_ID(SMI_L11C_ID, 9)
 257 #define M4U_PORT_L11C_IMGBI_T1_C                MTK_M4U_ID(SMI_L11C_ID, 10)
 258 #define M4U_PORT_L11C_IMGCI_T1_C                MTK_M4U_ID(SMI_L11C_ID, 11)
 259 #define M4U_PORT_L11C_SMTI_T1_C                 MTK_M4U_ID(SMI_L11C_ID, 12)
 260 #define M4U_PORT_L11C_SMTI_T4_C                 MTK_M4U_ID(SMI_L11C_ID, 13)
 261 #define M4U_PORT_L11C_SMTI_T6_C                 MTK_M4U_ID(SMI_L11C_ID, 14)
 262 #define M4U_PORT_L11C_YUVO_T1_C                 MTK_M4U_ID(SMI_L11C_ID, 15)
 263 #define M4U_PORT_L11C_YUVBO_T1_C                MTK_M4U_ID(SMI_L11C_ID, 16)
 264 #define M4U_PORT_L11C_YUVCO_T1_C                MTK_M4U_ID(SMI_L11C_ID, 17)
 265 #define M4U_PORT_L11C_WPE_WDMA_0                MTK_M4U_ID(SMI_L11C_ID, 18)
 266 #define M4U_PORT_L11C_WPE_WDMA_4P_0             MTK_M4U_ID(SMI_L11C_ID, 19)
 267 #define M4U_PORT_L11C_WROT_P1                   MTK_M4U_ID(SMI_L11C_ID, 20)
 268 #define M4U_PORT_L11C_TCCSO_P1                  MTK_M4U_ID(SMI_L11C_ID, 21)
 269 #define M4U_PORT_L11C_TCCSI_P1                  MTK_M4U_ID(SMI_L11C_ID, 22)
 270 #define M4U_PORT_L11C_TIMGO_T1_C                MTK_M4U_ID(SMI_L11C_ID, 23)
 271 #define M4U_PORT_L11C_YUVO_T2_C                 MTK_M4U_ID(SMI_L11C_ID, 24)
 272 #define M4U_PORT_L11C_YUVO_T5_C                 MTK_M4U_ID(SMI_L11C_ID, 25)
 273 #define M4U_PORT_L11C_SMTO_T1_C                 MTK_M4U_ID(SMI_L11C_ID, 26)
 274 #define M4U_PORT_L11C_SMTO_T4_C                 MTK_M4U_ID(SMI_L11C_ID, 27)
 275 #define M4U_PORT_L11C_SMTO_T6_C                 MTK_M4U_ID(SMI_L11C_ID, 28)
 276 #define M4U_PORT_L11C_DBGO_T1_C                 MTK_M4U_ID(SMI_L11C_ID, 29)
 277
 278 /* LARB 12 -- IPE */
 279 #define M4U_PORT_L12_FDVT_RDA_0                 MTK_M4U_ID(SMI_L12_ID, 0)
 280 #define M4U_PORT_L12_FDVT_RDB_0                 MTK_M4U_ID(SMI_L12_ID, 1)
 281 #define M4U_PORT_L12_FDVT_WRA_0                 MTK_M4U_ID(SMI_L12_ID, 2)
 282 #define M4U_PORT_L12_FDVT_WRB_0                 MTK_M4U_ID(SMI_L12_ID, 3)
 283 #define M4U_PORT_L12_ME_RDMA                    MTK_M4U_ID(SMI_L12_ID, 4)
 284 #define M4U_PORT_L12_ME_WDMA                    MTK_M4U_ID(SMI_L12_ID, 5)
 285 #define M4U_PORT_L12_DVS_RDMA                   MTK_M4U_ID(SMI_L12_ID, 6)
 286 #define M4U_PORT_L12_DVS_WDMA                   MTK_M4U_ID(SMI_L12_ID, 7)
 287 #define M4U_PORT_L12_DVP_RDMA                   MTK_M4U_ID(SMI_L12_ID, 8)
 288 #define M4U_PORT_L12_DVP_WDMA                   MTK_M4U_ID(SMI_L12_ID, 9)
 289 #define M4U_PORT_L12_FDVT_2ND_RDA_0             MTK_M4U_ID(SMI_L12_ID, 10)
 290 #define M4U_PORT_L12_FDVT_2ND_RDB_0             MTK_M4U_ID(SMI_L12_ID, 11)
 291 #define M4U_PORT_L12_FDVT_2ND_WRA_0             MTK_M4U_ID(SMI_L12_ID, 12)
 292 #define M4U_PORT_L12_FDVT_2ND_WRB_0             MTK_M4U_ID(SMI_L12_ID, 13)
 293 #define M4U_PORT_L12_DHZEI_E1                   MTK_M4U_ID(SMI_L12_ID, 14)
 294 #define M4U_PORT_L12_DHZEO_E1                   MTK_M4U_ID(SMI_L12_ID, 15)
 295
 296 /* LARB 13 -- CAM-1 */
 297 #define M4U_PORT_L13_CAMSV_CQI_E1               MTK_M4U_ID(SMI_L13_ID, 0)
 298 #define M4U_PORT_L13_CAMSV_CQI_E2               MTK_M4U_ID(SMI_L13_ID, 1)
 299 #define M4U_PORT_L13_GCAMSV_A_IMGO_1            MTK_M4U_ID(SMI_L13_ID, 2)
 300 #define M4U_PORT_L13_GCAMSV_C_IMGO_1            MTK_M4U_ID(SMI_L13_ID, 3)
 301 #define M4U_PORT_L13_GCAMSV_A_IMGO_2            MTK_M4U_ID(SMI_L13_ID, 4)
 302 #define M4U_PORT_L13_GCAMSV_C_IMGO_2            MTK_M4U_ID(SMI_L13_ID, 5)
 303 #define M4U_PORT_L13_PDAI_A_0                   MTK_M4U_ID(SMI_L13_ID, 6)
 304 #define M4U_PORT_L13_PDAI_A_1                   MTK_M4U_ID(SMI_L13_ID, 7)
 305 #define M4U_PORT_L13_CAMSV_CQI_B_E1             MTK_M4U_ID(SMI_L13_ID, 8)
 306 #define M4U_PORT_L13_CAMSV_CQI_B_E2             MTK_M4U_ID(SMI_L13_ID, 9)
 307 #define M4U_PORT_L13_CAMSV_CQI_C_E1             MTK_M4U_ID(SMI_L13_ID, 10)
 308 #define M4U_PORT_L13_CAMSV_CQI_C_E2             MTK_M4U_ID(SMI_L13_ID, 11)
 309 #define M4U_PORT_L13_GCAMSV_E_IMGO_1            MTK_M4U_ID(SMI_L13_ID, 12)
 310 #define M4U_PORT_L13_GCAMSV_E_IMGO_2            MTK_M4U_ID(SMI_L13_ID, 13)
 311 #define M4U_PORT_L13_GCAMSV_A_UFEO_1            MTK_M4U_ID(SMI_L13_ID, 14)
 312 #define M4U_PORT_L13_GCAMSV_C_UFEO_1            MTK_M4U_ID(SMI_L13_ID, 15)
 313 #define M4U_PORT_L13_GCAMSV_A_UFEO_2            MTK_M4U_ID(SMI_L13_ID, 16)
 314 #define M4U_PORT_L13_GCAMSV_C_UFEO_2            MTK_M4U_ID(SMI_L13_ID, 17)
 315 #define M4U_PORT_L13_GCAMSV_E_UFEO_1            MTK_M4U_ID(SMI_L13_ID, 18)
 316 #define M4U_PORT_L13_GCAMSV_E_UFEO_2            MTK_M4U_ID(SMI_L13_ID, 19)
 317 #define M4U_PORT_L13_GCAMSV_G_IMGO_1            MTK_M4U_ID(SMI_L13_ID, 20)
 318 #define M4U_PORT_L13_GCAMSV_G_IMGO_2            MTK_M4U_ID(SMI_L13_ID, 21)
 319 #define M4U_PORT_L13_PDAO_A                     MTK_M4U_ID(SMI_L13_ID, 22)
 320 #define M4U_PORT_L13_PDAO_C                     MTK_M4U_ID(SMI_L13_ID, 23)
 321
 322 /* LARB 14 -- CAM-1 */
 323 #define M4U_PORT_L14_GCAMSV_B_IMGO_1            MTK_M4U_ID(SMI_L14_ID, 0)
 324 #define M4U_PORT_L14_GCAMSV_B_IMGO_2            MTK_M4U_ID(SMI_L14_ID, 1)
 325 #define M4U_PORT_L14_SCAMSV_A_IMGO_1            MTK_M4U_ID(SMI_L14_ID, 2)
 326 #define M4U_PORT_L14_SCAMSV_A_IMGO_2            MTK_M4U_ID(SMI_L14_ID, 3)
 327 #define M4U_PORT_L14_SCAMSV_B_IMGO_1            MTK_M4U_ID(SMI_L14_ID, 4)
 328 #define M4U_PORT_L14_SCAMSV_B_IMGO_2            MTK_M4U_ID(SMI_L14_ID, 5)
 329 #define M4U_PORT_L14_PDAI_B_0                   MTK_M4U_ID(SMI_L14_ID, 6)
 330 #define M4U_PORT_L14_PDAI_B_1                   MTK_M4U_ID(SMI_L14_ID, 7)
 331 #define M4U_PORT_L14_GCAMSV_D_IMGO_1            MTK_M4U_ID(SMI_L14_ID, 8)
 332 #define M4U_PORT_L14_GCAMSV_D_IMGO_2            MTK_M4U_ID(SMI_L14_ID, 9)
 333 #define M4U_PORT_L14_GCAMSV_F_IMGO_1            MTK_M4U_ID(SMI_L14_ID, 10)
 334 #define M4U_PORT_L14_GCAMSV_F_IMGO_2            MTK_M4U_ID(SMI_L14_ID, 11)
 335 #define M4U_PORT_L14_GCAMSV_H_IMGO_1            MTK_M4U_ID(SMI_L14_ID, 12)
 336 #define M4U_PORT_L14_GCAMSV_H_IMGO_2            MTK_M4U_ID(SMI_L14_ID, 13)
 337 #define M4U_PORT_L14_GCAMSV_B_UFEO_1            MTK_M4U_ID(SMI_L14_ID, 14)
 338 #define M4U_PORT_L14_GCAMSV_B_UFEO_2            MTK_M4U_ID(SMI_L14_ID, 15)
 339 #define M4U_PORT_L14_GCAMSV_D_UFEO_1            MTK_M4U_ID(SMI_L14_ID, 16)
 340 #define M4U_PORT_L14_GCAMSV_D_UFEO_2            MTK_M4U_ID(SMI_L14_ID, 17)
 341 #define M4U_PORT_L14_PDAO_B                     MTK_M4U_ID(SMI_L14_ID, 18)
 342 #define M4U_PORT_L14_IPUI                       MTK_M4U_ID(SMI_L14_ID, 19)
 343 #define M4U_PORT_L14_IPUO                       MTK_M4U_ID(SMI_L14_ID, 20)
 344 #define M4U_PORT_L14_IPU3O                      MTK_M4U_ID(SMI_L14_ID, 21)
 345 #define M4U_PORT_L14_FAKE                       MTK_M4U_ID(SMI_L14_ID, 22)
 346
 347 /* LARB 15 -- IMG-D */
 348 #define M4U_PORT_L15_VIPI_D1                    MTK_M4U_ID(SMI_L15_ID, 0)
 349 #define M4U_PORT_L15_VIPBI_D1                   MTK_M4U_ID(SMI_L15_ID, 1)
 350 #define M4U_PORT_L15_SMTI_D6                    MTK_M4U_ID(SMI_L15_ID, 2)
 351 #define M4U_PORT_L15_TNCSTI_D1                  MTK_M4U_ID(SMI_L15_ID, 3)
 352 #define M4U_PORT_L15_TNCSTI_D4                  MTK_M4U_ID(SMI_L15_ID, 4)
 353 #define M4U_PORT_L15_SMTI_D4                    MTK_M4U_ID(SMI_L15_ID, 5)
 354 #define M4U_PORT_L15_IMG3O_D1                   MTK_M4U_ID(SMI_L15_ID, 6)
 355 #define M4U_PORT_L15_IMG3BO_D1                  MTK_M4U_ID(SMI_L15_ID, 7)
 356 #define M4U_PORT_L15_IMG3CO_D1                  MTK_M4U_ID(SMI_L15_ID, 8)
 357 #define M4U_PORT_L15_IMG2O_D1                   MTK_M4U_ID(SMI_L15_ID, 9)
 358 #define M4U_PORT_L15_SMTI_D9                    MTK_M4U_ID(SMI_L15_ID, 10)
 359 #define M4U_PORT_L15_SMTO_D4                    MTK_M4U_ID(SMI_L15_ID, 11)
 360 #define M4U_PORT_L15_FEO_D1                     MTK_M4U_ID(SMI_L15_ID, 12)
 361 #define M4U_PORT_L15_TNCSO_D1                   MTK_M4U_ID(SMI_L15_ID, 13)
 362 #define M4U_PORT_L15_TNCSTO_D1                  MTK_M4U_ID(SMI_L15_ID, 14)
 363 #define M4U_PORT_L15_SMTO_D6                    MTK_M4U_ID(SMI_L15_ID, 15)
 364 #define M4U_PORT_L15_SMTO_D9                    MTK_M4U_ID(SMI_L15_ID, 16)
 365 #define M4U_PORT_L15_TNCO_D1                    MTK_M4U_ID(SMI_L15_ID, 17)
 366 #define M4U_PORT_L15_TNCO_D1_N                  MTK_M4U_ID(SMI_L15_ID, 18)
 367
 368 /* LARB 16A -- CAM */
 369 #define M4U_PORT_L16A_IMGO_R1                   MTK_M4U_ID(SMI_L16A_ID, 0)
 370 #define M4U_PORT_L16A_CQI_R1                    MTK_M4U_ID(SMI_L16A_ID, 1)
 371 #define M4U_PORT_L16A_CQI_R2                    MTK_M4U_ID(SMI_L16A_ID, 2)
 372 #define M4U_PORT_L16A_BPCI_R1                   MTK_M4U_ID(SMI_L16A_ID, 3)
 373 #define M4U_PORT_L16A_LSCI_R1                   MTK_M4U_ID(SMI_L16A_ID, 4)
 374 #define M4U_PORT_L16A_RAWI_R2                   MTK_M4U_ID(SMI_L16A_ID, 5)
 375 #define M4U_PORT_L16A_RAWI_R3                   MTK_M4U_ID(SMI_L16A_ID, 6)
 376 #define M4U_PORT_L16A_UFDI_R2                   MTK_M4U_ID(SMI_L16A_ID, 7)
 377 #define M4U_PORT_L16A_UFDI_R3                   MTK_M4U_ID(SMI_L16A_ID, 8)
 378 #define M4U_PORT_L16A_RAWI_R4                   MTK_M4U_ID(SMI_L16A_ID, 9)
 379 #define M4U_PORT_L16A_RAWI_R5                   MTK_M4U_ID(SMI_L16A_ID, 10)
 380 #define M4U_PORT_L16A_AAI_R1                    MTK_M4U_ID(SMI_L16A_ID, 11)
 381 #define M4U_PORT_L16A_UFDI_R5                   MTK_M4U_ID(SMI_L16A_ID, 12)
 382 #define M4U_PORT_L16A_FHO_R1                    MTK_M4U_ID(SMI_L16A_ID, 13)
 383 #define M4U_PORT_L16A_AAO_R1                    MTK_M4U_ID(SMI_L16A_ID, 14)
 384 #define M4U_PORT_L16A_TSFSO_R1                  MTK_M4U_ID(SMI_L16A_ID, 15)
 385 #define M4U_PORT_L16A_FLKO_R1                   MTK_M4U_ID(SMI_L16A_ID, 16)
 386
 387 /* LARB 16B -- CAM */
 388 #define M4U_PORT_L16B_IMGO_R1                   MTK_M4U_ID(SMI_L16B_ID, 0)
 389 #define M4U_PORT_L16B_CQI_R1                    MTK_M4U_ID(SMI_L16B_ID, 1)
 390 #define M4U_PORT_L16B_CQI_R2                    MTK_M4U_ID(SMI_L16B_ID, 2)
 391 #define M4U_PORT_L16B_BPCI_R1                   MTK_M4U_ID(SMI_L16B_ID, 3)
 392 #define M4U_PORT_L16B_LSCI_R1                   MTK_M4U_ID(SMI_L16B_ID, 4)
 393 #define M4U_PORT_L16B_RAWI_R2                   MTK_M4U_ID(SMI_L16B_ID, 5)
 394 #define M4U_PORT_L16B_RAWI_R3                   MTK_M4U_ID(SMI_L16B_ID, 6)
 395 #define M4U_PORT_L16B_UFDI_R2                   MTK_M4U_ID(SMI_L16B_ID, 7)
 396 #define M4U_PORT_L16B_UFDI_R3                   MTK_M4U_ID(SMI_L16B_ID, 8)
 397 #define M4U_PORT_L16B_RAWI_R4                   MTK_M4U_ID(SMI_L16B_ID, 9)
 398 #define M4U_PORT_L16B_RAWI_R5                   MTK_M4U_ID(SMI_L16B_ID, 10)
 399 #define M4U_PORT_L16B_AAI_R1                    MTK_M4U_ID(SMI_L16B_ID, 11)
 400 #define M4U_PORT_L16B_UFDI_R5                   MTK_M4U_ID(SMI_L16B_ID, 12)
 401 #define M4U_PORT_L16B_FHO_R1                    MTK_M4U_ID(SMI_L16B_ID, 13)
 402 #define M4U_PORT_L16B_AAO_R1                    MTK_M4U_ID(SMI_L16B_ID, 14)
 403 #define M4U_PORT_L16B_TSFSO_R1                  MTK_M4U_ID(SMI_L16B_ID, 15)
 404 #define M4U_PORT_L16B_FLKO_R1                   MTK_M4U_ID(SMI_L16B_ID, 16)
 405
 406 /* LARB 17A -- CAM */
 407 #define M4U_PORT_L17A_YUVO_R1                   MTK_M4U_ID(SMI_L17A_ID, 0)
 408 #define M4U_PORT_L17A_YUVO_R3                   MTK_M4U_ID(SMI_L17A_ID, 1)
 409 #define M4U_PORT_L17A_YUVCO_R1                  MTK_M4U_ID(SMI_L17A_ID, 2)
 410 #define M4U_PORT_L17A_YUVO_R2                   MTK_M4U_ID(SMI_L17A_ID, 3)
 411 #define M4U_PORT_L17A_RZH1N2TO_R1               MTK_M4U_ID(SMI_L17A_ID, 4)
 412 #define M4U_PORT_L17A_DRZS4NO_R1                MTK_M4U_ID(SMI_L17A_ID, 5)
 413 #define M4U_PORT_L17A_TNCSO_R1                  MTK_M4U_ID(SMI_L17A_ID, 6)
 414
 415 /* LARB 17B -- CAM */
 416 #define M4U_PORT_L17B_YUVO_R1                   MTK_M4U_ID(SMI_L17B_ID, 0)
 417 #define M4U_PORT_L17B_YUVO_R3                   MTK_M4U_ID(SMI_L17B_ID, 1)
 418 #define M4U_PORT_L17B_YUVCO_R1                  MTK_M4U_ID(SMI_L17B_ID, 2)
 419 #define M4U_PORT_L17B_YUVO_R2                   MTK_M4U_ID(SMI_L17B_ID, 3)
 420 #define M4U_PORT_L17B_RZH1N2TO_R1               MTK_M4U_ID(SMI_L17B_ID, 4)
 421 #define M4U_PORT_L17B_DRZS4NO_R1                MTK_M4U_ID(SMI_L17B_ID, 5)
 422 #define M4U_PORT_L17B_TNCSO_R1                  MTK_M4U_ID(SMI_L17B_ID, 6)
 423
 424 /* LARB 19 -- VENC */
 425 #define M4U_PORT_L19_VENC_RCPU                  MTK_M4U_ID(SMI_L19_ID, 0)
 426 #define M4U_PORT_L19_VENC_REC                   MTK_M4U_ID(SMI_L19_ID, 1)
 427 #define M4U_PORT_L19_VENC_BSDMA                 MTK_M4U_ID(SMI_L19_ID, 2)
 428 #define M4U_PORT_L19_VENC_SV_COMV               MTK_M4U_ID(SMI_L19_ID, 3)
 429 #define M4U_PORT_L19_VENC_RD_COMV               MTK_M4U_ID(SMI_L19_ID, 4)
 430 #define M4U_PORT_L19_VENC_NBM_RDMA              MTK_M4U_ID(SMI_L19_ID, 5)
 431 #define M4U_PORT_L19_VENC_NBM_RDMA_LITE         MTK_M4U_ID(SMI_L19_ID, 6)
 432 #define M4U_PORT_L19_JPGENC_Y_RDMA              MTK_M4U_ID(SMI_L19_ID, 7)
 433 #define M4U_PORT_L19_JPGENC_C_RDMA              MTK_M4U_ID(SMI_L19_ID, 8)
 434 #define M4U_PORT_L19_JPGENC_Q_TABLE             MTK_M4U_ID(SMI_L19_ID, 9)
 435 #define M4U_PORT_L19_VENC_SUB_W_LUMA            MTK_M4U_ID(SMI_L19_ID, 10)
 436 #define M4U_PORT_L19_VENC_FCS_NBM_RDMA          MTK_M4U_ID(SMI_L19_ID, 11)
 437 #define M4U_PORT_L19_JPGENC_BSDMA               MTK_M4U_ID(SMI_L19_ID, 12)
 438 #define M4U_PORT_L19_JPGDEC_WDMA_0              MTK_M4U_ID(SMI_L19_ID, 13)
 439 #define M4U_PORT_L19_JPGDEC_BSDMA_0             MTK_M4U_ID(SMI_L19_ID, 14)
 440 #define M4U_PORT_L19_VENC_NBM_WDMA              MTK_M4U_ID(SMI_L19_ID, 15)
 441 #define M4U_PORT_L19_VENC_NBM_WDMA_LITE         MTK_M4U_ID(SMI_L19_ID, 16)
 442 #define M4U_PORT_L19_VENC_FCS_NBM_WDMA          MTK_M4U_ID(SMI_L19_ID, 17)
 443 #define M4U_PORT_L19_JPGDEC_WDMA_1              MTK_M4U_ID(SMI_L19_ID, 18)
 444 #define M4U_PORT_L19_JPGDEC_BSDMA_1             MTK_M4U_ID(SMI_L19_ID, 19)
 445 #define M4U_PORT_L19_JPGDEC_HUFF_OFFSET_1       MTK_M4U_ID(SMI_L19_ID, 20)
 446 #define M4U_PORT_L19_JPGDEC_HUFF_OFFSET_0       MTK_M4U_ID(SMI_L19_ID, 21)
 447 #define M4U_PORT_L19_VENC_CUR_LUMA              MTK_M4U_ID(SMI_L19_ID, 22)
 448 #define M4U_PORT_L19_VENC_CUR_CHROMA            MTK_M4U_ID(SMI_L19_ID, 23)
 449 #define M4U_PORT_L19_VENC_REF_LUMA              MTK_M4U_ID(SMI_L19_ID, 24)
 450 #define M4U_PORT_L19_VENC_REF_CHROMA            MTK_M4U_ID(SMI_L19_ID, 25)
 451 #define M4U_PORT_L19_VENC_SUB_R_LUMA            MTK_M4U_ID(SMI_L19_ID, 26)
 452
 453 /* LARB 21 -- VDEC-CORE0 */
 454 #define M4U_PORT_L21_HW_VDEC_MC_EXT             MTK_M4U_ID(SMI_L21_ID, 0)
 455 #define M4U_PORT_L21_HW_VDEC_UFO_EXT            MTK_M4U_ID(SMI_L21_ID, 1)
 456 #define M4U_PORT_L21_HW_VDEC_PP_EXT             MTK_M4U_ID(SMI_L21_ID, 2)
 457 #define M4U_PORT_L21_HW_VDEC_PRED_RD_EXT        MTK_M4U_ID(SMI_L21_ID, 3)
 458 #define M4U_PORT_L21_HW_VDEC_PRED_WR_EXT        MTK_M4U_ID(SMI_L21_ID, 4)
 459 #define M4U_PORT_L21_HW_VDEC_PPWRAP_EXT         MTK_M4U_ID(SMI_L21_ID, 5)
 460 #define M4U_PORT_L21_HW_VDEC_TILE_EXT           MTK_M4U_ID(SMI_L21_ID, 6)
 461 #define M4U_PORT_L21_HW_VDEC_VLD_EXT            MTK_M4U_ID(SMI_L21_ID, 7)
 462 #define M4U_PORT_L21_HW_VDEC_VLD2_EXT           MTK_M4U_ID(SMI_L21_ID, 8)
 463 #define M4U_PORT_L21_HW_VDEC_AVC_MV_EXT         MTK_M4U_ID(SMI_L21_ID, 9)
 464 #define M4U_PORT_L21_HW_VDEC_UFO_EXT_C          MTK_M4U_ID(SMI_L21_ID, 10)
 465
 466 /* LARB 23 -- VDEC-SOC */
 467 #define M4U_PORT_L23_HW_VDEC_LAT0_VLD_EXT       MTK_M4U_ID(SMI_L23_ID, 0)
 468 #define M4U_PORT_L23_HW_VDEC_LAT0_VLD2_EXT      MTK_M4U_ID(SMI_L23_ID, 1)
 469 #define M4U_PORT_L23_HW_VDEC_LAT0_AVC_MV_EXT    MTK_M4U_ID(SMI_L23_ID, 2)
 470 #define M4U_PORT_L23_HW_VDEC_LAT0_PRED_RD_EXT   MTK_M4U_ID(SMI_L23_ID, 3)
 471 #define M4U_PORT_L23_HW_VDEC_LAT0_TILE_EXT      MTK_M4U_ID(SMI_L23_ID, 4)
 472 #define M4U_PORT_L23_HW_VDEC_LAT0_WDMA_EXT      MTK_M4U_ID(SMI_L23_ID, 5)
 473 #define M4U_PORT_L23_HW_VDEC_UFO_ENC_EXT        MTK_M4U_ID(SMI_L23_ID, 6)
 474 #define M4U_PORT_L23_HW_VDEC_UFO_ENC_EXT_C      MTK_M4U_ID(SMI_L23_ID, 7)
 475 #define M4U_PORT_L23_HW_VDEC_MC_EXT_C           MTK_M4U_ID(SMI_L23_ID, 8)
 476
 477 /* LARB 27 -- CCU */
 478 #define M4U_PORT_L27_CCUI                       MTK_M4U_ID(SMI_L27_ID, 0)
 479 #define M4U_PORT_L27_CCUO                       MTK_M4U_ID(SMI_L27_ID, 1)
 480 #define M4U_PORT_L27_CCUI2                      MTK_M4U_ID(SMI_L27_ID, 2)
 481 #define M4U_PORT_L27_CCUO2                      MTK_M4U_ID(SMI_L27_ID, 3)
 482
 483 /* LARB 28 -- AXI-CCU */
 484 #define M4U_PORT_L28_CCU_AXI_0                  MTK_M4U_ID(SMI_L28_ID, 0)
 485
 486 /* infra/peri */
 487 #define IFR_IOMMU_PORT_PCIE_0                   MTK_IFAIOMMU_PERI_ID(0)
 488
 489 #endif