GNU Linux-libre 6.9.1-gnu
[releases.git] / include / dt-bindings / clock / r9a07g043-cpg.h
1 /* SPDX-License-Identifier: (GPL-2.0-only OR BSD-2-Clause)
2  *
3  * Copyright (C) 2022 Renesas Electronics Corp.
4  */
5 #ifndef __DT_BINDINGS_CLOCK_R9A07G043_CPG_H__
6 #define __DT_BINDINGS_CLOCK_R9A07G043_CPG_H__
7
8 #include <dt-bindings/clock/renesas-cpg-mssr.h>
9
10 /* R9A07G043 CPG Core Clocks */
11 #define R9A07G043_CLK_I                 0
12 #define R9A07G043_CLK_I2                1
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21 #define R9A07G043_CLK_HP                10
22 #define R9A07G043_CLK_TSU               11
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30
31 /* R9A07G043 Module Clocks */
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39 #define R9A07G043_GIC600_GICCLK         7       /* RZ/G2UL Only */
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41 #define R9A07G043_IA55_PCLK             9       /* RZ/G2UL Only */
42 #define R9A07G043_MHU_PCLK              10      /* RZ/G2UL Only */
43 #define R9A07G043_SYC_CNT_CLK           11
44 #define R9A07G043_DMAC_ACLK             12
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54 #define R9A07G043_WDT2_CLK              22      /* RZ/G2UL Only */
55 #define R9A07G043_SPI_CLK2              23
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66 #define R9A07G043_ISU_PCLK              34      /* RZ/G2UL Only */
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70 #define R9A07G043_CRU_ACLK              38      /* RZ/G2UL Only */
71 #define R9A07G043_LCDC_CLK_A            39      /* RZ/G2UL Only */
72 #define R9A07G043_LCDC_CLK_P            40      /* RZ/G2UL Only */
73 #define R9A07G043_LCDC_CLK_D            41      /* RZ/G2UL Only */
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81 #define R9A07G043_SSI3_PCLK_SFR         49
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83 #define R9A07G043_USB_U2H0_HCLK         51
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112 #define R9A07G043_NCEPLDM_ACLK          80      /* RZ/Five Only */
113 #define R9A07G043_NCEPLDM_TCK           81      /* RZ/Five Only */
114 #define R9A07G043_NCEPLMT_ACLK          82      /* RZ/Five Only */
115 #define R9A07G043_NCEPLIC_ACLK          83      /* RZ/Five Only */
116 #define R9A07G043_AX45MP_CORE0_CLK      84      /* RZ/Five Only */
117 #define R9A07G043_AX45MP_ACLK           85      /* RZ/Five Only */
118 #define R9A07G043_IAX45_CLK             86      /* RZ/Five Only */
119 #define R9A07G043_IAX45_PCLK            87      /* RZ/Five Only */
120
121 /* R9A07G043 Resets */
122 #define R9A07G043_CA55_RST_1_0          0       /* RZ/G2UL Only */
123 #define R9A07G043_CA55_RST_1_1          1       /* RZ/G2UL Only */
124 #define R9A07G043_CA55_RST_3_0          2       /* RZ/G2UL Only */
125 #define R9A07G043_CA55_RST_3_1          3       /* RZ/G2UL Only */
126 #define R9A07G043_CA55_RST_4            4       /* RZ/G2UL Only */
127 #define R9A07G043_CA55_RST_5            5       /* RZ/G2UL Only */
128 #define R9A07G043_CA55_RST_6            6       /* RZ/G2UL Only */
129 #define R9A07G043_CA55_RST_7            7       /* RZ/G2UL Only */
130 #define R9A07G043_CA55_RST_8            8       /* RZ/G2UL Only */
131 #define R9A07G043_CA55_RST_9            9       /* RZ/G2UL Only */
132 #define R9A07G043_CA55_RST_10           10      /* RZ/G2UL Only */
133 #define R9A07G043_CA55_RST_11           11      /* RZ/G2UL Only */
134 #define R9A07G043_CA55_RST_12           12      /* RZ/G2UL Only */
135 #define R9A07G043_GIC600_GICRESET_N     13      /* RZ/G2UL Only */
136 #define R9A07G043_GIC600_DBG_GICRESET_N 14      /* RZ/G2UL Only */
137 #define R9A07G043_IA55_RESETN           15      /* RZ/G2UL Only */
138 #define R9A07G043_MHU_RESETN            16      /* RZ/G2UL Only */
139 #define R9A07G043_DMAC_ARESETN          17
140 #define R9A07G043_DMAC_RST_ASYNC        18
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142 #define R9A07G043_OSTM0_PRESETZ         20
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149 #define R9A07G043_SPI_RST               27
150 #define R9A07G043_SDHI0_IXRST           28
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153 #define R9A07G043_ISU_PRESETN           31      /* RZ/G2UL Only */
154 #define R9A07G043_CRU_CMN_RSTB          32      /* RZ/G2UL Only */
155 #define R9A07G043_CRU_PRESETN           33      /* RZ/G2UL Only */
156 #define R9A07G043_CRU_ARESETN           34      /* RZ/G2UL Only */
157 #define R9A07G043_LCDC_RESET_N          35      /* RZ/G2UL Only */
158 #define R9A07G043_SSI0_RST_M2_REG       36
159 #define R9A07G043_SSI1_RST_M2_REG       37
160 #define R9A07G043_SSI2_RST_M2_REG       38
161 #define R9A07G043_SSI3_RST_M2_REG       39
162 #define R9A07G043_SRC_RST               40      /* RZ/G2UL Only */
163 #define R9A07G043_USB_U2H0_HRESETN      41
164 #define R9A07G043_USB_U2H1_HRESETN      42
165 #define R9A07G043_USB_U2P_EXL_SYSRST    43
166 #define R9A07G043_USB_PRESETN           44
167 #define R9A07G043_ETH0_RST_HW_N         45
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169 #define R9A07G043_I2C0_MRST             47
170 #define R9A07G043_I2C1_MRST             48
171 #define R9A07G043_I2C2_MRST             49
172 #define R9A07G043_I2C3_MRST             50
173 #define R9A07G043_SCIF0_RST_SYSTEM_N    51
174 #define R9A07G043_SCIF1_RST_SYSTEM_N    52
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177 #define R9A07G043_SCIF4_RST_SYSTEM_N    55
178 #define R9A07G043_SCI0_RST              56
179 #define R9A07G043_SCI1_RST              57
180 #define R9A07G043_IRDA_RST              58
181 #define R9A07G043_RSPI0_RST             59
182 #define R9A07G043_RSPI1_RST             60
183 #define R9A07G043_RSPI2_RST             61
184 #define R9A07G043_CANFD_RSTP_N          62
185 #define R9A07G043_CANFD_RSTC_N          63
186 #define R9A07G043_GPIO_RSTN             64
187 #define R9A07G043_GPIO_PORT_RESETN      65
188 #define R9A07G043_GPIO_SPARE_RESETN     66
189 #define R9A07G043_ADC_PRESETN           67
190 #define R9A07G043_ADC_ADRST_N           68
191 #define R9A07G043_TSU_PRESETN           69
192 #define R9A07G043_NCEPLDM_DTM_PWR_RST_N 70      /* RZ/Five Only */
193 #define R9A07G043_NCEPLDM_ARESETN       71      /* RZ/Five Only */
194 #define R9A07G043_NCEPLMT_POR_RSTN      72      /* RZ/Five Only */
195 #define R9A07G043_NCEPLMT_ARESETN       73      /* RZ/Five Only */
196 #define R9A07G043_NCEPLIC_ARESETN       74      /* RZ/Five Only */
197 #define R9A07G043_AX45MP_ARESETNM       75      /* RZ/Five Only */
198 #define R9A07G043_AX45MP_ARESETNS       76      /* RZ/Five Only */
199 #define R9A07G043_AX45MP_L2_RESETN      77      /* RZ/Five Only */
200 #define R9A07G043_AX45MP_CORE0_RESETN   78      /* RZ/Five Only */
201 #define R9A07G043_IAX45_RESETN          79      /* RZ/Five Only */
202
203
204 #endif /* __DT_BINDINGS_CLOCK_R9A07G043_CPG_H__ */