drivers/usb/host/xhci.h

   1 /* SPDX-License-Identifier: GPL-2.0 */
   2
   3 /*
   4  * xHCI host controller driver
   5  *
   6  * Copyright (C) 2008 Intel Corp.
   7  *
   8  * Author: Sarah Sharp
   9  * Some code borrowed from the Linux EHCI driver.
  10  */
  11
  12 #ifndef __LINUX_XHCI_HCD_H
  13 #define __LINUX_XHCI_HCD_H
  14
  15 #include <linux/usb.h>
  16 #include <linux/timer.h>
  17 #include <linux/kernel.h>
  18 #include <linux/usb/hcd.h>
  19 #include <linux/io-64-nonatomic-lo-hi.h>
  20
  21 /* Code sharing between pci-quirks and xhci hcd */
  22 #include        "xhci-ext-caps.h"
  23 #include "pci-quirks.h"
  24
  25 /* max buffer size for trace and debug messages */
  26 #define XHCI_MSG_MAX            500
  27
  28 /* xHCI PCI Configuration Registers */
  29 #define XHCI_SBRN_OFFSET        (0x60)
  30
  31 /* Max number of USB devices for any host controller - limit in section 6.1 */
  32 #define MAX_HC_SLOTS            256
  33 /* Section 5.3.3 - MaxPorts */
  34 #define MAX_HC_PORTS            127
  35
  36 /*
  37  * xHCI register interface.
  38  * This corresponds to the eXtensible Host Controller Interface (xHCI)
  39  * Revision 0.95 specification
  40  */
  41
  42 /**
  43  * struct xhci_cap_regs - xHCI Host Controller Capability Registers.
  44  * @hc_capbase:         length of the capabilities register and HC version number
  45  * @hcs_params1:        HCSPARAMS1 - Structural Parameters 1
  46  * @hcs_params2:        HCSPARAMS2 - Structural Parameters 2
  47  * @hcs_params3:        HCSPARAMS3 - Structural Parameters 3
  48  * @hcc_params:         HCCPARAMS - Capability Parameters
  49  * @db_off:             DBOFF - Doorbell array offset
  50  * @run_regs_off:       RTSOFF - Runtime register space offset
  51  * @hcc_params2:        HCCPARAMS2 Capability Parameters 2, xhci 1.1 only
  52  */
  53 struct xhci_cap_regs {
  54         __le32  hc_capbase;
  55         __le32  hcs_params1;
  56         __le32  hcs_params2;
  57         __le32  hcs_params3;
  58         __le32  hcc_params;
  59         __le32  db_off;
  60         __le32  run_regs_off;
  61         __le32  hcc_params2; /* xhci 1.1 */
  62         /* Reserved up to (CAPLENGTH - 0x1C) */
  63 };
  64
  65 /* hc_capbase bitmasks */
  66 /* bits 7:0 - how long is the Capabilities register */
  67 #define HC_LENGTH(p)            XHCI_HC_LENGTH(p)
  68 /* bits 31:16   */
  69 #define HC_VERSION(p)           (((p) >> 16) & 0xffff)
  70
  71 /* HCSPARAMS1 - hcs_params1 - bitmasks */
  72 /* bits 0:7, Max Device Slots */
  73 #define HCS_MAX_SLOTS(p)        (((p) >> 0) & 0xff)
  74 #define HCS_SLOTS_MASK          0xff
  75 /* bits 8:18, Max Interrupters */
  76 #define HCS_MAX_INTRS(p)        (((p) >> 8) & 0x7ff)
  77 /* bits 24:31, Max Ports - max value is 0x7F = 127 ports */
  78 #define HCS_MAX_PORTS(p)        (((p) >> 24) & 0x7f)
  79
  80 /* HCSPARAMS2 - hcs_params2 - bitmasks */
  81 /* bits 0:3, frames or uframes that SW needs to queue transactions
  82  * ahead of the HW to meet periodic deadlines */
  83 #define HCS_IST(p)              (((p) >> 0) & 0xf)
  84 /* bits 4:7, max number of Event Ring segments */
  85 #define HCS_ERST_MAX(p)         (((p) >> 4) & 0xf)
  86 /* bits 21:25 Hi 5 bits of Scratchpad buffers SW must allocate for the HW */
  87 /* bit 26 Scratchpad restore - for save/restore HW state - not used yet */
  88 /* bits 27:31 Lo 5 bits of Scratchpad buffers SW must allocate for the HW */
  89 #define HCS_MAX_SCRATCHPAD(p)   ((((p) >> 16) & 0x3e0) | (((p) >> 27) & 0x1f))
  90
  91 /* HCSPARAMS3 - hcs_params3 - bitmasks */
  92 /* bits 0:7, Max U1 to U0 latency for the roothub ports */
  93 #define HCS_U1_LATENCY(p)       (((p) >> 0) & 0xff)
  94 /* bits 16:31, Max U2 to U0 latency for the roothub ports */
  95 #define HCS_U2_LATENCY(p)       (((p) >> 16) & 0xffff)
  96
  97 /* HCCPARAMS - hcc_params - bitmasks */
  98 /* true: HC can use 64-bit address pointers */
  99 #define HCC_64BIT_ADDR(p)       ((p) & (1 << 0))
 100 /* true: HC can do bandwidth negotiation */
 101 #define HCC_BANDWIDTH_NEG(p)    ((p) & (1 << 1))
 102 /* true: HC uses 64-byte Device Context structures
 103  * FIXME 64-byte context structures aren't supported yet.
 104  */
 105 #define HCC_64BYTE_CONTEXT(p)   ((p) & (1 << 2))
 106 /* true: HC has port power switches */
 107 #define HCC_PPC(p)              ((p) & (1 << 3))
 108 /* true: HC has port indicators */
 109 #define HCS_INDICATOR(p)        ((p) & (1 << 4))
 110 /* true: HC has Light HC Reset Capability */
 111 #define HCC_LIGHT_RESET(p)      ((p) & (1 << 5))
 112 /* true: HC supports latency tolerance messaging */
 113 #define HCC_LTC(p)              ((p) & (1 << 6))
 114 /* true: no secondary Stream ID Support */
 115 #define HCC_NSS(p)              ((p) & (1 << 7))
 116 /* true: HC supports Stopped - Short Packet */
 117 #define HCC_SPC(p)              ((p) & (1 << 9))
 118 /* true: HC has Contiguous Frame ID Capability */
 119 #define HCC_CFC(p)              ((p) & (1 << 11))
 120 /* Max size for Primary Stream Arrays - 2^(n+1), where n is bits 12:15 */
 121 #define HCC_MAX_PSA(p)          (1 << ((((p) >> 12) & 0xf) + 1))
 122 /* Extended Capabilities pointer from PCI base - section 5.3.6 */
 123 #define HCC_EXT_CAPS(p)         XHCI_HCC_EXT_CAPS(p)
 124
 125 #define CTX_SIZE(_hcc)          (HCC_64BYTE_CONTEXT(_hcc) ? 64 : 32)
 126
 127 /* db_off bitmask - bits 0:1 reserved */
 128 #define DBOFF_MASK      (~0x3)
 129
 130 /* run_regs_off bitmask - bits 0:4 reserved */
 131 #define RTSOFF_MASK     (~0x1f)
 132
 133 /* HCCPARAMS2 - hcc_params2 - bitmasks */
 134 /* true: HC supports U3 entry Capability */
 135 #define HCC2_U3C(p)             ((p) & (1 << 0))
 136 /* true: HC supports Configure endpoint command Max exit latency too large */
 137 #define HCC2_CMC(p)             ((p) & (1 << 1))
 138 /* true: HC supports Force Save context Capability */
 139 #define HCC2_FSC(p)             ((p) & (1 << 2))
 140 /* true: HC supports Compliance Transition Capability */
 141 #define HCC2_CTC(p)             ((p) & (1 << 3))
 142 /* true: HC support Large ESIT payload Capability > 48k */
 143 #define HCC2_LEC(p)             ((p) & (1 << 4))
 144 /* true: HC support Configuration Information Capability */
 145 #define HCC2_CIC(p)             ((p) & (1 << 5))
 146 /* true: HC support Extended TBC Capability, Isoc burst count > 65535 */
 147 #define HCC2_ETC(p)             ((p) & (1 << 6))
 148
 149 /* Number of registers per port */
 150 #define NUM_PORT_REGS   4
 151
 152 #define PORTSC          0
 153 #define PORTPMSC        1
 154 #define PORTLI          2
 155 #define PORTHLPMC       3
 156
 157 /**
 158  * struct xhci_op_regs - xHCI Host Controller Operational Registers.
 159  * @command:            USBCMD - xHC command register
 160  * @status:             USBSTS - xHC status register
 161  * @page_size:          This indicates the page size that the host controller
 162  *                      supports.  If bit n is set, the HC supports a page size
 163  *                      of 2^(n+12), up to a 128MB page size.
 164  *                      4K is the minimum page size.
 165  * @cmd_ring:           CRP - 64-bit Command Ring Pointer
 166  * @dcbaa_ptr:          DCBAAP - 64-bit Device Context Base Address Array Pointer
 167  * @config_reg:         CONFIG - Configure Register
 168  * @port_status_base:   PORTSCn - base address for Port Status and Control
 169  *                      Each port has a Port Status and Control register,
 170  *                      followed by a Port Power Management Status and Control
 171  *                      register, a Port Link Info register, and a reserved
 172  *                      register.
 173  * @port_power_base:    PORTPMSCn - base address for
 174  *                      Port Power Management Status and Control
 175  * @port_link_base:     PORTLIn - base address for Port Link Info (current
 176  *                      Link PM state and control) for USB 2.1 and USB 3.0
 177  *                      devices.
 178  */
 179 struct xhci_op_regs {
 180         __le32  command;
 181         __le32  status;
 182         __le32  page_size;
 183         __le32  reserved1;
 184         __le32  reserved2;
 185         __le32  dev_notification;
 186         __le64  cmd_ring;
 187         /* rsvd: offset 0x20-2F */
 188         __le32  reserved3[4];
 189         __le64  dcbaa_ptr;
 190         __le32  config_reg;
 191         /* rsvd: offset 0x3C-3FF */
 192         __le32  reserved4[241];
 193         /* port 1 registers, which serve as a base address for other ports */
 194         __le32  port_status_base;
 195         __le32  port_power_base;
 196         __le32  port_link_base;
 197         __le32  reserved5;
 198         /* registers for ports 2-255 */
 199         __le32  reserved6[NUM_PORT_REGS*254];
 200 };
 201
 202 /* USBCMD - USB command - command bitmasks */
 203 /* start/stop HC execution - do not write unless HC is halted*/
 204 #define CMD_RUN         XHCI_CMD_RUN
 205 /* Reset HC - resets internal HC state machine and all registers (except
 206  * PCI config regs).  HC does NOT drive a USB reset on the downstream ports.
 207  * The xHCI driver must reinitialize the xHC after setting this bit.
 208  */
 209 #define CMD_RESET       (1 << 1)
 210 /* Event Interrupt Enable - a '1' allows interrupts from the host controller */
 211 #define CMD_EIE         XHCI_CMD_EIE
 212 /* Host System Error Interrupt Enable - get out-of-band signal for HC errors */
 213 #define CMD_HSEIE       XHCI_CMD_HSEIE
 214 /* bits 4:6 are reserved (and should be preserved on writes). */
 215 /* light reset (port status stays unchanged) - reset completed when this is 0 */
 216 #define CMD_LRESET      (1 << 7)
 217 /* host controller save/restore state. */
 218 #define CMD_CSS         (1 << 8)
 219 #define CMD_CRS         (1 << 9)
 220 /* Enable Wrap Event - '1' means xHC generates an event when MFINDEX wraps. */
 221 #define CMD_EWE         XHCI_CMD_EWE
 222 /* MFINDEX power management - '1' means xHC can stop MFINDEX counter if all root
 223  * hubs are in U3 (selective suspend), disconnect, disabled, or powered-off.
 224  * '0' means the xHC can power it off if all ports are in the disconnect,
 225  * disabled, or powered-off state.
 226  */
 227 #define CMD_PM_INDEX    (1 << 11)
 228 /* bit 14 Extended TBC Enable, changes Isoc TRB fields to support larger TBC */
 229 #define CMD_ETE         (1 << 14)
 230 /* bits 15:31 are reserved (and should be preserved on writes). */
 231
 232 #define XHCI_RESET_LONG_USEC            (10 * 1000 * 1000)
 233 #define XHCI_RESET_SHORT_USEC           (250 * 1000)
 234
 235 /* IMAN - Interrupt Management Register */
 236 #define IMAN_IE         (1 << 1)
 237 #define IMAN_IP         (1 << 0)
 238
 239 /* USBSTS - USB status - status bitmasks */
 240 /* HC not running - set to 1 when run/stop bit is cleared. */
 241 #define STS_HALT        XHCI_STS_HALT
 242 /* serious error, e.g. PCI parity error.  The HC will clear the run/stop bit. */
 243 #define STS_FATAL       (1 << 2)
 244 /* event interrupt - clear this prior to clearing any IP flags in IR set*/
 245 #define STS_EINT        (1 << 3)
 246 /* port change detect */
 247 #define STS_PORT        (1 << 4)
 248 /* bits 5:7 reserved and zeroed */
 249 /* save state status - '1' means xHC is saving state */
 250 #define STS_SAVE        (1 << 8)
 251 /* restore state status - '1' means xHC is restoring state */
 252 #define STS_RESTORE     (1 << 9)
 253 /* true: save or restore error */
 254 #define STS_SRE         (1 << 10)
 255 /* true: Controller Not Ready to accept doorbell or op reg writes after reset */
 256 #define STS_CNR         XHCI_STS_CNR
 257 /* true: internal Host Controller Error - SW needs to reset and reinitialize */
 258 #define STS_HCE         (1 << 12)
 259 /* bits 13:31 reserved and should be preserved */
 260
 261 /*
 262  * DNCTRL - Device Notification Control Register - dev_notification bitmasks
 263  * Generate a device notification event when the HC sees a transaction with a
 264  * notification type that matches a bit set in this bit field.
 265  */
 266 #define DEV_NOTE_MASK           (0xffff)
 267 #define ENABLE_DEV_NOTE(x)      (1 << (x))
 268 /* Most of the device notification types should only be used for debug.
 269  * SW does need to pay attention to function wake notifications.
 270  */
 271 #define DEV_NOTE_FWAKE          ENABLE_DEV_NOTE(1)
 272
 273 /* CRCR - Command Ring Control Register - cmd_ring bitmasks */
 274 /* bit 0 is the command ring cycle state */
 275 /* stop ring operation after completion of the currently executing command */
 276 #define CMD_RING_PAUSE          (1 << 1)
 277 /* stop ring immediately - abort the currently executing command */
 278 #define CMD_RING_ABORT          (1 << 2)
 279 /* true: command ring is running */
 280 #define CMD_RING_RUNNING        (1 << 3)
 281 /* bits 4:5 reserved and should be preserved */
 282 /* Command Ring pointer - bit mask for the lower 32 bits. */
 283 #define CMD_RING_RSVD_BITS      (0x3f)
 284
 285 /* CONFIG - Configure Register - config_reg bitmasks */
 286 /* bits 0:7 - maximum number of device slots enabled (NumSlotsEn) */
 287 #define MAX_DEVS(p)     ((p) & 0xff)
 288 /* bit 8: U3 Entry Enabled, assert PLC when root port enters U3, xhci 1.1 */
 289 #define CONFIG_U3E              (1 << 8)
 290 /* bit 9: Configuration Information Enable, xhci 1.1 */
 291 #define CONFIG_CIE              (1 << 9)
 292 /* bits 10:31 - reserved and should be preserved */
 293
 294 /* PORTSC - Port Status and Control Register - port_status_base bitmasks */
 295 /* true: device connected */
 296 #define PORT_CONNECT    (1 << 0)
 297 /* true: port enabled */
 298 #define PORT_PE         (1 << 1)
 299 /* bit 2 reserved and zeroed */
 300 /* true: port has an over-current condition */
 301 #define PORT_OC         (1 << 3)
 302 /* true: port reset signaling asserted */
 303 #define PORT_RESET      (1 << 4)
 304 /* Port Link State - bits 5:8
 305  * A read gives the current link PM state of the port,
 306  * a write with Link State Write Strobe set sets the link state.
 307  */
 308 #define PORT_PLS_MASK   (0xf << 5)
 309 #define XDEV_U0         (0x0 << 5)
 310 #define XDEV_U1         (0x1 << 5)
 311 #define XDEV_U2         (0x2 << 5)
 312 #define XDEV_U3         (0x3 << 5)
 313 #define XDEV_DISABLED   (0x4 << 5)
 314 #define XDEV_RXDETECT   (0x5 << 5)
 315 #define XDEV_INACTIVE   (0x6 << 5)
 316 #define XDEV_POLLING    (0x7 << 5)
 317 #define XDEV_RECOVERY   (0x8 << 5)
 318 #define XDEV_HOT_RESET  (0x9 << 5)
 319 #define XDEV_COMP_MODE  (0xa << 5)
 320 #define XDEV_TEST_MODE  (0xb << 5)
 321 #define XDEV_RESUME     (0xf << 5)
 322
 323 /* true: port has power (see HCC_PPC) */
 324 #define PORT_POWER      (1 << 9)
 325 /* bits 10:13 indicate device speed:
 326  * 0 - undefined speed - port hasn't be initialized by a reset yet
 327  * 1 - full speed
 328  * 2 - low speed
 329  * 3 - high speed
 330  * 4 - super speed
 331  * 5-15 reserved
 332  */
 333 #define DEV_SPEED_MASK          (0xf << 10)
 334 #define XDEV_FS                 (0x1 << 10)
 335 #define XDEV_LS                 (0x2 << 10)
 336 #define XDEV_HS                 (0x3 << 10)
 337 #define XDEV_SS                 (0x4 << 10)
 338 #define XDEV_SSP                (0x5 << 10)
 339 #define DEV_UNDEFSPEED(p)       (((p) & DEV_SPEED_MASK) == (0x0<<10))
 340 #define DEV_FULLSPEED(p)        (((p) & DEV_SPEED_MASK) == XDEV_FS)
 341 #define DEV_LOWSPEED(p)         (((p) & DEV_SPEED_MASK) == XDEV_LS)
 342 #define DEV_HIGHSPEED(p)        (((p) & DEV_SPEED_MASK) == XDEV_HS)
 343 #define DEV_SUPERSPEED(p)       (((p) & DEV_SPEED_MASK) == XDEV_SS)
 344 #define DEV_SUPERSPEEDPLUS(p)   (((p) & DEV_SPEED_MASK) == XDEV_SSP)
 345 #define DEV_SUPERSPEED_ANY(p)   (((p) & DEV_SPEED_MASK) >= XDEV_SS)
 346 #define DEV_PORT_SPEED(p)       (((p) >> 10) & 0x0f)
 347
 348 /* Bits 20:23 in the Slot Context are the speed for the device */
 349 #define SLOT_SPEED_FS           (XDEV_FS << 10)
 350 #define SLOT_SPEED_LS           (XDEV_LS << 10)
 351 #define SLOT_SPEED_HS           (XDEV_HS << 10)
 352 #define SLOT_SPEED_SS           (XDEV_SS << 10)
 353 #define SLOT_SPEED_SSP          (XDEV_SSP << 10)
 354 /* Port Indicator Control */
 355 #define PORT_LED_OFF    (0 << 14)
 356 #define PORT_LED_AMBER  (1 << 14)
 357 #define PORT_LED_GREEN  (2 << 14)
 358 #define PORT_LED_MASK   (3 << 14)
 359 /* Port Link State Write Strobe - set this when changing link state */
 360 #define PORT_LINK_STROBE        (1 << 16)
 361 /* true: connect status change */
 362 #define PORT_CSC        (1 << 17)
 363 /* true: port enable change */
 364 #define PORT_PEC        (1 << 18)
 365 /* true: warm reset for a USB 3.0 device is done.  A "hot" reset puts the port
 366  * into an enabled state, and the device into the default state.  A "warm" reset
 367  * also resets the link, forcing the device through the link training sequence.
 368  * SW can also look at the Port Reset register to see when warm reset is done.
 369  */
 370 #define PORT_WRC        (1 << 19)
 371 /* true: over-current change */
 372 #define PORT_OCC        (1 << 20)
 373 /* true: reset change - 1 to 0 transition of PORT_RESET */
 374 #define PORT_RC         (1 << 21)
 375 /* port link status change - set on some port link state transitions:
 376  *  Transition                          Reason
 377  *  ------------------------------------------------------------------------------
 378  *  - U3 to Resume                      Wakeup signaling from a device
 379  *  - Resume to Recovery to U0          USB 3.0 device resume
 380  *  - Resume to U0                      USB 2.0 device resume
 381  *  - U3 to Recovery to U0              Software resume of USB 3.0 device complete
 382  *  - U3 to U0                          Software resume of USB 2.0 device complete
 383  *  - U2 to U0                          L1 resume of USB 2.1 device complete
 384  *  - U0 to U0 (???)                    L1 entry rejection by USB 2.1 device
 385  *  - U0 to disabled                    L1 entry error with USB 2.1 device
 386  *  - Any state to inactive             Error on USB 3.0 port
 387  */
 388 #define PORT_PLC        (1 << 22)
 389 /* port configure error change - port failed to configure its link partner */
 390 #define PORT_CEC        (1 << 23)
 391 #define PORT_CHANGE_MASK        (PORT_CSC | PORT_PEC | PORT_WRC | PORT_OCC | \
 392                                  PORT_RC | PORT_PLC | PORT_CEC)
 393
 394
 395 /* Cold Attach Status - xHC can set this bit to report device attached during
 396  * Sx state. Warm port reset should be perfomed to clear this bit and move port
 397  * to connected state.
 398  */
 399 #define PORT_CAS        (1 << 24)
 400 /* wake on connect (enable) */
 401 #define PORT_WKCONN_E   (1 << 25)
 402 /* wake on disconnect (enable) */
 403 #define PORT_WKDISC_E   (1 << 26)
 404 /* wake on over-current (enable) */
 405 #define PORT_WKOC_E     (1 << 27)
 406 /* bits 28:29 reserved */
 407 /* true: device is non-removable - for USB 3.0 roothub emulation */
 408 #define PORT_DEV_REMOVE (1 << 30)
 409 /* Initiate a warm port reset - complete when PORT_WRC is '1' */
 410 #define PORT_WR         (1 << 31)
 411
 412 /* We mark duplicate entries with -1 */
 413 #define DUPLICATE_ENTRY ((u8)(-1))
 414
 415 /* Port Power Management Status and Control - port_power_base bitmasks */
 416 /* Inactivity timer value for transitions into U1, in microseconds.
 417  * Timeout can be up to 127us.  0xFF means an infinite timeout.
 418  */
 419 #define PORT_U1_TIMEOUT(p)      ((p) & 0xff)
 420 #define PORT_U1_TIMEOUT_MASK    0xff
 421 /* Inactivity timer value for transitions into U2 */
 422 #define PORT_U2_TIMEOUT(p)      (((p) & 0xff) << 8)
 423 #define PORT_U2_TIMEOUT_MASK    (0xff << 8)
 424 /* Bits 24:31 for port testing */
 425
 426 /* USB2 Protocol PORTSPMSC */
 427 #define PORT_L1S_MASK           7
 428 #define PORT_L1S_SUCCESS        1
 429 #define PORT_RWE                (1 << 3)
 430 #define PORT_HIRD(p)            (((p) & 0xf) << 4)
 431 #define PORT_HIRD_MASK          (0xf << 4)
 432 #define PORT_L1DS_MASK          (0xff << 8)
 433 #define PORT_L1DS(p)            (((p) & 0xff) << 8)
 434 #define PORT_HLE                (1 << 16)
 435 #define PORT_TEST_MODE_SHIFT    28
 436
 437 /* USB3 Protocol PORTLI  Port Link Information */
 438 #define PORT_RX_LANES(p)        (((p) >> 16) & 0xf)
 439 #define PORT_TX_LANES(p)        (((p) >> 20) & 0xf)
 440
 441 /* USB2 Protocol PORTHLPMC */
 442 #define PORT_HIRDM(p)((p) & 3)
 443 #define PORT_L1_TIMEOUT(p)(((p) & 0xff) << 2)
 444 #define PORT_BESLD(p)(((p) & 0xf) << 10)
 445
 446 /* use 512 microseconds as USB2 LPM L1 default timeout. */
 447 #define XHCI_L1_TIMEOUT         512
 448
 449 /* Set default HIRD/BESL value to 4 (350/400us) for USB2 L1 LPM resume latency.
 450  * Safe to use with mixed HIRD and BESL systems (host and device) and is used
 451  * by other operating systems.
 452  *
 453  * XHCI 1.0 errata 8/14/12 Table 13 notes:
 454  * "Software should choose xHC BESL/BESLD field values that do not violate a
 455  * device's resume latency requirements,
 456  * e.g. not program values > '4' if BLC = '1' and a HIRD device is attached,
 457  * or not program values < '4' if BLC = '0' and a BESL device is attached.
 458  */
 459 #define XHCI_DEFAULT_BESL       4
 460
 461 /*
 462  * USB3 specification define a 360ms tPollingLFPSTiemout for USB3 ports
 463  * to complete link training. usually link trainig completes much faster
 464  * so check status 10 times with 36ms sleep in places we need to wait for
 465  * polling to complete.
 466  */
 467 #define XHCI_PORT_POLLING_LFPS_TIME  36
 468
 469 /**
 470  * struct xhci_intr_reg - Interrupt Register Set
 471  * @irq_pending:        IMAN - Interrupt Management Register.  Used to enable
 472  *                      interrupts and check for pending interrupts.
 473  * @irq_control:        IMOD - Interrupt Moderation Register.
 474  *                      Used to throttle interrupts.
 475  * @erst_size:          Number of segments in the Event Ring Segment Table (ERST).
 476  * @erst_base:          ERST base address.
 477  * @erst_dequeue:       Event ring dequeue pointer.
 478  *
 479  * Each interrupter (defined by a MSI-X vector) has an event ring and an Event
 480  * Ring Segment Table (ERST) associated with it.  The event ring is comprised of
 481  * multiple segments of the same size.  The HC places events on the ring and
 482  * "updates the Cycle bit in the TRBs to indicate to software the current
 483  * position of the Enqueue Pointer." The HCD (Linux) processes those events and
 484  * updates the dequeue pointer.
 485  */
 486 struct xhci_intr_reg {
 487         __le32  irq_pending;
 488         __le32  irq_control;
 489         __le32  erst_size;
 490         __le32  rsvd;
 491         __le64  erst_base;
 492         __le64  erst_dequeue;
 493 };
 494
 495 /* irq_pending bitmasks */
 496 #define ER_IRQ_PENDING(p)       ((p) & 0x1)
 497 /* bits 2:31 need to be preserved */
 498 /* THIS IS BUGGY - FIXME - IP IS WRITE 1 TO CLEAR */
 499 #define ER_IRQ_CLEAR(p)         ((p) & 0xfffffffe)
 500 #define ER_IRQ_ENABLE(p)        ((ER_IRQ_CLEAR(p)) | 0x2)
 501 #define ER_IRQ_DISABLE(p)       ((ER_IRQ_CLEAR(p)) & ~(0x2))
 502
 503 /* irq_control bitmasks */
 504 /* Minimum interval between interrupts (in 250ns intervals).  The interval
 505  * between interrupts will be longer if there are no events on the event ring.
 506  * Default is 4000 (1 ms).
 507  */
 508 #define ER_IRQ_INTERVAL_MASK    (0xffff)
 509 /* Counter used to count down the time to the next interrupt - HW use only */
 510 #define ER_IRQ_COUNTER_MASK     (0xffff << 16)
 511
 512 /* erst_size bitmasks */
 513 /* Preserve bits 16:31 of erst_size */
 514 #define ERST_SIZE_MASK          (0xffff << 16)
 515
 516 /* erst_dequeue bitmasks */
 517 /* Dequeue ERST Segment Index (DESI) - Segment number (or alias)
 518  * where the current dequeue pointer lies.  This is an optional HW hint.
 519  */
 520 #define ERST_DESI_MASK          (0x7)
 521 /* Event Handler Busy (EHB) - is the event ring scheduled to be serviced by
 522  * a work queue (or delayed service routine)?
 523  */
 524 #define ERST_EHB                (1 << 3)
 525 #define ERST_PTR_MASK           (0xf)
 526
 527 /**
 528  * struct xhci_run_regs
 529  * @microframe_index:
 530  *              MFINDEX - current microframe number
 531  *
 532  * Section 5.5 Host Controller Runtime Registers:
 533  * "Software should read and write these registers using only Dword (32 bit)
 534  * or larger accesses"
 535  */
 536 struct xhci_run_regs {
 537         __le32                  microframe_index;
 538         __le32                  rsvd[7];
 539         struct xhci_intr_reg    ir_set[128];
 540 };
 541
 542 /**
 543  * struct doorbell_array
 544  *
 545  * Bits  0 -  7: Endpoint target
 546  * Bits  8 - 15: RsvdZ
 547  * Bits 16 - 31: Stream ID
 548  *
 549  * Section 5.6
 550  */
 551 struct xhci_doorbell_array {
 552         __le32  doorbell[256];
 553 };
 554
 555 #define DB_VALUE(ep, stream)    ((((ep) + 1) & 0xff) | ((stream) << 16))
 556 #define DB_VALUE_HOST           0x00000000
 557
 558 /**
 559  * struct xhci_protocol_caps
 560  * @revision:           major revision, minor revision, capability ID,
 561  *                      and next capability pointer.
 562  * @name_string:        Four ASCII characters to say which spec this xHC
 563  *                      follows, typically "USB ".
 564  * @port_info:          Port offset, count, and protocol-defined information.
 565  */
 566 struct xhci_protocol_caps {
 567         u32     revision;
 568         u32     name_string;
 569         u32     port_info;
 570 };
 571
 572 #define XHCI_EXT_PORT_MAJOR(x)  (((x) >> 24) & 0xff)
 573 #define XHCI_EXT_PORT_MINOR(x)  (((x) >> 16) & 0xff)
 574 #define XHCI_EXT_PORT_PSIC(x)   (((x) >> 28) & 0x0f)
 575 #define XHCI_EXT_PORT_OFF(x)    ((x) & 0xff)
 576 #define XHCI_EXT_PORT_COUNT(x)  (((x) >> 8) & 0xff)
 577
 578 #define XHCI_EXT_PORT_PSIV(x)   (((x) >> 0) & 0x0f)
 579 #define XHCI_EXT_PORT_PSIE(x)   (((x) >> 4) & 0x03)
 580 #define XHCI_EXT_PORT_PLT(x)    (((x) >> 6) & 0x03)
 581 #define XHCI_EXT_PORT_PFD(x)    (((x) >> 8) & 0x01)
 582 #define XHCI_EXT_PORT_LP(x)     (((x) >> 14) & 0x03)
 583 #define XHCI_EXT_PORT_PSIM(x)   (((x) >> 16) & 0xffff)
 584
 585 #define PLT_MASK        (0x03 << 6)
 586 #define PLT_SYM         (0x00 << 6)
 587 #define PLT_ASYM_RX     (0x02 << 6)
 588 #define PLT_ASYM_TX     (0x03 << 6)
 589
 590 /**
 591  * struct xhci_container_ctx
 592  * @type: Type of context.  Used to calculated offsets to contained contexts.
 593  * @size: Size of the context data
 594  * @bytes: The raw context data given to HW
 595  * @dma: dma address of the bytes
 596  *
 597  * Represents either a Device or Input context.  Holds a pointer to the raw
 598  * memory used for the context (bytes) and dma address of it (dma).
 599  */
 600 struct xhci_container_ctx {
 601         unsigned type;
 602 #define XHCI_CTX_TYPE_DEVICE  0x1
 603 #define XHCI_CTX_TYPE_INPUT   0x2
 604
 605         int size;
 606
 607         u8 *bytes;
 608         dma_addr_t dma;
 609 };
 610
 611 /**
 612  * struct xhci_slot_ctx
 613  * @dev_info:   Route string, device speed, hub info, and last valid endpoint
 614  * @dev_info2:  Max exit latency for device number, root hub port number
 615  * @tt_info:    tt_info is used to construct split transaction tokens
 616  * @dev_state:  slot state and device address
 617  *
 618  * Slot Context - section 6.2.1.1.  This assumes the HC uses 32-byte context
 619  * structures.  If the HC uses 64-byte contexts, there is an additional 32 bytes
 620  * reserved at the end of the slot context for HC internal use.
 621  */
 622 struct xhci_slot_ctx {
 623         __le32  dev_info;
 624         __le32  dev_info2;
 625         __le32  tt_info;
 626         __le32  dev_state;
 627         /* offset 0x10 to 0x1f reserved for HC internal use */
 628         __le32  reserved[4];
 629 };
 630
 631 /* dev_info bitmasks */
 632 /* Route String - 0:19 */
 633 #define ROUTE_STRING_MASK       (0xfffff)
 634 /* Device speed - values defined by PORTSC Device Speed field - 20:23 */
 635 #define DEV_SPEED       (0xf << 20)
 636 #define GET_DEV_SPEED(n) (((n) & DEV_SPEED) >> 20)
 637 /* bit 24 reserved */
 638 /* Is this LS/FS device connected through a HS hub? - bit 25 */
 639 #define DEV_MTT         (0x1 << 25)
 640 /* Set if the device is a hub - bit 26 */
 641 #define DEV_HUB         (0x1 << 26)
 642 /* Index of the last valid endpoint context in this device context - 27:31 */
 643 #define LAST_CTX_MASK   (0x1f << 27)
 644 #define LAST_CTX(p)     ((p) << 27)
 645 #define LAST_CTX_TO_EP_NUM(p)   (((p) >> 27) - 1)
 646 #define SLOT_FLAG       (1 << 0)
 647 #define EP0_FLAG        (1 << 1)
 648
 649 /* dev_info2 bitmasks */
 650 /* Max Exit Latency (ms) - worst case time to wake up all links in dev path */
 651 #define MAX_EXIT        (0xffff)
 652 /* Root hub port number that is needed to access the USB device */
 653 #define ROOT_HUB_PORT(p)        (((p) & 0xff) << 16)
 654 #define DEVINFO_TO_ROOT_HUB_PORT(p)     (((p) >> 16) & 0xff)
 655 /* Maximum number of ports under a hub device */
 656 #define XHCI_MAX_PORTS(p)       (((p) & 0xff) << 24)
 657 #define DEVINFO_TO_MAX_PORTS(p) (((p) & (0xff << 24)) >> 24)
 658
 659 /* tt_info bitmasks */
 660 /*
 661  * TT Hub Slot ID - for low or full speed devices attached to a high-speed hub
 662  * The Slot ID of the hub that isolates the high speed signaling from
 663  * this low or full-speed device.  '0' if attached to root hub port.
 664  */
 665 #define TT_SLOT         (0xff)
 666 /*
 667  * The number of the downstream facing port of the high-speed hub
 668  * '0' if the device is not low or full speed.
 669  */
 670 #define TT_PORT         (0xff << 8)
 671 #define TT_THINK_TIME(p)        (((p) & 0x3) << 16)
 672 #define GET_TT_THINK_TIME(p)    (((p) & (0x3 << 16)) >> 16)
 673
 674 /* dev_state bitmasks */
 675 /* USB device address - assigned by the HC */
 676 #define DEV_ADDR_MASK   (0xff)
 677 /* bits 8:26 reserved */
 678 /* Slot state */
 679 #define SLOT_STATE      (0x1f << 27)
 680 #define GET_SLOT_STATE(p)       (((p) & (0x1f << 27)) >> 27)
 681
 682 #define SLOT_STATE_DISABLED     0
 683 #define SLOT_STATE_ENABLED      SLOT_STATE_DISABLED
 684 #define SLOT_STATE_DEFAULT      1
 685 #define SLOT_STATE_ADDRESSED    2
 686 #define SLOT_STATE_CONFIGURED   3
 687
 688 /**
 689  * struct xhci_ep_ctx
 690  * @ep_info:    endpoint state, streams, mult, and interval information.
 691  * @ep_info2:   information on endpoint type, max packet size, max burst size,
 692  *              error count, and whether the HC will force an event for all
 693  *              transactions.
 694  * @deq:        64-bit ring dequeue pointer address.  If the endpoint only
 695  *              defines one stream, this points to the endpoint transfer ring.
 696  *              Otherwise, it points to a stream context array, which has a
 697  *              ring pointer for each flow.
 698  * @tx_info:
 699  *              Average TRB lengths for the endpoint ring and
 700  *              max payload within an Endpoint Service Interval Time (ESIT).
 701  *
 702  * Endpoint Context - section 6.2.1.2.  This assumes the HC uses 32-byte context
 703  * structures.  If the HC uses 64-byte contexts, there is an additional 32 bytes
 704  * reserved at the end of the endpoint context for HC internal use.
 705  */
 706 struct xhci_ep_ctx {
 707         __le32  ep_info;
 708         __le32  ep_info2;
 709         __le64  deq;
 710         __le32  tx_info;
 711         /* offset 0x14 - 0x1f reserved for HC internal use */
 712         __le32  reserved[3];
 713 };
 714
 715 /* ep_info bitmasks */
 716 /*
 717  * Endpoint State - bits 0:2
 718  * 0 - disabled
 719  * 1 - running
 720  * 2 - halted due to halt condition - ok to manipulate endpoint ring
 721  * 3 - stopped
 722  * 4 - TRB error
 723  * 5-7 - reserved
 724  */
 725 #define EP_STATE_MASK           (0x7)
 726 #define EP_STATE_DISABLED       0
 727 #define EP_STATE_RUNNING        1
 728 #define EP_STATE_HALTED         2
 729 #define EP_STATE_STOPPED        3
 730 #define EP_STATE_ERROR          4
 731 #define GET_EP_CTX_STATE(ctx)   (le32_to_cpu((ctx)->ep_info) & EP_STATE_MASK)
 732
 733 /* Mult - Max number of burtst within an interval, in EP companion desc. */
 734 #define EP_MULT(p)              (((p) & 0x3) << 8)
 735 #define CTX_TO_EP_MULT(p)       (((p) >> 8) & 0x3)
 736 /* bits 10:14 are Max Primary Streams */
 737 /* bit 15 is Linear Stream Array */
 738 /* Interval - period between requests to an endpoint - 125u increments. */
 739 #define EP_INTERVAL(p)                  (((p) & 0xff) << 16)
 740 #define EP_INTERVAL_TO_UFRAMES(p)       (1 << (((p) >> 16) & 0xff))
 741 #define CTX_TO_EP_INTERVAL(p)           (((p) >> 16) & 0xff)
 742 #define EP_MAXPSTREAMS_MASK             (0x1f << 10)
 743 #define EP_MAXPSTREAMS(p)               (((p) << 10) & EP_MAXPSTREAMS_MASK)
 744 #define CTX_TO_EP_MAXPSTREAMS(p)        (((p) & EP_MAXPSTREAMS_MASK) >> 10)
 745 /* Endpoint is set up with a Linear Stream Array (vs. Secondary Stream Array) */
 746 #define EP_HAS_LSA              (1 << 15)
 747 /* hosts with LEC=1 use bits 31:24 as ESIT high bits. */
 748 #define CTX_TO_MAX_ESIT_PAYLOAD_HI(p)   (((p) >> 24) & 0xff)
 749
 750 /* ep_info2 bitmasks */
 751 /*
 752  * Force Event - generate transfer events for all TRBs for this endpoint
 753  * This will tell the HC to ignore the IOC and ISP flags (for debugging only).
 754  */
 755 #define FORCE_EVENT     (0x1)
 756 #define ERROR_COUNT(p)  (((p) & 0x3) << 1)
 757 #define CTX_TO_EP_TYPE(p)       (((p) >> 3) & 0x7)
 758 #define EP_TYPE(p)      ((p) << 3)
 759 #define ISOC_OUT_EP     1
 760 #define BULK_OUT_EP     2
 761 #define INT_OUT_EP      3
 762 #define CTRL_EP         4
 763 #define ISOC_IN_EP      5
 764 #define BULK_IN_EP      6
 765 #define INT_IN_EP       7
 766 /* bit 6 reserved */
 767 /* bit 7 is Host Initiate Disable - for disabling stream selection */
 768 #define MAX_BURST(p)    (((p)&0xff) << 8)
 769 #define CTX_TO_MAX_BURST(p)     (((p) >> 8) & 0xff)
 770 #define MAX_PACKET(p)   (((p)&0xffff) << 16)
 771 #define MAX_PACKET_MASK         (0xffff << 16)
 772 #define MAX_PACKET_DECODED(p)   (((p) >> 16) & 0xffff)
 773
 774 /* tx_info bitmasks */
 775 #define EP_AVG_TRB_LENGTH(p)            ((p) & 0xffff)
 776 #define EP_MAX_ESIT_PAYLOAD_LO(p)       (((p) & 0xffff) << 16)
 777 #define EP_MAX_ESIT_PAYLOAD_HI(p)       ((((p) >> 16) & 0xff) << 24)
 778 #define CTX_TO_MAX_ESIT_PAYLOAD(p)      (((p) >> 16) & 0xffff)
 779
 780 /* deq bitmasks */
 781 #define EP_CTX_CYCLE_MASK               (1 << 0)
 782 #define SCTX_DEQ_MASK                   (~0xfL)
 783
 784
 785 /**
 786  * struct xhci_input_control_context
 787  * Input control context; see section 6.2.5.
 788  *
 789  * @drop_context:       set the bit of the endpoint context you want to disable
 790  * @add_context:        set the bit of the endpoint context you want to enable
 791  */
 792 struct xhci_input_control_ctx {
 793         __le32  drop_flags;
 794         __le32  add_flags;
 795         __le32  rsvd2[6];
 796 };
 797
 798 #define EP_IS_ADDED(ctrl_ctx, i) \
 799         (le32_to_cpu(ctrl_ctx->add_flags) & (1 << (i + 1)))
 800 #define EP_IS_DROPPED(ctrl_ctx, i)       \
 801         (le32_to_cpu(ctrl_ctx->drop_flags) & (1 << (i + 1)))
 802
 803 /* Represents everything that is needed to issue a command on the command ring.
 804  * It's useful to pre-allocate these for commands that cannot fail due to
 805  * out-of-memory errors, like freeing streams.
 806  */
 807 struct xhci_command {
 808         /* Input context for changing device state */
 809         struct xhci_container_ctx       *in_ctx;
 810         u32                             status;
 811         int                             slot_id;
 812         /* If completion is null, no one is waiting on this command
 813          * and the structure can be freed after the command completes.
 814          */
 815         struct completion               *completion;
 816         union xhci_trb                  *command_trb;
 817         struct list_head                cmd_list;
 818 };
 819
 820 /* drop context bitmasks */
 821 #define DROP_EP(x)      (0x1 << x)
 822 /* add context bitmasks */
 823 #define ADD_EP(x)       (0x1 << x)
 824
 825 struct xhci_stream_ctx {
 826         /* 64-bit stream ring address, cycle state, and stream type */
 827         __le64  stream_ring;
 828         /* offset 0x14 - 0x1f reserved for HC internal use */
 829         __le32  reserved[2];
 830 };
 831
 832 /* Stream Context Types (section 6.4.1) - bits 3:1 of stream ctx deq ptr */
 833 #define SCT_FOR_CTX(p)          (((p) & 0x7) << 1)
 834 /* Secondary stream array type, dequeue pointer is to a transfer ring */
 835 #define SCT_SEC_TR              0
 836 /* Primary stream array type, dequeue pointer is to a transfer ring */
 837 #define SCT_PRI_TR              1
 838 /* Dequeue pointer is for a secondary stream array (SSA) with 8 entries */
 839 #define SCT_SSA_8               2
 840 #define SCT_SSA_16              3
 841 #define SCT_SSA_32              4
 842 #define SCT_SSA_64              5
 843 #define SCT_SSA_128             6
 844 #define SCT_SSA_256             7
 845
 846 /* Assume no secondary streams for now */
 847 struct xhci_stream_info {
 848         struct xhci_ring                **stream_rings;
 849         /* Number of streams, including stream 0 (which drivers can't use) */
 850         unsigned int                    num_streams;
 851         /* The stream context array may be bigger than
 852          * the number of streams the driver asked for
 853          */
 854         struct xhci_stream_ctx          *stream_ctx_array;
 855         unsigned int                    num_stream_ctxs;
 856         dma_addr_t                      ctx_array_dma;
 857         /* For mapping physical TRB addresses to segments in stream rings */
 858         struct radix_tree_root          trb_address_map;
 859         struct xhci_command             *free_streams_command;
 860 };
 861
 862 #define SMALL_STREAM_ARRAY_SIZE         256
 863 #define MEDIUM_STREAM_ARRAY_SIZE        1024
 864
 865 /* Some Intel xHCI host controllers need software to keep track of the bus
 866  * bandwidth.  Keep track of endpoint info here.  Each root port is allocated
 867  * the full bus bandwidth.  We must also treat TTs (including each port under a
 868  * multi-TT hub) as a separate bandwidth domain.  The direct memory interface
 869  * (DMI) also limits the total bandwidth (across all domains) that can be used.
 870  */
 871 struct xhci_bw_info {
 872         /* ep_interval is zero-based */
 873         unsigned int            ep_interval;
 874         /* mult and num_packets are one-based */
 875         unsigned int            mult;
 876         unsigned int            num_packets;
 877         unsigned int            max_packet_size;
 878         unsigned int            max_esit_payload;
 879         unsigned int            type;
 880 };
 881
 882 /* "Block" sizes in bytes the hardware uses for different device speeds.
 883  * The logic in this part of the hardware limits the number of bits the hardware
 884  * can use, so must represent bandwidth in a less precise manner to mimic what
 885  * the scheduler hardware computes.
 886  */
 887 #define FS_BLOCK        1
 888 #define HS_BLOCK        4
 889 #define SS_BLOCK        16
 890 #define DMI_BLOCK       32
 891
 892 /* Each device speed has a protocol overhead (CRC, bit stuffing, etc) associated
 893  * with each byte transferred.  SuperSpeed devices have an initial overhead to
 894  * set up bursts.  These are in blocks, see above.  LS overhead has already been
 895  * translated into FS blocks.
 896  */
 897 #define DMI_OVERHEAD 8
 898 #define DMI_OVERHEAD_BURST 4
 899 #define SS_OVERHEAD 8
 900 #define SS_OVERHEAD_BURST 32
 901 #define HS_OVERHEAD 26
 902 #define FS_OVERHEAD 20
 903 #define LS_OVERHEAD 128
 904 /* The TTs need to claim roughly twice as much bandwidth (94 bytes per
 905  * microframe ~= 24Mbps) of the HS bus as the devices can actually use because
 906  * of overhead associated with split transfers crossing microframe boundaries.
 907  * 31 blocks is pure protocol overhead.
 908  */
 909 #define TT_HS_OVERHEAD (31 + 94)
 910 #define TT_DMI_OVERHEAD (25 + 12)
 911
 912 /* Bandwidth limits in blocks */
 913 #define FS_BW_LIMIT             1285
 914 #define TT_BW_LIMIT             1320
 915 #define HS_BW_LIMIT             1607
 916 #define SS_BW_LIMIT_IN          3906
 917 #define DMI_BW_LIMIT_IN         3906
 918 #define SS_BW_LIMIT_OUT         3906
 919 #define DMI_BW_LIMIT_OUT        3906
 920
 921 /* Percentage of bus bandwidth reserved for non-periodic transfers */
 922 #define FS_BW_RESERVED          10
 923 #define HS_BW_RESERVED          20
 924 #define SS_BW_RESERVED          10
 925
 926 struct xhci_virt_ep {
 927         struct xhci_ring                *ring;
 928         /* Related to endpoints that are configured to use stream IDs only */
 929         struct xhci_stream_info         *stream_info;
 930         /* Temporary storage in case the configure endpoint command fails and we
 931          * have to restore the device state to the previous state
 932          */
 933         struct xhci_ring                *new_ring;
 934         unsigned int                    ep_state;
 935 #define SET_DEQ_PENDING         (1 << 0)
 936 #define EP_HALTED               (1 << 1)        /* For stall handling */
 937 #define EP_STOP_CMD_PENDING     (1 << 2)        /* For URB cancellation */
 938 /* Transitioning the endpoint to using streams, don't enqueue URBs */
 939 #define EP_GETTING_STREAMS      (1 << 3)
 940 #define EP_HAS_STREAMS          (1 << 4)
 941 /* Transitioning the endpoint to not using streams, don't enqueue URBs */
 942 #define EP_GETTING_NO_STREAMS   (1 << 5)
 943 #define EP_HARD_CLEAR_TOGGLE    (1 << 6)
 944 #define EP_SOFT_CLEAR_TOGGLE    (1 << 7)
 945 /* usb_hub_clear_tt_buffer is in progress */
 946 #define EP_CLEARING_TT          (1 << 8)
 947         /* ----  Related to URB cancellation ---- */
 948         struct list_head        cancelled_td_list;
 949         /* Watchdog timer for stop endpoint command to cancel URBs */
 950         struct timer_list       stop_cmd_timer;
 951         struct xhci_hcd         *xhci;
 952         /* Dequeue pointer and dequeue segment for a submitted Set TR Dequeue
 953          * command.  We'll need to update the ring's dequeue segment and dequeue
 954          * pointer after the command completes.
 955          */
 956         struct xhci_segment     *queued_deq_seg;
 957         union xhci_trb          *queued_deq_ptr;
 958         /*
 959          * Sometimes the xHC can not process isochronous endpoint ring quickly
 960          * enough, and it will miss some isoc tds on the ring and generate
 961          * a Missed Service Error Event.
 962          * Set skip flag when receive a Missed Service Error Event and
 963          * process the missed tds on the endpoint ring.
 964          */
 965         bool                    skip;
 966         /* Bandwidth checking storage */
 967         struct xhci_bw_info     bw_info;
 968         struct list_head        bw_endpoint_list;
 969         /* Isoch Frame ID checking storage */
 970         int                     next_frame_id;
 971         /* Use new Isoch TRB layout needed for extended TBC support */
 972         bool                    use_extended_tbc;
 973 };
 974
 975 enum xhci_overhead_type {
 976         LS_OVERHEAD_TYPE = 0,
 977         FS_OVERHEAD_TYPE,
 978         HS_OVERHEAD_TYPE,
 979 };
 980
 981 struct xhci_interval_bw {
 982         unsigned int            num_packets;
 983         /* Sorted by max packet size.
 984          * Head of the list is the greatest max packet size.
 985          */
 986         struct list_head        endpoints;
 987         /* How many endpoints of each speed are present. */
 988         unsigned int            overhead[3];
 989 };
 990
 991 #define XHCI_MAX_INTERVAL       16
 992
 993 struct xhci_interval_bw_table {
 994         unsigned int            interval0_esit_payload;
 995         struct xhci_interval_bw interval_bw[XHCI_MAX_INTERVAL];
 996         /* Includes reserved bandwidth for async endpoints */
 997         unsigned int            bw_used;
 998         unsigned int            ss_bw_in;
 999         unsigned int            ss_bw_out;
1000 };
1001
1002 #define EP_CTX_PER_DEV          31
1003
1004 struct xhci_virt_device {
1005         struct usb_device               *udev;
1006         /*
1007          * Commands to the hardware are passed an "input context" that
1008          * tells the hardware what to change in its data structures.
1009          * The hardware will return changes in an "output context" that
1010          * software must allocate for the hardware.  We need to keep
1011          * track of input and output contexts separately because
1012          * these commands might fail and we don't trust the hardware.
1013          */
1014         struct xhci_container_ctx       *out_ctx;
1015         /* Used for addressing devices and configuration changes */
1016         struct xhci_container_ctx       *in_ctx;
1017         struct xhci_virt_ep             eps[EP_CTX_PER_DEV];
1018         u8                              fake_port;
1019         u8                              real_port;
1020         struct xhci_interval_bw_table   *bw_table;
1021         struct xhci_tt_bw_info          *tt_info;
1022         /*
1023          * flags for state tracking based on events and issued commands.
1024          * Software can not rely on states from output contexts because of
1025          * latency between events and xHC updating output context values.
1026          * See xhci 1.1 section 4.8.3 for more details
1027          */
1028         unsigned long                   flags;
1029 #define VDEV_PORT_ERROR                 BIT(0) /* Port error, link inactive */
1030
1031         /* The current max exit latency for the enabled USB3 link states. */
1032         u16                             current_mel;
1033         /* Used for the debugfs interfaces. */
1034         void                            *debugfs_private;
1035 };
1036
1037 /*
1038  * For each roothub, keep track of the bandwidth information for each periodic
1039  * interval.
1040  *
1041  * If a high speed hub is attached to the roothub, each TT associated with that
1042  * hub is a separate bandwidth domain.  The interval information for the
1043  * endpoints on the devices under that TT will appear in the TT structure.
1044  */
1045 struct xhci_root_port_bw_info {
1046         struct list_head                tts;
1047         unsigned int                    num_active_tts;
1048         struct xhci_interval_bw_table   bw_table;
1049 };
1050
1051 struct xhci_tt_bw_info {
1052         struct list_head                tt_list;
1053         int                             slot_id;
1054         int                             ttport;
1055         struct xhci_interval_bw_table   bw_table;
1056         int                             active_eps;
1057 };
1058
1059
1060 /**
1061  * struct xhci_device_context_array
1062  * @dev_context_ptr     array of 64-bit DMA addresses for device contexts
1063  */
1064 struct xhci_device_context_array {
1065         /* 64-bit device addresses; we only write 32-bit addresses */
1066         __le64                  dev_context_ptrs[MAX_HC_SLOTS];
1067         /* private xHCD pointers */
1068         dma_addr_t      dma;
1069 };
1070 /* TODO: write function to set the 64-bit device DMA address */
1071 /*
1072  * TODO: change this to be dynamically sized at HC mem init time since the HC
1073  * might not be able to handle the maximum number of devices possible.
1074  */
1075
1076
1077 struct xhci_transfer_event {
1078         /* 64-bit buffer address, or immediate data */
1079         __le64  buffer;
1080         __le32  transfer_len;
1081         /* This field is interpreted differently based on the type of TRB */
1082         __le32  flags;
1083 };
1084
1085 /* Transfer event TRB length bit mask */
1086 /* bits 0:23 */
1087 #define EVENT_TRB_LEN(p)                ((p) & 0xffffff)
1088
1089 /** Transfer Event bit fields **/
1090 #define TRB_TO_EP_ID(p) (((p) >> 16) & 0x1f)
1091
1092 /* Completion Code - only applicable for some types of TRBs */
1093 #define COMP_CODE_MASK          (0xff << 24)
1094 #define GET_COMP_CODE(p)        (((p) & COMP_CODE_MASK) >> 24)
1095 #define COMP_INVALID                            0
1096 #define COMP_SUCCESS                            1
1097 #define COMP_DATA_BUFFER_ERROR                  2
1098 #define COMP_BABBLE_DETECTED_ERROR              3
1099 #define COMP_USB_TRANSACTION_ERROR              4
1100 #define COMP_TRB_ERROR                          5
1101 #define COMP_STALL_ERROR                        6
1102 #define COMP_RESOURCE_ERROR                     7
1103 #define COMP_BANDWIDTH_ERROR                    8
1104 #define COMP_NO_SLOTS_AVAILABLE_ERROR           9
1105 #define COMP_INVALID_STREAM_TYPE_ERROR          10
1106 #define COMP_SLOT_NOT_ENABLED_ERROR             11
1107 #define COMP_ENDPOINT_NOT_ENABLED_ERROR         12
1108 #define COMP_SHORT_PACKET                       13
1109 #define COMP_RING_UNDERRUN                      14
1110 #define COMP_RING_OVERRUN                       15
1111 #define COMP_VF_EVENT_RING_FULL_ERROR           16
1112 #define COMP_PARAMETER_ERROR                    17
1113 #define COMP_BANDWIDTH_OVERRUN_ERROR            18
1114 #define COMP_CONTEXT_STATE_ERROR                19
1115 #define COMP_NO_PING_RESPONSE_ERROR             20
1116 #define COMP_EVENT_RING_FULL_ERROR              21
1117 #define COMP_INCOMPATIBLE_DEVICE_ERROR          22
1118 #define COMP_MISSED_SERVICE_ERROR               23
1119 #define COMP_COMMAND_RING_STOPPED               24
1120 #define COMP_COMMAND_ABORTED                    25
1121 #define COMP_STOPPED                            26
1122 #define COMP_STOPPED_LENGTH_INVALID             27
1123 #define COMP_STOPPED_SHORT_PACKET               28
1124 #define COMP_MAX_EXIT_LATENCY_TOO_LARGE_ERROR   29
1125 #define COMP_ISOCH_BUFFER_OVERRUN               31
1126 #define COMP_EVENT_LOST_ERROR                   32
1127 #define COMP_UNDEFINED_ERROR                    33
1128 #define COMP_INVALID_STREAM_ID_ERROR            34
1129 #define COMP_SECONDARY_BANDWIDTH_ERROR          35
1130 #define COMP_SPLIT_TRANSACTION_ERROR            36
1131
1132 static inline const char *xhci_trb_comp_code_string(u8 status)
1133 {
1134         switch (status) {
1135         case COMP_INVALID:
1136                 return "Invalid";
1137         case COMP_SUCCESS:
1138                 return "Success";
1139         case COMP_DATA_BUFFER_ERROR:
1140                 return "Data Buffer Error";
1141         case COMP_BABBLE_DETECTED_ERROR:
1142                 return "Babble Detected";
1143         case COMP_USB_TRANSACTION_ERROR:
1144                 return "USB Transaction Error";
1145         case COMP_TRB_ERROR:
1146                 return "TRB Error";
1147         case COMP_STALL_ERROR:
1148                 return "Stall Error";
1149         case COMP_RESOURCE_ERROR:
1150                 return "Resource Error";
1151         case COMP_BANDWIDTH_ERROR:
1152                 return "Bandwidth Error";
1153         case COMP_NO_SLOTS_AVAILABLE_ERROR:
1154                 return "No Slots Available Error";
1155         case COMP_INVALID_STREAM_TYPE_ERROR:
1156                 return "Invalid Stream Type Error";
1157         case COMP_SLOT_NOT_ENABLED_ERROR:
1158                 return "Slot Not Enabled Error";
1159         case COMP_ENDPOINT_NOT_ENABLED_ERROR:
1160                 return "Endpoint Not Enabled Error";
1161         case COMP_SHORT_PACKET:
1162                 return "Short Packet";
1163         case COMP_RING_UNDERRUN:
1164                 return "Ring Underrun";
1165         case COMP_RING_OVERRUN:
1166                 return "Ring Overrun";
1167         case COMP_VF_EVENT_RING_FULL_ERROR:
1168                 return "VF Event Ring Full Error";
1169         case COMP_PARAMETER_ERROR:
1170                 return "Parameter Error";
1171         case COMP_BANDWIDTH_OVERRUN_ERROR:
1172                 return "Bandwidth Overrun Error";
1173         case COMP_CONTEXT_STATE_ERROR:
1174                 return "Context State Error";
1175         case COMP_NO_PING_RESPONSE_ERROR:
1176                 return "No Ping Response Error";
1177         case COMP_EVENT_RING_FULL_ERROR:
1178                 return "Event Ring Full Error";
1179         case COMP_INCOMPATIBLE_DEVICE_ERROR:
1180                 return "Incompatible Device Error";
1181         case COMP_MISSED_SERVICE_ERROR:
1182                 return "Missed Service Error";
1183         case COMP_COMMAND_RING_STOPPED:
1184                 return "Command Ring Stopped";
1185         case COMP_COMMAND_ABORTED:
1186                 return "Command Aborted";
1187         case COMP_STOPPED:
1188                 return "Stopped";
1189         case COMP_STOPPED_LENGTH_INVALID:
1190                 return "Stopped - Length Invalid";
1191         case COMP_STOPPED_SHORT_PACKET:
1192                 return "Stopped - Short Packet";
1193         case COMP_MAX_EXIT_LATENCY_TOO_LARGE_ERROR:
1194                 return "Max Exit Latency Too Large Error";
1195         case COMP_ISOCH_BUFFER_OVERRUN:
1196                 return "Isoch Buffer Overrun";
1197         case COMP_EVENT_LOST_ERROR:
1198                 return "Event Lost Error";
1199         case COMP_UNDEFINED_ERROR:
1200                 return "Undefined Error";
1201         case COMP_INVALID_STREAM_ID_ERROR:
1202                 return "Invalid Stream ID Error";
1203         case COMP_SECONDARY_BANDWIDTH_ERROR:
1204                 return "Secondary Bandwidth Error";
1205         case COMP_SPLIT_TRANSACTION_ERROR:
1206                 return "Split Transaction Error";
1207         default:
1208                 return "Unknown!!";
1209         }
1210 }
1211
1212 struct xhci_link_trb {
1213         /* 64-bit segment pointer*/
1214         __le64 segment_ptr;
1215         __le32 intr_target;
1216         __le32 control;
1217 };
1218
1219 /* control bitfields */
1220 #define LINK_TOGGLE     (0x1<<1)
1221
1222 /* Command completion event TRB */
1223 struct xhci_event_cmd {
1224         /* Pointer to command TRB, or the value passed by the event data trb */
1225         __le64 cmd_trb;
1226         __le32 status;
1227         __le32 flags;
1228 };
1229
1230 /* flags bitmasks */
1231
1232 /* Address device - disable SetAddress */
1233 #define TRB_BSR         (1<<9)
1234
1235 /* Configure Endpoint - Deconfigure */
1236 #define TRB_DC          (1<<9)
1237
1238 /* Stop Ring - Transfer State Preserve */
1239 #define TRB_TSP         (1<<9)
1240
1241 enum xhci_ep_reset_type {
1242         EP_HARD_RESET,
1243         EP_SOFT_RESET,
1244 };
1245
1246 /* Force Event */
1247 #define TRB_TO_VF_INTR_TARGET(p)        (((p) & (0x3ff << 22)) >> 22)
1248 #define TRB_TO_VF_ID(p)                 (((p) & (0xff << 16)) >> 16)
1249
1250 /* Set Latency Tolerance Value */
1251 #define TRB_TO_BELT(p)                  (((p) & (0xfff << 16)) >> 16)
1252
1253 /* Get Port Bandwidth */
1254 #define TRB_TO_DEV_SPEED(p)             (((p) & (0xf << 16)) >> 16)
1255
1256 /* Force Header */
1257 #define TRB_TO_PACKET_TYPE(p)           ((p) & 0x1f)
1258 #define TRB_TO_ROOTHUB_PORT(p)          (((p) & (0xff << 24)) >> 24)
1259
1260 enum xhci_setup_dev {
1261         SETUP_CONTEXT_ONLY,
1262         SETUP_CONTEXT_ADDRESS,
1263 };
1264
1265 /* bits 16:23 are the virtual function ID */
1266 /* bits 24:31 are the slot ID */
1267 #define TRB_TO_SLOT_ID(p)       (((p) & (0xff<<24)) >> 24)
1268 #define SLOT_ID_FOR_TRB(p)      (((p) & 0xff) << 24)
1269
1270 /* Stop Endpoint TRB - ep_index to endpoint ID for this TRB */
1271 #define TRB_TO_EP_INDEX(p)              ((((p) & (0x1f << 16)) >> 16) - 1)
1272 #define EP_ID_FOR_TRB(p)                ((((p) + 1) & 0x1f) << 16)
1273
1274 #define SUSPEND_PORT_FOR_TRB(p)         (((p) & 1) << 23)
1275 #define TRB_TO_SUSPEND_PORT(p)          (((p) & (1 << 23)) >> 23)
1276 #define LAST_EP_INDEX                   30
1277
1278 /* Set TR Dequeue Pointer command TRB fields, 6.4.3.9 */
1279 #define TRB_TO_STREAM_ID(p)             ((((p) & (0xffff << 16)) >> 16))
1280 #define STREAM_ID_FOR_TRB(p)            ((((p)) & 0xffff) << 16)
1281 #define SCT_FOR_TRB(p)                  (((p) << 1) & 0x7)
1282
1283 /* Link TRB specific fields */
1284 #define TRB_TC                  (1<<1)
1285
1286 /* Port Status Change Event TRB fields */
1287 /* Port ID - bits 31:24 */
1288 #define GET_PORT_ID(p)          (((p) & (0xff << 24)) >> 24)
1289
1290 #define EVENT_DATA              (1 << 2)
1291
1292 /* Normal TRB fields */
1293 /* transfer_len bitmasks - bits 0:16 */
1294 #define TRB_LEN(p)              ((p) & 0x1ffff)
1295 /* TD Size, packets remaining in this TD, bits 21:17 (5 bits, so max 31) */
1296 #define TRB_TD_SIZE(p)          (min((p), (u32)31) << 17)
1297 #define GET_TD_SIZE(p)          (((p) & 0x3e0000) >> 17)
1298 /* xhci 1.1 uses the TD_SIZE field for TBC if Extended TBC is enabled (ETE) */
1299 #define TRB_TD_SIZE_TBC(p)      (min((p), (u32)31) << 17)
1300 /* Interrupter Target - which MSI-X vector to target the completion event at */
1301 #define TRB_INTR_TARGET(p)      (((p) & 0x3ff) << 22)
1302 #define GET_INTR_TARGET(p)      (((p) >> 22) & 0x3ff)
1303 /* Total burst count field, Rsvdz on xhci 1.1 with Extended TBC enabled (ETE) */
1304 #define TRB_TBC(p)              (((p) & 0x3) << 7)
1305 #define TRB_TLBPC(p)            (((p) & 0xf) << 16)
1306
1307 /* Cycle bit - indicates TRB ownership by HC or HCD */
1308 #define TRB_CYCLE               (1<<0)
1309 /*
1310  * Force next event data TRB to be evaluated before task switch.
1311  * Used to pass OS data back after a TD completes.
1312  */
1313 #define TRB_ENT                 (1<<1)
1314 /* Interrupt on short packet */
1315 #define TRB_ISP                 (1<<2)
1316 /* Set PCIe no snoop attribute */
1317 #define TRB_NO_SNOOP            (1<<3)
1318 /* Chain multiple TRBs into a TD */
1319 #define TRB_CHAIN               (1<<4)
1320 /* Interrupt on completion */
1321 #define TRB_IOC                 (1<<5)
1322 /* The buffer pointer contains immediate data */
1323 #define TRB_IDT                 (1<<6)
1324 /* TDs smaller than this might use IDT */
1325 #define TRB_IDT_MAX_SIZE        8
1326
1327 /* Block Event Interrupt */
1328 #define TRB_BEI                 (1<<9)
1329
1330 /* Control transfer TRB specific fields */
1331 #define TRB_DIR_IN              (1<<16)
1332 #define TRB_TX_TYPE(p)          ((p) << 16)
1333 #define TRB_DATA_OUT            2
1334 #define TRB_DATA_IN             3
1335
1336 /* Isochronous TRB specific fields */
1337 #define TRB_SIA                 (1<<31)
1338 #define TRB_FRAME_ID(p)         (((p) & 0x7ff) << 20)
1339
1340 struct xhci_generic_trb {
1341         __le32 field[4];
1342 };
1343
1344 union xhci_trb {
1345         struct xhci_link_trb            link;
1346         struct xhci_transfer_event      trans_event;
1347         struct xhci_event_cmd           event_cmd;
1348         struct xhci_generic_trb         generic;
1349 };
1350
1351 /* TRB bit mask */
1352 #define TRB_TYPE_BITMASK        (0xfc00)
1353 #define TRB_TYPE(p)             ((p) << 10)
1354 #define TRB_FIELD_TO_TYPE(p)    (((p) & TRB_TYPE_BITMASK) >> 10)
1355 /* TRB type IDs */
1356 /* bulk, interrupt, isoc scatter/gather, and control data stage */
1357 #define TRB_NORMAL              1
1358 /* setup stage for control transfers */
1359 #define TRB_SETUP               2
1360 /* data stage for control transfers */
1361 #define TRB_DATA                3
1362 /* status stage for control transfers */
1363 #define TRB_STATUS              4
1364 /* isoc transfers */
1365 #define TRB_ISOC                5
1366 /* TRB for linking ring segments */
1367 #define TRB_LINK                6
1368 #define TRB_EVENT_DATA          7
1369 /* Transfer Ring No-op (not for the command ring) */
1370 #define TRB_TR_NOOP             8
1371 /* Command TRBs */
1372 /* Enable Slot Command */
1373 #define TRB_ENABLE_SLOT         9
1374 /* Disable Slot Command */
1375 #define TRB_DISABLE_SLOT        10
1376 /* Address Device Command */
1377 #define TRB_ADDR_DEV            11
1378 /* Configure Endpoint Command */
1379 #define TRB_CONFIG_EP           12
1380 /* Evaluate Context Command */
1381 #define TRB_EVAL_CONTEXT        13
1382 /* Reset Endpoint Command */
1383 #define TRB_RESET_EP            14
1384 /* Stop Transfer Ring Command */
1385 #define TRB_STOP_RING           15
1386 /* Set Transfer Ring Dequeue Pointer Command */
1387 #define TRB_SET_DEQ             16
1388 /* Reset Device Command */
1389 #define TRB_RESET_DEV           17
1390 /* Force Event Command (opt) */
1391 #define TRB_FORCE_EVENT         18
1392 /* Negotiate Bandwidth Command (opt) */
1393 #define TRB_NEG_BANDWIDTH       19
1394 /* Set Latency Tolerance Value Command (opt) */
1395 #define TRB_SET_LT              20
1396 /* Get port bandwidth Command */
1397 #define TRB_GET_BW              21
1398 /* Force Header Command - generate a transaction or link management packet */
1399 #define TRB_FORCE_HEADER        22
1400 /* No-op Command - not for transfer rings */
1401 #define TRB_CMD_NOOP            23
1402 /* TRB IDs 24-31 reserved */
1403 /* Event TRBS */
1404 /* Transfer Event */
1405 #define TRB_TRANSFER            32
1406 /* Command Completion Event */
1407 #define TRB_COMPLETION          33
1408 /* Port Status Change Event */
1409 #define TRB_PORT_STATUS         34
1410 /* Bandwidth Request Event (opt) */
1411 #define TRB_BANDWIDTH_EVENT     35
1412 /* Doorbell Event (opt) */
1413 #define TRB_DOORBELL            36
1414 /* Host Controller Event */
1415 #define TRB_HC_EVENT            37
1416 /* Device Notification Event - device sent function wake notification */
1417 #define TRB_DEV_NOTE            38
1418 /* MFINDEX Wrap Event - microframe counter wrapped */
1419 #define TRB_MFINDEX_WRAP        39
1420 /* TRB IDs 40-47 reserved, 48-63 is vendor-defined */
1421
1422 /* Nec vendor-specific command completion event. */
1423 #define TRB_NEC_CMD_COMP        48
1424 /* Get NEC firmware revision. */
1425 #define TRB_NEC_GET_FW          49
1426
1427 static inline const char *xhci_trb_type_string(u8 type)
1428 {
1429         switch (type) {
1430         case TRB_NORMAL:
1431                 return "Normal";
1432         case TRB_SETUP:
1433                 return "Setup Stage";
1434         case TRB_DATA:
1435                 return "Data Stage";
1436         case TRB_STATUS:
1437                 return "Status Stage";
1438         case TRB_ISOC:
1439                 return "Isoch";
1440         case TRB_LINK:
1441                 return "Link";
1442         case TRB_EVENT_DATA:
1443                 return "Event Data";
1444         case TRB_TR_NOOP:
1445                 return "No-Op";
1446         case TRB_ENABLE_SLOT:
1447                 return "Enable Slot Command";
1448         case TRB_DISABLE_SLOT:
1449                 return "Disable Slot Command";
1450         case TRB_ADDR_DEV:
1451                 return "Address Device Command";
1452         case TRB_CONFIG_EP:
1453                 return "Configure Endpoint Command";
1454         case TRB_EVAL_CONTEXT:
1455                 return "Evaluate Context Command";
1456         case TRB_RESET_EP:
1457                 return "Reset Endpoint Command";
1458         case TRB_STOP_RING:
1459                 return "Stop Ring Command";
1460         case TRB_SET_DEQ:
1461                 return "Set TR Dequeue Pointer Command";
1462         case TRB_RESET_DEV:
1463                 return "Reset Device Command";
1464         case TRB_FORCE_EVENT:
1465                 return "Force Event Command";
1466         case TRB_NEG_BANDWIDTH:
1467                 return "Negotiate Bandwidth Command";
1468         case TRB_SET_LT:
1469                 return "Set Latency Tolerance Value Command";
1470         case TRB_GET_BW:
1471                 return "Get Port Bandwidth Command";
1472         case TRB_FORCE_HEADER:
1473                 return "Force Header Command";
1474         case TRB_CMD_NOOP:
1475                 return "No-Op Command";
1476         case TRB_TRANSFER:
1477                 return "Transfer Event";
1478         case TRB_COMPLETION:
1479                 return "Command Completion Event";
1480         case TRB_PORT_STATUS:
1481                 return "Port Status Change Event";
1482         case TRB_BANDWIDTH_EVENT:
1483                 return "Bandwidth Request Event";
1484         case TRB_DOORBELL:
1485                 return "Doorbell Event";
1486         case TRB_HC_EVENT:
1487                 return "Host Controller Event";
1488         case TRB_DEV_NOTE:
1489                 return "Device Notification Event";
1490         case TRB_MFINDEX_WRAP:
1491                 return "MFINDEX Wrap Event";
1492         case TRB_NEC_CMD_COMP:
1493                 return "NEC Command Completion Event";
1494         case TRB_NEC_GET_FW:
1495                 return "NET Get Firmware Revision Command";
1496         default:
1497                 return "UNKNOWN";
1498         }
1499 }
1500
1501 #define TRB_TYPE_LINK(x)        (((x) & TRB_TYPE_BITMASK) == TRB_TYPE(TRB_LINK))
1502 /* Above, but for __le32 types -- can avoid work by swapping constants: */
1503 #define TRB_TYPE_LINK_LE32(x)   (((x) & cpu_to_le32(TRB_TYPE_BITMASK)) == \
1504                                  cpu_to_le32(TRB_TYPE(TRB_LINK)))
1505 #define TRB_TYPE_NOOP_LE32(x)   (((x) & cpu_to_le32(TRB_TYPE_BITMASK)) == \
1506                                  cpu_to_le32(TRB_TYPE(TRB_TR_NOOP)))
1507
1508 #define NEC_FW_MINOR(p)         (((p) >> 0) & 0xff)
1509 #define NEC_FW_MAJOR(p)         (((p) >> 8) & 0xff)
1510
1511 /*
1512  * TRBS_PER_SEGMENT must be a multiple of 4,
1513  * since the command ring is 64-byte aligned.
1514  * It must also be greater than 16.
1515  */
1516 #define TRBS_PER_SEGMENT        256
1517 /* Allow two commands + a link TRB, along with any reserved command TRBs */
1518 #define MAX_RSVD_CMD_TRBS       (TRBS_PER_SEGMENT - 3)
1519 #define TRB_SEGMENT_SIZE        (TRBS_PER_SEGMENT*16)
1520 #define TRB_SEGMENT_SHIFT       (ilog2(TRB_SEGMENT_SIZE))
1521 /* TRB buffer pointers can't cross 64KB boundaries */
1522 #define TRB_MAX_BUFF_SHIFT              16
1523 #define TRB_MAX_BUFF_SIZE       (1 << TRB_MAX_BUFF_SHIFT)
1524 /* How much data is left before the 64KB boundary? */
1525 #define TRB_BUFF_LEN_UP_TO_BOUNDARY(addr)       (TRB_MAX_BUFF_SIZE - \
1526                                         (addr & (TRB_MAX_BUFF_SIZE - 1)))
1527 #define MAX_SOFT_RETRY          3
1528
1529 struct xhci_segment {
1530         union xhci_trb          *trbs;
1531         /* private to HCD */
1532         struct xhci_segment     *next;
1533         dma_addr_t              dma;
1534         /* Max packet sized bounce buffer for td-fragmant alignment */
1535         dma_addr_t              bounce_dma;
1536         void                    *bounce_buf;
1537         unsigned int            bounce_offs;
1538         unsigned int            bounce_len;
1539 };
1540
1541 struct xhci_td {
1542         struct list_head        td_list;
1543         struct list_head        cancelled_td_list;
1544         struct urb              *urb;
1545         struct xhci_segment     *start_seg;
1546         union xhci_trb          *first_trb;
1547         union xhci_trb          *last_trb;
1548         struct xhci_segment     *bounce_seg;
1549         /* actual_length of the URB has already been set */
1550         bool                    urb_length_set;
1551 };
1552
1553 /* xHCI command default timeout value */
1554 #define XHCI_CMD_DEFAULT_TIMEOUT        (5 * HZ)
1555
1556 /* command descriptor */
1557 struct xhci_cd {
1558         struct xhci_command     *command;
1559         union xhci_trb          *cmd_trb;
1560 };
1561
1562 struct xhci_dequeue_state {
1563         struct xhci_segment *new_deq_seg;
1564         union xhci_trb *new_deq_ptr;
1565         int new_cycle_state;
1566         unsigned int stream_id;
1567 };
1568
1569 enum xhci_ring_type {
1570         TYPE_CTRL = 0,
1571         TYPE_ISOC,
1572         TYPE_BULK,
1573         TYPE_INTR,
1574         TYPE_STREAM,
1575         TYPE_COMMAND,
1576         TYPE_EVENT,
1577 };
1578
1579 static inline const char *xhci_ring_type_string(enum xhci_ring_type type)
1580 {
1581         switch (type) {
1582         case TYPE_CTRL:
1583                 return "CTRL";
1584         case TYPE_ISOC:
1585                 return "ISOC";
1586         case TYPE_BULK:
1587                 return "BULK";
1588         case TYPE_INTR:
1589                 return "INTR";
1590         case TYPE_STREAM:
1591                 return "STREAM";
1592         case TYPE_COMMAND:
1593                 return "CMD";
1594         case TYPE_EVENT:
1595                 return "EVENT";
1596         }
1597
1598         return "UNKNOWN";
1599 }
1600
1601 struct xhci_ring {
1602         struct xhci_segment     *first_seg;
1603         struct xhci_segment     *last_seg;
1604         union  xhci_trb         *enqueue;
1605         struct xhci_segment     *enq_seg;
1606         union  xhci_trb         *dequeue;
1607         struct xhci_segment     *deq_seg;
1608         struct list_head        td_list;
1609         /*
1610          * Write the cycle state into the TRB cycle field to give ownership of
1611          * the TRB to the host controller (if we are the producer), or to check
1612          * if we own the TRB (if we are the consumer).  See section 4.9.1.
1613          */
1614         u32                     cycle_state;
1615         unsigned int            err_count;
1616         unsigned int            stream_id;
1617         unsigned int            num_segs;
1618         unsigned int            num_trbs_free;
1619         unsigned int            num_trbs_free_temp;
1620         unsigned int            bounce_buf_len;
1621         enum xhci_ring_type     type;
1622         bool                    last_td_was_short;
1623         struct radix_tree_root  *trb_address_map;
1624 };
1625
1626 struct xhci_erst_entry {
1627         /* 64-bit event ring segment address */
1628         __le64  seg_addr;
1629         __le32  seg_size;
1630         /* Set to zero */
1631         __le32  rsvd;
1632 };
1633
1634 struct xhci_erst {
1635         struct xhci_erst_entry  *entries;
1636         unsigned int            num_entries;
1637         /* xhci->event_ring keeps track of segment dma addresses */
1638         dma_addr_t              erst_dma_addr;
1639         /* Num entries the ERST can contain */
1640         unsigned int            erst_size;
1641 };
1642
1643 struct xhci_scratchpad {
1644         u64 *sp_array;
1645         dma_addr_t sp_dma;
1646         void **sp_buffers;
1647 };
1648
1649 struct urb_priv {
1650         int     num_tds;
1651         int     num_tds_done;
1652         struct  xhci_td td[];
1653 };
1654
1655 /*
1656  * Each segment table entry is 4*32bits long.  1K seems like an ok size:
1657  * (1K bytes * 8bytes/bit) / (4*32 bits) = 64 segment entries in the table,
1658  * meaning 64 ring segments.
1659  * Initial allocated size of the ERST, in number of entries */
1660 #define ERST_NUM_SEGS   1
1661 /* Initial allocated size of the ERST, in number of entries */
1662 #define ERST_SIZE       64
1663 /* Initial number of event segment rings allocated */
1664 #define ERST_ENTRIES    1
1665 /* Poll every 60 seconds */
1666 #define POLL_TIMEOUT    60
1667 /* Stop endpoint command timeout (secs) for URB cancellation watchdog timer */
1668 #define XHCI_STOP_EP_CMD_TIMEOUT        5
1669 /* XXX: Make these module parameters */
1670
1671 struct s3_save {
1672         u32     command;
1673         u32     dev_nt;
1674         u64     dcbaa_ptr;
1675         u32     config_reg;
1676         u32     irq_pending;
1677         u32     irq_control;
1678         u32     erst_size;
1679         u64     erst_base;
1680         u64     erst_dequeue;
1681 };
1682
1683 /* Use for lpm */
1684 struct dev_info {
1685         u32                     dev_id;
1686         struct  list_head       list;
1687 };
1688
1689 struct xhci_bus_state {
1690         unsigned long           bus_suspended;
1691         unsigned long           next_statechange;
1692
1693         /* Port suspend arrays are indexed by the portnum of the fake roothub */
1694         /* ports suspend status arrays - max 31 ports for USB2, 15 for USB3 */
1695         u32                     port_c_suspend;
1696         u32                     suspended_ports;
1697         u32                     port_remote_wakeup;
1698         unsigned long           resume_done[USB_MAXCHILDREN];
1699         /* which ports have started to resume */
1700         unsigned long           resuming_ports;
1701         /* Which ports are waiting on RExit to U0 transition. */
1702         unsigned long           rexit_ports;
1703         struct completion       rexit_done[USB_MAXCHILDREN];
1704         struct completion       u3exit_done[USB_MAXCHILDREN];
1705 };
1706
1707
1708 /*
1709  * It can take up to 20 ms to transition from RExit to U0 on the
1710  * Intel Lynx Point LP xHCI host.
1711  */
1712 #define XHCI_MAX_REXIT_TIMEOUT_MS       20
1713 struct xhci_port_cap {
1714         u32                     *psi;   /* array of protocol speed ID entries */
1715         u8                      psi_count;
1716         u8                      psi_uid_count;
1717         u8                      maj_rev;
1718         u8                      min_rev;
1719 };
1720
1721 struct xhci_port {
1722         __le32 __iomem          *addr;
1723         int                     hw_portnum;
1724         int                     hcd_portnum;
1725         struct xhci_hub         *rhub;
1726         struct xhci_port_cap    *port_cap;
1727 };
1728
1729 struct xhci_hub {
1730         struct xhci_port        **ports;
1731         unsigned int            num_ports;
1732         struct usb_hcd          *hcd;
1733         /* keep track of bus suspend info */
1734         struct xhci_bus_state   bus_state;
1735         /* supported prococol extended capabiliy values */
1736         u8                      maj_rev;
1737         u8                      min_rev;
1738 };
1739
1740 /* There is one xhci_hcd structure per controller */
1741 struct xhci_hcd {
1742         struct usb_hcd *main_hcd;
1743         struct usb_hcd *shared_hcd;
1744         /* glue to PCI and HCD framework */
1745         struct xhci_cap_regs __iomem *cap_regs;
1746         struct xhci_op_regs __iomem *op_regs;
1747         struct xhci_run_regs __iomem *run_regs;
1748         struct xhci_doorbell_array __iomem *dba;
1749         /* Our HCD's current interrupter register set */
1750         struct  xhci_intr_reg __iomem *ir_set;
1751
1752         /* Cached register copies of read-only HC data */
1753         __u32           hcs_params1;
1754         __u32           hcs_params2;
1755         __u32           hcs_params3;
1756         __u32           hcc_params;
1757         __u32           hcc_params2;
1758
1759         spinlock_t      lock;
1760
1761         /* packed release number */
1762         u8              sbrn;
1763         u16             hci_version;
1764         u8              max_slots;
1765         u8              max_interrupters;
1766         u8              max_ports;
1767         u8              isoc_threshold;
1768         /* imod_interval in ns (I * 250ns) */
1769         u32             imod_interval;
1770         int             event_ring_max;
1771         /* 4KB min, 128MB max */
1772         int             page_size;
1773         /* Valid values are 12 to 20, inclusive */
1774         int             page_shift;
1775         /* msi-x vectors */
1776         int             msix_count;
1777         /* optional clocks */
1778         struct clk              *clk;
1779         struct clk              *reg_clk;
1780         /* optional reset controller */
1781         struct reset_control *reset;
1782         /* data structures */
1783         struct xhci_device_context_array *dcbaa;
1784         struct xhci_ring        *cmd_ring;
1785         unsigned int            cmd_ring_state;
1786 #define CMD_RING_STATE_RUNNING         (1 << 0)
1787 #define CMD_RING_STATE_ABORTED         (1 << 1)
1788 #define CMD_RING_STATE_STOPPED         (1 << 2)
1789         struct list_head        cmd_list;
1790         unsigned int            cmd_ring_reserved_trbs;
1791         struct delayed_work     cmd_timer;
1792         struct completion       cmd_ring_stop_completion;
1793         struct xhci_command     *current_cmd;
1794         struct xhci_ring        *event_ring;
1795         struct xhci_erst        erst;
1796         /* Scratchpad */
1797         struct xhci_scratchpad  *scratchpad;
1798         /* Store LPM test failed devices' information */
1799         struct list_head        lpm_failed_devs;
1800
1801         /* slot enabling and address device helpers */
1802         /* these are not thread safe so use mutex */
1803         struct mutex mutex;
1804         /* For USB 3.0 LPM enable/disable. */
1805         struct xhci_command             *lpm_command;
1806         /* Internal mirror of the HW's dcbaa */
1807         struct xhci_virt_device *devs[MAX_HC_SLOTS];
1808         /* For keeping track of bandwidth domains per roothub. */
1809         struct xhci_root_port_bw_info   *rh_bw;
1810
1811         /* DMA pools */
1812         struct dma_pool *device_pool;
1813         struct dma_pool *segment_pool;
1814         struct dma_pool *small_streams_pool;
1815         struct dma_pool *medium_streams_pool;
1816
1817         /* Host controller watchdog timer structures */
1818         unsigned int            xhc_state;
1819         unsigned long           run_graceperiod;
1820         u32                     command;
1821         struct s3_save          s3;
1822 /* Host controller is dying - not responding to commands. "I'm not dead yet!"
1823  *
1824  * xHC interrupts have been disabled and a watchdog timer will (or has already)
1825  * halt the xHCI host, and complete all URBs with an -ESHUTDOWN code.  Any code
1826  * that sees this status (other than the timer that set it) should stop touching
1827  * hardware immediately.  Interrupt handlers should return immediately when
1828  * they see this status (any time they drop and re-acquire xhci->lock).
1829  * xhci_urb_dequeue() should call usb_hcd_check_unlink_urb() and return without
1830  * putting the TD on the canceled list, etc.
1831  *
1832  * There are no reports of xHCI host controllers that display this issue.
1833  */
1834 #define XHCI_STATE_DYING        (1 << 0)
1835 #define XHCI_STATE_HALTED       (1 << 1)
1836 #define XHCI_STATE_REMOVING     (1 << 2)
1837         unsigned long long      quirks;
1838 #define XHCI_LINK_TRB_QUIRK     BIT_ULL(0)
1839 #define XHCI_RESET_EP_QUIRK     BIT_ULL(1)
1840 #define XHCI_NEC_HOST           BIT_ULL(2)
1841 #define XHCI_AMD_PLL_FIX        BIT_ULL(3)
1842 #define XHCI_SPURIOUS_SUCCESS   BIT_ULL(4)
1843 /*
1844  * Certain Intel host controllers have a limit to the number of endpoint
1845  * contexts they can handle.  Ideally, they would signal that they can't handle
1846  * anymore endpoint contexts by returning a Resource Error for the Configure
1847  * Endpoint command, but they don't.  Instead they expect software to keep track
1848  * of the number of active endpoints for them, across configure endpoint
1849  * commands, reset device commands, disable slot commands, and address device
1850  * commands.
1851  */
1852 #define XHCI_EP_LIMIT_QUIRK     BIT_ULL(5)
1853 #define XHCI_BROKEN_MSI         BIT_ULL(6)
1854 #define XHCI_RESET_ON_RESUME    BIT_ULL(7)
1855 #define XHCI_SW_BW_CHECKING     BIT_ULL(8)
1856 #define XHCI_AMD_0x96_HOST      BIT_ULL(9)
1857 #define XHCI_TRUST_TX_LENGTH    BIT_ULL(10)
1858 #define XHCI_LPM_SUPPORT        BIT_ULL(11)
1859 #define XHCI_INTEL_HOST         BIT_ULL(12)
1860 #define XHCI_SPURIOUS_REBOOT    BIT_ULL(13)
1861 #define XHCI_COMP_MODE_QUIRK    BIT_ULL(14)
1862 #define XHCI_AVOID_BEI          BIT_ULL(15)
1863 #define XHCI_PLAT               BIT_ULL(16)
1864 #define XHCI_SLOW_SUSPEND       BIT_ULL(17)
1865 #define XHCI_SPURIOUS_WAKEUP    BIT_ULL(18)
1866 /* For controllers with a broken beyond repair streams implementation */
1867 #define XHCI_BROKEN_STREAMS     BIT_ULL(19)
1868 #define XHCI_PME_STUCK_QUIRK    BIT_ULL(20)
1869 #define XHCI_MTK_HOST           BIT_ULL(21)
1870 #define XHCI_SSIC_PORT_UNUSED   BIT_ULL(22)
1871 #define XHCI_NO_64BIT_SUPPORT   BIT_ULL(23)
1872 #define XHCI_MISSING_CAS        BIT_ULL(24)
1873 /* For controller with a broken Port Disable implementation */
1874 #define XHCI_BROKEN_PORT_PED    BIT_ULL(25)
1875 #define XHCI_LIMIT_ENDPOINT_INTERVAL_7  BIT_ULL(26)
1876 #define XHCI_U2_DISABLE_WAKE    BIT_ULL(27)
1877 #define XHCI_ASMEDIA_MODIFY_FLOWCONTROL BIT_ULL(28)
1878 #define XHCI_HW_LPM_DISABLE     BIT_ULL(29)
1879 #define XHCI_SUSPEND_DELAY      BIT_ULL(30)
1880 #define XHCI_INTEL_USB_ROLE_SW  BIT_ULL(31)
1881 #define XHCI_ZERO_64B_REGS      BIT_ULL(32)
1882 #define XHCI_DEFAULT_PM_RUNTIME_ALLOW   BIT_ULL(33)
1883 #define XHCI_RESET_PLL_ON_DISCONNECT    BIT_ULL(34)
1884 #define XHCI_SNPS_BROKEN_SUSPEND    BIT_ULL(35)
1885 #define XHCI_RENESAS_FW_QUIRK   BIT_ULL(36)
1886 #define XHCI_SKIP_PHY_INIT      BIT_ULL(37)
1887 #define XHCI_DISABLE_SPARSE     BIT_ULL(38)
1888 #define XHCI_SG_TRB_CACHE_SIZE_QUIRK    BIT_ULL(39)
1889 #define XHCI_NO_SOFT_RETRY      BIT_ULL(40)
1890 #define XHCI_EP_CTX_BROKEN_DCS  BIT_ULL(42)
1891 #define XHCI_SUSPEND_RESUME_CLKS        BIT_ULL(43)
1892 #define XHCI_RESET_TO_DEFAULT   BIT_ULL(44)
1893
1894         unsigned int            num_active_eps;
1895         unsigned int            limit_active_eps;
1896         struct xhci_port        *hw_ports;
1897         struct xhci_hub         usb2_rhub;
1898         struct xhci_hub         usb3_rhub;
1899         /* support xHCI 1.0 spec USB2 hardware LPM */
1900         unsigned                hw_lpm_support:1;
1901         /* Broken Suspend flag for SNPS Suspend resume issue */
1902         unsigned                broken_suspend:1;
1903         /* cached usb2 extened protocol capabilites */
1904         u32                     *ext_caps;
1905         unsigned int            num_ext_caps;
1906         /* cached extended protocol port capabilities */
1907         struct xhci_port_cap    *port_caps;
1908         unsigned int            num_port_caps;
1909         /* Compliance Mode Recovery Data */
1910         struct timer_list       comp_mode_recovery_timer;
1911         u32                     port_status_u0;
1912         u16                     test_mode;
1913 /* Compliance Mode Timer Triggered every 2 seconds */
1914 #define COMP_MODE_RCVRY_MSECS 2000
1915
1916         struct dentry           *debugfs_root;
1917         struct dentry           *debugfs_slots;
1918         struct list_head        regset_list;
1919
1920         void                    *dbc;
1921         /* platform-specific data -- must come last */
1922         unsigned long           priv[] __aligned(sizeof(s64));
1923 };
1924
1925 /* Platform specific overrides to generic XHCI hc_driver ops */
1926 struct xhci_driver_overrides {
1927         size_t extra_priv_size;
1928         int (*reset)(struct usb_hcd *hcd);
1929         int (*start)(struct usb_hcd *hcd);
1930         int (*check_bandwidth)(struct usb_hcd *, struct usb_device *);
1931         void (*reset_bandwidth)(struct usb_hcd *, struct usb_device *);
1932 };
1933
1934 #define XHCI_CFC_DELAY          10
1935
1936 /* convert between an HCD pointer and the corresponding EHCI_HCD */
1937 static inline struct xhci_hcd *hcd_to_xhci(struct usb_hcd *hcd)
1938 {
1939         struct usb_hcd *primary_hcd;
1940
1941         if (usb_hcd_is_primary_hcd(hcd))
1942                 primary_hcd = hcd;
1943         else
1944                 primary_hcd = hcd->primary_hcd;
1945
1946         return (struct xhci_hcd *) (primary_hcd->hcd_priv);
1947 }
1948
1949 static inline struct usb_hcd *xhci_to_hcd(struct xhci_hcd *xhci)
1950 {
1951         return xhci->main_hcd;
1952 }
1953
1954 #define xhci_dbg(xhci, fmt, args...) \
1955         dev_dbg(xhci_to_hcd(xhci)->self.controller , fmt , ## args)
1956 #define xhci_err(xhci, fmt, args...) \
1957         dev_err(xhci_to_hcd(xhci)->self.controller , fmt , ## args)
1958 #define xhci_warn(xhci, fmt, args...) \
1959         dev_warn(xhci_to_hcd(xhci)->self.controller , fmt , ## args)
1960 #define xhci_warn_ratelimited(xhci, fmt, args...) \
1961         dev_warn_ratelimited(xhci_to_hcd(xhci)->self.controller , fmt , ## args)
1962 #define xhci_info(xhci, fmt, args...) \
1963         dev_info(xhci_to_hcd(xhci)->self.controller , fmt , ## args)
1964
1965 /*
1966  * Registers should always be accessed with double word or quad word accesses.
1967  *
1968  * Some xHCI implementations may support 64-bit address pointers.  Registers
1969  * with 64-bit address pointers should be written to with dword accesses by
1970  * writing the low dword first (ptr[0]), then the high dword (ptr[1]) second.
1971  * xHCI implementations that do not support 64-bit address pointers will ignore
1972  * the high dword, and write order is irrelevant.
1973  */
1974 static inline u64 xhci_read_64(const struct xhci_hcd *xhci,
1975                 __le64 __iomem *regs)
1976 {
1977         return lo_hi_readq(regs);
1978 }
1979 static inline void xhci_write_64(struct xhci_hcd *xhci,
1980                                  const u64 val, __le64 __iomem *regs)
1981 {
1982         lo_hi_writeq(val, regs);
1983 }
1984
1985 static inline int xhci_link_trb_quirk(struct xhci_hcd *xhci)
1986 {
1987         return xhci->quirks & XHCI_LINK_TRB_QUIRK;
1988 }
1989
1990 /* xHCI debugging */
1991 char *xhci_get_slot_state(struct xhci_hcd *xhci,
1992                 struct xhci_container_ctx *ctx);
1993 void xhci_dbg_trace(struct xhci_hcd *xhci, void (*trace)(struct va_format *),
1994                         const char *fmt, ...);
1995
1996 /* xHCI memory management */
1997 void xhci_mem_cleanup(struct xhci_hcd *xhci);
1998 int xhci_mem_init(struct xhci_hcd *xhci, gfp_t flags);
1999 void xhci_free_virt_device(struct xhci_hcd *xhci, int slot_id);
2000 int xhci_alloc_virt_device(struct xhci_hcd *xhci, int slot_id, struct usb_device *udev, gfp_t flags);
2001 int xhci_setup_addressable_virt_dev(struct xhci_hcd *xhci, struct usb_device *udev);
2002 void xhci_copy_ep0_dequeue_into_input_ctx(struct xhci_hcd *xhci,
2003                 struct usb_device *udev);
2004 unsigned int xhci_get_endpoint_index(struct usb_endpoint_descriptor *desc);
2005 unsigned int xhci_get_endpoint_address(unsigned int ep_index);
2006 unsigned int xhci_last_valid_endpoint(u32 added_ctxs);
2007 void xhci_endpoint_zero(struct xhci_hcd *xhci, struct xhci_virt_device *virt_dev, struct usb_host_endpoint *ep);
2008 void xhci_update_tt_active_eps(struct xhci_hcd *xhci,
2009                 struct xhci_virt_device *virt_dev,
2010                 int old_active_eps);
2011 void xhci_clear_endpoint_bw_info(struct xhci_bw_info *bw_info);
2012 void xhci_update_bw_info(struct xhci_hcd *xhci,
2013                 struct xhci_container_ctx *in_ctx,
2014                 struct xhci_input_control_ctx *ctrl_ctx,
2015                 struct xhci_virt_device *virt_dev);
2016 void xhci_endpoint_copy(struct xhci_hcd *xhci,
2017                 struct xhci_container_ctx *in_ctx,
2018                 struct xhci_container_ctx *out_ctx,
2019                 unsigned int ep_index);
2020 void xhci_slot_copy(struct xhci_hcd *xhci,
2021                 struct xhci_container_ctx *in_ctx,
2022                 struct xhci_container_ctx *out_ctx);
2023 int xhci_endpoint_init(struct xhci_hcd *xhci, struct xhci_virt_device *virt_dev,
2024                 struct usb_device *udev, struct usb_host_endpoint *ep,
2025                 gfp_t mem_flags);
2026 struct xhci_ring *xhci_ring_alloc(struct xhci_hcd *xhci,
2027                 unsigned int num_segs, unsigned int cycle_state,
2028                 enum xhci_ring_type type, unsigned int max_packet, gfp_t flags);
2029 void xhci_ring_free(struct xhci_hcd *xhci, struct xhci_ring *ring);
2030 int xhci_ring_expansion(struct xhci_hcd *xhci, struct xhci_ring *ring,
2031                 unsigned int num_trbs, gfp_t flags);
2032 int xhci_alloc_erst(struct xhci_hcd *xhci,
2033                 struct xhci_ring *evt_ring,
2034                 struct xhci_erst *erst,
2035                 gfp_t flags);
2036 void xhci_initialize_ring_info(struct xhci_ring *ring,
2037                         unsigned int cycle_state);
2038 void xhci_free_erst(struct xhci_hcd *xhci, struct xhci_erst *erst);
2039 void xhci_free_endpoint_ring(struct xhci_hcd *xhci,
2040                 struct xhci_virt_device *virt_dev,
2041                 unsigned int ep_index);
2042 struct xhci_stream_info *xhci_alloc_stream_info(struct xhci_hcd *xhci,
2043                 unsigned int num_stream_ctxs,
2044                 unsigned int num_streams,
2045                 unsigned int max_packet, gfp_t flags);
2046 void xhci_free_stream_info(struct xhci_hcd *xhci,
2047                 struct xhci_stream_info *stream_info);
2048 void xhci_setup_streams_ep_input_ctx(struct xhci_hcd *xhci,
2049                 struct xhci_ep_ctx *ep_ctx,
2050                 struct xhci_stream_info *stream_info);
2051 void xhci_setup_no_streams_ep_input_ctx(struct xhci_ep_ctx *ep_ctx,
2052                 struct xhci_virt_ep *ep);
2053 void xhci_free_device_endpoint_resources(struct xhci_hcd *xhci,
2054         struct xhci_virt_device *virt_dev, bool drop_control_ep);
2055 struct xhci_ring *xhci_dma_to_transfer_ring(
2056                 struct xhci_virt_ep *ep,
2057                 u64 address);
2058 struct xhci_ring *xhci_stream_id_to_ring(
2059                 struct xhci_virt_device *dev,
2060                 unsigned int ep_index,
2061                 unsigned int stream_id);
2062 struct xhci_command *xhci_alloc_command(struct xhci_hcd *xhci,
2063                 bool allocate_completion, gfp_t mem_flags);
2064 struct xhci_command *xhci_alloc_command_with_ctx(struct xhci_hcd *xhci,
2065                 bool allocate_completion, gfp_t mem_flags);
2066 void xhci_urb_free_priv(struct urb_priv *urb_priv);
2067 void xhci_free_command(struct xhci_hcd *xhci,
2068                 struct xhci_command *command);
2069 struct xhci_container_ctx *xhci_alloc_container_ctx(struct xhci_hcd *xhci,
2070                 int type, gfp_t flags);
2071 void xhci_free_container_ctx(struct xhci_hcd *xhci,
2072                 struct xhci_container_ctx *ctx);
2073
2074 /* xHCI host controller glue */
2075 typedef void (*xhci_get_quirks_t)(struct device *, struct xhci_hcd *);
2076 int xhci_handshake(void __iomem *ptr, u32 mask, u32 done, u64 timeout_us);
2077 void xhci_quiesce(struct xhci_hcd *xhci);
2078 int xhci_halt(struct xhci_hcd *xhci);
2079 int xhci_start(struct xhci_hcd *xhci);
2080 int xhci_reset(struct xhci_hcd *xhci, u64 timeout_us);
2081 int xhci_run(struct usb_hcd *hcd);
2082 int xhci_gen_setup(struct usb_hcd *hcd, xhci_get_quirks_t get_quirks);
2083 void xhci_shutdown(struct usb_hcd *hcd);
2084 void xhci_init_driver(struct hc_driver *drv,
2085                       const struct xhci_driver_overrides *over);
2086 int xhci_check_bandwidth(struct usb_hcd *hcd, struct usb_device *udev);
2087 void xhci_reset_bandwidth(struct usb_hcd *hcd, struct usb_device *udev);
2088 int xhci_disable_slot(struct xhci_hcd *xhci, u32 slot_id);
2089 int xhci_ext_cap_init(struct xhci_hcd *xhci);
2090
2091 int xhci_suspend(struct xhci_hcd *xhci, bool do_wakeup);
2092 int xhci_resume(struct xhci_hcd *xhci, bool hibernated);
2093
2094 irqreturn_t xhci_irq(struct usb_hcd *hcd);
2095 irqreturn_t xhci_msi_irq(int irq, void *hcd);
2096 int xhci_alloc_dev(struct usb_hcd *hcd, struct usb_device *udev);
2097 int xhci_alloc_tt_info(struct xhci_hcd *xhci,
2098                 struct xhci_virt_device *virt_dev,
2099                 struct usb_device *hdev,
2100                 struct usb_tt *tt, gfp_t mem_flags);
2101
2102 /* xHCI ring, segment, TRB, and TD functions */
2103 dma_addr_t xhci_trb_virt_to_dma(struct xhci_segment *seg, union xhci_trb *trb);
2104 struct xhci_segment *trb_in_td(struct xhci_hcd *xhci,
2105                 struct xhci_segment *start_seg, union xhci_trb *start_trb,
2106                 union xhci_trb *end_trb, dma_addr_t suspect_dma, bool debug);
2107 int xhci_is_vendor_info_code(struct xhci_hcd *xhci, unsigned int trb_comp_code);
2108 void xhci_ring_cmd_db(struct xhci_hcd *xhci);
2109 int xhci_queue_slot_control(struct xhci_hcd *xhci, struct xhci_command *cmd,
2110                 u32 trb_type, u32 slot_id);
2111 int xhci_queue_address_device(struct xhci_hcd *xhci, struct xhci_command *cmd,
2112                 dma_addr_t in_ctx_ptr, u32 slot_id, enum xhci_setup_dev);
2113 int xhci_queue_vendor_command(struct xhci_hcd *xhci, struct xhci_command *cmd,
2114                 u32 field1, u32 field2, u32 field3, u32 field4);
2115 int xhci_queue_stop_endpoint(struct xhci_hcd *xhci, struct xhci_command *cmd,
2116                 int slot_id, unsigned int ep_index, int suspend);
2117 int xhci_queue_ctrl_tx(struct xhci_hcd *xhci, gfp_t mem_flags, struct urb *urb,
2118                 int slot_id, unsigned int ep_index);
2119 int xhci_queue_bulk_tx(struct xhci_hcd *xhci, gfp_t mem_flags, struct urb *urb,
2120                 int slot_id, unsigned int ep_index);
2121 int xhci_queue_intr_tx(struct xhci_hcd *xhci, gfp_t mem_flags, struct urb *urb,
2122                 int slot_id, unsigned int ep_index);
2123 int xhci_queue_isoc_tx_prepare(struct xhci_hcd *xhci, gfp_t mem_flags,
2124                 struct urb *urb, int slot_id, unsigned int ep_index);
2125 int xhci_queue_configure_endpoint(struct xhci_hcd *xhci,
2126                 struct xhci_command *cmd, dma_addr_t in_ctx_ptr, u32 slot_id,
2127                 bool command_must_succeed);
2128 int xhci_queue_evaluate_context(struct xhci_hcd *xhci, struct xhci_command *cmd,
2129                 dma_addr_t in_ctx_ptr, u32 slot_id, bool command_must_succeed);
2130 int xhci_queue_reset_ep(struct xhci_hcd *xhci, struct xhci_command *cmd,
2131                 int slot_id, unsigned int ep_index,
2132                 enum xhci_ep_reset_type reset_type);
2133 int xhci_queue_reset_device(struct xhci_hcd *xhci, struct xhci_command *cmd,
2134                 u32 slot_id);
2135 void xhci_find_new_dequeue_state(struct xhci_hcd *xhci,
2136                 unsigned int slot_id, unsigned int ep_index,
2137                 unsigned int stream_id, struct xhci_td *cur_td,
2138                 struct xhci_dequeue_state *state);
2139 void xhci_queue_new_dequeue_state(struct xhci_hcd *xhci,
2140                 unsigned int slot_id, unsigned int ep_index,
2141                 struct xhci_dequeue_state *deq_state);
2142 void xhci_cleanup_stalled_ring(struct xhci_hcd *xhci, unsigned int slot_id,
2143                                unsigned int ep_index, unsigned int stream_id,
2144                                struct xhci_td *td);
2145 void xhci_stop_endpoint_command_watchdog(struct timer_list *t);
2146 void xhci_handle_command_timeout(struct work_struct *work);
2147
2148 void xhci_ring_ep_doorbell(struct xhci_hcd *xhci, unsigned int slot_id,
2149                 unsigned int ep_index, unsigned int stream_id);
2150 void xhci_ring_doorbell_for_active_rings(struct xhci_hcd *xhci,
2151                 unsigned int slot_id,
2152                 unsigned int ep_index);
2153 void xhci_cleanup_command_queue(struct xhci_hcd *xhci);
2154 void inc_deq(struct xhci_hcd *xhci, struct xhci_ring *ring);
2155 unsigned int count_trbs(u64 addr, u64 len);
2156
2157 /* xHCI roothub code */
2158 void xhci_set_link_state(struct xhci_hcd *xhci, struct xhci_port *port,
2159                                 u32 link_state);
2160 void xhci_test_and_clear_bit(struct xhci_hcd *xhci, struct xhci_port *port,
2161                                 u32 port_bit);
2162 int xhci_hub_control(struct usb_hcd *hcd, u16 typeReq, u16 wValue, u16 wIndex,
2163                 char *buf, u16 wLength);
2164 int xhci_hub_status_data(struct usb_hcd *hcd, char *buf);
2165 int xhci_find_raw_port_number(struct usb_hcd *hcd, int port1);
2166 struct xhci_hub *xhci_get_rhub(struct usb_hcd *hcd);
2167
2168 void xhci_hc_died(struct xhci_hcd *xhci);
2169
2170 #ifdef CONFIG_PM
2171 int xhci_bus_suspend(struct usb_hcd *hcd);
2172 int xhci_bus_resume(struct usb_hcd *hcd);
2173 unsigned long xhci_get_resuming_ports(struct usb_hcd *hcd);
2174 #else
2175 #define xhci_bus_suspend        NULL
2176 #define xhci_bus_resume         NULL
2177 #define xhci_get_resuming_ports NULL
2178 #endif  /* CONFIG_PM */
2179
2180 u32 xhci_port_state_to_neutral(u32 state);
2181 int xhci_find_slot_id_by_port(struct usb_hcd *hcd, struct xhci_hcd *xhci,
2182                 u16 port);
2183 void xhci_ring_device(struct xhci_hcd *xhci, int slot_id);
2184
2185 /* xHCI contexts */
2186 struct xhci_input_control_ctx *xhci_get_input_control_ctx(struct xhci_container_ctx *ctx);
2187 struct xhci_slot_ctx *xhci_get_slot_ctx(struct xhci_hcd *xhci, struct xhci_container_ctx *ctx);
2188 struct xhci_ep_ctx *xhci_get_ep_ctx(struct xhci_hcd *xhci, struct xhci_container_ctx *ctx, unsigned int ep_index);
2189
2190 struct xhci_ring *xhci_triad_to_transfer_ring(struct xhci_hcd *xhci,
2191                 unsigned int slot_id, unsigned int ep_index,
2192                 unsigned int stream_id);
2193
2194 static inline struct xhci_ring *xhci_urb_to_transfer_ring(struct xhci_hcd *xhci,
2195                                                                 struct urb *urb)
2196 {
2197         return xhci_triad_to_transfer_ring(xhci, urb->dev->slot_id,
2198                                         xhci_get_endpoint_index(&urb->ep->desc),
2199                                         urb->stream_id);
2200 }
2201
2202 /*
2203  * TODO: As per spec Isochronous IDT transmissions are supported. We bypass
2204  * them anyways as we where unable to find a device that matches the
2205  * constraints.
2206  */
2207 static inline bool xhci_urb_suitable_for_idt(struct urb *urb)
2208 {
2209         if (!usb_endpoint_xfer_isoc(&urb->ep->desc) && usb_urb_dir_out(urb) &&
2210             usb_endpoint_maxp(&urb->ep->desc) >= TRB_IDT_MAX_SIZE &&
2211             urb->transfer_buffer_length <= TRB_IDT_MAX_SIZE &&
2212             !(urb->transfer_flags & URB_NO_TRANSFER_DMA_MAP) &&
2213             !urb->num_sgs)
2214                 return true;
2215
2216         return false;
2217 }
2218
2219 static inline char *xhci_slot_state_string(u32 state)
2220 {
2221         switch (state) {
2222         case SLOT_STATE_ENABLED:
2223                 return "enabled/disabled";
2224         case SLOT_STATE_DEFAULT:
2225                 return "default";
2226         case SLOT_STATE_ADDRESSED:
2227                 return "addressed";
2228         case SLOT_STATE_CONFIGURED:
2229                 return "configured";
2230         default:
2231                 return "reserved";
2232         }
2233 }
2234
2235 static inline const char *xhci_decode_trb(char *str, size_t size,
2236                                           u32 field0, u32 field1, u32 field2, u32 field3)
2237 {
2238         int type = TRB_FIELD_TO_TYPE(field3);
2239
2240         switch (type) {
2241         case TRB_LINK:
2242                 snprintf(str, size,
2243                         "LINK %08x%08x intr %d type '%s' flags %c:%c:%c:%c",
2244                         field1, field0, GET_INTR_TARGET(field2),
2245                         xhci_trb_type_string(type),
2246                         field3 & TRB_IOC ? 'I' : 'i',
2247                         field3 & TRB_CHAIN ? 'C' : 'c',
2248                         field3 & TRB_TC ? 'T' : 't',
2249                         field3 & TRB_CYCLE ? 'C' : 'c');
2250                 break;
2251         case TRB_TRANSFER:
2252         case TRB_COMPLETION:
2253         case TRB_PORT_STATUS:
2254         case TRB_BANDWIDTH_EVENT:
2255         case TRB_DOORBELL:
2256         case TRB_HC_EVENT:
2257         case TRB_DEV_NOTE:
2258         case TRB_MFINDEX_WRAP:
2259                 snprintf(str, size,
2260                         "TRB %08x%08x status '%s' len %d slot %d ep %d type '%s' flags %c:%c",
2261                         field1, field0,
2262                         xhci_trb_comp_code_string(GET_COMP_CODE(field2)),
2263                         EVENT_TRB_LEN(field2), TRB_TO_SLOT_ID(field3),
2264                         /* Macro decrements 1, maybe it shouldn't?!? */
2265                         TRB_TO_EP_INDEX(field3) + 1,
2266                         xhci_trb_type_string(type),
2267                         field3 & EVENT_DATA ? 'E' : 'e',
2268                         field3 & TRB_CYCLE ? 'C' : 'c');
2269
2270                 break;
2271         case TRB_SETUP:
2272                 snprintf(str, size,
2273                         "bRequestType %02x bRequest %02x wValue %02x%02x wIndex %02x%02x wLength %d length %d TD size %d intr %d type '%s' flags %c:%c:%c",
2274                                 field0 & 0xff,
2275                                 (field0 & 0xff00) >> 8,
2276                                 (field0 & 0xff000000) >> 24,
2277                                 (field0 & 0xff0000) >> 16,
2278                                 (field1 & 0xff00) >> 8,
2279                                 field1 & 0xff,
2280                                 (field1 & 0xff000000) >> 16 |
2281                                 (field1 & 0xff0000) >> 16,
2282                                 TRB_LEN(field2), GET_TD_SIZE(field2),
2283                                 GET_INTR_TARGET(field2),
2284                                 xhci_trb_type_string(type),
2285                                 field3 & TRB_IDT ? 'I' : 'i',
2286                                 field3 & TRB_IOC ? 'I' : 'i',
2287                                 field3 & TRB_CYCLE ? 'C' : 'c');
2288                 break;
2289         case TRB_DATA:
2290                 snprintf(str, size,
2291                          "Buffer %08x%08x length %d TD size %d intr %d type '%s' flags %c:%c:%c:%c:%c:%c:%c",
2292                                 field1, field0, TRB_LEN(field2), GET_TD_SIZE(field2),
2293                                 GET_INTR_TARGET(field2),
2294                                 xhci_trb_type_string(type),
2295                                 field3 & TRB_IDT ? 'I' : 'i',
2296                                 field3 & TRB_IOC ? 'I' : 'i',
2297                                 field3 & TRB_CHAIN ? 'C' : 'c',
2298                                 field3 & TRB_NO_SNOOP ? 'S' : 's',
2299                                 field3 & TRB_ISP ? 'I' : 'i',
2300                                 field3 & TRB_ENT ? 'E' : 'e',
2301                                 field3 & TRB_CYCLE ? 'C' : 'c');
2302                 break;
2303         case TRB_STATUS:
2304                 snprintf(str, size,
2305                          "Buffer %08x%08x length %d TD size %d intr %d type '%s' flags %c:%c:%c:%c",
2306                                 field1, field0, TRB_LEN(field2), GET_TD_SIZE(field2),
2307                                 GET_INTR_TARGET(field2),
2308                                 xhci_trb_type_string(type),
2309                                 field3 & TRB_IOC ? 'I' : 'i',
2310                                 field3 & TRB_CHAIN ? 'C' : 'c',
2311                                 field3 & TRB_ENT ? 'E' : 'e',
2312                                 field3 & TRB_CYCLE ? 'C' : 'c');
2313                 break;
2314         case TRB_NORMAL:
2315         case TRB_ISOC:
2316         case TRB_EVENT_DATA:
2317         case TRB_TR_NOOP:
2318                 snprintf(str, size,
2319                         "Buffer %08x%08x length %d TD size %d intr %d type '%s' flags %c:%c:%c:%c:%c:%c:%c:%c",
2320                         field1, field0, TRB_LEN(field2), GET_TD_SIZE(field2),
2321                         GET_INTR_TARGET(field2),
2322                         xhci_trb_type_string(type),
2323                         field3 & TRB_BEI ? 'B' : 'b',
2324                         field3 & TRB_IDT ? 'I' : 'i',
2325                         field3 & TRB_IOC ? 'I' : 'i',
2326                         field3 & TRB_CHAIN ? 'C' : 'c',
2327                         field3 & TRB_NO_SNOOP ? 'S' : 's',
2328                         field3 & TRB_ISP ? 'I' : 'i',
2329                         field3 & TRB_ENT ? 'E' : 'e',
2330                         field3 & TRB_CYCLE ? 'C' : 'c');
2331                 break;
2332
2333         case TRB_CMD_NOOP:
2334         case TRB_ENABLE_SLOT:
2335                 snprintf(str, size,
2336                         "%s: flags %c",
2337                         xhci_trb_type_string(type),
2338                         field3 & TRB_CYCLE ? 'C' : 'c');
2339                 break;
2340         case TRB_DISABLE_SLOT:
2341         case TRB_NEG_BANDWIDTH:
2342                 snprintf(str, size,
2343                         "%s: slot %d flags %c",
2344                         xhci_trb_type_string(type),
2345                         TRB_TO_SLOT_ID(field3),
2346                         field3 & TRB_CYCLE ? 'C' : 'c');
2347                 break;
2348         case TRB_ADDR_DEV:
2349                 snprintf(str, size,
2350                         "%s: ctx %08x%08x slot %d flags %c:%c",
2351                         xhci_trb_type_string(type),
2352                         field1, field0,
2353                         TRB_TO_SLOT_ID(field3),
2354                         field3 & TRB_BSR ? 'B' : 'b',
2355                         field3 & TRB_CYCLE ? 'C' : 'c');
2356                 break;
2357         case TRB_CONFIG_EP:
2358                 snprintf(str, size,
2359                         "%s: ctx %08x%08x slot %d flags %c:%c",
2360                         xhci_trb_type_string(type),
2361                         field1, field0,
2362                         TRB_TO_SLOT_ID(field3),
2363                         field3 & TRB_DC ? 'D' : 'd',
2364                         field3 & TRB_CYCLE ? 'C' : 'c');
2365                 break;
2366         case TRB_EVAL_CONTEXT:
2367                 snprintf(str, size,
2368                         "%s: ctx %08x%08x slot %d flags %c",
2369                         xhci_trb_type_string(type),
2370                         field1, field0,
2371                         TRB_TO_SLOT_ID(field3),
2372                         field3 & TRB_CYCLE ? 'C' : 'c');
2373                 break;
2374         case TRB_RESET_EP:
2375                 snprintf(str, size,
2376                         "%s: ctx %08x%08x slot %d ep %d flags %c:%c",
2377                         xhci_trb_type_string(type),
2378                         field1, field0,
2379                         TRB_TO_SLOT_ID(field3),
2380                         /* Macro decrements 1, maybe it shouldn't?!? */
2381                         TRB_TO_EP_INDEX(field3) + 1,
2382                         field3 & TRB_TSP ? 'T' : 't',
2383                         field3 & TRB_CYCLE ? 'C' : 'c');
2384                 break;
2385         case TRB_STOP_RING:
2386                 snprintf(str, size,
2387                         "%s: slot %d sp %d ep %d flags %c",
2388                         xhci_trb_type_string(type),
2389                         TRB_TO_SLOT_ID(field3),
2390                         TRB_TO_SUSPEND_PORT(field3),
2391                         /* Macro decrements 1, maybe it shouldn't?!? */
2392                         TRB_TO_EP_INDEX(field3) + 1,
2393                         field3 & TRB_CYCLE ? 'C' : 'c');
2394                 break;
2395         case TRB_SET_DEQ:
2396                 snprintf(str, size,
2397                         "%s: deq %08x%08x stream %d slot %d ep %d flags %c",
2398                         xhci_trb_type_string(type),
2399                         field1, field0,
2400                         TRB_TO_STREAM_ID(field2),
2401                         TRB_TO_SLOT_ID(field3),
2402                         /* Macro decrements 1, maybe it shouldn't?!? */
2403                         TRB_TO_EP_INDEX(field3) + 1,
2404                         field3 & TRB_CYCLE ? 'C' : 'c');
2405                 break;
2406         case TRB_RESET_DEV:
2407                 snprintf(str, size,
2408                         "%s: slot %d flags %c",
2409                         xhci_trb_type_string(type),
2410                         TRB_TO_SLOT_ID(field3),
2411                         field3 & TRB_CYCLE ? 'C' : 'c');
2412                 break;
2413         case TRB_FORCE_EVENT:
2414                 snprintf(str, size,
2415                         "%s: event %08x%08x vf intr %d vf id %d flags %c",
2416                         xhci_trb_type_string(type),
2417                         field1, field0,
2418                         TRB_TO_VF_INTR_TARGET(field2),
2419                         TRB_TO_VF_ID(field3),
2420                         field3 & TRB_CYCLE ? 'C' : 'c');
2421                 break;
2422         case TRB_SET_LT:
2423                 snprintf(str, size,
2424                         "%s: belt %d flags %c",
2425                         xhci_trb_type_string(type),
2426                         TRB_TO_BELT(field3),
2427                         field3 & TRB_CYCLE ? 'C' : 'c');
2428                 break;
2429         case TRB_GET_BW:
2430                 snprintf(str, size,
2431                         "%s: ctx %08x%08x slot %d speed %d flags %c",
2432                         xhci_trb_type_string(type),
2433                         field1, field0,
2434                         TRB_TO_SLOT_ID(field3),
2435                         TRB_TO_DEV_SPEED(field3),
2436                         field3 & TRB_CYCLE ? 'C' : 'c');
2437                 break;
2438         case TRB_FORCE_HEADER:
2439                 snprintf(str, size,
2440                         "%s: info %08x%08x%08x pkt type %d roothub port %d flags %c",
2441                         xhci_trb_type_string(type),
2442                         field2, field1, field0 & 0xffffffe0,
2443                         TRB_TO_PACKET_TYPE(field0),
2444                         TRB_TO_ROOTHUB_PORT(field3),
2445                         field3 & TRB_CYCLE ? 'C' : 'c');
2446                 break;
2447         default:
2448                 snprintf(str, size,
2449                         "type '%s' -> raw %08x %08x %08x %08x",
2450                         xhci_trb_type_string(type),
2451                         field0, field1, field2, field3);
2452         }
2453
2454         return str;
2455 }
2456
2457 static inline const char *xhci_decode_ctrl_ctx(char *str,
2458                 unsigned long drop, unsigned long add)
2459 {
2460         unsigned int    bit;
2461         int             ret = 0;
2462
2463         str[0] = '\0';
2464
2465         if (drop) {
2466                 ret = sprintf(str, "Drop:");
2467                 for_each_set_bit(bit, &drop, 32)
2468                         ret += sprintf(str + ret, " %d%s",
2469                                        bit / 2,
2470                                        bit % 2 ? "in":"out");
2471                 ret += sprintf(str + ret, ", ");
2472         }
2473
2474         if (add) {
2475                 ret += sprintf(str + ret, "Add:%s%s",
2476                                (add & SLOT_FLAG) ? " slot":"",
2477                                (add & EP0_FLAG) ? " ep0":"");
2478                 add &= ~(SLOT_FLAG | EP0_FLAG);
2479                 for_each_set_bit(bit, &add, 32)
2480                         ret += sprintf(str + ret, " %d%s",
2481                                        bit / 2,
2482                                        bit % 2 ? "in":"out");
2483         }
2484         return str;
2485 }
2486
2487 static inline const char *xhci_decode_slot_context(char *str,
2488                 u32 info, u32 info2, u32 tt_info, u32 state)
2489 {
2490         u32 speed;
2491         u32 hub;
2492         u32 mtt;
2493         int ret = 0;
2494
2495         speed = info & DEV_SPEED;
2496         hub = info & DEV_HUB;
2497         mtt = info & DEV_MTT;
2498
2499         ret = sprintf(str, "RS %05x %s%s%s Ctx Entries %d MEL %d us Port# %d/%d",
2500                         info & ROUTE_STRING_MASK,
2501                         ({ char *s;
2502                         switch (speed) {
2503                         case SLOT_SPEED_FS:
2504                                 s = "full-speed";
2505                                 break;
2506                         case SLOT_SPEED_LS:
2507                                 s = "low-speed";
2508                                 break;
2509                         case SLOT_SPEED_HS:
2510                                 s = "high-speed";
2511                                 break;
2512                         case SLOT_SPEED_SS:
2513                                 s = "super-speed";
2514                                 break;
2515                         case SLOT_SPEED_SSP:
2516                                 s = "super-speed plus";
2517                                 break;
2518                         default:
2519                                 s = "UNKNOWN speed";
2520                         } s; }),
2521                         mtt ? " multi-TT" : "",
2522                         hub ? " Hub" : "",
2523                         (info & LAST_CTX_MASK) >> 27,
2524                         info2 & MAX_EXIT,
2525                         DEVINFO_TO_ROOT_HUB_PORT(info2),
2526                         DEVINFO_TO_MAX_PORTS(info2));
2527
2528         ret += sprintf(str + ret, " [TT Slot %d Port# %d TTT %d Intr %d] Addr %d State %s",
2529                         tt_info & TT_SLOT, (tt_info & TT_PORT) >> 8,
2530                         GET_TT_THINK_TIME(tt_info), GET_INTR_TARGET(tt_info),
2531                         state & DEV_ADDR_MASK,
2532                         xhci_slot_state_string(GET_SLOT_STATE(state)));
2533
2534         return str;
2535 }
2536
2537
2538 static inline const char *xhci_portsc_link_state_string(u32 portsc)
2539 {
2540         switch (portsc & PORT_PLS_MASK) {
2541         case XDEV_U0:
2542                 return "U0";
2543         case XDEV_U1:
2544                 return "U1";
2545         case XDEV_U2:
2546                 return "U2";
2547         case XDEV_U3:
2548                 return "U3";
2549         case XDEV_DISABLED:
2550                 return "Disabled";
2551         case XDEV_RXDETECT:
2552                 return "RxDetect";
2553         case XDEV_INACTIVE:
2554                 return "Inactive";
2555         case XDEV_POLLING:
2556                 return "Polling";
2557         case XDEV_RECOVERY:
2558                 return "Recovery";
2559         case XDEV_HOT_RESET:
2560                 return "Hot Reset";
2561         case XDEV_COMP_MODE:
2562                 return "Compliance mode";
2563         case XDEV_TEST_MODE:
2564                 return "Test mode";
2565         case XDEV_RESUME:
2566                 return "Resume";
2567         default:
2568                 break;
2569         }
2570         return "Unknown";
2571 }
2572
2573 static inline const char *xhci_decode_portsc(char *str, u32 portsc)
2574 {
2575         int ret;
2576
2577         ret = sprintf(str, "%s %s %s Link:%s PortSpeed:%d ",
2578                       portsc & PORT_POWER       ? "Powered" : "Powered-off",
2579                       portsc & PORT_CONNECT     ? "Connected" : "Not-connected",
2580                       portsc & PORT_PE          ? "Enabled" : "Disabled",
2581                       xhci_portsc_link_state_string(portsc),
2582                       DEV_PORT_SPEED(portsc));
2583
2584         if (portsc & PORT_OC)
2585                 ret += sprintf(str + ret, "OverCurrent ");
2586         if (portsc & PORT_RESET)
2587                 ret += sprintf(str + ret, "In-Reset ");
2588
2589         ret += sprintf(str + ret, "Change: ");
2590         if (portsc & PORT_CSC)
2591                 ret += sprintf(str + ret, "CSC ");
2592         if (portsc & PORT_PEC)
2593                 ret += sprintf(str + ret, "PEC ");
2594         if (portsc & PORT_WRC)
2595                 ret += sprintf(str + ret, "WRC ");
2596         if (portsc & PORT_OCC)
2597                 ret += sprintf(str + ret, "OCC ");
2598         if (portsc & PORT_RC)
2599                 ret += sprintf(str + ret, "PRC ");
2600         if (portsc & PORT_PLC)
2601                 ret += sprintf(str + ret, "PLC ");
2602         if (portsc & PORT_CEC)
2603                 ret += sprintf(str + ret, "CEC ");
2604         if (portsc & PORT_CAS)
2605                 ret += sprintf(str + ret, "CAS ");
2606
2607         ret += sprintf(str + ret, "Wake: ");
2608         if (portsc & PORT_WKCONN_E)
2609                 ret += sprintf(str + ret, "WCE ");
2610         if (portsc & PORT_WKDISC_E)
2611                 ret += sprintf(str + ret, "WDE ");
2612         if (portsc & PORT_WKOC_E)
2613                 ret += sprintf(str + ret, "WOE ");
2614
2615         return str;
2616 }
2617
2618 static inline const char *xhci_decode_usbsts(char *str, u32 usbsts)
2619 {
2620         int ret = 0;
2621
2622         ret = sprintf(str, " 0x%08x", usbsts);
2623
2624         if (usbsts == ~(u32)0)
2625                 return str;
2626
2627         if (usbsts & STS_HALT)
2628                 ret += sprintf(str + ret, " HCHalted");
2629         if (usbsts & STS_FATAL)
2630                 ret += sprintf(str + ret, " HSE");
2631         if (usbsts & STS_EINT)
2632                 ret += sprintf(str + ret, " EINT");
2633         if (usbsts & STS_PORT)
2634                 ret += sprintf(str + ret, " PCD");
2635         if (usbsts & STS_SAVE)
2636                 ret += sprintf(str + ret, " SSS");
2637         if (usbsts & STS_RESTORE)
2638                 ret += sprintf(str + ret, " RSS");
2639         if (usbsts & STS_SRE)
2640                 ret += sprintf(str + ret, " SRE");
2641         if (usbsts & STS_CNR)
2642                 ret += sprintf(str + ret, " CNR");
2643         if (usbsts & STS_HCE)
2644                 ret += sprintf(str + ret, " HCE");
2645
2646         return str;
2647 }
2648
2649 static inline const char *xhci_decode_doorbell(char *str, u32 slot, u32 doorbell)
2650 {
2651         u8 ep;
2652         u16 stream;
2653         int ret;
2654
2655         ep = (doorbell & 0xff);
2656         stream = doorbell >> 16;
2657
2658         if (slot == 0) {
2659                 sprintf(str, "Command Ring %d", doorbell);
2660                 return str;
2661         }
2662         ret = sprintf(str, "Slot %d ", slot);
2663         if (ep > 0 && ep < 32)
2664                 ret = sprintf(str + ret, "ep%d%s",
2665                               ep / 2,
2666                               ep % 2 ? "in" : "out");
2667         else if (ep == 0 || ep < 248)
2668                 ret = sprintf(str + ret, "Reserved %d", ep);
2669         else
2670                 ret = sprintf(str + ret, "Vendor Defined %d", ep);
2671         if (stream)
2672                 ret = sprintf(str + ret, " Stream %d", stream);
2673
2674         return str;
2675 }
2676
2677 static inline const char *xhci_ep_state_string(u8 state)
2678 {
2679         switch (state) {
2680         case EP_STATE_DISABLED:
2681                 return "disabled";
2682         case EP_STATE_RUNNING:
2683                 return "running";
2684         case EP_STATE_HALTED:
2685                 return "halted";
2686         case EP_STATE_STOPPED:
2687                 return "stopped";
2688         case EP_STATE_ERROR:
2689                 return "error";
2690         default:
2691                 return "INVALID";
2692         }
2693 }
2694
2695 static inline const char *xhci_ep_type_string(u8 type)
2696 {
2697         switch (type) {
2698         case ISOC_OUT_EP:
2699                 return "Isoc OUT";
2700         case BULK_OUT_EP:
2701                 return "Bulk OUT";
2702         case INT_OUT_EP:
2703                 return "Int OUT";
2704         case CTRL_EP:
2705                 return "Ctrl";
2706         case ISOC_IN_EP:
2707                 return "Isoc IN";
2708         case BULK_IN_EP:
2709                 return "Bulk IN";
2710         case INT_IN_EP:
2711                 return "Int IN";
2712         default:
2713                 return "INVALID";
2714         }
2715 }
2716
2717 static inline const char *xhci_decode_ep_context(char *str, u32 info,
2718                 u32 info2, u64 deq, u32 tx_info)
2719 {
2720         int ret;
2721
2722         u32 esit;
2723         u16 maxp;
2724         u16 avg;
2725
2726         u8 max_pstr;
2727         u8 ep_state;
2728         u8 interval;
2729         u8 ep_type;
2730         u8 burst;
2731         u8 cerr;
2732         u8 mult;
2733
2734         bool lsa;
2735         bool hid;
2736
2737         esit = CTX_TO_MAX_ESIT_PAYLOAD_HI(info) << 16 |
2738                 CTX_TO_MAX_ESIT_PAYLOAD(tx_info);
2739
2740         ep_state = info & EP_STATE_MASK;
2741         max_pstr = CTX_TO_EP_MAXPSTREAMS(info);
2742         interval = CTX_TO_EP_INTERVAL(info);
2743         mult = CTX_TO_EP_MULT(info) + 1;
2744         lsa = !!(info & EP_HAS_LSA);
2745
2746         cerr = (info2 & (3 << 1)) >> 1;
2747         ep_type = CTX_TO_EP_TYPE(info2);
2748         hid = !!(info2 & (1 << 7));
2749         burst = CTX_TO_MAX_BURST(info2);
2750         maxp = MAX_PACKET_DECODED(info2);
2751
2752         avg = EP_AVG_TRB_LENGTH(tx_info);
2753
2754         ret = sprintf(str, "State %s mult %d max P. Streams %d %s",
2755                         xhci_ep_state_string(ep_state), mult,
2756                         max_pstr, lsa ? "LSA " : "");
2757
2758         ret += sprintf(str + ret, "interval %d us max ESIT payload %d CErr %d ",
2759                         (1 << interval) * 125, esit, cerr);
2760
2761         ret += sprintf(str + ret, "Type %s %sburst %d maxp %d deq %016llx ",
2762                         xhci_ep_type_string(ep_type), hid ? "HID" : "",
2763                         burst, maxp, deq);
2764
2765         ret += sprintf(str + ret, "avg trb len %d", avg);
2766
2767         return str;
2768 }
2769
2770 #endif /* __LINUX_XHCI_HCD_H */