drivers/usb/host/pci-quirks.c

   1 /*
   2  * This file contains code to reset and initialize USB host controllers.
   3  * Some of it includes work-arounds for PCI hardware and BIOS quirks.
   4  * It may need to run early during booting -- before USB would normally
   5  * initialize -- to ensure that Linux doesn't use any legacy modes.
   6  *
   7  *  Copyright (c) 1999 Martin Mares <mj@ucw.cz>
   8  *  (and others)
   9  */
  10
  11 #include <linux/types.h>
  12 #include <linux/kconfig.h>
  13 #include <linux/kernel.h>
  14 #include <linux/pci.h>
  15 #include <linux/delay.h>
  16 #include <linux/export.h>
  17 #include <linux/acpi.h>
  18 #include <linux/dmi.h>
  19 #include "pci-quirks.h"
  20 #include "xhci-ext-caps.h"
  21
  22
  23 #define UHCI_USBLEGSUP          0xc0            /* legacy support */
  24 #define UHCI_USBCMD             0               /* command register */
  25 #define UHCI_USBINTR            4               /* interrupt register */
  26 #define UHCI_USBLEGSUP_RWC      0x8f00          /* the R/WC bits */
  27 #define UHCI_USBLEGSUP_RO       0x5040          /* R/O and reserved bits */
  28 #define UHCI_USBCMD_RUN         0x0001          /* RUN/STOP bit */
  29 #define UHCI_USBCMD_HCRESET     0x0002          /* Host Controller reset */
  30 #define UHCI_USBCMD_EGSM        0x0008          /* Global Suspend Mode */
  31 #define UHCI_USBCMD_CONFIGURE   0x0040          /* Config Flag */
  32 #define UHCI_USBINTR_RESUME     0x0002          /* Resume interrupt enable */
  33
  34 #define OHCI_CONTROL            0x04
  35 #define OHCI_CMDSTATUS          0x08
  36 #define OHCI_INTRSTATUS         0x0c
  37 #define OHCI_INTRENABLE         0x10
  38 #define OHCI_INTRDISABLE        0x14
  39 #define OHCI_FMINTERVAL         0x34
  40 #define OHCI_HCFS               (3 << 6)        /* hc functional state */
  41 #define OHCI_HCR                (1 << 0)        /* host controller reset */
  42 #define OHCI_OCR                (1 << 3)        /* ownership change request */
  43 #define OHCI_CTRL_RWC           (1 << 9)        /* remote wakeup connected */
  44 #define OHCI_CTRL_IR            (1 << 8)        /* interrupt routing */
  45 #define OHCI_INTR_OC            (1 << 30)       /* ownership change */
  46
  47 #define EHCI_HCC_PARAMS         0x08            /* extended capabilities */
  48 #define EHCI_USBCMD             0               /* command register */
  49 #define EHCI_USBCMD_RUN         (1 << 0)        /* RUN/STOP bit */
  50 #define EHCI_USBSTS             4               /* status register */
  51 #define EHCI_USBSTS_HALTED      (1 << 12)       /* HCHalted bit */
  52 #define EHCI_USBINTR            8               /* interrupt register */
  53 #define EHCI_CONFIGFLAG         0x40            /* configured flag register */
  54 #define EHCI_USBLEGSUP          0               /* legacy support register */
  55 #define EHCI_USBLEGSUP_BIOS     (1 << 16)       /* BIOS semaphore */
  56 #define EHCI_USBLEGSUP_OS       (1 << 24)       /* OS semaphore */
  57 #define EHCI_USBLEGCTLSTS       4               /* legacy control/status */
  58 #define EHCI_USBLEGCTLSTS_SOOE  (1 << 13)       /* SMI on ownership change */
  59
  60 /* AMD quirk use */
  61 #define AB_REG_BAR_LOW          0xe0
  62 #define AB_REG_BAR_HIGH         0xe1
  63 #define AB_REG_BAR_SB700        0xf0
  64 #define AB_INDX(addr)           ((addr) + 0x00)
  65 #define AB_DATA(addr)           ((addr) + 0x04)
  66 #define AX_INDXC                0x30
  67 #define AX_DATAC                0x34
  68
  69 #define NB_PCIE_INDX_ADDR       0xe0
  70 #define NB_PCIE_INDX_DATA       0xe4
  71 #define PCIE_P_CNTL             0x10040
  72 #define BIF_NB                  0x10002
  73 #define NB_PIF0_PWRDOWN_0       0x01100012
  74 #define NB_PIF0_PWRDOWN_1       0x01100013
  75
  76 #define USB_INTEL_XUSB2PR      0xD0
  77 #define USB_INTEL_USB2PRM      0xD4
  78 #define USB_INTEL_USB3_PSSEN   0xD8
  79 #define USB_INTEL_USB3PRM      0xDC
  80
  81 /*
  82  * amd_chipset_gen values represent AMD different chipset generations
  83  */
  84 enum amd_chipset_gen {
  85         NOT_AMD_CHIPSET = 0,
  86         AMD_CHIPSET_SB600,
  87         AMD_CHIPSET_SB700,
  88         AMD_CHIPSET_SB800,
  89         AMD_CHIPSET_HUDSON2,
  90         AMD_CHIPSET_BOLTON,
  91         AMD_CHIPSET_YANGTZE,
  92         AMD_CHIPSET_TAISHAN,
  93         AMD_CHIPSET_UNKNOWN,
  94 };
  95
  96 struct amd_chipset_type {
  97         enum amd_chipset_gen gen;
  98         u8 rev;
  99 };
 100
 101 static struct amd_chipset_info {
 102         struct pci_dev  *nb_dev;
 103         struct pci_dev  *smbus_dev;
 104         int nb_type;
 105         struct amd_chipset_type sb_type;
 106         int isoc_reqs;
 107         int probe_count;
 108         int probe_result;
 109 } amd_chipset;
 110
 111 static DEFINE_SPINLOCK(amd_lock);
 112
 113 /*
 114  * amd_chipset_sb_type_init - initialize amd chipset southbridge type
 115  *
 116  * AMD FCH/SB generation and revision is identified by SMBus controller
 117  * vendor, device and revision IDs.
 118  *
 119  * Returns: 1 if it is an AMD chipset, 0 otherwise.
 120  */
 121 static int amd_chipset_sb_type_init(struct amd_chipset_info *pinfo)
 122 {
 123         u8 rev = 0;
 124         pinfo->sb_type.gen = AMD_CHIPSET_UNKNOWN;
 125
 126         pinfo->smbus_dev = pci_get_device(PCI_VENDOR_ID_ATI,
 127                         PCI_DEVICE_ID_ATI_SBX00_SMBUS, NULL);
 128         if (pinfo->smbus_dev) {
 129                 rev = pinfo->smbus_dev->revision;
 130                 if (rev >= 0x10 && rev <= 0x1f)
 131                         pinfo->sb_type.gen = AMD_CHIPSET_SB600;
 132                 else if (rev >= 0x30 && rev <= 0x3f)
 133                         pinfo->sb_type.gen = AMD_CHIPSET_SB700;
 134                 else if (rev >= 0x40 && rev <= 0x4f)
 135                         pinfo->sb_type.gen = AMD_CHIPSET_SB800;
 136         } else {
 137                 pinfo->smbus_dev = pci_get_device(PCI_VENDOR_ID_AMD,
 138                                 PCI_DEVICE_ID_AMD_HUDSON2_SMBUS, NULL);
 139
 140                 if (pinfo->smbus_dev) {
 141                         rev = pinfo->smbus_dev->revision;
 142                         if (rev >= 0x11 && rev <= 0x14)
 143                                 pinfo->sb_type.gen = AMD_CHIPSET_HUDSON2;
 144                         else if (rev >= 0x15 && rev <= 0x18)
 145                                 pinfo->sb_type.gen = AMD_CHIPSET_BOLTON;
 146                         else if (rev >= 0x39 && rev <= 0x3a)
 147                                 pinfo->sb_type.gen = AMD_CHIPSET_YANGTZE;
 148                 } else {
 149                         pinfo->smbus_dev = pci_get_device(PCI_VENDOR_ID_AMD,
 150                                                           0x145c, NULL);
 151                         if (pinfo->smbus_dev) {
 152                                 rev = pinfo->smbus_dev->revision;
 153                                 pinfo->sb_type.gen = AMD_CHIPSET_TAISHAN;
 154                         } else {
 155                                 pinfo->sb_type.gen = NOT_AMD_CHIPSET;
 156                                 return 0;
 157                         }
 158                 }
 159         }
 160         pinfo->sb_type.rev = rev;
 161         return 1;
 162 }
 163
 164 void sb800_prefetch(struct device *dev, int on)
 165 {
 166         u16 misc;
 167         struct pci_dev *pdev = to_pci_dev(dev);
 168
 169         pci_read_config_word(pdev, 0x50, &misc);
 170         if (on == 0)
 171                 pci_write_config_word(pdev, 0x50, misc & 0xfcff);
 172         else
 173                 pci_write_config_word(pdev, 0x50, misc | 0x0300);
 174 }
 175 EXPORT_SYMBOL_GPL(sb800_prefetch);
 176
 177 int usb_amd_find_chipset_info(void)
 178 {
 179         unsigned long flags;
 180         struct amd_chipset_info info;
 181         int need_pll_quirk = 0;
 182
 183         spin_lock_irqsave(&amd_lock, flags);
 184
 185         /* probe only once */
 186         if (amd_chipset.probe_count > 0) {
 187                 amd_chipset.probe_count++;
 188                 spin_unlock_irqrestore(&amd_lock, flags);
 189                 return amd_chipset.probe_result;
 190         }
 191         memset(&info, 0, sizeof(info));
 192         spin_unlock_irqrestore(&amd_lock, flags);
 193
 194         if (!amd_chipset_sb_type_init(&info)) {
 195                 goto commit;
 196         }
 197
 198         switch (info.sb_type.gen) {
 199         case AMD_CHIPSET_SB700:
 200                 need_pll_quirk = info.sb_type.rev <= 0x3B;
 201                 break;
 202         case AMD_CHIPSET_SB800:
 203         case AMD_CHIPSET_HUDSON2:
 204         case AMD_CHIPSET_BOLTON:
 205                 need_pll_quirk = 1;
 206                 break;
 207         default:
 208                 need_pll_quirk = 0;
 209                 break;
 210         }
 211
 212         if (!need_pll_quirk) {
 213                 if (info.smbus_dev) {
 214                         pci_dev_put(info.smbus_dev);
 215                         info.smbus_dev = NULL;
 216                 }
 217                 goto commit;
 218         }
 219
 220         info.nb_dev = pci_get_device(PCI_VENDOR_ID_AMD, 0x9601, NULL);
 221         if (info.nb_dev) {
 222                 info.nb_type = 1;
 223         } else {
 224                 info.nb_dev = pci_get_device(PCI_VENDOR_ID_AMD, 0x1510, NULL);
 225                 if (info.nb_dev) {
 226                         info.nb_type = 2;
 227                 } else {
 228                         info.nb_dev = pci_get_device(PCI_VENDOR_ID_AMD,
 229                                                      0x9600, NULL);
 230                         if (info.nb_dev)
 231                                 info.nb_type = 3;
 232                 }
 233         }
 234
 235         need_pll_quirk = info.probe_result = 1;
 236         printk(KERN_DEBUG "QUIRK: Enable AMD PLL fix\n");
 237
 238 commit:
 239
 240         spin_lock_irqsave(&amd_lock, flags);
 241         if (amd_chipset.probe_count > 0) {
 242                 /* race - someone else was faster - drop devices */
 243
 244                 /* Mark that we where here */
 245                 amd_chipset.probe_count++;
 246                 need_pll_quirk = amd_chipset.probe_result;
 247
 248                 spin_unlock_irqrestore(&amd_lock, flags);
 249
 250                 pci_dev_put(info.nb_dev);
 251                 pci_dev_put(info.smbus_dev);
 252
 253         } else {
 254                 /* no race - commit the result */
 255                 info.probe_count++;
 256                 amd_chipset = info;
 257                 spin_unlock_irqrestore(&amd_lock, flags);
 258         }
 259
 260         return need_pll_quirk;
 261 }
 262 EXPORT_SYMBOL_GPL(usb_amd_find_chipset_info);
 263
 264 int usb_hcd_amd_remote_wakeup_quirk(struct pci_dev *pdev)
 265 {
 266         /* Make sure amd chipset type has already been initialized */
 267         usb_amd_find_chipset_info();
 268         if (amd_chipset.sb_type.gen == AMD_CHIPSET_YANGTZE ||
 269             amd_chipset.sb_type.gen == AMD_CHIPSET_TAISHAN) {
 270                 dev_dbg(&pdev->dev, "QUIRK: Enable AMD remote wakeup fix\n");
 271                 return 1;
 272         }
 273         return 0;
 274 }
 275 EXPORT_SYMBOL_GPL(usb_hcd_amd_remote_wakeup_quirk);
 276
 277 bool usb_amd_hang_symptom_quirk(void)
 278 {
 279         u8 rev;
 280
 281         usb_amd_find_chipset_info();
 282         rev = amd_chipset.sb_type.rev;
 283         /* SB600 and old version of SB700 have hang symptom bug */
 284         return amd_chipset.sb_type.gen == AMD_CHIPSET_SB600 ||
 285                         (amd_chipset.sb_type.gen == AMD_CHIPSET_SB700 &&
 286                          rev >= 0x3a && rev <= 0x3b);
 287 }
 288 EXPORT_SYMBOL_GPL(usb_amd_hang_symptom_quirk);
 289
 290 bool usb_amd_prefetch_quirk(void)
 291 {
 292         usb_amd_find_chipset_info();
 293         /* SB800 needs pre-fetch fix */
 294         return amd_chipset.sb_type.gen == AMD_CHIPSET_SB800;
 295 }
 296 EXPORT_SYMBOL_GPL(usb_amd_prefetch_quirk);
 297
 298 /*
 299  * The hardware normally enables the A-link power management feature, which
 300  * lets the system lower the power consumption in idle states.
 301  *
 302  * This USB quirk prevents the link going into that lower power state
 303  * during isochronous transfers.
 304  *
 305  * Without this quirk, isochronous stream on OHCI/EHCI/xHCI controllers of
 306  * some AMD platforms may stutter or have breaks occasionally.
 307  */
 308 static void usb_amd_quirk_pll(int disable)
 309 {
 310         u32 addr, addr_low, addr_high, val;
 311         u32 bit = disable ? 0 : 1;
 312         unsigned long flags;
 313
 314         spin_lock_irqsave(&amd_lock, flags);
 315
 316         if (disable) {
 317                 amd_chipset.isoc_reqs++;
 318                 if (amd_chipset.isoc_reqs > 1) {
 319                         spin_unlock_irqrestore(&amd_lock, flags);
 320                         return;
 321                 }
 322         } else {
 323                 amd_chipset.isoc_reqs--;
 324                 if (amd_chipset.isoc_reqs > 0) {
 325                         spin_unlock_irqrestore(&amd_lock, flags);
 326                         return;
 327                 }
 328         }
 329
 330         if (amd_chipset.sb_type.gen == AMD_CHIPSET_SB800 ||
 331                         amd_chipset.sb_type.gen == AMD_CHIPSET_HUDSON2 ||
 332                         amd_chipset.sb_type.gen == AMD_CHIPSET_BOLTON) {
 333                 outb_p(AB_REG_BAR_LOW, 0xcd6);
 334                 addr_low = inb_p(0xcd7);
 335                 outb_p(AB_REG_BAR_HIGH, 0xcd6);
 336                 addr_high = inb_p(0xcd7);
 337                 addr = addr_high << 8 | addr_low;
 338
 339                 outl_p(0x30, AB_INDX(addr));
 340                 outl_p(0x40, AB_DATA(addr));
 341                 outl_p(0x34, AB_INDX(addr));
 342                 val = inl_p(AB_DATA(addr));
 343         } else if (amd_chipset.sb_type.gen == AMD_CHIPSET_SB700 &&
 344                         amd_chipset.sb_type.rev <= 0x3b) {
 345                 pci_read_config_dword(amd_chipset.smbus_dev,
 346                                         AB_REG_BAR_SB700, &addr);
 347                 outl(AX_INDXC, AB_INDX(addr));
 348                 outl(0x40, AB_DATA(addr));
 349                 outl(AX_DATAC, AB_INDX(addr));
 350                 val = inl(AB_DATA(addr));
 351         } else {
 352                 spin_unlock_irqrestore(&amd_lock, flags);
 353                 return;
 354         }
 355
 356         if (disable) {
 357                 val &= ~0x08;
 358                 val |= (1 << 4) | (1 << 9);
 359         } else {
 360                 val |= 0x08;
 361                 val &= ~((1 << 4) | (1 << 9));
 362         }
 363         outl_p(val, AB_DATA(addr));
 364
 365         if (!amd_chipset.nb_dev) {
 366                 spin_unlock_irqrestore(&amd_lock, flags);
 367                 return;
 368         }
 369
 370         if (amd_chipset.nb_type == 1 || amd_chipset.nb_type == 3) {
 371                 addr = PCIE_P_CNTL;
 372                 pci_write_config_dword(amd_chipset.nb_dev,
 373                                         NB_PCIE_INDX_ADDR, addr);
 374                 pci_read_config_dword(amd_chipset.nb_dev,
 375                                         NB_PCIE_INDX_DATA, &val);
 376
 377                 val &= ~(1 | (1 << 3) | (1 << 4) | (1 << 9) | (1 << 12));
 378                 val |= bit | (bit << 3) | (bit << 12);
 379                 val |= ((!bit) << 4) | ((!bit) << 9);
 380                 pci_write_config_dword(amd_chipset.nb_dev,
 381                                         NB_PCIE_INDX_DATA, val);
 382
 383                 addr = BIF_NB;
 384                 pci_write_config_dword(amd_chipset.nb_dev,
 385                                         NB_PCIE_INDX_ADDR, addr);
 386                 pci_read_config_dword(amd_chipset.nb_dev,
 387                                         NB_PCIE_INDX_DATA, &val);
 388                 val &= ~(1 << 8);
 389                 val |= bit << 8;
 390
 391                 pci_write_config_dword(amd_chipset.nb_dev,
 392                                         NB_PCIE_INDX_DATA, val);
 393         } else if (amd_chipset.nb_type == 2) {
 394                 addr = NB_PIF0_PWRDOWN_0;
 395                 pci_write_config_dword(amd_chipset.nb_dev,
 396                                         NB_PCIE_INDX_ADDR, addr);
 397                 pci_read_config_dword(amd_chipset.nb_dev,
 398                                         NB_PCIE_INDX_DATA, &val);
 399                 if (disable)
 400                         val &= ~(0x3f << 7);
 401                 else
 402                         val |= 0x3f << 7;
 403
 404                 pci_write_config_dword(amd_chipset.nb_dev,
 405                                         NB_PCIE_INDX_DATA, val);
 406
 407                 addr = NB_PIF0_PWRDOWN_1;
 408                 pci_write_config_dword(amd_chipset.nb_dev,
 409                                         NB_PCIE_INDX_ADDR, addr);
 410                 pci_read_config_dword(amd_chipset.nb_dev,
 411                                         NB_PCIE_INDX_DATA, &val);
 412                 if (disable)
 413                         val &= ~(0x3f << 7);
 414                 else
 415                         val |= 0x3f << 7;
 416
 417                 pci_write_config_dword(amd_chipset.nb_dev,
 418                                         NB_PCIE_INDX_DATA, val);
 419         }
 420
 421         spin_unlock_irqrestore(&amd_lock, flags);
 422         return;
 423 }
 424
 425 void usb_amd_quirk_pll_disable(void)
 426 {
 427         usb_amd_quirk_pll(1);
 428 }
 429 EXPORT_SYMBOL_GPL(usb_amd_quirk_pll_disable);
 430
 431 void usb_amd_quirk_pll_enable(void)
 432 {
 433         usb_amd_quirk_pll(0);
 434 }
 435 EXPORT_SYMBOL_GPL(usb_amd_quirk_pll_enable);
 436
 437 void usb_amd_dev_put(void)
 438 {
 439         struct pci_dev *nb, *smbus;
 440         unsigned long flags;
 441
 442         spin_lock_irqsave(&amd_lock, flags);
 443
 444         amd_chipset.probe_count--;
 445         if (amd_chipset.probe_count > 0) {
 446                 spin_unlock_irqrestore(&amd_lock, flags);
 447                 return;
 448         }
 449
 450         /* save them to pci_dev_put outside of spinlock */
 451         nb    = amd_chipset.nb_dev;
 452         smbus = amd_chipset.smbus_dev;
 453
 454         amd_chipset.nb_dev = NULL;
 455         amd_chipset.smbus_dev = NULL;
 456         amd_chipset.nb_type = 0;
 457         memset(&amd_chipset.sb_type, 0, sizeof(amd_chipset.sb_type));
 458         amd_chipset.isoc_reqs = 0;
 459         amd_chipset.probe_result = 0;
 460
 461         spin_unlock_irqrestore(&amd_lock, flags);
 462
 463         pci_dev_put(nb);
 464         pci_dev_put(smbus);
 465 }
 466 EXPORT_SYMBOL_GPL(usb_amd_dev_put);
 467
 468 /*
 469  * Make sure the controller is completely inactive, unable to
 470  * generate interrupts or do DMA.
 471  */
 472 void uhci_reset_hc(struct pci_dev *pdev, unsigned long base)
 473 {
 474         /* Turn off PIRQ enable and SMI enable.  (This also turns off the
 475          * BIOS's USB Legacy Support.)  Turn off all the R/WC bits too.
 476          */
 477         pci_write_config_word(pdev, UHCI_USBLEGSUP, UHCI_USBLEGSUP_RWC);
 478
 479         /* Reset the HC - this will force us to get a
 480          * new notification of any already connected
 481          * ports due to the virtual disconnect that it
 482          * implies.
 483          */
 484         outw(UHCI_USBCMD_HCRESET, base + UHCI_USBCMD);
 485         mb();
 486         udelay(5);
 487         if (inw(base + UHCI_USBCMD) & UHCI_USBCMD_HCRESET)
 488                 dev_warn(&pdev->dev, "HCRESET not completed yet!\n");
 489
 490         /* Just to be safe, disable interrupt requests and
 491          * make sure the controller is stopped.
 492          */
 493         outw(0, base + UHCI_USBINTR);
 494         outw(0, base + UHCI_USBCMD);
 495 }
 496 EXPORT_SYMBOL_GPL(uhci_reset_hc);
 497
 498 /*
 499  * Initialize a controller that was newly discovered or has just been
 500  * resumed.  In either case we can't be sure of its previous state.
 501  *
 502  * Returns: 1 if the controller was reset, 0 otherwise.
 503  */
 504 int uhci_check_and_reset_hc(struct pci_dev *pdev, unsigned long base)
 505 {
 506         u16 legsup;
 507         unsigned int cmd, intr;
 508
 509         /*
 510          * When restarting a suspended controller, we expect all the
 511          * settings to be the same as we left them:
 512          *
 513          *      PIRQ and SMI disabled, no R/W bits set in USBLEGSUP;
 514          *      Controller is stopped and configured with EGSM set;
 515          *      No interrupts enabled except possibly Resume Detect.
 516          *
 517          * If any of these conditions are violated we do a complete reset.
 518          */
 519         pci_read_config_word(pdev, UHCI_USBLEGSUP, &legsup);
 520         if (legsup & ~(UHCI_USBLEGSUP_RO | UHCI_USBLEGSUP_RWC)) {
 521                 dev_dbg(&pdev->dev, "%s: legsup = 0x%04x\n",
 522                                 __func__, legsup);
 523                 goto reset_needed;
 524         }
 525
 526         cmd = inw(base + UHCI_USBCMD);
 527         if ((cmd & UHCI_USBCMD_RUN) || !(cmd & UHCI_USBCMD_CONFIGURE) ||
 528                         !(cmd & UHCI_USBCMD_EGSM)) {
 529                 dev_dbg(&pdev->dev, "%s: cmd = 0x%04x\n",
 530                                 __func__, cmd);
 531                 goto reset_needed;
 532         }
 533
 534         intr = inw(base + UHCI_USBINTR);
 535         if (intr & (~UHCI_USBINTR_RESUME)) {
 536                 dev_dbg(&pdev->dev, "%s: intr = 0x%04x\n",
 537                                 __func__, intr);
 538                 goto reset_needed;
 539         }
 540         return 0;
 541
 542 reset_needed:
 543         dev_dbg(&pdev->dev, "Performing full reset\n");
 544         uhci_reset_hc(pdev, base);
 545         return 1;
 546 }
 547 EXPORT_SYMBOL_GPL(uhci_check_and_reset_hc);
 548
 549 static inline int io_type_enabled(struct pci_dev *pdev, unsigned int mask)
 550 {
 551         u16 cmd;
 552         return !pci_read_config_word(pdev, PCI_COMMAND, &cmd) && (cmd & mask);
 553 }
 554
 555 #define pio_enabled(dev) io_type_enabled(dev, PCI_COMMAND_IO)
 556 #define mmio_enabled(dev) io_type_enabled(dev, PCI_COMMAND_MEMORY)
 557
 558 static void quirk_usb_handoff_uhci(struct pci_dev *pdev)
 559 {
 560         unsigned long base = 0;
 561         int i;
 562
 563         if (!pio_enabled(pdev))
 564                 return;
 565
 566         for (i = 0; i < PCI_ROM_RESOURCE; i++)
 567                 if ((pci_resource_flags(pdev, i) & IORESOURCE_IO)) {
 568                         base = pci_resource_start(pdev, i);
 569                         break;
 570                 }
 571
 572         if (base)
 573                 uhci_check_and_reset_hc(pdev, base);
 574 }
 575
 576 static int mmio_resource_enabled(struct pci_dev *pdev, int idx)
 577 {
 578         return pci_resource_start(pdev, idx) && mmio_enabled(pdev);
 579 }
 580
 581 static void quirk_usb_handoff_ohci(struct pci_dev *pdev)
 582 {
 583         void __iomem *base;
 584         u32 control;
 585         u32 fminterval = 0;
 586         bool no_fminterval = false;
 587         int cnt;
 588
 589         if (!mmio_resource_enabled(pdev, 0))
 590                 return;
 591
 592         base = pci_ioremap_bar(pdev, 0);
 593         if (base == NULL)
 594                 return;
 595
 596         /*
 597          * ULi M5237 OHCI controller locks the whole system when accessing
 598          * the OHCI_FMINTERVAL offset.
 599          */
 600         if (pdev->vendor == PCI_VENDOR_ID_AL && pdev->device == 0x5237)
 601                 no_fminterval = true;
 602
 603         control = readl(base + OHCI_CONTROL);
 604
 605 /* On PA-RISC, PDC can leave IR set incorrectly; ignore it there. */
 606 #ifdef __hppa__
 607 #define OHCI_CTRL_MASK          (OHCI_CTRL_RWC | OHCI_CTRL_IR)
 608 #else
 609 #define OHCI_CTRL_MASK          OHCI_CTRL_RWC
 610
 611         if (control & OHCI_CTRL_IR) {
 612                 int wait_time = 500; /* arbitrary; 5 seconds */
 613                 writel(OHCI_INTR_OC, base + OHCI_INTRENABLE);
 614                 writel(OHCI_OCR, base + OHCI_CMDSTATUS);
 615                 while (wait_time > 0 &&
 616                                 readl(base + OHCI_CONTROL) & OHCI_CTRL_IR) {
 617                         wait_time -= 10;
 618                         msleep(10);
 619                 }
 620                 if (wait_time <= 0)
 621                         dev_warn(&pdev->dev,
 622                                  "OHCI: BIOS handoff failed (BIOS bug?) %08x\n",
 623                                  readl(base + OHCI_CONTROL));
 624         }
 625 #endif
 626
 627         /* disable interrupts */
 628         writel((u32) ~0, base + OHCI_INTRDISABLE);
 629
 630         /* Reset the USB bus, if the controller isn't already in RESET */
 631         if (control & OHCI_HCFS) {
 632                 /* Go into RESET, preserving RWC (and possibly IR) */
 633                 writel(control & OHCI_CTRL_MASK, base + OHCI_CONTROL);
 634                 readl(base + OHCI_CONTROL);
 635
 636                 /* drive bus reset for at least 50 ms (7.1.7.5) */
 637                 msleep(50);
 638         }
 639
 640         /* software reset of the controller, preserving HcFmInterval */
 641         if (!no_fminterval)
 642                 fminterval = readl(base + OHCI_FMINTERVAL);
 643
 644         writel(OHCI_HCR, base + OHCI_CMDSTATUS);
 645
 646         /* reset requires max 10 us delay */
 647         for (cnt = 30; cnt > 0; --cnt) {        /* ... allow extra time */
 648                 if ((readl(base + OHCI_CMDSTATUS) & OHCI_HCR) == 0)
 649                         break;
 650                 udelay(1);
 651         }
 652
 653         if (!no_fminterval)
 654                 writel(fminterval, base + OHCI_FMINTERVAL);
 655
 656         /* Now the controller is safely in SUSPEND and nothing can wake it up */
 657         iounmap(base);
 658 }
 659
 660 static const struct dmi_system_id ehci_dmi_nohandoff_table[] = {
 661         {
 662                 /*  Pegatron Lucid (ExoPC) */
 663                 .matches = {
 664                         DMI_MATCH(DMI_BOARD_NAME, "EXOPG06411"),
 665                         DMI_MATCH(DMI_BIOS_VERSION, "Lucid-CE-133"),
 666                 },
 667         },
 668         {
 669                 /*  Pegatron Lucid (Ordissimo AIRIS) */
 670                 .matches = {
 671                         DMI_MATCH(DMI_BOARD_NAME, "M11JB"),
 672                         DMI_MATCH(DMI_BIOS_VERSION, "Lucid-"),
 673                 },
 674         },
 675         {
 676                 /*  Pegatron Lucid (Ordissimo) */
 677                 .matches = {
 678                         DMI_MATCH(DMI_BOARD_NAME, "Ordissimo"),
 679                         DMI_MATCH(DMI_BIOS_VERSION, "Lucid-"),
 680                 },
 681         },
 682         {
 683                 /* HASEE E200 */
 684                 .matches = {
 685                         DMI_MATCH(DMI_BOARD_VENDOR, "HASEE"),
 686                         DMI_MATCH(DMI_BOARD_NAME, "E210"),
 687                         DMI_MATCH(DMI_BIOS_VERSION, "6.00"),
 688                 },
 689         },
 690         { }
 691 };
 692
 693 static void ehci_bios_handoff(struct pci_dev *pdev,
 694                                         void __iomem *op_reg_base,
 695                                         u32 cap, u8 offset)
 696 {
 697         int try_handoff = 1, tried_handoff = 0;
 698
 699         /*
 700          * The Pegatron Lucid tablet sporadically waits for 98 seconds trying
 701          * the handoff on its unused controller.  Skip it.
 702          *
 703          * The HASEE E200 hangs when the semaphore is set (bugzilla #77021).
 704          */
 705         if (pdev->vendor == 0x8086 && (pdev->device == 0x283a ||
 706                         pdev->device == 0x27cc)) {
 707                 if (dmi_check_system(ehci_dmi_nohandoff_table))
 708                         try_handoff = 0;
 709         }
 710
 711         if (try_handoff && (cap & EHCI_USBLEGSUP_BIOS)) {
 712                 dev_dbg(&pdev->dev, "EHCI: BIOS handoff\n");
 713
 714 #if 0
 715 /* aleksey_gorelov@phoenix.com reports that some systems need SMI forced on,
 716  * but that seems dubious in general (the BIOS left it off intentionally)
 717  * and is known to prevent some systems from booting.  so we won't do this
 718  * unless maybe we can determine when we're on a system that needs SMI forced.
 719  */
 720                 /* BIOS workaround (?): be sure the pre-Linux code
 721                  * receives the SMI
 722                  */
 723                 pci_read_config_dword(pdev, offset + EHCI_USBLEGCTLSTS, &val);
 724                 pci_write_config_dword(pdev, offset + EHCI_USBLEGCTLSTS,
 725                                        val | EHCI_USBLEGCTLSTS_SOOE);
 726 #endif
 727
 728                 /* some systems get upset if this semaphore is
 729                  * set for any other reason than forcing a BIOS
 730                  * handoff..
 731                  */
 732                 pci_write_config_byte(pdev, offset + 3, 1);
 733         }
 734
 735         /* if boot firmware now owns EHCI, spin till it hands it over. */
 736         if (try_handoff) {
 737                 int msec = 1000;
 738                 while ((cap & EHCI_USBLEGSUP_BIOS) && (msec > 0)) {
 739                         tried_handoff = 1;
 740                         msleep(10);
 741                         msec -= 10;
 742                         pci_read_config_dword(pdev, offset, &cap);
 743                 }
 744         }
 745
 746         if (cap & EHCI_USBLEGSUP_BIOS) {
 747                 /* well, possibly buggy BIOS... try to shut it down,
 748                  * and hope nothing goes too wrong
 749                  */
 750                 if (try_handoff)
 751                         dev_warn(&pdev->dev,
 752                                  "EHCI: BIOS handoff failed (BIOS bug?) %08x\n",
 753                                  cap);
 754                 pci_write_config_byte(pdev, offset + 2, 0);
 755         }
 756
 757         /* just in case, always disable EHCI SMIs */
 758         pci_write_config_dword(pdev, offset + EHCI_USBLEGCTLSTS, 0);
 759
 760         /* If the BIOS ever owned the controller then we can't expect
 761          * any power sessions to remain intact.
 762          */
 763         if (tried_handoff)
 764                 writel(0, op_reg_base + EHCI_CONFIGFLAG);
 765 }
 766
 767 static void quirk_usb_disable_ehci(struct pci_dev *pdev)
 768 {
 769         void __iomem *base, *op_reg_base;
 770         u32     hcc_params, cap, val;
 771         u8      offset, cap_length;
 772         int     wait_time, count = 256/4;
 773
 774         if (!mmio_resource_enabled(pdev, 0))
 775                 return;
 776
 777         base = pci_ioremap_bar(pdev, 0);
 778         if (base == NULL)
 779                 return;
 780
 781         cap_length = readb(base);
 782         op_reg_base = base + cap_length;
 783
 784         /* EHCI 0.96 and later may have "extended capabilities"
 785          * spec section 5.1 explains the bios handoff, e.g. for
 786          * booting from USB disk or using a usb keyboard
 787          */
 788         hcc_params = readl(base + EHCI_HCC_PARAMS);
 789         offset = (hcc_params >> 8) & 0xff;
 790         while (offset && --count) {
 791                 pci_read_config_dword(pdev, offset, &cap);
 792
 793                 switch (cap & 0xff) {
 794                 case 1:
 795                         ehci_bios_handoff(pdev, op_reg_base, cap, offset);
 796                         break;
 797                 case 0: /* Illegal reserved cap, set cap=0 so we exit */
 798                         cap = 0; /* then fallthrough... */
 799                 default:
 800                         dev_warn(&pdev->dev,
 801                                  "EHCI: unrecognized capability %02x\n",
 802                                  cap & 0xff);
 803                 }
 804                 offset = (cap >> 8) & 0xff;
 805         }
 806         if (!count)
 807                 dev_printk(KERN_DEBUG, &pdev->dev, "EHCI: capability loop?\n");
 808
 809         /*
 810          * halt EHCI & disable its interrupts in any case
 811          */
 812         val = readl(op_reg_base + EHCI_USBSTS);
 813         if ((val & EHCI_USBSTS_HALTED) == 0) {
 814                 val = readl(op_reg_base + EHCI_USBCMD);
 815                 val &= ~EHCI_USBCMD_RUN;
 816                 writel(val, op_reg_base + EHCI_USBCMD);
 817
 818                 wait_time = 2000;
 819                 do {
 820                         writel(0x3f, op_reg_base + EHCI_USBSTS);
 821                         udelay(100);
 822                         wait_time -= 100;
 823                         val = readl(op_reg_base + EHCI_USBSTS);
 824                         if ((val == ~(u32)0) || (val & EHCI_USBSTS_HALTED)) {
 825                                 break;
 826                         }
 827                 } while (wait_time > 0);
 828         }
 829         writel(0, op_reg_base + EHCI_USBINTR);
 830         writel(0x3f, op_reg_base + EHCI_USBSTS);
 831
 832         iounmap(base);
 833 }
 834
 835 /*
 836  * handshake - spin reading a register until handshake completes
 837  * @ptr: address of hc register to be read
 838  * @mask: bits to look at in result of read
 839  * @done: value of those bits when handshake succeeds
 840  * @wait_usec: timeout in microseconds
 841  * @delay_usec: delay in microseconds to wait between polling
 842  *
 843  * Polls a register every delay_usec microseconds.
 844  * Returns 0 when the mask bits have the value done.
 845  * Returns -ETIMEDOUT if this condition is not true after
 846  * wait_usec microseconds have passed.
 847  */
 848 static int handshake(void __iomem *ptr, u32 mask, u32 done,
 849                 int wait_usec, int delay_usec)
 850 {
 851         u32     result;
 852
 853         do {
 854                 result = readl(ptr);
 855                 result &= mask;
 856                 if (result == done)
 857                         return 0;
 858                 udelay(delay_usec);
 859                 wait_usec -= delay_usec;
 860         } while (wait_usec > 0);
 861         return -ETIMEDOUT;
 862 }
 863
 864 /*
 865  * Intel's Panther Point chipset has two host controllers (EHCI and xHCI) that
 866  * share some number of ports.  These ports can be switched between either
 867  * controller.  Not all of the ports under the EHCI host controller may be
 868  * switchable.
 869  *
 870  * The ports should be switched over to xHCI before PCI probes for any device
 871  * start.  This avoids active devices under EHCI being disconnected during the
 872  * port switchover, which could cause loss of data on USB storage devices, or
 873  * failed boot when the root file system is on a USB mass storage device and is
 874  * enumerated under EHCI first.
 875  *
 876  * We write into the xHC's PCI configuration space in some Intel-specific
 877  * registers to switch the ports over.  The USB 3.0 terminations and the USB
 878  * 2.0 data wires are switched separately.  We want to enable the SuperSpeed
 879  * terminations before switching the USB 2.0 wires over, so that USB 3.0
 880  * devices connect at SuperSpeed, rather than at USB 2.0 speeds.
 881  */
 882 void usb_enable_intel_xhci_ports(struct pci_dev *xhci_pdev)
 883 {
 884         u32             ports_available;
 885         bool            ehci_found = false;
 886         struct pci_dev  *companion = NULL;
 887
 888         /* Sony VAIO t-series with subsystem device ID 90a8 is not capable of
 889          * switching ports from EHCI to xHCI
 890          */
 891         if (xhci_pdev->subsystem_vendor == PCI_VENDOR_ID_SONY &&
 892             xhci_pdev->subsystem_device == 0x90a8)
 893                 return;
 894
 895         /* make sure an intel EHCI controller exists */
 896         for_each_pci_dev(companion) {
 897                 if (companion->class == PCI_CLASS_SERIAL_USB_EHCI &&
 898                     companion->vendor == PCI_VENDOR_ID_INTEL) {
 899                         ehci_found = true;
 900                         break;
 901                 }
 902         }
 903
 904         if (!ehci_found)
 905                 return;
 906
 907         /* Don't switchover the ports if the user hasn't compiled the xHCI
 908          * driver.  Otherwise they will see "dead" USB ports that don't power
 909          * the devices.
 910          */
 911         if (!IS_ENABLED(CONFIG_USB_XHCI_HCD)) {
 912                 dev_warn(&xhci_pdev->dev,
 913                          "CONFIG_USB_XHCI_HCD is turned off, defaulting to EHCI.\n");
 914                 dev_warn(&xhci_pdev->dev,
 915                                 "USB 3.0 devices will work at USB 2.0 speeds.\n");
 916                 usb_disable_xhci_ports(xhci_pdev);
 917                 return;
 918         }
 919
 920         /* Read USB3PRM, the USB 3.0 Port Routing Mask Register
 921          * Indicate the ports that can be changed from OS.
 922          */
 923         pci_read_config_dword(xhci_pdev, USB_INTEL_USB3PRM,
 924                         &ports_available);
 925
 926         dev_dbg(&xhci_pdev->dev, "Configurable ports to enable SuperSpeed: 0x%x\n",
 927                         ports_available);
 928
 929         /* Write USB3_PSSEN, the USB 3.0 Port SuperSpeed Enable
 930          * Register, to turn on SuperSpeed terminations for the
 931          * switchable ports.
 932          */
 933         pci_write_config_dword(xhci_pdev, USB_INTEL_USB3_PSSEN,
 934                         ports_available);
 935
 936         pci_read_config_dword(xhci_pdev, USB_INTEL_USB3_PSSEN,
 937                         &ports_available);
 938         dev_dbg(&xhci_pdev->dev,
 939                 "USB 3.0 ports that are now enabled under xHCI: 0x%x\n",
 940                 ports_available);
 941
 942         /* Read XUSB2PRM, xHCI USB 2.0 Port Routing Mask Register
 943          * Indicate the USB 2.0 ports to be controlled by the xHCI host.
 944          */
 945
 946         pci_read_config_dword(xhci_pdev, USB_INTEL_USB2PRM,
 947                         &ports_available);
 948
 949         dev_dbg(&xhci_pdev->dev, "Configurable USB 2.0 ports to hand over to xCHI: 0x%x\n",
 950                         ports_available);
 951
 952         /* Write XUSB2PR, the xHC USB 2.0 Port Routing Register, to
 953          * switch the USB 2.0 power and data lines over to the xHCI
 954          * host.
 955          */
 956         pci_write_config_dword(xhci_pdev, USB_INTEL_XUSB2PR,
 957                         ports_available);
 958
 959         pci_read_config_dword(xhci_pdev, USB_INTEL_XUSB2PR,
 960                         &ports_available);
 961         dev_dbg(&xhci_pdev->dev,
 962                 "USB 2.0 ports that are now switched over to xHCI: 0x%x\n",
 963                 ports_available);
 964 }
 965 EXPORT_SYMBOL_GPL(usb_enable_intel_xhci_ports);
 966
 967 void usb_disable_xhci_ports(struct pci_dev *xhci_pdev)
 968 {
 969         pci_write_config_dword(xhci_pdev, USB_INTEL_USB3_PSSEN, 0x0);
 970         pci_write_config_dword(xhci_pdev, USB_INTEL_XUSB2PR, 0x0);
 971 }
 972 EXPORT_SYMBOL_GPL(usb_disable_xhci_ports);
 973
 974 /**
 975  * PCI Quirks for xHCI.
 976  *
 977  * Takes care of the handoff between the Pre-OS (i.e. BIOS) and the OS.
 978  * It signals to the BIOS that the OS wants control of the host controller,
 979  * and then waits 1 second for the BIOS to hand over control.
 980  * If we timeout, assume the BIOS is broken and take control anyway.
 981  */
 982 static void quirk_usb_handoff_xhci(struct pci_dev *pdev)
 983 {
 984         void __iomem *base;
 985         int ext_cap_offset;
 986         void __iomem *op_reg_base;
 987         u32 val;
 988         int timeout;
 989         int len = pci_resource_len(pdev, 0);
 990
 991         if (!mmio_resource_enabled(pdev, 0))
 992                 return;
 993
 994         base = ioremap_nocache(pci_resource_start(pdev, 0), len);
 995         if (base == NULL)
 996                 return;
 997
 998         /*
 999          * Find the Legacy Support Capability register -
1000          * this is optional for xHCI host controllers.
1001          */
1002         ext_cap_offset = xhci_find_next_cap_offset(base, XHCI_HCC_PARAMS_OFFSET);
1003         do {
1004                 if ((ext_cap_offset + sizeof(val)) > len) {
1005                         /* We're reading garbage from the controller */
1006                         dev_warn(&pdev->dev,
1007                                  "xHCI controller failing to respond");
1008                         return;
1009                 }
1010
1011                 if (!ext_cap_offset)
1012                         /* We've reached the end of the extended capabilities */
1013                         goto hc_init;
1014
1015                 val = readl(base + ext_cap_offset);
1016                 if (XHCI_EXT_CAPS_ID(val) == XHCI_EXT_CAPS_LEGACY)
1017                         break;
1018                 ext_cap_offset = xhci_find_next_cap_offset(base, ext_cap_offset);
1019         } while (1);
1020
1021         /* If the BIOS owns the HC, signal that the OS wants it, and wait */
1022         if (val & XHCI_HC_BIOS_OWNED) {
1023                 writel(val | XHCI_HC_OS_OWNED, base + ext_cap_offset);
1024
1025                 /* Wait for 1 second with 10 microsecond polling interval */
1026                 timeout = handshake(base + ext_cap_offset, XHCI_HC_BIOS_OWNED,
1027                                 0, 1000000, 10);
1028
1029                 /* Assume a buggy BIOS and take HC ownership anyway */
1030                 if (timeout) {
1031                         dev_warn(&pdev->dev,
1032                                  "xHCI BIOS handoff failed (BIOS bug ?) %08x\n",
1033                                  val);
1034                         writel(val & ~XHCI_HC_BIOS_OWNED, base + ext_cap_offset);
1035                 }
1036         }
1037
1038         val = readl(base + ext_cap_offset + XHCI_LEGACY_CONTROL_OFFSET);
1039         /* Mask off (turn off) any enabled SMIs */
1040         val &= XHCI_LEGACY_DISABLE_SMI;
1041         /* Mask all SMI events bits, RW1C */
1042         val |= XHCI_LEGACY_SMI_EVENTS;
1043         /* Disable any BIOS SMIs and clear all SMI events*/
1044         writel(val, base + ext_cap_offset + XHCI_LEGACY_CONTROL_OFFSET);
1045
1046 hc_init:
1047         if (pdev->vendor == PCI_VENDOR_ID_INTEL)
1048                 usb_enable_intel_xhci_ports(pdev);
1049
1050         op_reg_base = base + XHCI_HC_LENGTH(readl(base));
1051
1052         /* Wait for the host controller to be ready before writing any
1053          * operational or runtime registers.  Wait 5 seconds and no more.
1054          */
1055         timeout = handshake(op_reg_base + XHCI_STS_OFFSET, XHCI_STS_CNR, 0,
1056                         5000000, 10);
1057         /* Assume a buggy HC and start HC initialization anyway */
1058         if (timeout) {
1059                 val = readl(op_reg_base + XHCI_STS_OFFSET);
1060                 dev_warn(&pdev->dev,
1061                          "xHCI HW not ready after 5 sec (HC bug?) status = 0x%x\n",
1062                          val);
1063         }
1064
1065         /* Send the halt and disable interrupts command */
1066         val = readl(op_reg_base + XHCI_CMD_OFFSET);
1067         val &= ~(XHCI_CMD_RUN | XHCI_IRQS);
1068         writel(val, op_reg_base + XHCI_CMD_OFFSET);
1069
1070         /* Wait for the HC to halt - poll every 125 usec (one microframe). */
1071         timeout = handshake(op_reg_base + XHCI_STS_OFFSET, XHCI_STS_HALT, 1,
1072                         XHCI_MAX_HALT_USEC, 125);
1073         if (timeout) {
1074                 val = readl(op_reg_base + XHCI_STS_OFFSET);
1075                 dev_warn(&pdev->dev,
1076                          "xHCI HW did not halt within %d usec status = 0x%x\n",
1077                          XHCI_MAX_HALT_USEC, val);
1078         }
1079
1080         iounmap(base);
1081 }
1082
1083 static void quirk_usb_early_handoff(struct pci_dev *pdev)
1084 {
1085         /* Skip Netlogic mips SoC's internal PCI USB controller.
1086          * This device does not need/support EHCI/OHCI handoff
1087          */
1088         if (pdev->vendor == 0x184e)     /* vendor Netlogic */
1089                 return;
1090         if (pdev->class != PCI_CLASS_SERIAL_USB_UHCI &&
1091                         pdev->class != PCI_CLASS_SERIAL_USB_OHCI &&
1092                         pdev->class != PCI_CLASS_SERIAL_USB_EHCI &&
1093                         pdev->class != PCI_CLASS_SERIAL_USB_XHCI)
1094                 return;
1095
1096         if (pci_enable_device(pdev) < 0) {
1097                 dev_warn(&pdev->dev,
1098                          "Can't enable PCI device, BIOS handoff failed.\n");
1099                 return;
1100         }
1101         if (pdev->class == PCI_CLASS_SERIAL_USB_UHCI)
1102                 quirk_usb_handoff_uhci(pdev);
1103         else if (pdev->class == PCI_CLASS_SERIAL_USB_OHCI)
1104                 quirk_usb_handoff_ohci(pdev);
1105         else if (pdev->class == PCI_CLASS_SERIAL_USB_EHCI)
1106                 quirk_usb_disable_ehci(pdev);
1107         else if (pdev->class == PCI_CLASS_SERIAL_USB_XHCI)
1108                 quirk_usb_handoff_xhci(pdev);
1109         pci_disable_device(pdev);
1110 }
1111 DECLARE_PCI_FIXUP_CLASS_FINAL(PCI_ANY_ID, PCI_ANY_ID,
1112                         PCI_CLASS_SERIAL_USB, 8, quirk_usb_early_handoff);