drivers/usb/host/pci-quirks.c

   1 /*
   2  * This file contains code to reset and initialize USB host controllers.
   3  * Some of it includes work-arounds for PCI hardware and BIOS quirks.
   4  * It may need to run early during booting -- before USB would normally
   5  * initialize -- to ensure that Linux doesn't use any legacy modes.
   6  *
   7  *  Copyright (c) 1999 Martin Mares <mj@ucw.cz>
   8  *  (and others)
   9  */
  10
  11 #include <linux/types.h>
  12 #include <linux/kernel.h>
  13 #include <linux/pci.h>
  14 #include <linux/delay.h>
  15 #include <linux/export.h>
  16 #include <linux/acpi.h>
  17 #include <linux/dmi.h>
  18 #include "pci-quirks.h"
  19 #include "xhci-ext-caps.h"
  20
  21
  22 #define UHCI_USBLEGSUP          0xc0            /* legacy support */
  23 #define UHCI_USBCMD             0               /* command register */
  24 #define UHCI_USBINTR            4               /* interrupt register */
  25 #define UHCI_USBLEGSUP_RWC      0x8f00          /* the R/WC bits */
  26 #define UHCI_USBLEGSUP_RO       0x5040          /* R/O and reserved bits */
  27 #define UHCI_USBCMD_RUN         0x0001          /* RUN/STOP bit */
  28 #define UHCI_USBCMD_HCRESET     0x0002          /* Host Controller reset */
  29 #define UHCI_USBCMD_EGSM        0x0008          /* Global Suspend Mode */
  30 #define UHCI_USBCMD_CONFIGURE   0x0040          /* Config Flag */
  31 #define UHCI_USBINTR_RESUME     0x0002          /* Resume interrupt enable */
  32
  33 #define OHCI_CONTROL            0x04
  34 #define OHCI_CMDSTATUS          0x08
  35 #define OHCI_INTRSTATUS         0x0c
  36 #define OHCI_INTRENABLE         0x10
  37 #define OHCI_INTRDISABLE        0x14
  38 #define OHCI_FMINTERVAL         0x34
  39 #define OHCI_HCFS               (3 << 6)        /* hc functional state */
  40 #define OHCI_HCR                (1 << 0)        /* host controller reset */
  41 #define OHCI_OCR                (1 << 3)        /* ownership change request */
  42 #define OHCI_CTRL_RWC           (1 << 9)        /* remote wakeup connected */
  43 #define OHCI_CTRL_IR            (1 << 8)        /* interrupt routing */
  44 #define OHCI_INTR_OC            (1 << 30)       /* ownership change */
  45
  46 #define EHCI_HCC_PARAMS         0x08            /* extended capabilities */
  47 #define EHCI_USBCMD             0               /* command register */
  48 #define EHCI_USBCMD_RUN         (1 << 0)        /* RUN/STOP bit */
  49 #define EHCI_USBSTS             4               /* status register */
  50 #define EHCI_USBSTS_HALTED      (1 << 12)       /* HCHalted bit */
  51 #define EHCI_USBINTR            8               /* interrupt register */
  52 #define EHCI_CONFIGFLAG         0x40            /* configured flag register */
  53 #define EHCI_USBLEGSUP          0               /* legacy support register */
  54 #define EHCI_USBLEGSUP_BIOS     (1 << 16)       /* BIOS semaphore */
  55 #define EHCI_USBLEGSUP_OS       (1 << 24)       /* OS semaphore */
  56 #define EHCI_USBLEGCTLSTS       4               /* legacy control/status */
  57 #define EHCI_USBLEGCTLSTS_SOOE  (1 << 13)       /* SMI on ownership change */
  58
  59 /* AMD quirk use */
  60 #define AB_REG_BAR_LOW          0xe0
  61 #define AB_REG_BAR_HIGH         0xe1
  62 #define AB_REG_BAR_SB700        0xf0
  63 #define AB_INDX(addr)           ((addr) + 0x00)
  64 #define AB_DATA(addr)           ((addr) + 0x04)
  65 #define AX_INDXC                0x30
  66 #define AX_DATAC                0x34
  67
  68 #define NB_PCIE_INDX_ADDR       0xe0
  69 #define NB_PCIE_INDX_DATA       0xe4
  70 #define PCIE_P_CNTL             0x10040
  71 #define BIF_NB                  0x10002
  72 #define NB_PIF0_PWRDOWN_0       0x01100012
  73 #define NB_PIF0_PWRDOWN_1       0x01100013
  74
  75 #define USB_INTEL_XUSB2PR      0xD0
  76 #define USB_INTEL_USB2PRM      0xD4
  77 #define USB_INTEL_USB3_PSSEN   0xD8
  78 #define USB_INTEL_USB3PRM      0xDC
  79
  80 /* ASMEDIA quirk use */
  81 #define ASMT_DATA_WRITE0_REG    0xF8
  82 #define ASMT_DATA_WRITE1_REG    0xFC
  83 #define ASMT_CONTROL_REG        0xE0
  84 #define ASMT_CONTROL_WRITE_BIT  0x02
  85 #define ASMT_WRITEREG_CMD       0x10423
  86 #define ASMT_FLOWCTL_ADDR       0xFA30
  87 #define ASMT_FLOWCTL_DATA       0xBA
  88 #define ASMT_PSEUDO_DATA        0
  89
  90 /*
  91  * amd_chipset_gen values represent AMD different chipset generations
  92  */
  93 enum amd_chipset_gen {
  94         NOT_AMD_CHIPSET = 0,
  95         AMD_CHIPSET_SB600,
  96         AMD_CHIPSET_SB700,
  97         AMD_CHIPSET_SB800,
  98         AMD_CHIPSET_HUDSON2,
  99         AMD_CHIPSET_BOLTON,
 100         AMD_CHIPSET_YANGTZE,
 101         AMD_CHIPSET_TAISHAN,
 102         AMD_CHIPSET_UNKNOWN,
 103 };
 104
 105 struct amd_chipset_type {
 106         enum amd_chipset_gen gen;
 107         u8 rev;
 108 };
 109
 110 static struct amd_chipset_info {
 111         struct pci_dev  *nb_dev;
 112         struct pci_dev  *smbus_dev;
 113         int nb_type;
 114         struct amd_chipset_type sb_type;
 115         int isoc_reqs;
 116         int probe_count;
 117         int probe_result;
 118 } amd_chipset;
 119
 120 static DEFINE_SPINLOCK(amd_lock);
 121
 122 /*
 123  * amd_chipset_sb_type_init - initialize amd chipset southbridge type
 124  *
 125  * AMD FCH/SB generation and revision is identified by SMBus controller
 126  * vendor, device and revision IDs.
 127  *
 128  * Returns: 1 if it is an AMD chipset, 0 otherwise.
 129  */
 130 static int amd_chipset_sb_type_init(struct amd_chipset_info *pinfo)
 131 {
 132         u8 rev = 0;
 133         pinfo->sb_type.gen = AMD_CHIPSET_UNKNOWN;
 134
 135         pinfo->smbus_dev = pci_get_device(PCI_VENDOR_ID_ATI,
 136                         PCI_DEVICE_ID_ATI_SBX00_SMBUS, NULL);
 137         if (pinfo->smbus_dev) {
 138                 rev = pinfo->smbus_dev->revision;
 139                 if (rev >= 0x10 && rev <= 0x1f)
 140                         pinfo->sb_type.gen = AMD_CHIPSET_SB600;
 141                 else if (rev >= 0x30 && rev <= 0x3f)
 142                         pinfo->sb_type.gen = AMD_CHIPSET_SB700;
 143                 else if (rev >= 0x40 && rev <= 0x4f)
 144                         pinfo->sb_type.gen = AMD_CHIPSET_SB800;
 145         } else {
 146                 pinfo->smbus_dev = pci_get_device(PCI_VENDOR_ID_AMD,
 147                                 PCI_DEVICE_ID_AMD_HUDSON2_SMBUS, NULL);
 148
 149                 if (pinfo->smbus_dev) {
 150                         rev = pinfo->smbus_dev->revision;
 151                         if (rev >= 0x11 && rev <= 0x14)
 152                                 pinfo->sb_type.gen = AMD_CHIPSET_HUDSON2;
 153                         else if (rev >= 0x15 && rev <= 0x18)
 154                                 pinfo->sb_type.gen = AMD_CHIPSET_BOLTON;
 155                         else if (rev >= 0x39 && rev <= 0x3a)
 156                                 pinfo->sb_type.gen = AMD_CHIPSET_YANGTZE;
 157                 } else {
 158                         pinfo->smbus_dev = pci_get_device(PCI_VENDOR_ID_AMD,
 159                                                           0x145c, NULL);
 160                         if (pinfo->smbus_dev) {
 161                                 rev = pinfo->smbus_dev->revision;
 162                                 pinfo->sb_type.gen = AMD_CHIPSET_TAISHAN;
 163                         } else {
 164                                 pinfo->sb_type.gen = NOT_AMD_CHIPSET;
 165                                 return 0;
 166                         }
 167                 }
 168         }
 169         pinfo->sb_type.rev = rev;
 170         return 1;
 171 }
 172
 173 void sb800_prefetch(struct device *dev, int on)
 174 {
 175         u16 misc;
 176         struct pci_dev *pdev = to_pci_dev(dev);
 177
 178         pci_read_config_word(pdev, 0x50, &misc);
 179         if (on == 0)
 180                 pci_write_config_word(pdev, 0x50, misc & 0xfcff);
 181         else
 182                 pci_write_config_word(pdev, 0x50, misc | 0x0300);
 183 }
 184 EXPORT_SYMBOL_GPL(sb800_prefetch);
 185
 186 int usb_amd_find_chipset_info(void)
 187 {
 188         unsigned long flags;
 189         struct amd_chipset_info info;
 190         int need_pll_quirk = 0;
 191
 192         spin_lock_irqsave(&amd_lock, flags);
 193
 194         /* probe only once */
 195         if (amd_chipset.probe_count > 0) {
 196                 amd_chipset.probe_count++;
 197                 spin_unlock_irqrestore(&amd_lock, flags);
 198                 return amd_chipset.probe_result;
 199         }
 200         memset(&info, 0, sizeof(info));
 201         spin_unlock_irqrestore(&amd_lock, flags);
 202
 203         if (!amd_chipset_sb_type_init(&info)) {
 204                 goto commit;
 205         }
 206
 207         switch (info.sb_type.gen) {
 208         case AMD_CHIPSET_SB700:
 209                 need_pll_quirk = info.sb_type.rev <= 0x3B;
 210                 break;
 211         case AMD_CHIPSET_SB800:
 212         case AMD_CHIPSET_HUDSON2:
 213         case AMD_CHIPSET_BOLTON:
 214                 need_pll_quirk = 1;
 215                 break;
 216         default:
 217                 need_pll_quirk = 0;
 218                 break;
 219         }
 220
 221         if (!need_pll_quirk) {
 222                 if (info.smbus_dev) {
 223                         pci_dev_put(info.smbus_dev);
 224                         info.smbus_dev = NULL;
 225                 }
 226                 goto commit;
 227         }
 228
 229         info.nb_dev = pci_get_device(PCI_VENDOR_ID_AMD, 0x9601, NULL);
 230         if (info.nb_dev) {
 231                 info.nb_type = 1;
 232         } else {
 233                 info.nb_dev = pci_get_device(PCI_VENDOR_ID_AMD, 0x1510, NULL);
 234                 if (info.nb_dev) {
 235                         info.nb_type = 2;
 236                 } else {
 237                         info.nb_dev = pci_get_device(PCI_VENDOR_ID_AMD,
 238                                                      0x9600, NULL);
 239                         if (info.nb_dev)
 240                                 info.nb_type = 3;
 241                 }
 242         }
 243
 244         need_pll_quirk = info.probe_result = 1;
 245         printk(KERN_DEBUG "QUIRK: Enable AMD PLL fix\n");
 246
 247 commit:
 248
 249         spin_lock_irqsave(&amd_lock, flags);
 250         if (amd_chipset.probe_count > 0) {
 251                 /* race - someone else was faster - drop devices */
 252
 253                 /* Mark that we where here */
 254                 amd_chipset.probe_count++;
 255                 need_pll_quirk = amd_chipset.probe_result;
 256
 257                 spin_unlock_irqrestore(&amd_lock, flags);
 258
 259                 pci_dev_put(info.nb_dev);
 260                 pci_dev_put(info.smbus_dev);
 261
 262         } else {
 263                 /* no race - commit the result */
 264                 info.probe_count++;
 265                 amd_chipset = info;
 266                 spin_unlock_irqrestore(&amd_lock, flags);
 267         }
 268
 269         return need_pll_quirk;
 270 }
 271 EXPORT_SYMBOL_GPL(usb_amd_find_chipset_info);
 272
 273 int usb_hcd_amd_remote_wakeup_quirk(struct pci_dev *pdev)
 274 {
 275         /* Make sure amd chipset type has already been initialized */
 276         usb_amd_find_chipset_info();
 277         if (amd_chipset.sb_type.gen == AMD_CHIPSET_YANGTZE ||
 278             amd_chipset.sb_type.gen == AMD_CHIPSET_TAISHAN) {
 279                 dev_dbg(&pdev->dev, "QUIRK: Enable AMD remote wakeup fix\n");
 280                 return 1;
 281         }
 282         return 0;
 283 }
 284 EXPORT_SYMBOL_GPL(usb_hcd_amd_remote_wakeup_quirk);
 285
 286 bool usb_amd_hang_symptom_quirk(void)
 287 {
 288         u8 rev;
 289
 290         usb_amd_find_chipset_info();
 291         rev = amd_chipset.sb_type.rev;
 292         /* SB600 and old version of SB700 have hang symptom bug */
 293         return amd_chipset.sb_type.gen == AMD_CHIPSET_SB600 ||
 294                         (amd_chipset.sb_type.gen == AMD_CHIPSET_SB700 &&
 295                          rev >= 0x3a && rev <= 0x3b);
 296 }
 297 EXPORT_SYMBOL_GPL(usb_amd_hang_symptom_quirk);
 298
 299 bool usb_amd_prefetch_quirk(void)
 300 {
 301         usb_amd_find_chipset_info();
 302         /* SB800 needs pre-fetch fix */
 303         return amd_chipset.sb_type.gen == AMD_CHIPSET_SB800;
 304 }
 305 EXPORT_SYMBOL_GPL(usb_amd_prefetch_quirk);
 306
 307 /*
 308  * The hardware normally enables the A-link power management feature, which
 309  * lets the system lower the power consumption in idle states.
 310  *
 311  * This USB quirk prevents the link going into that lower power state
 312  * during isochronous transfers.
 313  *
 314  * Without this quirk, isochronous stream on OHCI/EHCI/xHCI controllers of
 315  * some AMD platforms may stutter or have breaks occasionally.
 316  */
 317 static void usb_amd_quirk_pll(int disable)
 318 {
 319         u32 addr, addr_low, addr_high, val;
 320         u32 bit = disable ? 0 : 1;
 321         unsigned long flags;
 322
 323         spin_lock_irqsave(&amd_lock, flags);
 324
 325         if (disable) {
 326                 amd_chipset.isoc_reqs++;
 327                 if (amd_chipset.isoc_reqs > 1) {
 328                         spin_unlock_irqrestore(&amd_lock, flags);
 329                         return;
 330                 }
 331         } else {
 332                 amd_chipset.isoc_reqs--;
 333                 if (amd_chipset.isoc_reqs > 0) {
 334                         spin_unlock_irqrestore(&amd_lock, flags);
 335                         return;
 336                 }
 337         }
 338
 339         if (amd_chipset.sb_type.gen == AMD_CHIPSET_SB800 ||
 340                         amd_chipset.sb_type.gen == AMD_CHIPSET_HUDSON2 ||
 341                         amd_chipset.sb_type.gen == AMD_CHIPSET_BOLTON) {
 342                 outb_p(AB_REG_BAR_LOW, 0xcd6);
 343                 addr_low = inb_p(0xcd7);
 344                 outb_p(AB_REG_BAR_HIGH, 0xcd6);
 345                 addr_high = inb_p(0xcd7);
 346                 addr = addr_high << 8 | addr_low;
 347
 348                 outl_p(0x30, AB_INDX(addr));
 349                 outl_p(0x40, AB_DATA(addr));
 350                 outl_p(0x34, AB_INDX(addr));
 351                 val = inl_p(AB_DATA(addr));
 352         } else if (amd_chipset.sb_type.gen == AMD_CHIPSET_SB700 &&
 353                         amd_chipset.sb_type.rev <= 0x3b) {
 354                 pci_read_config_dword(amd_chipset.smbus_dev,
 355                                         AB_REG_BAR_SB700, &addr);
 356                 outl(AX_INDXC, AB_INDX(addr));
 357                 outl(0x40, AB_DATA(addr));
 358                 outl(AX_DATAC, AB_INDX(addr));
 359                 val = inl(AB_DATA(addr));
 360         } else {
 361                 spin_unlock_irqrestore(&amd_lock, flags);
 362                 return;
 363         }
 364
 365         if (disable) {
 366                 val &= ~0x08;
 367                 val |= (1 << 4) | (1 << 9);
 368         } else {
 369                 val |= 0x08;
 370                 val &= ~((1 << 4) | (1 << 9));
 371         }
 372         outl_p(val, AB_DATA(addr));
 373
 374         if (!amd_chipset.nb_dev) {
 375                 spin_unlock_irqrestore(&amd_lock, flags);
 376                 return;
 377         }
 378
 379         if (amd_chipset.nb_type == 1 || amd_chipset.nb_type == 3) {
 380                 addr = PCIE_P_CNTL;
 381                 pci_write_config_dword(amd_chipset.nb_dev,
 382                                         NB_PCIE_INDX_ADDR, addr);
 383                 pci_read_config_dword(amd_chipset.nb_dev,
 384                                         NB_PCIE_INDX_DATA, &val);
 385
 386                 val &= ~(1 | (1 << 3) | (1 << 4) | (1 << 9) | (1 << 12));
 387                 val |= bit | (bit << 3) | (bit << 12);
 388                 val |= ((!bit) << 4) | ((!bit) << 9);
 389                 pci_write_config_dword(amd_chipset.nb_dev,
 390                                         NB_PCIE_INDX_DATA, val);
 391
 392                 addr = BIF_NB;
 393                 pci_write_config_dword(amd_chipset.nb_dev,
 394                                         NB_PCIE_INDX_ADDR, addr);
 395                 pci_read_config_dword(amd_chipset.nb_dev,
 396                                         NB_PCIE_INDX_DATA, &val);
 397                 val &= ~(1 << 8);
 398                 val |= bit << 8;
 399
 400                 pci_write_config_dword(amd_chipset.nb_dev,
 401                                         NB_PCIE_INDX_DATA, val);
 402         } else if (amd_chipset.nb_type == 2) {
 403                 addr = NB_PIF0_PWRDOWN_0;
 404                 pci_write_config_dword(amd_chipset.nb_dev,
 405                                         NB_PCIE_INDX_ADDR, addr);
 406                 pci_read_config_dword(amd_chipset.nb_dev,
 407                                         NB_PCIE_INDX_DATA, &val);
 408                 if (disable)
 409                         val &= ~(0x3f << 7);
 410                 else
 411                         val |= 0x3f << 7;
 412
 413                 pci_write_config_dword(amd_chipset.nb_dev,
 414                                         NB_PCIE_INDX_DATA, val);
 415
 416                 addr = NB_PIF0_PWRDOWN_1;
 417                 pci_write_config_dword(amd_chipset.nb_dev,
 418                                         NB_PCIE_INDX_ADDR, addr);
 419                 pci_read_config_dword(amd_chipset.nb_dev,
 420                                         NB_PCIE_INDX_DATA, &val);
 421                 if (disable)
 422                         val &= ~(0x3f << 7);
 423                 else
 424                         val |= 0x3f << 7;
 425
 426                 pci_write_config_dword(amd_chipset.nb_dev,
 427                                         NB_PCIE_INDX_DATA, val);
 428         }
 429
 430         spin_unlock_irqrestore(&amd_lock, flags);
 431         return;
 432 }
 433
 434 void usb_amd_quirk_pll_disable(void)
 435 {
 436         usb_amd_quirk_pll(1);
 437 }
 438 EXPORT_SYMBOL_GPL(usb_amd_quirk_pll_disable);
 439
 440 static int usb_asmedia_wait_write(struct pci_dev *pdev)
 441 {
 442         unsigned long retry_count;
 443         unsigned char value;
 444
 445         for (retry_count = 1000; retry_count > 0; --retry_count) {
 446
 447                 pci_read_config_byte(pdev, ASMT_CONTROL_REG, &value);
 448
 449                 if (value == 0xff) {
 450                         dev_err(&pdev->dev, "%s: check_ready ERROR", __func__);
 451                         return -EIO;
 452                 }
 453
 454                 if ((value & ASMT_CONTROL_WRITE_BIT) == 0)
 455                         return 0;
 456
 457                 udelay(50);
 458         }
 459
 460         dev_warn(&pdev->dev, "%s: check_write_ready timeout", __func__);
 461         return -ETIMEDOUT;
 462 }
 463
 464 void usb_asmedia_modifyflowcontrol(struct pci_dev *pdev)
 465 {
 466         if (usb_asmedia_wait_write(pdev) != 0)
 467                 return;
 468
 469         /* send command and address to device */
 470         pci_write_config_dword(pdev, ASMT_DATA_WRITE0_REG, ASMT_WRITEREG_CMD);
 471         pci_write_config_dword(pdev, ASMT_DATA_WRITE1_REG, ASMT_FLOWCTL_ADDR);
 472         pci_write_config_byte(pdev, ASMT_CONTROL_REG, ASMT_CONTROL_WRITE_BIT);
 473
 474         if (usb_asmedia_wait_write(pdev) != 0)
 475                 return;
 476
 477         /* send data to device */
 478         pci_write_config_dword(pdev, ASMT_DATA_WRITE0_REG, ASMT_FLOWCTL_DATA);
 479         pci_write_config_dword(pdev, ASMT_DATA_WRITE1_REG, ASMT_PSEUDO_DATA);
 480         pci_write_config_byte(pdev, ASMT_CONTROL_REG, ASMT_CONTROL_WRITE_BIT);
 481 }
 482 EXPORT_SYMBOL_GPL(usb_asmedia_modifyflowcontrol);
 483
 484 void usb_amd_quirk_pll_enable(void)
 485 {
 486         usb_amd_quirk_pll(0);
 487 }
 488 EXPORT_SYMBOL_GPL(usb_amd_quirk_pll_enable);
 489
 490 void usb_amd_dev_put(void)
 491 {
 492         struct pci_dev *nb, *smbus;
 493         unsigned long flags;
 494
 495         spin_lock_irqsave(&amd_lock, flags);
 496
 497         amd_chipset.probe_count--;
 498         if (amd_chipset.probe_count > 0) {
 499                 spin_unlock_irqrestore(&amd_lock, flags);
 500                 return;
 501         }
 502
 503         /* save them to pci_dev_put outside of spinlock */
 504         nb    = amd_chipset.nb_dev;
 505         smbus = amd_chipset.smbus_dev;
 506
 507         amd_chipset.nb_dev = NULL;
 508         amd_chipset.smbus_dev = NULL;
 509         amd_chipset.nb_type = 0;
 510         memset(&amd_chipset.sb_type, 0, sizeof(amd_chipset.sb_type));
 511         amd_chipset.isoc_reqs = 0;
 512         amd_chipset.probe_result = 0;
 513
 514         spin_unlock_irqrestore(&amd_lock, flags);
 515
 516         pci_dev_put(nb);
 517         pci_dev_put(smbus);
 518 }
 519 EXPORT_SYMBOL_GPL(usb_amd_dev_put);
 520
 521 /*
 522  * Make sure the controller is completely inactive, unable to
 523  * generate interrupts or do DMA.
 524  */
 525 void uhci_reset_hc(struct pci_dev *pdev, unsigned long base)
 526 {
 527         /* Turn off PIRQ enable and SMI enable.  (This also turns off the
 528          * BIOS's USB Legacy Support.)  Turn off all the R/WC bits too.
 529          */
 530         pci_write_config_word(pdev, UHCI_USBLEGSUP, UHCI_USBLEGSUP_RWC);
 531
 532         /* Reset the HC - this will force us to get a
 533          * new notification of any already connected
 534          * ports due to the virtual disconnect that it
 535          * implies.
 536          */
 537         outw(UHCI_USBCMD_HCRESET, base + UHCI_USBCMD);
 538         mb();
 539         udelay(5);
 540         if (inw(base + UHCI_USBCMD) & UHCI_USBCMD_HCRESET)
 541                 dev_warn(&pdev->dev, "HCRESET not completed yet!\n");
 542
 543         /* Just to be safe, disable interrupt requests and
 544          * make sure the controller is stopped.
 545          */
 546         outw(0, base + UHCI_USBINTR);
 547         outw(0, base + UHCI_USBCMD);
 548 }
 549 EXPORT_SYMBOL_GPL(uhci_reset_hc);
 550
 551 /*
 552  * Initialize a controller that was newly discovered or has just been
 553  * resumed.  In either case we can't be sure of its previous state.
 554  *
 555  * Returns: 1 if the controller was reset, 0 otherwise.
 556  */
 557 int uhci_check_and_reset_hc(struct pci_dev *pdev, unsigned long base)
 558 {
 559         u16 legsup;
 560         unsigned int cmd, intr;
 561
 562         /*
 563          * When restarting a suspended controller, we expect all the
 564          * settings to be the same as we left them:
 565          *
 566          *      PIRQ and SMI disabled, no R/W bits set in USBLEGSUP;
 567          *      Controller is stopped and configured with EGSM set;
 568          *      No interrupts enabled except possibly Resume Detect.
 569          *
 570          * If any of these conditions are violated we do a complete reset.
 571          */
 572         pci_read_config_word(pdev, UHCI_USBLEGSUP, &legsup);
 573         if (legsup & ~(UHCI_USBLEGSUP_RO | UHCI_USBLEGSUP_RWC)) {
 574                 dev_dbg(&pdev->dev, "%s: legsup = 0x%04x\n",
 575                                 __func__, legsup);
 576                 goto reset_needed;
 577         }
 578
 579         cmd = inw(base + UHCI_USBCMD);
 580         if ((cmd & UHCI_USBCMD_RUN) || !(cmd & UHCI_USBCMD_CONFIGURE) ||
 581                         !(cmd & UHCI_USBCMD_EGSM)) {
 582                 dev_dbg(&pdev->dev, "%s: cmd = 0x%04x\n",
 583                                 __func__, cmd);
 584                 goto reset_needed;
 585         }
 586
 587         intr = inw(base + UHCI_USBINTR);
 588         if (intr & (~UHCI_USBINTR_RESUME)) {
 589                 dev_dbg(&pdev->dev, "%s: intr = 0x%04x\n",
 590                                 __func__, intr);
 591                 goto reset_needed;
 592         }
 593         return 0;
 594
 595 reset_needed:
 596         dev_dbg(&pdev->dev, "Performing full reset\n");
 597         uhci_reset_hc(pdev, base);
 598         return 1;
 599 }
 600 EXPORT_SYMBOL_GPL(uhci_check_and_reset_hc);
 601
 602 static inline int io_type_enabled(struct pci_dev *pdev, unsigned int mask)
 603 {
 604         u16 cmd;
 605         return !pci_read_config_word(pdev, PCI_COMMAND, &cmd) && (cmd & mask);
 606 }
 607
 608 #define pio_enabled(dev) io_type_enabled(dev, PCI_COMMAND_IO)
 609 #define mmio_enabled(dev) io_type_enabled(dev, PCI_COMMAND_MEMORY)
 610
 611 static void quirk_usb_handoff_uhci(struct pci_dev *pdev)
 612 {
 613         unsigned long base = 0;
 614         int i;
 615
 616         if (!pio_enabled(pdev))
 617                 return;
 618
 619         for (i = 0; i < PCI_ROM_RESOURCE; i++)
 620                 if ((pci_resource_flags(pdev, i) & IORESOURCE_IO)) {
 621                         base = pci_resource_start(pdev, i);
 622                         break;
 623                 }
 624
 625         if (base)
 626                 uhci_check_and_reset_hc(pdev, base);
 627 }
 628
 629 static int mmio_resource_enabled(struct pci_dev *pdev, int idx)
 630 {
 631         return pci_resource_start(pdev, idx) && mmio_enabled(pdev);
 632 }
 633
 634 static void quirk_usb_handoff_ohci(struct pci_dev *pdev)
 635 {
 636         void __iomem *base;
 637         u32 control;
 638         u32 fminterval = 0;
 639         bool no_fminterval = false;
 640         int cnt;
 641
 642         if (!mmio_resource_enabled(pdev, 0))
 643                 return;
 644
 645         base = pci_ioremap_bar(pdev, 0);
 646         if (base == NULL)
 647                 return;
 648
 649         /*
 650          * ULi M5237 OHCI controller locks the whole system when accessing
 651          * the OHCI_FMINTERVAL offset.
 652          */
 653         if (pdev->vendor == PCI_VENDOR_ID_AL && pdev->device == 0x5237)
 654                 no_fminterval = true;
 655
 656         control = readl(base + OHCI_CONTROL);
 657
 658 /* On PA-RISC, PDC can leave IR set incorrectly; ignore it there. */
 659 #ifdef __hppa__
 660 #define OHCI_CTRL_MASK          (OHCI_CTRL_RWC | OHCI_CTRL_IR)
 661 #else
 662 #define OHCI_CTRL_MASK          OHCI_CTRL_RWC
 663
 664         if (control & OHCI_CTRL_IR) {
 665                 int wait_time = 500; /* arbitrary; 5 seconds */
 666                 writel(OHCI_INTR_OC, base + OHCI_INTRENABLE);
 667                 writel(OHCI_OCR, base + OHCI_CMDSTATUS);
 668                 while (wait_time > 0 &&
 669                                 readl(base + OHCI_CONTROL) & OHCI_CTRL_IR) {
 670                         wait_time -= 10;
 671                         msleep(10);
 672                 }
 673                 if (wait_time <= 0)
 674                         dev_warn(&pdev->dev,
 675                                  "OHCI: BIOS handoff failed (BIOS bug?) %08x\n",
 676                                  readl(base + OHCI_CONTROL));
 677         }
 678 #endif
 679
 680         /* disable interrupts */
 681         writel((u32) ~0, base + OHCI_INTRDISABLE);
 682
 683         /* Reset the USB bus, if the controller isn't already in RESET */
 684         if (control & OHCI_HCFS) {
 685                 /* Go into RESET, preserving RWC (and possibly IR) */
 686                 writel(control & OHCI_CTRL_MASK, base + OHCI_CONTROL);
 687                 readl(base + OHCI_CONTROL);
 688
 689                 /* drive bus reset for at least 50 ms (7.1.7.5) */
 690                 msleep(50);
 691         }
 692
 693         /* software reset of the controller, preserving HcFmInterval */
 694         if (!no_fminterval)
 695                 fminterval = readl(base + OHCI_FMINTERVAL);
 696
 697         writel(OHCI_HCR, base + OHCI_CMDSTATUS);
 698
 699         /* reset requires max 10 us delay */
 700         for (cnt = 30; cnt > 0; --cnt) {        /* ... allow extra time */
 701                 if ((readl(base + OHCI_CMDSTATUS) & OHCI_HCR) == 0)
 702                         break;
 703                 udelay(1);
 704         }
 705
 706         if (!no_fminterval)
 707                 writel(fminterval, base + OHCI_FMINTERVAL);
 708
 709         /* Now the controller is safely in SUSPEND and nothing can wake it up */
 710         iounmap(base);
 711 }
 712
 713 static const struct dmi_system_id ehci_dmi_nohandoff_table[] = {
 714         {
 715                 /*  Pegatron Lucid (ExoPC) */
 716                 .matches = {
 717                         DMI_MATCH(DMI_BOARD_NAME, "EXOPG06411"),
 718                         DMI_MATCH(DMI_BIOS_VERSION, "Lucid-CE-133"),
 719                 },
 720         },
 721         {
 722                 /*  Pegatron Lucid (Ordissimo AIRIS) */
 723                 .matches = {
 724                         DMI_MATCH(DMI_BOARD_NAME, "M11JB"),
 725                         DMI_MATCH(DMI_BIOS_VERSION, "Lucid-"),
 726                 },
 727         },
 728         {
 729                 /*  Pegatron Lucid (Ordissimo) */
 730                 .matches = {
 731                         DMI_MATCH(DMI_BOARD_NAME, "Ordissimo"),
 732                         DMI_MATCH(DMI_BIOS_VERSION, "Lucid-"),
 733                 },
 734         },
 735         {
 736                 /* HASEE E200 */
 737                 .matches = {
 738                         DMI_MATCH(DMI_BOARD_VENDOR, "HASEE"),
 739                         DMI_MATCH(DMI_BOARD_NAME, "E210"),
 740                         DMI_MATCH(DMI_BIOS_VERSION, "6.00"),
 741                 },
 742         },
 743         { }
 744 };
 745
 746 static void ehci_bios_handoff(struct pci_dev *pdev,
 747                                         void __iomem *op_reg_base,
 748                                         u32 cap, u8 offset)
 749 {
 750         int try_handoff = 1, tried_handoff = 0;
 751
 752         /*
 753          * The Pegatron Lucid tablet sporadically waits for 98 seconds trying
 754          * the handoff on its unused controller.  Skip it.
 755          *
 756          * The HASEE E200 hangs when the semaphore is set (bugzilla #77021).
 757          */
 758         if (pdev->vendor == 0x8086 && (pdev->device == 0x283a ||
 759                         pdev->device == 0x27cc)) {
 760                 if (dmi_check_system(ehci_dmi_nohandoff_table))
 761                         try_handoff = 0;
 762         }
 763
 764         if (try_handoff && (cap & EHCI_USBLEGSUP_BIOS)) {
 765                 dev_dbg(&pdev->dev, "EHCI: BIOS handoff\n");
 766
 767 #if 0
 768 /* aleksey_gorelov@phoenix.com reports that some systems need SMI forced on,
 769  * but that seems dubious in general (the BIOS left it off intentionally)
 770  * and is known to prevent some systems from booting.  so we won't do this
 771  * unless maybe we can determine when we're on a system that needs SMI forced.
 772  */
 773                 /* BIOS workaround (?): be sure the pre-Linux code
 774                  * receives the SMI
 775                  */
 776                 pci_read_config_dword(pdev, offset + EHCI_USBLEGCTLSTS, &val);
 777                 pci_write_config_dword(pdev, offset + EHCI_USBLEGCTLSTS,
 778                                        val | EHCI_USBLEGCTLSTS_SOOE);
 779 #endif
 780
 781                 /* some systems get upset if this semaphore is
 782                  * set for any other reason than forcing a BIOS
 783                  * handoff..
 784                  */
 785                 pci_write_config_byte(pdev, offset + 3, 1);
 786         }
 787
 788         /* if boot firmware now owns EHCI, spin till it hands it over. */
 789         if (try_handoff) {
 790                 int msec = 1000;
 791                 while ((cap & EHCI_USBLEGSUP_BIOS) && (msec > 0)) {
 792                         tried_handoff = 1;
 793                         msleep(10);
 794                         msec -= 10;
 795                         pci_read_config_dword(pdev, offset, &cap);
 796                 }
 797         }
 798
 799         if (cap & EHCI_USBLEGSUP_BIOS) {
 800                 /* well, possibly buggy BIOS... try to shut it down,
 801                  * and hope nothing goes too wrong
 802                  */
 803                 if (try_handoff)
 804                         dev_warn(&pdev->dev,
 805                                  "EHCI: BIOS handoff failed (BIOS bug?) %08x\n",
 806                                  cap);
 807                 pci_write_config_byte(pdev, offset + 2, 0);
 808         }
 809
 810         /* just in case, always disable EHCI SMIs */
 811         pci_write_config_dword(pdev, offset + EHCI_USBLEGCTLSTS, 0);
 812
 813         /* If the BIOS ever owned the controller then we can't expect
 814          * any power sessions to remain intact.
 815          */
 816         if (tried_handoff)
 817                 writel(0, op_reg_base + EHCI_CONFIGFLAG);
 818 }
 819
 820 static void quirk_usb_disable_ehci(struct pci_dev *pdev)
 821 {
 822         void __iomem *base, *op_reg_base;
 823         u32     hcc_params, cap, val;
 824         u8      offset, cap_length;
 825         int     wait_time, count = 256/4;
 826
 827         if (!mmio_resource_enabled(pdev, 0))
 828                 return;
 829
 830         base = pci_ioremap_bar(pdev, 0);
 831         if (base == NULL)
 832                 return;
 833
 834         cap_length = readb(base);
 835         op_reg_base = base + cap_length;
 836
 837         /* EHCI 0.96 and later may have "extended capabilities"
 838          * spec section 5.1 explains the bios handoff, e.g. for
 839          * booting from USB disk or using a usb keyboard
 840          */
 841         hcc_params = readl(base + EHCI_HCC_PARAMS);
 842         offset = (hcc_params >> 8) & 0xff;
 843         while (offset && --count) {
 844                 pci_read_config_dword(pdev, offset, &cap);
 845
 846                 switch (cap & 0xff) {
 847                 case 1:
 848                         ehci_bios_handoff(pdev, op_reg_base, cap, offset);
 849                         break;
 850                 case 0: /* Illegal reserved cap, set cap=0 so we exit */
 851                         cap = 0; /* then fallthrough... */
 852                 default:
 853                         dev_warn(&pdev->dev,
 854                                  "EHCI: unrecognized capability %02x\n",
 855                                  cap & 0xff);
 856                 }
 857                 offset = (cap >> 8) & 0xff;
 858         }
 859         if (!count)
 860                 dev_printk(KERN_DEBUG, &pdev->dev, "EHCI: capability loop?\n");
 861
 862         /*
 863          * halt EHCI & disable its interrupts in any case
 864          */
 865         val = readl(op_reg_base + EHCI_USBSTS);
 866         if ((val & EHCI_USBSTS_HALTED) == 0) {
 867                 val = readl(op_reg_base + EHCI_USBCMD);
 868                 val &= ~EHCI_USBCMD_RUN;
 869                 writel(val, op_reg_base + EHCI_USBCMD);
 870
 871                 wait_time = 2000;
 872                 do {
 873                         writel(0x3f, op_reg_base + EHCI_USBSTS);
 874                         udelay(100);
 875                         wait_time -= 100;
 876                         val = readl(op_reg_base + EHCI_USBSTS);
 877                         if ((val == ~(u32)0) || (val & EHCI_USBSTS_HALTED)) {
 878                                 break;
 879                         }
 880                 } while (wait_time > 0);
 881         }
 882         writel(0, op_reg_base + EHCI_USBINTR);
 883         writel(0x3f, op_reg_base + EHCI_USBSTS);
 884
 885         iounmap(base);
 886 }
 887
 888 /*
 889  * handshake - spin reading a register until handshake completes
 890  * @ptr: address of hc register to be read
 891  * @mask: bits to look at in result of read
 892  * @done: value of those bits when handshake succeeds
 893  * @wait_usec: timeout in microseconds
 894  * @delay_usec: delay in microseconds to wait between polling
 895  *
 896  * Polls a register every delay_usec microseconds.
 897  * Returns 0 when the mask bits have the value done.
 898  * Returns -ETIMEDOUT if this condition is not true after
 899  * wait_usec microseconds have passed.
 900  */
 901 static int handshake(void __iomem *ptr, u32 mask, u32 done,
 902                 int wait_usec, int delay_usec)
 903 {
 904         u32     result;
 905
 906         do {
 907                 result = readl(ptr);
 908                 result &= mask;
 909                 if (result == done)
 910                         return 0;
 911                 udelay(delay_usec);
 912                 wait_usec -= delay_usec;
 913         } while (wait_usec > 0);
 914         return -ETIMEDOUT;
 915 }
 916
 917 /*
 918  * Intel's Panther Point chipset has two host controllers (EHCI and xHCI) that
 919  * share some number of ports.  These ports can be switched between either
 920  * controller.  Not all of the ports under the EHCI host controller may be
 921  * switchable.
 922  *
 923  * The ports should be switched over to xHCI before PCI probes for any device
 924  * start.  This avoids active devices under EHCI being disconnected during the
 925  * port switchover, which could cause loss of data on USB storage devices, or
 926  * failed boot when the root file system is on a USB mass storage device and is
 927  * enumerated under EHCI first.
 928  *
 929  * We write into the xHC's PCI configuration space in some Intel-specific
 930  * registers to switch the ports over.  The USB 3.0 terminations and the USB
 931  * 2.0 data wires are switched separately.  We want to enable the SuperSpeed
 932  * terminations before switching the USB 2.0 wires over, so that USB 3.0
 933  * devices connect at SuperSpeed, rather than at USB 2.0 speeds.
 934  */
 935 void usb_enable_intel_xhci_ports(struct pci_dev *xhci_pdev)
 936 {
 937         u32             ports_available;
 938         bool            ehci_found = false;
 939         struct pci_dev  *companion = NULL;
 940
 941         /* Sony VAIO t-series with subsystem device ID 90a8 is not capable of
 942          * switching ports from EHCI to xHCI
 943          */
 944         if (xhci_pdev->subsystem_vendor == PCI_VENDOR_ID_SONY &&
 945             xhci_pdev->subsystem_device == 0x90a8)
 946                 return;
 947
 948         /* make sure an intel EHCI controller exists */
 949         for_each_pci_dev(companion) {
 950                 if (companion->class == PCI_CLASS_SERIAL_USB_EHCI &&
 951                     companion->vendor == PCI_VENDOR_ID_INTEL) {
 952                         ehci_found = true;
 953                         break;
 954                 }
 955         }
 956
 957         if (!ehci_found)
 958                 return;
 959
 960         /* Don't switchover the ports if the user hasn't compiled the xHCI
 961          * driver.  Otherwise they will see "dead" USB ports that don't power
 962          * the devices.
 963          */
 964         if (!IS_ENABLED(CONFIG_USB_XHCI_HCD)) {
 965                 dev_warn(&xhci_pdev->dev,
 966                          "CONFIG_USB_XHCI_HCD is turned off, defaulting to EHCI.\n");
 967                 dev_warn(&xhci_pdev->dev,
 968                                 "USB 3.0 devices will work at USB 2.0 speeds.\n");
 969                 usb_disable_xhci_ports(xhci_pdev);
 970                 return;
 971         }
 972
 973         /* Read USB3PRM, the USB 3.0 Port Routing Mask Register
 974          * Indicate the ports that can be changed from OS.
 975          */
 976         pci_read_config_dword(xhci_pdev, USB_INTEL_USB3PRM,
 977                         &ports_available);
 978
 979         dev_dbg(&xhci_pdev->dev, "Configurable ports to enable SuperSpeed: 0x%x\n",
 980                         ports_available);
 981
 982         /* Write USB3_PSSEN, the USB 3.0 Port SuperSpeed Enable
 983          * Register, to turn on SuperSpeed terminations for the
 984          * switchable ports.
 985          */
 986         pci_write_config_dword(xhci_pdev, USB_INTEL_USB3_PSSEN,
 987                         ports_available);
 988
 989         pci_read_config_dword(xhci_pdev, USB_INTEL_USB3_PSSEN,
 990                         &ports_available);
 991         dev_dbg(&xhci_pdev->dev,
 992                 "USB 3.0 ports that are now enabled under xHCI: 0x%x\n",
 993                 ports_available);
 994
 995         /* Read XUSB2PRM, xHCI USB 2.0 Port Routing Mask Register
 996          * Indicate the USB 2.0 ports to be controlled by the xHCI host.
 997          */
 998
 999         pci_read_config_dword(xhci_pdev, USB_INTEL_USB2PRM,
1000                         &ports_available);
1001
1002         dev_dbg(&xhci_pdev->dev, "Configurable USB 2.0 ports to hand over to xCHI: 0x%x\n",
1003                         ports_available);
1004
1005         /* Write XUSB2PR, the xHC USB 2.0 Port Routing Register, to
1006          * switch the USB 2.0 power and data lines over to the xHCI
1007          * host.
1008          */
1009         pci_write_config_dword(xhci_pdev, USB_INTEL_XUSB2PR,
1010                         ports_available);
1011
1012         pci_read_config_dword(xhci_pdev, USB_INTEL_XUSB2PR,
1013                         &ports_available);
1014         dev_dbg(&xhci_pdev->dev,
1015                 "USB 2.0 ports that are now switched over to xHCI: 0x%x\n",
1016                 ports_available);
1017 }
1018 EXPORT_SYMBOL_GPL(usb_enable_intel_xhci_ports);
1019
1020 void usb_disable_xhci_ports(struct pci_dev *xhci_pdev)
1021 {
1022         pci_write_config_dword(xhci_pdev, USB_INTEL_USB3_PSSEN, 0x0);
1023         pci_write_config_dword(xhci_pdev, USB_INTEL_XUSB2PR, 0x0);
1024 }
1025 EXPORT_SYMBOL_GPL(usb_disable_xhci_ports);
1026
1027 /**
1028  * PCI Quirks for xHCI.
1029  *
1030  * Takes care of the handoff between the Pre-OS (i.e. BIOS) and the OS.
1031  * It signals to the BIOS that the OS wants control of the host controller,
1032  * and then waits 1 second for the BIOS to hand over control.
1033  * If we timeout, assume the BIOS is broken and take control anyway.
1034  */
1035 static void quirk_usb_handoff_xhci(struct pci_dev *pdev)
1036 {
1037         void __iomem *base;
1038         int ext_cap_offset;
1039         void __iomem *op_reg_base;
1040         u32 val;
1041         int timeout;
1042         int len = pci_resource_len(pdev, 0);
1043
1044         if (!mmio_resource_enabled(pdev, 0))
1045                 return;
1046
1047         base = ioremap_nocache(pci_resource_start(pdev, 0), len);
1048         if (base == NULL)
1049                 return;
1050
1051         /*
1052          * Find the Legacy Support Capability register -
1053          * this is optional for xHCI host controllers.
1054          */
1055         ext_cap_offset = xhci_find_next_ext_cap(base, 0, XHCI_EXT_CAPS_LEGACY);
1056
1057         if (!ext_cap_offset)
1058                 goto hc_init;
1059
1060         if ((ext_cap_offset + sizeof(val)) > len) {
1061                 /* We're reading garbage from the controller */
1062                 dev_warn(&pdev->dev, "xHCI controller failing to respond");
1063                 goto iounmap;
1064         }
1065         val = readl(base + ext_cap_offset);
1066
1067         /* Auto handoff never worked for these devices. Force it and continue */
1068         if ((pdev->vendor == PCI_VENDOR_ID_TI && pdev->device == 0x8241) ||
1069                         (pdev->vendor == PCI_VENDOR_ID_RENESAS
1070                          && pdev->device == 0x0014)) {
1071                 val = (val | XHCI_HC_OS_OWNED) & ~XHCI_HC_BIOS_OWNED;
1072                 writel(val, base + ext_cap_offset);
1073         }
1074
1075         /* If the BIOS owns the HC, signal that the OS wants it, and wait */
1076         if (val & XHCI_HC_BIOS_OWNED) {
1077                 writel(val | XHCI_HC_OS_OWNED, base + ext_cap_offset);
1078
1079                 /* Wait for 1 second with 10 microsecond polling interval */
1080                 timeout = handshake(base + ext_cap_offset, XHCI_HC_BIOS_OWNED,
1081                                 0, 1000000, 10);
1082
1083                 /* Assume a buggy BIOS and take HC ownership anyway */
1084                 if (timeout) {
1085                         dev_warn(&pdev->dev,
1086                                  "xHCI BIOS handoff failed (BIOS bug ?) %08x\n",
1087                                  val);
1088                         writel(val & ~XHCI_HC_BIOS_OWNED, base + ext_cap_offset);
1089                 }
1090         }
1091
1092         val = readl(base + ext_cap_offset + XHCI_LEGACY_CONTROL_OFFSET);
1093         /* Mask off (turn off) any enabled SMIs */
1094         val &= XHCI_LEGACY_DISABLE_SMI;
1095         /* Mask all SMI events bits, RW1C */
1096         val |= XHCI_LEGACY_SMI_EVENTS;
1097         /* Disable any BIOS SMIs and clear all SMI events*/
1098         writel(val, base + ext_cap_offset + XHCI_LEGACY_CONTROL_OFFSET);
1099
1100 hc_init:
1101         if (pdev->vendor == PCI_VENDOR_ID_INTEL)
1102                 usb_enable_intel_xhci_ports(pdev);
1103
1104         op_reg_base = base + XHCI_HC_LENGTH(readl(base));
1105
1106         /* Wait for the host controller to be ready before writing any
1107          * operational or runtime registers.  Wait 5 seconds and no more.
1108          */
1109         timeout = handshake(op_reg_base + XHCI_STS_OFFSET, XHCI_STS_CNR, 0,
1110                         5000000, 10);
1111         /* Assume a buggy HC and start HC initialization anyway */
1112         if (timeout) {
1113                 val = readl(op_reg_base + XHCI_STS_OFFSET);
1114                 dev_warn(&pdev->dev,
1115                          "xHCI HW not ready after 5 sec (HC bug?) status = 0x%x\n",
1116                          val);
1117         }
1118
1119         /* Send the halt and disable interrupts command */
1120         val = readl(op_reg_base + XHCI_CMD_OFFSET);
1121         val &= ~(XHCI_CMD_RUN | XHCI_IRQS);
1122         writel(val, op_reg_base + XHCI_CMD_OFFSET);
1123
1124         /* Wait for the HC to halt - poll every 125 usec (one microframe). */
1125         timeout = handshake(op_reg_base + XHCI_STS_OFFSET, XHCI_STS_HALT, 1,
1126                         XHCI_MAX_HALT_USEC, 125);
1127         if (timeout) {
1128                 val = readl(op_reg_base + XHCI_STS_OFFSET);
1129                 dev_warn(&pdev->dev,
1130                          "xHCI HW did not halt within %d usec status = 0x%x\n",
1131                          XHCI_MAX_HALT_USEC, val);
1132         }
1133
1134 iounmap:
1135         iounmap(base);
1136 }
1137
1138 static void quirk_usb_early_handoff(struct pci_dev *pdev)
1139 {
1140         /* Skip Netlogic mips SoC's internal PCI USB controller.
1141          * This device does not need/support EHCI/OHCI handoff
1142          */
1143         if (pdev->vendor == 0x184e)     /* vendor Netlogic */
1144                 return;
1145         if (pdev->class != PCI_CLASS_SERIAL_USB_UHCI &&
1146                         pdev->class != PCI_CLASS_SERIAL_USB_OHCI &&
1147                         pdev->class != PCI_CLASS_SERIAL_USB_EHCI &&
1148                         pdev->class != PCI_CLASS_SERIAL_USB_XHCI)
1149                 return;
1150
1151         if (pci_enable_device(pdev) < 0) {
1152                 dev_warn(&pdev->dev,
1153                          "Can't enable PCI device, BIOS handoff failed.\n");
1154                 return;
1155         }
1156         if (pdev->class == PCI_CLASS_SERIAL_USB_UHCI)
1157                 quirk_usb_handoff_uhci(pdev);
1158         else if (pdev->class == PCI_CLASS_SERIAL_USB_OHCI)
1159                 quirk_usb_handoff_ohci(pdev);
1160         else if (pdev->class == PCI_CLASS_SERIAL_USB_EHCI)
1161                 quirk_usb_disable_ehci(pdev);
1162         else if (pdev->class == PCI_CLASS_SERIAL_USB_XHCI)
1163                 quirk_usb_handoff_xhci(pdev);
1164         pci_disable_device(pdev);
1165 }
1166 DECLARE_PCI_FIXUP_CLASS_FINAL(PCI_ANY_ID, PCI_ANY_ID,
1167                         PCI_CLASS_SERIAL_USB, 8, quirk_usb_early_handoff);