drivers/usb/host/pci-quirks.c

   1 // SPDX-License-Identifier: GPL-2.0
   2 /*
   3  * This file contains code to reset and initialize USB host controllers.
   4  * Some of it includes work-arounds for PCI hardware and BIOS quirks.
   5  * It may need to run early during booting -- before USB would normally
   6  * initialize -- to ensure that Linux doesn't use any legacy modes.
   7  *
   8  *  Copyright (c) 1999 Martin Mares <mj@ucw.cz>
   9  *  (and others)
  10  */
  11
  12 #include <linux/types.h>
  13 #include <linux/kernel.h>
  14 #include <linux/pci.h>
  15 #include <linux/delay.h>
  16 #include <linux/export.h>
  17 #include <linux/acpi.h>
  18 #include <linux/dmi.h>
  19 #include "pci-quirks.h"
  20 #include "xhci-ext-caps.h"
  21
  22
  23 #define UHCI_USBLEGSUP          0xc0            /* legacy support */
  24 #define UHCI_USBCMD             0               /* command register */
  25 #define UHCI_USBINTR            4               /* interrupt register */
  26 #define UHCI_USBLEGSUP_RWC      0x8f00          /* the R/WC bits */
  27 #define UHCI_USBLEGSUP_RO       0x5040          /* R/O and reserved bits */
  28 #define UHCI_USBCMD_RUN         0x0001          /* RUN/STOP bit */
  29 #define UHCI_USBCMD_HCRESET     0x0002          /* Host Controller reset */
  30 #define UHCI_USBCMD_EGSM        0x0008          /* Global Suspend Mode */
  31 #define UHCI_USBCMD_CONFIGURE   0x0040          /* Config Flag */
  32 #define UHCI_USBINTR_RESUME     0x0002          /* Resume interrupt enable */
  33
  34 #define OHCI_CONTROL            0x04
  35 #define OHCI_CMDSTATUS          0x08
  36 #define OHCI_INTRSTATUS         0x0c
  37 #define OHCI_INTRENABLE         0x10
  38 #define OHCI_INTRDISABLE        0x14
  39 #define OHCI_FMINTERVAL         0x34
  40 #define OHCI_HCFS               (3 << 6)        /* hc functional state */
  41 #define OHCI_HCR                (1 << 0)        /* host controller reset */
  42 #define OHCI_OCR                (1 << 3)        /* ownership change request */
  43 #define OHCI_CTRL_RWC           (1 << 9)        /* remote wakeup connected */
  44 #define OHCI_CTRL_IR            (1 << 8)        /* interrupt routing */
  45 #define OHCI_INTR_OC            (1 << 30)       /* ownership change */
  46
  47 #define EHCI_HCC_PARAMS         0x08            /* extended capabilities */
  48 #define EHCI_USBCMD             0               /* command register */
  49 #define EHCI_USBCMD_RUN         (1 << 0)        /* RUN/STOP bit */
  50 #define EHCI_USBSTS             4               /* status register */
  51 #define EHCI_USBSTS_HALTED      (1 << 12)       /* HCHalted bit */
  52 #define EHCI_USBINTR            8               /* interrupt register */
  53 #define EHCI_CONFIGFLAG         0x40            /* configured flag register */
  54 #define EHCI_USBLEGSUP          0               /* legacy support register */
  55 #define EHCI_USBLEGSUP_BIOS     (1 << 16)       /* BIOS semaphore */
  56 #define EHCI_USBLEGSUP_OS       (1 << 24)       /* OS semaphore */
  57 #define EHCI_USBLEGCTLSTS       4               /* legacy control/status */
  58 #define EHCI_USBLEGCTLSTS_SOOE  (1 << 13)       /* SMI on ownership change */
  59
  60 /* AMD quirk use */
  61 #define AB_REG_BAR_LOW          0xe0
  62 #define AB_REG_BAR_HIGH         0xe1
  63 #define AB_REG_BAR_SB700        0xf0
  64 #define AB_INDX(addr)           ((addr) + 0x00)
  65 #define AB_DATA(addr)           ((addr) + 0x04)
  66 #define AX_INDXC                0x30
  67 #define AX_DATAC                0x34
  68
  69 #define PT_ADDR_INDX            0xE8
  70 #define PT_READ_INDX            0xE4
  71 #define PT_SIG_1_ADDR           0xA520
  72 #define PT_SIG_2_ADDR           0xA521
  73 #define PT_SIG_3_ADDR           0xA522
  74 #define PT_SIG_4_ADDR           0xA523
  75 #define PT_SIG_1_DATA           0x78
  76 #define PT_SIG_2_DATA           0x56
  77 #define PT_SIG_3_DATA           0x34
  78 #define PT_SIG_4_DATA           0x12
  79 #define PT4_P1_REG              0xB521
  80 #define PT4_P2_REG              0xB522
  81 #define PT2_P1_REG              0xD520
  82 #define PT2_P2_REG              0xD521
  83 #define PT1_P1_REG              0xD522
  84 #define PT1_P2_REG              0xD523
  85
  86 #define NB_PCIE_INDX_ADDR       0xe0
  87 #define NB_PCIE_INDX_DATA       0xe4
  88 #define PCIE_P_CNTL             0x10040
  89 #define BIF_NB                  0x10002
  90 #define NB_PIF0_PWRDOWN_0       0x01100012
  91 #define NB_PIF0_PWRDOWN_1       0x01100013
  92
  93 #define USB_INTEL_XUSB2PR      0xD0
  94 #define USB_INTEL_USB2PRM      0xD4
  95 #define USB_INTEL_USB3_PSSEN   0xD8
  96 #define USB_INTEL_USB3PRM      0xDC
  97
  98 /* ASMEDIA quirk use */
  99 #define ASMT_DATA_WRITE0_REG    0xF8
 100 #define ASMT_DATA_WRITE1_REG    0xFC
 101 #define ASMT_CONTROL_REG        0xE0
 102 #define ASMT_CONTROL_WRITE_BIT  0x02
 103 #define ASMT_WRITEREG_CMD       0x10423
 104 #define ASMT_FLOWCTL_ADDR       0xFA30
 105 #define ASMT_FLOWCTL_DATA       0xBA
 106 #define ASMT_PSEUDO_DATA        0
 107
 108 /*
 109  * amd_chipset_gen values represent AMD different chipset generations
 110  */
 111 enum amd_chipset_gen {
 112         NOT_AMD_CHIPSET = 0,
 113         AMD_CHIPSET_SB600,
 114         AMD_CHIPSET_SB700,
 115         AMD_CHIPSET_SB800,
 116         AMD_CHIPSET_HUDSON2,
 117         AMD_CHIPSET_BOLTON,
 118         AMD_CHIPSET_YANGTZE,
 119         AMD_CHIPSET_TAISHAN,
 120         AMD_CHIPSET_UNKNOWN,
 121 };
 122
 123 struct amd_chipset_type {
 124         enum amd_chipset_gen gen;
 125         u8 rev;
 126 };
 127
 128 static struct amd_chipset_info {
 129         struct pci_dev  *nb_dev;
 130         struct pci_dev  *smbus_dev;
 131         int nb_type;
 132         struct amd_chipset_type sb_type;
 133         int isoc_reqs;
 134         int probe_count;
 135         int probe_result;
 136 } amd_chipset;
 137
 138 static DEFINE_SPINLOCK(amd_lock);
 139
 140 /*
 141  * amd_chipset_sb_type_init - initialize amd chipset southbridge type
 142  *
 143  * AMD FCH/SB generation and revision is identified by SMBus controller
 144  * vendor, device and revision IDs.
 145  *
 146  * Returns: 1 if it is an AMD chipset, 0 otherwise.
 147  */
 148 static int amd_chipset_sb_type_init(struct amd_chipset_info *pinfo)
 149 {
 150         u8 rev = 0;
 151         pinfo->sb_type.gen = AMD_CHIPSET_UNKNOWN;
 152
 153         pinfo->smbus_dev = pci_get_device(PCI_VENDOR_ID_ATI,
 154                         PCI_DEVICE_ID_ATI_SBX00_SMBUS, NULL);
 155         if (pinfo->smbus_dev) {
 156                 rev = pinfo->smbus_dev->revision;
 157                 if (rev >= 0x10 && rev <= 0x1f)
 158                         pinfo->sb_type.gen = AMD_CHIPSET_SB600;
 159                 else if (rev >= 0x30 && rev <= 0x3f)
 160                         pinfo->sb_type.gen = AMD_CHIPSET_SB700;
 161                 else if (rev >= 0x40 && rev <= 0x4f)
 162                         pinfo->sb_type.gen = AMD_CHIPSET_SB800;
 163         } else {
 164                 pinfo->smbus_dev = pci_get_device(PCI_VENDOR_ID_AMD,
 165                                 PCI_DEVICE_ID_AMD_HUDSON2_SMBUS, NULL);
 166
 167                 if (pinfo->smbus_dev) {
 168                         rev = pinfo->smbus_dev->revision;
 169                         if (rev >= 0x11 && rev <= 0x14)
 170                                 pinfo->sb_type.gen = AMD_CHIPSET_HUDSON2;
 171                         else if (rev >= 0x15 && rev <= 0x18)
 172                                 pinfo->sb_type.gen = AMD_CHIPSET_BOLTON;
 173                         else if (rev >= 0x39 && rev <= 0x3a)
 174                                 pinfo->sb_type.gen = AMD_CHIPSET_YANGTZE;
 175                 } else {
 176                         pinfo->smbus_dev = pci_get_device(PCI_VENDOR_ID_AMD,
 177                                                           0x145c, NULL);
 178                         if (pinfo->smbus_dev) {
 179                                 rev = pinfo->smbus_dev->revision;
 180                                 pinfo->sb_type.gen = AMD_CHIPSET_TAISHAN;
 181                         } else {
 182                                 pinfo->sb_type.gen = NOT_AMD_CHIPSET;
 183                                 return 0;
 184                         }
 185                 }
 186         }
 187         pinfo->sb_type.rev = rev;
 188         return 1;
 189 }
 190
 191 void sb800_prefetch(struct device *dev, int on)
 192 {
 193         u16 misc;
 194         struct pci_dev *pdev = to_pci_dev(dev);
 195
 196         pci_read_config_word(pdev, 0x50, &misc);
 197         if (on == 0)
 198                 pci_write_config_word(pdev, 0x50, misc & 0xfcff);
 199         else
 200                 pci_write_config_word(pdev, 0x50, misc | 0x0300);
 201 }
 202 EXPORT_SYMBOL_GPL(sb800_prefetch);
 203
 204 int usb_amd_find_chipset_info(void)
 205 {
 206         unsigned long flags;
 207         struct amd_chipset_info info;
 208         int need_pll_quirk = 0;
 209
 210         spin_lock_irqsave(&amd_lock, flags);
 211
 212         /* probe only once */
 213         if (amd_chipset.probe_count > 0) {
 214                 amd_chipset.probe_count++;
 215                 spin_unlock_irqrestore(&amd_lock, flags);
 216                 return amd_chipset.probe_result;
 217         }
 218         memset(&info, 0, sizeof(info));
 219         spin_unlock_irqrestore(&amd_lock, flags);
 220
 221         if (!amd_chipset_sb_type_init(&info)) {
 222                 goto commit;
 223         }
 224
 225         switch (info.sb_type.gen) {
 226         case AMD_CHIPSET_SB700:
 227                 need_pll_quirk = info.sb_type.rev <= 0x3B;
 228                 break;
 229         case AMD_CHIPSET_SB800:
 230         case AMD_CHIPSET_HUDSON2:
 231         case AMD_CHIPSET_BOLTON:
 232                 need_pll_quirk = 1;
 233                 break;
 234         default:
 235                 need_pll_quirk = 0;
 236                 break;
 237         }
 238
 239         if (!need_pll_quirk) {
 240                 if (info.smbus_dev) {
 241                         pci_dev_put(info.smbus_dev);
 242                         info.smbus_dev = NULL;
 243                 }
 244                 goto commit;
 245         }
 246
 247         info.nb_dev = pci_get_device(PCI_VENDOR_ID_AMD, 0x9601, NULL);
 248         if (info.nb_dev) {
 249                 info.nb_type = 1;
 250         } else {
 251                 info.nb_dev = pci_get_device(PCI_VENDOR_ID_AMD, 0x1510, NULL);
 252                 if (info.nb_dev) {
 253                         info.nb_type = 2;
 254                 } else {
 255                         info.nb_dev = pci_get_device(PCI_VENDOR_ID_AMD,
 256                                                      0x9600, NULL);
 257                         if (info.nb_dev)
 258                                 info.nb_type = 3;
 259                 }
 260         }
 261
 262         need_pll_quirk = info.probe_result = 1;
 263         printk(KERN_DEBUG "QUIRK: Enable AMD PLL fix\n");
 264
 265 commit:
 266
 267         spin_lock_irqsave(&amd_lock, flags);
 268         if (amd_chipset.probe_count > 0) {
 269                 /* race - someone else was faster - drop devices */
 270
 271                 /* Mark that we where here */
 272                 amd_chipset.probe_count++;
 273                 need_pll_quirk = amd_chipset.probe_result;
 274
 275                 spin_unlock_irqrestore(&amd_lock, flags);
 276
 277                 pci_dev_put(info.nb_dev);
 278                 pci_dev_put(info.smbus_dev);
 279
 280         } else {
 281                 /* no race - commit the result */
 282                 info.probe_count++;
 283                 amd_chipset = info;
 284                 spin_unlock_irqrestore(&amd_lock, flags);
 285         }
 286
 287         return need_pll_quirk;
 288 }
 289 EXPORT_SYMBOL_GPL(usb_amd_find_chipset_info);
 290
 291 int usb_hcd_amd_remote_wakeup_quirk(struct pci_dev *pdev)
 292 {
 293         /* Make sure amd chipset type has already been initialized */
 294         usb_amd_find_chipset_info();
 295         if (amd_chipset.sb_type.gen == AMD_CHIPSET_YANGTZE ||
 296             amd_chipset.sb_type.gen == AMD_CHIPSET_TAISHAN) {
 297                 dev_dbg(&pdev->dev, "QUIRK: Enable AMD remote wakeup fix\n");
 298                 return 1;
 299         }
 300         return 0;
 301 }
 302 EXPORT_SYMBOL_GPL(usb_hcd_amd_remote_wakeup_quirk);
 303
 304 bool usb_amd_hang_symptom_quirk(void)
 305 {
 306         u8 rev;
 307
 308         usb_amd_find_chipset_info();
 309         rev = amd_chipset.sb_type.rev;
 310         /* SB600 and old version of SB700 have hang symptom bug */
 311         return amd_chipset.sb_type.gen == AMD_CHIPSET_SB600 ||
 312                         (amd_chipset.sb_type.gen == AMD_CHIPSET_SB700 &&
 313                          rev >= 0x3a && rev <= 0x3b);
 314 }
 315 EXPORT_SYMBOL_GPL(usb_amd_hang_symptom_quirk);
 316
 317 bool usb_amd_prefetch_quirk(void)
 318 {
 319         usb_amd_find_chipset_info();
 320         /* SB800 needs pre-fetch fix */
 321         return amd_chipset.sb_type.gen == AMD_CHIPSET_SB800;
 322 }
 323 EXPORT_SYMBOL_GPL(usb_amd_prefetch_quirk);
 324
 325 /*
 326  * The hardware normally enables the A-link power management feature, which
 327  * lets the system lower the power consumption in idle states.
 328  *
 329  * This USB quirk prevents the link going into that lower power state
 330  * during isochronous transfers.
 331  *
 332  * Without this quirk, isochronous stream on OHCI/EHCI/xHCI controllers of
 333  * some AMD platforms may stutter or have breaks occasionally.
 334  */
 335 static void usb_amd_quirk_pll(int disable)
 336 {
 337         u32 addr, addr_low, addr_high, val;
 338         u32 bit = disable ? 0 : 1;
 339         unsigned long flags;
 340
 341         spin_lock_irqsave(&amd_lock, flags);
 342
 343         if (disable) {
 344                 amd_chipset.isoc_reqs++;
 345                 if (amd_chipset.isoc_reqs > 1) {
 346                         spin_unlock_irqrestore(&amd_lock, flags);
 347                         return;
 348                 }
 349         } else {
 350                 amd_chipset.isoc_reqs--;
 351                 if (amd_chipset.isoc_reqs > 0) {
 352                         spin_unlock_irqrestore(&amd_lock, flags);
 353                         return;
 354                 }
 355         }
 356
 357         if (amd_chipset.sb_type.gen == AMD_CHIPSET_SB800 ||
 358                         amd_chipset.sb_type.gen == AMD_CHIPSET_HUDSON2 ||
 359                         amd_chipset.sb_type.gen == AMD_CHIPSET_BOLTON) {
 360                 outb_p(AB_REG_BAR_LOW, 0xcd6);
 361                 addr_low = inb_p(0xcd7);
 362                 outb_p(AB_REG_BAR_HIGH, 0xcd6);
 363                 addr_high = inb_p(0xcd7);
 364                 addr = addr_high << 8 | addr_low;
 365
 366                 outl_p(0x30, AB_INDX(addr));
 367                 outl_p(0x40, AB_DATA(addr));
 368                 outl_p(0x34, AB_INDX(addr));
 369                 val = inl_p(AB_DATA(addr));
 370         } else if (amd_chipset.sb_type.gen == AMD_CHIPSET_SB700 &&
 371                         amd_chipset.sb_type.rev <= 0x3b) {
 372                 pci_read_config_dword(amd_chipset.smbus_dev,
 373                                         AB_REG_BAR_SB700, &addr);
 374                 outl(AX_INDXC, AB_INDX(addr));
 375                 outl(0x40, AB_DATA(addr));
 376                 outl(AX_DATAC, AB_INDX(addr));
 377                 val = inl(AB_DATA(addr));
 378         } else {
 379                 spin_unlock_irqrestore(&amd_lock, flags);
 380                 return;
 381         }
 382
 383         if (disable) {
 384                 val &= ~0x08;
 385                 val |= (1 << 4) | (1 << 9);
 386         } else {
 387                 val |= 0x08;
 388                 val &= ~((1 << 4) | (1 << 9));
 389         }
 390         outl_p(val, AB_DATA(addr));
 391
 392         if (!amd_chipset.nb_dev) {
 393                 spin_unlock_irqrestore(&amd_lock, flags);
 394                 return;
 395         }
 396
 397         if (amd_chipset.nb_type == 1 || amd_chipset.nb_type == 3) {
 398                 addr = PCIE_P_CNTL;
 399                 pci_write_config_dword(amd_chipset.nb_dev,
 400                                         NB_PCIE_INDX_ADDR, addr);
 401                 pci_read_config_dword(amd_chipset.nb_dev,
 402                                         NB_PCIE_INDX_DATA, &val);
 403
 404                 val &= ~(1 | (1 << 3) | (1 << 4) | (1 << 9) | (1 << 12));
 405                 val |= bit | (bit << 3) | (bit << 12);
 406                 val |= ((!bit) << 4) | ((!bit) << 9);
 407                 pci_write_config_dword(amd_chipset.nb_dev,
 408                                         NB_PCIE_INDX_DATA, val);
 409
 410                 addr = BIF_NB;
 411                 pci_write_config_dword(amd_chipset.nb_dev,
 412                                         NB_PCIE_INDX_ADDR, addr);
 413                 pci_read_config_dword(amd_chipset.nb_dev,
 414                                         NB_PCIE_INDX_DATA, &val);
 415                 val &= ~(1 << 8);
 416                 val |= bit << 8;
 417
 418                 pci_write_config_dword(amd_chipset.nb_dev,
 419                                         NB_PCIE_INDX_DATA, val);
 420         } else if (amd_chipset.nb_type == 2) {
 421                 addr = NB_PIF0_PWRDOWN_0;
 422                 pci_write_config_dword(amd_chipset.nb_dev,
 423                                         NB_PCIE_INDX_ADDR, addr);
 424                 pci_read_config_dword(amd_chipset.nb_dev,
 425                                         NB_PCIE_INDX_DATA, &val);
 426                 if (disable)
 427                         val &= ~(0x3f << 7);
 428                 else
 429                         val |= 0x3f << 7;
 430
 431                 pci_write_config_dword(amd_chipset.nb_dev,
 432                                         NB_PCIE_INDX_DATA, val);
 433
 434                 addr = NB_PIF0_PWRDOWN_1;
 435                 pci_write_config_dword(amd_chipset.nb_dev,
 436                                         NB_PCIE_INDX_ADDR, addr);
 437                 pci_read_config_dword(amd_chipset.nb_dev,
 438                                         NB_PCIE_INDX_DATA, &val);
 439                 if (disable)
 440                         val &= ~(0x3f << 7);
 441                 else
 442                         val |= 0x3f << 7;
 443
 444                 pci_write_config_dword(amd_chipset.nb_dev,
 445                                         NB_PCIE_INDX_DATA, val);
 446         }
 447
 448         spin_unlock_irqrestore(&amd_lock, flags);
 449         return;
 450 }
 451
 452 void usb_amd_quirk_pll_disable(void)
 453 {
 454         usb_amd_quirk_pll(1);
 455 }
 456 EXPORT_SYMBOL_GPL(usb_amd_quirk_pll_disable);
 457
 458 static int usb_asmedia_wait_write(struct pci_dev *pdev)
 459 {
 460         unsigned long retry_count;
 461         unsigned char value;
 462
 463         for (retry_count = 1000; retry_count > 0; --retry_count) {
 464
 465                 pci_read_config_byte(pdev, ASMT_CONTROL_REG, &value);
 466
 467                 if (value == 0xff) {
 468                         dev_err(&pdev->dev, "%s: check_ready ERROR", __func__);
 469                         return -EIO;
 470                 }
 471
 472                 if ((value & ASMT_CONTROL_WRITE_BIT) == 0)
 473                         return 0;
 474
 475                 udelay(50);
 476         }
 477
 478         dev_warn(&pdev->dev, "%s: check_write_ready timeout", __func__);
 479         return -ETIMEDOUT;
 480 }
 481
 482 void usb_asmedia_modifyflowcontrol(struct pci_dev *pdev)
 483 {
 484         if (usb_asmedia_wait_write(pdev) != 0)
 485                 return;
 486
 487         /* send command and address to device */
 488         pci_write_config_dword(pdev, ASMT_DATA_WRITE0_REG, ASMT_WRITEREG_CMD);
 489         pci_write_config_dword(pdev, ASMT_DATA_WRITE1_REG, ASMT_FLOWCTL_ADDR);
 490         pci_write_config_byte(pdev, ASMT_CONTROL_REG, ASMT_CONTROL_WRITE_BIT);
 491
 492         if (usb_asmedia_wait_write(pdev) != 0)
 493                 return;
 494
 495         /* send data to device */
 496         pci_write_config_dword(pdev, ASMT_DATA_WRITE0_REG, ASMT_FLOWCTL_DATA);
 497         pci_write_config_dword(pdev, ASMT_DATA_WRITE1_REG, ASMT_PSEUDO_DATA);
 498         pci_write_config_byte(pdev, ASMT_CONTROL_REG, ASMT_CONTROL_WRITE_BIT);
 499 }
 500 EXPORT_SYMBOL_GPL(usb_asmedia_modifyflowcontrol);
 501
 502 void usb_amd_quirk_pll_enable(void)
 503 {
 504         usb_amd_quirk_pll(0);
 505 }
 506 EXPORT_SYMBOL_GPL(usb_amd_quirk_pll_enable);
 507
 508 void usb_amd_dev_put(void)
 509 {
 510         struct pci_dev *nb, *smbus;
 511         unsigned long flags;
 512
 513         spin_lock_irqsave(&amd_lock, flags);
 514
 515         amd_chipset.probe_count--;
 516         if (amd_chipset.probe_count > 0) {
 517                 spin_unlock_irqrestore(&amd_lock, flags);
 518                 return;
 519         }
 520
 521         /* save them to pci_dev_put outside of spinlock */
 522         nb    = amd_chipset.nb_dev;
 523         smbus = amd_chipset.smbus_dev;
 524
 525         amd_chipset.nb_dev = NULL;
 526         amd_chipset.smbus_dev = NULL;
 527         amd_chipset.nb_type = 0;
 528         memset(&amd_chipset.sb_type, 0, sizeof(amd_chipset.sb_type));
 529         amd_chipset.isoc_reqs = 0;
 530         amd_chipset.probe_result = 0;
 531
 532         spin_unlock_irqrestore(&amd_lock, flags);
 533
 534         pci_dev_put(nb);
 535         pci_dev_put(smbus);
 536 }
 537 EXPORT_SYMBOL_GPL(usb_amd_dev_put);
 538
 539 /*
 540  * Check if port is disabled in BIOS on AMD Promontory host.
 541  * BIOS Disabled ports may wake on connect/disconnect and need
 542  * driver workaround to keep them disabled.
 543  * Returns true if port is marked disabled.
 544  */
 545 bool usb_amd_pt_check_port(struct device *device, int port)
 546 {
 547         unsigned char value, port_shift;
 548         struct pci_dev *pdev;
 549         u16 reg;
 550
 551         pdev = to_pci_dev(device);
 552         pci_write_config_word(pdev, PT_ADDR_INDX, PT_SIG_1_ADDR);
 553
 554         pci_read_config_byte(pdev, PT_READ_INDX, &value);
 555         if (value != PT_SIG_1_DATA)
 556                 return false;
 557
 558         pci_write_config_word(pdev, PT_ADDR_INDX, PT_SIG_2_ADDR);
 559
 560         pci_read_config_byte(pdev, PT_READ_INDX, &value);
 561         if (value != PT_SIG_2_DATA)
 562                 return false;
 563
 564         pci_write_config_word(pdev, PT_ADDR_INDX, PT_SIG_3_ADDR);
 565
 566         pci_read_config_byte(pdev, PT_READ_INDX, &value);
 567         if (value != PT_SIG_3_DATA)
 568                 return false;
 569
 570         pci_write_config_word(pdev, PT_ADDR_INDX, PT_SIG_4_ADDR);
 571
 572         pci_read_config_byte(pdev, PT_READ_INDX, &value);
 573         if (value != PT_SIG_4_DATA)
 574                 return false;
 575
 576         /* Check disabled port setting, if bit is set port is enabled */
 577         switch (pdev->device) {
 578         case 0x43b9:
 579         case 0x43ba:
 580         /*
 581          * device is AMD_PROMONTORYA_4(0x43b9) or PROMONTORYA_3(0x43ba)
 582          * PT4_P1_REG bits[7..1] represents USB2.0 ports 6 to 0
 583          * PT4_P2_REG bits[6..0] represents ports 13 to 7
 584          */
 585                 if (port > 6) {
 586                         reg = PT4_P2_REG;
 587                         port_shift = port - 7;
 588                 } else {
 589                         reg = PT4_P1_REG;
 590                         port_shift = port + 1;
 591                 }
 592                 break;
 593         case 0x43bb:
 594         /*
 595          * device is AMD_PROMONTORYA_2(0x43bb)
 596          * PT2_P1_REG bits[7..5] represents USB2.0 ports 2 to 0
 597          * PT2_P2_REG bits[5..0] represents ports 9 to 3
 598          */
 599                 if (port > 2) {
 600                         reg = PT2_P2_REG;
 601                         port_shift = port - 3;
 602                 } else {
 603                         reg = PT2_P1_REG;
 604                         port_shift = port + 5;
 605                 }
 606                 break;
 607         case 0x43bc:
 608         /*
 609          * device is AMD_PROMONTORYA_1(0x43bc)
 610          * PT1_P1_REG[7..4] represents USB2.0 ports 3 to 0
 611          * PT1_P2_REG[5..0] represents ports 9 to 4
 612          */
 613                 if (port > 3) {
 614                         reg = PT1_P2_REG;
 615                         port_shift = port - 4;
 616                 } else {
 617                         reg = PT1_P1_REG;
 618                         port_shift = port + 4;
 619                 }
 620                 break;
 621         default:
 622                 return false;
 623         }
 624         pci_write_config_word(pdev, PT_ADDR_INDX, reg);
 625         pci_read_config_byte(pdev, PT_READ_INDX, &value);
 626
 627         return !(value & BIT(port_shift));
 628 }
 629 EXPORT_SYMBOL_GPL(usb_amd_pt_check_port);
 630
 631 /*
 632  * Make sure the controller is completely inactive, unable to
 633  * generate interrupts or do DMA.
 634  */
 635 void uhci_reset_hc(struct pci_dev *pdev, unsigned long base)
 636 {
 637         /* Turn off PIRQ enable and SMI enable.  (This also turns off the
 638          * BIOS's USB Legacy Support.)  Turn off all the R/WC bits too.
 639          */
 640         pci_write_config_word(pdev, UHCI_USBLEGSUP, UHCI_USBLEGSUP_RWC);
 641
 642         /* Reset the HC - this will force us to get a
 643          * new notification of any already connected
 644          * ports due to the virtual disconnect that it
 645          * implies.
 646          */
 647         outw(UHCI_USBCMD_HCRESET, base + UHCI_USBCMD);
 648         mb();
 649         udelay(5);
 650         if (inw(base + UHCI_USBCMD) & UHCI_USBCMD_HCRESET)
 651                 dev_warn(&pdev->dev, "HCRESET not completed yet!\n");
 652
 653         /* Just to be safe, disable interrupt requests and
 654          * make sure the controller is stopped.
 655          */
 656         outw(0, base + UHCI_USBINTR);
 657         outw(0, base + UHCI_USBCMD);
 658 }
 659 EXPORT_SYMBOL_GPL(uhci_reset_hc);
 660
 661 /*
 662  * Initialize a controller that was newly discovered or has just been
 663  * resumed.  In either case we can't be sure of its previous state.
 664  *
 665  * Returns: 1 if the controller was reset, 0 otherwise.
 666  */
 667 int uhci_check_and_reset_hc(struct pci_dev *pdev, unsigned long base)
 668 {
 669         u16 legsup;
 670         unsigned int cmd, intr;
 671
 672         /*
 673          * When restarting a suspended controller, we expect all the
 674          * settings to be the same as we left them:
 675          *
 676          *      PIRQ and SMI disabled, no R/W bits set in USBLEGSUP;
 677          *      Controller is stopped and configured with EGSM set;
 678          *      No interrupts enabled except possibly Resume Detect.
 679          *
 680          * If any of these conditions are violated we do a complete reset.
 681          */
 682         pci_read_config_word(pdev, UHCI_USBLEGSUP, &legsup);
 683         if (legsup & ~(UHCI_USBLEGSUP_RO | UHCI_USBLEGSUP_RWC)) {
 684                 dev_dbg(&pdev->dev, "%s: legsup = 0x%04x\n",
 685                                 __func__, legsup);
 686                 goto reset_needed;
 687         }
 688
 689         cmd = inw(base + UHCI_USBCMD);
 690         if ((cmd & UHCI_USBCMD_RUN) || !(cmd & UHCI_USBCMD_CONFIGURE) ||
 691                         !(cmd & UHCI_USBCMD_EGSM)) {
 692                 dev_dbg(&pdev->dev, "%s: cmd = 0x%04x\n",
 693                                 __func__, cmd);
 694                 goto reset_needed;
 695         }
 696
 697         intr = inw(base + UHCI_USBINTR);
 698         if (intr & (~UHCI_USBINTR_RESUME)) {
 699                 dev_dbg(&pdev->dev, "%s: intr = 0x%04x\n",
 700                                 __func__, intr);
 701                 goto reset_needed;
 702         }
 703         return 0;
 704
 705 reset_needed:
 706         dev_dbg(&pdev->dev, "Performing full reset\n");
 707         uhci_reset_hc(pdev, base);
 708         return 1;
 709 }
 710 EXPORT_SYMBOL_GPL(uhci_check_and_reset_hc);
 711
 712 static inline int io_type_enabled(struct pci_dev *pdev, unsigned int mask)
 713 {
 714         u16 cmd;
 715         return !pci_read_config_word(pdev, PCI_COMMAND, &cmd) && (cmd & mask);
 716 }
 717
 718 #define pio_enabled(dev) io_type_enabled(dev, PCI_COMMAND_IO)
 719 #define mmio_enabled(dev) io_type_enabled(dev, PCI_COMMAND_MEMORY)
 720
 721 static void quirk_usb_handoff_uhci(struct pci_dev *pdev)
 722 {
 723         unsigned long base = 0;
 724         int i;
 725
 726         if (!pio_enabled(pdev))
 727                 return;
 728
 729         for (i = 0; i < PCI_ROM_RESOURCE; i++)
 730                 if ((pci_resource_flags(pdev, i) & IORESOURCE_IO)) {
 731                         base = pci_resource_start(pdev, i);
 732                         break;
 733                 }
 734
 735         if (base)
 736                 uhci_check_and_reset_hc(pdev, base);
 737 }
 738
 739 static int mmio_resource_enabled(struct pci_dev *pdev, int idx)
 740 {
 741         return pci_resource_start(pdev, idx) && mmio_enabled(pdev);
 742 }
 743
 744 static void quirk_usb_handoff_ohci(struct pci_dev *pdev)
 745 {
 746         void __iomem *base;
 747         u32 control;
 748         u32 fminterval = 0;
 749         bool no_fminterval = false;
 750         int cnt;
 751
 752         if (!mmio_resource_enabled(pdev, 0))
 753                 return;
 754
 755         base = pci_ioremap_bar(pdev, 0);
 756         if (base == NULL)
 757                 return;
 758
 759         /*
 760          * ULi M5237 OHCI controller locks the whole system when accessing
 761          * the OHCI_FMINTERVAL offset.
 762          */
 763         if (pdev->vendor == PCI_VENDOR_ID_AL && pdev->device == 0x5237)
 764                 no_fminterval = true;
 765
 766         control = readl(base + OHCI_CONTROL);
 767
 768 /* On PA-RISC, PDC can leave IR set incorrectly; ignore it there. */
 769 #ifdef __hppa__
 770 #define OHCI_CTRL_MASK          (OHCI_CTRL_RWC | OHCI_CTRL_IR)
 771 #else
 772 #define OHCI_CTRL_MASK          OHCI_CTRL_RWC
 773
 774         if (control & OHCI_CTRL_IR) {
 775                 int wait_time = 500; /* arbitrary; 5 seconds */
 776                 writel(OHCI_INTR_OC, base + OHCI_INTRENABLE);
 777                 writel(OHCI_OCR, base + OHCI_CMDSTATUS);
 778                 while (wait_time > 0 &&
 779                                 readl(base + OHCI_CONTROL) & OHCI_CTRL_IR) {
 780                         wait_time -= 10;
 781                         msleep(10);
 782                 }
 783                 if (wait_time <= 0)
 784                         dev_warn(&pdev->dev,
 785                                  "OHCI: BIOS handoff failed (BIOS bug?) %08x\n",
 786                                  readl(base + OHCI_CONTROL));
 787         }
 788 #endif
 789
 790         /* disable interrupts */
 791         writel((u32) ~0, base + OHCI_INTRDISABLE);
 792
 793         /* Reset the USB bus, if the controller isn't already in RESET */
 794         if (control & OHCI_HCFS) {
 795                 /* Go into RESET, preserving RWC (and possibly IR) */
 796                 writel(control & OHCI_CTRL_MASK, base + OHCI_CONTROL);
 797                 readl(base + OHCI_CONTROL);
 798
 799                 /* drive bus reset for at least 50 ms (7.1.7.5) */
 800                 msleep(50);
 801         }
 802
 803         /* software reset of the controller, preserving HcFmInterval */
 804         if (!no_fminterval)
 805                 fminterval = readl(base + OHCI_FMINTERVAL);
 806
 807         writel(OHCI_HCR, base + OHCI_CMDSTATUS);
 808
 809         /* reset requires max 10 us delay */
 810         for (cnt = 30; cnt > 0; --cnt) {        /* ... allow extra time */
 811                 if ((readl(base + OHCI_CMDSTATUS) & OHCI_HCR) == 0)
 812                         break;
 813                 udelay(1);
 814         }
 815
 816         if (!no_fminterval)
 817                 writel(fminterval, base + OHCI_FMINTERVAL);
 818
 819         /* Now the controller is safely in SUSPEND and nothing can wake it up */
 820         iounmap(base);
 821 }
 822
 823 static const struct dmi_system_id ehci_dmi_nohandoff_table[] = {
 824         {
 825                 /*  Pegatron Lucid (ExoPC) */
 826                 .matches = {
 827                         DMI_MATCH(DMI_BOARD_NAME, "EXOPG06411"),
 828                         DMI_MATCH(DMI_BIOS_VERSION, "Lucid-CE-133"),
 829                 },
 830         },
 831         {
 832                 /*  Pegatron Lucid (Ordissimo AIRIS) */
 833                 .matches = {
 834                         DMI_MATCH(DMI_BOARD_NAME, "M11JB"),
 835                         DMI_MATCH(DMI_BIOS_VERSION, "Lucid-"),
 836                 },
 837         },
 838         {
 839                 /*  Pegatron Lucid (Ordissimo) */
 840                 .matches = {
 841                         DMI_MATCH(DMI_BOARD_NAME, "Ordissimo"),
 842                         DMI_MATCH(DMI_BIOS_VERSION, "Lucid-"),
 843                 },
 844         },
 845         {
 846                 /* HASEE E200 */
 847                 .matches = {
 848                         DMI_MATCH(DMI_BOARD_VENDOR, "HASEE"),
 849                         DMI_MATCH(DMI_BOARD_NAME, "E210"),
 850                         DMI_MATCH(DMI_BIOS_VERSION, "6.00"),
 851                 },
 852         },
 853         { }
 854 };
 855
 856 static void ehci_bios_handoff(struct pci_dev *pdev,
 857                                         void __iomem *op_reg_base,
 858                                         u32 cap, u8 offset)
 859 {
 860         int try_handoff = 1, tried_handoff = 0;
 861
 862         /*
 863          * The Pegatron Lucid tablet sporadically waits for 98 seconds trying
 864          * the handoff on its unused controller.  Skip it.
 865          *
 866          * The HASEE E200 hangs when the semaphore is set (bugzilla #77021).
 867          */
 868         if (pdev->vendor == 0x8086 && (pdev->device == 0x283a ||
 869                         pdev->device == 0x27cc)) {
 870                 if (dmi_check_system(ehci_dmi_nohandoff_table))
 871                         try_handoff = 0;
 872         }
 873
 874         if (try_handoff && (cap & EHCI_USBLEGSUP_BIOS)) {
 875                 dev_dbg(&pdev->dev, "EHCI: BIOS handoff\n");
 876
 877 #if 0
 878 /* aleksey_gorelov@phoenix.com reports that some systems need SMI forced on,
 879  * but that seems dubious in general (the BIOS left it off intentionally)
 880  * and is known to prevent some systems from booting.  so we won't do this
 881  * unless maybe we can determine when we're on a system that needs SMI forced.
 882  */
 883                 /* BIOS workaround (?): be sure the pre-Linux code
 884                  * receives the SMI
 885                  */
 886                 pci_read_config_dword(pdev, offset + EHCI_USBLEGCTLSTS, &val);
 887                 pci_write_config_dword(pdev, offset + EHCI_USBLEGCTLSTS,
 888                                        val | EHCI_USBLEGCTLSTS_SOOE);
 889 #endif
 890
 891                 /* some systems get upset if this semaphore is
 892                  * set for any other reason than forcing a BIOS
 893                  * handoff..
 894                  */
 895                 pci_write_config_byte(pdev, offset + 3, 1);
 896         }
 897
 898         /* if boot firmware now owns EHCI, spin till it hands it over. */
 899         if (try_handoff) {
 900                 int msec = 1000;
 901                 while ((cap & EHCI_USBLEGSUP_BIOS) && (msec > 0)) {
 902                         tried_handoff = 1;
 903                         msleep(10);
 904                         msec -= 10;
 905                         pci_read_config_dword(pdev, offset, &cap);
 906                 }
 907         }
 908
 909         if (cap & EHCI_USBLEGSUP_BIOS) {
 910                 /* well, possibly buggy BIOS... try to shut it down,
 911                  * and hope nothing goes too wrong
 912                  */
 913                 if (try_handoff)
 914                         dev_warn(&pdev->dev,
 915                                  "EHCI: BIOS handoff failed (BIOS bug?) %08x\n",
 916                                  cap);
 917                 pci_write_config_byte(pdev, offset + 2, 0);
 918         }
 919
 920         /* just in case, always disable EHCI SMIs */
 921         pci_write_config_dword(pdev, offset + EHCI_USBLEGCTLSTS, 0);
 922
 923         /* If the BIOS ever owned the controller then we can't expect
 924          * any power sessions to remain intact.
 925          */
 926         if (tried_handoff)
 927                 writel(0, op_reg_base + EHCI_CONFIGFLAG);
 928 }
 929
 930 static void quirk_usb_disable_ehci(struct pci_dev *pdev)
 931 {
 932         void __iomem *base, *op_reg_base;
 933         u32     hcc_params, cap, val;
 934         u8      offset, cap_length;
 935         int     wait_time, count = 256/4;
 936
 937         if (!mmio_resource_enabled(pdev, 0))
 938                 return;
 939
 940         base = pci_ioremap_bar(pdev, 0);
 941         if (base == NULL)
 942                 return;
 943
 944         cap_length = readb(base);
 945         op_reg_base = base + cap_length;
 946
 947         /* EHCI 0.96 and later may have "extended capabilities"
 948          * spec section 5.1 explains the bios handoff, e.g. for
 949          * booting from USB disk or using a usb keyboard
 950          */
 951         hcc_params = readl(base + EHCI_HCC_PARAMS);
 952         offset = (hcc_params >> 8) & 0xff;
 953         while (offset && --count) {
 954                 pci_read_config_dword(pdev, offset, &cap);
 955
 956                 switch (cap & 0xff) {
 957                 case 1:
 958                         ehci_bios_handoff(pdev, op_reg_base, cap, offset);
 959                         break;
 960                 case 0: /* Illegal reserved cap, set cap=0 so we exit */
 961                         cap = 0; /* fall through */
 962                 default:
 963                         dev_warn(&pdev->dev,
 964                                  "EHCI: unrecognized capability %02x\n",
 965                                  cap & 0xff);
 966                 }
 967                 offset = (cap >> 8) & 0xff;
 968         }
 969         if (!count)
 970                 dev_printk(KERN_DEBUG, &pdev->dev, "EHCI: capability loop?\n");
 971
 972         /*
 973          * halt EHCI & disable its interrupts in any case
 974          */
 975         val = readl(op_reg_base + EHCI_USBSTS);
 976         if ((val & EHCI_USBSTS_HALTED) == 0) {
 977                 val = readl(op_reg_base + EHCI_USBCMD);
 978                 val &= ~EHCI_USBCMD_RUN;
 979                 writel(val, op_reg_base + EHCI_USBCMD);
 980
 981                 wait_time = 2000;
 982                 do {
 983                         writel(0x3f, op_reg_base + EHCI_USBSTS);
 984                         udelay(100);
 985                         wait_time -= 100;
 986                         val = readl(op_reg_base + EHCI_USBSTS);
 987                         if ((val == ~(u32)0) || (val & EHCI_USBSTS_HALTED)) {
 988                                 break;
 989                         }
 990                 } while (wait_time > 0);
 991         }
 992         writel(0, op_reg_base + EHCI_USBINTR);
 993         writel(0x3f, op_reg_base + EHCI_USBSTS);
 994
 995         iounmap(base);
 996 }
 997
 998 /*
 999  * handshake - spin reading a register until handshake completes
1000  * @ptr: address of hc register to be read
1001  * @mask: bits to look at in result of read
1002  * @done: value of those bits when handshake succeeds
1003  * @wait_usec: timeout in microseconds
1004  * @delay_usec: delay in microseconds to wait between polling
1005  *
1006  * Polls a register every delay_usec microseconds.
1007  * Returns 0 when the mask bits have the value done.
1008  * Returns -ETIMEDOUT if this condition is not true after
1009  * wait_usec microseconds have passed.
1010  */
1011 static int handshake(void __iomem *ptr, u32 mask, u32 done,
1012                 int wait_usec, int delay_usec)
1013 {
1014         u32     result;
1015
1016         do {
1017                 result = readl(ptr);
1018                 result &= mask;
1019                 if (result == done)
1020                         return 0;
1021                 udelay(delay_usec);
1022                 wait_usec -= delay_usec;
1023         } while (wait_usec > 0);
1024         return -ETIMEDOUT;
1025 }
1026
1027 /*
1028  * Intel's Panther Point chipset has two host controllers (EHCI and xHCI) that
1029  * share some number of ports.  These ports can be switched between either
1030  * controller.  Not all of the ports under the EHCI host controller may be
1031  * switchable.
1032  *
1033  * The ports should be switched over to xHCI before PCI probes for any device
1034  * start.  This avoids active devices under EHCI being disconnected during the
1035  * port switchover, which could cause loss of data on USB storage devices, or
1036  * failed boot when the root file system is on a USB mass storage device and is
1037  * enumerated under EHCI first.
1038  *
1039  * We write into the xHC's PCI configuration space in some Intel-specific
1040  * registers to switch the ports over.  The USB 3.0 terminations and the USB
1041  * 2.0 data wires are switched separately.  We want to enable the SuperSpeed
1042  * terminations before switching the USB 2.0 wires over, so that USB 3.0
1043  * devices connect at SuperSpeed, rather than at USB 2.0 speeds.
1044  */
1045 void usb_enable_intel_xhci_ports(struct pci_dev *xhci_pdev)
1046 {
1047         u32             ports_available;
1048         bool            ehci_found = false;
1049         struct pci_dev  *companion = NULL;
1050
1051         /* Sony VAIO t-series with subsystem device ID 90a8 is not capable of
1052          * switching ports from EHCI to xHCI
1053          */
1054         if (xhci_pdev->subsystem_vendor == PCI_VENDOR_ID_SONY &&
1055             xhci_pdev->subsystem_device == 0x90a8)
1056                 return;
1057
1058         /* make sure an intel EHCI controller exists */
1059         for_each_pci_dev(companion) {
1060                 if (companion->class == PCI_CLASS_SERIAL_USB_EHCI &&
1061                     companion->vendor == PCI_VENDOR_ID_INTEL) {
1062                         ehci_found = true;
1063                         break;
1064                 }
1065         }
1066
1067         if (!ehci_found)
1068                 return;
1069
1070         /* Don't switchover the ports if the user hasn't compiled the xHCI
1071          * driver.  Otherwise they will see "dead" USB ports that don't power
1072          * the devices.
1073          */
1074         if (!IS_ENABLED(CONFIG_USB_XHCI_HCD)) {
1075                 dev_warn(&xhci_pdev->dev,
1076                          "CONFIG_USB_XHCI_HCD is turned off, defaulting to EHCI.\n");
1077                 dev_warn(&xhci_pdev->dev,
1078                                 "USB 3.0 devices will work at USB 2.0 speeds.\n");
1079                 usb_disable_xhci_ports(xhci_pdev);
1080                 return;
1081         }
1082
1083         /* Read USB3PRM, the USB 3.0 Port Routing Mask Register
1084          * Indicate the ports that can be changed from OS.
1085          */
1086         pci_read_config_dword(xhci_pdev, USB_INTEL_USB3PRM,
1087                         &ports_available);
1088
1089         dev_dbg(&xhci_pdev->dev, "Configurable ports to enable SuperSpeed: 0x%x\n",
1090                         ports_available);
1091
1092         /* Write USB3_PSSEN, the USB 3.0 Port SuperSpeed Enable
1093          * Register, to turn on SuperSpeed terminations for the
1094          * switchable ports.
1095          */
1096         pci_write_config_dword(xhci_pdev, USB_INTEL_USB3_PSSEN,
1097                         ports_available);
1098
1099         pci_read_config_dword(xhci_pdev, USB_INTEL_USB3_PSSEN,
1100                         &ports_available);
1101         dev_dbg(&xhci_pdev->dev,
1102                 "USB 3.0 ports that are now enabled under xHCI: 0x%x\n",
1103                 ports_available);
1104
1105         /* Read XUSB2PRM, xHCI USB 2.0 Port Routing Mask Register
1106          * Indicate the USB 2.0 ports to be controlled by the xHCI host.
1107          */
1108
1109         pci_read_config_dword(xhci_pdev, USB_INTEL_USB2PRM,
1110                         &ports_available);
1111
1112         dev_dbg(&xhci_pdev->dev, "Configurable USB 2.0 ports to hand over to xCHI: 0x%x\n",
1113                         ports_available);
1114
1115         /* Write XUSB2PR, the xHC USB 2.0 Port Routing Register, to
1116          * switch the USB 2.0 power and data lines over to the xHCI
1117          * host.
1118          */
1119         pci_write_config_dword(xhci_pdev, USB_INTEL_XUSB2PR,
1120                         ports_available);
1121
1122         pci_read_config_dword(xhci_pdev, USB_INTEL_XUSB2PR,
1123                         &ports_available);
1124         dev_dbg(&xhci_pdev->dev,
1125                 "USB 2.0 ports that are now switched over to xHCI: 0x%x\n",
1126                 ports_available);
1127 }
1128 EXPORT_SYMBOL_GPL(usb_enable_intel_xhci_ports);
1129
1130 void usb_disable_xhci_ports(struct pci_dev *xhci_pdev)
1131 {
1132         pci_write_config_dword(xhci_pdev, USB_INTEL_USB3_PSSEN, 0x0);
1133         pci_write_config_dword(xhci_pdev, USB_INTEL_XUSB2PR, 0x0);
1134 }
1135 EXPORT_SYMBOL_GPL(usb_disable_xhci_ports);
1136
1137 /**
1138  * PCI Quirks for xHCI.
1139  *
1140  * Takes care of the handoff between the Pre-OS (i.e. BIOS) and the OS.
1141  * It signals to the BIOS that the OS wants control of the host controller,
1142  * and then waits 1 second for the BIOS to hand over control.
1143  * If we timeout, assume the BIOS is broken and take control anyway.
1144  */
1145 static void quirk_usb_handoff_xhci(struct pci_dev *pdev)
1146 {
1147         void __iomem *base;
1148         int ext_cap_offset;
1149         void __iomem *op_reg_base;
1150         u32 val;
1151         int timeout;
1152         int len = pci_resource_len(pdev, 0);
1153
1154         if (!mmio_resource_enabled(pdev, 0))
1155                 return;
1156
1157         base = ioremap_nocache(pci_resource_start(pdev, 0), len);
1158         if (base == NULL)
1159                 return;
1160
1161         /*
1162          * Find the Legacy Support Capability register -
1163          * this is optional for xHCI host controllers.
1164          */
1165         ext_cap_offset = xhci_find_next_ext_cap(base, 0, XHCI_EXT_CAPS_LEGACY);
1166
1167         if (!ext_cap_offset)
1168                 goto hc_init;
1169
1170         if ((ext_cap_offset + sizeof(val)) > len) {
1171                 /* We're reading garbage from the controller */
1172                 dev_warn(&pdev->dev, "xHCI controller failing to respond");
1173                 goto iounmap;
1174         }
1175         val = readl(base + ext_cap_offset);
1176
1177         /* Auto handoff never worked for these devices. Force it and continue */
1178         if ((pdev->vendor == PCI_VENDOR_ID_TI && pdev->device == 0x8241) ||
1179                         (pdev->vendor == PCI_VENDOR_ID_RENESAS
1180                          && pdev->device == 0x0014)) {
1181                 val = (val | XHCI_HC_OS_OWNED) & ~XHCI_HC_BIOS_OWNED;
1182                 writel(val, base + ext_cap_offset);
1183         }
1184
1185         /* If the BIOS owns the HC, signal that the OS wants it, and wait */
1186         if (val & XHCI_HC_BIOS_OWNED) {
1187                 writel(val | XHCI_HC_OS_OWNED, base + ext_cap_offset);
1188
1189                 /* Wait for 1 second with 10 microsecond polling interval */
1190                 timeout = handshake(base + ext_cap_offset, XHCI_HC_BIOS_OWNED,
1191                                 0, 1000000, 10);
1192
1193                 /* Assume a buggy BIOS and take HC ownership anyway */
1194                 if (timeout) {
1195                         dev_warn(&pdev->dev,
1196                                  "xHCI BIOS handoff failed (BIOS bug ?) %08x\n",
1197                                  val);
1198                         writel(val & ~XHCI_HC_BIOS_OWNED, base + ext_cap_offset);
1199                 }
1200         }
1201
1202         val = readl(base + ext_cap_offset + XHCI_LEGACY_CONTROL_OFFSET);
1203         /* Mask off (turn off) any enabled SMIs */
1204         val &= XHCI_LEGACY_DISABLE_SMI;
1205         /* Mask all SMI events bits, RW1C */
1206         val |= XHCI_LEGACY_SMI_EVENTS;
1207         /* Disable any BIOS SMIs and clear all SMI events*/
1208         writel(val, base + ext_cap_offset + XHCI_LEGACY_CONTROL_OFFSET);
1209
1210 hc_init:
1211         if (pdev->vendor == PCI_VENDOR_ID_INTEL)
1212                 usb_enable_intel_xhci_ports(pdev);
1213
1214         op_reg_base = base + XHCI_HC_LENGTH(readl(base));
1215
1216         /* Wait for the host controller to be ready before writing any
1217          * operational or runtime registers.  Wait 5 seconds and no more.
1218          */
1219         timeout = handshake(op_reg_base + XHCI_STS_OFFSET, XHCI_STS_CNR, 0,
1220                         5000000, 10);
1221         /* Assume a buggy HC and start HC initialization anyway */
1222         if (timeout) {
1223                 val = readl(op_reg_base + XHCI_STS_OFFSET);
1224                 dev_warn(&pdev->dev,
1225                          "xHCI HW not ready after 5 sec (HC bug?) status = 0x%x\n",
1226                          val);
1227         }
1228
1229         /* Send the halt and disable interrupts command */
1230         val = readl(op_reg_base + XHCI_CMD_OFFSET);
1231         val &= ~(XHCI_CMD_RUN | XHCI_IRQS);
1232         writel(val, op_reg_base + XHCI_CMD_OFFSET);
1233
1234         /* Wait for the HC to halt - poll every 125 usec (one microframe). */
1235         timeout = handshake(op_reg_base + XHCI_STS_OFFSET, XHCI_STS_HALT, 1,
1236                         XHCI_MAX_HALT_USEC, 125);
1237         if (timeout) {
1238                 val = readl(op_reg_base + XHCI_STS_OFFSET);
1239                 dev_warn(&pdev->dev,
1240                          "xHCI HW did not halt within %d usec status = 0x%x\n",
1241                          XHCI_MAX_HALT_USEC, val);
1242         }
1243
1244 iounmap:
1245         iounmap(base);
1246 }
1247
1248 static void quirk_usb_early_handoff(struct pci_dev *pdev)
1249 {
1250         /* Skip Netlogic mips SoC's internal PCI USB controller.
1251          * This device does not need/support EHCI/OHCI handoff
1252          */
1253         if (pdev->vendor == 0x184e)     /* vendor Netlogic */
1254                 return;
1255         if (pdev->class != PCI_CLASS_SERIAL_USB_UHCI &&
1256                         pdev->class != PCI_CLASS_SERIAL_USB_OHCI &&
1257                         pdev->class != PCI_CLASS_SERIAL_USB_EHCI &&
1258                         pdev->class != PCI_CLASS_SERIAL_USB_XHCI)
1259                 return;
1260
1261         if (pci_enable_device(pdev) < 0) {
1262                 dev_warn(&pdev->dev,
1263                          "Can't enable PCI device, BIOS handoff failed.\n");
1264                 return;
1265         }
1266         if (pdev->class == PCI_CLASS_SERIAL_USB_UHCI)
1267                 quirk_usb_handoff_uhci(pdev);
1268         else if (pdev->class == PCI_CLASS_SERIAL_USB_OHCI)
1269                 quirk_usb_handoff_ohci(pdev);
1270         else if (pdev->class == PCI_CLASS_SERIAL_USB_EHCI)
1271                 quirk_usb_disable_ehci(pdev);
1272         else if (pdev->class == PCI_CLASS_SERIAL_USB_XHCI)
1273                 quirk_usb_handoff_xhci(pdev);
1274         pci_disable_device(pdev);
1275 }
1276 DECLARE_PCI_FIXUP_CLASS_FINAL(PCI_ANY_ID, PCI_ANY_ID,
1277                         PCI_CLASS_SERIAL_USB, 8, quirk_usb_early_handoff);