drivers/tty/serial/serial-tegra.c

   1 /*
   2  * serial_tegra.c
   3  *
   4  * High-speed serial driver for NVIDIA Tegra SoCs
   5  *
   6  * Copyright (c) 2012-2013, NVIDIA CORPORATION.  All rights reserved.
   7  *
   8  * Author: Laxman Dewangan <ldewangan@nvidia.com>
   9  *
  10  * This program is free software; you can redistribute it and/or modify it
  11  * under the terms and conditions of the GNU General Public License,
  12  * version 2, as published by the Free Software Foundation.
  13  *
  14  * This program is distributed in the hope it will be useful, but WITHOUT
  15  * ANY WARRANTY; without even the implied warranty of MERCHANTABILITY or
  16  * FITNESS FOR A PARTICULAR PURPOSE.  See the GNU General Public License for
  17  * more details.
  18  *
  19  * You should have received a copy of the GNU General Public License
  20  * along with this program.  If not, see <http://www.gnu.org/licenses/>.
  21  */
  22
  23 #include <linux/clk.h>
  24 #include <linux/debugfs.h>
  25 #include <linux/delay.h>
  26 #include <linux/dmaengine.h>
  27 #include <linux/dma-mapping.h>
  28 #include <linux/dmapool.h>
  29 #include <linux/err.h>
  30 #include <linux/io.h>
  31 #include <linux/irq.h>
  32 #include <linux/module.h>
  33 #include <linux/of.h>
  34 #include <linux/of_device.h>
  35 #include <linux/pagemap.h>
  36 #include <linux/platform_device.h>
  37 #include <linux/reset.h>
  38 #include <linux/serial.h>
  39 #include <linux/serial_8250.h>
  40 #include <linux/serial_core.h>
  41 #include <linux/serial_reg.h>
  42 #include <linux/slab.h>
  43 #include <linux/string.h>
  44 #include <linux/termios.h>
  45 #include <linux/tty.h>
  46 #include <linux/tty_flip.h>
  47
  48 #define TEGRA_UART_TYPE                         "TEGRA_UART"
  49 #define TX_EMPTY_STATUS                         (UART_LSR_TEMT | UART_LSR_THRE)
  50 #define BYTES_TO_ALIGN(x)                       ((unsigned long)(x) & 0x3)
  51
  52 #define TEGRA_UART_RX_DMA_BUFFER_SIZE           4096
  53 #define TEGRA_UART_LSR_TXFIFO_FULL              0x100
  54 #define TEGRA_UART_IER_EORD                     0x20
  55 #define TEGRA_UART_MCR_RTS_EN                   0x40
  56 #define TEGRA_UART_MCR_CTS_EN                   0x20
  57 #define TEGRA_UART_LSR_ANY                      (UART_LSR_OE | UART_LSR_BI | \
  58                                                 UART_LSR_PE | UART_LSR_FE)
  59 #define TEGRA_UART_IRDA_CSR                     0x08
  60 #define TEGRA_UART_SIR_ENABLED                  0x80
  61
  62 #define TEGRA_UART_TX_PIO                       1
  63 #define TEGRA_UART_TX_DMA                       2
  64 #define TEGRA_UART_MIN_DMA                      16
  65 #define TEGRA_UART_FIFO_SIZE                    32
  66
  67 /*
  68  * Tx fifo trigger level setting in tegra uart is in
  69  * reverse way then conventional uart.
  70  */
  71 #define TEGRA_UART_TX_TRIG_16B                  0x00
  72 #define TEGRA_UART_TX_TRIG_8B                   0x10
  73 #define TEGRA_UART_TX_TRIG_4B                   0x20
  74 #define TEGRA_UART_TX_TRIG_1B                   0x30
  75
  76 #define TEGRA_UART_MAXIMUM                      5
  77
  78 /* Default UART setting when started: 115200 no parity, stop, 8 data bits */
  79 #define TEGRA_UART_DEFAULT_BAUD                 115200
  80 #define TEGRA_UART_DEFAULT_LSR                  UART_LCR_WLEN8
  81
  82 /* Tx transfer mode */
  83 #define TEGRA_TX_PIO                            1
  84 #define TEGRA_TX_DMA                            2
  85
  86 /**
  87  * tegra_uart_chip_data: SOC specific data.
  88  *
  89  * @tx_fifo_full_status: Status flag available for checking tx fifo full.
  90  * @allow_txfifo_reset_fifo_mode: allow_tx fifo reset with fifo mode or not.
  91  *                      Tegra30 does not allow this.
  92  * @support_clk_src_div: Clock source support the clock divider.
  93  */
  94 struct tegra_uart_chip_data {
  95         bool    tx_fifo_full_status;
  96         bool    allow_txfifo_reset_fifo_mode;
  97         bool    support_clk_src_div;
  98 };
  99
 100 struct tegra_uart_port {
 101         struct uart_port                        uport;
 102         const struct tegra_uart_chip_data       *cdata;
 103
 104         struct clk                              *uart_clk;
 105         struct reset_control                    *rst;
 106         unsigned int                            current_baud;
 107
 108         /* Register shadow */
 109         unsigned long                           fcr_shadow;
 110         unsigned long                           mcr_shadow;
 111         unsigned long                           lcr_shadow;
 112         unsigned long                           ier_shadow;
 113         bool                                    rts_active;
 114
 115         int                                     tx_in_progress;
 116         unsigned int                            tx_bytes;
 117
 118         bool                                    enable_modem_interrupt;
 119
 120         bool                                    rx_timeout;
 121         int                                     rx_in_progress;
 122         int                                     symb_bit;
 123
 124         struct dma_chan                         *rx_dma_chan;
 125         struct dma_chan                         *tx_dma_chan;
 126         dma_addr_t                              rx_dma_buf_phys;
 127         dma_addr_t                              tx_dma_buf_phys;
 128         unsigned char                           *rx_dma_buf_virt;
 129         unsigned char                           *tx_dma_buf_virt;
 130         struct dma_async_tx_descriptor          *tx_dma_desc;
 131         struct dma_async_tx_descriptor          *rx_dma_desc;
 132         dma_cookie_t                            tx_cookie;
 133         dma_cookie_t                            rx_cookie;
 134         unsigned int                            tx_bytes_requested;
 135         unsigned int                            rx_bytes_requested;
 136 };
 137
 138 static void tegra_uart_start_next_tx(struct tegra_uart_port *tup);
 139 static int tegra_uart_start_rx_dma(struct tegra_uart_port *tup);
 140
 141 static inline unsigned long tegra_uart_read(struct tegra_uart_port *tup,
 142                 unsigned long reg)
 143 {
 144         return readl(tup->uport.membase + (reg << tup->uport.regshift));
 145 }
 146
 147 static inline void tegra_uart_write(struct tegra_uart_port *tup, unsigned val,
 148         unsigned long reg)
 149 {
 150         writel(val, tup->uport.membase + (reg << tup->uport.regshift));
 151 }
 152
 153 static inline struct tegra_uart_port *to_tegra_uport(struct uart_port *u)
 154 {
 155         return container_of(u, struct tegra_uart_port, uport);
 156 }
 157
 158 static unsigned int tegra_uart_get_mctrl(struct uart_port *u)
 159 {
 160         struct tegra_uart_port *tup = to_tegra_uport(u);
 161
 162         /*
 163          * RI - Ring detector is active
 164          * CD/DCD/CAR - Carrier detect is always active. For some reason
 165          *      linux has different names for carrier detect.
 166          * DSR - Data Set ready is active as the hardware doesn't support it.
 167          *      Don't know if the linux support this yet?
 168          * CTS - Clear to send. Always set to active, as the hardware handles
 169          *      CTS automatically.
 170          */
 171         if (tup->enable_modem_interrupt)
 172                 return TIOCM_RI | TIOCM_CD | TIOCM_DSR | TIOCM_CTS;
 173         return TIOCM_CTS;
 174 }
 175
 176 static void set_rts(struct tegra_uart_port *tup, bool active)
 177 {
 178         unsigned long mcr;
 179
 180         mcr = tup->mcr_shadow;
 181         if (active)
 182                 mcr |= TEGRA_UART_MCR_RTS_EN;
 183         else
 184                 mcr &= ~TEGRA_UART_MCR_RTS_EN;
 185         if (mcr != tup->mcr_shadow) {
 186                 tegra_uart_write(tup, mcr, UART_MCR);
 187                 tup->mcr_shadow = mcr;
 188         }
 189 }
 190
 191 static void set_dtr(struct tegra_uart_port *tup, bool active)
 192 {
 193         unsigned long mcr;
 194
 195         mcr = tup->mcr_shadow;
 196         if (active)
 197                 mcr |= UART_MCR_DTR;
 198         else
 199                 mcr &= ~UART_MCR_DTR;
 200         if (mcr != tup->mcr_shadow) {
 201                 tegra_uart_write(tup, mcr, UART_MCR);
 202                 tup->mcr_shadow = mcr;
 203         }
 204 }
 205
 206 static void tegra_uart_set_mctrl(struct uart_port *u, unsigned int mctrl)
 207 {
 208         struct tegra_uart_port *tup = to_tegra_uport(u);
 209         int dtr_enable;
 210
 211         tup->rts_active = !!(mctrl & TIOCM_RTS);
 212         set_rts(tup, tup->rts_active);
 213
 214         dtr_enable = !!(mctrl & TIOCM_DTR);
 215         set_dtr(tup, dtr_enable);
 216 }
 217
 218 static void tegra_uart_break_ctl(struct uart_port *u, int break_ctl)
 219 {
 220         struct tegra_uart_port *tup = to_tegra_uport(u);
 221         unsigned long lcr;
 222
 223         lcr = tup->lcr_shadow;
 224         if (break_ctl)
 225                 lcr |= UART_LCR_SBC;
 226         else
 227                 lcr &= ~UART_LCR_SBC;
 228         tegra_uart_write(tup, lcr, UART_LCR);
 229         tup->lcr_shadow = lcr;
 230 }
 231
 232 /**
 233  * tegra_uart_wait_cycle_time: Wait for N UART clock periods
 234  *
 235  * @tup:        Tegra serial port data structure.
 236  * @cycles:     Number of clock periods to wait.
 237  *
 238  * Tegra UARTs are clocked at 16X the baud/bit rate and hence the UART
 239  * clock speed is 16X the current baud rate.
 240  */
 241 static void tegra_uart_wait_cycle_time(struct tegra_uart_port *tup,
 242                                        unsigned int cycles)
 243 {
 244         if (tup->current_baud)
 245                 udelay(DIV_ROUND_UP(cycles * 1000000, tup->current_baud * 16));
 246 }
 247
 248 /* Wait for a symbol-time. */
 249 static void tegra_uart_wait_sym_time(struct tegra_uart_port *tup,
 250                 unsigned int syms)
 251 {
 252         if (tup->current_baud)
 253                 udelay(DIV_ROUND_UP(syms * tup->symb_bit * 1000000,
 254                         tup->current_baud));
 255 }
 256
 257 static void tegra_uart_fifo_reset(struct tegra_uart_port *tup, u8 fcr_bits)
 258 {
 259         unsigned long fcr = tup->fcr_shadow;
 260
 261         if (tup->cdata->allow_txfifo_reset_fifo_mode) {
 262                 fcr |= fcr_bits & (UART_FCR_CLEAR_RCVR | UART_FCR_CLEAR_XMIT);
 263                 tegra_uart_write(tup, fcr, UART_FCR);
 264         } else {
 265                 fcr &= ~UART_FCR_ENABLE_FIFO;
 266                 tegra_uart_write(tup, fcr, UART_FCR);
 267                 udelay(60);
 268                 fcr |= fcr_bits & (UART_FCR_CLEAR_RCVR | UART_FCR_CLEAR_XMIT);
 269                 tegra_uart_write(tup, fcr, UART_FCR);
 270                 fcr |= UART_FCR_ENABLE_FIFO;
 271                 tegra_uart_write(tup, fcr, UART_FCR);
 272         }
 273
 274         /* Dummy read to ensure the write is posted */
 275         tegra_uart_read(tup, UART_SCR);
 276
 277         /*
 278          * For all tegra devices (up to t210), there is a hardware issue that
 279          * requires software to wait for 32 UART clock periods for the flush
 280          * to propagate, otherwise data could be lost.
 281          */
 282         tegra_uart_wait_cycle_time(tup, 32);
 283 }
 284
 285 static int tegra_set_baudrate(struct tegra_uart_port *tup, unsigned int baud)
 286 {
 287         unsigned long rate;
 288         unsigned int divisor;
 289         unsigned long lcr;
 290         int ret;
 291
 292         if (tup->current_baud == baud)
 293                 return 0;
 294
 295         if (tup->cdata->support_clk_src_div) {
 296                 rate = baud * 16;
 297                 ret = clk_set_rate(tup->uart_clk, rate);
 298                 if (ret < 0) {
 299                         dev_err(tup->uport.dev,
 300                                 "clk_set_rate() failed for rate %lu\n", rate);
 301                         return ret;
 302                 }
 303                 divisor = 1;
 304         } else {
 305                 rate = clk_get_rate(tup->uart_clk);
 306                 divisor = DIV_ROUND_CLOSEST(rate, baud * 16);
 307         }
 308
 309         lcr = tup->lcr_shadow;
 310         lcr |= UART_LCR_DLAB;
 311         tegra_uart_write(tup, lcr, UART_LCR);
 312
 313         tegra_uart_write(tup, divisor & 0xFF, UART_TX);
 314         tegra_uart_write(tup, ((divisor >> 8) & 0xFF), UART_IER);
 315
 316         lcr &= ~UART_LCR_DLAB;
 317         tegra_uart_write(tup, lcr, UART_LCR);
 318
 319         /* Dummy read to ensure the write is posted */
 320         tegra_uart_read(tup, UART_SCR);
 321
 322         tup->current_baud = baud;
 323
 324         /* wait two character intervals at new rate */
 325         tegra_uart_wait_sym_time(tup, 2);
 326         return 0;
 327 }
 328
 329 static char tegra_uart_decode_rx_error(struct tegra_uart_port *tup,
 330                         unsigned long lsr)
 331 {
 332         char flag = TTY_NORMAL;
 333
 334         if (unlikely(lsr & TEGRA_UART_LSR_ANY)) {
 335                 if (lsr & UART_LSR_OE) {
 336                         /* Overrrun error */
 337                         flag = TTY_OVERRUN;
 338                         tup->uport.icount.overrun++;
 339                         dev_err(tup->uport.dev, "Got overrun errors\n");
 340                 } else if (lsr & UART_LSR_PE) {
 341                         /* Parity error */
 342                         flag = TTY_PARITY;
 343                         tup->uport.icount.parity++;
 344                         dev_err(tup->uport.dev, "Got Parity errors\n");
 345                 } else if (lsr & UART_LSR_FE) {
 346                         flag = TTY_FRAME;
 347                         tup->uport.icount.frame++;
 348                         dev_err(tup->uport.dev, "Got frame errors\n");
 349                 } else if (lsr & UART_LSR_BI) {
 350                         dev_err(tup->uport.dev, "Got Break\n");
 351                         tup->uport.icount.brk++;
 352                         /* If FIFO read error without any data, reset Rx FIFO */
 353                         if (!(lsr & UART_LSR_DR) && (lsr & UART_LSR_FIFOE))
 354                                 tegra_uart_fifo_reset(tup, UART_FCR_CLEAR_RCVR);
 355                 }
 356         }
 357         return flag;
 358 }
 359
 360 static int tegra_uart_request_port(struct uart_port *u)
 361 {
 362         return 0;
 363 }
 364
 365 static void tegra_uart_release_port(struct uart_port *u)
 366 {
 367         /* Nothing to do here */
 368 }
 369
 370 static void tegra_uart_fill_tx_fifo(struct tegra_uart_port *tup, int max_bytes)
 371 {
 372         struct circ_buf *xmit = &tup->uport.state->xmit;
 373         int i;
 374
 375         for (i = 0; i < max_bytes; i++) {
 376                 BUG_ON(uart_circ_empty(xmit));
 377                 if (tup->cdata->tx_fifo_full_status) {
 378                         unsigned long lsr = tegra_uart_read(tup, UART_LSR);
 379                         if ((lsr & TEGRA_UART_LSR_TXFIFO_FULL))
 380                                 break;
 381                 }
 382                 tegra_uart_write(tup, xmit->buf[xmit->tail], UART_TX);
 383                 xmit->tail = (xmit->tail + 1) & (UART_XMIT_SIZE - 1);
 384                 tup->uport.icount.tx++;
 385         }
 386 }
 387
 388 static void tegra_uart_start_pio_tx(struct tegra_uart_port *tup,
 389                 unsigned int bytes)
 390 {
 391         if (bytes > TEGRA_UART_MIN_DMA)
 392                 bytes = TEGRA_UART_MIN_DMA;
 393
 394         tup->tx_in_progress = TEGRA_UART_TX_PIO;
 395         tup->tx_bytes = bytes;
 396         tup->ier_shadow |= UART_IER_THRI;
 397         tegra_uart_write(tup, tup->ier_shadow, UART_IER);
 398 }
 399
 400 static void tegra_uart_tx_dma_complete(void *args)
 401 {
 402         struct tegra_uart_port *tup = args;
 403         struct circ_buf *xmit = &tup->uport.state->xmit;
 404         struct dma_tx_state state;
 405         unsigned long flags;
 406         unsigned int count;
 407
 408         dmaengine_tx_status(tup->tx_dma_chan, tup->tx_cookie, &state);
 409         count = tup->tx_bytes_requested - state.residue;
 410         async_tx_ack(tup->tx_dma_desc);
 411         spin_lock_irqsave(&tup->uport.lock, flags);
 412         uart_xmit_advance(&tup->uport, count);
 413         tup->tx_in_progress = 0;
 414         if (uart_circ_chars_pending(xmit) < WAKEUP_CHARS)
 415                 uart_write_wakeup(&tup->uport);
 416         tegra_uart_start_next_tx(tup);
 417         spin_unlock_irqrestore(&tup->uport.lock, flags);
 418 }
 419
 420 static int tegra_uart_start_tx_dma(struct tegra_uart_port *tup,
 421                 unsigned long count)
 422 {
 423         struct circ_buf *xmit = &tup->uport.state->xmit;
 424         dma_addr_t tx_phys_addr;
 425
 426         dma_sync_single_for_device(tup->uport.dev, tup->tx_dma_buf_phys,
 427                                 UART_XMIT_SIZE, DMA_TO_DEVICE);
 428
 429         tup->tx_bytes = count & ~(0xF);
 430         tx_phys_addr = tup->tx_dma_buf_phys + xmit->tail;
 431         tup->tx_dma_desc = dmaengine_prep_slave_single(tup->tx_dma_chan,
 432                                 tx_phys_addr, tup->tx_bytes, DMA_MEM_TO_DEV,
 433                                 DMA_PREP_INTERRUPT);
 434         if (!tup->tx_dma_desc) {
 435                 dev_err(tup->uport.dev, "Not able to get desc for Tx\n");
 436                 return -EIO;
 437         }
 438
 439         tup->tx_dma_desc->callback = tegra_uart_tx_dma_complete;
 440         tup->tx_dma_desc->callback_param = tup;
 441         tup->tx_in_progress = TEGRA_UART_TX_DMA;
 442         tup->tx_bytes_requested = tup->tx_bytes;
 443         tup->tx_cookie = dmaengine_submit(tup->tx_dma_desc);
 444         dma_async_issue_pending(tup->tx_dma_chan);
 445         return 0;
 446 }
 447
 448 static void tegra_uart_start_next_tx(struct tegra_uart_port *tup)
 449 {
 450         unsigned long tail;
 451         unsigned long count;
 452         struct circ_buf *xmit = &tup->uport.state->xmit;
 453
 454         tail = (unsigned long)&xmit->buf[xmit->tail];
 455         count = CIRC_CNT_TO_END(xmit->head, xmit->tail, UART_XMIT_SIZE);
 456         if (!count)
 457                 return;
 458
 459         if (count < TEGRA_UART_MIN_DMA)
 460                 tegra_uart_start_pio_tx(tup, count);
 461         else if (BYTES_TO_ALIGN(tail) > 0)
 462                 tegra_uart_start_pio_tx(tup, BYTES_TO_ALIGN(tail));
 463         else
 464                 tegra_uart_start_tx_dma(tup, count);
 465 }
 466
 467 /* Called by serial core driver with u->lock taken. */
 468 static void tegra_uart_start_tx(struct uart_port *u)
 469 {
 470         struct tegra_uart_port *tup = to_tegra_uport(u);
 471         struct circ_buf *xmit = &u->state->xmit;
 472
 473         if (!uart_circ_empty(xmit) && !tup->tx_in_progress)
 474                 tegra_uart_start_next_tx(tup);
 475 }
 476
 477 static unsigned int tegra_uart_tx_empty(struct uart_port *u)
 478 {
 479         struct tegra_uart_port *tup = to_tegra_uport(u);
 480         unsigned int ret = 0;
 481         unsigned long flags;
 482
 483         spin_lock_irqsave(&u->lock, flags);
 484         if (!tup->tx_in_progress) {
 485                 unsigned long lsr = tegra_uart_read(tup, UART_LSR);
 486                 if ((lsr & TX_EMPTY_STATUS) == TX_EMPTY_STATUS)
 487                         ret = TIOCSER_TEMT;
 488         }
 489         spin_unlock_irqrestore(&u->lock, flags);
 490         return ret;
 491 }
 492
 493 static void tegra_uart_stop_tx(struct uart_port *u)
 494 {
 495         struct tegra_uart_port *tup = to_tegra_uport(u);
 496         struct dma_tx_state state;
 497         unsigned int count;
 498
 499         if (tup->tx_in_progress != TEGRA_UART_TX_DMA)
 500                 return;
 501
 502         dmaengine_terminate_all(tup->tx_dma_chan);
 503         dmaengine_tx_status(tup->tx_dma_chan, tup->tx_cookie, &state);
 504         count = tup->tx_bytes_requested - state.residue;
 505         async_tx_ack(tup->tx_dma_desc);
 506         uart_xmit_advance(&tup->uport, count);
 507         tup->tx_in_progress = 0;
 508 }
 509
 510 static void tegra_uart_handle_tx_pio(struct tegra_uart_port *tup)
 511 {
 512         struct circ_buf *xmit = &tup->uport.state->xmit;
 513
 514         tegra_uart_fill_tx_fifo(tup, tup->tx_bytes);
 515         tup->tx_in_progress = 0;
 516         if (uart_circ_chars_pending(xmit) < WAKEUP_CHARS)
 517                 uart_write_wakeup(&tup->uport);
 518         tegra_uart_start_next_tx(tup);
 519 }
 520
 521 static void tegra_uart_handle_rx_pio(struct tegra_uart_port *tup,
 522                 struct tty_port *tty)
 523 {
 524         do {
 525                 char flag = TTY_NORMAL;
 526                 unsigned long lsr = 0;
 527                 unsigned char ch;
 528
 529                 lsr = tegra_uart_read(tup, UART_LSR);
 530                 if (!(lsr & UART_LSR_DR))
 531                         break;
 532
 533                 flag = tegra_uart_decode_rx_error(tup, lsr);
 534                 ch = (unsigned char) tegra_uart_read(tup, UART_RX);
 535                 tup->uport.icount.rx++;
 536
 537                 if (!uart_handle_sysrq_char(&tup->uport, ch) && tty)
 538                         tty_insert_flip_char(tty, ch, flag);
 539         } while (1);
 540 }
 541
 542 static void tegra_uart_copy_rx_to_tty(struct tegra_uart_port *tup,
 543                                       struct tty_port *tty,
 544                                       unsigned int count)
 545 {
 546         int copied;
 547
 548         /* If count is zero, then there is no data to be copied */
 549         if (!count)
 550                 return;
 551
 552         tup->uport.icount.rx += count;
 553         if (!tty) {
 554                 dev_err(tup->uport.dev, "No tty port\n");
 555                 return;
 556         }
 557         dma_sync_single_for_cpu(tup->uport.dev, tup->rx_dma_buf_phys,
 558                                 TEGRA_UART_RX_DMA_BUFFER_SIZE, DMA_FROM_DEVICE);
 559         copied = tty_insert_flip_string(tty,
 560                         ((unsigned char *)(tup->rx_dma_buf_virt)), count);
 561         if (copied != count) {
 562                 WARN_ON(1);
 563                 dev_err(tup->uport.dev, "RxData copy to tty layer failed\n");
 564         }
 565         dma_sync_single_for_device(tup->uport.dev, tup->rx_dma_buf_phys,
 566                                 TEGRA_UART_RX_DMA_BUFFER_SIZE, DMA_TO_DEVICE);
 567 }
 568
 569 static void tegra_uart_rx_buffer_push(struct tegra_uart_port *tup,
 570                                       unsigned int residue)
 571 {
 572         struct tty_port *port = &tup->uport.state->port;
 573         struct tty_struct *tty = tty_port_tty_get(port);
 574         unsigned int count;
 575
 576         async_tx_ack(tup->rx_dma_desc);
 577         count = tup->rx_bytes_requested - residue;
 578
 579         /* If we are here, DMA is stopped */
 580         tegra_uart_copy_rx_to_tty(tup, port, count);
 581
 582         tegra_uart_handle_rx_pio(tup, port);
 583         if (tty) {
 584                 tty_flip_buffer_push(port);
 585                 tty_kref_put(tty);
 586         }
 587 }
 588
 589 static void tegra_uart_rx_dma_complete(void *args)
 590 {
 591         struct tegra_uart_port *tup = args;
 592         struct uart_port *u = &tup->uport;
 593         unsigned long flags;
 594         struct dma_tx_state state;
 595         enum dma_status status;
 596
 597         spin_lock_irqsave(&u->lock, flags);
 598
 599         status = dmaengine_tx_status(tup->rx_dma_chan, tup->rx_cookie, &state);
 600
 601         if (status == DMA_IN_PROGRESS) {
 602                 dev_dbg(tup->uport.dev, "RX DMA is in progress\n");
 603                 goto done;
 604         }
 605
 606         /* Deactivate flow control to stop sender */
 607         if (tup->rts_active)
 608                 set_rts(tup, false);
 609
 610         tegra_uart_rx_buffer_push(tup, 0);
 611         tegra_uart_start_rx_dma(tup);
 612
 613         /* Activate flow control to start transfer */
 614         if (tup->rts_active)
 615                 set_rts(tup, true);
 616
 617 done:
 618         spin_unlock_irqrestore(&u->lock, flags);
 619 }
 620
 621 static void tegra_uart_handle_rx_dma(struct tegra_uart_port *tup)
 622 {
 623         struct dma_tx_state state;
 624
 625         /* Deactivate flow control to stop sender */
 626         if (tup->rts_active)
 627                 set_rts(tup, false);
 628
 629         dmaengine_terminate_all(tup->rx_dma_chan);
 630         dmaengine_tx_status(tup->rx_dma_chan, tup->rx_cookie, &state);
 631         tegra_uart_rx_buffer_push(tup, state.residue);
 632         tegra_uart_start_rx_dma(tup);
 633
 634         if (tup->rts_active)
 635                 set_rts(tup, true);
 636 }
 637
 638 static int tegra_uart_start_rx_dma(struct tegra_uart_port *tup)
 639 {
 640         unsigned int count = TEGRA_UART_RX_DMA_BUFFER_SIZE;
 641
 642         tup->rx_dma_desc = dmaengine_prep_slave_single(tup->rx_dma_chan,
 643                                 tup->rx_dma_buf_phys, count, DMA_DEV_TO_MEM,
 644                                 DMA_PREP_INTERRUPT);
 645         if (!tup->rx_dma_desc) {
 646                 dev_err(tup->uport.dev, "Not able to get desc for Rx\n");
 647                 return -EIO;
 648         }
 649
 650         tup->rx_dma_desc->callback = tegra_uart_rx_dma_complete;
 651         tup->rx_dma_desc->callback_param = tup;
 652         dma_sync_single_for_device(tup->uport.dev, tup->rx_dma_buf_phys,
 653                                 count, DMA_TO_DEVICE);
 654         tup->rx_bytes_requested = count;
 655         tup->rx_cookie = dmaengine_submit(tup->rx_dma_desc);
 656         dma_async_issue_pending(tup->rx_dma_chan);
 657         return 0;
 658 }
 659
 660 static void tegra_uart_handle_modem_signal_change(struct uart_port *u)
 661 {
 662         struct tegra_uart_port *tup = to_tegra_uport(u);
 663         unsigned long msr;
 664
 665         msr = tegra_uart_read(tup, UART_MSR);
 666         if (!(msr & UART_MSR_ANY_DELTA))
 667                 return;
 668
 669         if (msr & UART_MSR_TERI)
 670                 tup->uport.icount.rng++;
 671         if (msr & UART_MSR_DDSR)
 672                 tup->uport.icount.dsr++;
 673         /* We may only get DDCD when HW init and reset */
 674         if (msr & UART_MSR_DDCD)
 675                 uart_handle_dcd_change(&tup->uport, msr & UART_MSR_DCD);
 676         /* Will start/stop_tx accordingly */
 677         if (msr & UART_MSR_DCTS)
 678                 uart_handle_cts_change(&tup->uport, msr & UART_MSR_CTS);
 679 }
 680
 681 static irqreturn_t tegra_uart_isr(int irq, void *data)
 682 {
 683         struct tegra_uart_port *tup = data;
 684         struct uart_port *u = &tup->uport;
 685         unsigned long iir;
 686         unsigned long ier;
 687         bool is_rx_int = false;
 688         unsigned long flags;
 689
 690         spin_lock_irqsave(&u->lock, flags);
 691         while (1) {
 692                 iir = tegra_uart_read(tup, UART_IIR);
 693                 if (iir & UART_IIR_NO_INT) {
 694                         if (is_rx_int) {
 695                                 tegra_uart_handle_rx_dma(tup);
 696                                 if (tup->rx_in_progress) {
 697                                         ier = tup->ier_shadow;
 698                                         ier |= (UART_IER_RLSI | UART_IER_RTOIE |
 699                                                 TEGRA_UART_IER_EORD);
 700                                         tup->ier_shadow = ier;
 701                                         tegra_uart_write(tup, ier, UART_IER);
 702                                 }
 703                         }
 704                         spin_unlock_irqrestore(&u->lock, flags);
 705                         return IRQ_HANDLED;
 706                 }
 707
 708                 switch ((iir >> 1) & 0x7) {
 709                 case 0: /* Modem signal change interrupt */
 710                         tegra_uart_handle_modem_signal_change(u);
 711                         break;
 712
 713                 case 1: /* Transmit interrupt only triggered when using PIO */
 714                         tup->ier_shadow &= ~UART_IER_THRI;
 715                         tegra_uart_write(tup, tup->ier_shadow, UART_IER);
 716                         tegra_uart_handle_tx_pio(tup);
 717                         break;
 718
 719                 case 4: /* End of data */
 720                 case 6: /* Rx timeout */
 721                 case 2: /* Receive */
 722                         if (!is_rx_int) {
 723                                 is_rx_int = true;
 724                                 /* Disable Rx interrupts */
 725                                 ier = tup->ier_shadow;
 726                                 ier |= UART_IER_RDI;
 727                                 tegra_uart_write(tup, ier, UART_IER);
 728                                 ier &= ~(UART_IER_RDI | UART_IER_RLSI |
 729                                         UART_IER_RTOIE | TEGRA_UART_IER_EORD);
 730                                 tup->ier_shadow = ier;
 731                                 tegra_uart_write(tup, ier, UART_IER);
 732                         }
 733                         break;
 734
 735                 case 3: /* Receive error */
 736                         tegra_uart_decode_rx_error(tup,
 737                                         tegra_uart_read(tup, UART_LSR));
 738                         break;
 739
 740                 case 5: /* break nothing to handle */
 741                 case 7: /* break nothing to handle */
 742                         break;
 743                 }
 744         }
 745 }
 746
 747 static void tegra_uart_stop_rx(struct uart_port *u)
 748 {
 749         struct tegra_uart_port *tup = to_tegra_uport(u);
 750         struct dma_tx_state state;
 751         unsigned long ier;
 752
 753         if (tup->rts_active)
 754                 set_rts(tup, false);
 755
 756         if (!tup->rx_in_progress)
 757                 return;
 758
 759         tegra_uart_wait_sym_time(tup, 1); /* wait a character interval */
 760
 761         ier = tup->ier_shadow;
 762         ier &= ~(UART_IER_RDI | UART_IER_RLSI | UART_IER_RTOIE |
 763                                         TEGRA_UART_IER_EORD);
 764         tup->ier_shadow = ier;
 765         tegra_uart_write(tup, ier, UART_IER);
 766         tup->rx_in_progress = 0;
 767         dmaengine_terminate_all(tup->rx_dma_chan);
 768         dmaengine_tx_status(tup->rx_dma_chan, tup->rx_cookie, &state);
 769         tegra_uart_rx_buffer_push(tup, state.residue);
 770 }
 771
 772 static void tegra_uart_hw_deinit(struct tegra_uart_port *tup)
 773 {
 774         unsigned long flags;
 775         unsigned long char_time = DIV_ROUND_UP(10000000, tup->current_baud);
 776         unsigned long fifo_empty_time = tup->uport.fifosize * char_time;
 777         unsigned long wait_time;
 778         unsigned long lsr;
 779         unsigned long msr;
 780         unsigned long mcr;
 781
 782         /* Disable interrupts */
 783         tegra_uart_write(tup, 0, UART_IER);
 784
 785         lsr = tegra_uart_read(tup, UART_LSR);
 786         if ((lsr & UART_LSR_TEMT) != UART_LSR_TEMT) {
 787                 msr = tegra_uart_read(tup, UART_MSR);
 788                 mcr = tegra_uart_read(tup, UART_MCR);
 789                 if ((mcr & TEGRA_UART_MCR_CTS_EN) && (msr & UART_MSR_CTS))
 790                         dev_err(tup->uport.dev,
 791                                 "Tx Fifo not empty, CTS disabled, waiting\n");
 792
 793                 /* Wait for Tx fifo to be empty */
 794                 while ((lsr & UART_LSR_TEMT) != UART_LSR_TEMT) {
 795                         wait_time = min(fifo_empty_time, 100lu);
 796                         udelay(wait_time);
 797                         fifo_empty_time -= wait_time;
 798                         if (!fifo_empty_time) {
 799                                 msr = tegra_uart_read(tup, UART_MSR);
 800                                 mcr = tegra_uart_read(tup, UART_MCR);
 801                                 if ((mcr & TEGRA_UART_MCR_CTS_EN) &&
 802                                         (msr & UART_MSR_CTS))
 803                                         dev_err(tup->uport.dev,
 804                                                 "Slave not ready\n");
 805                                 break;
 806                         }
 807                         lsr = tegra_uart_read(tup, UART_LSR);
 808                 }
 809         }
 810
 811         spin_lock_irqsave(&tup->uport.lock, flags);
 812         /* Reset the Rx and Tx FIFOs */
 813         tegra_uart_fifo_reset(tup, UART_FCR_CLEAR_XMIT | UART_FCR_CLEAR_RCVR);
 814         tup->current_baud = 0;
 815         spin_unlock_irqrestore(&tup->uport.lock, flags);
 816
 817         clk_disable_unprepare(tup->uart_clk);
 818 }
 819
 820 static int tegra_uart_hw_init(struct tegra_uart_port *tup)
 821 {
 822         int ret;
 823
 824         tup->fcr_shadow = 0;
 825         tup->mcr_shadow = 0;
 826         tup->lcr_shadow = 0;
 827         tup->ier_shadow = 0;
 828         tup->current_baud = 0;
 829
 830         ret = clk_prepare_enable(tup->uart_clk);
 831         if (ret) {
 832                 dev_err(tup->uport.dev, "could not enable clk\n");
 833                 return ret;
 834         }
 835
 836         /* Reset the UART controller to clear all previous status.*/
 837         reset_control_assert(tup->rst);
 838         udelay(10);
 839         reset_control_deassert(tup->rst);
 840
 841         tup->rx_in_progress = 0;
 842         tup->tx_in_progress = 0;
 843
 844         /*
 845          * Set the trigger level
 846          *
 847          * For PIO mode:
 848          *
 849          * For receive, this will interrupt the CPU after that many number of
 850          * bytes are received, for the remaining bytes the receive timeout
 851          * interrupt is received. Rx high watermark is set to 4.
 852          *
 853          * For transmit, if the trasnmit interrupt is enabled, this will
 854          * interrupt the CPU when the number of entries in the FIFO reaches the
 855          * low watermark. Tx low watermark is set to 16 bytes.
 856          *
 857          * For DMA mode:
 858          *
 859          * Set the Tx trigger to 16. This should match the DMA burst size that
 860          * programmed in the DMA registers.
 861          */
 862         tup->fcr_shadow = UART_FCR_ENABLE_FIFO;
 863         tup->fcr_shadow |= UART_FCR_R_TRIG_01;
 864         tup->fcr_shadow |= TEGRA_UART_TX_TRIG_16B;
 865         tegra_uart_write(tup, tup->fcr_shadow, UART_FCR);
 866
 867         /* Dummy read to ensure the write is posted */
 868         tegra_uart_read(tup, UART_SCR);
 869
 870         /*
 871          * For all tegra devices (up to t210), there is a hardware issue that
 872          * requires software to wait for 3 UART clock periods after enabling
 873          * the TX fifo, otherwise data could be lost.
 874          */
 875         tegra_uart_wait_cycle_time(tup, 3);
 876
 877         /*
 878          * Initialize the UART with default configuration
 879          * (115200, N, 8, 1) so that the receive DMA buffer may be
 880          * enqueued
 881          */
 882         tup->lcr_shadow = TEGRA_UART_DEFAULT_LSR;
 883         tegra_set_baudrate(tup, TEGRA_UART_DEFAULT_BAUD);
 884         tup->fcr_shadow |= UART_FCR_DMA_SELECT;
 885         tegra_uart_write(tup, tup->fcr_shadow, UART_FCR);
 886
 887         ret = tegra_uart_start_rx_dma(tup);
 888         if (ret < 0) {
 889                 dev_err(tup->uport.dev, "Not able to start Rx DMA\n");
 890                 return ret;
 891         }
 892         tup->rx_in_progress = 1;
 893
 894         /*
 895          * Enable IE_RXS for the receive status interrupts like line errros.
 896          * Enable IE_RX_TIMEOUT to get the bytes which cannot be DMA'd.
 897          *
 898          * If using DMA mode, enable EORD instead of receive interrupt which
 899          * will interrupt after the UART is done with the receive instead of
 900          * the interrupt when the FIFO "threshold" is reached.
 901          *
 902          * EORD is different interrupt than RX_TIMEOUT - RX_TIMEOUT occurs when
 903          * the DATA is sitting in the FIFO and couldn't be transferred to the
 904          * DMA as the DMA size alignment(4 bytes) is not met. EORD will be
 905          * triggered when there is a pause of the incomming data stream for 4
 906          * characters long.
 907          *
 908          * For pauses in the data which is not aligned to 4 bytes, we get
 909          * both the EORD as well as RX_TIMEOUT - SW sees RX_TIMEOUT first
 910          * then the EORD.
 911          */
 912         tup->ier_shadow = UART_IER_RLSI | UART_IER_RTOIE | TEGRA_UART_IER_EORD;
 913         tegra_uart_write(tup, tup->ier_shadow, UART_IER);
 914         return 0;
 915 }
 916
 917 static void tegra_uart_dma_channel_free(struct tegra_uart_port *tup,
 918                 bool dma_to_memory)
 919 {
 920         if (dma_to_memory) {
 921                 dmaengine_terminate_all(tup->rx_dma_chan);
 922                 dma_release_channel(tup->rx_dma_chan);
 923                 dma_free_coherent(tup->uport.dev, TEGRA_UART_RX_DMA_BUFFER_SIZE,
 924                                 tup->rx_dma_buf_virt, tup->rx_dma_buf_phys);
 925                 tup->rx_dma_chan = NULL;
 926                 tup->rx_dma_buf_phys = 0;
 927                 tup->rx_dma_buf_virt = NULL;
 928         } else {
 929                 dmaengine_terminate_all(tup->tx_dma_chan);
 930                 dma_release_channel(tup->tx_dma_chan);
 931                 dma_unmap_single(tup->uport.dev, tup->tx_dma_buf_phys,
 932                         UART_XMIT_SIZE, DMA_TO_DEVICE);
 933                 tup->tx_dma_chan = NULL;
 934                 tup->tx_dma_buf_phys = 0;
 935                 tup->tx_dma_buf_virt = NULL;
 936         }
 937 }
 938
 939 static int tegra_uart_dma_channel_allocate(struct tegra_uart_port *tup,
 940                         bool dma_to_memory)
 941 {
 942         struct dma_chan *dma_chan;
 943         unsigned char *dma_buf;
 944         dma_addr_t dma_phys;
 945         int ret;
 946         struct dma_slave_config dma_sconfig;
 947
 948         dma_chan = dma_request_slave_channel_reason(tup->uport.dev,
 949                                                 dma_to_memory ? "rx" : "tx");
 950         if (IS_ERR(dma_chan)) {
 951                 ret = PTR_ERR(dma_chan);
 952                 dev_err(tup->uport.dev,
 953                         "DMA channel alloc failed: %d\n", ret);
 954                 return ret;
 955         }
 956
 957         if (dma_to_memory) {
 958                 dma_buf = dma_alloc_coherent(tup->uport.dev,
 959                                 TEGRA_UART_RX_DMA_BUFFER_SIZE,
 960                                  &dma_phys, GFP_KERNEL);
 961                 if (!dma_buf) {
 962                         dev_err(tup->uport.dev,
 963                                 "Not able to allocate the dma buffer\n");
 964                         dma_release_channel(dma_chan);
 965                         return -ENOMEM;
 966                 }
 967                 dma_sconfig.src_addr = tup->uport.mapbase;
 968                 dma_sconfig.src_addr_width = DMA_SLAVE_BUSWIDTH_1_BYTE;
 969                 dma_sconfig.src_maxburst = 4;
 970                 tup->rx_dma_chan = dma_chan;
 971                 tup->rx_dma_buf_virt = dma_buf;
 972                 tup->rx_dma_buf_phys = dma_phys;
 973         } else {
 974                 dma_phys = dma_map_single(tup->uport.dev,
 975                         tup->uport.state->xmit.buf, UART_XMIT_SIZE,
 976                         DMA_TO_DEVICE);
 977                 if (dma_mapping_error(tup->uport.dev, dma_phys)) {
 978                         dev_err(tup->uport.dev, "dma_map_single tx failed\n");
 979                         dma_release_channel(dma_chan);
 980                         return -ENOMEM;
 981                 }
 982                 dma_buf = tup->uport.state->xmit.buf;
 983                 dma_sconfig.dst_addr = tup->uport.mapbase;
 984                 dma_sconfig.dst_addr_width = DMA_SLAVE_BUSWIDTH_1_BYTE;
 985                 dma_sconfig.dst_maxburst = 16;
 986                 tup->tx_dma_chan = dma_chan;
 987                 tup->tx_dma_buf_virt = dma_buf;
 988                 tup->tx_dma_buf_phys = dma_phys;
 989         }
 990
 991         ret = dmaengine_slave_config(dma_chan, &dma_sconfig);
 992         if (ret < 0) {
 993                 dev_err(tup->uport.dev,
 994                         "Dma slave config failed, err = %d\n", ret);
 995                 tegra_uart_dma_channel_free(tup, dma_to_memory);
 996                 return ret;
 997         }
 998
 999         return 0;
1000 }
1001
1002 static int tegra_uart_startup(struct uart_port *u)
1003 {
1004         struct tegra_uart_port *tup = to_tegra_uport(u);
1005         int ret;
1006
1007         ret = tegra_uart_dma_channel_allocate(tup, false);
1008         if (ret < 0) {
1009                 dev_err(u->dev, "Tx Dma allocation failed, err = %d\n", ret);
1010                 return ret;
1011         }
1012
1013         ret = tegra_uart_dma_channel_allocate(tup, true);
1014         if (ret < 0) {
1015                 dev_err(u->dev, "Rx Dma allocation failed, err = %d\n", ret);
1016                 goto fail_rx_dma;
1017         }
1018
1019         ret = tegra_uart_hw_init(tup);
1020         if (ret < 0) {
1021                 dev_err(u->dev, "Uart HW init failed, err = %d\n", ret);
1022                 goto fail_hw_init;
1023         }
1024
1025         ret = request_irq(u->irq, tegra_uart_isr, 0,
1026                                 dev_name(u->dev), tup);
1027         if (ret < 0) {
1028                 dev_err(u->dev, "Failed to register ISR for IRQ %d\n", u->irq);
1029                 goto fail_hw_init;
1030         }
1031         return 0;
1032
1033 fail_hw_init:
1034         tegra_uart_dma_channel_free(tup, true);
1035 fail_rx_dma:
1036         tegra_uart_dma_channel_free(tup, false);
1037         return ret;
1038 }
1039
1040 /*
1041  * Flush any TX data submitted for DMA and PIO. Called when the
1042  * TX circular buffer is reset.
1043  */
1044 static void tegra_uart_flush_buffer(struct uart_port *u)
1045 {
1046         struct tegra_uart_port *tup = to_tegra_uport(u);
1047
1048         tup->tx_bytes = 0;
1049         if (tup->tx_dma_chan)
1050                 dmaengine_terminate_all(tup->tx_dma_chan);
1051 }
1052
1053 static void tegra_uart_shutdown(struct uart_port *u)
1054 {
1055         struct tegra_uart_port *tup = to_tegra_uport(u);
1056
1057         tegra_uart_hw_deinit(tup);
1058
1059         tup->rx_in_progress = 0;
1060         tup->tx_in_progress = 0;
1061
1062         tegra_uart_dma_channel_free(tup, true);
1063         tegra_uart_dma_channel_free(tup, false);
1064         free_irq(u->irq, tup);
1065 }
1066
1067 static void tegra_uart_enable_ms(struct uart_port *u)
1068 {
1069         struct tegra_uart_port *tup = to_tegra_uport(u);
1070
1071         if (tup->enable_modem_interrupt) {
1072                 tup->ier_shadow |= UART_IER_MSI;
1073                 tegra_uart_write(tup, tup->ier_shadow, UART_IER);
1074         }
1075 }
1076
1077 static void tegra_uart_set_termios(struct uart_port *u,
1078                 struct ktermios *termios, struct ktermios *oldtermios)
1079 {
1080         struct tegra_uart_port *tup = to_tegra_uport(u);
1081         unsigned int baud;
1082         unsigned long flags;
1083         unsigned int lcr;
1084         int symb_bit = 1;
1085         struct clk *parent_clk = clk_get_parent(tup->uart_clk);
1086         unsigned long parent_clk_rate = clk_get_rate(parent_clk);
1087         int max_divider = (tup->cdata->support_clk_src_div) ? 0x7FFF : 0xFFFF;
1088
1089         max_divider *= 16;
1090         spin_lock_irqsave(&u->lock, flags);
1091
1092         /* Changing configuration, it is safe to stop any rx now */
1093         if (tup->rts_active)
1094                 set_rts(tup, false);
1095
1096         /* Clear all interrupts as configuration is going to be change */
1097         tegra_uart_write(tup, tup->ier_shadow | UART_IER_RDI, UART_IER);
1098         tegra_uart_read(tup, UART_IER);
1099         tegra_uart_write(tup, 0, UART_IER);
1100         tegra_uart_read(tup, UART_IER);
1101
1102         /* Parity */
1103         lcr = tup->lcr_shadow;
1104         lcr &= ~UART_LCR_PARITY;
1105
1106         /* CMSPAR isn't supported by this driver */
1107         termios->c_cflag &= ~CMSPAR;
1108
1109         if ((termios->c_cflag & PARENB) == PARENB) {
1110                 symb_bit++;
1111                 if (termios->c_cflag & PARODD) {
1112                         lcr |= UART_LCR_PARITY;
1113                         lcr &= ~UART_LCR_EPAR;
1114                         lcr &= ~UART_LCR_SPAR;
1115                 } else {
1116                         lcr |= UART_LCR_PARITY;
1117                         lcr |= UART_LCR_EPAR;
1118                         lcr &= ~UART_LCR_SPAR;
1119                 }
1120         }
1121
1122         lcr &= ~UART_LCR_WLEN8;
1123         switch (termios->c_cflag & CSIZE) {
1124         case CS5:
1125                 lcr |= UART_LCR_WLEN5;
1126                 symb_bit += 5;
1127                 break;
1128         case CS6:
1129                 lcr |= UART_LCR_WLEN6;
1130                 symb_bit += 6;
1131                 break;
1132         case CS7:
1133                 lcr |= UART_LCR_WLEN7;
1134                 symb_bit += 7;
1135                 break;
1136         default:
1137                 lcr |= UART_LCR_WLEN8;
1138                 symb_bit += 8;
1139                 break;
1140         }
1141
1142         /* Stop bits */
1143         if (termios->c_cflag & CSTOPB) {
1144                 lcr |= UART_LCR_STOP;
1145                 symb_bit += 2;
1146         } else {
1147                 lcr &= ~UART_LCR_STOP;
1148                 symb_bit++;
1149         }
1150
1151         tegra_uart_write(tup, lcr, UART_LCR);
1152         tup->lcr_shadow = lcr;
1153         tup->symb_bit = symb_bit;
1154
1155         /* Baud rate. */
1156         baud = uart_get_baud_rate(u, termios, oldtermios,
1157                         parent_clk_rate/max_divider,
1158                         parent_clk_rate/16);
1159         spin_unlock_irqrestore(&u->lock, flags);
1160         tegra_set_baudrate(tup, baud);
1161         if (tty_termios_baud_rate(termios))
1162                 tty_termios_encode_baud_rate(termios, baud, baud);
1163         spin_lock_irqsave(&u->lock, flags);
1164
1165         /* Flow control */
1166         if (termios->c_cflag & CRTSCTS) {
1167                 tup->mcr_shadow |= TEGRA_UART_MCR_CTS_EN;
1168                 tup->mcr_shadow &= ~TEGRA_UART_MCR_RTS_EN;
1169                 tegra_uart_write(tup, tup->mcr_shadow, UART_MCR);
1170                 /* if top layer has asked to set rts active then do so here */
1171                 if (tup->rts_active)
1172                         set_rts(tup, true);
1173         } else {
1174                 tup->mcr_shadow &= ~TEGRA_UART_MCR_CTS_EN;
1175                 tup->mcr_shadow &= ~TEGRA_UART_MCR_RTS_EN;
1176                 tegra_uart_write(tup, tup->mcr_shadow, UART_MCR);
1177         }
1178
1179         /* update the port timeout based on new settings */
1180         uart_update_timeout(u, termios->c_cflag, baud);
1181
1182         /* Make sure all write has completed */
1183         tegra_uart_read(tup, UART_IER);
1184
1185         /* Reenable interrupt */
1186         tegra_uart_write(tup, tup->ier_shadow, UART_IER);
1187         tegra_uart_read(tup, UART_IER);
1188
1189         spin_unlock_irqrestore(&u->lock, flags);
1190 }
1191
1192 static const char *tegra_uart_type(struct uart_port *u)
1193 {
1194         return TEGRA_UART_TYPE;
1195 }
1196
1197 static const struct uart_ops tegra_uart_ops = {
1198         .tx_empty       = tegra_uart_tx_empty,
1199         .set_mctrl      = tegra_uart_set_mctrl,
1200         .get_mctrl      = tegra_uart_get_mctrl,
1201         .stop_tx        = tegra_uart_stop_tx,
1202         .start_tx       = tegra_uart_start_tx,
1203         .stop_rx        = tegra_uart_stop_rx,
1204         .flush_buffer   = tegra_uart_flush_buffer,
1205         .enable_ms      = tegra_uart_enable_ms,
1206         .break_ctl      = tegra_uart_break_ctl,
1207         .startup        = tegra_uart_startup,
1208         .shutdown       = tegra_uart_shutdown,
1209         .set_termios    = tegra_uart_set_termios,
1210         .type           = tegra_uart_type,
1211         .request_port   = tegra_uart_request_port,
1212         .release_port   = tegra_uart_release_port,
1213 };
1214
1215 static struct uart_driver tegra_uart_driver = {
1216         .owner          = THIS_MODULE,
1217         .driver_name    = "tegra_hsuart",
1218         .dev_name       = "ttyTHS",
1219         .cons           = NULL,
1220         .nr             = TEGRA_UART_MAXIMUM,
1221 };
1222
1223 static int tegra_uart_parse_dt(struct platform_device *pdev,
1224         struct tegra_uart_port *tup)
1225 {
1226         struct device_node *np = pdev->dev.of_node;
1227         int port;
1228
1229         port = of_alias_get_id(np, "serial");
1230         if (port < 0) {
1231                 dev_err(&pdev->dev, "failed to get alias id, errno %d\n", port);
1232                 return port;
1233         }
1234         tup->uport.line = port;
1235
1236         tup->enable_modem_interrupt = of_property_read_bool(np,
1237                                         "nvidia,enable-modem-interrupt");
1238         return 0;
1239 }
1240
1241 static struct tegra_uart_chip_data tegra20_uart_chip_data = {
1242         .tx_fifo_full_status            = false,
1243         .allow_txfifo_reset_fifo_mode   = true,
1244         .support_clk_src_div            = false,
1245 };
1246
1247 static struct tegra_uart_chip_data tegra30_uart_chip_data = {
1248         .tx_fifo_full_status            = true,
1249         .allow_txfifo_reset_fifo_mode   = false,
1250         .support_clk_src_div            = true,
1251 };
1252
1253 static const struct of_device_id tegra_uart_of_match[] = {
1254         {
1255                 .compatible     = "nvidia,tegra30-hsuart",
1256                 .data           = &tegra30_uart_chip_data,
1257         }, {
1258                 .compatible     = "nvidia,tegra20-hsuart",
1259                 .data           = &tegra20_uart_chip_data,
1260         }, {
1261         },
1262 };
1263 MODULE_DEVICE_TABLE(of, tegra_uart_of_match);
1264
1265 static int tegra_uart_probe(struct platform_device *pdev)
1266 {
1267         struct tegra_uart_port *tup;
1268         struct uart_port *u;
1269         struct resource *resource;
1270         int ret;
1271         const struct tegra_uart_chip_data *cdata;
1272         const struct of_device_id *match;
1273
1274         match = of_match_device(tegra_uart_of_match, &pdev->dev);
1275         if (!match) {
1276                 dev_err(&pdev->dev, "Error: No device match found\n");
1277                 return -ENODEV;
1278         }
1279         cdata = match->data;
1280
1281         tup = devm_kzalloc(&pdev->dev, sizeof(*tup), GFP_KERNEL);
1282         if (!tup) {
1283                 dev_err(&pdev->dev, "Failed to allocate memory for tup\n");
1284                 return -ENOMEM;
1285         }
1286
1287         ret = tegra_uart_parse_dt(pdev, tup);
1288         if (ret < 0)
1289                 return ret;
1290
1291         u = &tup->uport;
1292         u->dev = &pdev->dev;
1293         u->ops = &tegra_uart_ops;
1294         u->type = PORT_TEGRA;
1295         u->fifosize = 32;
1296         tup->cdata = cdata;
1297
1298         platform_set_drvdata(pdev, tup);
1299         resource = platform_get_resource(pdev, IORESOURCE_MEM, 0);
1300         if (!resource) {
1301                 dev_err(&pdev->dev, "No IO memory resource\n");
1302                 return -ENODEV;
1303         }
1304
1305         u->mapbase = resource->start;
1306         u->membase = devm_ioremap_resource(&pdev->dev, resource);
1307         if (IS_ERR(u->membase))
1308                 return PTR_ERR(u->membase);
1309
1310         tup->uart_clk = devm_clk_get(&pdev->dev, NULL);
1311         if (IS_ERR(tup->uart_clk)) {
1312                 dev_err(&pdev->dev, "Couldn't get the clock\n");
1313                 return PTR_ERR(tup->uart_clk);
1314         }
1315
1316         tup->rst = devm_reset_control_get_exclusive(&pdev->dev, "serial");
1317         if (IS_ERR(tup->rst)) {
1318                 dev_err(&pdev->dev, "Couldn't get the reset\n");
1319                 return PTR_ERR(tup->rst);
1320         }
1321
1322         u->iotype = UPIO_MEM32;
1323         ret = platform_get_irq(pdev, 0);
1324         if (ret < 0) {
1325                 dev_err(&pdev->dev, "Couldn't get IRQ\n");
1326                 return ret;
1327         }
1328         u->irq = ret;
1329         u->regshift = 2;
1330         ret = uart_add_one_port(&tegra_uart_driver, u);
1331         if (ret < 0) {
1332                 dev_err(&pdev->dev, "Failed to add uart port, err %d\n", ret);
1333                 return ret;
1334         }
1335         return ret;
1336 }
1337
1338 static int tegra_uart_remove(struct platform_device *pdev)
1339 {
1340         struct tegra_uart_port *tup = platform_get_drvdata(pdev);
1341         struct uart_port *u = &tup->uport;
1342
1343         uart_remove_one_port(&tegra_uart_driver, u);
1344         return 0;
1345 }
1346
1347 #ifdef CONFIG_PM_SLEEP
1348 static int tegra_uart_suspend(struct device *dev)
1349 {
1350         struct tegra_uart_port *tup = dev_get_drvdata(dev);
1351         struct uart_port *u = &tup->uport;
1352
1353         return uart_suspend_port(&tegra_uart_driver, u);
1354 }
1355
1356 static int tegra_uart_resume(struct device *dev)
1357 {
1358         struct tegra_uart_port *tup = dev_get_drvdata(dev);
1359         struct uart_port *u = &tup->uport;
1360
1361         return uart_resume_port(&tegra_uart_driver, u);
1362 }
1363 #endif
1364
1365 static const struct dev_pm_ops tegra_uart_pm_ops = {
1366         SET_SYSTEM_SLEEP_PM_OPS(tegra_uart_suspend, tegra_uart_resume)
1367 };
1368
1369 static struct platform_driver tegra_uart_platform_driver = {
1370         .probe          = tegra_uart_probe,
1371         .remove         = tegra_uart_remove,
1372         .driver         = {
1373                 .name   = "serial-tegra",
1374                 .of_match_table = tegra_uart_of_match,
1375                 .pm     = &tegra_uart_pm_ops,
1376         },
1377 };
1378
1379 static int __init tegra_uart_init(void)
1380 {
1381         int ret;
1382
1383         ret = uart_register_driver(&tegra_uart_driver);
1384         if (ret < 0) {
1385                 pr_err("Could not register %s driver\n",
1386                         tegra_uart_driver.driver_name);
1387                 return ret;
1388         }
1389
1390         ret = platform_driver_register(&tegra_uart_platform_driver);
1391         if (ret < 0) {
1392                 pr_err("Uart platform driver register failed, e = %d\n", ret);
1393                 uart_unregister_driver(&tegra_uart_driver);
1394                 return ret;
1395         }
1396         return 0;
1397 }
1398
1399 static void __exit tegra_uart_exit(void)
1400 {
1401         pr_info("Unloading tegra uart driver\n");
1402         platform_driver_unregister(&tegra_uart_platform_driver);
1403         uart_unregister_driver(&tegra_uart_driver);
1404 }
1405
1406 module_init(tegra_uart_init);
1407 module_exit(tegra_uart_exit);
1408
1409 MODULE_ALIAS("platform:serial-tegra");
1410 MODULE_DESCRIPTION("High speed UART driver for tegra chipset");
1411 MODULE_AUTHOR("Laxman Dewangan <ldewangan@nvidia.com>");
1412 MODULE_LICENSE("GPL v2");