drivers/staging/rdma/hfi1/pcie.c

   1 /*
   2  *
   3  * This file is provided under a dual BSD/GPLv2 license.  When using or
   4  * redistributing this file, you may do so under either license.
   5  *
   6  * GPL LICENSE SUMMARY
   7  *
   8  * Copyright(c) 2015 Intel Corporation.
   9  *
  10  * This program is free software; you can redistribute it and/or modify
  11  * it under the terms of version 2 of the GNU General Public License as
  12  * published by the Free Software Foundation.
  13  *
  14  * This program is distributed in the hope that it will be useful, but
  15  * WITHOUT ANY WARRANTY; without even the implied warranty of
  16  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the GNU
  17  * General Public License for more details.
  18  *
  19  * BSD LICENSE
  20  *
  21  * Copyright(c) 2015 Intel Corporation.
  22  *
  23  * Redistribution and use in source and binary forms, with or without
  24  * modification, are permitted provided that the following conditions
  25  * are met:
  26  *
  27  *  - Redistributions of source code must retain the above copyright
  28  *    notice, this list of conditions and the following disclaimer.
  29  *  - Redistributions in binary form must reproduce the above copyright
  30  *    notice, this list of conditions and the following disclaimer in
  31  *    the documentation and/or other materials provided with the
  32  *    distribution.
  33  *  - Neither the name of Intel Corporation nor the names of its
  34  *    contributors may be used to endorse or promote products derived
  35  *    from this software without specific prior written permission.
  36  *
  37  * THIS SOFTWARE IS PROVIDED BY THE COPYRIGHT HOLDERS AND CONTRIBUTORS
  38  * "AS IS" AND ANY EXPRESS OR IMPLIED WARRANTIES, INCLUDING, BUT NOT
  39  * LIMITED TO, THE IMPLIED WARRANTIES OF MERCHANTABILITY AND FITNESS FOR
  40  * A PARTICULAR PURPOSE ARE DISCLAIMED. IN NO EVENT SHALL THE COPYRIGHT
  41  * OWNER OR CONTRIBUTORS BE LIABLE FOR ANY DIRECT, INDIRECT, INCIDENTAL,
  42  * SPECIAL, EXEMPLARY, OR CONSEQUENTIAL DAMAGES (INCLUDING, BUT NOT
  43  * LIMITED TO, PROCUREMENT OF SUBSTITUTE GOODS OR SERVICES; LOSS OF USE,
  44  * DATA, OR PROFITS; OR BUSINESS INTERRUPTION) HOWEVER CAUSED AND ON ANY
  45  * THEORY OF LIABILITY, WHETHER IN CONTRACT, STRICT LIABILITY, OR TORT
  46  * (INCLUDING NEGLIGENCE OR OTHERWISE) ARISING IN ANY WAY OUT OF THE USE
  47  * OF THIS SOFTWARE, EVEN IF ADVISED OF THE POSSIBILITY OF SUCH DAMAGE.
  48  *
  49  */
  50
  51 #include <linux/pci.h>
  52 #include <linux/io.h>
  53 #include <linux/delay.h>
  54 #include <linux/vmalloc.h>
  55 #include <linux/aer.h>
  56 #include <linux/module.h>
  57
  58 #include "hfi.h"
  59 #include "chip_registers.h"
  60
  61 /* link speed vector for Gen3 speed - not in Linux headers */
  62 #define GEN1_SPEED_VECTOR 0x1
  63 #define GEN2_SPEED_VECTOR 0x2
  64 #define GEN3_SPEED_VECTOR 0x3
  65
  66 /*
  67  * This file contains PCIe utility routines.
  68  */
  69
  70 /*
  71  * Code to adjust PCIe capabilities.
  72  */
  73 static void tune_pcie_caps(struct hfi1_devdata *);
  74
  75 /*
  76  * Do all the common PCIe setup and initialization.
  77  * devdata is not yet allocated, and is not allocated until after this
  78  * routine returns success.  Therefore dd_dev_err() can't be used for error
  79  * printing.
  80  */
  81 int hfi1_pcie_init(struct pci_dev *pdev, const struct pci_device_id *ent)
  82 {
  83         int ret;
  84
  85         ret = pci_enable_device(pdev);
  86         if (ret) {
  87                 /*
  88                  * This can happen (in theory) iff:
  89                  * We did a chip reset, and then failed to reprogram the
  90                  * BAR, or the chip reset due to an internal error.  We then
  91                  * unloaded the driver and reloaded it.
  92                  *
  93                  * Both reset cases set the BAR back to initial state.  For
  94                  * the latter case, the AER sticky error bit at offset 0x718
  95                  * should be set, but the Linux kernel doesn't yet know
  96                  * about that, it appears.  If the original BAR was retained
  97                  * in the kernel data structures, this may be OK.
  98                  */
  99                 hfi1_early_err(&pdev->dev, "pci enable failed: error %d\n",
 100                                -ret);
 101                 goto done;
 102         }
 103
 104         ret = pci_request_regions(pdev, DRIVER_NAME);
 105         if (ret) {
 106                 hfi1_early_err(&pdev->dev,
 107                                "pci_request_regions fails: err %d\n", -ret);
 108                 goto bail;
 109         }
 110
 111         ret = pci_set_dma_mask(pdev, DMA_BIT_MASK(64));
 112         if (ret) {
 113                 /*
 114                  * If the 64 bit setup fails, try 32 bit.  Some systems
 115                  * do not setup 64 bit maps on systems with 2GB or less
 116                  * memory installed.
 117                  */
 118                 ret = pci_set_dma_mask(pdev, DMA_BIT_MASK(32));
 119                 if (ret) {
 120                         hfi1_early_err(&pdev->dev,
 121                                        "Unable to set DMA mask: %d\n", ret);
 122                         goto bail;
 123                 }
 124                 ret = pci_set_consistent_dma_mask(pdev, DMA_BIT_MASK(32));
 125         } else
 126                 ret = pci_set_consistent_dma_mask(pdev, DMA_BIT_MASK(64));
 127         if (ret) {
 128                 hfi1_early_err(&pdev->dev,
 129                                "Unable to set DMA consistent mask: %d\n", ret);
 130                 goto bail;
 131         }
 132
 133         pci_set_master(pdev);
 134         ret = pci_enable_pcie_error_reporting(pdev);
 135         if (ret) {
 136                 hfi1_early_err(&pdev->dev,
 137                                "Unable to enable pcie error reporting: %d\n",
 138                               ret);
 139                 ret = 0;
 140         }
 141         goto done;
 142
 143 bail:
 144         hfi1_pcie_cleanup(pdev);
 145 done:
 146         return ret;
 147 }
 148
 149 /*
 150  * Clean what was done in hfi1_pcie_init()
 151  */
 152 void hfi1_pcie_cleanup(struct pci_dev *pdev)
 153 {
 154         pci_disable_device(pdev);
 155         /*
 156          * Release regions should be called after the disable. OK to
 157          * call if request regions has not been called or failed.
 158          */
 159         pci_release_regions(pdev);
 160 }
 161
 162 /*
 163  * Do remaining PCIe setup, once dd is allocated, and save away
 164  * fields required to re-initialize after a chip reset, or for
 165  * various other purposes
 166  */
 167 int hfi1_pcie_ddinit(struct hfi1_devdata *dd, struct pci_dev *pdev,
 168                      const struct pci_device_id *ent)
 169 {
 170         unsigned long len;
 171         resource_size_t addr;
 172
 173         dd->pcidev = pdev;
 174         pci_set_drvdata(pdev, dd);
 175
 176         addr = pci_resource_start(pdev, 0);
 177         len = pci_resource_len(pdev, 0);
 178
 179         /*
 180          * The TXE PIO buffers are at the tail end of the chip space.
 181          * Cut them off and map them separately.
 182          */
 183
 184         /* sanity check vs expectations */
 185         if (len != TXE_PIO_SEND + TXE_PIO_SIZE) {
 186                 dd_dev_err(dd, "chip PIO range does not match\n");
 187                 return -EINVAL;
 188         }
 189
 190         dd->kregbase = ioremap_nocache(addr, TXE_PIO_SEND);
 191         if (!dd->kregbase)
 192                 return -ENOMEM;
 193
 194         dd->piobase = ioremap_wc(addr + TXE_PIO_SEND, TXE_PIO_SIZE);
 195         if (!dd->piobase) {
 196                 iounmap(dd->kregbase);
 197                 return -ENOMEM;
 198         }
 199
 200         dd->flags |= HFI1_PRESENT;      /* now register routines work */
 201
 202         dd->kregend = dd->kregbase + TXE_PIO_SEND;
 203         dd->physaddr = addr;        /* used for io_remap, etc. */
 204
 205         /*
 206          * Re-map the chip's RcvArray as write-combining to allow us
 207          * to write an entire cacheline worth of entries in one shot.
 208          * If this re-map fails, just continue - the RcvArray programming
 209          * function will handle both cases.
 210          */
 211         dd->chip_rcv_array_count = read_csr(dd, RCV_ARRAY_CNT);
 212         dd->rcvarray_wc = ioremap_wc(addr + RCV_ARRAY,
 213                                      dd->chip_rcv_array_count * 8);
 214         dd_dev_info(dd, "WC Remapped RcvArray: %p\n", dd->rcvarray_wc);
 215         /*
 216          * Save BARs and command to rewrite after device reset.
 217          */
 218         dd->pcibar0 = addr;
 219         dd->pcibar1 = addr >> 32;
 220         pci_read_config_dword(dd->pcidev, PCI_ROM_ADDRESS, &dd->pci_rom);
 221         pci_read_config_word(dd->pcidev, PCI_COMMAND, &dd->pci_command);
 222         pcie_capability_read_word(dd->pcidev, PCI_EXP_DEVCTL, &dd->pcie_devctl);
 223         pcie_capability_read_word(dd->pcidev, PCI_EXP_LNKCTL, &dd->pcie_lnkctl);
 224         pcie_capability_read_word(dd->pcidev, PCI_EXP_DEVCTL2,
 225                                                         &dd->pcie_devctl2);
 226         pci_read_config_dword(dd->pcidev, PCI_CFG_MSIX0, &dd->pci_msix0);
 227         pci_read_config_dword(dd->pcidev, PCIE_CFG_SPCIE1,
 228                                                         &dd->pci_lnkctl3);
 229         pci_read_config_dword(dd->pcidev, PCIE_CFG_TPH2, &dd->pci_tph2);
 230
 231         return 0;
 232 }
 233
 234 /*
 235  * Do PCIe cleanup related to dd, after chip-specific cleanup, etc.  Just prior
 236  * to releasing the dd memory.
 237  * Void because all of the core pcie cleanup functions are void.
 238  */
 239 void hfi1_pcie_ddcleanup(struct hfi1_devdata *dd)
 240 {
 241         u64 __iomem *base = (void __iomem *) dd->kregbase;
 242
 243         dd->flags &= ~HFI1_PRESENT;
 244         dd->kregbase = NULL;
 245         iounmap(base);
 246         if (dd->rcvarray_wc)
 247                 iounmap(dd->rcvarray_wc);
 248         if (dd->piobase)
 249                 iounmap(dd->piobase);
 250
 251         pci_set_drvdata(dd->pcidev, NULL);
 252 }
 253
 254 /*
 255  * Do a Function Level Reset (FLR) on the device.
 256  * Based on static function drivers/pci/pci.c:pcie_flr().
 257  */
 258 void hfi1_pcie_flr(struct hfi1_devdata *dd)
 259 {
 260         int i;
 261         u16 status;
 262
 263         /* no need to check for the capability - we know the device has it */
 264
 265         /* wait for Transaction Pending bit to clear, at most a few ms */
 266         for (i = 0; i < 4; i++) {
 267                 if (i)
 268                         msleep((1 << (i - 1)) * 100);
 269
 270                 pcie_capability_read_word(dd->pcidev, PCI_EXP_DEVSTA, &status);
 271                 if (!(status & PCI_EXP_DEVSTA_TRPND))
 272                         goto clear;
 273         }
 274
 275         dd_dev_err(dd, "Transaction Pending bit is not clearing, proceeding with reset anyway\n");
 276
 277 clear:
 278         pcie_capability_set_word(dd->pcidev, PCI_EXP_DEVCTL,
 279                                                 PCI_EXP_DEVCTL_BCR_FLR);
 280         /* PCIe spec requires the function to be back within 100ms */
 281         msleep(100);
 282 }
 283
 284 static void msix_setup(struct hfi1_devdata *dd, int pos, u32 *msixcnt,
 285                        struct hfi1_msix_entry *hfi1_msix_entry)
 286 {
 287         int ret;
 288         int nvec = *msixcnt;
 289         struct msix_entry *msix_entry;
 290         int i;
 291
 292         /* We can't pass hfi1_msix_entry array to msix_setup
 293          * so use a dummy msix_entry array and copy the allocated
 294          * irq back to the hfi1_msix_entry array. */
 295         msix_entry = kmalloc_array(nvec, sizeof(*msix_entry), GFP_KERNEL);
 296         if (!msix_entry) {
 297                 ret = -ENOMEM;
 298                 goto do_intx;
 299         }
 300
 301         for (i = 0; i < nvec; i++)
 302                 msix_entry[i] = hfi1_msix_entry[i].msix;
 303
 304         ret = pci_enable_msix_range(dd->pcidev, msix_entry, 1, nvec);
 305         if (ret < 0)
 306                 goto free_msix_entry;
 307         nvec = ret;
 308
 309         for (i = 0; i < nvec; i++)
 310                 hfi1_msix_entry[i].msix = msix_entry[i];
 311
 312         kfree(msix_entry);
 313         *msixcnt = nvec;
 314         return;
 315
 316 free_msix_entry:
 317         kfree(msix_entry);
 318
 319 do_intx:
 320         dd_dev_err(dd, "pci_enable_msix_range %d vectors failed: %d, falling back to INTx\n",
 321                    nvec, ret);
 322         *msixcnt = 0;
 323         hfi1_enable_intx(dd->pcidev);
 324
 325 }
 326
 327 /* return the PCIe link speed from the given link status */
 328 static u32 extract_speed(u16 linkstat)
 329 {
 330         u32 speed;
 331
 332         switch (linkstat & PCI_EXP_LNKSTA_CLS) {
 333         default: /* not defined, assume Gen1 */
 334         case PCI_EXP_LNKSTA_CLS_2_5GB:
 335                 speed = 2500; /* Gen 1, 2.5GHz */
 336                 break;
 337         case PCI_EXP_LNKSTA_CLS_5_0GB:
 338                 speed = 5000; /* Gen 2, 5GHz */
 339                 break;
 340         case GEN3_SPEED_VECTOR:
 341                 speed = 8000; /* Gen 3, 8GHz */
 342                 break;
 343         }
 344         return speed;
 345 }
 346
 347 /* return the PCIe link speed from the given link status */
 348 static u32 extract_width(u16 linkstat)
 349 {
 350         return (linkstat & PCI_EXP_LNKSTA_NLW) >> PCI_EXP_LNKSTA_NLW_SHIFT;
 351 }
 352
 353 /* read the link status and set dd->{lbus_width,lbus_speed,lbus_info} */
 354 static void update_lbus_info(struct hfi1_devdata *dd)
 355 {
 356         u16 linkstat;
 357
 358         pcie_capability_read_word(dd->pcidev, PCI_EXP_LNKSTA, &linkstat);
 359         dd->lbus_width = extract_width(linkstat);
 360         dd->lbus_speed = extract_speed(linkstat);
 361         snprintf(dd->lbus_info, sizeof(dd->lbus_info),
 362                  "PCIe,%uMHz,x%u", dd->lbus_speed, dd->lbus_width);
 363 }
 364
 365 /*
 366  * Read in the current PCIe link width and speed.  Find if the link is
 367  * Gen3 capable.
 368  */
 369 int pcie_speeds(struct hfi1_devdata *dd)
 370 {
 371         u32 linkcap;
 372
 373         if (!pci_is_pcie(dd->pcidev)) {
 374                 dd_dev_err(dd, "Can't find PCI Express capability!\n");
 375                 return -EINVAL;
 376         }
 377
 378         /* find if our max speed is Gen3 and parent supports Gen3 speeds */
 379         dd->link_gen3_capable = 1;
 380
 381         pcie_capability_read_dword(dd->pcidev, PCI_EXP_LNKCAP, &linkcap);
 382         if ((linkcap & PCI_EXP_LNKCAP_SLS) != GEN3_SPEED_VECTOR) {
 383                 dd_dev_info(dd,
 384                         "This HFI is not Gen3 capable, max speed 0x%x, need 0x3\n",
 385                         linkcap & PCI_EXP_LNKCAP_SLS);
 386                 dd->link_gen3_capable = 0;
 387         }
 388
 389         /*
 390          * bus->max_bus_speed is set from the bridge's linkcap Max Link Speed
 391          */
 392         if (dd->pcidev->bus->max_bus_speed == PCIE_SPEED_2_5GT ||
 393              dd->pcidev->bus->max_bus_speed == PCIE_SPEED_5_0GT) {
 394                 dd_dev_info(dd, "Parent PCIe bridge does not support Gen3\n");
 395                 dd->link_gen3_capable = 0;
 396         }
 397
 398         /* obtain the link width and current speed */
 399         update_lbus_info(dd);
 400
 401         /* check against expected pcie width and complain if "wrong" */
 402         if (dd->lbus_width < 16)
 403                 dd_dev_err(dd, "PCIe width %u (x16 HFI)\n", dd->lbus_width);
 404
 405         return 0;
 406 }
 407
 408 /*
 409  * Returns in *nent:
 410  *      - actual number of interrupts allocated
 411  *      - 0 if fell back to INTx.
 412  */
 413 void request_msix(struct hfi1_devdata *dd, u32 *nent,
 414                   struct hfi1_msix_entry *entry)
 415 {
 416         int pos;
 417
 418         pos = dd->pcidev->msix_cap;
 419         if (*nent && pos) {
 420                 msix_setup(dd, pos, nent, entry);
 421                 /* did it, either MSI-X or INTx */
 422         } else {
 423                 *nent = 0;
 424                 hfi1_enable_intx(dd->pcidev);
 425         }
 426
 427         tune_pcie_caps(dd);
 428 }
 429
 430 /*
 431  * Disable MSI-X.
 432  */
 433 void hfi1_nomsix(struct hfi1_devdata *dd)
 434 {
 435         pci_disable_msix(dd->pcidev);
 436 }
 437
 438 void hfi1_enable_intx(struct pci_dev *pdev)
 439 {
 440         /* first, turn on INTx */
 441         pci_intx(pdev, 1);
 442         /* then turn off MSI-X */
 443         pci_disable_msix(pdev);
 444 }
 445
 446 /* restore command and BARs after a reset has wiped them out */
 447 void restore_pci_variables(struct hfi1_devdata *dd)
 448 {
 449         pci_write_config_word(dd->pcidev, PCI_COMMAND, dd->pci_command);
 450         pci_write_config_dword(dd->pcidev,
 451                                 PCI_BASE_ADDRESS_0, dd->pcibar0);
 452         pci_write_config_dword(dd->pcidev,
 453                                 PCI_BASE_ADDRESS_1, dd->pcibar1);
 454         pci_write_config_dword(dd->pcidev,
 455                                 PCI_ROM_ADDRESS, dd->pci_rom);
 456         pcie_capability_write_word(dd->pcidev, PCI_EXP_DEVCTL, dd->pcie_devctl);
 457         pcie_capability_write_word(dd->pcidev, PCI_EXP_LNKCTL, dd->pcie_lnkctl);
 458         pcie_capability_write_word(dd->pcidev, PCI_EXP_DEVCTL2,
 459                                                         dd->pcie_devctl2);
 460         pci_write_config_dword(dd->pcidev, PCI_CFG_MSIX0, dd->pci_msix0);
 461         pci_write_config_dword(dd->pcidev, PCIE_CFG_SPCIE1,
 462                                                         dd->pci_lnkctl3);
 463         pci_write_config_dword(dd->pcidev, PCIE_CFG_TPH2, dd->pci_tph2);
 464 }
 465
 466
 467 /*
 468  * BIOS may not set PCIe bus-utilization parameters for best performance.
 469  * Check and optionally adjust them to maximize our throughput.
 470  */
 471 static int hfi1_pcie_caps;
 472 module_param_named(pcie_caps, hfi1_pcie_caps, int, S_IRUGO);
 473 MODULE_PARM_DESC(pcie_caps, "Max PCIe tuning: Payload (0..3), ReadReq (4..7)");
 474
 475 static void tune_pcie_caps(struct hfi1_devdata *dd)
 476 {
 477         struct pci_dev *parent;
 478         u16 rc_mpss, rc_mps, ep_mpss, ep_mps;
 479         u16 rc_mrrs, ep_mrrs, max_mrrs;
 480
 481         /* Find out supported and configured values for parent (root) */
 482         parent = dd->pcidev->bus->self;
 483         if (!pci_is_root_bus(parent->bus)) {
 484                 dd_dev_info(dd, "Parent not root\n");
 485                 return;
 486         }
 487
 488         if (!pci_is_pcie(parent) || !pci_is_pcie(dd->pcidev))
 489                 return;
 490         rc_mpss = parent->pcie_mpss;
 491         rc_mps = ffs(pcie_get_mps(parent)) - 8;
 492         /* Find out supported and configured values for endpoint (us) */
 493         ep_mpss = dd->pcidev->pcie_mpss;
 494         ep_mps = ffs(pcie_get_mps(dd->pcidev)) - 8;
 495
 496         /* Find max payload supported by root, endpoint */
 497         if (rc_mpss > ep_mpss)
 498                 rc_mpss = ep_mpss;
 499
 500         /* If Supported greater than limit in module param, limit it */
 501         if (rc_mpss > (hfi1_pcie_caps & 7))
 502                 rc_mpss = hfi1_pcie_caps & 7;
 503         /* If less than (allowed, supported), bump root payload */
 504         if (rc_mpss > rc_mps) {
 505                 rc_mps = rc_mpss;
 506                 pcie_set_mps(parent, 128 << rc_mps);
 507         }
 508         /* If less than (allowed, supported), bump endpoint payload */
 509         if (rc_mpss > ep_mps) {
 510                 ep_mps = rc_mpss;
 511                 pcie_set_mps(dd->pcidev, 128 << ep_mps);
 512         }
 513
 514         /*
 515          * Now the Read Request size.
 516          * No field for max supported, but PCIe spec limits it to 4096,
 517          * which is code '5' (log2(4096) - 7)
 518          */
 519         max_mrrs = 5;
 520         if (max_mrrs > ((hfi1_pcie_caps >> 4) & 7))
 521                 max_mrrs = (hfi1_pcie_caps >> 4) & 7;
 522
 523         max_mrrs = 128 << max_mrrs;
 524         rc_mrrs = pcie_get_readrq(parent);
 525         ep_mrrs = pcie_get_readrq(dd->pcidev);
 526
 527         if (max_mrrs > rc_mrrs) {
 528                 rc_mrrs = max_mrrs;
 529                 pcie_set_readrq(parent, rc_mrrs);
 530         }
 531         if (max_mrrs > ep_mrrs) {
 532                 ep_mrrs = max_mrrs;
 533                 pcie_set_readrq(dd->pcidev, ep_mrrs);
 534         }
 535 }
 536 /* End of PCIe capability tuning */
 537
 538 /*
 539  * From here through hfi1_pci_err_handler definition is invoked via
 540  * PCI error infrastructure, registered via pci
 541  */
 542 static pci_ers_result_t
 543 pci_error_detected(struct pci_dev *pdev, pci_channel_state_t state)
 544 {
 545         struct hfi1_devdata *dd = pci_get_drvdata(pdev);
 546         pci_ers_result_t ret = PCI_ERS_RESULT_RECOVERED;
 547
 548         switch (state) {
 549         case pci_channel_io_normal:
 550                 dd_dev_info(dd, "State Normal, ignoring\n");
 551                 break;
 552
 553         case pci_channel_io_frozen:
 554                 dd_dev_info(dd, "State Frozen, requesting reset\n");
 555                 pci_disable_device(pdev);
 556                 ret = PCI_ERS_RESULT_NEED_RESET;
 557                 break;
 558
 559         case pci_channel_io_perm_failure:
 560                 if (dd) {
 561                         dd_dev_info(dd, "State Permanent Failure, disabling\n");
 562                         /* no more register accesses! */
 563                         dd->flags &= ~HFI1_PRESENT;
 564                         hfi1_disable_after_error(dd);
 565                 }
 566                  /* else early, or other problem */
 567                 ret =  PCI_ERS_RESULT_DISCONNECT;
 568                 break;
 569
 570         default: /* shouldn't happen */
 571                 dd_dev_info(dd, "HFI1 PCI errors detected (state %d)\n",
 572                             state);
 573                 break;
 574         }
 575         return ret;
 576 }
 577
 578 static pci_ers_result_t
 579 pci_mmio_enabled(struct pci_dev *pdev)
 580 {
 581         u64 words = 0U;
 582         struct hfi1_devdata *dd = pci_get_drvdata(pdev);
 583         pci_ers_result_t ret = PCI_ERS_RESULT_RECOVERED;
 584
 585         if (dd && dd->pport) {
 586                 words = read_port_cntr(dd->pport, C_RX_WORDS, CNTR_INVALID_VL);
 587                 if (words == ~0ULL)
 588                         ret = PCI_ERS_RESULT_NEED_RESET;
 589                 dd_dev_info(dd,
 590                             "HFI1 mmio_enabled function called, read wordscntr %Lx, returning %d\n",
 591                             words, ret);
 592         }
 593         return  ret;
 594 }
 595
 596 static pci_ers_result_t
 597 pci_slot_reset(struct pci_dev *pdev)
 598 {
 599         struct hfi1_devdata *dd = pci_get_drvdata(pdev);
 600
 601         dd_dev_info(dd, "HFI1 slot_reset function called, ignored\n");
 602         return PCI_ERS_RESULT_CAN_RECOVER;
 603 }
 604
 605 static pci_ers_result_t
 606 pci_link_reset(struct pci_dev *pdev)
 607 {
 608         struct hfi1_devdata *dd = pci_get_drvdata(pdev);
 609
 610         dd_dev_info(dd, "HFI1 link_reset function called, ignored\n");
 611         return PCI_ERS_RESULT_CAN_RECOVER;
 612 }
 613
 614 static void
 615 pci_resume(struct pci_dev *pdev)
 616 {
 617         struct hfi1_devdata *dd = pci_get_drvdata(pdev);
 618
 619         dd_dev_info(dd, "HFI1 resume function called\n");
 620         pci_cleanup_aer_uncorrect_error_status(pdev);
 621         /*
 622          * Running jobs will fail, since it's asynchronous
 623          * unlike sysfs-requested reset.   Better than
 624          * doing nothing.
 625          */
 626         hfi1_init(dd, 1); /* same as re-init after reset */
 627 }
 628
 629 const struct pci_error_handlers hfi1_pci_err_handler = {
 630         .error_detected = pci_error_detected,
 631         .mmio_enabled = pci_mmio_enabled,
 632         .link_reset = pci_link_reset,
 633         .slot_reset = pci_slot_reset,
 634         .resume = pci_resume,
 635 };
 636
 637 /*============================================================================*/
 638 /* PCIe Gen3 support */
 639
 640 /*
 641  * This code is separated out because it is expected to be removed in the
 642  * final shipping product.  If not, then it will be revisited and items
 643  * will be moved to more standard locations.
 644  */
 645
 646 /* ASIC_PCI_SD_HOST_STATUS.FW_DNLD_STS field values */
 647 #define DL_STATUS_HFI0 0x1      /* hfi0 firmware download complete */
 648 #define DL_STATUS_HFI1 0x2      /* hfi1 firmware download complete */
 649 #define DL_STATUS_BOTH 0x3      /* hfi0 and hfi1 firmware download complete */
 650
 651 /* ASIC_PCI_SD_HOST_STATUS.FW_DNLD_ERR field values */
 652 #define DL_ERR_NONE             0x0     /* no error */
 653 #define DL_ERR_SWAP_PARITY      0x1     /* parity error in SerDes interrupt */
 654                                         /*   or response data */
 655 #define DL_ERR_DISABLED 0x2     /* hfi disabled */
 656 #define DL_ERR_SECURITY 0x3     /* security check failed */
 657 #define DL_ERR_SBUS             0x4     /* SBus status error */
 658 #define DL_ERR_XFR_PARITY       0x5     /* parity error during ROM transfer*/
 659
 660 /* gasket block secondary bus reset delay */
 661 #define SBR_DELAY_US 200000     /* 200ms */
 662
 663 /* mask for PCIe capability register lnkctl2 target link speed */
 664 #define LNKCTL2_TARGET_LINK_SPEED_MASK 0xf
 665
 666 static uint pcie_target = 3;
 667 module_param(pcie_target, uint, S_IRUGO);
 668 MODULE_PARM_DESC(pcie_target, "PCIe target speed (0 skip, 1-3 Gen1-3)");
 669
 670 static uint pcie_force;
 671 module_param(pcie_force, uint, S_IRUGO);
 672 MODULE_PARM_DESC(pcie_force, "Force driver to do a PCIe firmware download even if already at target speed");
 673
 674 static uint pcie_retry = 5;
 675 module_param(pcie_retry, uint, S_IRUGO);
 676 MODULE_PARM_DESC(pcie_retry, "Driver will try this many times to reach requested speed");
 677
 678 #define UNSET_PSET 255
 679 #define DEFAULT_DISCRETE_PSET 2 /* discrete HFI */
 680 #define DEFAULT_MCP_PSET 4      /* MCP HFI */
 681 static uint pcie_pset = UNSET_PSET;
 682 module_param(pcie_pset, uint, S_IRUGO);
 683 MODULE_PARM_DESC(pcie_pset, "PCIe Eq Pset value to use, range is 0-10");
 684
 685 /* equalization columns */
 686 #define PREC 0
 687 #define ATTN 1
 688 #define POST 2
 689
 690 /* discrete silicon preliminary equalization values */
 691 static const u8 discrete_preliminary_eq[11][3] = {
 692         /* prec   attn   post */
 693         {  0x00,  0x00,  0x12 },        /* p0 */
 694         {  0x00,  0x00,  0x0c },        /* p1 */
 695         {  0x00,  0x00,  0x0f },        /* p2 */
 696         {  0x00,  0x00,  0x09 },        /* p3 */
 697         {  0x00,  0x00,  0x00 },        /* p4 */
 698         {  0x06,  0x00,  0x00 },        /* p5 */
 699         {  0x09,  0x00,  0x00 },        /* p6 */
 700         {  0x06,  0x00,  0x0f },        /* p7 */
 701         {  0x09,  0x00,  0x09 },        /* p8 */
 702         {  0x0c,  0x00,  0x00 },        /* p9 */
 703         {  0x00,  0x00,  0x18 },        /* p10 */
 704 };
 705
 706 /* integrated silicon preliminary equalization values */
 707 static const u8 integrated_preliminary_eq[11][3] = {
 708         /* prec   attn   post */
 709         {  0x00,  0x1e,  0x07 },        /* p0 */
 710         {  0x00,  0x1e,  0x05 },        /* p1 */
 711         {  0x00,  0x1e,  0x06 },        /* p2 */
 712         {  0x00,  0x1e,  0x04 },        /* p3 */
 713         {  0x00,  0x1e,  0x00 },        /* p4 */
 714         {  0x03,  0x1e,  0x00 },        /* p5 */
 715         {  0x04,  0x1e,  0x00 },        /* p6 */
 716         {  0x03,  0x1e,  0x06 },        /* p7 */
 717         {  0x03,  0x1e,  0x04 },        /* p8 */
 718         {  0x05,  0x1e,  0x00 },        /* p9 */
 719         {  0x00,  0x1e,  0x0a },        /* p10 */
 720 };
 721
 722 /* helper to format the value to write to hardware */
 723 #define eq_value(pre, curr, post) \
 724         ((((u32)(pre)) << \
 725                         PCIE_CFG_REG_PL102_GEN3_EQ_PRE_CURSOR_PSET_SHIFT) \
 726         | (((u32)(curr)) << PCIE_CFG_REG_PL102_GEN3_EQ_CURSOR_PSET_SHIFT) \
 727         | (((u32)(post)) << \
 728                 PCIE_CFG_REG_PL102_GEN3_EQ_POST_CURSOR_PSET_SHIFT))
 729
 730 /*
 731  * Load the given EQ preset table into the PCIe hardware.
 732  */
 733 static int load_eq_table(struct hfi1_devdata *dd, const u8 eq[11][3], u8 fs,
 734                          u8 div)
 735 {
 736         struct pci_dev *pdev = dd->pcidev;
 737         u32 hit_error = 0;
 738         u32 violation;
 739         u32 i;
 740         u8 c_minus1, c0, c_plus1;
 741
 742         for (i = 0; i < 11; i++) {
 743                 /* set index */
 744                 pci_write_config_dword(pdev, PCIE_CFG_REG_PL103, i);
 745                 /* write the value */
 746                 c_minus1 = eq[i][PREC] / div;
 747                 c0 = fs - (eq[i][PREC] / div) - (eq[i][POST] / div);
 748                 c_plus1 = eq[i][POST] / div;
 749                 pci_write_config_dword(pdev, PCIE_CFG_REG_PL102,
 750                         eq_value(c_minus1, c0, c_plus1));
 751                 /* check if these coefficients violate EQ rules */
 752                 pci_read_config_dword(dd->pcidev, PCIE_CFG_REG_PL105,
 753                                                                 &violation);
 754                 if (violation
 755                     & PCIE_CFG_REG_PL105_GEN3_EQ_VIOLATE_COEF_RULES_SMASK){
 756                         if (hit_error == 0) {
 757                                 dd_dev_err(dd,
 758                                         "Gen3 EQ Table Coefficient rule violations\n");
 759                                 dd_dev_err(dd, "         prec   attn   post\n");
 760                         }
 761                         dd_dev_err(dd, "   p%02d:   %02x     %02x     %02x\n",
 762                                 i, (u32)eq[i][0], (u32)eq[i][1], (u32)eq[i][2]);
 763                         dd_dev_err(dd, "            %02x     %02x     %02x\n",
 764                                 (u32)c_minus1, (u32)c0, (u32)c_plus1);
 765                         hit_error = 1;
 766                 }
 767         }
 768         if (hit_error)
 769                 return -EINVAL;
 770         return 0;
 771 }
 772
 773 /*
 774  * Steps to be done after the PCIe firmware is downloaded and
 775  * before the SBR for the Pcie Gen3.
 776  * The hardware mutex is already being held.
 777  */
 778 static void pcie_post_steps(struct hfi1_devdata *dd)
 779 {
 780         int i;
 781
 782         set_sbus_fast_mode(dd);
 783         /*
 784          * Write to the PCIe PCSes to set the G3_LOCKED_NEXT bits to 1.
 785          * This avoids a spurious framing error that can otherwise be
 786          * generated by the MAC layer.
 787          *
 788          * Use individual addresses since no broadcast is set up.
 789          */
 790         for (i = 0; i < NUM_PCIE_SERDES; i++) {
 791                 sbus_request(dd, pcie_pcs_addrs[dd->hfi1_id][i],
 792                              0x03, WRITE_SBUS_RECEIVER, 0x00022132);
 793         }
 794
 795         clear_sbus_fast_mode(dd);
 796 }
 797
 798 /*
 799  * Trigger a secondary bus reset (SBR) on ourselves using our parent.
 800  *
 801  * Based on pci_parent_bus_reset() which is not exported by the
 802  * kernel core.
 803  */
 804 static int trigger_sbr(struct hfi1_devdata *dd)
 805 {
 806         struct pci_dev *dev = dd->pcidev;
 807         struct pci_dev *pdev;
 808
 809         /* need a parent */
 810         if (!dev->bus->self) {
 811                 dd_dev_err(dd, "%s: no parent device\n", __func__);
 812                 return -ENOTTY;
 813         }
 814
 815         /* should not be anyone else on the bus */
 816         list_for_each_entry(pdev, &dev->bus->devices, bus_list)
 817                 if (pdev != dev) {
 818                         dd_dev_err(dd,
 819                                 "%s: another device is on the same bus\n",
 820                                 __func__);
 821                         return -ENOTTY;
 822                 }
 823
 824         /*
 825          * A secondary bus reset (SBR) issues a hot reset to our device.
 826          * The following routine does a 1s wait after the reset is dropped
 827          * per PCI Trhfa (recovery time).  PCIe 3.0 section 6.6.1 -
 828          * Conventional Reset, paragraph 3, line 35 also says that a 1s
 829          * delay after a reset is required.  Per spec requirements,
 830          * the link is either working or not after that point.
 831          */
 832         pci_reset_bridge_secondary_bus(dev->bus->self);
 833
 834         return 0;
 835 }
 836
 837 /*
 838  * Write the given gasket interrupt register.
 839  */
 840 static void write_gasket_interrupt(struct hfi1_devdata *dd, int index,
 841                                    u16 code, u16 data)
 842 {
 843         write_csr(dd, ASIC_PCIE_SD_INTRPT_LIST + (index * 8),
 844             (((u64)code << ASIC_PCIE_SD_INTRPT_LIST_INTRPT_CODE_SHIFT)
 845             |((u64)data << ASIC_PCIE_SD_INTRPT_LIST_INTRPT_DATA_SHIFT)));
 846 }
 847
 848 /*
 849  * Tell the gasket logic how to react to the reset.
 850  */
 851 static void arm_gasket_logic(struct hfi1_devdata *dd)
 852 {
 853         u64 reg;
 854
 855         reg = (((u64)1 << dd->hfi1_id)
 856                         << ASIC_PCIE_SD_HOST_CMD_INTRPT_CMD_SHIFT)
 857                 | ((u64)pcie_serdes_broadcast[dd->hfi1_id]
 858                         << ASIC_PCIE_SD_HOST_CMD_SBUS_RCVR_ADDR_SHIFT
 859                 | ASIC_PCIE_SD_HOST_CMD_SBR_MODE_SMASK
 860                 | ((u64)SBR_DELAY_US & ASIC_PCIE_SD_HOST_CMD_TIMER_MASK)
 861                         << ASIC_PCIE_SD_HOST_CMD_TIMER_SHIFT
 862                 );
 863         write_csr(dd, ASIC_PCIE_SD_HOST_CMD, reg);
 864         /* read back to push the write */
 865         read_csr(dd, ASIC_PCIE_SD_HOST_CMD);
 866 }
 867
 868 /*
 869  * Do all the steps needed to transition the PCIe link to Gen3 speed.
 870  */
 871 int do_pcie_gen3_transition(struct hfi1_devdata *dd)
 872 {
 873         struct pci_dev *parent;
 874         u64 fw_ctrl;
 875         u64 reg, therm;
 876         u32 reg32, fs, lf;
 877         u32 status, err;
 878         int ret;
 879         int do_retry, retry_count = 0;
 880         uint default_pset;
 881         u16 target_vector, target_speed;
 882         u16 lnkctl, lnkctl2, vendor;
 883         u8 nsbr = 1;
 884         u8 div;
 885         const u8 (*eq)[3];
 886         int return_error = 0;
 887
 888         /* PCIe Gen3 is for the ASIC only */
 889         if (dd->icode != ICODE_RTL_SILICON)
 890                 return 0;
 891
 892         if (pcie_target == 1) {                 /* target Gen1 */
 893                 target_vector = GEN1_SPEED_VECTOR;
 894                 target_speed = 2500;
 895         } else if (pcie_target == 2) {          /* target Gen2 */
 896                 target_vector = GEN2_SPEED_VECTOR;
 897                 target_speed = 5000;
 898         } else if (pcie_target == 3) {          /* target Gen3 */
 899                 target_vector = GEN3_SPEED_VECTOR;
 900                 target_speed = 8000;
 901         } else {
 902                 /* off or invalid target - skip */
 903                 dd_dev_info(dd, "%s: Skipping PCIe transition\n", __func__);
 904                 return 0;
 905         }
 906
 907         /* if already at target speed, done (unless forced) */
 908         if (dd->lbus_speed == target_speed) {
 909                 dd_dev_info(dd, "%s: PCIe already at gen%d, %s\n", __func__,
 910                         pcie_target,
 911                         pcie_force ? "re-doing anyway" : "skipping");
 912                 if (!pcie_force)
 913                         return 0;
 914         }
 915
 916         /*
 917          * A0 needs an additional SBR
 918          */
 919         if (is_a0(dd))
 920                 nsbr++;
 921
 922         /*
 923          * Do the Gen3 transition.  Steps are those of the PCIe Gen3
 924          * recipe.
 925          */
 926
 927         /* step 1: pcie link working in gen1/gen2 */
 928
 929         /* step 2: if either side is not capable of Gen3, done */
 930         if (pcie_target == 3 && !dd->link_gen3_capable) {
 931                 dd_dev_err(dd, "The PCIe link is not Gen3 capable\n");
 932                 ret = -ENOSYS;
 933                 goto done_no_mutex;
 934         }
 935
 936         /* hold the HW mutex across the firmware download and SBR */
 937         ret = acquire_hw_mutex(dd);
 938         if (ret)
 939                 return ret;
 940
 941         /* make sure thermal polling is not causing interrupts */
 942         therm = read_csr(dd, ASIC_CFG_THERM_POLL_EN);
 943         if (therm) {
 944                 write_csr(dd, ASIC_CFG_THERM_POLL_EN, 0x0);
 945                 msleep(100);
 946                 dd_dev_info(dd, "%s: Disabled therm polling\n",
 947                             __func__);
 948         }
 949
 950 retry:
 951
 952         if (therm) {
 953                 /*
 954                  * toggle SPICO_ENABLE to get back to the state
 955                  * just after the firmware load
 956                  */
 957                 sbus_request(dd, SBUS_MASTER_BROADCAST, 0x01,
 958                         WRITE_SBUS_RECEIVER, 0x00000040);
 959                 sbus_request(dd, SBUS_MASTER_BROADCAST, 0x01,
 960                         WRITE_SBUS_RECEIVER, 0x00000140);
 961         }
 962
 963         /* step 3: download SBus Master firmware */
 964         /* step 4: download PCIe Gen3 SerDes firmware */
 965         dd_dev_info(dd, "%s: downloading firmware\n", __func__);
 966         ret = load_pcie_firmware(dd);
 967         if (ret)
 968                 goto done;
 969
 970         /* step 5: set up device parameter settings */
 971         dd_dev_info(dd, "%s: setting PCIe registers\n", __func__);
 972
 973         /*
 974          * PcieCfgSpcie1 - Link Control 3
 975          * Leave at reset value.  No need to set PerfEq - link equalization
 976          * will be performed automatically after the SBR when the target
 977          * speed is 8GT/s.
 978          */
 979
 980         /* clear all 16 per-lane error bits (PCIe: Lane Error Status) */
 981         pci_write_config_dword(dd->pcidev, PCIE_CFG_SPCIE2, 0xffff);
 982
 983         /* step 5a: Set Synopsys Port Logic registers */
 984
 985         /*
 986          * PcieCfgRegPl2 - Port Force Link
 987          *
 988          * Set the low power field to 0x10 to avoid unnecessary power
 989          * management messages.  All other fields are zero.
 990          */
 991         reg32 = 0x10ul << PCIE_CFG_REG_PL2_LOW_PWR_ENT_CNT_SHIFT;
 992         pci_write_config_dword(dd->pcidev, PCIE_CFG_REG_PL2, reg32);
 993
 994         /*
 995          * PcieCfgRegPl100 - Gen3 Control
 996          *
 997          * turn off PcieCfgRegPl100.Gen3ZRxDcNonCompl
 998          * turn on PcieCfgRegPl100.EqEieosCnt (erratum)
 999          * Everything else zero.
1000          */
1001         reg32 = PCIE_CFG_REG_PL100_EQ_EIEOS_CNT_SMASK;
1002         pci_write_config_dword(dd->pcidev, PCIE_CFG_REG_PL100, reg32);
1003
1004         /*
1005          * PcieCfgRegPl101 - Gen3 EQ FS and LF
1006          * PcieCfgRegPl102 - Gen3 EQ Presets to Coefficients Mapping
1007          * PcieCfgRegPl103 - Gen3 EQ Preset Index
1008          * PcieCfgRegPl105 - Gen3 EQ Status
1009          *
1010          * Give initial EQ settings.
1011          */
1012         if (dd->pcidev->device == PCI_DEVICE_ID_INTEL0) { /* discrete */
1013                 /* 1000mV, FS=24, LF = 8 */
1014                 fs = 24;
1015                 lf = 8;
1016                 div = 3;
1017                 eq = discrete_preliminary_eq;
1018                 default_pset = DEFAULT_DISCRETE_PSET;
1019         } else {
1020                 /* 400mV, FS=29, LF = 9 */
1021                 fs = 29;
1022                 lf = 9;
1023                 div = 1;
1024                 eq = integrated_preliminary_eq;
1025                 default_pset = DEFAULT_MCP_PSET;
1026         }
1027         pci_write_config_dword(dd->pcidev, PCIE_CFG_REG_PL101,
1028                 (fs << PCIE_CFG_REG_PL101_GEN3_EQ_LOCAL_FS_SHIFT)
1029                 | (lf << PCIE_CFG_REG_PL101_GEN3_EQ_LOCAL_LF_SHIFT));
1030         ret = load_eq_table(dd, eq, fs, div);
1031         if (ret)
1032                 goto done;
1033
1034         /*
1035          * PcieCfgRegPl106 - Gen3 EQ Control
1036          *
1037          * Set Gen3EqPsetReqVec, leave other fields 0.
1038          */
1039         if (pcie_pset == UNSET_PSET)
1040                 pcie_pset = default_pset;
1041         if (pcie_pset > 10) {   /* valid range is 0-10, inclusive */
1042                 dd_dev_err(dd, "%s: Invalid Eq Pset %u, setting to %d\n",
1043                         __func__, pcie_pset, default_pset);
1044                 pcie_pset = default_pset;
1045         }
1046         dd_dev_info(dd, "%s: using EQ Pset %u\n", __func__, pcie_pset);
1047         pci_write_config_dword(dd->pcidev, PCIE_CFG_REG_PL106,
1048                 ((1 << pcie_pset)
1049                         << PCIE_CFG_REG_PL106_GEN3_EQ_PSET_REQ_VEC_SHIFT)
1050                 | PCIE_CFG_REG_PL106_GEN3_EQ_EVAL2MS_DISABLE_SMASK
1051                 | PCIE_CFG_REG_PL106_GEN3_EQ_PHASE23_EXIT_MODE_SMASK);
1052
1053         /*
1054          * step 5b: Do post firmware download steps via SBus
1055          */
1056         dd_dev_info(dd, "%s: doing pcie post steps\n", __func__);
1057         pcie_post_steps(dd);
1058
1059         /*
1060          * step 5c: Program gasket interrupts
1061          */
1062         /* set the Rx Bit Rate to REFCLK ratio */
1063         write_gasket_interrupt(dd, 0, 0x0006, 0x0050);
1064         /* disable pCal for PCIe Gen3 RX equalization */
1065         write_gasket_interrupt(dd, 1, 0x0026, 0x5b01);
1066         /*
1067          * Enable iCal for PCIe Gen3 RX equalization, and set which
1068          * evaluation of RX_EQ_EVAL will launch the iCal procedure.
1069          */
1070         write_gasket_interrupt(dd, 2, 0x0026, 0x5202);
1071         /* terminate list */
1072         write_gasket_interrupt(dd, 3, 0x0000, 0x0000);
1073
1074         /*
1075          * step 5d: program XMT margin
1076          * Right now, leave the default alone.  To change, do a
1077          * read-modify-write of:
1078          *      CcePcieCtrl.XmtMargin
1079          *      CcePcieCtrl.XmitMarginOverwriteEnable
1080          */
1081
1082         /* step 5e: disable active state power management (ASPM) */
1083         dd_dev_info(dd, "%s: clearing ASPM\n", __func__);
1084         pcie_capability_read_word(dd->pcidev, PCI_EXP_LNKCTL, &lnkctl);
1085         lnkctl &= ~PCI_EXP_LNKCTL_ASPMC;
1086         pcie_capability_write_word(dd->pcidev, PCI_EXP_LNKCTL, lnkctl);
1087
1088         /*
1089          * step 5f: clear DirectSpeedChange
1090          * PcieCfgRegPl67.DirectSpeedChange must be zero to prevent the
1091          * change in the speed target from starting before we are ready.
1092          * This field defaults to 0 and we are not changing it, so nothing
1093          * needs to be done.
1094          */
1095
1096         /* step 5g: Set target link speed */
1097         /*
1098          * Set target link speed to be target on both device and parent.
1099          * On setting the parent: Some system BIOSs "helpfully" set the
1100          * parent target speed to Gen2 to match the ASIC's initial speed.
1101          * We can set the target Gen3 because we have already checked
1102          * that it is Gen3 capable earlier.
1103          */
1104         dd_dev_info(dd, "%s: setting parent target link speed\n", __func__);
1105         parent = dd->pcidev->bus->self;
1106         pcie_capability_read_word(parent, PCI_EXP_LNKCTL2, &lnkctl2);
1107         dd_dev_info(dd, "%s: ..old link control2: 0x%x\n", __func__,
1108                 (u32)lnkctl2);
1109         /* only write to parent if target is not as high as ours */
1110         if ((lnkctl2 & LNKCTL2_TARGET_LINK_SPEED_MASK) < target_vector) {
1111                 lnkctl2 &= ~LNKCTL2_TARGET_LINK_SPEED_MASK;
1112                 lnkctl2 |= target_vector;
1113                 dd_dev_info(dd, "%s: ..new link control2: 0x%x\n", __func__,
1114                         (u32)lnkctl2);
1115                 pcie_capability_write_word(parent, PCI_EXP_LNKCTL2, lnkctl2);
1116         } else {
1117                 dd_dev_info(dd, "%s: ..target speed is OK\n", __func__);
1118         }
1119
1120         dd_dev_info(dd, "%s: setting target link speed\n", __func__);
1121         pcie_capability_read_word(dd->pcidev, PCI_EXP_LNKCTL2, &lnkctl2);
1122         dd_dev_info(dd, "%s: ..old link control2: 0x%x\n", __func__,
1123                 (u32)lnkctl2);
1124         lnkctl2 &= ~LNKCTL2_TARGET_LINK_SPEED_MASK;
1125         lnkctl2 |= target_vector;
1126         dd_dev_info(dd, "%s: ..new link control2: 0x%x\n", __func__,
1127                 (u32)lnkctl2);
1128         pcie_capability_write_word(dd->pcidev, PCI_EXP_LNKCTL2, lnkctl2);
1129
1130         /* step 5h: arm gasket logic */
1131         /* hold DC in reset across the SBR */
1132         write_csr(dd, CCE_DC_CTRL, CCE_DC_CTRL_DC_RESET_SMASK);
1133         (void) read_csr(dd, CCE_DC_CTRL); /* DC reset hold */
1134         /* save firmware control across the SBR */
1135         fw_ctrl = read_csr(dd, MISC_CFG_FW_CTRL);
1136
1137         dd_dev_info(dd, "%s: arming gasket logic\n", __func__);
1138         arm_gasket_logic(dd);
1139
1140         /*
1141          * step 6: quiesce PCIe link
1142          * The chip has already been reset, so there will be no traffic
1143          * from the chip.  Linux has no easy way to enforce that it will
1144          * not try to access the device, so we just need to hope it doesn't
1145          * do it while we are doing the reset.
1146          */
1147
1148         /*
1149          * step 7: initiate the secondary bus reset (SBR)
1150          * step 8: hardware brings the links back up
1151          * step 9: wait for link speed transition to be complete
1152          */
1153         dd_dev_info(dd, "%s: calling trigger_sbr\n", __func__);
1154         ret = trigger_sbr(dd);
1155         if (ret)
1156                 goto done;
1157
1158         /* step 10: decide what to do next */
1159
1160         /* check if we can read PCI space */
1161         ret = pci_read_config_word(dd->pcidev, PCI_VENDOR_ID, &vendor);
1162         if (ret) {
1163                 dd_dev_info(dd,
1164                         "%s: read of VendorID failed after SBR, err %d\n",
1165                         __func__, ret);
1166                 return_error = 1;
1167                 goto done;
1168         }
1169         if (vendor == 0xffff) {
1170                 dd_dev_info(dd, "%s: VendorID is all 1s after SBR\n", __func__);
1171                 return_error = 1;
1172                 ret = -EIO;
1173                 goto done;
1174         }
1175
1176         /* restore PCI space registers we know were reset */
1177         dd_dev_info(dd, "%s: calling restore_pci_variables\n", __func__);
1178         restore_pci_variables(dd);
1179         /* restore firmware control */
1180         write_csr(dd, MISC_CFG_FW_CTRL, fw_ctrl);
1181
1182         /*
1183          * Check the gasket block status.
1184          *
1185          * This is the first CSR read after the SBR.  If the read returns
1186          * all 1s (fails), the link did not make it back.
1187          *
1188          * Once we're sure we can read and write, clear the DC reset after
1189          * the SBR.  Then check for any per-lane errors. Then look over
1190          * the status.
1191          */
1192         reg = read_csr(dd, ASIC_PCIE_SD_HOST_STATUS);
1193         dd_dev_info(dd, "%s: gasket block status: 0x%llx\n", __func__, reg);
1194         if (reg == ~0ull) {     /* PCIe read failed/timeout */
1195                 dd_dev_err(dd, "SBR failed - unable to read from device\n");
1196                 return_error = 1;
1197                 ret = -ENOSYS;
1198                 goto done;
1199         }
1200
1201         /* clear the DC reset */
1202         write_csr(dd, CCE_DC_CTRL, 0);
1203
1204         /* Set the LED off */
1205         if (is_a0(dd))
1206                 setextled(dd, 0);
1207
1208         /* check for any per-lane errors */
1209         pci_read_config_dword(dd->pcidev, PCIE_CFG_SPCIE2, &reg32);
1210         dd_dev_info(dd, "%s: per-lane errors: 0x%x\n", __func__, reg32);
1211
1212         /* extract status, look for our HFI */
1213         status = (reg >> ASIC_PCIE_SD_HOST_STATUS_FW_DNLD_STS_SHIFT)
1214                         & ASIC_PCIE_SD_HOST_STATUS_FW_DNLD_STS_MASK;
1215         if ((status & (1 << dd->hfi1_id)) == 0) {
1216                 dd_dev_err(dd,
1217                         "%s: gasket status 0x%x, expecting 0x%x\n",
1218                         __func__, status, 1 << dd->hfi1_id);
1219                 ret = -EIO;
1220                 goto done;
1221         }
1222
1223         /* extract error */
1224         err = (reg >> ASIC_PCIE_SD_HOST_STATUS_FW_DNLD_ERR_SHIFT)
1225                 & ASIC_PCIE_SD_HOST_STATUS_FW_DNLD_ERR_MASK;
1226         if (err) {
1227                 dd_dev_err(dd, "%s: gasket error %d\n", __func__, err);
1228                 ret = -EIO;
1229                 goto done;
1230         }
1231
1232         /* update our link information cache */
1233         update_lbus_info(dd);
1234         dd_dev_info(dd, "%s: new speed and width: %s\n", __func__,
1235                 dd->lbus_info);
1236
1237         if (dd->lbus_speed != target_speed) { /* not target */
1238                 /* maybe retry */
1239                 do_retry = retry_count < pcie_retry;
1240                 dd_dev_err(dd, "PCIe link speed did not switch to Gen%d%s\n",
1241                         pcie_target, do_retry ? ", retrying" : "");
1242                 retry_count++;
1243                 if (do_retry) {
1244                         msleep(100); /* allow time to settle */
1245                         goto retry;
1246                 }
1247                 ret = -EIO;
1248         }
1249
1250 done:
1251         if (therm) {
1252                 write_csr(dd, ASIC_CFG_THERM_POLL_EN, 0x1);
1253                 msleep(100);
1254                 dd_dev_info(dd, "%s: Re-enable therm polling\n",
1255                             __func__);
1256         }
1257         release_hw_mutex(dd);
1258 done_no_mutex:
1259         /* return no error if it is OK to be at current speed */
1260         if (ret && !return_error) {
1261                 dd_dev_err(dd, "Proceeding at current speed PCIe speed\n");
1262                 ret = 0;
1263         }
1264
1265         dd_dev_info(dd, "%s: done\n", __func__);
1266         return ret;
1267 }