drivers/spi/spi-rspi.c

   1 /*
   2  * SH RSPI driver
   3  *
   4  * Copyright (C) 2012, 2013  Renesas Solutions Corp.
   5  * Copyright (C) 2014 Glider bvba
   6  *
   7  * Based on spi-sh.c:
   8  * Copyright (C) 2011 Renesas Solutions Corp.
   9  *
  10  * This program is free software; you can redistribute it and/or modify
  11  * it under the terms of the GNU General Public License as published by
  12  * the Free Software Foundation; version 2 of the License.
  13  *
  14  * This program is distributed in the hope that it will be useful,
  15  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  16  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  17  * GNU General Public License for more details.
  18  */
  19
  20 #include <linux/module.h>
  21 #include <linux/kernel.h>
  22 #include <linux/sched.h>
  23 #include <linux/errno.h>
  24 #include <linux/interrupt.h>
  25 #include <linux/platform_device.h>
  26 #include <linux/io.h>
  27 #include <linux/clk.h>
  28 #include <linux/dmaengine.h>
  29 #include <linux/dma-mapping.h>
  30 #include <linux/of_device.h>
  31 #include <linux/pm_runtime.h>
  32 #include <linux/sh_dma.h>
  33 #include <linux/spi/spi.h>
  34 #include <linux/spi/rspi.h>
  35
  36 #define RSPI_SPCR               0x00    /* Control Register */
  37 #define RSPI_SSLP               0x01    /* Slave Select Polarity Register */
  38 #define RSPI_SPPCR              0x02    /* Pin Control Register */
  39 #define RSPI_SPSR               0x03    /* Status Register */
  40 #define RSPI_SPDR               0x04    /* Data Register */
  41 #define RSPI_SPSCR              0x08    /* Sequence Control Register */
  42 #define RSPI_SPSSR              0x09    /* Sequence Status Register */
  43 #define RSPI_SPBR               0x0a    /* Bit Rate Register */
  44 #define RSPI_SPDCR              0x0b    /* Data Control Register */
  45 #define RSPI_SPCKD              0x0c    /* Clock Delay Register */
  46 #define RSPI_SSLND              0x0d    /* Slave Select Negation Delay Register */
  47 #define RSPI_SPND               0x0e    /* Next-Access Delay Register */
  48 #define RSPI_SPCR2              0x0f    /* Control Register 2 (SH only) */
  49 #define RSPI_SPCMD0             0x10    /* Command Register 0 */
  50 #define RSPI_SPCMD1             0x12    /* Command Register 1 */
  51 #define RSPI_SPCMD2             0x14    /* Command Register 2 */
  52 #define RSPI_SPCMD3             0x16    /* Command Register 3 */
  53 #define RSPI_SPCMD4             0x18    /* Command Register 4 */
  54 #define RSPI_SPCMD5             0x1a    /* Command Register 5 */
  55 #define RSPI_SPCMD6             0x1c    /* Command Register 6 */
  56 #define RSPI_SPCMD7             0x1e    /* Command Register 7 */
  57 #define RSPI_SPCMD(i)           (RSPI_SPCMD0 + (i) * 2)
  58 #define RSPI_NUM_SPCMD          8
  59 #define RSPI_RZ_NUM_SPCMD       4
  60 #define QSPI_NUM_SPCMD          4
  61
  62 /* RSPI on RZ only */
  63 #define RSPI_SPBFCR             0x20    /* Buffer Control Register */
  64 #define RSPI_SPBFDR             0x22    /* Buffer Data Count Setting Register */
  65
  66 /* QSPI only */
  67 #define QSPI_SPBFCR             0x18    /* Buffer Control Register */
  68 #define QSPI_SPBDCR             0x1a    /* Buffer Data Count Register */
  69 #define QSPI_SPBMUL0            0x1c    /* Transfer Data Length Multiplier Setting Register 0 */
  70 #define QSPI_SPBMUL1            0x20    /* Transfer Data Length Multiplier Setting Register 1 */
  71 #define QSPI_SPBMUL2            0x24    /* Transfer Data Length Multiplier Setting Register 2 */
  72 #define QSPI_SPBMUL3            0x28    /* Transfer Data Length Multiplier Setting Register 3 */
  73 #define QSPI_SPBMUL(i)          (QSPI_SPBMUL0 + (i) * 4)
  74
  75 /* SPCR - Control Register */
  76 #define SPCR_SPRIE              0x80    /* Receive Interrupt Enable */
  77 #define SPCR_SPE                0x40    /* Function Enable */
  78 #define SPCR_SPTIE              0x20    /* Transmit Interrupt Enable */
  79 #define SPCR_SPEIE              0x10    /* Error Interrupt Enable */
  80 #define SPCR_MSTR               0x08    /* Master/Slave Mode Select */
  81 #define SPCR_MODFEN             0x04    /* Mode Fault Error Detection Enable */
  82 /* RSPI on SH only */
  83 #define SPCR_TXMD               0x02    /* TX Only Mode (vs. Full Duplex) */
  84 #define SPCR_SPMS               0x01    /* 3-wire Mode (vs. 4-wire) */
  85 /* QSPI on R-Car Gen2 only */
  86 #define SPCR_WSWAP              0x02    /* Word Swap of read-data for DMAC */
  87 #define SPCR_BSWAP              0x01    /* Byte Swap of read-data for DMAC */
  88
  89 /* SSLP - Slave Select Polarity Register */
  90 #define SSLP_SSL1P              0x02    /* SSL1 Signal Polarity Setting */
  91 #define SSLP_SSL0P              0x01    /* SSL0 Signal Polarity Setting */
  92
  93 /* SPPCR - Pin Control Register */
  94 #define SPPCR_MOIFE             0x20    /* MOSI Idle Value Fixing Enable */
  95 #define SPPCR_MOIFV             0x10    /* MOSI Idle Fixed Value */
  96 #define SPPCR_SPOM              0x04
  97 #define SPPCR_SPLP2             0x02    /* Loopback Mode 2 (non-inverting) */
  98 #define SPPCR_SPLP              0x01    /* Loopback Mode (inverting) */
  99
 100 #define SPPCR_IO3FV             0x04    /* Single-/Dual-SPI Mode IO3 Output Fixed Value */
 101 #define SPPCR_IO2FV             0x04    /* Single-/Dual-SPI Mode IO2 Output Fixed Value */
 102
 103 /* SPSR - Status Register */
 104 #define SPSR_SPRF               0x80    /* Receive Buffer Full Flag */
 105 #define SPSR_TEND               0x40    /* Transmit End */
 106 #define SPSR_SPTEF              0x20    /* Transmit Buffer Empty Flag */
 107 #define SPSR_PERF               0x08    /* Parity Error Flag */
 108 #define SPSR_MODF               0x04    /* Mode Fault Error Flag */
 109 #define SPSR_IDLNF              0x02    /* RSPI Idle Flag */
 110 #define SPSR_OVRF               0x01    /* Overrun Error Flag (RSPI only) */
 111
 112 /* SPSCR - Sequence Control Register */
 113 #define SPSCR_SPSLN_MASK        0x07    /* Sequence Length Specification */
 114
 115 /* SPSSR - Sequence Status Register */
 116 #define SPSSR_SPECM_MASK        0x70    /* Command Error Mask */
 117 #define SPSSR_SPCP_MASK         0x07    /* Command Pointer Mask */
 118
 119 /* SPDCR - Data Control Register */
 120 #define SPDCR_TXDMY             0x80    /* Dummy Data Transmission Enable */
 121 #define SPDCR_SPLW1             0x40    /* Access Width Specification (RZ) */
 122 #define SPDCR_SPLW0             0x20    /* Access Width Specification (RZ) */
 123 #define SPDCR_SPLLWORD          (SPDCR_SPLW1 | SPDCR_SPLW0)
 124 #define SPDCR_SPLWORD           SPDCR_SPLW1
 125 #define SPDCR_SPLBYTE           SPDCR_SPLW0
 126 #define SPDCR_SPLW              0x20    /* Access Width Specification (SH) */
 127 #define SPDCR_SPRDTD            0x10    /* Receive Transmit Data Select (SH) */
 128 #define SPDCR_SLSEL1            0x08
 129 #define SPDCR_SLSEL0            0x04
 130 #define SPDCR_SLSEL_MASK        0x0c    /* SSL1 Output Select (SH) */
 131 #define SPDCR_SPFC1             0x02
 132 #define SPDCR_SPFC0             0x01
 133 #define SPDCR_SPFC_MASK         0x03    /* Frame Count Setting (1-4) (SH) */
 134
 135 /* SPCKD - Clock Delay Register */
 136 #define SPCKD_SCKDL_MASK        0x07    /* Clock Delay Setting (1-8) */
 137
 138 /* SSLND - Slave Select Negation Delay Register */
 139 #define SSLND_SLNDL_MASK        0x07    /* SSL Negation Delay Setting (1-8) */
 140
 141 /* SPND - Next-Access Delay Register */
 142 #define SPND_SPNDL_MASK         0x07    /* Next-Access Delay Setting (1-8) */
 143
 144 /* SPCR2 - Control Register 2 */
 145 #define SPCR2_PTE               0x08    /* Parity Self-Test Enable */
 146 #define SPCR2_SPIE              0x04    /* Idle Interrupt Enable */
 147 #define SPCR2_SPOE              0x02    /* Odd Parity Enable (vs. Even) */
 148 #define SPCR2_SPPE              0x01    /* Parity Enable */
 149
 150 /* SPCMDn - Command Registers */
 151 #define SPCMD_SCKDEN            0x8000  /* Clock Delay Setting Enable */
 152 #define SPCMD_SLNDEN            0x4000  /* SSL Negation Delay Setting Enable */
 153 #define SPCMD_SPNDEN            0x2000  /* Next-Access Delay Enable */
 154 #define SPCMD_LSBF              0x1000  /* LSB First */
 155 #define SPCMD_SPB_MASK          0x0f00  /* Data Length Setting */
 156 #define SPCMD_SPB_8_TO_16(bit)  (((bit - 1) << 8) & SPCMD_SPB_MASK)
 157 #define SPCMD_SPB_8BIT          0x0000  /* QSPI only */
 158 #define SPCMD_SPB_16BIT         0x0100
 159 #define SPCMD_SPB_20BIT         0x0000
 160 #define SPCMD_SPB_24BIT         0x0100
 161 #define SPCMD_SPB_32BIT         0x0200
 162 #define SPCMD_SSLKP             0x0080  /* SSL Signal Level Keeping */
 163 #define SPCMD_SPIMOD_MASK       0x0060  /* SPI Operating Mode (QSPI only) */
 164 #define SPCMD_SPIMOD1           0x0040
 165 #define SPCMD_SPIMOD0           0x0020
 166 #define SPCMD_SPIMOD_SINGLE     0
 167 #define SPCMD_SPIMOD_DUAL       SPCMD_SPIMOD0
 168 #define SPCMD_SPIMOD_QUAD       SPCMD_SPIMOD1
 169 #define SPCMD_SPRW              0x0010  /* SPI Read/Write Access (Dual/Quad) */
 170 #define SPCMD_SSLA_MASK         0x0030  /* SSL Assert Signal Setting (RSPI) */
 171 #define SPCMD_BRDV_MASK         0x000c  /* Bit Rate Division Setting */
 172 #define SPCMD_CPOL              0x0002  /* Clock Polarity Setting */
 173 #define SPCMD_CPHA              0x0001  /* Clock Phase Setting */
 174
 175 /* SPBFCR - Buffer Control Register */
 176 #define SPBFCR_TXRST            0x80    /* Transmit Buffer Data Reset */
 177 #define SPBFCR_RXRST            0x40    /* Receive Buffer Data Reset */
 178 #define SPBFCR_TXTRG_MASK       0x30    /* Transmit Buffer Data Triggering Number */
 179 #define SPBFCR_RXTRG_MASK       0x07    /* Receive Buffer Data Triggering Number */
 180 /* QSPI on R-Car Gen2 */
 181 #define SPBFCR_TXTRG_1B         0x00    /* 31 bytes (1 byte available) */
 182 #define SPBFCR_TXTRG_32B        0x30    /* 0 byte (32 bytes available) */
 183 #define SPBFCR_RXTRG_1B         0x00    /* 1 byte (31 bytes available) */
 184 #define SPBFCR_RXTRG_32B        0x07    /* 32 bytes (0 byte available) */
 185
 186 #define QSPI_BUFFER_SIZE        32u
 187
 188 struct rspi_data {
 189         void __iomem *addr;
 190         u32 max_speed_hz;
 191         struct spi_master *master;
 192         wait_queue_head_t wait;
 193         struct clk *clk;
 194         u16 spcmd;
 195         u8 spsr;
 196         u8 sppcr;
 197         int rx_irq, tx_irq;
 198         const struct spi_ops *ops;
 199
 200         unsigned dma_callbacked:1;
 201         unsigned byte_access:1;
 202 };
 203
 204 static void rspi_write8(const struct rspi_data *rspi, u8 data, u16 offset)
 205 {
 206         iowrite8(data, rspi->addr + offset);
 207 }
 208
 209 static void rspi_write16(const struct rspi_data *rspi, u16 data, u16 offset)
 210 {
 211         iowrite16(data, rspi->addr + offset);
 212 }
 213
 214 static void rspi_write32(const struct rspi_data *rspi, u32 data, u16 offset)
 215 {
 216         iowrite32(data, rspi->addr + offset);
 217 }
 218
 219 static u8 rspi_read8(const struct rspi_data *rspi, u16 offset)
 220 {
 221         return ioread8(rspi->addr + offset);
 222 }
 223
 224 static u16 rspi_read16(const struct rspi_data *rspi, u16 offset)
 225 {
 226         return ioread16(rspi->addr + offset);
 227 }
 228
 229 static void rspi_write_data(const struct rspi_data *rspi, u16 data)
 230 {
 231         if (rspi->byte_access)
 232                 rspi_write8(rspi, data, RSPI_SPDR);
 233         else /* 16 bit */
 234                 rspi_write16(rspi, data, RSPI_SPDR);
 235 }
 236
 237 static u16 rspi_read_data(const struct rspi_data *rspi)
 238 {
 239         if (rspi->byte_access)
 240                 return rspi_read8(rspi, RSPI_SPDR);
 241         else /* 16 bit */
 242                 return rspi_read16(rspi, RSPI_SPDR);
 243 }
 244
 245 /* optional functions */
 246 struct spi_ops {
 247         int (*set_config_register)(struct rspi_data *rspi, int access_size);
 248         int (*transfer_one)(struct spi_master *master, struct spi_device *spi,
 249                             struct spi_transfer *xfer);
 250         u16 mode_bits;
 251         u16 flags;
 252         u16 fifo_size;
 253 };
 254
 255 /*
 256  * functions for RSPI on legacy SH
 257  */
 258 static int rspi_set_config_register(struct rspi_data *rspi, int access_size)
 259 {
 260         int spbr;
 261
 262         /* Sets output mode, MOSI signal, and (optionally) loopback */
 263         rspi_write8(rspi, rspi->sppcr, RSPI_SPPCR);
 264
 265         /* Sets transfer bit rate */
 266         spbr = DIV_ROUND_UP(clk_get_rate(rspi->clk),
 267                             2 * rspi->max_speed_hz) - 1;
 268         rspi_write8(rspi, clamp(spbr, 0, 255), RSPI_SPBR);
 269
 270         /* Disable dummy transmission, set 16-bit word access, 1 frame */
 271         rspi_write8(rspi, 0, RSPI_SPDCR);
 272         rspi->byte_access = 0;
 273
 274         /* Sets RSPCK, SSL, next-access delay value */
 275         rspi_write8(rspi, 0x00, RSPI_SPCKD);
 276         rspi_write8(rspi, 0x00, RSPI_SSLND);
 277         rspi_write8(rspi, 0x00, RSPI_SPND);
 278
 279         /* Sets parity, interrupt mask */
 280         rspi_write8(rspi, 0x00, RSPI_SPCR2);
 281
 282         /* Resets sequencer */
 283         rspi_write8(rspi, 0, RSPI_SPSCR);
 284         rspi->spcmd |= SPCMD_SPB_8_TO_16(access_size);
 285         rspi_write16(rspi, rspi->spcmd, RSPI_SPCMD0);
 286
 287         /* Sets RSPI mode */
 288         rspi_write8(rspi, SPCR_MSTR, RSPI_SPCR);
 289
 290         return 0;
 291 }
 292
 293 /*
 294  * functions for RSPI on RZ
 295  */
 296 static int rspi_rz_set_config_register(struct rspi_data *rspi, int access_size)
 297 {
 298         int spbr;
 299         int div = 0;
 300         unsigned long clksrc;
 301
 302         /* Sets output mode, MOSI signal, and (optionally) loopback */
 303         rspi_write8(rspi, rspi->sppcr, RSPI_SPPCR);
 304
 305         clksrc = clk_get_rate(rspi->clk);
 306         while (div < 3) {
 307                 if (rspi->max_speed_hz >= clksrc/4) /* 4=(CLK/2)/2 */
 308                         break;
 309                 div++;
 310                 clksrc /= 2;
 311         }
 312
 313         /* Sets transfer bit rate */
 314         spbr = DIV_ROUND_UP(clksrc, 2 * rspi->max_speed_hz) - 1;
 315         rspi_write8(rspi, clamp(spbr, 0, 255), RSPI_SPBR);
 316         rspi->spcmd |= div << 2;
 317
 318         /* Disable dummy transmission, set byte access */
 319         rspi_write8(rspi, SPDCR_SPLBYTE, RSPI_SPDCR);
 320         rspi->byte_access = 1;
 321
 322         /* Sets RSPCK, SSL, next-access delay value */
 323         rspi_write8(rspi, 0x00, RSPI_SPCKD);
 324         rspi_write8(rspi, 0x00, RSPI_SSLND);
 325         rspi_write8(rspi, 0x00, RSPI_SPND);
 326
 327         /* Resets sequencer */
 328         rspi_write8(rspi, 0, RSPI_SPSCR);
 329         rspi->spcmd |= SPCMD_SPB_8_TO_16(access_size);
 330         rspi_write16(rspi, rspi->spcmd, RSPI_SPCMD0);
 331
 332         /* Sets RSPI mode */
 333         rspi_write8(rspi, SPCR_MSTR, RSPI_SPCR);
 334
 335         return 0;
 336 }
 337
 338 /*
 339  * functions for QSPI
 340  */
 341 static int qspi_set_config_register(struct rspi_data *rspi, int access_size)
 342 {
 343         int spbr;
 344
 345         /* Sets output mode, MOSI signal, and (optionally) loopback */
 346         rspi_write8(rspi, rspi->sppcr, RSPI_SPPCR);
 347
 348         /* Sets transfer bit rate */
 349         spbr = DIV_ROUND_UP(clk_get_rate(rspi->clk), 2 * rspi->max_speed_hz);
 350         rspi_write8(rspi, clamp(spbr, 0, 255), RSPI_SPBR);
 351
 352         /* Disable dummy transmission, set byte access */
 353         rspi_write8(rspi, 0, RSPI_SPDCR);
 354         rspi->byte_access = 1;
 355
 356         /* Sets RSPCK, SSL, next-access delay value */
 357         rspi_write8(rspi, 0x00, RSPI_SPCKD);
 358         rspi_write8(rspi, 0x00, RSPI_SSLND);
 359         rspi_write8(rspi, 0x00, RSPI_SPND);
 360
 361         /* Data Length Setting */
 362         if (access_size == 8)
 363                 rspi->spcmd |= SPCMD_SPB_8BIT;
 364         else if (access_size == 16)
 365                 rspi->spcmd |= SPCMD_SPB_16BIT;
 366         else
 367                 rspi->spcmd |= SPCMD_SPB_32BIT;
 368
 369         rspi->spcmd |= SPCMD_SCKDEN | SPCMD_SLNDEN | SPCMD_SPNDEN;
 370
 371         /* Resets transfer data length */
 372         rspi_write32(rspi, 0, QSPI_SPBMUL0);
 373
 374         /* Resets transmit and receive buffer */
 375         rspi_write8(rspi, SPBFCR_TXRST | SPBFCR_RXRST, QSPI_SPBFCR);
 376         /* Sets buffer to allow normal operation */
 377         rspi_write8(rspi, 0x00, QSPI_SPBFCR);
 378
 379         /* Resets sequencer */
 380         rspi_write8(rspi, 0, RSPI_SPSCR);
 381         rspi_write16(rspi, rspi->spcmd, RSPI_SPCMD0);
 382
 383         /* Enables SPI function in master mode */
 384         rspi_write8(rspi, SPCR_SPE | SPCR_MSTR, RSPI_SPCR);
 385
 386         return 0;
 387 }
 388
 389 static void qspi_update(const struct rspi_data *rspi, u8 mask, u8 val, u8 reg)
 390 {
 391         u8 data;
 392
 393         data = rspi_read8(rspi, reg);
 394         data &= ~mask;
 395         data |= (val & mask);
 396         rspi_write8(rspi, data, reg);
 397 }
 398
 399 static unsigned int qspi_set_send_trigger(struct rspi_data *rspi,
 400                                           unsigned int len)
 401 {
 402         unsigned int n;
 403
 404         n = min(len, QSPI_BUFFER_SIZE);
 405
 406         if (len >= QSPI_BUFFER_SIZE) {
 407                 /* sets triggering number to 32 bytes */
 408                 qspi_update(rspi, SPBFCR_TXTRG_MASK,
 409                              SPBFCR_TXTRG_32B, QSPI_SPBFCR);
 410         } else {
 411                 /* sets triggering number to 1 byte */
 412                 qspi_update(rspi, SPBFCR_TXTRG_MASK,
 413                              SPBFCR_TXTRG_1B, QSPI_SPBFCR);
 414         }
 415
 416         return n;
 417 }
 418
 419 static void qspi_set_receive_trigger(struct rspi_data *rspi, unsigned int len)
 420 {
 421         unsigned int n;
 422
 423         n = min(len, QSPI_BUFFER_SIZE);
 424
 425         if (len >= QSPI_BUFFER_SIZE) {
 426                 /* sets triggering number to 32 bytes */
 427                 qspi_update(rspi, SPBFCR_RXTRG_MASK,
 428                              SPBFCR_RXTRG_32B, QSPI_SPBFCR);
 429         } else {
 430                 /* sets triggering number to 1 byte */
 431                 qspi_update(rspi, SPBFCR_RXTRG_MASK,
 432                              SPBFCR_RXTRG_1B, QSPI_SPBFCR);
 433         }
 434 }
 435
 436 #define set_config_register(spi, n) spi->ops->set_config_register(spi, n)
 437
 438 static void rspi_enable_irq(const struct rspi_data *rspi, u8 enable)
 439 {
 440         rspi_write8(rspi, rspi_read8(rspi, RSPI_SPCR) | enable, RSPI_SPCR);
 441 }
 442
 443 static void rspi_disable_irq(const struct rspi_data *rspi, u8 disable)
 444 {
 445         rspi_write8(rspi, rspi_read8(rspi, RSPI_SPCR) & ~disable, RSPI_SPCR);
 446 }
 447
 448 static int rspi_wait_for_interrupt(struct rspi_data *rspi, u8 wait_mask,
 449                                    u8 enable_bit)
 450 {
 451         int ret;
 452
 453         rspi->spsr = rspi_read8(rspi, RSPI_SPSR);
 454         if (rspi->spsr & wait_mask)
 455                 return 0;
 456
 457         rspi_enable_irq(rspi, enable_bit);
 458         ret = wait_event_timeout(rspi->wait, rspi->spsr & wait_mask, HZ);
 459         if (ret == 0 && !(rspi->spsr & wait_mask))
 460                 return -ETIMEDOUT;
 461
 462         return 0;
 463 }
 464
 465 static inline int rspi_wait_for_tx_empty(struct rspi_data *rspi)
 466 {
 467         return rspi_wait_for_interrupt(rspi, SPSR_SPTEF, SPCR_SPTIE);
 468 }
 469
 470 static inline int rspi_wait_for_rx_full(struct rspi_data *rspi)
 471 {
 472         return rspi_wait_for_interrupt(rspi, SPSR_SPRF, SPCR_SPRIE);
 473 }
 474
 475 static int rspi_data_out(struct rspi_data *rspi, u8 data)
 476 {
 477         int error = rspi_wait_for_tx_empty(rspi);
 478         if (error < 0) {
 479                 dev_err(&rspi->master->dev, "transmit timeout\n");
 480                 return error;
 481         }
 482         rspi_write_data(rspi, data);
 483         return 0;
 484 }
 485
 486 static int rspi_data_in(struct rspi_data *rspi)
 487 {
 488         int error;
 489         u8 data;
 490
 491         error = rspi_wait_for_rx_full(rspi);
 492         if (error < 0) {
 493                 dev_err(&rspi->master->dev, "receive timeout\n");
 494                 return error;
 495         }
 496         data = rspi_read_data(rspi);
 497         return data;
 498 }
 499
 500 static int rspi_pio_transfer(struct rspi_data *rspi, const u8 *tx, u8 *rx,
 501                              unsigned int n)
 502 {
 503         while (n-- > 0) {
 504                 if (tx) {
 505                         int ret = rspi_data_out(rspi, *tx++);
 506                         if (ret < 0)
 507                                 return ret;
 508                 }
 509                 if (rx) {
 510                         int ret = rspi_data_in(rspi);
 511                         if (ret < 0)
 512                                 return ret;
 513                         *rx++ = ret;
 514                 }
 515         }
 516
 517         return 0;
 518 }
 519
 520 static void rspi_dma_complete(void *arg)
 521 {
 522         struct rspi_data *rspi = arg;
 523
 524         rspi->dma_callbacked = 1;
 525         wake_up_interruptible(&rspi->wait);
 526 }
 527
 528 static int rspi_dma_transfer(struct rspi_data *rspi, struct sg_table *tx,
 529                              struct sg_table *rx)
 530 {
 531         struct dma_async_tx_descriptor *desc_tx = NULL, *desc_rx = NULL;
 532         u8 irq_mask = 0;
 533         unsigned int other_irq = 0;
 534         dma_cookie_t cookie;
 535         int ret;
 536
 537         /* First prepare and submit the DMA request(s), as this may fail */
 538         if (rx) {
 539                 desc_rx = dmaengine_prep_slave_sg(rspi->master->dma_rx,
 540                                         rx->sgl, rx->nents, DMA_FROM_DEVICE,
 541                                         DMA_PREP_INTERRUPT | DMA_CTRL_ACK);
 542                 if (!desc_rx) {
 543                         ret = -EAGAIN;
 544                         goto no_dma_rx;
 545                 }
 546
 547                 desc_rx->callback = rspi_dma_complete;
 548                 desc_rx->callback_param = rspi;
 549                 cookie = dmaengine_submit(desc_rx);
 550                 if (dma_submit_error(cookie)) {
 551                         ret = cookie;
 552                         goto no_dma_rx;
 553                 }
 554
 555                 irq_mask |= SPCR_SPRIE;
 556         }
 557
 558         if (tx) {
 559                 desc_tx = dmaengine_prep_slave_sg(rspi->master->dma_tx,
 560                                         tx->sgl, tx->nents, DMA_TO_DEVICE,
 561                                         DMA_PREP_INTERRUPT | DMA_CTRL_ACK);
 562                 if (!desc_tx) {
 563                         ret = -EAGAIN;
 564                         goto no_dma_tx;
 565                 }
 566
 567                 if (rx) {
 568                         /* No callback */
 569                         desc_tx->callback = NULL;
 570                 } else {
 571                         desc_tx->callback = rspi_dma_complete;
 572                         desc_tx->callback_param = rspi;
 573                 }
 574                 cookie = dmaengine_submit(desc_tx);
 575                 if (dma_submit_error(cookie)) {
 576                         ret = cookie;
 577                         goto no_dma_tx;
 578                 }
 579
 580                 irq_mask |= SPCR_SPTIE;
 581         }
 582
 583         /*
 584          * DMAC needs SPxIE, but if SPxIE is set, the IRQ routine will be
 585          * called. So, this driver disables the IRQ while DMA transfer.
 586          */
 587         if (tx)
 588                 disable_irq(other_irq = rspi->tx_irq);
 589         if (rx && rspi->rx_irq != other_irq)
 590                 disable_irq(rspi->rx_irq);
 591
 592         rspi_enable_irq(rspi, irq_mask);
 593         rspi->dma_callbacked = 0;
 594
 595         /* Now start DMA */
 596         if (rx)
 597                 dma_async_issue_pending(rspi->master->dma_rx);
 598         if (tx)
 599                 dma_async_issue_pending(rspi->master->dma_tx);
 600
 601         ret = wait_event_interruptible_timeout(rspi->wait,
 602                                                rspi->dma_callbacked, HZ);
 603         if (ret > 0 && rspi->dma_callbacked) {
 604                 ret = 0;
 605         } else {
 606                 if (!ret) {
 607                         dev_err(&rspi->master->dev, "DMA timeout\n");
 608                         ret = -ETIMEDOUT;
 609                 }
 610                 if (tx)
 611                         dmaengine_terminate_all(rspi->master->dma_tx);
 612                 if (rx)
 613                         dmaengine_terminate_all(rspi->master->dma_rx);
 614         }
 615
 616         rspi_disable_irq(rspi, irq_mask);
 617
 618         if (tx)
 619                 enable_irq(rspi->tx_irq);
 620         if (rx && rspi->rx_irq != other_irq)
 621                 enable_irq(rspi->rx_irq);
 622
 623         return ret;
 624
 625 no_dma_tx:
 626         if (rx)
 627                 dmaengine_terminate_all(rspi->master->dma_rx);
 628 no_dma_rx:
 629         if (ret == -EAGAIN) {
 630                 pr_warn_once("%s %s: DMA not available, falling back to PIO\n",
 631                              dev_driver_string(&rspi->master->dev),
 632                              dev_name(&rspi->master->dev));
 633         }
 634         return ret;
 635 }
 636
 637 static void rspi_receive_init(const struct rspi_data *rspi)
 638 {
 639         u8 spsr;
 640
 641         spsr = rspi_read8(rspi, RSPI_SPSR);
 642         if (spsr & SPSR_SPRF)
 643                 rspi_read_data(rspi);   /* dummy read */
 644         if (spsr & SPSR_OVRF)
 645                 rspi_write8(rspi, rspi_read8(rspi, RSPI_SPSR) & ~SPSR_OVRF,
 646                             RSPI_SPSR);
 647 }
 648
 649 static void rspi_rz_receive_init(const struct rspi_data *rspi)
 650 {
 651         rspi_receive_init(rspi);
 652         rspi_write8(rspi, SPBFCR_TXRST | SPBFCR_RXRST, RSPI_SPBFCR);
 653         rspi_write8(rspi, 0, RSPI_SPBFCR);
 654 }
 655
 656 static void qspi_receive_init(const struct rspi_data *rspi)
 657 {
 658         u8 spsr;
 659
 660         spsr = rspi_read8(rspi, RSPI_SPSR);
 661         if (spsr & SPSR_SPRF)
 662                 rspi_read_data(rspi);   /* dummy read */
 663         rspi_write8(rspi, SPBFCR_TXRST | SPBFCR_RXRST, QSPI_SPBFCR);
 664         rspi_write8(rspi, 0, QSPI_SPBFCR);
 665 }
 666
 667 static bool __rspi_can_dma(const struct rspi_data *rspi,
 668                            const struct spi_transfer *xfer)
 669 {
 670         return xfer->len > rspi->ops->fifo_size;
 671 }
 672
 673 static bool rspi_can_dma(struct spi_master *master, struct spi_device *spi,
 674                          struct spi_transfer *xfer)
 675 {
 676         struct rspi_data *rspi = spi_master_get_devdata(master);
 677
 678         return __rspi_can_dma(rspi, xfer);
 679 }
 680
 681 static int rspi_dma_check_then_transfer(struct rspi_data *rspi,
 682                                          struct spi_transfer *xfer)
 683 {
 684         if (!rspi->master->can_dma || !__rspi_can_dma(rspi, xfer))
 685                 return -EAGAIN;
 686
 687         /* rx_buf can be NULL on RSPI on SH in TX-only Mode */
 688         return rspi_dma_transfer(rspi, &xfer->tx_sg,
 689                                 xfer->rx_buf ? &xfer->rx_sg : NULL);
 690 }
 691
 692 static int rspi_common_transfer(struct rspi_data *rspi,
 693                                 struct spi_transfer *xfer)
 694 {
 695         int ret;
 696
 697         ret = rspi_dma_check_then_transfer(rspi, xfer);
 698         if (ret != -EAGAIN)
 699                 return ret;
 700
 701         ret = rspi_pio_transfer(rspi, xfer->tx_buf, xfer->rx_buf, xfer->len);
 702         if (ret < 0)
 703                 return ret;
 704
 705         /* Wait for the last transmission */
 706         rspi_wait_for_tx_empty(rspi);
 707
 708         return 0;
 709 }
 710
 711 static int rspi_transfer_one(struct spi_master *master, struct spi_device *spi,
 712                              struct spi_transfer *xfer)
 713 {
 714         struct rspi_data *rspi = spi_master_get_devdata(master);
 715         u8 spcr;
 716
 717         spcr = rspi_read8(rspi, RSPI_SPCR);
 718         if (xfer->rx_buf) {
 719                 rspi_receive_init(rspi);
 720                 spcr &= ~SPCR_TXMD;
 721         } else {
 722                 spcr |= SPCR_TXMD;
 723         }
 724         rspi_write8(rspi, spcr, RSPI_SPCR);
 725
 726         return rspi_common_transfer(rspi, xfer);
 727 }
 728
 729 static int rspi_rz_transfer_one(struct spi_master *master,
 730                                 struct spi_device *spi,
 731                                 struct spi_transfer *xfer)
 732 {
 733         struct rspi_data *rspi = spi_master_get_devdata(master);
 734
 735         rspi_rz_receive_init(rspi);
 736
 737         return rspi_common_transfer(rspi, xfer);
 738 }
 739
 740 static int qspi_trigger_transfer_out_in(struct rspi_data *rspi, const u8 *tx,
 741                                         u8 *rx, unsigned int len)
 742 {
 743         unsigned int i, n;
 744         int ret;
 745
 746         while (len > 0) {
 747                 n = qspi_set_send_trigger(rspi, len);
 748                 qspi_set_receive_trigger(rspi, len);
 749                 if (n == QSPI_BUFFER_SIZE) {
 750                         ret = rspi_wait_for_tx_empty(rspi);
 751                         if (ret < 0) {
 752                                 dev_err(&rspi->master->dev, "transmit timeout\n");
 753                                 return ret;
 754                         }
 755                         for (i = 0; i < n; i++)
 756                                 rspi_write_data(rspi, *tx++);
 757
 758                         ret = rspi_wait_for_rx_full(rspi);
 759                         if (ret < 0) {
 760                                 dev_err(&rspi->master->dev, "receive timeout\n");
 761                                 return ret;
 762                         }
 763                         for (i = 0; i < n; i++)
 764                                 *rx++ = rspi_read_data(rspi);
 765                 } else {
 766                         ret = rspi_pio_transfer(rspi, tx, rx, n);
 767                         if (ret < 0)
 768                                 return ret;
 769                 }
 770                 len -= n;
 771         }
 772
 773         return 0;
 774 }
 775
 776 static int qspi_transfer_out_in(struct rspi_data *rspi,
 777                                 struct spi_transfer *xfer)
 778 {
 779         int ret;
 780
 781         qspi_receive_init(rspi);
 782
 783         ret = rspi_dma_check_then_transfer(rspi, xfer);
 784         if (ret != -EAGAIN)
 785                 return ret;
 786
 787         return qspi_trigger_transfer_out_in(rspi, xfer->tx_buf,
 788                                             xfer->rx_buf, xfer->len);
 789 }
 790
 791 static int qspi_transfer_out(struct rspi_data *rspi, struct spi_transfer *xfer)
 792 {
 793         int ret;
 794
 795         if (rspi->master->can_dma && __rspi_can_dma(rspi, xfer)) {
 796                 ret = rspi_dma_transfer(rspi, &xfer->tx_sg, NULL);
 797                 if (ret != -EAGAIN)
 798                         return ret;
 799         }
 800
 801         ret = rspi_pio_transfer(rspi, xfer->tx_buf, NULL, xfer->len);
 802         if (ret < 0)
 803                 return ret;
 804
 805         /* Wait for the last transmission */
 806         rspi_wait_for_tx_empty(rspi);
 807
 808         return 0;
 809 }
 810
 811 static int qspi_transfer_in(struct rspi_data *rspi, struct spi_transfer *xfer)
 812 {
 813         if (rspi->master->can_dma && __rspi_can_dma(rspi, xfer)) {
 814                 int ret = rspi_dma_transfer(rspi, NULL, &xfer->rx_sg);
 815                 if (ret != -EAGAIN)
 816                         return ret;
 817         }
 818
 819         return rspi_pio_transfer(rspi, NULL, xfer->rx_buf, xfer->len);
 820 }
 821
 822 static int qspi_transfer_one(struct spi_master *master, struct spi_device *spi,
 823                              struct spi_transfer *xfer)
 824 {
 825         struct rspi_data *rspi = spi_master_get_devdata(master);
 826
 827         if (spi->mode & SPI_LOOP) {
 828                 return qspi_transfer_out_in(rspi, xfer);
 829         } else if (xfer->tx_nbits > SPI_NBITS_SINGLE) {
 830                 /* Quad or Dual SPI Write */
 831                 return qspi_transfer_out(rspi, xfer);
 832         } else if (xfer->rx_nbits > SPI_NBITS_SINGLE) {
 833                 /* Quad or Dual SPI Read */
 834                 return qspi_transfer_in(rspi, xfer);
 835         } else {
 836                 /* Single SPI Transfer */
 837                 return qspi_transfer_out_in(rspi, xfer);
 838         }
 839 }
 840
 841 static int rspi_setup(struct spi_device *spi)
 842 {
 843         struct rspi_data *rspi = spi_master_get_devdata(spi->master);
 844
 845         rspi->max_speed_hz = spi->max_speed_hz;
 846
 847         rspi->spcmd = SPCMD_SSLKP;
 848         if (spi->mode & SPI_CPOL)
 849                 rspi->spcmd |= SPCMD_CPOL;
 850         if (spi->mode & SPI_CPHA)
 851                 rspi->spcmd |= SPCMD_CPHA;
 852
 853         /* CMOS output mode and MOSI signal from previous transfer */
 854         rspi->sppcr = 0;
 855         if (spi->mode & SPI_LOOP)
 856                 rspi->sppcr |= SPPCR_SPLP;
 857
 858         set_config_register(rspi, 8);
 859
 860         return 0;
 861 }
 862
 863 static u16 qspi_transfer_mode(const struct spi_transfer *xfer)
 864 {
 865         if (xfer->tx_buf)
 866                 switch (xfer->tx_nbits) {
 867                 case SPI_NBITS_QUAD:
 868                         return SPCMD_SPIMOD_QUAD;
 869                 case SPI_NBITS_DUAL:
 870                         return SPCMD_SPIMOD_DUAL;
 871                 default:
 872                         return 0;
 873                 }
 874         if (xfer->rx_buf)
 875                 switch (xfer->rx_nbits) {
 876                 case SPI_NBITS_QUAD:
 877                         return SPCMD_SPIMOD_QUAD | SPCMD_SPRW;
 878                 case SPI_NBITS_DUAL:
 879                         return SPCMD_SPIMOD_DUAL | SPCMD_SPRW;
 880                 default:
 881                         return 0;
 882                 }
 883
 884         return 0;
 885 }
 886
 887 static int qspi_setup_sequencer(struct rspi_data *rspi,
 888                                 const struct spi_message *msg)
 889 {
 890         const struct spi_transfer *xfer;
 891         unsigned int i = 0, len = 0;
 892         u16 current_mode = 0xffff, mode;
 893
 894         list_for_each_entry(xfer, &msg->transfers, transfer_list) {
 895                 mode = qspi_transfer_mode(xfer);
 896                 if (mode == current_mode) {
 897                         len += xfer->len;
 898                         continue;
 899                 }
 900
 901                 /* Transfer mode change */
 902                 if (i) {
 903                         /* Set transfer data length of previous transfer */
 904                         rspi_write32(rspi, len, QSPI_SPBMUL(i - 1));
 905                 }
 906
 907                 if (i >= QSPI_NUM_SPCMD) {
 908                         dev_err(&msg->spi->dev,
 909                                 "Too many different transfer modes");
 910                         return -EINVAL;
 911                 }
 912
 913                 /* Program transfer mode for this transfer */
 914                 rspi_write16(rspi, rspi->spcmd | mode, RSPI_SPCMD(i));
 915                 current_mode = mode;
 916                 len = xfer->len;
 917                 i++;
 918         }
 919         if (i) {
 920                 /* Set final transfer data length and sequence length */
 921                 rspi_write32(rspi, len, QSPI_SPBMUL(i - 1));
 922                 rspi_write8(rspi, i - 1, RSPI_SPSCR);
 923         }
 924
 925         return 0;
 926 }
 927
 928 static int rspi_prepare_message(struct spi_master *master,
 929                                 struct spi_message *msg)
 930 {
 931         struct rspi_data *rspi = spi_master_get_devdata(master);
 932         int ret;
 933
 934         if (msg->spi->mode &
 935             (SPI_TX_DUAL | SPI_TX_QUAD | SPI_RX_DUAL | SPI_RX_QUAD)) {
 936                 /* Setup sequencer for messages with multiple transfer modes */
 937                 ret = qspi_setup_sequencer(rspi, msg);
 938                 if (ret < 0)
 939                         return ret;
 940         }
 941
 942         /* Enable SPI function in master mode */
 943         rspi_write8(rspi, rspi_read8(rspi, RSPI_SPCR) | SPCR_SPE, RSPI_SPCR);
 944         return 0;
 945 }
 946
 947 static int rspi_unprepare_message(struct spi_master *master,
 948                                   struct spi_message *msg)
 949 {
 950         struct rspi_data *rspi = spi_master_get_devdata(master);
 951
 952         /* Disable SPI function */
 953         rspi_write8(rspi, rspi_read8(rspi, RSPI_SPCR) & ~SPCR_SPE, RSPI_SPCR);
 954
 955         /* Reset sequencer for Single SPI Transfers */
 956         rspi_write16(rspi, rspi->spcmd, RSPI_SPCMD0);
 957         rspi_write8(rspi, 0, RSPI_SPSCR);
 958         return 0;
 959 }
 960
 961 static irqreturn_t rspi_irq_mux(int irq, void *_sr)
 962 {
 963         struct rspi_data *rspi = _sr;
 964         u8 spsr;
 965         irqreturn_t ret = IRQ_NONE;
 966         u8 disable_irq = 0;
 967
 968         rspi->spsr = spsr = rspi_read8(rspi, RSPI_SPSR);
 969         if (spsr & SPSR_SPRF)
 970                 disable_irq |= SPCR_SPRIE;
 971         if (spsr & SPSR_SPTEF)
 972                 disable_irq |= SPCR_SPTIE;
 973
 974         if (disable_irq) {
 975                 ret = IRQ_HANDLED;
 976                 rspi_disable_irq(rspi, disable_irq);
 977                 wake_up(&rspi->wait);
 978         }
 979
 980         return ret;
 981 }
 982
 983 static irqreturn_t rspi_irq_rx(int irq, void *_sr)
 984 {
 985         struct rspi_data *rspi = _sr;
 986         u8 spsr;
 987
 988         rspi->spsr = spsr = rspi_read8(rspi, RSPI_SPSR);
 989         if (spsr & SPSR_SPRF) {
 990                 rspi_disable_irq(rspi, SPCR_SPRIE);
 991                 wake_up(&rspi->wait);
 992                 return IRQ_HANDLED;
 993         }
 994
 995         return 0;
 996 }
 997
 998 static irqreturn_t rspi_irq_tx(int irq, void *_sr)
 999 {
1000         struct rspi_data *rspi = _sr;
1001         u8 spsr;
1002
1003         rspi->spsr = spsr = rspi_read8(rspi, RSPI_SPSR);
1004         if (spsr & SPSR_SPTEF) {
1005                 rspi_disable_irq(rspi, SPCR_SPTIE);
1006                 wake_up(&rspi->wait);
1007                 return IRQ_HANDLED;
1008         }
1009
1010         return 0;
1011 }
1012
1013 static struct dma_chan *rspi_request_dma_chan(struct device *dev,
1014                                               enum dma_transfer_direction dir,
1015                                               unsigned int id,
1016                                               dma_addr_t port_addr)
1017 {
1018         dma_cap_mask_t mask;
1019         struct dma_chan *chan;
1020         struct dma_slave_config cfg;
1021         int ret;
1022
1023         dma_cap_zero(mask);
1024         dma_cap_set(DMA_SLAVE, mask);
1025
1026         chan = dma_request_slave_channel_compat(mask, shdma_chan_filter,
1027                                 (void *)(unsigned long)id, dev,
1028                                 dir == DMA_MEM_TO_DEV ? "tx" : "rx");
1029         if (!chan) {
1030                 dev_warn(dev, "dma_request_slave_channel_compat failed\n");
1031                 return NULL;
1032         }
1033
1034         memset(&cfg, 0, sizeof(cfg));
1035         cfg.direction = dir;
1036         if (dir == DMA_MEM_TO_DEV) {
1037                 cfg.dst_addr = port_addr;
1038                 cfg.dst_addr_width = DMA_SLAVE_BUSWIDTH_1_BYTE;
1039         } else {
1040                 cfg.src_addr = port_addr;
1041                 cfg.src_addr_width = DMA_SLAVE_BUSWIDTH_1_BYTE;
1042         }
1043
1044         ret = dmaengine_slave_config(chan, &cfg);
1045         if (ret) {
1046                 dev_warn(dev, "dmaengine_slave_config failed %d\n", ret);
1047                 dma_release_channel(chan);
1048                 return NULL;
1049         }
1050
1051         return chan;
1052 }
1053
1054 static int rspi_request_dma(struct device *dev, struct spi_master *master,
1055                             const struct resource *res)
1056 {
1057         const struct rspi_plat_data *rspi_pd = dev_get_platdata(dev);
1058         unsigned int dma_tx_id, dma_rx_id;
1059
1060         if (dev->of_node) {
1061                 /* In the OF case we will get the slave IDs from the DT */
1062                 dma_tx_id = 0;
1063                 dma_rx_id = 0;
1064         } else if (rspi_pd && rspi_pd->dma_tx_id && rspi_pd->dma_rx_id) {
1065                 dma_tx_id = rspi_pd->dma_tx_id;
1066                 dma_rx_id = rspi_pd->dma_rx_id;
1067         } else {
1068                 /* The driver assumes no error. */
1069                 return 0;
1070         }
1071
1072         master->dma_tx = rspi_request_dma_chan(dev, DMA_MEM_TO_DEV, dma_tx_id,
1073                                                res->start + RSPI_SPDR);
1074         if (!master->dma_tx)
1075                 return -ENODEV;
1076
1077         master->dma_rx = rspi_request_dma_chan(dev, DMA_DEV_TO_MEM, dma_rx_id,
1078                                                res->start + RSPI_SPDR);
1079         if (!master->dma_rx) {
1080                 dma_release_channel(master->dma_tx);
1081                 master->dma_tx = NULL;
1082                 return -ENODEV;
1083         }
1084
1085         master->can_dma = rspi_can_dma;
1086         dev_info(dev, "DMA available");
1087         return 0;
1088 }
1089
1090 static void rspi_release_dma(struct spi_master *master)
1091 {
1092         if (master->dma_tx)
1093                 dma_release_channel(master->dma_tx);
1094         if (master->dma_rx)
1095                 dma_release_channel(master->dma_rx);
1096 }
1097
1098 static int rspi_remove(struct platform_device *pdev)
1099 {
1100         struct rspi_data *rspi = platform_get_drvdata(pdev);
1101
1102         rspi_release_dma(rspi->master);
1103         pm_runtime_disable(&pdev->dev);
1104
1105         return 0;
1106 }
1107
1108 static const struct spi_ops rspi_ops = {
1109         .set_config_register =  rspi_set_config_register,
1110         .transfer_one =         rspi_transfer_one,
1111         .mode_bits =            SPI_CPHA | SPI_CPOL | SPI_LOOP,
1112         .flags =                SPI_MASTER_MUST_TX,
1113         .fifo_size =            8,
1114 };
1115
1116 static const struct spi_ops rspi_rz_ops = {
1117         .set_config_register =  rspi_rz_set_config_register,
1118         .transfer_one =         rspi_rz_transfer_one,
1119         .mode_bits =            SPI_CPHA | SPI_CPOL | SPI_LOOP,
1120         .flags =                SPI_MASTER_MUST_RX | SPI_MASTER_MUST_TX,
1121         .fifo_size =            8,      /* 8 for TX, 32 for RX */
1122 };
1123
1124 static const struct spi_ops qspi_ops = {
1125         .set_config_register =  qspi_set_config_register,
1126         .transfer_one =         qspi_transfer_one,
1127         .mode_bits =            SPI_CPHA | SPI_CPOL | SPI_LOOP |
1128                                 SPI_TX_DUAL | SPI_TX_QUAD |
1129                                 SPI_RX_DUAL | SPI_RX_QUAD,
1130         .flags =                SPI_MASTER_MUST_RX | SPI_MASTER_MUST_TX,
1131         .fifo_size =            32,
1132 };
1133
1134 #ifdef CONFIG_OF
1135 static const struct of_device_id rspi_of_match[] = {
1136         /* RSPI on legacy SH */
1137         { .compatible = "renesas,rspi", .data = &rspi_ops },
1138         /* RSPI on RZ/A1H */
1139         { .compatible = "renesas,rspi-rz", .data = &rspi_rz_ops },
1140         /* QSPI on R-Car Gen2 */
1141         { .compatible = "renesas,qspi", .data = &qspi_ops },
1142         { /* sentinel */ }
1143 };
1144
1145 MODULE_DEVICE_TABLE(of, rspi_of_match);
1146
1147 static int rspi_parse_dt(struct device *dev, struct spi_master *master)
1148 {
1149         u32 num_cs;
1150         int error;
1151
1152         /* Parse DT properties */
1153         error = of_property_read_u32(dev->of_node, "num-cs", &num_cs);
1154         if (error) {
1155                 dev_err(dev, "of_property_read_u32 num-cs failed %d\n", error);
1156                 return error;
1157         }
1158
1159         master->num_chipselect = num_cs;
1160         return 0;
1161 }
1162 #else
1163 #define rspi_of_match   NULL
1164 static inline int rspi_parse_dt(struct device *dev, struct spi_master *master)
1165 {
1166         return -EINVAL;
1167 }
1168 #endif /* CONFIG_OF */
1169
1170 static int rspi_request_irq(struct device *dev, unsigned int irq,
1171                             irq_handler_t handler, const char *suffix,
1172                             void *dev_id)
1173 {
1174         const char *name = devm_kasprintf(dev, GFP_KERNEL, "%s:%s",
1175                                           dev_name(dev), suffix);
1176         if (!name)
1177                 return -ENOMEM;
1178
1179         return devm_request_irq(dev, irq, handler, 0, name, dev_id);
1180 }
1181
1182 static int rspi_probe(struct platform_device *pdev)
1183 {
1184         struct resource *res;
1185         struct spi_master *master;
1186         struct rspi_data *rspi;
1187         int ret;
1188         const struct of_device_id *of_id;
1189         const struct rspi_plat_data *rspi_pd;
1190         const struct spi_ops *ops;
1191
1192         master = spi_alloc_master(&pdev->dev, sizeof(struct rspi_data));
1193         if (master == NULL) {
1194                 dev_err(&pdev->dev, "spi_alloc_master error.\n");
1195                 return -ENOMEM;
1196         }
1197
1198         of_id = of_match_device(rspi_of_match, &pdev->dev);
1199         if (of_id) {
1200                 ops = of_id->data;
1201                 ret = rspi_parse_dt(&pdev->dev, master);
1202                 if (ret)
1203                         goto error1;
1204         } else {
1205                 ops = (struct spi_ops *)pdev->id_entry->driver_data;
1206                 rspi_pd = dev_get_platdata(&pdev->dev);
1207                 if (rspi_pd && rspi_pd->num_chipselect)
1208                         master->num_chipselect = rspi_pd->num_chipselect;
1209                 else
1210                         master->num_chipselect = 2; /* default */
1211         }
1212
1213         /* ops parameter check */
1214         if (!ops->set_config_register) {
1215                 dev_err(&pdev->dev, "there is no set_config_register\n");
1216                 ret = -ENODEV;
1217                 goto error1;
1218         }
1219
1220         rspi = spi_master_get_devdata(master);
1221         platform_set_drvdata(pdev, rspi);
1222         rspi->ops = ops;
1223         rspi->master = master;
1224
1225         res = platform_get_resource(pdev, IORESOURCE_MEM, 0);
1226         rspi->addr = devm_ioremap_resource(&pdev->dev, res);
1227         if (IS_ERR(rspi->addr)) {
1228                 ret = PTR_ERR(rspi->addr);
1229                 goto error1;
1230         }
1231
1232         rspi->clk = devm_clk_get(&pdev->dev, NULL);
1233         if (IS_ERR(rspi->clk)) {
1234                 dev_err(&pdev->dev, "cannot get clock\n");
1235                 ret = PTR_ERR(rspi->clk);
1236                 goto error1;
1237         }
1238
1239         pm_runtime_enable(&pdev->dev);
1240
1241         init_waitqueue_head(&rspi->wait);
1242
1243         master->bus_num = pdev->id;
1244         master->setup = rspi_setup;
1245         master->auto_runtime_pm = true;
1246         master->transfer_one = ops->transfer_one;
1247         master->prepare_message = rspi_prepare_message;
1248         master->unprepare_message = rspi_unprepare_message;
1249         master->mode_bits = ops->mode_bits;
1250         master->flags = ops->flags;
1251         master->dev.of_node = pdev->dev.of_node;
1252
1253         ret = platform_get_irq_byname(pdev, "rx");
1254         if (ret < 0) {
1255                 ret = platform_get_irq_byname(pdev, "mux");
1256                 if (ret < 0)
1257                         ret = platform_get_irq(pdev, 0);
1258                 if (ret >= 0)
1259                         rspi->rx_irq = rspi->tx_irq = ret;
1260         } else {
1261                 rspi->rx_irq = ret;
1262                 ret = platform_get_irq_byname(pdev, "tx");
1263                 if (ret >= 0)
1264                         rspi->tx_irq = ret;
1265         }
1266         if (ret < 0) {
1267                 dev_err(&pdev->dev, "platform_get_irq error\n");
1268                 goto error2;
1269         }
1270
1271         if (rspi->rx_irq == rspi->tx_irq) {
1272                 /* Single multiplexed interrupt */
1273                 ret = rspi_request_irq(&pdev->dev, rspi->rx_irq, rspi_irq_mux,
1274                                        "mux", rspi);
1275         } else {
1276                 /* Multi-interrupt mode, only SPRI and SPTI are used */
1277                 ret = rspi_request_irq(&pdev->dev, rspi->rx_irq, rspi_irq_rx,
1278                                        "rx", rspi);
1279                 if (!ret)
1280                         ret = rspi_request_irq(&pdev->dev, rspi->tx_irq,
1281                                                rspi_irq_tx, "tx", rspi);
1282         }
1283         if (ret < 0) {
1284                 dev_err(&pdev->dev, "request_irq error\n");
1285                 goto error2;
1286         }
1287
1288         ret = rspi_request_dma(&pdev->dev, master, res);
1289         if (ret < 0)
1290                 dev_warn(&pdev->dev, "DMA not available, using PIO\n");
1291
1292         ret = devm_spi_register_master(&pdev->dev, master);
1293         if (ret < 0) {
1294                 dev_err(&pdev->dev, "spi_register_master error.\n");
1295                 goto error3;
1296         }
1297
1298         dev_info(&pdev->dev, "probed\n");
1299
1300         return 0;
1301
1302 error3:
1303         rspi_release_dma(master);
1304 error2:
1305         pm_runtime_disable(&pdev->dev);
1306 error1:
1307         spi_master_put(master);
1308
1309         return ret;
1310 }
1311
1312 static const struct platform_device_id spi_driver_ids[] = {
1313         { "rspi",       (kernel_ulong_t)&rspi_ops },
1314         { "rspi-rz",    (kernel_ulong_t)&rspi_rz_ops },
1315         { "qspi",       (kernel_ulong_t)&qspi_ops },
1316         {},
1317 };
1318
1319 MODULE_DEVICE_TABLE(platform, spi_driver_ids);
1320
1321 #ifdef CONFIG_PM_SLEEP
1322 static int rspi_suspend(struct device *dev)
1323 {
1324         struct platform_device *pdev = to_platform_device(dev);
1325         struct rspi_data *rspi = platform_get_drvdata(pdev);
1326
1327         return spi_master_suspend(rspi->master);
1328 }
1329
1330 static int rspi_resume(struct device *dev)
1331 {
1332         struct platform_device *pdev = to_platform_device(dev);
1333         struct rspi_data *rspi = platform_get_drvdata(pdev);
1334
1335         return spi_master_resume(rspi->master);
1336 }
1337
1338 static SIMPLE_DEV_PM_OPS(rspi_pm_ops, rspi_suspend, rspi_resume);
1339 #define DEV_PM_OPS      &rspi_pm_ops
1340 #else
1341 #define DEV_PM_OPS      NULL
1342 #endif /* CONFIG_PM_SLEEP */
1343
1344 static struct platform_driver rspi_driver = {
1345         .probe =        rspi_probe,
1346         .remove =       rspi_remove,
1347         .id_table =     spi_driver_ids,
1348         .driver         = {
1349                 .name = "renesas_spi",
1350                 .pm = DEV_PM_OPS,
1351                 .of_match_table = of_match_ptr(rspi_of_match),
1352         },
1353 };
1354 module_platform_driver(rspi_driver);
1355
1356 MODULE_DESCRIPTION("Renesas RSPI bus driver");
1357 MODULE_LICENSE("GPL v2");
1358 MODULE_AUTHOR("Yoshihiro Shimoda");
1359 MODULE_ALIAS("platform:rspi");