drivers/spi/spi-pxa2xx.c

   1 /*
   2  * Copyright (C) 2005 Stephen Street / StreetFire Sound Labs
   3  * Copyright (C) 2013, Intel Corporation
   4  *
   5  * This program is free software; you can redistribute it and/or modify
   6  * it under the terms of the GNU General Public License as published by
   7  * the Free Software Foundation; either version 2 of the License, or
   8  * (at your option) any later version.
   9  *
  10  * This program is distributed in the hope that it will be useful,
  11  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  12  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  13  * GNU General Public License for more details.
  14  */
  15
  16 #include <linux/bitops.h>
  17 #include <linux/init.h>
  18 #include <linux/module.h>
  19 #include <linux/device.h>
  20 #include <linux/ioport.h>
  21 #include <linux/errno.h>
  22 #include <linux/err.h>
  23 #include <linux/interrupt.h>
  24 #include <linux/kernel.h>
  25 #include <linux/pci.h>
  26 #include <linux/platform_device.h>
  27 #include <linux/spi/pxa2xx_spi.h>
  28 #include <linux/spi/spi.h>
  29 #include <linux/delay.h>
  30 #include <linux/gpio.h>
  31 #include <linux/slab.h>
  32 #include <linux/clk.h>
  33 #include <linux/pm_runtime.h>
  34 #include <linux/acpi.h>
  35
  36 #include "spi-pxa2xx.h"
  37
  38 MODULE_AUTHOR("Stephen Street");
  39 MODULE_DESCRIPTION("PXA2xx SSP SPI Controller");
  40 MODULE_LICENSE("GPL");
  41 MODULE_ALIAS("platform:pxa2xx-spi");
  42
  43 #define TIMOUT_DFLT             1000
  44
  45 /*
  46  * for testing SSCR1 changes that require SSP restart, basically
  47  * everything except the service and interrupt enables, the pxa270 developer
  48  * manual says only SSCR1_SCFR, SSCR1_SPH, SSCR1_SPO need to be in this
  49  * list, but the PXA255 dev man says all bits without really meaning the
  50  * service and interrupt enables
  51  */
  52 #define SSCR1_CHANGE_MASK (SSCR1_TTELP | SSCR1_TTE | SSCR1_SCFR \
  53                                 | SSCR1_ECRA | SSCR1_ECRB | SSCR1_SCLKDIR \
  54                                 | SSCR1_SFRMDIR | SSCR1_RWOT | SSCR1_TRAIL \
  55                                 | SSCR1_IFS | SSCR1_STRF | SSCR1_EFWR \
  56                                 | SSCR1_RFT | SSCR1_TFT | SSCR1_MWDS \
  57                                 | SSCR1_SPH | SSCR1_SPO | SSCR1_LBM)
  58
  59 #define QUARK_X1000_SSCR1_CHANGE_MASK (QUARK_X1000_SSCR1_STRF   \
  60                                 | QUARK_X1000_SSCR1_EFWR        \
  61                                 | QUARK_X1000_SSCR1_RFT         \
  62                                 | QUARK_X1000_SSCR1_TFT         \
  63                                 | SSCR1_SPH | SSCR1_SPO | SSCR1_LBM)
  64
  65 #define LPSS_GENERAL_REG_RXTO_HOLDOFF_DISABLE   BIT(24)
  66 #define LPSS_CS_CONTROL_SW_MODE                 BIT(0)
  67 #define LPSS_CS_CONTROL_CS_HIGH                 BIT(1)
  68 #define LPSS_CS_CONTROL_CS_SEL_SHIFT            8
  69 #define LPSS_CS_CONTROL_CS_SEL_MASK             (3 << LPSS_CS_CONTROL_CS_SEL_SHIFT)
  70 #define LPSS_CAPS_CS_EN_SHIFT                   9
  71 #define LPSS_CAPS_CS_EN_MASK                    (0xf << LPSS_CAPS_CS_EN_SHIFT)
  72
  73 struct lpss_config {
  74         /* LPSS offset from drv_data->ioaddr */
  75         unsigned offset;
  76         /* Register offsets from drv_data->lpss_base or -1 */
  77         int reg_general;
  78         int reg_ssp;
  79         int reg_cs_ctrl;
  80         int reg_capabilities;
  81         /* FIFO thresholds */
  82         u32 rx_threshold;
  83         u32 tx_threshold_lo;
  84         u32 tx_threshold_hi;
  85 };
  86
  87 /* Keep these sorted with enum pxa_ssp_type */
  88 static const struct lpss_config lpss_platforms[] = {
  89         {       /* LPSS_LPT_SSP */
  90                 .offset = 0x800,
  91                 .reg_general = 0x08,
  92                 .reg_ssp = 0x0c,
  93                 .reg_cs_ctrl = 0x18,
  94                 .reg_capabilities = -1,
  95                 .rx_threshold = 64,
  96                 .tx_threshold_lo = 160,
  97                 .tx_threshold_hi = 224,
  98         },
  99         {       /* LPSS_BYT_SSP */
 100                 .offset = 0x400,
 101                 .reg_general = 0x08,
 102                 .reg_ssp = 0x0c,
 103                 .reg_cs_ctrl = 0x18,
 104                 .reg_capabilities = -1,
 105                 .rx_threshold = 64,
 106                 .tx_threshold_lo = 160,
 107                 .tx_threshold_hi = 224,
 108         },
 109         {       /* LPSS_SPT_SSP */
 110                 .offset = 0x200,
 111                 .reg_general = -1,
 112                 .reg_ssp = 0x20,
 113                 .reg_cs_ctrl = 0x24,
 114                 .reg_capabilities = -1,
 115                 .rx_threshold = 1,
 116                 .tx_threshold_lo = 32,
 117                 .tx_threshold_hi = 56,
 118         },
 119         {       /* LPSS_BXT_SSP */
 120                 .offset = 0x200,
 121                 .reg_general = -1,
 122                 .reg_ssp = 0x20,
 123                 .reg_cs_ctrl = 0x24,
 124                 .reg_capabilities = 0xfc,
 125                 .rx_threshold = 1,
 126                 .tx_threshold_lo = 16,
 127                 .tx_threshold_hi = 48,
 128         },
 129 };
 130
 131 static inline const struct lpss_config
 132 *lpss_get_config(const struct driver_data *drv_data)
 133 {
 134         return &lpss_platforms[drv_data->ssp_type - LPSS_LPT_SSP];
 135 }
 136
 137 static bool is_lpss_ssp(const struct driver_data *drv_data)
 138 {
 139         switch (drv_data->ssp_type) {
 140         case LPSS_LPT_SSP:
 141         case LPSS_BYT_SSP:
 142         case LPSS_SPT_SSP:
 143         case LPSS_BXT_SSP:
 144                 return true;
 145         default:
 146                 return false;
 147         }
 148 }
 149
 150 static bool is_quark_x1000_ssp(const struct driver_data *drv_data)
 151 {
 152         return drv_data->ssp_type == QUARK_X1000_SSP;
 153 }
 154
 155 static u32 pxa2xx_spi_get_ssrc1_change_mask(const struct driver_data *drv_data)
 156 {
 157         switch (drv_data->ssp_type) {
 158         case QUARK_X1000_SSP:
 159                 return QUARK_X1000_SSCR1_CHANGE_MASK;
 160         default:
 161                 return SSCR1_CHANGE_MASK;
 162         }
 163 }
 164
 165 static u32
 166 pxa2xx_spi_get_rx_default_thre(const struct driver_data *drv_data)
 167 {
 168         switch (drv_data->ssp_type) {
 169         case QUARK_X1000_SSP:
 170                 return RX_THRESH_QUARK_X1000_DFLT;
 171         default:
 172                 return RX_THRESH_DFLT;
 173         }
 174 }
 175
 176 static bool pxa2xx_spi_txfifo_full(const struct driver_data *drv_data)
 177 {
 178         u32 mask;
 179
 180         switch (drv_data->ssp_type) {
 181         case QUARK_X1000_SSP:
 182                 mask = QUARK_X1000_SSSR_TFL_MASK;
 183                 break;
 184         default:
 185                 mask = SSSR_TFL_MASK;
 186                 break;
 187         }
 188
 189         return (pxa2xx_spi_read(drv_data, SSSR) & mask) == mask;
 190 }
 191
 192 static void pxa2xx_spi_clear_rx_thre(const struct driver_data *drv_data,
 193                                      u32 *sccr1_reg)
 194 {
 195         u32 mask;
 196
 197         switch (drv_data->ssp_type) {
 198         case QUARK_X1000_SSP:
 199                 mask = QUARK_X1000_SSCR1_RFT;
 200                 break;
 201         default:
 202                 mask = SSCR1_RFT;
 203                 break;
 204         }
 205         *sccr1_reg &= ~mask;
 206 }
 207
 208 static void pxa2xx_spi_set_rx_thre(const struct driver_data *drv_data,
 209                                    u32 *sccr1_reg, u32 threshold)
 210 {
 211         switch (drv_data->ssp_type) {
 212         case QUARK_X1000_SSP:
 213                 *sccr1_reg |= QUARK_X1000_SSCR1_RxTresh(threshold);
 214                 break;
 215         default:
 216                 *sccr1_reg |= SSCR1_RxTresh(threshold);
 217                 break;
 218         }
 219 }
 220
 221 static u32 pxa2xx_configure_sscr0(const struct driver_data *drv_data,
 222                                   u32 clk_div, u8 bits)
 223 {
 224         switch (drv_data->ssp_type) {
 225         case QUARK_X1000_SSP:
 226                 return clk_div
 227                         | QUARK_X1000_SSCR0_Motorola
 228                         | QUARK_X1000_SSCR0_DataSize(bits > 32 ? 8 : bits)
 229                         | SSCR0_SSE;
 230         default:
 231                 return clk_div
 232                         | SSCR0_Motorola
 233                         | SSCR0_DataSize(bits > 16 ? bits - 16 : bits)
 234                         | SSCR0_SSE
 235                         | (bits > 16 ? SSCR0_EDSS : 0);
 236         }
 237 }
 238
 239 /*
 240  * Read and write LPSS SSP private registers. Caller must first check that
 241  * is_lpss_ssp() returns true before these can be called.
 242  */
 243 static u32 __lpss_ssp_read_priv(struct driver_data *drv_data, unsigned offset)
 244 {
 245         WARN_ON(!drv_data->lpss_base);
 246         return readl(drv_data->lpss_base + offset);
 247 }
 248
 249 static void __lpss_ssp_write_priv(struct driver_data *drv_data,
 250                                   unsigned offset, u32 value)
 251 {
 252         WARN_ON(!drv_data->lpss_base);
 253         writel(value, drv_data->lpss_base + offset);
 254 }
 255
 256 /*
 257  * lpss_ssp_setup - perform LPSS SSP specific setup
 258  * @drv_data: pointer to the driver private data
 259  *
 260  * Perform LPSS SSP specific setup. This function must be called first if
 261  * one is going to use LPSS SSP private registers.
 262  */
 263 static void lpss_ssp_setup(struct driver_data *drv_data)
 264 {
 265         const struct lpss_config *config;
 266         u32 value;
 267
 268         config = lpss_get_config(drv_data);
 269         drv_data->lpss_base = drv_data->ioaddr + config->offset;
 270
 271         /* Enable software chip select control */
 272         value = __lpss_ssp_read_priv(drv_data, config->reg_cs_ctrl);
 273         value &= ~(LPSS_CS_CONTROL_SW_MODE | LPSS_CS_CONTROL_CS_HIGH);
 274         value |= LPSS_CS_CONTROL_SW_MODE | LPSS_CS_CONTROL_CS_HIGH;
 275         __lpss_ssp_write_priv(drv_data, config->reg_cs_ctrl, value);
 276
 277         /* Enable multiblock DMA transfers */
 278         if (drv_data->master_info->enable_dma) {
 279                 __lpss_ssp_write_priv(drv_data, config->reg_ssp, 1);
 280
 281                 if (config->reg_general >= 0) {
 282                         value = __lpss_ssp_read_priv(drv_data,
 283                                                      config->reg_general);
 284                         value |= LPSS_GENERAL_REG_RXTO_HOLDOFF_DISABLE;
 285                         __lpss_ssp_write_priv(drv_data,
 286                                               config->reg_general, value);
 287                 }
 288         }
 289 }
 290
 291 static void lpss_ssp_cs_control(struct driver_data *drv_data, bool enable)
 292 {
 293         const struct lpss_config *config;
 294         u32 value, cs;
 295
 296         config = lpss_get_config(drv_data);
 297
 298         value = __lpss_ssp_read_priv(drv_data, config->reg_cs_ctrl);
 299         if (enable) {
 300                 cs = drv_data->cur_msg->spi->chip_select;
 301                 cs <<= LPSS_CS_CONTROL_CS_SEL_SHIFT;
 302                 if (cs != (value & LPSS_CS_CONTROL_CS_SEL_MASK)) {
 303                         /*
 304                          * When switching another chip select output active
 305                          * the output must be selected first and wait 2 ssp_clk
 306                          * cycles before changing state to active. Otherwise
 307                          * a short glitch will occur on the previous chip
 308                          * select since output select is latched but state
 309                          * control is not.
 310                          */
 311                         value &= ~LPSS_CS_CONTROL_CS_SEL_MASK;
 312                         value |= cs;
 313                         __lpss_ssp_write_priv(drv_data,
 314                                               config->reg_cs_ctrl, value);
 315                         ndelay(1000000000 /
 316                                (drv_data->master->max_speed_hz / 2));
 317                 }
 318                 value &= ~LPSS_CS_CONTROL_CS_HIGH;
 319         } else {
 320                 value |= LPSS_CS_CONTROL_CS_HIGH;
 321         }
 322         __lpss_ssp_write_priv(drv_data, config->reg_cs_ctrl, value);
 323 }
 324
 325 static void cs_assert(struct driver_data *drv_data)
 326 {
 327         struct chip_data *chip = drv_data->cur_chip;
 328
 329         if (drv_data->ssp_type == CE4100_SSP) {
 330                 pxa2xx_spi_write(drv_data, SSSR, drv_data->cur_chip->frm);
 331                 return;
 332         }
 333
 334         if (chip->cs_control) {
 335                 chip->cs_control(PXA2XX_CS_ASSERT);
 336                 return;
 337         }
 338
 339         if (gpio_is_valid(chip->gpio_cs)) {
 340                 gpio_set_value(chip->gpio_cs, chip->gpio_cs_inverted);
 341                 return;
 342         }
 343
 344         if (is_lpss_ssp(drv_data))
 345                 lpss_ssp_cs_control(drv_data, true);
 346 }
 347
 348 static void cs_deassert(struct driver_data *drv_data)
 349 {
 350         struct chip_data *chip = drv_data->cur_chip;
 351
 352         if (drv_data->ssp_type == CE4100_SSP)
 353                 return;
 354
 355         if (chip->cs_control) {
 356                 chip->cs_control(PXA2XX_CS_DEASSERT);
 357                 return;
 358         }
 359
 360         if (gpio_is_valid(chip->gpio_cs)) {
 361                 gpio_set_value(chip->gpio_cs, !chip->gpio_cs_inverted);
 362                 return;
 363         }
 364
 365         if (is_lpss_ssp(drv_data))
 366                 lpss_ssp_cs_control(drv_data, false);
 367 }
 368
 369 int pxa2xx_spi_flush(struct driver_data *drv_data)
 370 {
 371         unsigned long limit = loops_per_jiffy << 1;
 372
 373         do {
 374                 while (pxa2xx_spi_read(drv_data, SSSR) & SSSR_RNE)
 375                         pxa2xx_spi_read(drv_data, SSDR);
 376         } while ((pxa2xx_spi_read(drv_data, SSSR) & SSSR_BSY) && --limit);
 377         write_SSSR_CS(drv_data, SSSR_ROR);
 378
 379         return limit;
 380 }
 381
 382 static int null_writer(struct driver_data *drv_data)
 383 {
 384         u8 n_bytes = drv_data->n_bytes;
 385
 386         if (pxa2xx_spi_txfifo_full(drv_data)
 387                 || (drv_data->tx == drv_data->tx_end))
 388                 return 0;
 389
 390         pxa2xx_spi_write(drv_data, SSDR, 0);
 391         drv_data->tx += n_bytes;
 392
 393         return 1;
 394 }
 395
 396 static int null_reader(struct driver_data *drv_data)
 397 {
 398         u8 n_bytes = drv_data->n_bytes;
 399
 400         while ((pxa2xx_spi_read(drv_data, SSSR) & SSSR_RNE)
 401                && (drv_data->rx < drv_data->rx_end)) {
 402                 pxa2xx_spi_read(drv_data, SSDR);
 403                 drv_data->rx += n_bytes;
 404         }
 405
 406         return drv_data->rx == drv_data->rx_end;
 407 }
 408
 409 static int u8_writer(struct driver_data *drv_data)
 410 {
 411         if (pxa2xx_spi_txfifo_full(drv_data)
 412                 || (drv_data->tx == drv_data->tx_end))
 413                 return 0;
 414
 415         pxa2xx_spi_write(drv_data, SSDR, *(u8 *)(drv_data->tx));
 416         ++drv_data->tx;
 417
 418         return 1;
 419 }
 420
 421 static int u8_reader(struct driver_data *drv_data)
 422 {
 423         while ((pxa2xx_spi_read(drv_data, SSSR) & SSSR_RNE)
 424                && (drv_data->rx < drv_data->rx_end)) {
 425                 *(u8 *)(drv_data->rx) = pxa2xx_spi_read(drv_data, SSDR);
 426                 ++drv_data->rx;
 427         }
 428
 429         return drv_data->rx == drv_data->rx_end;
 430 }
 431
 432 static int u16_writer(struct driver_data *drv_data)
 433 {
 434         if (pxa2xx_spi_txfifo_full(drv_data)
 435                 || (drv_data->tx == drv_data->tx_end))
 436                 return 0;
 437
 438         pxa2xx_spi_write(drv_data, SSDR, *(u16 *)(drv_data->tx));
 439         drv_data->tx += 2;
 440
 441         return 1;
 442 }
 443
 444 static int u16_reader(struct driver_data *drv_data)
 445 {
 446         while ((pxa2xx_spi_read(drv_data, SSSR) & SSSR_RNE)
 447                && (drv_data->rx < drv_data->rx_end)) {
 448                 *(u16 *)(drv_data->rx) = pxa2xx_spi_read(drv_data, SSDR);
 449                 drv_data->rx += 2;
 450         }
 451
 452         return drv_data->rx == drv_data->rx_end;
 453 }
 454
 455 static int u32_writer(struct driver_data *drv_data)
 456 {
 457         if (pxa2xx_spi_txfifo_full(drv_data)
 458                 || (drv_data->tx == drv_data->tx_end))
 459                 return 0;
 460
 461         pxa2xx_spi_write(drv_data, SSDR, *(u32 *)(drv_data->tx));
 462         drv_data->tx += 4;
 463
 464         return 1;
 465 }
 466
 467 static int u32_reader(struct driver_data *drv_data)
 468 {
 469         while ((pxa2xx_spi_read(drv_data, SSSR) & SSSR_RNE)
 470                && (drv_data->rx < drv_data->rx_end)) {
 471                 *(u32 *)(drv_data->rx) = pxa2xx_spi_read(drv_data, SSDR);
 472                 drv_data->rx += 4;
 473         }
 474
 475         return drv_data->rx == drv_data->rx_end;
 476 }
 477
 478 void *pxa2xx_spi_next_transfer(struct driver_data *drv_data)
 479 {
 480         struct spi_message *msg = drv_data->cur_msg;
 481         struct spi_transfer *trans = drv_data->cur_transfer;
 482
 483         /* Move to next transfer */
 484         if (trans->transfer_list.next != &msg->transfers) {
 485                 drv_data->cur_transfer =
 486                         list_entry(trans->transfer_list.next,
 487                                         struct spi_transfer,
 488                                         transfer_list);
 489                 return RUNNING_STATE;
 490         } else
 491                 return DONE_STATE;
 492 }
 493
 494 /* caller already set message->status; dma and pio irqs are blocked */
 495 static void giveback(struct driver_data *drv_data)
 496 {
 497         struct spi_transfer* last_transfer;
 498         struct spi_message *msg;
 499
 500         msg = drv_data->cur_msg;
 501         drv_data->cur_msg = NULL;
 502         drv_data->cur_transfer = NULL;
 503
 504         last_transfer = list_last_entry(&msg->transfers, struct spi_transfer,
 505                                         transfer_list);
 506
 507         /* Delay if requested before any change in chip select */
 508         if (last_transfer->delay_usecs)
 509                 udelay(last_transfer->delay_usecs);
 510
 511         /* Drop chip select UNLESS cs_change is true or we are returning
 512          * a message with an error, or next message is for another chip
 513          */
 514         if (!last_transfer->cs_change)
 515                 cs_deassert(drv_data);
 516         else {
 517                 struct spi_message *next_msg;
 518
 519                 /* Holding of cs was hinted, but we need to make sure
 520                  * the next message is for the same chip.  Don't waste
 521                  * time with the following tests unless this was hinted.
 522                  *
 523                  * We cannot postpone this until pump_messages, because
 524                  * after calling msg->complete (below) the driver that
 525                  * sent the current message could be unloaded, which
 526                  * could invalidate the cs_control() callback...
 527                  */
 528
 529                 /* get a pointer to the next message, if any */
 530                 next_msg = spi_get_next_queued_message(drv_data->master);
 531
 532                 /* see if the next and current messages point
 533                  * to the same chip
 534                  */
 535                 if (next_msg && next_msg->spi != msg->spi)
 536                         next_msg = NULL;
 537                 if (!next_msg || msg->state == ERROR_STATE)
 538                         cs_deassert(drv_data);
 539         }
 540
 541         drv_data->cur_chip = NULL;
 542         spi_finalize_current_message(drv_data->master);
 543 }
 544
 545 static void reset_sccr1(struct driver_data *drv_data)
 546 {
 547         struct chip_data *chip = drv_data->cur_chip;
 548         u32 sccr1_reg;
 549
 550         sccr1_reg = pxa2xx_spi_read(drv_data, SSCR1) & ~drv_data->int_cr1;
 551         switch (drv_data->ssp_type) {
 552         case QUARK_X1000_SSP:
 553                 sccr1_reg &= ~QUARK_X1000_SSCR1_RFT;
 554                 break;
 555         default:
 556                 sccr1_reg &= ~SSCR1_RFT;
 557                 break;
 558         }
 559         sccr1_reg |= chip->threshold;
 560         pxa2xx_spi_write(drv_data, SSCR1, sccr1_reg);
 561 }
 562
 563 static void int_error_stop(struct driver_data *drv_data, const char* msg)
 564 {
 565         /* Stop and reset SSP */
 566         write_SSSR_CS(drv_data, drv_data->clear_sr);
 567         reset_sccr1(drv_data);
 568         if (!pxa25x_ssp_comp(drv_data))
 569                 pxa2xx_spi_write(drv_data, SSTO, 0);
 570         pxa2xx_spi_flush(drv_data);
 571         pxa2xx_spi_write(drv_data, SSCR0,
 572                          pxa2xx_spi_read(drv_data, SSCR0) & ~SSCR0_SSE);
 573
 574         dev_err(&drv_data->pdev->dev, "%s\n", msg);
 575
 576         drv_data->cur_msg->state = ERROR_STATE;
 577         tasklet_schedule(&drv_data->pump_transfers);
 578 }
 579
 580 static void int_transfer_complete(struct driver_data *drv_data)
 581 {
 582         /* Stop SSP */
 583         write_SSSR_CS(drv_data, drv_data->clear_sr);
 584         reset_sccr1(drv_data);
 585         if (!pxa25x_ssp_comp(drv_data))
 586                 pxa2xx_spi_write(drv_data, SSTO, 0);
 587
 588         /* Update total byte transferred return count actual bytes read */
 589         drv_data->cur_msg->actual_length += drv_data->len -
 590                                 (drv_data->rx_end - drv_data->rx);
 591
 592         /* Transfer delays and chip select release are
 593          * handled in pump_transfers or giveback
 594          */
 595
 596         /* Move to next transfer */
 597         drv_data->cur_msg->state = pxa2xx_spi_next_transfer(drv_data);
 598
 599         /* Schedule transfer tasklet */
 600         tasklet_schedule(&drv_data->pump_transfers);
 601 }
 602
 603 static irqreturn_t interrupt_transfer(struct driver_data *drv_data)
 604 {
 605         u32 irq_mask = (pxa2xx_spi_read(drv_data, SSCR1) & SSCR1_TIE) ?
 606                        drv_data->mask_sr : drv_data->mask_sr & ~SSSR_TFS;
 607
 608         u32 irq_status = pxa2xx_spi_read(drv_data, SSSR) & irq_mask;
 609
 610         if (irq_status & SSSR_ROR) {
 611                 int_error_stop(drv_data, "interrupt_transfer: fifo overrun");
 612                 return IRQ_HANDLED;
 613         }
 614
 615         if (irq_status & SSSR_TINT) {
 616                 pxa2xx_spi_write(drv_data, SSSR, SSSR_TINT);
 617                 if (drv_data->read(drv_data)) {
 618                         int_transfer_complete(drv_data);
 619                         return IRQ_HANDLED;
 620                 }
 621         }
 622
 623         /* Drain rx fifo, Fill tx fifo and prevent overruns */
 624         do {
 625                 if (drv_data->read(drv_data)) {
 626                         int_transfer_complete(drv_data);
 627                         return IRQ_HANDLED;
 628                 }
 629         } while (drv_data->write(drv_data));
 630
 631         if (drv_data->read(drv_data)) {
 632                 int_transfer_complete(drv_data);
 633                 return IRQ_HANDLED;
 634         }
 635
 636         if (drv_data->tx == drv_data->tx_end) {
 637                 u32 bytes_left;
 638                 u32 sccr1_reg;
 639
 640                 sccr1_reg = pxa2xx_spi_read(drv_data, SSCR1);
 641                 sccr1_reg &= ~SSCR1_TIE;
 642
 643                 /*
 644                  * PXA25x_SSP has no timeout, set up rx threshould for the
 645                  * remaining RX bytes.
 646                  */
 647                 if (pxa25x_ssp_comp(drv_data)) {
 648                         u32 rx_thre;
 649
 650                         pxa2xx_spi_clear_rx_thre(drv_data, &sccr1_reg);
 651
 652                         bytes_left = drv_data->rx_end - drv_data->rx;
 653                         switch (drv_data->n_bytes) {
 654                         case 4:
 655                                 bytes_left >>= 1;
 656                         case 2:
 657                                 bytes_left >>= 1;
 658                         }
 659
 660                         rx_thre = pxa2xx_spi_get_rx_default_thre(drv_data);
 661                         if (rx_thre > bytes_left)
 662                                 rx_thre = bytes_left;
 663
 664                         pxa2xx_spi_set_rx_thre(drv_data, &sccr1_reg, rx_thre);
 665                 }
 666                 pxa2xx_spi_write(drv_data, SSCR1, sccr1_reg);
 667         }
 668
 669         /* We did something */
 670         return IRQ_HANDLED;
 671 }
 672
 673 static irqreturn_t ssp_int(int irq, void *dev_id)
 674 {
 675         struct driver_data *drv_data = dev_id;
 676         u32 sccr1_reg;
 677         u32 mask = drv_data->mask_sr;
 678         u32 status;
 679
 680         /*
 681          * The IRQ might be shared with other peripherals so we must first
 682          * check that are we RPM suspended or not. If we are we assume that
 683          * the IRQ was not for us (we shouldn't be RPM suspended when the
 684          * interrupt is enabled).
 685          */
 686         if (pm_runtime_suspended(&drv_data->pdev->dev))
 687                 return IRQ_NONE;
 688
 689         /*
 690          * If the device is not yet in RPM suspended state and we get an
 691          * interrupt that is meant for another device, check if status bits
 692          * are all set to one. That means that the device is already
 693          * powered off.
 694          */
 695         status = pxa2xx_spi_read(drv_data, SSSR);
 696         if (status == ~0)
 697                 return IRQ_NONE;
 698
 699         sccr1_reg = pxa2xx_spi_read(drv_data, SSCR1);
 700
 701         /* Ignore possible writes if we don't need to write */
 702         if (!(sccr1_reg & SSCR1_TIE))
 703                 mask &= ~SSSR_TFS;
 704
 705         /* Ignore RX timeout interrupt if it is disabled */
 706         if (!(sccr1_reg & SSCR1_TINTE))
 707                 mask &= ~SSSR_TINT;
 708
 709         if (!(status & mask))
 710                 return IRQ_NONE;
 711
 712         if (!drv_data->cur_msg) {
 713
 714                 pxa2xx_spi_write(drv_data, SSCR0,
 715                                  pxa2xx_spi_read(drv_data, SSCR0)
 716                                  & ~SSCR0_SSE);
 717                 pxa2xx_spi_write(drv_data, SSCR1,
 718                                  pxa2xx_spi_read(drv_data, SSCR1)
 719                                  & ~drv_data->int_cr1);
 720                 if (!pxa25x_ssp_comp(drv_data))
 721                         pxa2xx_spi_write(drv_data, SSTO, 0);
 722                 write_SSSR_CS(drv_data, drv_data->clear_sr);
 723
 724                 dev_err(&drv_data->pdev->dev,
 725                         "bad message state in interrupt handler\n");
 726
 727                 /* Never fail */
 728                 return IRQ_HANDLED;
 729         }
 730
 731         return drv_data->transfer_handler(drv_data);
 732 }
 733
 734 /*
 735  * The Quark SPI has an additional 24 bit register (DDS_CLK_RATE) to multiply
 736  * input frequency by fractions of 2^24. It also has a divider by 5.
 737  *
 738  * There are formulas to get baud rate value for given input frequency and
 739  * divider parameters, such as DDS_CLK_RATE and SCR:
 740  *
 741  * Fsys = 200MHz
 742  *
 743  * Fssp = Fsys * DDS_CLK_RATE / 2^24                    (1)
 744  * Baud rate = Fsclk = Fssp / (2 * (SCR + 1))           (2)
 745  *
 746  * DDS_CLK_RATE either 2^n or 2^n / 5.
 747  * SCR is in range 0 .. 255
 748  *
 749  * Divisor = 5^i * 2^j * 2 * k
 750  *       i = [0, 1]      i = 1 iff j = 0 or j > 3
 751  *       j = [0, 23]     j = 0 iff i = 1
 752  *       k = [1, 256]
 753  * Special case: j = 0, i = 1: Divisor = 2 / 5
 754  *
 755  * Accordingly to the specification the recommended values for DDS_CLK_RATE
 756  * are:
 757  *      Case 1:         2^n, n = [0, 23]
 758  *      Case 2:         2^24 * 2 / 5 (0x666666)
 759  *      Case 3:         less than or equal to 2^24 / 5 / 16 (0x33333)
 760  *
 761  * In all cases the lowest possible value is better.
 762  *
 763  * The function calculates parameters for all cases and chooses the one closest
 764  * to the asked baud rate.
 765  */
 766 static unsigned int quark_x1000_get_clk_div(int rate, u32 *dds)
 767 {
 768         unsigned long xtal = 200000000;
 769         unsigned long fref = xtal / 2;          /* mandatory division by 2,
 770                                                    see (2) */
 771                                                 /* case 3 */
 772         unsigned long fref1 = fref / 2;         /* case 1 */
 773         unsigned long fref2 = fref * 2 / 5;     /* case 2 */
 774         unsigned long scale;
 775         unsigned long q, q1, q2;
 776         long r, r1, r2;
 777         u32 mul;
 778
 779         /* Case 1 */
 780
 781         /* Set initial value for DDS_CLK_RATE */
 782         mul = (1 << 24) >> 1;
 783
 784         /* Calculate initial quot */
 785         q1 = DIV_ROUND_UP(fref1, rate);
 786
 787         /* Scale q1 if it's too big */
 788         if (q1 > 256) {
 789                 /* Scale q1 to range [1, 512] */
 790                 scale = fls_long(q1 - 1);
 791                 if (scale > 9) {
 792                         q1 >>= scale - 9;
 793                         mul >>= scale - 9;
 794                 }
 795
 796                 /* Round the result if we have a remainder */
 797                 q1 += q1 & 1;
 798         }
 799
 800         /* Decrease DDS_CLK_RATE as much as we can without loss in precision */
 801         scale = __ffs(q1);
 802         q1 >>= scale;
 803         mul >>= scale;
 804
 805         /* Get the remainder */
 806         r1 = abs(fref1 / (1 << (24 - fls_long(mul))) / q1 - rate);
 807
 808         /* Case 2 */
 809
 810         q2 = DIV_ROUND_UP(fref2, rate);
 811         r2 = abs(fref2 / q2 - rate);
 812
 813         /*
 814          * Choose the best between two: less remainder we have the better. We
 815          * can't go case 2 if q2 is greater than 256 since SCR register can
 816          * hold only values 0 .. 255.
 817          */
 818         if (r2 >= r1 || q2 > 256) {
 819                 /* case 1 is better */
 820                 r = r1;
 821                 q = q1;
 822         } else {
 823                 /* case 2 is better */
 824                 r = r2;
 825                 q = q2;
 826                 mul = (1 << 24) * 2 / 5;
 827         }
 828
 829         /* Check case 3 only if the divisor is big enough */
 830         if (fref / rate >= 80) {
 831                 u64 fssp;
 832                 u32 m;
 833
 834                 /* Calculate initial quot */
 835                 q1 = DIV_ROUND_UP(fref, rate);
 836                 m = (1 << 24) / q1;
 837
 838                 /* Get the remainder */
 839                 fssp = (u64)fref * m;
 840                 do_div(fssp, 1 << 24);
 841                 r1 = abs(fssp - rate);
 842
 843                 /* Choose this one if it suits better */
 844                 if (r1 < r) {
 845                         /* case 3 is better */
 846                         q = 1;
 847                         mul = m;
 848                 }
 849         }
 850
 851         *dds = mul;
 852         return q - 1;
 853 }
 854
 855 static unsigned int ssp_get_clk_div(struct driver_data *drv_data, int rate)
 856 {
 857         unsigned long ssp_clk = drv_data->master->max_speed_hz;
 858         const struct ssp_device *ssp = drv_data->ssp;
 859
 860         rate = min_t(int, ssp_clk, rate);
 861
 862         /*
 863          * Calculate the divisor for the SCR (Serial Clock Rate), avoiding
 864          * that the SSP transmission rate can be greater than the device rate
 865          */
 866         if (ssp->type == PXA25x_SSP || ssp->type == CE4100_SSP)
 867                 return (DIV_ROUND_UP(ssp_clk, 2 * rate) - 1) & 0xff;
 868         else
 869                 return (DIV_ROUND_UP(ssp_clk, rate) - 1)  & 0xfff;
 870 }
 871
 872 static unsigned int pxa2xx_ssp_get_clk_div(struct driver_data *drv_data,
 873                                            int rate)
 874 {
 875         struct chip_data *chip = drv_data->cur_chip;
 876         unsigned int clk_div;
 877
 878         switch (drv_data->ssp_type) {
 879         case QUARK_X1000_SSP:
 880                 clk_div = quark_x1000_get_clk_div(rate, &chip->dds_rate);
 881                 break;
 882         default:
 883                 clk_div = ssp_get_clk_div(drv_data, rate);
 884                 break;
 885         }
 886         return clk_div << 8;
 887 }
 888
 889 static void pump_transfers(unsigned long data)
 890 {
 891         struct driver_data *drv_data = (struct driver_data *)data;
 892         struct spi_message *message = NULL;
 893         struct spi_transfer *transfer = NULL;
 894         struct spi_transfer *previous = NULL;
 895         struct chip_data *chip = NULL;
 896         u32 clk_div = 0;
 897         u8 bits = 0;
 898         u32 speed = 0;
 899         u32 cr0;
 900         u32 cr1;
 901         u32 dma_thresh = drv_data->cur_chip->dma_threshold;
 902         u32 dma_burst = drv_data->cur_chip->dma_burst_size;
 903         u32 change_mask = pxa2xx_spi_get_ssrc1_change_mask(drv_data);
 904
 905         /* Get current state information */
 906         message = drv_data->cur_msg;
 907         transfer = drv_data->cur_transfer;
 908         chip = drv_data->cur_chip;
 909
 910         /* Handle for abort */
 911         if (message->state == ERROR_STATE) {
 912                 message->status = -EIO;
 913                 giveback(drv_data);
 914                 return;
 915         }
 916
 917         /* Handle end of message */
 918         if (message->state == DONE_STATE) {
 919                 message->status = 0;
 920                 giveback(drv_data);
 921                 return;
 922         }
 923
 924         /* Delay if requested at end of transfer before CS change */
 925         if (message->state == RUNNING_STATE) {
 926                 previous = list_entry(transfer->transfer_list.prev,
 927                                         struct spi_transfer,
 928                                         transfer_list);
 929                 if (previous->delay_usecs)
 930                         udelay(previous->delay_usecs);
 931
 932                 /* Drop chip select only if cs_change is requested */
 933                 if (previous->cs_change)
 934                         cs_deassert(drv_data);
 935         }
 936
 937         /* Check if we can DMA this transfer */
 938         if (!pxa2xx_spi_dma_is_possible(transfer->len) && chip->enable_dma) {
 939
 940                 /* reject already-mapped transfers; PIO won't always work */
 941                 if (message->is_dma_mapped
 942                                 || transfer->rx_dma || transfer->tx_dma) {
 943                         dev_err(&drv_data->pdev->dev,
 944                                 "pump_transfers: mapped transfer length of "
 945                                 "%u is greater than %d\n",
 946                                 transfer->len, MAX_DMA_LEN);
 947                         message->status = -EINVAL;
 948                         giveback(drv_data);
 949                         return;
 950                 }
 951
 952                 /* warn ... we force this to PIO mode */
 953                 dev_warn_ratelimited(&message->spi->dev,
 954                                      "pump_transfers: DMA disabled for transfer length %ld "
 955                                      "greater than %d\n",
 956                                      (long)drv_data->len, MAX_DMA_LEN);
 957         }
 958
 959         /* Setup the transfer state based on the type of transfer */
 960         if (pxa2xx_spi_flush(drv_data) == 0) {
 961                 dev_err(&drv_data->pdev->dev, "pump_transfers: flush failed\n");
 962                 message->status = -EIO;
 963                 giveback(drv_data);
 964                 return;
 965         }
 966         drv_data->n_bytes = chip->n_bytes;
 967         drv_data->tx = (void *)transfer->tx_buf;
 968         drv_data->tx_end = drv_data->tx + transfer->len;
 969         drv_data->rx = transfer->rx_buf;
 970         drv_data->rx_end = drv_data->rx + transfer->len;
 971         drv_data->rx_dma = transfer->rx_dma;
 972         drv_data->tx_dma = transfer->tx_dma;
 973         drv_data->len = transfer->len;
 974         drv_data->write = drv_data->tx ? chip->write : null_writer;
 975         drv_data->read = drv_data->rx ? chip->read : null_reader;
 976
 977         /* Change speed and bit per word on a per transfer */
 978         bits = transfer->bits_per_word;
 979         speed = transfer->speed_hz;
 980
 981         clk_div = pxa2xx_ssp_get_clk_div(drv_data, speed);
 982
 983         if (bits <= 8) {
 984                 drv_data->n_bytes = 1;
 985                 drv_data->read = drv_data->read != null_reader ?
 986                                         u8_reader : null_reader;
 987                 drv_data->write = drv_data->write != null_writer ?
 988                                         u8_writer : null_writer;
 989         } else if (bits <= 16) {
 990                 drv_data->n_bytes = 2;
 991                 drv_data->read = drv_data->read != null_reader ?
 992                                         u16_reader : null_reader;
 993                 drv_data->write = drv_data->write != null_writer ?
 994                                         u16_writer : null_writer;
 995         } else if (bits <= 32) {
 996                 drv_data->n_bytes = 4;
 997                 drv_data->read = drv_data->read != null_reader ?
 998                                         u32_reader : null_reader;
 999                 drv_data->write = drv_data->write != null_writer ?
1000                                         u32_writer : null_writer;
1001         }
1002         /*
1003          * if bits/word is changed in dma mode, then must check the
1004          * thresholds and burst also
1005          */
1006         if (chip->enable_dma) {
1007                 if (pxa2xx_spi_set_dma_burst_and_threshold(chip,
1008                                                 message->spi,
1009                                                 bits, &dma_burst,
1010                                                 &dma_thresh))
1011                         dev_warn_ratelimited(&message->spi->dev,
1012                                              "pump_transfers: DMA burst size reduced to match bits_per_word\n");
1013         }
1014
1015         /* NOTE:  PXA25x_SSP _could_ use external clocking ... */
1016         cr0 = pxa2xx_configure_sscr0(drv_data, clk_div, bits);
1017         if (!pxa25x_ssp_comp(drv_data))
1018                 dev_dbg(&message->spi->dev, "%u Hz actual, %s\n",
1019                         drv_data->master->max_speed_hz
1020                                 / (1 + ((cr0 & SSCR0_SCR(0xfff)) >> 8)),
1021                         chip->enable_dma ? "DMA" : "PIO");
1022         else
1023                 dev_dbg(&message->spi->dev, "%u Hz actual, %s\n",
1024                         drv_data->master->max_speed_hz / 2
1025                                 / (1 + ((cr0 & SSCR0_SCR(0x0ff)) >> 8)),
1026                         chip->enable_dma ? "DMA" : "PIO");
1027
1028         message->state = RUNNING_STATE;
1029
1030         drv_data->dma_mapped = 0;
1031         if (pxa2xx_spi_dma_is_possible(drv_data->len))
1032                 drv_data->dma_mapped = pxa2xx_spi_map_dma_buffers(drv_data);
1033         if (drv_data->dma_mapped) {
1034
1035                 /* Ensure we have the correct interrupt handler */
1036                 drv_data->transfer_handler = pxa2xx_spi_dma_transfer;
1037
1038                 pxa2xx_spi_dma_prepare(drv_data, dma_burst);
1039
1040                 /* Clear status and start DMA engine */
1041                 cr1 = chip->cr1 | dma_thresh | drv_data->dma_cr1;
1042                 pxa2xx_spi_write(drv_data, SSSR, drv_data->clear_sr);
1043
1044                 pxa2xx_spi_dma_start(drv_data);
1045         } else {
1046                 /* Ensure we have the correct interrupt handler */
1047                 drv_data->transfer_handler = interrupt_transfer;
1048
1049                 /* Clear status  */
1050                 cr1 = chip->cr1 | chip->threshold | drv_data->int_cr1;
1051                 write_SSSR_CS(drv_data, drv_data->clear_sr);
1052         }
1053
1054         if (is_lpss_ssp(drv_data)) {
1055                 if ((pxa2xx_spi_read(drv_data, SSIRF) & 0xff)
1056                     != chip->lpss_rx_threshold)
1057                         pxa2xx_spi_write(drv_data, SSIRF,
1058                                          chip->lpss_rx_threshold);
1059                 if ((pxa2xx_spi_read(drv_data, SSITF) & 0xffff)
1060                     != chip->lpss_tx_threshold)
1061                         pxa2xx_spi_write(drv_data, SSITF,
1062                                          chip->lpss_tx_threshold);
1063         }
1064
1065         if (is_quark_x1000_ssp(drv_data) &&
1066             (pxa2xx_spi_read(drv_data, DDS_RATE) != chip->dds_rate))
1067                 pxa2xx_spi_write(drv_data, DDS_RATE, chip->dds_rate);
1068
1069         /* see if we need to reload the config registers */
1070         if ((pxa2xx_spi_read(drv_data, SSCR0) != cr0)
1071             || (pxa2xx_spi_read(drv_data, SSCR1) & change_mask)
1072             != (cr1 & change_mask)) {
1073                 /* stop the SSP, and update the other bits */
1074                 pxa2xx_spi_write(drv_data, SSCR0, cr0 & ~SSCR0_SSE);
1075                 if (!pxa25x_ssp_comp(drv_data))
1076                         pxa2xx_spi_write(drv_data, SSTO, chip->timeout);
1077                 /* first set CR1 without interrupt and service enables */
1078                 pxa2xx_spi_write(drv_data, SSCR1, cr1 & change_mask);
1079                 /* restart the SSP */
1080                 pxa2xx_spi_write(drv_data, SSCR0, cr0);
1081
1082         } else {
1083                 if (!pxa25x_ssp_comp(drv_data))
1084                         pxa2xx_spi_write(drv_data, SSTO, chip->timeout);
1085         }
1086
1087         cs_assert(drv_data);
1088
1089         /* after chip select, release the data by enabling service
1090          * requests and interrupts, without changing any mode bits */
1091         pxa2xx_spi_write(drv_data, SSCR1, cr1);
1092 }
1093
1094 static int pxa2xx_spi_transfer_one_message(struct spi_master *master,
1095                                            struct spi_message *msg)
1096 {
1097         struct driver_data *drv_data = spi_master_get_devdata(master);
1098
1099         drv_data->cur_msg = msg;
1100         /* Initial message state*/
1101         drv_data->cur_msg->state = START_STATE;
1102         drv_data->cur_transfer = list_entry(drv_data->cur_msg->transfers.next,
1103                                                 struct spi_transfer,
1104                                                 transfer_list);
1105
1106         /* prepare to setup the SSP, in pump_transfers, using the per
1107          * chip configuration */
1108         drv_data->cur_chip = spi_get_ctldata(drv_data->cur_msg->spi);
1109
1110         /* Mark as busy and launch transfers */
1111         tasklet_schedule(&drv_data->pump_transfers);
1112         return 0;
1113 }
1114
1115 static int pxa2xx_spi_unprepare_transfer(struct spi_master *master)
1116 {
1117         struct driver_data *drv_data = spi_master_get_devdata(master);
1118
1119         /* Disable the SSP now */
1120         pxa2xx_spi_write(drv_data, SSCR0,
1121                          pxa2xx_spi_read(drv_data, SSCR0) & ~SSCR0_SSE);
1122
1123         return 0;
1124 }
1125
1126 static int setup_cs(struct spi_device *spi, struct chip_data *chip,
1127                     struct pxa2xx_spi_chip *chip_info)
1128 {
1129         int err = 0;
1130
1131         if (chip == NULL || chip_info == NULL)
1132                 return 0;
1133
1134         /* NOTE: setup() can be called multiple times, possibly with
1135          * different chip_info, release previously requested GPIO
1136          */
1137         if (gpio_is_valid(chip->gpio_cs))
1138                 gpio_free(chip->gpio_cs);
1139
1140         /* If (*cs_control) is provided, ignore GPIO chip select */
1141         if (chip_info->cs_control) {
1142                 chip->cs_control = chip_info->cs_control;
1143                 return 0;
1144         }
1145
1146         if (gpio_is_valid(chip_info->gpio_cs)) {
1147                 err = gpio_request(chip_info->gpio_cs, "SPI_CS");
1148                 if (err) {
1149                         dev_err(&spi->dev, "failed to request chip select GPIO%d\n",
1150                                 chip_info->gpio_cs);
1151                         return err;
1152                 }
1153
1154                 chip->gpio_cs = chip_info->gpio_cs;
1155                 chip->gpio_cs_inverted = spi->mode & SPI_CS_HIGH;
1156
1157                 err = gpio_direction_output(chip->gpio_cs,
1158                                         !chip->gpio_cs_inverted);
1159         }
1160
1161         return err;
1162 }
1163
1164 static int setup(struct spi_device *spi)
1165 {
1166         struct pxa2xx_spi_chip *chip_info = NULL;
1167         struct chip_data *chip;
1168         const struct lpss_config *config;
1169         struct driver_data *drv_data = spi_master_get_devdata(spi->master);
1170         uint tx_thres, tx_hi_thres, rx_thres;
1171
1172         switch (drv_data->ssp_type) {
1173         case QUARK_X1000_SSP:
1174                 tx_thres = TX_THRESH_QUARK_X1000_DFLT;
1175                 tx_hi_thres = 0;
1176                 rx_thres = RX_THRESH_QUARK_X1000_DFLT;
1177                 break;
1178         case LPSS_LPT_SSP:
1179         case LPSS_BYT_SSP:
1180         case LPSS_SPT_SSP:
1181         case LPSS_BXT_SSP:
1182                 config = lpss_get_config(drv_data);
1183                 tx_thres = config->tx_threshold_lo;
1184                 tx_hi_thres = config->tx_threshold_hi;
1185                 rx_thres = config->rx_threshold;
1186                 break;
1187         default:
1188                 tx_thres = TX_THRESH_DFLT;
1189                 tx_hi_thres = 0;
1190                 rx_thres = RX_THRESH_DFLT;
1191                 break;
1192         }
1193
1194         /* Only alloc on first setup */
1195         chip = spi_get_ctldata(spi);
1196         if (!chip) {
1197                 chip = kzalloc(sizeof(struct chip_data), GFP_KERNEL);
1198                 if (!chip)
1199                         return -ENOMEM;
1200
1201                 if (drv_data->ssp_type == CE4100_SSP) {
1202                         if (spi->chip_select > 4) {
1203                                 dev_err(&spi->dev,
1204                                         "failed setup: cs number must not be > 4.\n");
1205                                 kfree(chip);
1206                                 return -EINVAL;
1207                         }
1208
1209                         chip->frm = spi->chip_select;
1210                 } else
1211                         chip->gpio_cs = -1;
1212                 chip->enable_dma = 0;
1213                 chip->timeout = TIMOUT_DFLT;
1214         }
1215
1216         /* protocol drivers may change the chip settings, so...
1217          * if chip_info exists, use it */
1218         chip_info = spi->controller_data;
1219
1220         /* chip_info isn't always needed */
1221         chip->cr1 = 0;
1222         if (chip_info) {
1223                 if (chip_info->timeout)
1224                         chip->timeout = chip_info->timeout;
1225                 if (chip_info->tx_threshold)
1226                         tx_thres = chip_info->tx_threshold;
1227                 if (chip_info->tx_hi_threshold)
1228                         tx_hi_thres = chip_info->tx_hi_threshold;
1229                 if (chip_info->rx_threshold)
1230                         rx_thres = chip_info->rx_threshold;
1231                 chip->enable_dma = drv_data->master_info->enable_dma;
1232                 chip->dma_threshold = 0;
1233                 if (chip_info->enable_loopback)
1234                         chip->cr1 = SSCR1_LBM;
1235         } else if (ACPI_HANDLE(&spi->dev)) {
1236                 /*
1237                  * Slave devices enumerated from ACPI namespace don't
1238                  * usually have chip_info but we still might want to use
1239                  * DMA with them.
1240                  */
1241                 chip->enable_dma = drv_data->master_info->enable_dma;
1242         }
1243
1244         chip->lpss_rx_threshold = SSIRF_RxThresh(rx_thres);
1245         chip->lpss_tx_threshold = SSITF_TxLoThresh(tx_thres)
1246                                 | SSITF_TxHiThresh(tx_hi_thres);
1247
1248         /* set dma burst and threshold outside of chip_info path so that if
1249          * chip_info goes away after setting chip->enable_dma, the
1250          * burst and threshold can still respond to changes in bits_per_word */
1251         if (chip->enable_dma) {
1252                 /* set up legal burst and threshold for dma */
1253                 if (pxa2xx_spi_set_dma_burst_and_threshold(chip, spi,
1254                                                 spi->bits_per_word,
1255                                                 &chip->dma_burst_size,
1256                                                 &chip->dma_threshold)) {
1257                         dev_warn(&spi->dev,
1258                                  "in setup: DMA burst size reduced to match bits_per_word\n");
1259                 }
1260         }
1261
1262         switch (drv_data->ssp_type) {
1263         case QUARK_X1000_SSP:
1264                 chip->threshold = (QUARK_X1000_SSCR1_RxTresh(rx_thres)
1265                                    & QUARK_X1000_SSCR1_RFT)
1266                                    | (QUARK_X1000_SSCR1_TxTresh(tx_thres)
1267                                    & QUARK_X1000_SSCR1_TFT);
1268                 break;
1269         default:
1270                 chip->threshold = (SSCR1_RxTresh(rx_thres) & SSCR1_RFT) |
1271                         (SSCR1_TxTresh(tx_thres) & SSCR1_TFT);
1272                 break;
1273         }
1274
1275         chip->cr1 &= ~(SSCR1_SPO | SSCR1_SPH);
1276         chip->cr1 |= (((spi->mode & SPI_CPHA) != 0) ? SSCR1_SPH : 0)
1277                         | (((spi->mode & SPI_CPOL) != 0) ? SSCR1_SPO : 0);
1278
1279         if (spi->mode & SPI_LOOP)
1280                 chip->cr1 |= SSCR1_LBM;
1281
1282         if (spi->bits_per_word <= 8) {
1283                 chip->n_bytes = 1;
1284                 chip->read = u8_reader;
1285                 chip->write = u8_writer;
1286         } else if (spi->bits_per_word <= 16) {
1287                 chip->n_bytes = 2;
1288                 chip->read = u16_reader;
1289                 chip->write = u16_writer;
1290         } else if (spi->bits_per_word <= 32) {
1291                 chip->n_bytes = 4;
1292                 chip->read = u32_reader;
1293                 chip->write = u32_writer;
1294         }
1295
1296         spi_set_ctldata(spi, chip);
1297
1298         if (drv_data->ssp_type == CE4100_SSP)
1299                 return 0;
1300
1301         return setup_cs(spi, chip, chip_info);
1302 }
1303
1304 static void cleanup(struct spi_device *spi)
1305 {
1306         struct chip_data *chip = spi_get_ctldata(spi);
1307         struct driver_data *drv_data = spi_master_get_devdata(spi->master);
1308
1309         if (!chip)
1310                 return;
1311
1312         if (drv_data->ssp_type != CE4100_SSP && gpio_is_valid(chip->gpio_cs))
1313                 gpio_free(chip->gpio_cs);
1314
1315         kfree(chip);
1316 }
1317
1318 #ifdef CONFIG_PCI
1319 #ifdef CONFIG_ACPI
1320
1321 static const struct acpi_device_id pxa2xx_spi_acpi_match[] = {
1322         { "INT33C0", LPSS_LPT_SSP },
1323         { "INT33C1", LPSS_LPT_SSP },
1324         { "INT3430", LPSS_LPT_SSP },
1325         { "INT3431", LPSS_LPT_SSP },
1326         { "80860F0E", LPSS_BYT_SSP },
1327         { "8086228E", LPSS_BYT_SSP },
1328         { },
1329 };
1330 MODULE_DEVICE_TABLE(acpi, pxa2xx_spi_acpi_match);
1331
1332 static int pxa2xx_spi_get_port_id(struct acpi_device *adev)
1333 {
1334         unsigned int devid;
1335         int port_id = -1;
1336
1337         if (adev && adev->pnp.unique_id &&
1338             !kstrtouint(adev->pnp.unique_id, 0, &devid))
1339                 port_id = devid;
1340         return port_id;
1341 }
1342 #else /* !CONFIG_ACPI */
1343 static int pxa2xx_spi_get_port_id(struct acpi_device *adev)
1344 {
1345         return -1;
1346 }
1347 #endif
1348
1349 /*
1350  * PCI IDs of compound devices that integrate both host controller and private
1351  * integrated DMA engine. Please note these are not used in module
1352  * autoloading and probing in this module but matching the LPSS SSP type.
1353  */
1354 static const struct pci_device_id pxa2xx_spi_pci_compound_match[] = {
1355         /* SPT-LP */
1356         { PCI_VDEVICE(INTEL, 0x9d29), LPSS_SPT_SSP },
1357         { PCI_VDEVICE(INTEL, 0x9d2a), LPSS_SPT_SSP },
1358         /* SPT-H */
1359         { PCI_VDEVICE(INTEL, 0xa129), LPSS_SPT_SSP },
1360         { PCI_VDEVICE(INTEL, 0xa12a), LPSS_SPT_SSP },
1361         /* BXT */
1362         { PCI_VDEVICE(INTEL, 0x0ac2), LPSS_BXT_SSP },
1363         { PCI_VDEVICE(INTEL, 0x0ac4), LPSS_BXT_SSP },
1364         { PCI_VDEVICE(INTEL, 0x0ac6), LPSS_BXT_SSP },
1365         /* APL */
1366         { PCI_VDEVICE(INTEL, 0x5ac2), LPSS_BXT_SSP },
1367         { PCI_VDEVICE(INTEL, 0x5ac4), LPSS_BXT_SSP },
1368         { PCI_VDEVICE(INTEL, 0x5ac6), LPSS_BXT_SSP },
1369         { },
1370 };
1371
1372 static bool pxa2xx_spi_idma_filter(struct dma_chan *chan, void *param)
1373 {
1374         return param == chan->device->dev;
1375 }
1376
1377 static struct pxa2xx_spi_master *
1378 pxa2xx_spi_init_pdata(struct platform_device *pdev)
1379 {
1380         struct pxa2xx_spi_master *pdata;
1381         struct acpi_device *adev;
1382         struct ssp_device *ssp;
1383         struct resource *res;
1384         const struct acpi_device_id *adev_id = NULL;
1385         const struct pci_device_id *pcidev_id = NULL;
1386         int type;
1387
1388         adev = ACPI_COMPANION(&pdev->dev);
1389
1390         if (dev_is_pci(pdev->dev.parent))
1391                 pcidev_id = pci_match_id(pxa2xx_spi_pci_compound_match,
1392                                          to_pci_dev(pdev->dev.parent));
1393         else if (adev)
1394                 adev_id = acpi_match_device(pdev->dev.driver->acpi_match_table,
1395                                             &pdev->dev);
1396         else
1397                 return NULL;
1398
1399         if (adev_id)
1400                 type = (int)adev_id->driver_data;
1401         else if (pcidev_id)
1402                 type = (int)pcidev_id->driver_data;
1403         else
1404                 return NULL;
1405
1406         pdata = devm_kzalloc(&pdev->dev, sizeof(*pdata), GFP_KERNEL);
1407         if (!pdata)
1408                 return NULL;
1409
1410         res = platform_get_resource(pdev, IORESOURCE_MEM, 0);
1411         if (!res)
1412                 return NULL;
1413
1414         ssp = &pdata->ssp;
1415
1416         ssp->phys_base = res->start;
1417         ssp->mmio_base = devm_ioremap_resource(&pdev->dev, res);
1418         if (IS_ERR(ssp->mmio_base))
1419                 return NULL;
1420
1421         if (pcidev_id) {
1422                 pdata->tx_param = pdev->dev.parent;
1423                 pdata->rx_param = pdev->dev.parent;
1424                 pdata->dma_filter = pxa2xx_spi_idma_filter;
1425         }
1426
1427         ssp->clk = devm_clk_get(&pdev->dev, NULL);
1428         if (IS_ERR(ssp->clk))
1429                 return NULL;
1430
1431         ssp->irq = platform_get_irq(pdev, 0);
1432         if (ssp->irq < 0)
1433                 return NULL;
1434
1435         ssp->type = type;
1436         ssp->pdev = pdev;
1437         ssp->port_id = pxa2xx_spi_get_port_id(adev);
1438
1439         pdata->num_chipselect = 1;
1440         pdata->enable_dma = true;
1441
1442         return pdata;
1443 }
1444
1445 #else /* !CONFIG_PCI */
1446 static inline struct pxa2xx_spi_master *
1447 pxa2xx_spi_init_pdata(struct platform_device *pdev)
1448 {
1449         return NULL;
1450 }
1451 #endif
1452
1453 static int pxa2xx_spi_probe(struct platform_device *pdev)
1454 {
1455         struct device *dev = &pdev->dev;
1456         struct pxa2xx_spi_master *platform_info;
1457         struct spi_master *master;
1458         struct driver_data *drv_data;
1459         struct ssp_device *ssp;
1460         const struct lpss_config *config;
1461         int status;
1462         u32 tmp;
1463
1464         platform_info = dev_get_platdata(dev);
1465         if (!platform_info) {
1466                 platform_info = pxa2xx_spi_init_pdata(pdev);
1467                 if (!platform_info) {
1468                         dev_err(&pdev->dev, "missing platform data\n");
1469                         return -ENODEV;
1470                 }
1471         }
1472
1473         ssp = pxa_ssp_request(pdev->id, pdev->name);
1474         if (!ssp)
1475                 ssp = &platform_info->ssp;
1476
1477         if (!ssp->mmio_base) {
1478                 dev_err(&pdev->dev, "failed to get ssp\n");
1479                 return -ENODEV;
1480         }
1481
1482         master = devm_spi_alloc_master(dev, sizeof(*drv_data));
1483         if (!master) {
1484                 dev_err(&pdev->dev, "cannot alloc spi_master\n");
1485                 pxa_ssp_free(ssp);
1486                 return -ENOMEM;
1487         }
1488         drv_data = spi_master_get_devdata(master);
1489         drv_data->master = master;
1490         drv_data->master_info = platform_info;
1491         drv_data->pdev = pdev;
1492         drv_data->ssp = ssp;
1493
1494         master->dev.parent = &pdev->dev;
1495         master->dev.of_node = pdev->dev.of_node;
1496         /* the spi->mode bits understood by this driver: */
1497         master->mode_bits = SPI_CPOL | SPI_CPHA | SPI_CS_HIGH | SPI_LOOP;
1498
1499         master->bus_num = ssp->port_id;
1500         master->dma_alignment = DMA_ALIGNMENT;
1501         master->cleanup = cleanup;
1502         master->setup = setup;
1503         master->transfer_one_message = pxa2xx_spi_transfer_one_message;
1504         master->unprepare_transfer_hardware = pxa2xx_spi_unprepare_transfer;
1505         master->auto_runtime_pm = true;
1506
1507         drv_data->ssp_type = ssp->type;
1508
1509         drv_data->ioaddr = ssp->mmio_base;
1510         drv_data->ssdr_physical = ssp->phys_base + SSDR;
1511         if (pxa25x_ssp_comp(drv_data)) {
1512                 switch (drv_data->ssp_type) {
1513                 case QUARK_X1000_SSP:
1514                         master->bits_per_word_mask = SPI_BPW_RANGE_MASK(4, 32);
1515                         break;
1516                 default:
1517                         master->bits_per_word_mask = SPI_BPW_RANGE_MASK(4, 16);
1518                         break;
1519                 }
1520
1521                 drv_data->int_cr1 = SSCR1_TIE | SSCR1_RIE;
1522                 drv_data->dma_cr1 = 0;
1523                 drv_data->clear_sr = SSSR_ROR;
1524                 drv_data->mask_sr = SSSR_RFS | SSSR_TFS | SSSR_ROR;
1525         } else {
1526                 master->bits_per_word_mask = SPI_BPW_RANGE_MASK(4, 32);
1527                 drv_data->int_cr1 = SSCR1_TIE | SSCR1_RIE | SSCR1_TINTE;
1528                 drv_data->dma_cr1 = DEFAULT_DMA_CR1;
1529                 drv_data->clear_sr = SSSR_ROR | SSSR_TINT;
1530                 drv_data->mask_sr = SSSR_TINT | SSSR_RFS | SSSR_TFS | SSSR_ROR;
1531         }
1532
1533         status = request_irq(ssp->irq, ssp_int, IRQF_SHARED, dev_name(dev),
1534                         drv_data);
1535         if (status < 0) {
1536                 dev_err(&pdev->dev, "cannot get IRQ %d\n", ssp->irq);
1537                 goto out_error_master_alloc;
1538         }
1539
1540         /* Setup DMA if requested */
1541         if (platform_info->enable_dma) {
1542                 status = pxa2xx_spi_dma_setup(drv_data);
1543                 if (status) {
1544                         dev_dbg(dev, "no DMA channels available, using PIO\n");
1545                         platform_info->enable_dma = false;
1546                 }
1547         }
1548
1549         /* Enable SOC clock */
1550         clk_prepare_enable(ssp->clk);
1551
1552         master->max_speed_hz = clk_get_rate(ssp->clk);
1553
1554         /* Load default SSP configuration */
1555         pxa2xx_spi_write(drv_data, SSCR0, 0);
1556         switch (drv_data->ssp_type) {
1557         case QUARK_X1000_SSP:
1558                 tmp = QUARK_X1000_SSCR1_RxTresh(RX_THRESH_QUARK_X1000_DFLT)
1559                       | QUARK_X1000_SSCR1_TxTresh(TX_THRESH_QUARK_X1000_DFLT);
1560                 pxa2xx_spi_write(drv_data, SSCR1, tmp);
1561
1562                 /* using the Motorola SPI protocol and use 8 bit frame */
1563                 pxa2xx_spi_write(drv_data, SSCR0,
1564                                  QUARK_X1000_SSCR0_Motorola
1565                                  | QUARK_X1000_SSCR0_DataSize(8));
1566                 break;
1567         default:
1568                 tmp = SSCR1_RxTresh(RX_THRESH_DFLT) |
1569                       SSCR1_TxTresh(TX_THRESH_DFLT);
1570                 pxa2xx_spi_write(drv_data, SSCR1, tmp);
1571                 tmp = SSCR0_SCR(2) | SSCR0_Motorola | SSCR0_DataSize(8);
1572                 pxa2xx_spi_write(drv_data, SSCR0, tmp);
1573                 break;
1574         }
1575
1576         if (!pxa25x_ssp_comp(drv_data))
1577                 pxa2xx_spi_write(drv_data, SSTO, 0);
1578
1579         if (!is_quark_x1000_ssp(drv_data))
1580                 pxa2xx_spi_write(drv_data, SSPSP, 0);
1581
1582         if (is_lpss_ssp(drv_data))
1583                 lpss_ssp_setup(drv_data);
1584
1585         if (is_lpss_ssp(drv_data)) {
1586                 lpss_ssp_setup(drv_data);
1587                 config = lpss_get_config(drv_data);
1588                 if (config->reg_capabilities >= 0) {
1589                         tmp = __lpss_ssp_read_priv(drv_data,
1590                                                    config->reg_capabilities);
1591                         tmp &= LPSS_CAPS_CS_EN_MASK;
1592                         tmp >>= LPSS_CAPS_CS_EN_SHIFT;
1593                         platform_info->num_chipselect = ffz(tmp);
1594                 }
1595         }
1596         master->num_chipselect = platform_info->num_chipselect;
1597
1598         tasklet_init(&drv_data->pump_transfers, pump_transfers,
1599                      (unsigned long)drv_data);
1600
1601         pm_runtime_set_autosuspend_delay(&pdev->dev, 50);
1602         pm_runtime_use_autosuspend(&pdev->dev);
1603         pm_runtime_set_active(&pdev->dev);
1604         pm_runtime_enable(&pdev->dev);
1605
1606         /* Register with the SPI framework */
1607         platform_set_drvdata(pdev, drv_data);
1608         status = spi_register_master(master);
1609         if (status != 0) {
1610                 dev_err(&pdev->dev, "problem registering spi master\n");
1611                 goto out_error_clock_enabled;
1612         }
1613
1614         return status;
1615
1616 out_error_clock_enabled:
1617         clk_disable_unprepare(ssp->clk);
1618         pxa2xx_spi_dma_release(drv_data);
1619         free_irq(ssp->irq, drv_data);
1620
1621 out_error_master_alloc:
1622         pxa_ssp_free(ssp);
1623         return status;
1624 }
1625
1626 static int pxa2xx_spi_remove(struct platform_device *pdev)
1627 {
1628         struct driver_data *drv_data = platform_get_drvdata(pdev);
1629         struct ssp_device *ssp;
1630
1631         if (!drv_data)
1632                 return 0;
1633         ssp = drv_data->ssp;
1634
1635         pm_runtime_get_sync(&pdev->dev);
1636
1637         spi_unregister_master(drv_data->master);
1638
1639         /* Disable the SSP at the peripheral and SOC level */
1640         pxa2xx_spi_write(drv_data, SSCR0, 0);
1641         clk_disable_unprepare(ssp->clk);
1642
1643         /* Release DMA */
1644         if (drv_data->master_info->enable_dma)
1645                 pxa2xx_spi_dma_release(drv_data);
1646
1647         pm_runtime_put_noidle(&pdev->dev);
1648         pm_runtime_disable(&pdev->dev);
1649
1650         /* Release IRQ */
1651         free_irq(ssp->irq, drv_data);
1652
1653         /* Release SSP */
1654         pxa_ssp_free(ssp);
1655
1656         return 0;
1657 }
1658
1659 static void pxa2xx_spi_shutdown(struct platform_device *pdev)
1660 {
1661         int status = 0;
1662
1663         if ((status = pxa2xx_spi_remove(pdev)) != 0)
1664                 dev_err(&pdev->dev, "shutdown failed with %d\n", status);
1665 }
1666
1667 #ifdef CONFIG_PM_SLEEP
1668 static int pxa2xx_spi_suspend(struct device *dev)
1669 {
1670         struct driver_data *drv_data = dev_get_drvdata(dev);
1671         struct ssp_device *ssp = drv_data->ssp;
1672         int status = 0;
1673
1674         status = spi_master_suspend(drv_data->master);
1675         if (status != 0)
1676                 return status;
1677         pxa2xx_spi_write(drv_data, SSCR0, 0);
1678
1679         if (!pm_runtime_suspended(dev))
1680                 clk_disable_unprepare(ssp->clk);
1681
1682         return 0;
1683 }
1684
1685 static int pxa2xx_spi_resume(struct device *dev)
1686 {
1687         struct driver_data *drv_data = dev_get_drvdata(dev);
1688         struct ssp_device *ssp = drv_data->ssp;
1689         int status = 0;
1690
1691         /* Enable the SSP clock */
1692         if (!pm_runtime_suspended(dev))
1693                 clk_prepare_enable(ssp->clk);
1694
1695         /* Restore LPSS private register bits */
1696         if (is_lpss_ssp(drv_data))
1697                 lpss_ssp_setup(drv_data);
1698
1699         /* Start the queue running */
1700         status = spi_master_resume(drv_data->master);
1701         if (status != 0) {
1702                 dev_err(dev, "problem starting queue (%d)\n", status);
1703                 return status;
1704         }
1705
1706         return 0;
1707 }
1708 #endif
1709
1710 #ifdef CONFIG_PM
1711 static int pxa2xx_spi_runtime_suspend(struct device *dev)
1712 {
1713         struct driver_data *drv_data = dev_get_drvdata(dev);
1714
1715         clk_disable_unprepare(drv_data->ssp->clk);
1716         return 0;
1717 }
1718
1719 static int pxa2xx_spi_runtime_resume(struct device *dev)
1720 {
1721         struct driver_data *drv_data = dev_get_drvdata(dev);
1722
1723         clk_prepare_enable(drv_data->ssp->clk);
1724         return 0;
1725 }
1726 #endif
1727
1728 static const struct dev_pm_ops pxa2xx_spi_pm_ops = {
1729         SET_SYSTEM_SLEEP_PM_OPS(pxa2xx_spi_suspend, pxa2xx_spi_resume)
1730         SET_RUNTIME_PM_OPS(pxa2xx_spi_runtime_suspend,
1731                            pxa2xx_spi_runtime_resume, NULL)
1732 };
1733
1734 static struct platform_driver driver = {
1735         .driver = {
1736                 .name   = "pxa2xx-spi",
1737                 .pm     = &pxa2xx_spi_pm_ops,
1738                 .acpi_match_table = ACPI_PTR(pxa2xx_spi_acpi_match),
1739         },
1740         .probe = pxa2xx_spi_probe,
1741         .remove = pxa2xx_spi_remove,
1742         .shutdown = pxa2xx_spi_shutdown,
1743 };
1744
1745 static int __init pxa2xx_spi_init(void)
1746 {
1747         return platform_driver_register(&driver);
1748 }
1749 subsys_initcall(pxa2xx_spi_init);
1750
1751 static void __exit pxa2xx_spi_exit(void)
1752 {
1753         platform_driver_unregister(&driver);
1754 }
1755 module_exit(pxa2xx_spi_exit);