drivers/spi/spi-fsl-dspi.c

   1 // SPDX-License-Identifier: GPL-2.0+
   2 //
   3 // Copyright 2013 Freescale Semiconductor, Inc.
   4 // Copyright 2020 NXP
   5 //
   6 // Freescale DSPI driver
   7 // This file contains a driver for the Freescale DSPI
   8
   9 #include <linux/clk.h>
  10 #include <linux/delay.h>
  11 #include <linux/dmaengine.h>
  12 #include <linux/dma-mapping.h>
  13 #include <linux/err.h>
  14 #include <linux/errno.h>
  15 #include <linux/interrupt.h>
  16 #include <linux/io.h>
  17 #include <linux/kernel.h>
  18 #include <linux/math64.h>
  19 #include <linux/module.h>
  20 #include <linux/of.h>
  21 #include <linux/of_device.h>
  22 #include <linux/pinctrl/consumer.h>
  23 #include <linux/platform_device.h>
  24 #include <linux/pm_runtime.h>
  25 #include <linux/regmap.h>
  26 #include <linux/sched.h>
  27 #include <linux/spi/spi.h>
  28 #include <linux/spi/spi-fsl-dspi.h>
  29 #include <linux/spi/spi_bitbang.h>
  30 #include <linux/time.h>
  31
  32 #define DRIVER_NAME "fsl-dspi"
  33
  34 #ifdef CONFIG_M5441x
  35 #define DSPI_FIFO_SIZE                  16
  36 #else
  37 #define DSPI_FIFO_SIZE                  4
  38 #endif
  39 #define DSPI_DMA_BUFSIZE                (DSPI_FIFO_SIZE * 1024)
  40
  41 #define SPI_MCR         0x00
  42 #define SPI_MCR_MASTER          (1 << 31)
  43 #define SPI_MCR_PCSIS           (0x3F << 16)
  44 #define SPI_MCR_CLR_TXF (1 << 11)
  45 #define SPI_MCR_CLR_RXF (1 << 10)
  46 #define SPI_MCR_XSPI            (1 << 3)
  47 #define SPI_MCR_DIS_TXF         (1 << 13)
  48 #define SPI_MCR_DIS_RXF         (1 << 12)
  49 #define SPI_MCR_HALT            (1 << 0)
  50
  51 #define SPI_TCR                 0x08
  52 #define SPI_TCR_GET_TCNT(x)     (((x) & 0xffff0000) >> 16)
  53
  54 #define SPI_CTAR(x)             (0x0c + (((x) & 0x3) * 4))
  55 #define SPI_CTAR_FMSZ(x)        (((x) & 0x0000000f) << 27)
  56 #define SPI_CTAR_CPOL(x)        ((x) << 26)
  57 #define SPI_CTAR_CPHA(x)        ((x) << 25)
  58 #define SPI_CTAR_LSBFE(x)       ((x) << 24)
  59 #define SPI_CTAR_PCSSCK(x)      (((x) & 0x00000003) << 22)
  60 #define SPI_CTAR_PASC(x)        (((x) & 0x00000003) << 20)
  61 #define SPI_CTAR_PDT(x) (((x) & 0x00000003) << 18)
  62 #define SPI_CTAR_PBR(x) (((x) & 0x00000003) << 16)
  63 #define SPI_CTAR_CSSCK(x)       (((x) & 0x0000000f) << 12)
  64 #define SPI_CTAR_ASC(x) (((x) & 0x0000000f) << 8)
  65 #define SPI_CTAR_DT(x)          (((x) & 0x0000000f) << 4)
  66 #define SPI_CTAR_BR(x)          ((x) & 0x0000000f)
  67 #define SPI_CTAR_SCALE_BITS     0xf
  68
  69 #define SPI_CTAR0_SLAVE 0x0c
  70
  71 #define SPI_SR                  0x2c
  72 #define SPI_SR_EOQF             0x10000000
  73 #define SPI_SR_TCFQF            0x80000000
  74 #define SPI_SR_CLEAR            0x9aaf0000
  75
  76 #define SPI_RSER_TFFFE          BIT(25)
  77 #define SPI_RSER_TFFFD          BIT(24)
  78 #define SPI_RSER_RFDFE          BIT(17)
  79 #define SPI_RSER_RFDFD          BIT(16)
  80
  81 #define SPI_RSER                0x30
  82 #define SPI_RSER_EOQFE          0x10000000
  83 #define SPI_RSER_TCFQE          0x80000000
  84
  85 #define SPI_PUSHR               0x34
  86 #define SPI_PUSHR_CMD_CONT      (1 << 15)
  87 #define SPI_PUSHR_CONT          (SPI_PUSHR_CMD_CONT << 16)
  88 #define SPI_PUSHR_CMD_CTAS(x)   (((x) & 0x0003) << 12)
  89 #define SPI_PUSHR_CTAS(x)       (SPI_PUSHR_CMD_CTAS(x) << 16)
  90 #define SPI_PUSHR_CMD_EOQ       (1 << 11)
  91 #define SPI_PUSHR_EOQ           (SPI_PUSHR_CMD_EOQ << 16)
  92 #define SPI_PUSHR_CMD_CTCNT     (1 << 10)
  93 #define SPI_PUSHR_CTCNT         (SPI_PUSHR_CMD_CTCNT << 16)
  94 #define SPI_PUSHR_CMD_PCS(x)    ((1 << x) & 0x003f)
  95 #define SPI_PUSHR_PCS(x)        (SPI_PUSHR_CMD_PCS(x) << 16)
  96 #define SPI_PUSHR_TXDATA(x)     ((x) & 0x0000ffff)
  97
  98 #define SPI_PUSHR_SLAVE 0x34
  99
 100 #define SPI_POPR                0x38
 101 #define SPI_POPR_RXDATA(x)      ((x) & 0x0000ffff)
 102
 103 #define SPI_TXFR0               0x3c
 104 #define SPI_TXFR1               0x40
 105 #define SPI_TXFR2               0x44
 106 #define SPI_TXFR3               0x48
 107 #define SPI_RXFR0               0x7c
 108 #define SPI_RXFR1               0x80
 109 #define SPI_RXFR2               0x84
 110 #define SPI_RXFR3               0x88
 111
 112 #define SPI_CTARE(x)            (0x11c + (((x) & 0x3) * 4))
 113 #define SPI_CTARE_FMSZE(x)      (((x) & 0x1) << 16)
 114 #define SPI_CTARE_DTCP(x)       ((x) & 0x7ff)
 115
 116 #define SPI_SREX                0x13c
 117
 118 #define SPI_FRAME_BITS(bits)    SPI_CTAR_FMSZ((bits) - 1)
 119 #define SPI_FRAME_BITS_MASK     SPI_CTAR_FMSZ(0xf)
 120 #define SPI_FRAME_BITS_16       SPI_CTAR_FMSZ(0xf)
 121 #define SPI_FRAME_BITS_8        SPI_CTAR_FMSZ(0x7)
 122
 123 #define SPI_FRAME_EBITS(bits)   SPI_CTARE_FMSZE(((bits) - 1) >> 4)
 124 #define SPI_FRAME_EBITS_MASK    SPI_CTARE_FMSZE(1)
 125
 126 /* Register offsets for regmap_pushr */
 127 #define PUSHR_CMD               0x0
 128 #define PUSHR_TX                0x2
 129
 130 #define SPI_CS_INIT             0x01
 131 #define SPI_CS_ASSERT           0x02
 132 #define SPI_CS_DROP             0x04
 133
 134 #define DMA_COMPLETION_TIMEOUT  msecs_to_jiffies(3000)
 135
 136 struct chip_data {
 137         u32 ctar_val;
 138         u16 void_write_data;
 139 };
 140
 141 enum dspi_trans_mode {
 142         DSPI_EOQ_MODE = 0,
 143         DSPI_TCFQ_MODE,
 144         DSPI_DMA_MODE,
 145 };
 146
 147 struct fsl_dspi_devtype_data {
 148         enum dspi_trans_mode trans_mode;
 149         u8 max_clock_factor;
 150         bool xspi_mode;
 151 };
 152
 153 static const struct fsl_dspi_devtype_data vf610_data = {
 154         .trans_mode = DSPI_DMA_MODE,
 155         .max_clock_factor = 2,
 156 };
 157
 158 static const struct fsl_dspi_devtype_data ls1021a_v1_data = {
 159         .trans_mode = DSPI_TCFQ_MODE,
 160         .max_clock_factor = 8,
 161         .xspi_mode = true,
 162 };
 163
 164 static const struct fsl_dspi_devtype_data ls2085a_data = {
 165         .trans_mode = DSPI_TCFQ_MODE,
 166         .max_clock_factor = 8,
 167 };
 168
 169 static const struct fsl_dspi_devtype_data coldfire_data = {
 170         .trans_mode = DSPI_EOQ_MODE,
 171         .max_clock_factor = 8,
 172 };
 173
 174 struct fsl_dspi_dma {
 175         /* Length of transfer in words of DSPI_FIFO_SIZE */
 176         u32 curr_xfer_len;
 177
 178         u32 *tx_dma_buf;
 179         struct dma_chan *chan_tx;
 180         dma_addr_t tx_dma_phys;
 181         struct completion cmd_tx_complete;
 182         struct dma_async_tx_descriptor *tx_desc;
 183
 184         u32 *rx_dma_buf;
 185         struct dma_chan *chan_rx;
 186         dma_addr_t rx_dma_phys;
 187         struct completion cmd_rx_complete;
 188         struct dma_async_tx_descriptor *rx_desc;
 189 };
 190
 191 struct fsl_dspi {
 192         struct spi_master       *master;
 193         struct platform_device  *pdev;
 194
 195         struct regmap           *regmap;
 196         struct regmap           *regmap_pushr;
 197         int                     irq;
 198         struct clk              *clk;
 199
 200         struct spi_transfer     *cur_transfer;
 201         struct spi_message      *cur_msg;
 202         struct chip_data        *cur_chip;
 203         size_t                  len;
 204         const void              *tx;
 205         void                    *rx;
 206         void                    *rx_end;
 207         u16                     void_write_data;
 208         u16                     tx_cmd;
 209         u8                      bits_per_word;
 210         u8                      bytes_per_word;
 211         const struct fsl_dspi_devtype_data *devtype_data;
 212
 213         wait_queue_head_t       waitq;
 214         u32                     waitflags;
 215
 216         struct fsl_dspi_dma     *dma;
 217 };
 218
 219 static u32 dspi_pop_tx(struct fsl_dspi *dspi)
 220 {
 221         u32 txdata = 0;
 222
 223         if (dspi->tx) {
 224                 if (dspi->bytes_per_word == 1)
 225                         txdata = *(u8 *)dspi->tx;
 226                 else if (dspi->bytes_per_word == 2)
 227                         txdata = *(u16 *)dspi->tx;
 228                 else  /* dspi->bytes_per_word == 4 */
 229                         txdata = *(u32 *)dspi->tx;
 230                 dspi->tx += dspi->bytes_per_word;
 231         }
 232         dspi->len -= dspi->bytes_per_word;
 233         return txdata;
 234 }
 235
 236 static u32 dspi_pop_tx_pushr(struct fsl_dspi *dspi)
 237 {
 238         u16 cmd = dspi->tx_cmd, data = dspi_pop_tx(dspi);
 239
 240         if (dspi->len > 0)
 241                 cmd |= SPI_PUSHR_CMD_CONT;
 242         return cmd << 16 | data;
 243 }
 244
 245 static void dspi_push_rx(struct fsl_dspi *dspi, u32 rxdata)
 246 {
 247         if (!dspi->rx)
 248                 return;
 249
 250         /* Mask of undefined bits */
 251         rxdata &= (1 << dspi->bits_per_word) - 1;
 252
 253         if (dspi->bytes_per_word == 1)
 254                 *(u8 *)dspi->rx = rxdata;
 255         else if (dspi->bytes_per_word == 2)
 256                 *(u16 *)dspi->rx = rxdata;
 257         else /* dspi->bytes_per_word == 4 */
 258                 *(u32 *)dspi->rx = rxdata;
 259         dspi->rx += dspi->bytes_per_word;
 260 }
 261
 262 static void dspi_tx_dma_callback(void *arg)
 263 {
 264         struct fsl_dspi *dspi = arg;
 265         struct fsl_dspi_dma *dma = dspi->dma;
 266
 267         complete(&dma->cmd_tx_complete);
 268 }
 269
 270 static void dspi_rx_dma_callback(void *arg)
 271 {
 272         struct fsl_dspi *dspi = arg;
 273         struct fsl_dspi_dma *dma = dspi->dma;
 274         int i;
 275
 276         if (dspi->rx) {
 277                 for (i = 0; i < dma->curr_xfer_len; i++)
 278                         dspi_push_rx(dspi, dspi->dma->rx_dma_buf[i]);
 279         }
 280
 281         complete(&dma->cmd_rx_complete);
 282 }
 283
 284 static int dspi_next_xfer_dma_submit(struct fsl_dspi *dspi)
 285 {
 286         struct fsl_dspi_dma *dma = dspi->dma;
 287         struct device *dev = &dspi->pdev->dev;
 288         int time_left;
 289         int i;
 290
 291         for (i = 0; i < dma->curr_xfer_len; i++)
 292                 dspi->dma->tx_dma_buf[i] = dspi_pop_tx_pushr(dspi);
 293
 294         dma->tx_desc = dmaengine_prep_slave_single(dma->chan_tx,
 295                                         dma->tx_dma_phys,
 296                                         dma->curr_xfer_len *
 297                                         DMA_SLAVE_BUSWIDTH_4_BYTES,
 298                                         DMA_MEM_TO_DEV,
 299                                         DMA_PREP_INTERRUPT | DMA_CTRL_ACK);
 300         if (!dma->tx_desc) {
 301                 dev_err(dev, "Not able to get desc for DMA xfer\n");
 302                 return -EIO;
 303         }
 304
 305         dma->tx_desc->callback = dspi_tx_dma_callback;
 306         dma->tx_desc->callback_param = dspi;
 307         if (dma_submit_error(dmaengine_submit(dma->tx_desc))) {
 308                 dev_err(dev, "DMA submit failed\n");
 309                 return -EINVAL;
 310         }
 311
 312         dma->rx_desc = dmaengine_prep_slave_single(dma->chan_rx,
 313                                         dma->rx_dma_phys,
 314                                         dma->curr_xfer_len *
 315                                         DMA_SLAVE_BUSWIDTH_4_BYTES,
 316                                         DMA_DEV_TO_MEM,
 317                                         DMA_PREP_INTERRUPT | DMA_CTRL_ACK);
 318         if (!dma->rx_desc) {
 319                 dev_err(dev, "Not able to get desc for DMA xfer\n");
 320                 return -EIO;
 321         }
 322
 323         dma->rx_desc->callback = dspi_rx_dma_callback;
 324         dma->rx_desc->callback_param = dspi;
 325         if (dma_submit_error(dmaengine_submit(dma->rx_desc))) {
 326                 dev_err(dev, "DMA submit failed\n");
 327                 return -EINVAL;
 328         }
 329
 330         reinit_completion(&dspi->dma->cmd_rx_complete);
 331         reinit_completion(&dspi->dma->cmd_tx_complete);
 332
 333         dma_async_issue_pending(dma->chan_rx);
 334         dma_async_issue_pending(dma->chan_tx);
 335
 336         time_left = wait_for_completion_timeout(&dspi->dma->cmd_tx_complete,
 337                                         DMA_COMPLETION_TIMEOUT);
 338         if (time_left == 0) {
 339                 dev_err(dev, "DMA tx timeout\n");
 340                 dmaengine_terminate_all(dma->chan_tx);
 341                 dmaengine_terminate_all(dma->chan_rx);
 342                 return -ETIMEDOUT;
 343         }
 344
 345         time_left = wait_for_completion_timeout(&dspi->dma->cmd_rx_complete,
 346                                         DMA_COMPLETION_TIMEOUT);
 347         if (time_left == 0) {
 348                 dev_err(dev, "DMA rx timeout\n");
 349                 dmaengine_terminate_all(dma->chan_tx);
 350                 dmaengine_terminate_all(dma->chan_rx);
 351                 return -ETIMEDOUT;
 352         }
 353
 354         return 0;
 355 }
 356
 357 static int dspi_dma_xfer(struct fsl_dspi *dspi)
 358 {
 359         struct fsl_dspi_dma *dma = dspi->dma;
 360         struct device *dev = &dspi->pdev->dev;
 361         struct spi_message *message = dspi->cur_msg;
 362         int curr_remaining_bytes;
 363         int bytes_per_buffer;
 364         int ret = 0;
 365
 366         curr_remaining_bytes = dspi->len;
 367         bytes_per_buffer = DSPI_DMA_BUFSIZE / DSPI_FIFO_SIZE;
 368         while (curr_remaining_bytes) {
 369                 /* Check if current transfer fits the DMA buffer */
 370                 dma->curr_xfer_len = curr_remaining_bytes
 371                         / dspi->bytes_per_word;
 372                 if (dma->curr_xfer_len > bytes_per_buffer)
 373                         dma->curr_xfer_len = bytes_per_buffer;
 374
 375                 ret = dspi_next_xfer_dma_submit(dspi);
 376                 if (ret) {
 377                         dev_err(dev, "DMA transfer failed\n");
 378                         goto exit;
 379
 380                 } else {
 381                         const int len =
 382                                 dma->curr_xfer_len * dspi->bytes_per_word;
 383                         curr_remaining_bytes -= len;
 384                         message->actual_length += len;
 385                         if (curr_remaining_bytes < 0)
 386                                 curr_remaining_bytes = 0;
 387                 }
 388         }
 389
 390 exit:
 391         return ret;
 392 }
 393
 394 static int dspi_request_dma(struct fsl_dspi *dspi, phys_addr_t phy_addr)
 395 {
 396         struct fsl_dspi_dma *dma;
 397         struct dma_slave_config cfg;
 398         struct device *dev = &dspi->pdev->dev;
 399         int ret;
 400
 401         dma = devm_kzalloc(dev, sizeof(*dma), GFP_KERNEL);
 402         if (!dma)
 403                 return -ENOMEM;
 404
 405         dma->chan_rx = dma_request_slave_channel(dev, "rx");
 406         if (!dma->chan_rx) {
 407                 dev_err(dev, "rx dma channel not available\n");
 408                 ret = -ENODEV;
 409                 return ret;
 410         }
 411
 412         dma->chan_tx = dma_request_slave_channel(dev, "tx");
 413         if (!dma->chan_tx) {
 414                 dev_err(dev, "tx dma channel not available\n");
 415                 ret = -ENODEV;
 416                 goto err_tx_channel;
 417         }
 418
 419         dma->tx_dma_buf = dma_alloc_coherent(dev, DSPI_DMA_BUFSIZE,
 420                                         &dma->tx_dma_phys, GFP_KERNEL);
 421         if (!dma->tx_dma_buf) {
 422                 ret = -ENOMEM;
 423                 goto err_tx_dma_buf;
 424         }
 425
 426         dma->rx_dma_buf = dma_alloc_coherent(dev, DSPI_DMA_BUFSIZE,
 427                                         &dma->rx_dma_phys, GFP_KERNEL);
 428         if (!dma->rx_dma_buf) {
 429                 ret = -ENOMEM;
 430                 goto err_rx_dma_buf;
 431         }
 432
 433         memset(&cfg, 0, sizeof(cfg));
 434         cfg.src_addr = phy_addr + SPI_POPR;
 435         cfg.dst_addr = phy_addr + SPI_PUSHR;
 436         cfg.src_addr_width = DMA_SLAVE_BUSWIDTH_4_BYTES;
 437         cfg.dst_addr_width = DMA_SLAVE_BUSWIDTH_4_BYTES;
 438         cfg.src_maxburst = 1;
 439         cfg.dst_maxburst = 1;
 440
 441         cfg.direction = DMA_DEV_TO_MEM;
 442         ret = dmaengine_slave_config(dma->chan_rx, &cfg);
 443         if (ret) {
 444                 dev_err(dev, "can't configure rx dma channel\n");
 445                 ret = -EINVAL;
 446                 goto err_slave_config;
 447         }
 448
 449         cfg.direction = DMA_MEM_TO_DEV;
 450         ret = dmaengine_slave_config(dma->chan_tx, &cfg);
 451         if (ret) {
 452                 dev_err(dev, "can't configure tx dma channel\n");
 453                 ret = -EINVAL;
 454                 goto err_slave_config;
 455         }
 456
 457         dspi->dma = dma;
 458         init_completion(&dma->cmd_tx_complete);
 459         init_completion(&dma->cmd_rx_complete);
 460
 461         return 0;
 462
 463 err_slave_config:
 464         dma_free_coherent(dev, DSPI_DMA_BUFSIZE,
 465                         dma->rx_dma_buf, dma->rx_dma_phys);
 466 err_rx_dma_buf:
 467         dma_free_coherent(dev, DSPI_DMA_BUFSIZE,
 468                         dma->tx_dma_buf, dma->tx_dma_phys);
 469 err_tx_dma_buf:
 470         dma_release_channel(dma->chan_tx);
 471 err_tx_channel:
 472         dma_release_channel(dma->chan_rx);
 473
 474         devm_kfree(dev, dma);
 475         dspi->dma = NULL;
 476
 477         return ret;
 478 }
 479
 480 static void dspi_release_dma(struct fsl_dspi *dspi)
 481 {
 482         struct fsl_dspi_dma *dma = dspi->dma;
 483         struct device *dev = &dspi->pdev->dev;
 484
 485         if (dma) {
 486                 if (dma->chan_tx) {
 487                         dma_unmap_single(dev, dma->tx_dma_phys,
 488                                         DSPI_DMA_BUFSIZE, DMA_TO_DEVICE);
 489                         dma_release_channel(dma->chan_tx);
 490                 }
 491
 492                 if (dma->chan_rx) {
 493                         dma_unmap_single(dev, dma->rx_dma_phys,
 494                                         DSPI_DMA_BUFSIZE, DMA_FROM_DEVICE);
 495                         dma_release_channel(dma->chan_rx);
 496                 }
 497         }
 498 }
 499
 500 static void hz_to_spi_baud(char *pbr, char *br, int speed_hz,
 501                 unsigned long clkrate)
 502 {
 503         /* Valid baud rate pre-scaler values */
 504         int pbr_tbl[4] = {2, 3, 5, 7};
 505         int brs[16] = { 2,      4,      6,      8,
 506                 16,     32,     64,     128,
 507                 256,    512,    1024,   2048,
 508                 4096,   8192,   16384,  32768 };
 509         int scale_needed, scale, minscale = INT_MAX;
 510         int i, j;
 511
 512         scale_needed = clkrate / speed_hz;
 513         if (clkrate % speed_hz)
 514                 scale_needed++;
 515
 516         for (i = 0; i < ARRAY_SIZE(brs); i++)
 517                 for (j = 0; j < ARRAY_SIZE(pbr_tbl); j++) {
 518                         scale = brs[i] * pbr_tbl[j];
 519                         if (scale >= scale_needed) {
 520                                 if (scale < minscale) {
 521                                         minscale = scale;
 522                                         *br = i;
 523                                         *pbr = j;
 524                                 }
 525                                 break;
 526                         }
 527                 }
 528
 529         if (minscale == INT_MAX) {
 530                 pr_warn("Can not find valid baud rate,speed_hz is %d,clkrate is %ld, we use the max prescaler value.\n",
 531                         speed_hz, clkrate);
 532                 *pbr = ARRAY_SIZE(pbr_tbl) - 1;
 533                 *br =  ARRAY_SIZE(brs) - 1;
 534         }
 535 }
 536
 537 static void ns_delay_scale(char *psc, char *sc, int delay_ns,
 538                 unsigned long clkrate)
 539 {
 540         int pscale_tbl[4] = {1, 3, 5, 7};
 541         int scale_needed, scale, minscale = INT_MAX;
 542         int i, j;
 543         u32 remainder;
 544
 545         scale_needed = div_u64_rem((u64)delay_ns * clkrate, NSEC_PER_SEC,
 546                         &remainder);
 547         if (remainder)
 548                 scale_needed++;
 549
 550         for (i = 0; i < ARRAY_SIZE(pscale_tbl); i++)
 551                 for (j = 0; j <= SPI_CTAR_SCALE_BITS; j++) {
 552                         scale = pscale_tbl[i] * (2 << j);
 553                         if (scale >= scale_needed) {
 554                                 if (scale < minscale) {
 555                                         minscale = scale;
 556                                         *psc = i;
 557                                         *sc = j;
 558                                 }
 559                                 break;
 560                         }
 561                 }
 562
 563         if (minscale == INT_MAX) {
 564                 pr_warn("Cannot find correct scale values for %dns delay at clkrate %ld, using max prescaler value",
 565                         delay_ns, clkrate);
 566                 *psc = ARRAY_SIZE(pscale_tbl) - 1;
 567                 *sc = SPI_CTAR_SCALE_BITS;
 568         }
 569 }
 570
 571 static void fifo_write(struct fsl_dspi *dspi)
 572 {
 573         regmap_write(dspi->regmap, SPI_PUSHR, dspi_pop_tx_pushr(dspi));
 574 }
 575
 576 static void cmd_fifo_write(struct fsl_dspi *dspi)
 577 {
 578         u16 cmd = dspi->tx_cmd;
 579
 580         if (dspi->len > 0)
 581                 cmd |= SPI_PUSHR_CMD_CONT;
 582         regmap_write(dspi->regmap_pushr, PUSHR_CMD, cmd);
 583 }
 584
 585 static void tx_fifo_write(struct fsl_dspi *dspi, u16 txdata)
 586 {
 587         regmap_write(dspi->regmap_pushr, PUSHR_TX, txdata);
 588 }
 589
 590 static void dspi_tcfq_write(struct fsl_dspi *dspi)
 591 {
 592         /* Clear transfer count */
 593         dspi->tx_cmd |= SPI_PUSHR_CMD_CTCNT;
 594
 595         if (dspi->devtype_data->xspi_mode && dspi->bits_per_word > 16) {
 596                 /* Write two TX FIFO entries first, and then the corresponding
 597                  * CMD FIFO entry.
 598                  */
 599                 u32 data = dspi_pop_tx(dspi);
 600
 601                 if (dspi->cur_chip->ctar_val & SPI_CTAR_LSBFE(1)) {
 602                         /* LSB */
 603                         tx_fifo_write(dspi, data & 0xFFFF);
 604                         tx_fifo_write(dspi, data >> 16);
 605                 } else {
 606                         /* MSB */
 607                         tx_fifo_write(dspi, data >> 16);
 608                         tx_fifo_write(dspi, data & 0xFFFF);
 609                 }
 610                 cmd_fifo_write(dspi);
 611         } else {
 612                 /* Write one entry to both TX FIFO and CMD FIFO
 613                  * simultaneously.
 614                  */
 615                 fifo_write(dspi);
 616         }
 617 }
 618
 619 static u32 fifo_read(struct fsl_dspi *dspi)
 620 {
 621         u32 rxdata = 0;
 622
 623         regmap_read(dspi->regmap, SPI_POPR, &rxdata);
 624         return rxdata;
 625 }
 626
 627 static void dspi_tcfq_read(struct fsl_dspi *dspi)
 628 {
 629         dspi_push_rx(dspi, fifo_read(dspi));
 630 }
 631
 632 static void dspi_eoq_write(struct fsl_dspi *dspi)
 633 {
 634         int fifo_size = DSPI_FIFO_SIZE;
 635         u16 xfer_cmd = dspi->tx_cmd;
 636
 637         /* Fill TX FIFO with as many transfers as possible */
 638         while (dspi->len && fifo_size--) {
 639                 dspi->tx_cmd = xfer_cmd;
 640                 /* Request EOQF for last transfer in FIFO */
 641                 if (dspi->len == dspi->bytes_per_word || fifo_size == 0)
 642                         dspi->tx_cmd |= SPI_PUSHR_CMD_EOQ;
 643                 /* Clear transfer count for first transfer in FIFO */
 644                 if (fifo_size == (DSPI_FIFO_SIZE - 1))
 645                         dspi->tx_cmd |= SPI_PUSHR_CMD_CTCNT;
 646                 /* Write combined TX FIFO and CMD FIFO entry */
 647                 fifo_write(dspi);
 648         }
 649 }
 650
 651 static void dspi_eoq_read(struct fsl_dspi *dspi)
 652 {
 653         int fifo_size = DSPI_FIFO_SIZE;
 654
 655         /* Read one FIFO entry at and push to rx buffer */
 656         while ((dspi->rx < dspi->rx_end) && fifo_size--)
 657                 dspi_push_rx(dspi, fifo_read(dspi));
 658 }
 659
 660 static int dspi_transfer_one_message(struct spi_master *master,
 661                 struct spi_message *message)
 662 {
 663         struct fsl_dspi *dspi = spi_master_get_devdata(master);
 664         struct spi_device *spi = message->spi;
 665         struct spi_transfer *transfer;
 666         int status = 0;
 667         enum dspi_trans_mode trans_mode;
 668
 669         message->actual_length = 0;
 670
 671         list_for_each_entry(transfer, &message->transfers, transfer_list) {
 672                 dspi->cur_transfer = transfer;
 673                 dspi->cur_msg = message;
 674                 dspi->cur_chip = spi_get_ctldata(spi);
 675                 /* Prepare command word for CMD FIFO */
 676                 dspi->tx_cmd = SPI_PUSHR_CMD_CTAS(0) |
 677                         SPI_PUSHR_CMD_PCS(spi->chip_select);
 678                 if (list_is_last(&dspi->cur_transfer->transfer_list,
 679                                  &dspi->cur_msg->transfers)) {
 680                         /* Leave PCS activated after last transfer when
 681                          * cs_change is set.
 682                          */
 683                         if (transfer->cs_change)
 684                                 dspi->tx_cmd |= SPI_PUSHR_CMD_CONT;
 685                 } else {
 686                         /* Keep PCS active between transfers in same message
 687                          * when cs_change is not set, and de-activate PCS
 688                          * between transfers in the same message when
 689                          * cs_change is set.
 690                          */
 691                         if (!transfer->cs_change)
 692                                 dspi->tx_cmd |= SPI_PUSHR_CMD_CONT;
 693                 }
 694
 695                 dspi->void_write_data = dspi->cur_chip->void_write_data;
 696
 697                 dspi->tx = transfer->tx_buf;
 698                 dspi->rx = transfer->rx_buf;
 699                 dspi->rx_end = dspi->rx + transfer->len;
 700                 dspi->len = transfer->len;
 701                 /* Validated transfer specific frame size (defaults applied) */
 702                 dspi->bits_per_word = transfer->bits_per_word;
 703                 if (transfer->bits_per_word <= 8)
 704                         dspi->bytes_per_word = 1;
 705                 else if (transfer->bits_per_word <= 16)
 706                         dspi->bytes_per_word = 2;
 707                 else
 708                         dspi->bytes_per_word = 4;
 709
 710                 regmap_update_bits(dspi->regmap, SPI_MCR,
 711                                    SPI_MCR_CLR_TXF | SPI_MCR_CLR_RXF,
 712                                    SPI_MCR_CLR_TXF | SPI_MCR_CLR_RXF);
 713                 regmap_write(dspi->regmap, SPI_CTAR(0),
 714                              dspi->cur_chip->ctar_val |
 715                              SPI_FRAME_BITS(transfer->bits_per_word));
 716                 if (dspi->devtype_data->xspi_mode)
 717                         regmap_write(dspi->regmap, SPI_CTARE(0),
 718                                      SPI_FRAME_EBITS(transfer->bits_per_word)
 719                                      | SPI_CTARE_DTCP(1));
 720
 721                 trans_mode = dspi->devtype_data->trans_mode;
 722                 switch (trans_mode) {
 723                 case DSPI_EOQ_MODE:
 724                         regmap_write(dspi->regmap, SPI_RSER, SPI_RSER_EOQFE);
 725                         dspi_eoq_write(dspi);
 726                         break;
 727                 case DSPI_TCFQ_MODE:
 728                         regmap_write(dspi->regmap, SPI_RSER, SPI_RSER_TCFQE);
 729                         dspi_tcfq_write(dspi);
 730                         break;
 731                 case DSPI_DMA_MODE:
 732                         regmap_write(dspi->regmap, SPI_RSER,
 733                                 SPI_RSER_TFFFE | SPI_RSER_TFFFD |
 734                                 SPI_RSER_RFDFE | SPI_RSER_RFDFD);
 735                         status = dspi_dma_xfer(dspi);
 736                         break;
 737                 default:
 738                         dev_err(&dspi->pdev->dev, "unsupported trans_mode %u\n",
 739                                 trans_mode);
 740                         status = -EINVAL;
 741                         goto out;
 742                 }
 743
 744                 if (trans_mode != DSPI_DMA_MODE) {
 745                         if (wait_event_interruptible(dspi->waitq,
 746                                                 dspi->waitflags))
 747                                 dev_err(&dspi->pdev->dev,
 748                                         "wait transfer complete fail!\n");
 749                         dspi->waitflags = 0;
 750                 }
 751
 752                 if (transfer->delay_usecs)
 753                         udelay(transfer->delay_usecs);
 754         }
 755
 756 out:
 757         message->status = status;
 758         spi_finalize_current_message(master);
 759
 760         return status;
 761 }
 762
 763 static int dspi_setup(struct spi_device *spi)
 764 {
 765         struct chip_data *chip;
 766         struct fsl_dspi *dspi = spi_master_get_devdata(spi->master);
 767         struct fsl_dspi_platform_data *pdata;
 768         u32 cs_sck_delay = 0, sck_cs_delay = 0;
 769         unsigned char br = 0, pbr = 0, pcssck = 0, cssck = 0;
 770         unsigned char pasc = 0, asc = 0;
 771         unsigned long clkrate;
 772
 773         /* Only alloc on first setup */
 774         chip = spi_get_ctldata(spi);
 775         if (chip == NULL) {
 776                 chip = kzalloc(sizeof(struct chip_data), GFP_KERNEL);
 777                 if (!chip)
 778                         return -ENOMEM;
 779         }
 780
 781         pdata = dev_get_platdata(&dspi->pdev->dev);
 782
 783         if (!pdata) {
 784                 of_property_read_u32(spi->dev.of_node, "fsl,spi-cs-sck-delay",
 785                                 &cs_sck_delay);
 786
 787                 of_property_read_u32(spi->dev.of_node, "fsl,spi-sck-cs-delay",
 788                                 &sck_cs_delay);
 789         } else {
 790                 cs_sck_delay = pdata->cs_sck_delay;
 791                 sck_cs_delay = pdata->sck_cs_delay;
 792         }
 793
 794         chip->void_write_data = 0;
 795
 796         clkrate = clk_get_rate(dspi->clk);
 797         hz_to_spi_baud(&pbr, &br, spi->max_speed_hz, clkrate);
 798
 799         /* Set PCS to SCK delay scale values */
 800         ns_delay_scale(&pcssck, &cssck, cs_sck_delay, clkrate);
 801
 802         /* Set After SCK delay scale values */
 803         ns_delay_scale(&pasc, &asc, sck_cs_delay, clkrate);
 804
 805         chip->ctar_val = SPI_CTAR_CPOL(spi->mode & SPI_CPOL ? 1 : 0)
 806                 | SPI_CTAR_CPHA(spi->mode & SPI_CPHA ? 1 : 0)
 807                 | SPI_CTAR_LSBFE(spi->mode & SPI_LSB_FIRST ? 1 : 0)
 808                 | SPI_CTAR_PCSSCK(pcssck)
 809                 | SPI_CTAR_CSSCK(cssck)
 810                 | SPI_CTAR_PASC(pasc)
 811                 | SPI_CTAR_ASC(asc)
 812                 | SPI_CTAR_PBR(pbr)
 813                 | SPI_CTAR_BR(br);
 814
 815         spi_set_ctldata(spi, chip);
 816
 817         return 0;
 818 }
 819
 820 static void dspi_cleanup(struct spi_device *spi)
 821 {
 822         struct chip_data *chip = spi_get_ctldata((struct spi_device *)spi);
 823
 824         dev_dbg(&spi->dev, "spi_device %u.%u cleanup\n",
 825                         spi->master->bus_num, spi->chip_select);
 826
 827         kfree(chip);
 828 }
 829
 830 static irqreturn_t dspi_interrupt(int irq, void *dev_id)
 831 {
 832         struct fsl_dspi *dspi = (struct fsl_dspi *)dev_id;
 833         struct spi_message *msg = dspi->cur_msg;
 834         enum dspi_trans_mode trans_mode;
 835         u32 spi_sr, spi_tcr;
 836         u16 spi_tcnt;
 837
 838         regmap_read(dspi->regmap, SPI_SR, &spi_sr);
 839         regmap_write(dspi->regmap, SPI_SR, spi_sr);
 840
 841
 842         if (spi_sr & (SPI_SR_EOQF | SPI_SR_TCFQF)) {
 843                 /* Get transfer counter (in number of SPI transfers). It was
 844                  * reset to 0 when transfer(s) were started.
 845                  */
 846                 regmap_read(dspi->regmap, SPI_TCR, &spi_tcr);
 847                 spi_tcnt = SPI_TCR_GET_TCNT(spi_tcr);
 848                 /* Update total number of bytes that were transferred */
 849                 msg->actual_length += spi_tcnt * dspi->bytes_per_word;
 850
 851                 trans_mode = dspi->devtype_data->trans_mode;
 852                 switch (trans_mode) {
 853                 case DSPI_EOQ_MODE:
 854                         dspi_eoq_read(dspi);
 855                         break;
 856                 case DSPI_TCFQ_MODE:
 857                         dspi_tcfq_read(dspi);
 858                         break;
 859                 default:
 860                         dev_err(&dspi->pdev->dev, "unsupported trans_mode %u\n",
 861                                 trans_mode);
 862                                 return IRQ_HANDLED;
 863                 }
 864
 865                 if (!dspi->len) {
 866                         dspi->waitflags = 1;
 867                         wake_up_interruptible(&dspi->waitq);
 868                 } else {
 869                         switch (trans_mode) {
 870                         case DSPI_EOQ_MODE:
 871                                 dspi_eoq_write(dspi);
 872                                 break;
 873                         case DSPI_TCFQ_MODE:
 874                                 dspi_tcfq_write(dspi);
 875                                 break;
 876                         default:
 877                                 dev_err(&dspi->pdev->dev,
 878                                         "unsupported trans_mode %u\n",
 879                                         trans_mode);
 880                         }
 881                 }
 882
 883                 return IRQ_HANDLED;
 884         }
 885
 886         return IRQ_NONE;
 887 }
 888
 889 static const struct of_device_id fsl_dspi_dt_ids[] = {
 890         { .compatible = "fsl,vf610-dspi", .data = &vf610_data, },
 891         { .compatible = "fsl,ls1021a-v1.0-dspi", .data = &ls1021a_v1_data, },
 892         { .compatible = "fsl,ls2085a-dspi", .data = &ls2085a_data, },
 893         { /* sentinel */ }
 894 };
 895 MODULE_DEVICE_TABLE(of, fsl_dspi_dt_ids);
 896
 897 #ifdef CONFIG_PM_SLEEP
 898 static int dspi_suspend(struct device *dev)
 899 {
 900         struct spi_master *master = dev_get_drvdata(dev);
 901         struct fsl_dspi *dspi = spi_master_get_devdata(master);
 902
 903         if (dspi->irq)
 904                 disable_irq(dspi->irq);
 905         spi_master_suspend(master);
 906         clk_disable_unprepare(dspi->clk);
 907
 908         pinctrl_pm_select_sleep_state(dev);
 909
 910         return 0;
 911 }
 912
 913 static int dspi_resume(struct device *dev)
 914 {
 915         struct spi_master *master = dev_get_drvdata(dev);
 916         struct fsl_dspi *dspi = spi_master_get_devdata(master);
 917         int ret;
 918
 919         pinctrl_pm_select_default_state(dev);
 920
 921         ret = clk_prepare_enable(dspi->clk);
 922         if (ret)
 923                 return ret;
 924         spi_master_resume(master);
 925         if (dspi->irq)
 926                 enable_irq(dspi->irq);
 927
 928         return 0;
 929 }
 930 #endif /* CONFIG_PM_SLEEP */
 931
 932 static SIMPLE_DEV_PM_OPS(dspi_pm, dspi_suspend, dspi_resume);
 933
 934 static const struct regmap_range dspi_volatile_ranges[] = {
 935         regmap_reg_range(SPI_MCR, SPI_TCR),
 936         regmap_reg_range(SPI_SR, SPI_SR),
 937         regmap_reg_range(SPI_PUSHR, SPI_RXFR3),
 938 };
 939
 940 static const struct regmap_access_table dspi_volatile_table = {
 941         .yes_ranges     = dspi_volatile_ranges,
 942         .n_yes_ranges   = ARRAY_SIZE(dspi_volatile_ranges),
 943 };
 944
 945 static const struct regmap_config dspi_regmap_config = {
 946         .reg_bits = 32,
 947         .val_bits = 32,
 948         .reg_stride = 4,
 949         .max_register = 0x88,
 950         .volatile_table = &dspi_volatile_table,
 951 };
 952
 953 static const struct regmap_range dspi_xspi_volatile_ranges[] = {
 954         regmap_reg_range(SPI_MCR, SPI_TCR),
 955         regmap_reg_range(SPI_SR, SPI_SR),
 956         regmap_reg_range(SPI_PUSHR, SPI_RXFR3),
 957         regmap_reg_range(SPI_SREX, SPI_SREX),
 958 };
 959
 960 static const struct regmap_access_table dspi_xspi_volatile_table = {
 961         .yes_ranges     = dspi_xspi_volatile_ranges,
 962         .n_yes_ranges   = ARRAY_SIZE(dspi_xspi_volatile_ranges),
 963 };
 964
 965 static const struct regmap_config dspi_xspi_regmap_config[] = {
 966         {
 967                 .reg_bits = 32,
 968                 .val_bits = 32,
 969                 .reg_stride = 4,
 970                 .max_register = 0x13c,
 971                 .volatile_table = &dspi_xspi_volatile_table,
 972         },
 973         {
 974                 .name = "pushr",
 975                 .reg_bits = 16,
 976                 .val_bits = 16,
 977                 .reg_stride = 2,
 978                 .max_register = 0x2,
 979         },
 980 };
 981
 982 static void dspi_init(struct fsl_dspi *dspi)
 983 {
 984         regmap_write(dspi->regmap, SPI_MCR, SPI_MCR_MASTER | SPI_MCR_PCSIS |
 985                      (dspi->devtype_data->xspi_mode ? SPI_MCR_XSPI : 0));
 986         regmap_write(dspi->regmap, SPI_SR, SPI_SR_CLEAR);
 987         if (dspi->devtype_data->xspi_mode)
 988                 regmap_write(dspi->regmap, SPI_CTARE(0),
 989                              SPI_CTARE_FMSZE(0) | SPI_CTARE_DTCP(1));
 990 }
 991
 992 static int dspi_probe(struct platform_device *pdev)
 993 {
 994         struct device_node *np = pdev->dev.of_node;
 995         struct spi_master *master;
 996         struct fsl_dspi *dspi;
 997         struct resource *res;
 998         const struct regmap_config *regmap_config;
 999         void __iomem *base;
1000         struct fsl_dspi_platform_data *pdata;
1001         int ret = 0, cs_num, bus_num;
1002
1003         master = spi_alloc_master(&pdev->dev, sizeof(struct fsl_dspi));
1004         if (!master)
1005                 return -ENOMEM;
1006
1007         dspi = spi_master_get_devdata(master);
1008         dspi->pdev = pdev;
1009         dspi->master = master;
1010
1011         master->transfer = NULL;
1012         master->setup = dspi_setup;
1013         master->transfer_one_message = dspi_transfer_one_message;
1014         master->dev.of_node = pdev->dev.of_node;
1015
1016         master->cleanup = dspi_cleanup;
1017         master->mode_bits = SPI_CPOL | SPI_CPHA | SPI_LSB_FIRST;
1018
1019         pdata = dev_get_platdata(&pdev->dev);
1020         if (pdata) {
1021                 master->num_chipselect = pdata->cs_num;
1022                 master->bus_num = pdata->bus_num;
1023
1024                 dspi->devtype_data = &coldfire_data;
1025         } else {
1026
1027                 ret = of_property_read_u32(np, "spi-num-chipselects", &cs_num);
1028                 if (ret < 0) {
1029                         dev_err(&pdev->dev, "can't get spi-num-chipselects\n");
1030                         goto out_master_put;
1031                 }
1032                 master->num_chipselect = cs_num;
1033
1034                 ret = of_property_read_u32(np, "bus-num", &bus_num);
1035                 if (ret < 0) {
1036                         dev_err(&pdev->dev, "can't get bus-num\n");
1037                         goto out_master_put;
1038                 }
1039                 master->bus_num = bus_num;
1040
1041                 dspi->devtype_data = of_device_get_match_data(&pdev->dev);
1042                 if (!dspi->devtype_data) {
1043                         dev_err(&pdev->dev, "can't get devtype_data\n");
1044                         ret = -EFAULT;
1045                         goto out_master_put;
1046                 }
1047         }
1048
1049         if (dspi->devtype_data->xspi_mode)
1050                 master->bits_per_word_mask = SPI_BPW_RANGE_MASK(4, 32);
1051         else
1052                 master->bits_per_word_mask = SPI_BPW_RANGE_MASK(4, 16);
1053
1054         res = platform_get_resource(pdev, IORESOURCE_MEM, 0);
1055         base = devm_ioremap_resource(&pdev->dev, res);
1056         if (IS_ERR(base)) {
1057                 ret = PTR_ERR(base);
1058                 goto out_master_put;
1059         }
1060
1061         if (dspi->devtype_data->xspi_mode)
1062                 regmap_config = &dspi_xspi_regmap_config[0];
1063         else
1064                 regmap_config = &dspi_regmap_config;
1065         dspi->regmap = devm_regmap_init_mmio(&pdev->dev, base, regmap_config);
1066         if (IS_ERR(dspi->regmap)) {
1067                 dev_err(&pdev->dev, "failed to init regmap: %ld\n",
1068                                 PTR_ERR(dspi->regmap));
1069                 ret = PTR_ERR(dspi->regmap);
1070                 goto out_master_put;
1071         }
1072
1073         if (dspi->devtype_data->xspi_mode) {
1074                 dspi->regmap_pushr = devm_regmap_init_mmio(
1075                         &pdev->dev, base + SPI_PUSHR,
1076                         &dspi_xspi_regmap_config[1]);
1077                 if (IS_ERR(dspi->regmap_pushr)) {
1078                         dev_err(&pdev->dev,
1079                                 "failed to init pushr regmap: %ld\n",
1080                                 PTR_ERR(dspi->regmap_pushr));
1081                         ret = PTR_ERR(dspi->regmap_pushr);
1082                         goto out_master_put;
1083                 }
1084         }
1085
1086         dspi->clk = devm_clk_get(&pdev->dev, "dspi");
1087         if (IS_ERR(dspi->clk)) {
1088                 ret = PTR_ERR(dspi->clk);
1089                 dev_err(&pdev->dev, "unable to get clock\n");
1090                 goto out_master_put;
1091         }
1092         ret = clk_prepare_enable(dspi->clk);
1093         if (ret)
1094                 goto out_master_put;
1095
1096         dspi_init(dspi);
1097         dspi->irq = platform_get_irq(pdev, 0);
1098         if (dspi->irq < 0) {
1099                 dev_err(&pdev->dev, "can't get platform irq\n");
1100                 ret = dspi->irq;
1101                 goto out_clk_put;
1102         }
1103
1104         ret = request_threaded_irq(dspi->irq, dspi_interrupt, NULL,
1105                                    IRQF_SHARED, pdev->name, dspi);
1106         if (ret < 0) {
1107                 dev_err(&pdev->dev, "Unable to attach DSPI interrupt\n");
1108                 goto out_clk_put;
1109         }
1110
1111         if (dspi->devtype_data->trans_mode == DSPI_DMA_MODE) {
1112                 ret = dspi_request_dma(dspi, res->start);
1113                 if (ret < 0) {
1114                         dev_err(&pdev->dev, "can't get dma channels\n");
1115                         goto out_free_irq;
1116                 }
1117         }
1118
1119         master->max_speed_hz =
1120                 clk_get_rate(dspi->clk) / dspi->devtype_data->max_clock_factor;
1121
1122         init_waitqueue_head(&dspi->waitq);
1123         platform_set_drvdata(pdev, master);
1124
1125         ret = spi_register_master(master);
1126         if (ret != 0) {
1127                 dev_err(&pdev->dev, "Problem registering DSPI master\n");
1128                 goto out_release_dma;
1129         }
1130
1131         return ret;
1132
1133 out_release_dma:
1134         dspi_release_dma(dspi);
1135 out_free_irq:
1136         if (dspi->irq)
1137                 free_irq(dspi->irq, dspi);
1138 out_clk_put:
1139         clk_disable_unprepare(dspi->clk);
1140 out_master_put:
1141         spi_master_put(master);
1142
1143         return ret;
1144 }
1145
1146 static int dspi_remove(struct platform_device *pdev)
1147 {
1148         struct spi_master *master = platform_get_drvdata(pdev);
1149         struct fsl_dspi *dspi = spi_master_get_devdata(master);
1150
1151         /* Disconnect from the SPI framework */
1152         spi_unregister_controller(dspi->master);
1153
1154         /* Disable RX and TX */
1155         regmap_update_bits(dspi->regmap, SPI_MCR,
1156                            SPI_MCR_DIS_TXF | SPI_MCR_DIS_RXF,
1157                            SPI_MCR_DIS_TXF | SPI_MCR_DIS_RXF);
1158
1159         /* Stop Running */
1160         regmap_update_bits(dspi->regmap, SPI_MCR, SPI_MCR_HALT, SPI_MCR_HALT);
1161
1162         dspi_release_dma(dspi);
1163         if (dspi->irq)
1164                 free_irq(dspi->irq, dspi);
1165         clk_disable_unprepare(dspi->clk);
1166
1167         return 0;
1168 }
1169
1170 static void dspi_shutdown(struct platform_device *pdev)
1171 {
1172         dspi_remove(pdev);
1173 }
1174
1175 static struct platform_driver fsl_dspi_driver = {
1176         .driver.name    = DRIVER_NAME,
1177         .driver.of_match_table = fsl_dspi_dt_ids,
1178         .driver.owner   = THIS_MODULE,
1179         .driver.pm = &dspi_pm,
1180         .probe          = dspi_probe,
1181         .remove         = dspi_remove,
1182         .shutdown       = dspi_shutdown,
1183 };
1184 module_platform_driver(fsl_dspi_driver);
1185
1186 MODULE_DESCRIPTION("Freescale DSPI Controller Driver");
1187 MODULE_LICENSE("GPL");
1188 MODULE_ALIAS("platform:" DRIVER_NAME);