drivers/pinctrl/samsung/pinctrl-exynos.c

   1 /*
   2  * Exynos specific support for Samsung pinctrl/gpiolib driver with eint support.
   3  *
   4  * Copyright (c) 2012 Samsung Electronics Co., Ltd.
   5  *              http://www.samsung.com
   6  * Copyright (c) 2012 Linaro Ltd
   7  *              http://www.linaro.org
   8  *
   9  * Author: Thomas Abraham <thomas.ab@samsung.com>
  10  *
  11  * This program is free software; you can redistribute it and/or modify
  12  * it under the terms of the GNU General Public License as published by
  13  * the Free Software Foundation; either version 2 of the License, or
  14  * (at your option) any later version.
  15  *
  16  * This file contains the Samsung Exynos specific information required by the
  17  * the Samsung pinctrl/gpiolib driver. It also includes the implementation of
  18  * external gpio and wakeup interrupt support.
  19  */
  20
  21 #include <linux/module.h>
  22 #include <linux/device.h>
  23 #include <linux/interrupt.h>
  24 #include <linux/irqdomain.h>
  25 #include <linux/irq.h>
  26 #include <linux/irqchip/chained_irq.h>
  27 #include <linux/of_irq.h>
  28 #include <linux/io.h>
  29 #include <linux/slab.h>
  30 #include <linux/spinlock.h>
  31 #include <linux/err.h>
  32
  33 #include "pinctrl-samsung.h"
  34 #include "pinctrl-exynos.h"
  35
  36 struct exynos_irq_chip {
  37         struct irq_chip chip;
  38
  39         u32 eint_con;
  40         u32 eint_mask;
  41         u32 eint_pend;
  42 };
  43
  44 static inline struct exynos_irq_chip *to_exynos_irq_chip(struct irq_chip *chip)
  45 {
  46         return container_of(chip, struct exynos_irq_chip, chip);
  47 }
  48
  49 static const struct samsung_pin_bank_type bank_type_off = {
  50         .fld_width = { 4, 1, 2, 2, 2, 2, },
  51         .reg_offset = { 0x00, 0x04, 0x08, 0x0c, 0x10, 0x14, },
  52 };
  53
  54 static const struct samsung_pin_bank_type bank_type_alive = {
  55         .fld_width = { 4, 1, 2, 2, },
  56         .reg_offset = { 0x00, 0x04, 0x08, 0x0c, },
  57 };
  58
  59 static void exynos_irq_mask(struct irq_data *irqd)
  60 {
  61         struct irq_chip *chip = irq_data_get_irq_chip(irqd);
  62         struct exynos_irq_chip *our_chip = to_exynos_irq_chip(chip);
  63         struct samsung_pin_bank *bank = irq_data_get_irq_chip_data(irqd);
  64         struct samsung_pinctrl_drv_data *d = bank->drvdata;
  65         unsigned long reg_mask = our_chip->eint_mask + bank->eint_offset;
  66         unsigned long mask;
  67         unsigned long flags;
  68
  69         spin_lock_irqsave(&bank->slock, flags);
  70
  71         mask = readl(d->virt_base + reg_mask);
  72         mask |= 1 << irqd->hwirq;
  73         writel(mask, d->virt_base + reg_mask);
  74
  75         spin_unlock_irqrestore(&bank->slock, flags);
  76 }
  77
  78 static void exynos_irq_ack(struct irq_data *irqd)
  79 {
  80         struct irq_chip *chip = irq_data_get_irq_chip(irqd);
  81         struct exynos_irq_chip *our_chip = to_exynos_irq_chip(chip);
  82         struct samsung_pin_bank *bank = irq_data_get_irq_chip_data(irqd);
  83         struct samsung_pinctrl_drv_data *d = bank->drvdata;
  84         unsigned long reg_pend = our_chip->eint_pend + bank->eint_offset;
  85
  86         writel(1 << irqd->hwirq, d->virt_base + reg_pend);
  87 }
  88
  89 static void exynos_irq_unmask(struct irq_data *irqd)
  90 {
  91         struct irq_chip *chip = irq_data_get_irq_chip(irqd);
  92         struct exynos_irq_chip *our_chip = to_exynos_irq_chip(chip);
  93         struct samsung_pin_bank *bank = irq_data_get_irq_chip_data(irqd);
  94         struct samsung_pinctrl_drv_data *d = bank->drvdata;
  95         unsigned long reg_mask = our_chip->eint_mask + bank->eint_offset;
  96         unsigned long mask;
  97         unsigned long flags;
  98
  99         /*
 100          * Ack level interrupts right before unmask
 101          *
 102          * If we don't do this we'll get a double-interrupt.  Level triggered
 103          * interrupts must not fire an interrupt if the level is not
 104          * _currently_ active, even if it was active while the interrupt was
 105          * masked.
 106          */
 107         if (irqd_get_trigger_type(irqd) & IRQ_TYPE_LEVEL_MASK)
 108                 exynos_irq_ack(irqd);
 109
 110         spin_lock_irqsave(&bank->slock, flags);
 111
 112         mask = readl(d->virt_base + reg_mask);
 113         mask &= ~(1 << irqd->hwirq);
 114         writel(mask, d->virt_base + reg_mask);
 115
 116         spin_unlock_irqrestore(&bank->slock, flags);
 117 }
 118
 119 static int exynos_irq_set_type(struct irq_data *irqd, unsigned int type)
 120 {
 121         struct irq_chip *chip = irq_data_get_irq_chip(irqd);
 122         struct exynos_irq_chip *our_chip = to_exynos_irq_chip(chip);
 123         struct samsung_pin_bank *bank = irq_data_get_irq_chip_data(irqd);
 124         struct samsung_pinctrl_drv_data *d = bank->drvdata;
 125         unsigned int shift = EXYNOS_EINT_CON_LEN * irqd->hwirq;
 126         unsigned int con, trig_type;
 127         unsigned long reg_con = our_chip->eint_con + bank->eint_offset;
 128
 129         switch (type) {
 130         case IRQ_TYPE_EDGE_RISING:
 131                 trig_type = EXYNOS_EINT_EDGE_RISING;
 132                 break;
 133         case IRQ_TYPE_EDGE_FALLING:
 134                 trig_type = EXYNOS_EINT_EDGE_FALLING;
 135                 break;
 136         case IRQ_TYPE_EDGE_BOTH:
 137                 trig_type = EXYNOS_EINT_EDGE_BOTH;
 138                 break;
 139         case IRQ_TYPE_LEVEL_HIGH:
 140                 trig_type = EXYNOS_EINT_LEVEL_HIGH;
 141                 break;
 142         case IRQ_TYPE_LEVEL_LOW:
 143                 trig_type = EXYNOS_EINT_LEVEL_LOW;
 144                 break;
 145         default:
 146                 pr_err("unsupported external interrupt type\n");
 147                 return -EINVAL;
 148         }
 149
 150         if (type & IRQ_TYPE_EDGE_BOTH)
 151                 irq_set_handler_locked(irqd, handle_edge_irq);
 152         else
 153                 irq_set_handler_locked(irqd, handle_level_irq);
 154
 155         con = readl(d->virt_base + reg_con);
 156         con &= ~(EXYNOS_EINT_CON_MASK << shift);
 157         con |= trig_type << shift;
 158         writel(con, d->virt_base + reg_con);
 159
 160         return 0;
 161 }
 162
 163 static int exynos_irq_request_resources(struct irq_data *irqd)
 164 {
 165         struct irq_chip *chip = irq_data_get_irq_chip(irqd);
 166         struct exynos_irq_chip *our_chip = to_exynos_irq_chip(chip);
 167         struct samsung_pin_bank *bank = irq_data_get_irq_chip_data(irqd);
 168         const struct samsung_pin_bank_type *bank_type = bank->type;
 169         struct samsung_pinctrl_drv_data *d = bank->drvdata;
 170         unsigned int shift = EXYNOS_EINT_CON_LEN * irqd->hwirq;
 171         unsigned long reg_con = our_chip->eint_con + bank->eint_offset;
 172         unsigned long flags;
 173         unsigned int mask;
 174         unsigned int con;
 175         int ret;
 176
 177         ret = gpiochip_lock_as_irq(&bank->gpio_chip, irqd->hwirq);
 178         if (ret) {
 179                 dev_err(bank->gpio_chip.dev, "unable to lock pin %s-%lu IRQ\n",
 180                         bank->name, irqd->hwirq);
 181                 return ret;
 182         }
 183
 184         reg_con = bank->pctl_offset + bank_type->reg_offset[PINCFG_TYPE_FUNC];
 185         shift = irqd->hwirq * bank_type->fld_width[PINCFG_TYPE_FUNC];
 186         mask = (1 << bank_type->fld_width[PINCFG_TYPE_FUNC]) - 1;
 187
 188         spin_lock_irqsave(&bank->slock, flags);
 189
 190         con = readl(d->virt_base + reg_con);
 191         con &= ~(mask << shift);
 192         con |= EXYNOS_EINT_FUNC << shift;
 193         writel(con, d->virt_base + reg_con);
 194
 195         spin_unlock_irqrestore(&bank->slock, flags);
 196
 197         return 0;
 198 }
 199
 200 static void exynos_irq_release_resources(struct irq_data *irqd)
 201 {
 202         struct irq_chip *chip = irq_data_get_irq_chip(irqd);
 203         struct exynos_irq_chip *our_chip = to_exynos_irq_chip(chip);
 204         struct samsung_pin_bank *bank = irq_data_get_irq_chip_data(irqd);
 205         const struct samsung_pin_bank_type *bank_type = bank->type;
 206         struct samsung_pinctrl_drv_data *d = bank->drvdata;
 207         unsigned int shift = EXYNOS_EINT_CON_LEN * irqd->hwirq;
 208         unsigned long reg_con = our_chip->eint_con + bank->eint_offset;
 209         unsigned long flags;
 210         unsigned int mask;
 211         unsigned int con;
 212
 213         reg_con = bank->pctl_offset + bank_type->reg_offset[PINCFG_TYPE_FUNC];
 214         shift = irqd->hwirq * bank_type->fld_width[PINCFG_TYPE_FUNC];
 215         mask = (1 << bank_type->fld_width[PINCFG_TYPE_FUNC]) - 1;
 216
 217         spin_lock_irqsave(&bank->slock, flags);
 218
 219         con = readl(d->virt_base + reg_con);
 220         con &= ~(mask << shift);
 221         con |= FUNC_INPUT << shift;
 222         writel(con, d->virt_base + reg_con);
 223
 224         spin_unlock_irqrestore(&bank->slock, flags);
 225
 226         gpiochip_unlock_as_irq(&bank->gpio_chip, irqd->hwirq);
 227 }
 228
 229 /*
 230  * irq_chip for gpio interrupts.
 231  */
 232 static struct exynos_irq_chip exynos_gpio_irq_chip = {
 233         .chip = {
 234                 .name = "exynos_gpio_irq_chip",
 235                 .irq_unmask = exynos_irq_unmask,
 236                 .irq_mask = exynos_irq_mask,
 237                 .irq_ack = exynos_irq_ack,
 238                 .irq_set_type = exynos_irq_set_type,
 239                 .irq_request_resources = exynos_irq_request_resources,
 240                 .irq_release_resources = exynos_irq_release_resources,
 241         },
 242         .eint_con = EXYNOS_GPIO_ECON_OFFSET,
 243         .eint_mask = EXYNOS_GPIO_EMASK_OFFSET,
 244         .eint_pend = EXYNOS_GPIO_EPEND_OFFSET,
 245 };
 246
 247 static int exynos_eint_irq_map(struct irq_domain *h, unsigned int virq,
 248                                         irq_hw_number_t hw)
 249 {
 250         struct samsung_pin_bank *b = h->host_data;
 251
 252         irq_set_chip_data(virq, b);
 253         irq_set_chip_and_handler(virq, &b->irq_chip->chip,
 254                                         handle_level_irq);
 255         return 0;
 256 }
 257
 258 /*
 259  * irq domain callbacks for external gpio and wakeup interrupt controllers.
 260  */
 261 static const struct irq_domain_ops exynos_eint_irqd_ops = {
 262         .map    = exynos_eint_irq_map,
 263         .xlate  = irq_domain_xlate_twocell,
 264 };
 265
 266 static irqreturn_t exynos_eint_gpio_irq(int irq, void *data)
 267 {
 268         struct samsung_pinctrl_drv_data *d = data;
 269         struct samsung_pin_bank *bank = d->pin_banks;
 270         unsigned int svc, group, pin, virq;
 271
 272         svc = readl(d->virt_base + EXYNOS_SVC_OFFSET);
 273         group = EXYNOS_SVC_GROUP(svc);
 274         pin = svc & EXYNOS_SVC_NUM_MASK;
 275
 276         if (!group)
 277                 return IRQ_HANDLED;
 278         bank += (group - 1);
 279
 280         virq = irq_linear_revmap(bank->irq_domain, pin);
 281         if (!virq)
 282                 return IRQ_NONE;
 283         generic_handle_irq(virq);
 284         return IRQ_HANDLED;
 285 }
 286
 287 struct exynos_eint_gpio_save {
 288         u32 eint_con;
 289         u32 eint_fltcon0;
 290         u32 eint_fltcon1;
 291         u32 eint_mask;
 292 };
 293
 294 /*
 295  * exynos_eint_gpio_init() - setup handling of external gpio interrupts.
 296  * @d: driver data of samsung pinctrl driver.
 297  */
 298 static int exynos_eint_gpio_init(struct samsung_pinctrl_drv_data *d)
 299 {
 300         struct samsung_pin_bank *bank;
 301         struct device *dev = d->dev;
 302         int ret;
 303         int i;
 304
 305         if (!d->irq) {
 306                 dev_err(dev, "irq number not available\n");
 307                 return -EINVAL;
 308         }
 309
 310         ret = devm_request_irq(dev, d->irq, exynos_eint_gpio_irq,
 311                                         0, dev_name(dev), d);
 312         if (ret) {
 313                 dev_err(dev, "irq request failed\n");
 314                 return -ENXIO;
 315         }
 316
 317         bank = d->pin_banks;
 318         for (i = 0; i < d->nr_banks; ++i, ++bank) {
 319                 if (bank->eint_type != EINT_TYPE_GPIO)
 320                         continue;
 321                 bank->irq_domain = irq_domain_add_linear(bank->of_node,
 322                                 bank->nr_pins, &exynos_eint_irqd_ops, bank);
 323                 if (!bank->irq_domain) {
 324                         dev_err(dev, "gpio irq domain add failed\n");
 325                         ret = -ENXIO;
 326                         goto err_domains;
 327                 }
 328
 329                 bank->soc_priv = devm_kzalloc(d->dev,
 330                         sizeof(struct exynos_eint_gpio_save), GFP_KERNEL);
 331                 if (!bank->soc_priv) {
 332                         irq_domain_remove(bank->irq_domain);
 333                         ret = -ENOMEM;
 334                         goto err_domains;
 335                 }
 336
 337                 bank->irq_chip = &exynos_gpio_irq_chip;
 338         }
 339
 340         return 0;
 341
 342 err_domains:
 343         for (--i, --bank; i >= 0; --i, --bank) {
 344                 if (bank->eint_type != EINT_TYPE_GPIO)
 345                         continue;
 346                 irq_domain_remove(bank->irq_domain);
 347         }
 348
 349         return ret;
 350 }
 351
 352 static u32 exynos_eint_wake_mask = 0xffffffff;
 353
 354 u32 exynos_get_eint_wake_mask(void)
 355 {
 356         return exynos_eint_wake_mask;
 357 }
 358
 359 static int exynos_wkup_irq_set_wake(struct irq_data *irqd, unsigned int on)
 360 {
 361         struct samsung_pin_bank *bank = irq_data_get_irq_chip_data(irqd);
 362         unsigned long bit = 1UL << (2 * bank->eint_offset + irqd->hwirq);
 363
 364         pr_info("wake %s for irq %d\n", on ? "enabled" : "disabled", irqd->irq);
 365
 366         if (!on)
 367                 exynos_eint_wake_mask |= bit;
 368         else
 369                 exynos_eint_wake_mask &= ~bit;
 370
 371         return 0;
 372 }
 373
 374 /*
 375  * irq_chip for wakeup interrupts
 376  */
 377 static struct exynos_irq_chip exynos4210_wkup_irq_chip __initdata = {
 378         .chip = {
 379                 .name = "exynos4210_wkup_irq_chip",
 380                 .irq_unmask = exynos_irq_unmask,
 381                 .irq_mask = exynos_irq_mask,
 382                 .irq_ack = exynos_irq_ack,
 383                 .irq_set_type = exynos_irq_set_type,
 384                 .irq_set_wake = exynos_wkup_irq_set_wake,
 385                 .irq_request_resources = exynos_irq_request_resources,
 386                 .irq_release_resources = exynos_irq_release_resources,
 387         },
 388         .eint_con = EXYNOS_WKUP_ECON_OFFSET,
 389         .eint_mask = EXYNOS_WKUP_EMASK_OFFSET,
 390         .eint_pend = EXYNOS_WKUP_EPEND_OFFSET,
 391 };
 392
 393 static struct exynos_irq_chip exynos7_wkup_irq_chip __initdata = {
 394         .chip = {
 395                 .name = "exynos7_wkup_irq_chip",
 396                 .irq_unmask = exynos_irq_unmask,
 397                 .irq_mask = exynos_irq_mask,
 398                 .irq_ack = exynos_irq_ack,
 399                 .irq_set_type = exynos_irq_set_type,
 400                 .irq_set_wake = exynos_wkup_irq_set_wake,
 401                 .irq_request_resources = exynos_irq_request_resources,
 402                 .irq_release_resources = exynos_irq_release_resources,
 403         },
 404         .eint_con = EXYNOS7_WKUP_ECON_OFFSET,
 405         .eint_mask = EXYNOS7_WKUP_EMASK_OFFSET,
 406         .eint_pend = EXYNOS7_WKUP_EPEND_OFFSET,
 407 };
 408
 409 /* list of external wakeup controllers supported */
 410 static const struct of_device_id exynos_wkup_irq_ids[] = {
 411         { .compatible = "samsung,exynos4210-wakeup-eint",
 412                         .data = &exynos4210_wkup_irq_chip },
 413         { .compatible = "samsung,exynos7-wakeup-eint",
 414                         .data = &exynos7_wkup_irq_chip },
 415         { }
 416 };
 417
 418 /* interrupt handler for wakeup interrupts 0..15 */
 419 static void exynos_irq_eint0_15(struct irq_desc *desc)
 420 {
 421         struct exynos_weint_data *eintd = irq_desc_get_handler_data(desc);
 422         struct samsung_pin_bank *bank = eintd->bank;
 423         struct irq_chip *chip = irq_desc_get_chip(desc);
 424         int eint_irq;
 425
 426         chained_irq_enter(chip, desc);
 427         chip->irq_mask(&desc->irq_data);
 428
 429         if (chip->irq_ack)
 430                 chip->irq_ack(&desc->irq_data);
 431
 432         eint_irq = irq_linear_revmap(bank->irq_domain, eintd->irq);
 433         generic_handle_irq(eint_irq);
 434         chip->irq_unmask(&desc->irq_data);
 435         chained_irq_exit(chip, desc);
 436 }
 437
 438 static inline void exynos_irq_demux_eint(unsigned long pend,
 439                                                 struct irq_domain *domain)
 440 {
 441         unsigned int irq;
 442
 443         while (pend) {
 444                 irq = fls(pend) - 1;
 445                 generic_handle_irq(irq_find_mapping(domain, irq));
 446                 pend &= ~(1 << irq);
 447         }
 448 }
 449
 450 /* interrupt handler for wakeup interrupt 16 */
 451 static void exynos_irq_demux_eint16_31(struct irq_desc *desc)
 452 {
 453         struct irq_chip *chip = irq_desc_get_chip(desc);
 454         struct exynos_muxed_weint_data *eintd = irq_desc_get_handler_data(desc);
 455         struct samsung_pinctrl_drv_data *d = eintd->banks[0]->drvdata;
 456         unsigned long pend;
 457         unsigned long mask;
 458         int i;
 459
 460         chained_irq_enter(chip, desc);
 461
 462         for (i = 0; i < eintd->nr_banks; ++i) {
 463                 struct samsung_pin_bank *b = eintd->banks[i];
 464                 pend = readl(d->virt_base + b->irq_chip->eint_pend
 465                                 + b->eint_offset);
 466                 mask = readl(d->virt_base + b->irq_chip->eint_mask
 467                                 + b->eint_offset);
 468                 exynos_irq_demux_eint(pend & ~mask, b->irq_domain);
 469         }
 470
 471         chained_irq_exit(chip, desc);
 472 }
 473
 474 /*
 475  * exynos_eint_wkup_init() - setup handling of external wakeup interrupts.
 476  * @d: driver data of samsung pinctrl driver.
 477  */
 478 static int exynos_eint_wkup_init(struct samsung_pinctrl_drv_data *d)
 479 {
 480         struct device *dev = d->dev;
 481         struct device_node *wkup_np = NULL;
 482         struct device_node *np;
 483         struct samsung_pin_bank *bank;
 484         struct exynos_weint_data *weint_data;
 485         struct exynos_muxed_weint_data *muxed_data;
 486         struct exynos_irq_chip *irq_chip;
 487         unsigned int muxed_banks = 0;
 488         unsigned int i;
 489         int idx, irq;
 490
 491         for_each_child_of_node(dev->of_node, np) {
 492                 const struct of_device_id *match;
 493
 494                 match = of_match_node(exynos_wkup_irq_ids, np);
 495                 if (match) {
 496                         irq_chip = kmemdup(match->data,
 497                                 sizeof(*irq_chip), GFP_KERNEL);
 498                         wkup_np = np;
 499                         break;
 500                 }
 501         }
 502         if (!wkup_np)
 503                 return -ENODEV;
 504
 505         bank = d->pin_banks;
 506         for (i = 0; i < d->nr_banks; ++i, ++bank) {
 507                 if (bank->eint_type != EINT_TYPE_WKUP)
 508                         continue;
 509
 510                 bank->irq_domain = irq_domain_add_linear(bank->of_node,
 511                                 bank->nr_pins, &exynos_eint_irqd_ops, bank);
 512                 if (!bank->irq_domain) {
 513                         dev_err(dev, "wkup irq domain add failed\n");
 514                         return -ENXIO;
 515                 }
 516
 517                 bank->irq_chip = irq_chip;
 518
 519                 if (!of_find_property(bank->of_node, "interrupts", NULL)) {
 520                         bank->eint_type = EINT_TYPE_WKUP_MUX;
 521                         ++muxed_banks;
 522                         continue;
 523                 }
 524
 525                 weint_data = devm_kzalloc(dev, bank->nr_pins
 526                                         * sizeof(*weint_data), GFP_KERNEL);
 527                 if (!weint_data) {
 528                         dev_err(dev, "could not allocate memory for weint_data\n");
 529                         return -ENOMEM;
 530                 }
 531
 532                 for (idx = 0; idx < bank->nr_pins; ++idx) {
 533                         irq = irq_of_parse_and_map(bank->of_node, idx);
 534                         if (!irq) {
 535                                 dev_err(dev, "irq number for eint-%s-%d not found\n",
 536                                                         bank->name, idx);
 537                                 continue;
 538                         }
 539                         weint_data[idx].irq = idx;
 540                         weint_data[idx].bank = bank;
 541                         irq_set_chained_handler_and_data(irq,
 542                                                          exynos_irq_eint0_15,
 543                                                          &weint_data[idx]);
 544                 }
 545         }
 546
 547         if (!muxed_banks)
 548                 return 0;
 549
 550         irq = irq_of_parse_and_map(wkup_np, 0);
 551         if (!irq) {
 552                 dev_err(dev, "irq number for muxed EINTs not found\n");
 553                 return 0;
 554         }
 555
 556         muxed_data = devm_kzalloc(dev, sizeof(*muxed_data)
 557                 + muxed_banks*sizeof(struct samsung_pin_bank *), GFP_KERNEL);
 558         if (!muxed_data) {
 559                 dev_err(dev, "could not allocate memory for muxed_data\n");
 560                 return -ENOMEM;
 561         }
 562
 563         irq_set_chained_handler_and_data(irq, exynos_irq_demux_eint16_31,
 564                                          muxed_data);
 565
 566         bank = d->pin_banks;
 567         idx = 0;
 568         for (i = 0; i < d->nr_banks; ++i, ++bank) {
 569                 if (bank->eint_type != EINT_TYPE_WKUP_MUX)
 570                         continue;
 571
 572                 muxed_data->banks[idx++] = bank;
 573         }
 574         muxed_data->nr_banks = muxed_banks;
 575
 576         return 0;
 577 }
 578
 579 static void exynos_pinctrl_suspend_bank(
 580                                 struct samsung_pinctrl_drv_data *drvdata,
 581                                 struct samsung_pin_bank *bank)
 582 {
 583         struct exynos_eint_gpio_save *save = bank->soc_priv;
 584         void __iomem *regs = drvdata->virt_base;
 585
 586         save->eint_con = readl(regs + EXYNOS_GPIO_ECON_OFFSET
 587                                                 + bank->eint_offset);
 588         save->eint_fltcon0 = readl(regs + EXYNOS_GPIO_EFLTCON_OFFSET
 589                                                 + 2 * bank->eint_offset);
 590         save->eint_fltcon1 = readl(regs + EXYNOS_GPIO_EFLTCON_OFFSET
 591                                                 + 2 * bank->eint_offset + 4);
 592         save->eint_mask = readl(regs + bank->irq_chip->eint_mask
 593                                                 + bank->eint_offset);
 594
 595         pr_debug("%s: save     con %#010x\n", bank->name, save->eint_con);
 596         pr_debug("%s: save fltcon0 %#010x\n", bank->name, save->eint_fltcon0);
 597         pr_debug("%s: save fltcon1 %#010x\n", bank->name, save->eint_fltcon1);
 598         pr_debug("%s: save    mask %#010x\n", bank->name, save->eint_mask);
 599 }
 600
 601 static void exynos_pinctrl_suspend(struct samsung_pinctrl_drv_data *drvdata)
 602 {
 603         struct samsung_pin_bank *bank = drvdata->pin_banks;
 604         int i;
 605
 606         for (i = 0; i < drvdata->nr_banks; ++i, ++bank)
 607                 if (bank->eint_type == EINT_TYPE_GPIO)
 608                         exynos_pinctrl_suspend_bank(drvdata, bank);
 609 }
 610
 611 static void exynos_pinctrl_resume_bank(
 612                                 struct samsung_pinctrl_drv_data *drvdata,
 613                                 struct samsung_pin_bank *bank)
 614 {
 615         struct exynos_eint_gpio_save *save = bank->soc_priv;
 616         void __iomem *regs = drvdata->virt_base;
 617
 618         pr_debug("%s:     con %#010x => %#010x\n", bank->name,
 619                         readl(regs + EXYNOS_GPIO_ECON_OFFSET
 620                         + bank->eint_offset), save->eint_con);
 621         pr_debug("%s: fltcon0 %#010x => %#010x\n", bank->name,
 622                         readl(regs + EXYNOS_GPIO_EFLTCON_OFFSET
 623                         + 2 * bank->eint_offset), save->eint_fltcon0);
 624         pr_debug("%s: fltcon1 %#010x => %#010x\n", bank->name,
 625                         readl(regs + EXYNOS_GPIO_EFLTCON_OFFSET
 626                         + 2 * bank->eint_offset + 4), save->eint_fltcon1);
 627         pr_debug("%s:    mask %#010x => %#010x\n", bank->name,
 628                         readl(regs + bank->irq_chip->eint_mask
 629                         + bank->eint_offset), save->eint_mask);
 630
 631         writel(save->eint_con, regs + EXYNOS_GPIO_ECON_OFFSET
 632                                                 + bank->eint_offset);
 633         writel(save->eint_fltcon0, regs + EXYNOS_GPIO_EFLTCON_OFFSET
 634                                                 + 2 * bank->eint_offset);
 635         writel(save->eint_fltcon1, regs + EXYNOS_GPIO_EFLTCON_OFFSET
 636                                                 + 2 * bank->eint_offset + 4);
 637         writel(save->eint_mask, regs + bank->irq_chip->eint_mask
 638                                                 + bank->eint_offset);
 639 }
 640
 641 static void exynos_pinctrl_resume(struct samsung_pinctrl_drv_data *drvdata)
 642 {
 643         struct samsung_pin_bank *bank = drvdata->pin_banks;
 644         int i;
 645
 646         for (i = 0; i < drvdata->nr_banks; ++i, ++bank)
 647                 if (bank->eint_type == EINT_TYPE_GPIO)
 648                         exynos_pinctrl_resume_bank(drvdata, bank);
 649 }
 650
 651 /* pin banks of s5pv210 pin-controller */
 652 static const struct samsung_pin_bank_data s5pv210_pin_bank[] __initconst = {
 653         EXYNOS_PIN_BANK_EINTG(8, 0x000, "gpa0", 0x00),
 654         EXYNOS_PIN_BANK_EINTG(4, 0x020, "gpa1", 0x04),
 655         EXYNOS_PIN_BANK_EINTG(8, 0x040, "gpb", 0x08),
 656         EXYNOS_PIN_BANK_EINTG(5, 0x060, "gpc0", 0x0c),
 657         EXYNOS_PIN_BANK_EINTG(5, 0x080, "gpc1", 0x10),
 658         EXYNOS_PIN_BANK_EINTG(4, 0x0a0, "gpd0", 0x14),
 659         EXYNOS_PIN_BANK_EINTG(6, 0x0c0, "gpd1", 0x18),
 660         EXYNOS_PIN_BANK_EINTG(8, 0x0e0, "gpe0", 0x1c),
 661         EXYNOS_PIN_BANK_EINTG(5, 0x100, "gpe1", 0x20),
 662         EXYNOS_PIN_BANK_EINTG(8, 0x120, "gpf0", 0x24),
 663         EXYNOS_PIN_BANK_EINTG(8, 0x140, "gpf1", 0x28),
 664         EXYNOS_PIN_BANK_EINTG(8, 0x160, "gpf2", 0x2c),
 665         EXYNOS_PIN_BANK_EINTG(6, 0x180, "gpf3", 0x30),
 666         EXYNOS_PIN_BANK_EINTG(7, 0x1a0, "gpg0", 0x34),
 667         EXYNOS_PIN_BANK_EINTG(7, 0x1c0, "gpg1", 0x38),
 668         EXYNOS_PIN_BANK_EINTG(7, 0x1e0, "gpg2", 0x3c),
 669         EXYNOS_PIN_BANK_EINTG(7, 0x200, "gpg3", 0x40),
 670         EXYNOS_PIN_BANK_EINTN(7, 0x220, "gpi"),
 671         EXYNOS_PIN_BANK_EINTG(8, 0x240, "gpj0", 0x44),
 672         EXYNOS_PIN_BANK_EINTG(6, 0x260, "gpj1", 0x48),
 673         EXYNOS_PIN_BANK_EINTG(8, 0x280, "gpj2", 0x4c),
 674         EXYNOS_PIN_BANK_EINTG(8, 0x2a0, "gpj3", 0x50),
 675         EXYNOS_PIN_BANK_EINTG(5, 0x2c0, "gpj4", 0x54),
 676         EXYNOS_PIN_BANK_EINTN(8, 0x2e0, "mp01"),
 677         EXYNOS_PIN_BANK_EINTN(4, 0x300, "mp02"),
 678         EXYNOS_PIN_BANK_EINTN(8, 0x320, "mp03"),
 679         EXYNOS_PIN_BANK_EINTN(8, 0x340, "mp04"),
 680         EXYNOS_PIN_BANK_EINTN(8, 0x360, "mp05"),
 681         EXYNOS_PIN_BANK_EINTN(8, 0x380, "mp06"),
 682         EXYNOS_PIN_BANK_EINTN(8, 0x3a0, "mp07"),
 683         EXYNOS_PIN_BANK_EINTW(8, 0xc00, "gph0", 0x00),
 684         EXYNOS_PIN_BANK_EINTW(8, 0xc20, "gph1", 0x04),
 685         EXYNOS_PIN_BANK_EINTW(8, 0xc40, "gph2", 0x08),
 686         EXYNOS_PIN_BANK_EINTW(8, 0xc60, "gph3", 0x0c),
 687 };
 688
 689 const struct samsung_pin_ctrl s5pv210_pin_ctrl[] __initconst = {
 690         {
 691                 /* pin-controller instance 0 data */
 692                 .pin_banks      = s5pv210_pin_bank,
 693                 .nr_banks       = ARRAY_SIZE(s5pv210_pin_bank),
 694                 .eint_gpio_init = exynos_eint_gpio_init,
 695                 .eint_wkup_init = exynos_eint_wkup_init,
 696                 .suspend        = exynos_pinctrl_suspend,
 697                 .resume         = exynos_pinctrl_resume,
 698         },
 699 };
 700
 701 /* pin banks of exynos3250 pin-controller 0 */
 702 static const struct samsung_pin_bank_data exynos3250_pin_banks0[] __initconst = {
 703         EXYNOS_PIN_BANK_EINTG(8, 0x000, "gpa0", 0x00),
 704         EXYNOS_PIN_BANK_EINTG(6, 0x020, "gpa1", 0x04),
 705         EXYNOS_PIN_BANK_EINTG(8, 0x040, "gpb",  0x08),
 706         EXYNOS_PIN_BANK_EINTG(5, 0x060, "gpc0", 0x0c),
 707         EXYNOS_PIN_BANK_EINTG(5, 0x080, "gpc1", 0x10),
 708         EXYNOS_PIN_BANK_EINTG(4, 0x0a0, "gpd0", 0x14),
 709         EXYNOS_PIN_BANK_EINTG(4, 0x0c0, "gpd1", 0x18),
 710 };
 711
 712 /* pin banks of exynos3250 pin-controller 1 */
 713 static const struct samsung_pin_bank_data exynos3250_pin_banks1[] __initconst = {
 714         EXYNOS_PIN_BANK_EINTN(8, 0x120, "gpe0"),
 715         EXYNOS_PIN_BANK_EINTN(8, 0x140, "gpe1"),
 716         EXYNOS_PIN_BANK_EINTN(3, 0x180, "gpe2"),
 717         EXYNOS_PIN_BANK_EINTG(8, 0x040, "gpk0", 0x08),
 718         EXYNOS_PIN_BANK_EINTG(7, 0x060, "gpk1", 0x0c),
 719         EXYNOS_PIN_BANK_EINTG(7, 0x080, "gpk2", 0x10),
 720         EXYNOS_PIN_BANK_EINTG(4, 0x0c0, "gpl0", 0x18),
 721         EXYNOS_PIN_BANK_EINTG(8, 0x260, "gpm0", 0x24),
 722         EXYNOS_PIN_BANK_EINTG(7, 0x280, "gpm1", 0x28),
 723         EXYNOS_PIN_BANK_EINTG(5, 0x2a0, "gpm2", 0x2c),
 724         EXYNOS_PIN_BANK_EINTG(8, 0x2c0, "gpm3", 0x30),
 725         EXYNOS_PIN_BANK_EINTG(8, 0x2e0, "gpm4", 0x34),
 726         EXYNOS_PIN_BANK_EINTW(8, 0xc00, "gpx0", 0x00),
 727         EXYNOS_PIN_BANK_EINTW(8, 0xc20, "gpx1", 0x04),
 728         EXYNOS_PIN_BANK_EINTW(8, 0xc40, "gpx2", 0x08),
 729         EXYNOS_PIN_BANK_EINTW(8, 0xc60, "gpx3", 0x0c),
 730 };
 731
 732 /*
 733  * Samsung pinctrl driver data for Exynos3250 SoC. Exynos3250 SoC includes
 734  * two gpio/pin-mux/pinconfig controllers.
 735  */
 736 const struct samsung_pin_ctrl exynos3250_pin_ctrl[] __initconst = {
 737         {
 738                 /* pin-controller instance 0 data */
 739                 .pin_banks      = exynos3250_pin_banks0,
 740                 .nr_banks       = ARRAY_SIZE(exynos3250_pin_banks0),
 741                 .eint_gpio_init = exynos_eint_gpio_init,
 742                 .suspend        = exynos_pinctrl_suspend,
 743                 .resume         = exynos_pinctrl_resume,
 744         }, {
 745                 /* pin-controller instance 1 data */
 746                 .pin_banks      = exynos3250_pin_banks1,
 747                 .nr_banks       = ARRAY_SIZE(exynos3250_pin_banks1),
 748                 .eint_gpio_init = exynos_eint_gpio_init,
 749                 .eint_wkup_init = exynos_eint_wkup_init,
 750                 .suspend        = exynos_pinctrl_suspend,
 751                 .resume         = exynos_pinctrl_resume,
 752         },
 753 };
 754
 755 /* pin banks of exynos4210 pin-controller 0 */
 756 static const struct samsung_pin_bank_data exynos4210_pin_banks0[] __initconst = {
 757         EXYNOS_PIN_BANK_EINTG(8, 0x000, "gpa0", 0x00),
 758         EXYNOS_PIN_BANK_EINTG(6, 0x020, "gpa1", 0x04),
 759         EXYNOS_PIN_BANK_EINTG(8, 0x040, "gpb", 0x08),
 760         EXYNOS_PIN_BANK_EINTG(5, 0x060, "gpc0", 0x0c),
 761         EXYNOS_PIN_BANK_EINTG(5, 0x080, "gpc1", 0x10),
 762         EXYNOS_PIN_BANK_EINTG(4, 0x0A0, "gpd0", 0x14),
 763         EXYNOS_PIN_BANK_EINTG(4, 0x0C0, "gpd1", 0x18),
 764         EXYNOS_PIN_BANK_EINTG(5, 0x0E0, "gpe0", 0x1c),
 765         EXYNOS_PIN_BANK_EINTG(8, 0x100, "gpe1", 0x20),
 766         EXYNOS_PIN_BANK_EINTG(6, 0x120, "gpe2", 0x24),
 767         EXYNOS_PIN_BANK_EINTG(8, 0x140, "gpe3", 0x28),
 768         EXYNOS_PIN_BANK_EINTG(8, 0x160, "gpe4", 0x2c),
 769         EXYNOS_PIN_BANK_EINTG(8, 0x180, "gpf0", 0x30),
 770         EXYNOS_PIN_BANK_EINTG(8, 0x1A0, "gpf1", 0x34),
 771         EXYNOS_PIN_BANK_EINTG(8, 0x1C0, "gpf2", 0x38),
 772         EXYNOS_PIN_BANK_EINTG(6, 0x1E0, "gpf3", 0x3c),
 773 };
 774
 775 /* pin banks of exynos4210 pin-controller 1 */
 776 static const struct samsung_pin_bank_data exynos4210_pin_banks1[] __initconst = {
 777         EXYNOS_PIN_BANK_EINTG(8, 0x000, "gpj0", 0x00),
 778         EXYNOS_PIN_BANK_EINTG(5, 0x020, "gpj1", 0x04),
 779         EXYNOS_PIN_BANK_EINTG(7, 0x040, "gpk0", 0x08),
 780         EXYNOS_PIN_BANK_EINTG(7, 0x060, "gpk1", 0x0c),
 781         EXYNOS_PIN_BANK_EINTG(7, 0x080, "gpk2", 0x10),
 782         EXYNOS_PIN_BANK_EINTG(7, 0x0A0, "gpk3", 0x14),
 783         EXYNOS_PIN_BANK_EINTG(8, 0x0C0, "gpl0", 0x18),
 784         EXYNOS_PIN_BANK_EINTG(3, 0x0E0, "gpl1", 0x1c),
 785         EXYNOS_PIN_BANK_EINTG(8, 0x100, "gpl2", 0x20),
 786         EXYNOS_PIN_BANK_EINTN(6, 0x120, "gpy0"),
 787         EXYNOS_PIN_BANK_EINTN(4, 0x140, "gpy1"),
 788         EXYNOS_PIN_BANK_EINTN(6, 0x160, "gpy2"),
 789         EXYNOS_PIN_BANK_EINTN(8, 0x180, "gpy3"),
 790         EXYNOS_PIN_BANK_EINTN(8, 0x1A0, "gpy4"),
 791         EXYNOS_PIN_BANK_EINTN(8, 0x1C0, "gpy5"),
 792         EXYNOS_PIN_BANK_EINTN(8, 0x1E0, "gpy6"),
 793         EXYNOS_PIN_BANK_EINTW(8, 0xC00, "gpx0", 0x00),
 794         EXYNOS_PIN_BANK_EINTW(8, 0xC20, "gpx1", 0x04),
 795         EXYNOS_PIN_BANK_EINTW(8, 0xC40, "gpx2", 0x08),
 796         EXYNOS_PIN_BANK_EINTW(8, 0xC60, "gpx3", 0x0c),
 797 };
 798
 799 /* pin banks of exynos4210 pin-controller 2 */
 800 static const struct samsung_pin_bank_data exynos4210_pin_banks2[] __initconst = {
 801         EXYNOS_PIN_BANK_EINTN(7, 0x000, "gpz"),
 802 };
 803
 804 /*
 805  * Samsung pinctrl driver data for Exynos4210 SoC. Exynos4210 SoC includes
 806  * three gpio/pin-mux/pinconfig controllers.
 807  */
 808 const struct samsung_pin_ctrl exynos4210_pin_ctrl[] __initconst = {
 809         {
 810                 /* pin-controller instance 0 data */
 811                 .pin_banks      = exynos4210_pin_banks0,
 812                 .nr_banks       = ARRAY_SIZE(exynos4210_pin_banks0),
 813                 .eint_gpio_init = exynos_eint_gpio_init,
 814                 .suspend        = exynos_pinctrl_suspend,
 815                 .resume         = exynos_pinctrl_resume,
 816         }, {
 817                 /* pin-controller instance 1 data */
 818                 .pin_banks      = exynos4210_pin_banks1,
 819                 .nr_banks       = ARRAY_SIZE(exynos4210_pin_banks1),
 820                 .eint_gpio_init = exynos_eint_gpio_init,
 821                 .eint_wkup_init = exynos_eint_wkup_init,
 822                 .suspend        = exynos_pinctrl_suspend,
 823                 .resume         = exynos_pinctrl_resume,
 824         }, {
 825                 /* pin-controller instance 2 data */
 826                 .pin_banks      = exynos4210_pin_banks2,
 827                 .nr_banks       = ARRAY_SIZE(exynos4210_pin_banks2),
 828         },
 829 };
 830
 831 /* pin banks of exynos4x12 pin-controller 0 */
 832 static const struct samsung_pin_bank_data exynos4x12_pin_banks0[] __initconst = {
 833         EXYNOS_PIN_BANK_EINTG(8, 0x000, "gpa0", 0x00),
 834         EXYNOS_PIN_BANK_EINTG(6, 0x020, "gpa1", 0x04),
 835         EXYNOS_PIN_BANK_EINTG(8, 0x040, "gpb", 0x08),
 836         EXYNOS_PIN_BANK_EINTG(5, 0x060, "gpc0", 0x0c),
 837         EXYNOS_PIN_BANK_EINTG(5, 0x080, "gpc1", 0x10),
 838         EXYNOS_PIN_BANK_EINTG(4, 0x0A0, "gpd0", 0x14),
 839         EXYNOS_PIN_BANK_EINTG(4, 0x0C0, "gpd1", 0x18),
 840         EXYNOS_PIN_BANK_EINTG(8, 0x180, "gpf0", 0x30),
 841         EXYNOS_PIN_BANK_EINTG(8, 0x1A0, "gpf1", 0x34),
 842         EXYNOS_PIN_BANK_EINTG(8, 0x1C0, "gpf2", 0x38),
 843         EXYNOS_PIN_BANK_EINTG(6, 0x1E0, "gpf3", 0x3c),
 844         EXYNOS_PIN_BANK_EINTG(8, 0x240, "gpj0", 0x40),
 845         EXYNOS_PIN_BANK_EINTG(5, 0x260, "gpj1", 0x44),
 846 };
 847
 848 /* pin banks of exynos4x12 pin-controller 1 */
 849 static const struct samsung_pin_bank_data exynos4x12_pin_banks1[] __initconst = {
 850         EXYNOS_PIN_BANK_EINTG(7, 0x040, "gpk0", 0x08),
 851         EXYNOS_PIN_BANK_EINTG(7, 0x060, "gpk1", 0x0c),
 852         EXYNOS_PIN_BANK_EINTG(7, 0x080, "gpk2", 0x10),
 853         EXYNOS_PIN_BANK_EINTG(7, 0x0A0, "gpk3", 0x14),
 854         EXYNOS_PIN_BANK_EINTG(7, 0x0C0, "gpl0", 0x18),
 855         EXYNOS_PIN_BANK_EINTG(2, 0x0E0, "gpl1", 0x1c),
 856         EXYNOS_PIN_BANK_EINTG(8, 0x100, "gpl2", 0x20),
 857         EXYNOS_PIN_BANK_EINTG(8, 0x260, "gpm0", 0x24),
 858         EXYNOS_PIN_BANK_EINTG(7, 0x280, "gpm1", 0x28),
 859         EXYNOS_PIN_BANK_EINTG(5, 0x2A0, "gpm2", 0x2c),
 860         EXYNOS_PIN_BANK_EINTG(8, 0x2C0, "gpm3", 0x30),
 861         EXYNOS_PIN_BANK_EINTG(8, 0x2E0, "gpm4", 0x34),
 862         EXYNOS_PIN_BANK_EINTN(6, 0x120, "gpy0"),
 863         EXYNOS_PIN_BANK_EINTN(4, 0x140, "gpy1"),
 864         EXYNOS_PIN_BANK_EINTN(6, 0x160, "gpy2"),
 865         EXYNOS_PIN_BANK_EINTN(8, 0x180, "gpy3"),
 866         EXYNOS_PIN_BANK_EINTN(8, 0x1A0, "gpy4"),
 867         EXYNOS_PIN_BANK_EINTN(8, 0x1C0, "gpy5"),
 868         EXYNOS_PIN_BANK_EINTN(8, 0x1E0, "gpy6"),
 869         EXYNOS_PIN_BANK_EINTW(8, 0xC00, "gpx0", 0x00),
 870         EXYNOS_PIN_BANK_EINTW(8, 0xC20, "gpx1", 0x04),
 871         EXYNOS_PIN_BANK_EINTW(8, 0xC40, "gpx2", 0x08),
 872         EXYNOS_PIN_BANK_EINTW(8, 0xC60, "gpx3", 0x0c),
 873 };
 874
 875 /* pin banks of exynos4x12 pin-controller 2 */
 876 static const struct samsung_pin_bank_data exynos4x12_pin_banks2[] __initconst = {
 877         EXYNOS_PIN_BANK_EINTG(7, 0x000, "gpz", 0x00),
 878 };
 879
 880 /* pin banks of exynos4x12 pin-controller 3 */
 881 static const struct samsung_pin_bank_data exynos4x12_pin_banks3[] __initconst = {
 882         EXYNOS_PIN_BANK_EINTG(8, 0x000, "gpv0", 0x00),
 883         EXYNOS_PIN_BANK_EINTG(8, 0x020, "gpv1", 0x04),
 884         EXYNOS_PIN_BANK_EINTG(8, 0x040, "gpv2", 0x08),
 885         EXYNOS_PIN_BANK_EINTG(8, 0x060, "gpv3", 0x0c),
 886         EXYNOS_PIN_BANK_EINTG(2, 0x080, "gpv4", 0x10),
 887 };
 888
 889 /*
 890  * Samsung pinctrl driver data for Exynos4x12 SoC. Exynos4x12 SoC includes
 891  * four gpio/pin-mux/pinconfig controllers.
 892  */
 893 const struct samsung_pin_ctrl exynos4x12_pin_ctrl[] __initconst = {
 894         {
 895                 /* pin-controller instance 0 data */
 896                 .pin_banks      = exynos4x12_pin_banks0,
 897                 .nr_banks       = ARRAY_SIZE(exynos4x12_pin_banks0),
 898                 .eint_gpio_init = exynos_eint_gpio_init,
 899                 .suspend        = exynos_pinctrl_suspend,
 900                 .resume         = exynos_pinctrl_resume,
 901         }, {
 902                 /* pin-controller instance 1 data */
 903                 .pin_banks      = exynos4x12_pin_banks1,
 904                 .nr_banks       = ARRAY_SIZE(exynos4x12_pin_banks1),
 905                 .eint_gpio_init = exynos_eint_gpio_init,
 906                 .eint_wkup_init = exynos_eint_wkup_init,
 907                 .suspend        = exynos_pinctrl_suspend,
 908                 .resume         = exynos_pinctrl_resume,
 909         }, {
 910                 /* pin-controller instance 2 data */
 911                 .pin_banks      = exynos4x12_pin_banks2,
 912                 .nr_banks       = ARRAY_SIZE(exynos4x12_pin_banks2),
 913                 .eint_gpio_init = exynos_eint_gpio_init,
 914                 .suspend        = exynos_pinctrl_suspend,
 915                 .resume         = exynos_pinctrl_resume,
 916         }, {
 917                 /* pin-controller instance 3 data */
 918                 .pin_banks      = exynos4x12_pin_banks3,
 919                 .nr_banks       = ARRAY_SIZE(exynos4x12_pin_banks3),
 920                 .eint_gpio_init = exynos_eint_gpio_init,
 921                 .suspend        = exynos_pinctrl_suspend,
 922                 .resume         = exynos_pinctrl_resume,
 923         },
 924 };
 925
 926 /* pin banks of exynos4415 pin-controller 0 */
 927 static const struct samsung_pin_bank_data exynos4415_pin_banks0[] = {
 928         EXYNOS_PIN_BANK_EINTG(8, 0x000, "gpa0", 0x00),
 929         EXYNOS_PIN_BANK_EINTG(6, 0x020, "gpa1", 0x04),
 930         EXYNOS_PIN_BANK_EINTG(8, 0x040, "gpb", 0x08),
 931         EXYNOS_PIN_BANK_EINTG(5, 0x060, "gpc0", 0x0c),
 932         EXYNOS_PIN_BANK_EINTG(5, 0x080, "gpc1", 0x10),
 933         EXYNOS_PIN_BANK_EINTG(4, 0x0A0, "gpd0", 0x14),
 934         EXYNOS_PIN_BANK_EINTG(4, 0x0C0, "gpd1", 0x18),
 935         EXYNOS_PIN_BANK_EINTG(8, 0x180, "gpf0", 0x30),
 936         EXYNOS_PIN_BANK_EINTG(8, 0x1A0, "gpf1", 0x34),
 937         EXYNOS_PIN_BANK_EINTG(1, 0x1C0, "gpf2", 0x38),
 938 };
 939
 940 /* pin banks of exynos4415 pin-controller 1 */
 941 static const struct samsung_pin_bank_data exynos4415_pin_banks1[] = {
 942         EXYNOS_PIN_BANK_EINTG(8, 0x040, "gpk0", 0x08),
 943         EXYNOS_PIN_BANK_EINTG(7, 0x060, "gpk1", 0x0c),
 944         EXYNOS_PIN_BANK_EINTG(7, 0x080, "gpk2", 0x10),
 945         EXYNOS_PIN_BANK_EINTG(7, 0x0A0, "gpk3", 0x14),
 946         EXYNOS_PIN_BANK_EINTG(4, 0x0C0, "gpl0", 0x18),
 947         EXYNOS_PIN_BANK_EINTN(6, 0x120, "mp00"),
 948         EXYNOS_PIN_BANK_EINTN(4, 0x140, "mp01"),
 949         EXYNOS_PIN_BANK_EINTN(6, 0x160, "mp02"),
 950         EXYNOS_PIN_BANK_EINTN(8, 0x180, "mp03"),
 951         EXYNOS_PIN_BANK_EINTN(8, 0x1A0, "mp04"),
 952         EXYNOS_PIN_BANK_EINTN(8, 0x1C0, "mp05"),
 953         EXYNOS_PIN_BANK_EINTN(8, 0x1E0, "mp06"),
 954         EXYNOS_PIN_BANK_EINTG(8, 0x260, "gpm0", 0x24),
 955         EXYNOS_PIN_BANK_EINTG(7, 0x280, "gpm1", 0x28),
 956         EXYNOS_PIN_BANK_EINTG(5, 0x2A0, "gpm2", 0x2c),
 957         EXYNOS_PIN_BANK_EINTG(8, 0x2C0, "gpm3", 0x30),
 958         EXYNOS_PIN_BANK_EINTG(8, 0x2E0, "gpm4", 0x34),
 959         EXYNOS_PIN_BANK_EINTW(8, 0xC00, "gpx0", 0x00),
 960         EXYNOS_PIN_BANK_EINTW(8, 0xC20, "gpx1", 0x04),
 961         EXYNOS_PIN_BANK_EINTW(8, 0xC40, "gpx2", 0x08),
 962         EXYNOS_PIN_BANK_EINTW(8, 0xC60, "gpx3", 0x0c),
 963 };
 964
 965 /* pin banks of exynos4415 pin-controller 2 */
 966 static const struct samsung_pin_bank_data exynos4415_pin_banks2[] = {
 967         EXYNOS_PIN_BANK_EINTG(7, 0x000, "gpz", 0x00),
 968         EXYNOS_PIN_BANK_EINTN(2, 0x000, "etc1"),
 969 };
 970
 971 /*
 972  * Samsung pinctrl driver data for Exynos4415 SoC. Exynos4415 SoC includes
 973  * three gpio/pin-mux/pinconfig controllers.
 974  */
 975 const struct samsung_pin_ctrl exynos4415_pin_ctrl[] = {
 976         {
 977                 /* pin-controller instance 0 data */
 978                 .pin_banks      = exynos4415_pin_banks0,
 979                 .nr_banks       = ARRAY_SIZE(exynos4415_pin_banks0),
 980                 .eint_gpio_init = exynos_eint_gpio_init,
 981                 .suspend        = exynos_pinctrl_suspend,
 982                 .resume         = exynos_pinctrl_resume,
 983         }, {
 984                 /* pin-controller instance 1 data */
 985                 .pin_banks      = exynos4415_pin_banks1,
 986                 .nr_banks       = ARRAY_SIZE(exynos4415_pin_banks1),
 987                 .eint_gpio_init = exynos_eint_gpio_init,
 988                 .eint_wkup_init = exynos_eint_wkup_init,
 989                 .suspend        = exynos_pinctrl_suspend,
 990                 .resume         = exynos_pinctrl_resume,
 991         }, {
 992                 /* pin-controller instance 2 data */
 993                 .pin_banks      = exynos4415_pin_banks2,
 994                 .nr_banks       = ARRAY_SIZE(exynos4415_pin_banks2),
 995                 .eint_gpio_init = exynos_eint_gpio_init,
 996                 .suspend        = exynos_pinctrl_suspend,
 997                 .resume         = exynos_pinctrl_resume,
 998         },
 999 };
1000
1001 /* pin banks of exynos5250 pin-controller 0 */
1002 static const struct samsung_pin_bank_data exynos5250_pin_banks0[] __initconst = {
1003         EXYNOS_PIN_BANK_EINTG(8, 0x000, "gpa0", 0x00),
1004         EXYNOS_PIN_BANK_EINTG(6, 0x020, "gpa1", 0x04),
1005         EXYNOS_PIN_BANK_EINTG(8, 0x040, "gpa2", 0x08),
1006         EXYNOS_PIN_BANK_EINTG(5, 0x060, "gpb0", 0x0c),
1007         EXYNOS_PIN_BANK_EINTG(5, 0x080, "gpb1", 0x10),
1008         EXYNOS_PIN_BANK_EINTG(4, 0x0A0, "gpb2", 0x14),
1009         EXYNOS_PIN_BANK_EINTG(4, 0x0C0, "gpb3", 0x18),
1010         EXYNOS_PIN_BANK_EINTG(7, 0x0E0, "gpc0", 0x1c),
1011         EXYNOS_PIN_BANK_EINTG(4, 0x100, "gpc1", 0x20),
1012         EXYNOS_PIN_BANK_EINTG(7, 0x120, "gpc2", 0x24),
1013         EXYNOS_PIN_BANK_EINTG(7, 0x140, "gpc3", 0x28),
1014         EXYNOS_PIN_BANK_EINTG(4, 0x160, "gpd0", 0x2c),
1015         EXYNOS_PIN_BANK_EINTG(8, 0x180, "gpd1", 0x30),
1016         EXYNOS_PIN_BANK_EINTG(7, 0x2E0, "gpc4", 0x34),
1017         EXYNOS_PIN_BANK_EINTN(6, 0x1A0, "gpy0"),
1018         EXYNOS_PIN_BANK_EINTN(4, 0x1C0, "gpy1"),
1019         EXYNOS_PIN_BANK_EINTN(6, 0x1E0, "gpy2"),
1020         EXYNOS_PIN_BANK_EINTN(8, 0x200, "gpy3"),
1021         EXYNOS_PIN_BANK_EINTN(8, 0x220, "gpy4"),
1022         EXYNOS_PIN_BANK_EINTN(8, 0x240, "gpy5"),
1023         EXYNOS_PIN_BANK_EINTN(8, 0x260, "gpy6"),
1024         EXYNOS_PIN_BANK_EINTW(8, 0xC00, "gpx0", 0x00),
1025         EXYNOS_PIN_BANK_EINTW(8, 0xC20, "gpx1", 0x04),
1026         EXYNOS_PIN_BANK_EINTW(8, 0xC40, "gpx2", 0x08),
1027         EXYNOS_PIN_BANK_EINTW(8, 0xC60, "gpx3", 0x0c),
1028 };
1029
1030 /* pin banks of exynos5250 pin-controller 1 */
1031 static const struct samsung_pin_bank_data exynos5250_pin_banks1[] __initconst = {
1032         EXYNOS_PIN_BANK_EINTG(8, 0x000, "gpe0", 0x00),
1033         EXYNOS_PIN_BANK_EINTG(2, 0x020, "gpe1", 0x04),
1034         EXYNOS_PIN_BANK_EINTG(4, 0x040, "gpf0", 0x08),
1035         EXYNOS_PIN_BANK_EINTG(4, 0x060, "gpf1", 0x0c),
1036         EXYNOS_PIN_BANK_EINTG(8, 0x080, "gpg0", 0x10),
1037         EXYNOS_PIN_BANK_EINTG(8, 0x0A0, "gpg1", 0x14),
1038         EXYNOS_PIN_BANK_EINTG(2, 0x0C0, "gpg2", 0x18),
1039         EXYNOS_PIN_BANK_EINTG(4, 0x0E0, "gph0", 0x1c),
1040         EXYNOS_PIN_BANK_EINTG(8, 0x100, "gph1", 0x20),
1041 };
1042
1043 /* pin banks of exynos5250 pin-controller 2 */
1044 static const struct samsung_pin_bank_data exynos5250_pin_banks2[] __initconst = {
1045         EXYNOS_PIN_BANK_EINTG(8, 0x000, "gpv0", 0x00),
1046         EXYNOS_PIN_BANK_EINTG(8, 0x020, "gpv1", 0x04),
1047         EXYNOS_PIN_BANK_EINTG(8, 0x060, "gpv2", 0x08),
1048         EXYNOS_PIN_BANK_EINTG(8, 0x080, "gpv3", 0x0c),
1049         EXYNOS_PIN_BANK_EINTG(2, 0x0C0, "gpv4", 0x10),
1050 };
1051
1052 /* pin banks of exynos5250 pin-controller 3 */
1053 static const struct samsung_pin_bank_data exynos5250_pin_banks3[] __initconst = {
1054         EXYNOS_PIN_BANK_EINTG(7, 0x000, "gpz", 0x00),
1055 };
1056
1057 /*
1058  * Samsung pinctrl driver data for Exynos5250 SoC. Exynos5250 SoC includes
1059  * four gpio/pin-mux/pinconfig controllers.
1060  */
1061 const struct samsung_pin_ctrl exynos5250_pin_ctrl[] __initconst = {
1062         {
1063                 /* pin-controller instance 0 data */
1064                 .pin_banks      = exynos5250_pin_banks0,
1065                 .nr_banks       = ARRAY_SIZE(exynos5250_pin_banks0),
1066                 .eint_gpio_init = exynos_eint_gpio_init,
1067                 .eint_wkup_init = exynos_eint_wkup_init,
1068                 .suspend        = exynos_pinctrl_suspend,
1069                 .resume         = exynos_pinctrl_resume,
1070         }, {
1071                 /* pin-controller instance 1 data */
1072                 .pin_banks      = exynos5250_pin_banks1,
1073                 .nr_banks       = ARRAY_SIZE(exynos5250_pin_banks1),
1074                 .eint_gpio_init = exynos_eint_gpio_init,
1075                 .suspend        = exynos_pinctrl_suspend,
1076                 .resume         = exynos_pinctrl_resume,
1077         }, {
1078                 /* pin-controller instance 2 data */
1079                 .pin_banks      = exynos5250_pin_banks2,
1080                 .nr_banks       = ARRAY_SIZE(exynos5250_pin_banks2),
1081                 .eint_gpio_init = exynos_eint_gpio_init,
1082                 .suspend        = exynos_pinctrl_suspend,
1083                 .resume         = exynos_pinctrl_resume,
1084         }, {
1085                 /* pin-controller instance 3 data */
1086                 .pin_banks      = exynos5250_pin_banks3,
1087                 .nr_banks       = ARRAY_SIZE(exynos5250_pin_banks3),
1088                 .eint_gpio_init = exynos_eint_gpio_init,
1089                 .suspend        = exynos_pinctrl_suspend,
1090                 .resume         = exynos_pinctrl_resume,
1091         },
1092 };
1093
1094 /* pin banks of exynos5260 pin-controller 0 */
1095 static const struct samsung_pin_bank_data exynos5260_pin_banks0[] __initconst = {
1096         EXYNOS_PIN_BANK_EINTG(4, 0x000, "gpa0", 0x00),
1097         EXYNOS_PIN_BANK_EINTG(7, 0x020, "gpa1", 0x04),
1098         EXYNOS_PIN_BANK_EINTG(8, 0x040, "gpa2", 0x08),
1099         EXYNOS_PIN_BANK_EINTG(5, 0x060, "gpb0", 0x0c),
1100         EXYNOS_PIN_BANK_EINTG(4, 0x080, "gpb1", 0x10),
1101         EXYNOS_PIN_BANK_EINTG(5, 0x0a0, "gpb2", 0x14),
1102         EXYNOS_PIN_BANK_EINTG(8, 0x0c0, "gpb3", 0x18),
1103         EXYNOS_PIN_BANK_EINTG(8, 0x0e0, "gpb4", 0x1c),
1104         EXYNOS_PIN_BANK_EINTG(8, 0x100, "gpb5", 0x20),
1105         EXYNOS_PIN_BANK_EINTG(8, 0x120, "gpd0", 0x24),
1106         EXYNOS_PIN_BANK_EINTG(7, 0x140, "gpd1", 0x28),
1107         EXYNOS_PIN_BANK_EINTG(5, 0x160, "gpd2", 0x2c),
1108         EXYNOS_PIN_BANK_EINTG(8, 0x180, "gpe0", 0x30),
1109         EXYNOS_PIN_BANK_EINTG(5, 0x1a0, "gpe1", 0x34),
1110         EXYNOS_PIN_BANK_EINTG(4, 0x1c0, "gpf0", 0x38),
1111         EXYNOS_PIN_BANK_EINTG(8, 0x1e0, "gpf1", 0x3c),
1112         EXYNOS_PIN_BANK_EINTG(2, 0x200, "gpk0", 0x40),
1113         EXYNOS_PIN_BANK_EINTW(8, 0xc00, "gpx0", 0x00),
1114         EXYNOS_PIN_BANK_EINTW(8, 0xc20, "gpx1", 0x04),
1115         EXYNOS_PIN_BANK_EINTW(8, 0xc40, "gpx2", 0x08),
1116         EXYNOS_PIN_BANK_EINTW(8, 0xc60, "gpx3", 0x0c),
1117 };
1118
1119 /* pin banks of exynos5260 pin-controller 1 */
1120 static const struct samsung_pin_bank_data exynos5260_pin_banks1[] __initconst = {
1121         EXYNOS_PIN_BANK_EINTG(7, 0x000, "gpc0", 0x00),
1122         EXYNOS_PIN_BANK_EINTG(6, 0x020, "gpc1", 0x04),
1123         EXYNOS_PIN_BANK_EINTG(7, 0x040, "gpc2", 0x08),
1124         EXYNOS_PIN_BANK_EINTG(4, 0x060, "gpc3", 0x0c),
1125         EXYNOS_PIN_BANK_EINTG(4, 0x080, "gpc4", 0x10),
1126 };
1127
1128 /* pin banks of exynos5260 pin-controller 2 */
1129 static const struct samsung_pin_bank_data exynos5260_pin_banks2[] __initconst = {
1130         EXYNOS_PIN_BANK_EINTG(7, 0x000, "gpz0", 0x00),
1131         EXYNOS_PIN_BANK_EINTG(4, 0x020, "gpz1", 0x04),
1132 };
1133
1134 /*
1135  * Samsung pinctrl driver data for Exynos5260 SoC. Exynos5260 SoC includes
1136  * three gpio/pin-mux/pinconfig controllers.
1137  */
1138 const struct samsung_pin_ctrl exynos5260_pin_ctrl[] __initconst = {
1139         {
1140                 /* pin-controller instance 0 data */
1141                 .pin_banks      = exynos5260_pin_banks0,
1142                 .nr_banks       = ARRAY_SIZE(exynos5260_pin_banks0),
1143                 .eint_gpio_init = exynos_eint_gpio_init,
1144                 .eint_wkup_init = exynos_eint_wkup_init,
1145         }, {
1146                 /* pin-controller instance 1 data */
1147                 .pin_banks      = exynos5260_pin_banks1,
1148                 .nr_banks       = ARRAY_SIZE(exynos5260_pin_banks1),
1149                 .eint_gpio_init = exynos_eint_gpio_init,
1150         }, {
1151                 /* pin-controller instance 2 data */
1152                 .pin_banks      = exynos5260_pin_banks2,
1153                 .nr_banks       = ARRAY_SIZE(exynos5260_pin_banks2),
1154                 .eint_gpio_init = exynos_eint_gpio_init,
1155         },
1156 };
1157
1158 /* pin banks of exynos5420 pin-controller 0 */
1159 static const struct samsung_pin_bank_data exynos5420_pin_banks0[] __initconst = {
1160         EXYNOS_PIN_BANK_EINTG(8, 0x000, "gpy7", 0x00),
1161         EXYNOS_PIN_BANK_EINTW(8, 0xC00, "gpx0", 0x00),
1162         EXYNOS_PIN_BANK_EINTW(8, 0xC20, "gpx1", 0x04),
1163         EXYNOS_PIN_BANK_EINTW(8, 0xC40, "gpx2", 0x08),
1164         EXYNOS_PIN_BANK_EINTW(8, 0xC60, "gpx3", 0x0c),
1165 };
1166
1167 /* pin banks of exynos5420 pin-controller 1 */
1168 static const struct samsung_pin_bank_data exynos5420_pin_banks1[] __initconst = {
1169         EXYNOS_PIN_BANK_EINTG(8, 0x000, "gpc0", 0x00),
1170         EXYNOS_PIN_BANK_EINTG(8, 0x020, "gpc1", 0x04),
1171         EXYNOS_PIN_BANK_EINTG(7, 0x040, "gpc2", 0x08),
1172         EXYNOS_PIN_BANK_EINTG(4, 0x060, "gpc3", 0x0c),
1173         EXYNOS_PIN_BANK_EINTG(2, 0x080, "gpc4", 0x10),
1174         EXYNOS_PIN_BANK_EINTG(8, 0x0A0, "gpd1", 0x14),
1175         EXYNOS_PIN_BANK_EINTN(6, 0x0C0, "gpy0"),
1176         EXYNOS_PIN_BANK_EINTN(4, 0x0E0, "gpy1"),
1177         EXYNOS_PIN_BANK_EINTN(6, 0x100, "gpy2"),
1178         EXYNOS_PIN_BANK_EINTN(8, 0x120, "gpy3"),
1179         EXYNOS_PIN_BANK_EINTN(8, 0x140, "gpy4"),
1180         EXYNOS_PIN_BANK_EINTN(8, 0x160, "gpy5"),
1181         EXYNOS_PIN_BANK_EINTN(8, 0x180, "gpy6"),
1182 };
1183
1184 /* pin banks of exynos5420 pin-controller 2 */
1185 static const struct samsung_pin_bank_data exynos5420_pin_banks2[] __initconst = {
1186         EXYNOS_PIN_BANK_EINTG(8, 0x000, "gpe0", 0x00),
1187         EXYNOS_PIN_BANK_EINTG(2, 0x020, "gpe1", 0x04),
1188         EXYNOS_PIN_BANK_EINTG(6, 0x040, "gpf0", 0x08),
1189         EXYNOS_PIN_BANK_EINTG(8, 0x060, "gpf1", 0x0c),
1190         EXYNOS_PIN_BANK_EINTG(8, 0x080, "gpg0", 0x10),
1191         EXYNOS_PIN_BANK_EINTG(8, 0x0A0, "gpg1", 0x14),
1192         EXYNOS_PIN_BANK_EINTG(2, 0x0C0, "gpg2", 0x18),
1193         EXYNOS_PIN_BANK_EINTG(4, 0x0E0, "gpj4", 0x1c),
1194 };
1195
1196 /* pin banks of exynos5420 pin-controller 3 */
1197 static const struct samsung_pin_bank_data exynos5420_pin_banks3[] __initconst = {
1198         EXYNOS_PIN_BANK_EINTG(8, 0x000, "gpa0", 0x00),
1199         EXYNOS_PIN_BANK_EINTG(6, 0x020, "gpa1", 0x04),
1200         EXYNOS_PIN_BANK_EINTG(8, 0x040, "gpa2", 0x08),
1201         EXYNOS_PIN_BANK_EINTG(5, 0x060, "gpb0", 0x0c),
1202         EXYNOS_PIN_BANK_EINTG(5, 0x080, "gpb1", 0x10),
1203         EXYNOS_PIN_BANK_EINTG(4, 0x0A0, "gpb2", 0x14),
1204         EXYNOS_PIN_BANK_EINTG(8, 0x0C0, "gpb3", 0x18),
1205         EXYNOS_PIN_BANK_EINTG(2, 0x0E0, "gpb4", 0x1c),
1206         EXYNOS_PIN_BANK_EINTG(8, 0x100, "gph0", 0x20),
1207 };
1208
1209 /* pin banks of exynos5420 pin-controller 4 */
1210 static const struct samsung_pin_bank_data exynos5420_pin_banks4[] __initconst = {
1211         EXYNOS_PIN_BANK_EINTG(7, 0x000, "gpz", 0x00),
1212 };
1213
1214 /*
1215  * Samsung pinctrl driver data for Exynos5420 SoC. Exynos5420 SoC includes
1216  * four gpio/pin-mux/pinconfig controllers.
1217  */
1218 const struct samsung_pin_ctrl exynos5420_pin_ctrl[] __initconst = {
1219         {
1220                 /* pin-controller instance 0 data */
1221                 .pin_banks      = exynos5420_pin_banks0,
1222                 .nr_banks       = ARRAY_SIZE(exynos5420_pin_banks0),
1223                 .eint_gpio_init = exynos_eint_gpio_init,
1224                 .eint_wkup_init = exynos_eint_wkup_init,
1225         }, {
1226                 /* pin-controller instance 1 data */
1227                 .pin_banks      = exynos5420_pin_banks1,
1228                 .nr_banks       = ARRAY_SIZE(exynos5420_pin_banks1),
1229                 .eint_gpio_init = exynos_eint_gpio_init,
1230         }, {
1231                 /* pin-controller instance 2 data */
1232                 .pin_banks      = exynos5420_pin_banks2,
1233                 .nr_banks       = ARRAY_SIZE(exynos5420_pin_banks2),
1234                 .eint_gpio_init = exynos_eint_gpio_init,
1235         }, {
1236                 /* pin-controller instance 3 data */
1237                 .pin_banks      = exynos5420_pin_banks3,
1238                 .nr_banks       = ARRAY_SIZE(exynos5420_pin_banks3),
1239                 .eint_gpio_init = exynos_eint_gpio_init,
1240         }, {
1241                 /* pin-controller instance 4 data */
1242                 .pin_banks      = exynos5420_pin_banks4,
1243                 .nr_banks       = ARRAY_SIZE(exynos5420_pin_banks4),
1244                 .eint_gpio_init = exynos_eint_gpio_init,
1245         },
1246 };
1247
1248 /* pin banks of exynos5433 pin-controller - ALIVE */
1249 static const struct samsung_pin_bank_data exynos5433_pin_banks0[] = {
1250         EXYNOS_PIN_BANK_EINTW(8, 0x000, "gpa0", 0x00),
1251         EXYNOS_PIN_BANK_EINTW(8, 0x020, "gpa1", 0x04),
1252         EXYNOS_PIN_BANK_EINTW(8, 0x040, "gpa2", 0x08),
1253         EXYNOS_PIN_BANK_EINTW(8, 0x060, "gpa3", 0x0c),
1254 };
1255
1256 /* pin banks of exynos5433 pin-controller - AUD */
1257 static const struct samsung_pin_bank_data exynos5433_pin_banks1[] = {
1258         EXYNOS_PIN_BANK_EINTG(7, 0x000, "gpz0", 0x00),
1259         EXYNOS_PIN_BANK_EINTG(4, 0x020, "gpz1", 0x04),
1260 };
1261
1262 /* pin banks of exynos5433 pin-controller - CPIF */
1263 static const struct samsung_pin_bank_data exynos5433_pin_banks2[] = {
1264         EXYNOS_PIN_BANK_EINTG(2, 0x000, "gpv6", 0x00),
1265 };
1266
1267 /* pin banks of exynos5433 pin-controller - eSE */
1268 static const struct samsung_pin_bank_data exynos5433_pin_banks3[] = {
1269         EXYNOS_PIN_BANK_EINTG(3, 0x000, "gpj2", 0x00),
1270 };
1271
1272 /* pin banks of exynos5433 pin-controller - FINGER */
1273 static const struct samsung_pin_bank_data exynos5433_pin_banks4[] = {
1274         EXYNOS_PIN_BANK_EINTG(4, 0x000, "gpd5", 0x00),
1275 };
1276
1277 /* pin banks of exynos5433 pin-controller - FSYS */
1278 static const struct samsung_pin_bank_data exynos5433_pin_banks5[] = {
1279         EXYNOS_PIN_BANK_EINTG(6, 0x000, "gph1", 0x00),
1280         EXYNOS_PIN_BANK_EINTG(7, 0x020, "gpr4", 0x04),
1281         EXYNOS_PIN_BANK_EINTG(5, 0x040, "gpr0", 0x08),
1282         EXYNOS_PIN_BANK_EINTG(8, 0x060, "gpr1", 0x0c),
1283         EXYNOS_PIN_BANK_EINTG(2, 0x080, "gpr2", 0x10),
1284         EXYNOS_PIN_BANK_EINTG(8, 0x0a0, "gpr3", 0x14),
1285 };
1286
1287 /* pin banks of exynos5433 pin-controller - IMEM */
1288 static const struct samsung_pin_bank_data exynos5433_pin_banks6[] = {
1289         EXYNOS_PIN_BANK_EINTG(8, 0x000, "gpf0", 0x00),
1290 };
1291
1292 /* pin banks of exynos5433 pin-controller - NFC */
1293 static const struct samsung_pin_bank_data exynos5433_pin_banks7[] = {
1294         EXYNOS_PIN_BANK_EINTG(3, 0x000, "gpj0", 0x00),
1295 };
1296
1297 /* pin banks of exynos5433 pin-controller - PERIC */
1298 static const struct samsung_pin_bank_data exynos5433_pin_banks8[] = {
1299         EXYNOS_PIN_BANK_EINTG(6, 0x000, "gpv7", 0x00),
1300         EXYNOS_PIN_BANK_EINTG(5, 0x020, "gpb0", 0x04),
1301         EXYNOS_PIN_BANK_EINTG(8, 0x040, "gpc0", 0x08),
1302         EXYNOS_PIN_BANK_EINTG(2, 0x060, "gpc1", 0x0c),
1303         EXYNOS_PIN_BANK_EINTG(6, 0x080, "gpc2", 0x10),
1304         EXYNOS_PIN_BANK_EINTG(8, 0x0a0, "gpc3", 0x14),
1305         EXYNOS_PIN_BANK_EINTG(2, 0x0c0, "gpg0", 0x18),
1306         EXYNOS_PIN_BANK_EINTG(4, 0x0e0, "gpd0", 0x1c),
1307         EXYNOS_PIN_BANK_EINTG(6, 0x100, "gpd1", 0x20),
1308         EXYNOS_PIN_BANK_EINTG(8, 0x120, "gpd2", 0x24),
1309         EXYNOS_PIN_BANK_EINTG(5, 0x140, "gpd4", 0x28),
1310         EXYNOS_PIN_BANK_EINTG(2, 0x160, "gpd8", 0x2c),
1311         EXYNOS_PIN_BANK_EINTG(7, 0x180, "gpd6", 0x30),
1312         EXYNOS_PIN_BANK_EINTG(3, 0x1a0, "gpd7", 0x34),
1313         EXYNOS_PIN_BANK_EINTG(5, 0x1c0, "gpg1", 0x38),
1314         EXYNOS_PIN_BANK_EINTG(2, 0x1e0, "gpg2", 0x3c),
1315         EXYNOS_PIN_BANK_EINTG(8, 0x200, "gpg3", 0x40),
1316 };
1317
1318 /* pin banks of exynos5433 pin-controller - TOUCH */
1319 static const struct samsung_pin_bank_data exynos5433_pin_banks9[] = {
1320         EXYNOS_PIN_BANK_EINTG(3, 0x000, "gpj1", 0x00),
1321 };
1322
1323 /*
1324  * Samsung pinctrl driver data for Exynos5433 SoC. Exynos5433 SoC includes
1325  * ten gpio/pin-mux/pinconfig controllers.
1326  */
1327 const struct samsung_pin_ctrl exynos5433_pin_ctrl[] = {
1328         {
1329                 /* pin-controller instance 0 data */
1330                 .pin_banks      = exynos5433_pin_banks0,
1331                 .nr_banks       = ARRAY_SIZE(exynos5433_pin_banks0),
1332                 .eint_wkup_init = exynos_eint_wkup_init,
1333                 .suspend        = exynos_pinctrl_suspend,
1334                 .resume         = exynos_pinctrl_resume,
1335         }, {
1336                 /* pin-controller instance 1 data */
1337                 .pin_banks      = exynos5433_pin_banks1,
1338                 .nr_banks       = ARRAY_SIZE(exynos5433_pin_banks1),
1339                 .eint_gpio_init = exynos_eint_gpio_init,
1340                 .suspend        = exynos_pinctrl_suspend,
1341                 .resume         = exynos_pinctrl_resume,
1342         }, {
1343                 /* pin-controller instance 2 data */
1344                 .pin_banks      = exynos5433_pin_banks2,
1345                 .nr_banks       = ARRAY_SIZE(exynos5433_pin_banks2),
1346                 .eint_gpio_init = exynos_eint_gpio_init,
1347                 .suspend        = exynos_pinctrl_suspend,
1348                 .resume         = exynos_pinctrl_resume,
1349         }, {
1350                 /* pin-controller instance 3 data */
1351                 .pin_banks      = exynos5433_pin_banks3,
1352                 .nr_banks       = ARRAY_SIZE(exynos5433_pin_banks3),
1353                 .eint_gpio_init = exynos_eint_gpio_init,
1354                 .suspend        = exynos_pinctrl_suspend,
1355                 .resume         = exynos_pinctrl_resume,
1356         }, {
1357                 /* pin-controller instance 4 data */
1358                 .pin_banks      = exynos5433_pin_banks4,
1359                 .nr_banks       = ARRAY_SIZE(exynos5433_pin_banks4),
1360                 .eint_gpio_init = exynos_eint_gpio_init,
1361                 .suspend        = exynos_pinctrl_suspend,
1362                 .resume         = exynos_pinctrl_resume,
1363         }, {
1364                 /* pin-controller instance 5 data */
1365                 .pin_banks      = exynos5433_pin_banks5,
1366                 .nr_banks       = ARRAY_SIZE(exynos5433_pin_banks5),
1367                 .eint_gpio_init = exynos_eint_gpio_init,
1368                 .suspend        = exynos_pinctrl_suspend,
1369                 .resume         = exynos_pinctrl_resume,
1370         }, {
1371                 /* pin-controller instance 6 data */
1372                 .pin_banks      = exynos5433_pin_banks6,
1373                 .nr_banks       = ARRAY_SIZE(exynos5433_pin_banks6),
1374                 .eint_gpio_init = exynos_eint_gpio_init,
1375                 .suspend        = exynos_pinctrl_suspend,
1376                 .resume         = exynos_pinctrl_resume,
1377         }, {
1378                 /* pin-controller instance 7 data */
1379                 .pin_banks      = exynos5433_pin_banks7,
1380                 .nr_banks       = ARRAY_SIZE(exynos5433_pin_banks7),
1381                 .eint_gpio_init = exynos_eint_gpio_init,
1382                 .suspend        = exynos_pinctrl_suspend,
1383                 .resume         = exynos_pinctrl_resume,
1384         }, {
1385                 /* pin-controller instance 8 data */
1386                 .pin_banks      = exynos5433_pin_banks8,
1387                 .nr_banks       = ARRAY_SIZE(exynos5433_pin_banks8),
1388                 .eint_gpio_init = exynos_eint_gpio_init,
1389                 .suspend        = exynos_pinctrl_suspend,
1390                 .resume         = exynos_pinctrl_resume,
1391         }, {
1392                 /* pin-controller instance 9 data */
1393                 .pin_banks      = exynos5433_pin_banks9,
1394                 .nr_banks       = ARRAY_SIZE(exynos5433_pin_banks9),
1395                 .eint_gpio_init = exynos_eint_gpio_init,
1396                 .suspend        = exynos_pinctrl_suspend,
1397                 .resume         = exynos_pinctrl_resume,
1398         },
1399 };
1400
1401 /* pin banks of exynos7 pin-controller - ALIVE */
1402 static const struct samsung_pin_bank_data exynos7_pin_banks0[] __initconst = {
1403         EXYNOS_PIN_BANK_EINTW(8, 0x000, "gpa0", 0x00),
1404         EXYNOS_PIN_BANK_EINTW(8, 0x020, "gpa1", 0x04),
1405         EXYNOS_PIN_BANK_EINTW(8, 0x040, "gpa2", 0x08),
1406         EXYNOS_PIN_BANK_EINTW(8, 0x060, "gpa3", 0x0c),
1407 };
1408
1409 /* pin banks of exynos7 pin-controller - BUS0 */
1410 static const struct samsung_pin_bank_data exynos7_pin_banks1[] __initconst = {
1411         EXYNOS_PIN_BANK_EINTG(5, 0x000, "gpb0", 0x00),
1412         EXYNOS_PIN_BANK_EINTG(8, 0x020, "gpc0", 0x04),
1413         EXYNOS_PIN_BANK_EINTG(2, 0x040, "gpc1", 0x08),
1414         EXYNOS_PIN_BANK_EINTG(6, 0x060, "gpc2", 0x0c),
1415         EXYNOS_PIN_BANK_EINTG(8, 0x080, "gpc3", 0x10),
1416         EXYNOS_PIN_BANK_EINTG(4, 0x0a0, "gpd0", 0x14),
1417         EXYNOS_PIN_BANK_EINTG(6, 0x0c0, "gpd1", 0x18),
1418         EXYNOS_PIN_BANK_EINTG(8, 0x0e0, "gpd2", 0x1c),
1419         EXYNOS_PIN_BANK_EINTG(5, 0x100, "gpd4", 0x20),
1420         EXYNOS_PIN_BANK_EINTG(4, 0x120, "gpd5", 0x24),
1421         EXYNOS_PIN_BANK_EINTG(6, 0x140, "gpd6", 0x28),
1422         EXYNOS_PIN_BANK_EINTG(3, 0x160, "gpd7", 0x2c),
1423         EXYNOS_PIN_BANK_EINTG(2, 0x180, "gpd8", 0x30),
1424         EXYNOS_PIN_BANK_EINTG(2, 0x1a0, "gpg0", 0x34),
1425         EXYNOS_PIN_BANK_EINTG(4, 0x1c0, "gpg3", 0x38),
1426 };
1427
1428 /* pin banks of exynos7 pin-controller - NFC */
1429 static const struct samsung_pin_bank_data exynos7_pin_banks2[] __initconst = {
1430         EXYNOS_PIN_BANK_EINTG(3, 0x000, "gpj0", 0x00),
1431 };
1432
1433 /* pin banks of exynos7 pin-controller - TOUCH */
1434 static const struct samsung_pin_bank_data exynos7_pin_banks3[] __initconst = {
1435         EXYNOS_PIN_BANK_EINTG(3, 0x000, "gpj1", 0x00),
1436 };
1437
1438 /* pin banks of exynos7 pin-controller - FF */
1439 static const struct samsung_pin_bank_data exynos7_pin_banks4[] __initconst = {
1440         EXYNOS_PIN_BANK_EINTG(4, 0x000, "gpg4", 0x00),
1441 };
1442
1443 /* pin banks of exynos7 pin-controller - ESE */
1444 static const struct samsung_pin_bank_data exynos7_pin_banks5[] __initconst = {
1445         EXYNOS_PIN_BANK_EINTG(5, 0x000, "gpv7", 0x00),
1446 };
1447
1448 /* pin banks of exynos7 pin-controller - FSYS0 */
1449 static const struct samsung_pin_bank_data exynos7_pin_banks6[] __initconst = {
1450         EXYNOS_PIN_BANK_EINTG(7, 0x000, "gpr4", 0x00),
1451 };
1452
1453 /* pin banks of exynos7 pin-controller - FSYS1 */
1454 static const struct samsung_pin_bank_data exynos7_pin_banks7[] __initconst = {
1455         EXYNOS_PIN_BANK_EINTG(4, 0x000, "gpr0", 0x00),
1456         EXYNOS_PIN_BANK_EINTG(8, 0x020, "gpr1", 0x04),
1457         EXYNOS_PIN_BANK_EINTG(5, 0x040, "gpr2", 0x08),
1458         EXYNOS_PIN_BANK_EINTG(8, 0x060, "gpr3", 0x0c),
1459 };
1460
1461 /* pin banks of exynos7 pin-controller - BUS1 */
1462 static const struct samsung_pin_bank_data exynos7_pin_banks8[] __initconst = {
1463         EXYNOS_PIN_BANK_EINTG(8, 0x020, "gpf0", 0x00),
1464         EXYNOS_PIN_BANK_EINTG(8, 0x040, "gpf1", 0x04),
1465         EXYNOS_PIN_BANK_EINTG(4, 0x060, "gpf2", 0x08),
1466         EXYNOS_PIN_BANK_EINTG(5, 0x080, "gpf3", 0x0c),
1467         EXYNOS_PIN_BANK_EINTG(8, 0x0a0, "gpf4", 0x10),
1468         EXYNOS_PIN_BANK_EINTG(8, 0x0c0, "gpf5", 0x14),
1469         EXYNOS_PIN_BANK_EINTG(5, 0x0e0, "gpg1", 0x18),
1470         EXYNOS_PIN_BANK_EINTG(5, 0x100, "gpg2", 0x1c),
1471         EXYNOS_PIN_BANK_EINTG(6, 0x120, "gph1", 0x20),
1472         EXYNOS_PIN_BANK_EINTG(3, 0x140, "gpv6", 0x24),
1473 };
1474
1475 static const struct samsung_pin_bank_data exynos7_pin_banks9[] __initconst = {
1476         EXYNOS_PIN_BANK_EINTG(7, 0x000, "gpz0", 0x00),
1477         EXYNOS_PIN_BANK_EINTG(4, 0x020, "gpz1", 0x04),
1478 };
1479
1480 const struct samsung_pin_ctrl exynos7_pin_ctrl[] __initconst = {
1481         {
1482                 /* pin-controller instance 0 Alive data */
1483                 .pin_banks      = exynos7_pin_banks0,
1484                 .nr_banks       = ARRAY_SIZE(exynos7_pin_banks0),
1485                 .eint_wkup_init = exynos_eint_wkup_init,
1486         }, {
1487                 /* pin-controller instance 1 BUS0 data */
1488                 .pin_banks      = exynos7_pin_banks1,
1489                 .nr_banks       = ARRAY_SIZE(exynos7_pin_banks1),
1490                 .eint_gpio_init = exynos_eint_gpio_init,
1491         }, {
1492                 /* pin-controller instance 2 NFC data */
1493                 .pin_banks      = exynos7_pin_banks2,
1494                 .nr_banks       = ARRAY_SIZE(exynos7_pin_banks2),
1495                 .eint_gpio_init = exynos_eint_gpio_init,
1496         }, {
1497                 /* pin-controller instance 3 TOUCH data */
1498                 .pin_banks      = exynos7_pin_banks3,
1499                 .nr_banks       = ARRAY_SIZE(exynos7_pin_banks3),
1500                 .eint_gpio_init = exynos_eint_gpio_init,
1501         }, {
1502                 /* pin-controller instance 4 FF data */
1503                 .pin_banks      = exynos7_pin_banks4,
1504                 .nr_banks       = ARRAY_SIZE(exynos7_pin_banks4),
1505                 .eint_gpio_init = exynos_eint_gpio_init,
1506         }, {
1507                 /* pin-controller instance 5 ESE data */
1508                 .pin_banks      = exynos7_pin_banks5,
1509                 .nr_banks       = ARRAY_SIZE(exynos7_pin_banks5),
1510                 .eint_gpio_init = exynos_eint_gpio_init,
1511         }, {
1512                 /* pin-controller instance 6 FSYS0 data */
1513                 .pin_banks      = exynos7_pin_banks6,
1514                 .nr_banks       = ARRAY_SIZE(exynos7_pin_banks6),
1515                 .eint_gpio_init = exynos_eint_gpio_init,
1516         }, {
1517                 /* pin-controller instance 7 FSYS1 data */
1518                 .pin_banks      = exynos7_pin_banks7,
1519                 .nr_banks       = ARRAY_SIZE(exynos7_pin_banks7),
1520                 .eint_gpio_init = exynos_eint_gpio_init,
1521         }, {
1522                 /* pin-controller instance 8 BUS1 data */
1523                 .pin_banks      = exynos7_pin_banks8,
1524                 .nr_banks       = ARRAY_SIZE(exynos7_pin_banks8),
1525                 .eint_gpio_init = exynos_eint_gpio_init,
1526         }, {
1527                 /* pin-controller instance 9 AUD data */
1528                 .pin_banks      = exynos7_pin_banks9,
1529                 .nr_banks       = ARRAY_SIZE(exynos7_pin_banks9),
1530                 .eint_gpio_init = exynos_eint_gpio_init,
1531         },
1532 };