drivers/pinctrl/pinctrl-amd.c

   1 // SPDX-License-Identifier: GPL-2.0-only
   2 /*
   3  * GPIO driver for AMD
   4  *
   5  * Copyright (c) 2014,2015 AMD Corporation.
   6  * Authors: Ken Xue <Ken.Xue@amd.com>
   7  *      Wu, Jeff <Jeff.Wu@amd.com>
   8  *
   9  * Contact Information: Nehal Shah <Nehal-bakulchandra.Shah@amd.com>
  10  *                      Shyam Sundar S K <Shyam-sundar.S-k@amd.com>
  11  */
  12
  13 #include <linux/err.h>
  14 #include <linux/bug.h>
  15 #include <linux/kernel.h>
  16 #include <linux/module.h>
  17 #include <linux/spinlock.h>
  18 #include <linux/compiler.h>
  19 #include <linux/types.h>
  20 #include <linux/errno.h>
  21 #include <linux/log2.h>
  22 #include <linux/io.h>
  23 #include <linux/gpio/driver.h>
  24 #include <linux/slab.h>
  25 #include <linux/platform_device.h>
  26 #include <linux/mutex.h>
  27 #include <linux/acpi.h>
  28 #include <linux/seq_file.h>
  29 #include <linux/interrupt.h>
  30 #include <linux/list.h>
  31 #include <linux/bitops.h>
  32 #include <linux/pinctrl/pinconf.h>
  33 #include <linux/pinctrl/pinconf-generic.h>
  34
  35 #include "core.h"
  36 #include "pinctrl-utils.h"
  37 #include "pinctrl-amd.h"
  38
  39 static int amd_gpio_get_direction(struct gpio_chip *gc, unsigned offset)
  40 {
  41         unsigned long flags;
  42         u32 pin_reg;
  43         struct amd_gpio *gpio_dev = gpiochip_get_data(gc);
  44
  45         raw_spin_lock_irqsave(&gpio_dev->lock, flags);
  46         pin_reg = readl(gpio_dev->base + offset * 4);
  47         raw_spin_unlock_irqrestore(&gpio_dev->lock, flags);
  48
  49         return !(pin_reg & BIT(OUTPUT_ENABLE_OFF));
  50 }
  51
  52 static int amd_gpio_direction_input(struct gpio_chip *gc, unsigned offset)
  53 {
  54         unsigned long flags;
  55         u32 pin_reg;
  56         struct amd_gpio *gpio_dev = gpiochip_get_data(gc);
  57
  58         raw_spin_lock_irqsave(&gpio_dev->lock, flags);
  59         pin_reg = readl(gpio_dev->base + offset * 4);
  60         pin_reg &= ~BIT(OUTPUT_ENABLE_OFF);
  61         writel(pin_reg, gpio_dev->base + offset * 4);
  62         raw_spin_unlock_irqrestore(&gpio_dev->lock, flags);
  63
  64         return 0;
  65 }
  66
  67 static int amd_gpio_direction_output(struct gpio_chip *gc, unsigned offset,
  68                 int value)
  69 {
  70         u32 pin_reg;
  71         unsigned long flags;
  72         struct amd_gpio *gpio_dev = gpiochip_get_data(gc);
  73
  74         raw_spin_lock_irqsave(&gpio_dev->lock, flags);
  75         pin_reg = readl(gpio_dev->base + offset * 4);
  76         pin_reg |= BIT(OUTPUT_ENABLE_OFF);
  77         if (value)
  78                 pin_reg |= BIT(OUTPUT_VALUE_OFF);
  79         else
  80                 pin_reg &= ~BIT(OUTPUT_VALUE_OFF);
  81         writel(pin_reg, gpio_dev->base + offset * 4);
  82         raw_spin_unlock_irqrestore(&gpio_dev->lock, flags);
  83
  84         return 0;
  85 }
  86
  87 static int amd_gpio_get_value(struct gpio_chip *gc, unsigned offset)
  88 {
  89         u32 pin_reg;
  90         unsigned long flags;
  91         struct amd_gpio *gpio_dev = gpiochip_get_data(gc);
  92
  93         raw_spin_lock_irqsave(&gpio_dev->lock, flags);
  94         pin_reg = readl(gpio_dev->base + offset * 4);
  95         raw_spin_unlock_irqrestore(&gpio_dev->lock, flags);
  96
  97         return !!(pin_reg & BIT(PIN_STS_OFF));
  98 }
  99
 100 static void amd_gpio_set_value(struct gpio_chip *gc, unsigned offset, int value)
 101 {
 102         u32 pin_reg;
 103         unsigned long flags;
 104         struct amd_gpio *gpio_dev = gpiochip_get_data(gc);
 105
 106         raw_spin_lock_irqsave(&gpio_dev->lock, flags);
 107         pin_reg = readl(gpio_dev->base + offset * 4);
 108         if (value)
 109                 pin_reg |= BIT(OUTPUT_VALUE_OFF);
 110         else
 111                 pin_reg &= ~BIT(OUTPUT_VALUE_OFF);
 112         writel(pin_reg, gpio_dev->base + offset * 4);
 113         raw_spin_unlock_irqrestore(&gpio_dev->lock, flags);
 114 }
 115
 116 static int amd_gpio_set_debounce(struct gpio_chip *gc, unsigned offset,
 117                 unsigned debounce)
 118 {
 119         u32 time;
 120         u32 pin_reg;
 121         int ret = 0;
 122         unsigned long flags;
 123         struct amd_gpio *gpio_dev = gpiochip_get_data(gc);
 124
 125         raw_spin_lock_irqsave(&gpio_dev->lock, flags);
 126         pin_reg = readl(gpio_dev->base + offset * 4);
 127
 128         if (debounce) {
 129                 pin_reg |= DB_TYPE_REMOVE_GLITCH << DB_CNTRL_OFF;
 130                 pin_reg &= ~DB_TMR_OUT_MASK;
 131                 /*
 132                 Debounce        Debounce        Timer   Max
 133                 TmrLarge        TmrOutUnit      Unit    Debounce
 134                                                         Time
 135                 0       0       61 usec (2 RtcClk)      976 usec
 136                 0       1       244 usec (8 RtcClk)     3.9 msec
 137                 1       0       15.6 msec (512 RtcClk)  250 msec
 138                 1       1       62.5 msec (2048 RtcClk) 1 sec
 139                 */
 140
 141                 if (debounce < 61) {
 142                         pin_reg |= 1;
 143                         pin_reg &= ~BIT(DB_TMR_OUT_UNIT_OFF);
 144                         pin_reg &= ~BIT(DB_TMR_LARGE_OFF);
 145                 } else if (debounce < 976) {
 146                         time = debounce / 61;
 147                         pin_reg |= time & DB_TMR_OUT_MASK;
 148                         pin_reg &= ~BIT(DB_TMR_OUT_UNIT_OFF);
 149                         pin_reg &= ~BIT(DB_TMR_LARGE_OFF);
 150                 } else if (debounce < 3900) {
 151                         time = debounce / 244;
 152                         pin_reg |= time & DB_TMR_OUT_MASK;
 153                         pin_reg |= BIT(DB_TMR_OUT_UNIT_OFF);
 154                         pin_reg &= ~BIT(DB_TMR_LARGE_OFF);
 155                 } else if (debounce < 250000) {
 156                         time = debounce / 15625;
 157                         pin_reg |= time & DB_TMR_OUT_MASK;
 158                         pin_reg &= ~BIT(DB_TMR_OUT_UNIT_OFF);
 159                         pin_reg |= BIT(DB_TMR_LARGE_OFF);
 160                 } else if (debounce < 1000000) {
 161                         time = debounce / 62500;
 162                         pin_reg |= time & DB_TMR_OUT_MASK;
 163                         pin_reg |= BIT(DB_TMR_OUT_UNIT_OFF);
 164                         pin_reg |= BIT(DB_TMR_LARGE_OFF);
 165                 } else {
 166                         pin_reg &= ~(DB_CNTRl_MASK << DB_CNTRL_OFF);
 167                         ret = -EINVAL;
 168                 }
 169         } else {
 170                 pin_reg &= ~BIT(DB_TMR_OUT_UNIT_OFF);
 171                 pin_reg &= ~BIT(DB_TMR_LARGE_OFF);
 172                 pin_reg &= ~DB_TMR_OUT_MASK;
 173                 pin_reg &= ~(DB_CNTRl_MASK << DB_CNTRL_OFF);
 174         }
 175         writel(pin_reg, gpio_dev->base + offset * 4);
 176         raw_spin_unlock_irqrestore(&gpio_dev->lock, flags);
 177
 178         return ret;
 179 }
 180
 181 static int amd_gpio_set_config(struct gpio_chip *gc, unsigned offset,
 182                                unsigned long config)
 183 {
 184         u32 debounce;
 185
 186         if (pinconf_to_config_param(config) != PIN_CONFIG_INPUT_DEBOUNCE)
 187                 return -ENOTSUPP;
 188
 189         debounce = pinconf_to_config_argument(config);
 190         return amd_gpio_set_debounce(gc, offset, debounce);
 191 }
 192
 193 #ifdef CONFIG_DEBUG_FS
 194 static void amd_gpio_dbg_show(struct seq_file *s, struct gpio_chip *gc)
 195 {
 196         u32 pin_reg;
 197         unsigned long flags;
 198         unsigned int bank, i, pin_num;
 199         struct amd_gpio *gpio_dev = gpiochip_get_data(gc);
 200
 201         char *level_trig;
 202         char *active_level;
 203         char *interrupt_enable;
 204         char *interrupt_mask;
 205         char *wake_cntrl0;
 206         char *wake_cntrl1;
 207         char *wake_cntrl2;
 208         char *pin_sts;
 209         char *pull_up_sel;
 210         char *pull_up_enable;
 211         char *pull_down_enable;
 212         char *output_value;
 213         char *output_enable;
 214
 215         for (bank = 0; bank < gpio_dev->hwbank_num; bank++) {
 216                 seq_printf(s, "GPIO bank%d\t", bank);
 217
 218                 switch (bank) {
 219                 case 0:
 220                         i = 0;
 221                         pin_num = AMD_GPIO_PINS_BANK0;
 222                         break;
 223                 case 1:
 224                         i = 64;
 225                         pin_num = AMD_GPIO_PINS_BANK1 + i;
 226                         break;
 227                 case 2:
 228                         i = 128;
 229                         pin_num = AMD_GPIO_PINS_BANK2 + i;
 230                         break;
 231                 case 3:
 232                         i = 192;
 233                         pin_num = AMD_GPIO_PINS_BANK3 + i;
 234                         break;
 235                 default:
 236                         /* Illegal bank number, ignore */
 237                         continue;
 238                 }
 239                 for (; i < pin_num; i++) {
 240                         seq_printf(s, "pin%d\t", i);
 241                         raw_spin_lock_irqsave(&gpio_dev->lock, flags);
 242                         pin_reg = readl(gpio_dev->base + i * 4);
 243                         raw_spin_unlock_irqrestore(&gpio_dev->lock, flags);
 244
 245                         if (pin_reg & BIT(INTERRUPT_ENABLE_OFF)) {
 246                                 u8 level = (pin_reg >> ACTIVE_LEVEL_OFF) &
 247                                                 ACTIVE_LEVEL_MASK;
 248                                 interrupt_enable = "interrupt is enabled|";
 249
 250                                 if (level == ACTIVE_LEVEL_HIGH)
 251                                         active_level = "Active high|";
 252                                 else if (level == ACTIVE_LEVEL_LOW)
 253                                         active_level = "Active low|";
 254                                 else if (!(pin_reg & BIT(LEVEL_TRIG_OFF)) &&
 255                                          level == ACTIVE_LEVEL_BOTH)
 256                                         active_level = "Active on both|";
 257                                 else
 258                                         active_level = "Unknown Active level|";
 259
 260                                 if (pin_reg & BIT(LEVEL_TRIG_OFF))
 261                                         level_trig = "Level trigger|";
 262                                 else
 263                                         level_trig = "Edge trigger|";
 264
 265                         } else {
 266                                 interrupt_enable =
 267                                         "interrupt is disabled|";
 268                                 active_level = " ";
 269                                 level_trig = " ";
 270                         }
 271
 272                         if (pin_reg & BIT(INTERRUPT_MASK_OFF))
 273                                 interrupt_mask =
 274                                         "interrupt is unmasked|";
 275                         else
 276                                 interrupt_mask =
 277                                         "interrupt is masked|";
 278
 279                         if (pin_reg & BIT(WAKE_CNTRL_OFF_S0I3))
 280                                 wake_cntrl0 = "enable wakeup in S0i3 state|";
 281                         else
 282                                 wake_cntrl0 = "disable wakeup in S0i3 state|";
 283
 284                         if (pin_reg & BIT(WAKE_CNTRL_OFF_S3))
 285                                 wake_cntrl1 = "enable wakeup in S3 state|";
 286                         else
 287                                 wake_cntrl1 = "disable wakeup in S3 state|";
 288
 289                         if (pin_reg & BIT(WAKE_CNTRL_OFF_S4))
 290                                 wake_cntrl2 = "enable wakeup in S4/S5 state|";
 291                         else
 292                                 wake_cntrl2 = "disable wakeup in S4/S5 state|";
 293
 294                         if (pin_reg & BIT(PULL_UP_ENABLE_OFF)) {
 295                                 pull_up_enable = "pull-up is enabled|";
 296                                 if (pin_reg & BIT(PULL_UP_SEL_OFF))
 297                                         pull_up_sel = "8k pull-up|";
 298                                 else
 299                                         pull_up_sel = "4k pull-up|";
 300                         } else {
 301                                 pull_up_enable = "pull-up is disabled|";
 302                                 pull_up_sel = " ";
 303                         }
 304
 305                         if (pin_reg & BIT(PULL_DOWN_ENABLE_OFF))
 306                                 pull_down_enable = "pull-down is enabled|";
 307                         else
 308                                 pull_down_enable = "Pull-down is disabled|";
 309
 310                         if (pin_reg & BIT(OUTPUT_ENABLE_OFF)) {
 311                                 pin_sts = " ";
 312                                 output_enable = "output is enabled|";
 313                                 if (pin_reg & BIT(OUTPUT_VALUE_OFF))
 314                                         output_value = "output is high|";
 315                                 else
 316                                         output_value = "output is low|";
 317                         } else {
 318                                 output_enable = "output is disabled|";
 319                                 output_value = " ";
 320
 321                                 if (pin_reg & BIT(PIN_STS_OFF))
 322                                         pin_sts = "input is high|";
 323                                 else
 324                                         pin_sts = "input is low|";
 325                         }
 326
 327                         seq_printf(s, "%s %s %s %s %s %s\n"
 328                                 " %s %s %s %s %s %s %s 0x%x\n",
 329                                 level_trig, active_level, interrupt_enable,
 330                                 interrupt_mask, wake_cntrl0, wake_cntrl1,
 331                                 wake_cntrl2, pin_sts, pull_up_sel,
 332                                 pull_up_enable, pull_down_enable,
 333                                 output_value, output_enable, pin_reg);
 334                 }
 335         }
 336 }
 337 #else
 338 #define amd_gpio_dbg_show NULL
 339 #endif
 340
 341 static void amd_gpio_irq_enable(struct irq_data *d)
 342 {
 343         u32 pin_reg;
 344         unsigned long flags;
 345         struct gpio_chip *gc = irq_data_get_irq_chip_data(d);
 346         struct amd_gpio *gpio_dev = gpiochip_get_data(gc);
 347
 348         raw_spin_lock_irqsave(&gpio_dev->lock, flags);
 349         pin_reg = readl(gpio_dev->base + (d->hwirq)*4);
 350         pin_reg |= BIT(INTERRUPT_ENABLE_OFF);
 351         pin_reg |= BIT(INTERRUPT_MASK_OFF);
 352         writel(pin_reg, gpio_dev->base + (d->hwirq)*4);
 353         raw_spin_unlock_irqrestore(&gpio_dev->lock, flags);
 354 }
 355
 356 static void amd_gpio_irq_disable(struct irq_data *d)
 357 {
 358         u32 pin_reg;
 359         unsigned long flags;
 360         struct gpio_chip *gc = irq_data_get_irq_chip_data(d);
 361         struct amd_gpio *gpio_dev = gpiochip_get_data(gc);
 362
 363         raw_spin_lock_irqsave(&gpio_dev->lock, flags);
 364         pin_reg = readl(gpio_dev->base + (d->hwirq)*4);
 365         pin_reg &= ~BIT(INTERRUPT_ENABLE_OFF);
 366         pin_reg &= ~BIT(INTERRUPT_MASK_OFF);
 367         writel(pin_reg, gpio_dev->base + (d->hwirq)*4);
 368         raw_spin_unlock_irqrestore(&gpio_dev->lock, flags);
 369 }
 370
 371 static void amd_gpio_irq_mask(struct irq_data *d)
 372 {
 373         u32 pin_reg;
 374         unsigned long flags;
 375         struct gpio_chip *gc = irq_data_get_irq_chip_data(d);
 376         struct amd_gpio *gpio_dev = gpiochip_get_data(gc);
 377
 378         raw_spin_lock_irqsave(&gpio_dev->lock, flags);
 379         pin_reg = readl(gpio_dev->base + (d->hwirq)*4);
 380         pin_reg &= ~BIT(INTERRUPT_MASK_OFF);
 381         writel(pin_reg, gpio_dev->base + (d->hwirq)*4);
 382         raw_spin_unlock_irqrestore(&gpio_dev->lock, flags);
 383 }
 384
 385 static void amd_gpio_irq_unmask(struct irq_data *d)
 386 {
 387         u32 pin_reg;
 388         unsigned long flags;
 389         struct gpio_chip *gc = irq_data_get_irq_chip_data(d);
 390         struct amd_gpio *gpio_dev = gpiochip_get_data(gc);
 391
 392         raw_spin_lock_irqsave(&gpio_dev->lock, flags);
 393         pin_reg = readl(gpio_dev->base + (d->hwirq)*4);
 394         pin_reg |= BIT(INTERRUPT_MASK_OFF);
 395         writel(pin_reg, gpio_dev->base + (d->hwirq)*4);
 396         raw_spin_unlock_irqrestore(&gpio_dev->lock, flags);
 397 }
 398
 399 static void amd_gpio_irq_eoi(struct irq_data *d)
 400 {
 401         u32 reg;
 402         unsigned long flags;
 403         struct gpio_chip *gc = irq_data_get_irq_chip_data(d);
 404         struct amd_gpio *gpio_dev = gpiochip_get_data(gc);
 405
 406         raw_spin_lock_irqsave(&gpio_dev->lock, flags);
 407         reg = readl(gpio_dev->base + WAKE_INT_MASTER_REG);
 408         reg |= EOI_MASK;
 409         writel(reg, gpio_dev->base + WAKE_INT_MASTER_REG);
 410         raw_spin_unlock_irqrestore(&gpio_dev->lock, flags);
 411 }
 412
 413 static int amd_gpio_irq_set_type(struct irq_data *d, unsigned int type)
 414 {
 415         int ret = 0;
 416         u32 pin_reg, pin_reg_irq_en, mask;
 417         unsigned long flags, irq_flags;
 418         struct gpio_chip *gc = irq_data_get_irq_chip_data(d);
 419         struct amd_gpio *gpio_dev = gpiochip_get_data(gc);
 420
 421         raw_spin_lock_irqsave(&gpio_dev->lock, flags);
 422         pin_reg = readl(gpio_dev->base + (d->hwirq)*4);
 423
 424         /* Ignore the settings coming from the client and
 425          * read the values from the ACPI tables
 426          * while setting the trigger type
 427          */
 428
 429         irq_flags = irq_get_trigger_type(d->irq);
 430         if (irq_flags != IRQ_TYPE_NONE)
 431                 type = irq_flags;
 432
 433         switch (type & IRQ_TYPE_SENSE_MASK) {
 434         case IRQ_TYPE_EDGE_RISING:
 435                 pin_reg &= ~BIT(LEVEL_TRIG_OFF);
 436                 pin_reg &= ~(ACTIVE_LEVEL_MASK << ACTIVE_LEVEL_OFF);
 437                 pin_reg |= ACTIVE_HIGH << ACTIVE_LEVEL_OFF;
 438                 irq_set_handler_locked(d, handle_edge_irq);
 439                 break;
 440
 441         case IRQ_TYPE_EDGE_FALLING:
 442                 pin_reg &= ~BIT(LEVEL_TRIG_OFF);
 443                 pin_reg &= ~(ACTIVE_LEVEL_MASK << ACTIVE_LEVEL_OFF);
 444                 pin_reg |= ACTIVE_LOW << ACTIVE_LEVEL_OFF;
 445                 irq_set_handler_locked(d, handle_edge_irq);
 446                 break;
 447
 448         case IRQ_TYPE_EDGE_BOTH:
 449                 pin_reg &= ~BIT(LEVEL_TRIG_OFF);
 450                 pin_reg &= ~(ACTIVE_LEVEL_MASK << ACTIVE_LEVEL_OFF);
 451                 pin_reg |= BOTH_EADGE << ACTIVE_LEVEL_OFF;
 452                 irq_set_handler_locked(d, handle_edge_irq);
 453                 break;
 454
 455         case IRQ_TYPE_LEVEL_HIGH:
 456                 pin_reg |= LEVEL_TRIGGER << LEVEL_TRIG_OFF;
 457                 pin_reg &= ~(ACTIVE_LEVEL_MASK << ACTIVE_LEVEL_OFF);
 458                 pin_reg |= ACTIVE_HIGH << ACTIVE_LEVEL_OFF;
 459                 irq_set_handler_locked(d, handle_level_irq);
 460                 break;
 461
 462         case IRQ_TYPE_LEVEL_LOW:
 463                 pin_reg |= LEVEL_TRIGGER << LEVEL_TRIG_OFF;
 464                 pin_reg &= ~(ACTIVE_LEVEL_MASK << ACTIVE_LEVEL_OFF);
 465                 pin_reg |= ACTIVE_LOW << ACTIVE_LEVEL_OFF;
 466                 irq_set_handler_locked(d, handle_level_irq);
 467                 break;
 468
 469         case IRQ_TYPE_NONE:
 470                 break;
 471
 472         default:
 473                 dev_err(&gpio_dev->pdev->dev, "Invalid type value\n");
 474                 ret = -EINVAL;
 475         }
 476
 477         pin_reg |= CLR_INTR_STAT << INTERRUPT_STS_OFF;
 478         /*
 479          * If WAKE_INT_MASTER_REG.MaskStsEn is set, a software write to the
 480          * debounce registers of any GPIO will block wake/interrupt status
 481          * generation for *all* GPIOs for a length of time that depends on
 482          * WAKE_INT_MASTER_REG.MaskStsLength[11:0].  During this period the
 483          * INTERRUPT_ENABLE bit will read as 0.
 484          *
 485          * We temporarily enable irq for the GPIO whose configuration is
 486          * changing, and then wait for it to read back as 1 to know when
 487          * debounce has settled and then disable the irq again.
 488          * We do this polling with the spinlock held to ensure other GPIO
 489          * access routines do not read an incorrect value for the irq enable
 490          * bit of other GPIOs.  We keep the GPIO masked while polling to avoid
 491          * spurious irqs, and disable the irq again after polling.
 492          */
 493         mask = BIT(INTERRUPT_ENABLE_OFF);
 494         pin_reg_irq_en = pin_reg;
 495         pin_reg_irq_en |= mask;
 496         pin_reg_irq_en &= ~BIT(INTERRUPT_MASK_OFF);
 497         writel(pin_reg_irq_en, gpio_dev->base + (d->hwirq)*4);
 498         while ((readl(gpio_dev->base + (d->hwirq)*4) & mask) != mask)
 499                 continue;
 500         writel(pin_reg, gpio_dev->base + (d->hwirq)*4);
 501         raw_spin_unlock_irqrestore(&gpio_dev->lock, flags);
 502
 503         return ret;
 504 }
 505
 506 static void amd_irq_ack(struct irq_data *d)
 507 {
 508         /*
 509          * based on HW design,there is no need to ack HW
 510          * before handle current irq. But this routine is
 511          * necessary for handle_edge_irq
 512         */
 513 }
 514
 515 static struct irq_chip amd_gpio_irqchip = {
 516         .name         = "amd_gpio",
 517         .irq_ack      = amd_irq_ack,
 518         .irq_enable   = amd_gpio_irq_enable,
 519         .irq_disable  = amd_gpio_irq_disable,
 520         .irq_mask     = amd_gpio_irq_mask,
 521         .irq_unmask   = amd_gpio_irq_unmask,
 522         .irq_eoi      = amd_gpio_irq_eoi,
 523         .irq_set_type = amd_gpio_irq_set_type,
 524         .flags        = IRQCHIP_SKIP_SET_WAKE,
 525 };
 526
 527 #define PIN_IRQ_PENDING (BIT(INTERRUPT_STS_OFF) | BIT(WAKE_STS_OFF))
 528
 529 static irqreturn_t amd_gpio_irq_handler(int irq, void *dev_id)
 530 {
 531         struct amd_gpio *gpio_dev = dev_id;
 532         struct gpio_chip *gc = &gpio_dev->gc;
 533         irqreturn_t ret = IRQ_NONE;
 534         unsigned int i, irqnr;
 535         unsigned long flags;
 536         u32 __iomem *regs;
 537         u32  regval;
 538         u64 status, mask;
 539
 540         /* Read the wake status */
 541         raw_spin_lock_irqsave(&gpio_dev->lock, flags);
 542         status = readl(gpio_dev->base + WAKE_INT_STATUS_REG1);
 543         status <<= 32;
 544         status |= readl(gpio_dev->base + WAKE_INT_STATUS_REG0);
 545         raw_spin_unlock_irqrestore(&gpio_dev->lock, flags);
 546
 547         /* Bit 0-45 contain the relevant status bits */
 548         status &= (1ULL << 46) - 1;
 549         regs = gpio_dev->base;
 550         for (mask = 1, irqnr = 0; status; mask <<= 1, regs += 4, irqnr += 4) {
 551                 if (!(status & mask))
 552                         continue;
 553                 status &= ~mask;
 554
 555                 /* Each status bit covers four pins */
 556                 for (i = 0; i < 4; i++) {
 557                         regval = readl(regs + i);
 558                         if (!(regval & PIN_IRQ_PENDING) ||
 559                             !(regval & BIT(INTERRUPT_MASK_OFF)))
 560                                 continue;
 561                         irq = irq_find_mapping(gc->irq.domain, irqnr + i);
 562                         if (irq != 0)
 563                                 generic_handle_irq(irq);
 564
 565                         /* Clear interrupt.
 566                          * We must read the pin register again, in case the
 567                          * value was changed while executing
 568                          * generic_handle_irq() above.
 569                          * If we didn't find a mapping for the interrupt,
 570                          * disable it in order to avoid a system hang caused
 571                          * by an interrupt storm.
 572                          */
 573                         raw_spin_lock_irqsave(&gpio_dev->lock, flags);
 574                         regval = readl(regs + i);
 575                         if (irq == 0) {
 576                                 regval &= ~BIT(INTERRUPT_ENABLE_OFF);
 577                                 dev_dbg(&gpio_dev->pdev->dev,
 578                                         "Disabling spurious GPIO IRQ %d\n",
 579                                         irqnr + i);
 580                         }
 581                         writel(regval, regs + i);
 582                         raw_spin_unlock_irqrestore(&gpio_dev->lock, flags);
 583                         ret = IRQ_HANDLED;
 584                 }
 585         }
 586
 587         /* Signal EOI to the GPIO unit */
 588         raw_spin_lock_irqsave(&gpio_dev->lock, flags);
 589         regval = readl(gpio_dev->base + WAKE_INT_MASTER_REG);
 590         regval |= EOI_MASK;
 591         writel(regval, gpio_dev->base + WAKE_INT_MASTER_REG);
 592         raw_spin_unlock_irqrestore(&gpio_dev->lock, flags);
 593
 594         return ret;
 595 }
 596
 597 static int amd_get_groups_count(struct pinctrl_dev *pctldev)
 598 {
 599         struct amd_gpio *gpio_dev = pinctrl_dev_get_drvdata(pctldev);
 600
 601         return gpio_dev->ngroups;
 602 }
 603
 604 static const char *amd_get_group_name(struct pinctrl_dev *pctldev,
 605                                       unsigned group)
 606 {
 607         struct amd_gpio *gpio_dev = pinctrl_dev_get_drvdata(pctldev);
 608
 609         return gpio_dev->groups[group].name;
 610 }
 611
 612 static int amd_get_group_pins(struct pinctrl_dev *pctldev,
 613                               unsigned group,
 614                               const unsigned **pins,
 615                               unsigned *num_pins)
 616 {
 617         struct amd_gpio *gpio_dev = pinctrl_dev_get_drvdata(pctldev);
 618
 619         *pins = gpio_dev->groups[group].pins;
 620         *num_pins = gpio_dev->groups[group].npins;
 621         return 0;
 622 }
 623
 624 static const struct pinctrl_ops amd_pinctrl_ops = {
 625         .get_groups_count       = amd_get_groups_count,
 626         .get_group_name         = amd_get_group_name,
 627         .get_group_pins         = amd_get_group_pins,
 628 #ifdef CONFIG_OF
 629         .dt_node_to_map         = pinconf_generic_dt_node_to_map_group,
 630         .dt_free_map            = pinctrl_utils_free_map,
 631 #endif
 632 };
 633
 634 static int amd_pinconf_get(struct pinctrl_dev *pctldev,
 635                           unsigned int pin,
 636                           unsigned long *config)
 637 {
 638         u32 pin_reg;
 639         unsigned arg;
 640         unsigned long flags;
 641         struct amd_gpio *gpio_dev = pinctrl_dev_get_drvdata(pctldev);
 642         enum pin_config_param param = pinconf_to_config_param(*config);
 643
 644         raw_spin_lock_irqsave(&gpio_dev->lock, flags);
 645         pin_reg = readl(gpio_dev->base + pin*4);
 646         raw_spin_unlock_irqrestore(&gpio_dev->lock, flags);
 647         switch (param) {
 648         case PIN_CONFIG_INPUT_DEBOUNCE:
 649                 arg = pin_reg & DB_TMR_OUT_MASK;
 650                 break;
 651
 652         case PIN_CONFIG_BIAS_PULL_DOWN:
 653                 arg = (pin_reg >> PULL_DOWN_ENABLE_OFF) & BIT(0);
 654                 break;
 655
 656         case PIN_CONFIG_BIAS_PULL_UP:
 657                 arg = (pin_reg >> PULL_UP_SEL_OFF) & (BIT(0) | BIT(1));
 658                 break;
 659
 660         case PIN_CONFIG_DRIVE_STRENGTH:
 661                 arg = (pin_reg >> DRV_STRENGTH_SEL_OFF) & DRV_STRENGTH_SEL_MASK;
 662                 break;
 663
 664         default:
 665                 dev_err(&gpio_dev->pdev->dev, "Invalid config param %04x\n",
 666                         param);
 667                 return -ENOTSUPP;
 668         }
 669
 670         *config = pinconf_to_config_packed(param, arg);
 671
 672         return 0;
 673 }
 674
 675 static int amd_pinconf_set(struct pinctrl_dev *pctldev, unsigned int pin,
 676                                 unsigned long *configs, unsigned num_configs)
 677 {
 678         int i;
 679         u32 arg;
 680         int ret = 0;
 681         u32 pin_reg;
 682         unsigned long flags;
 683         enum pin_config_param param;
 684         struct amd_gpio *gpio_dev = pinctrl_dev_get_drvdata(pctldev);
 685
 686         raw_spin_lock_irqsave(&gpio_dev->lock, flags);
 687         for (i = 0; i < num_configs; i++) {
 688                 param = pinconf_to_config_param(configs[i]);
 689                 arg = pinconf_to_config_argument(configs[i]);
 690                 pin_reg = readl(gpio_dev->base + pin*4);
 691
 692                 switch (param) {
 693                 case PIN_CONFIG_INPUT_DEBOUNCE:
 694                         pin_reg &= ~DB_TMR_OUT_MASK;
 695                         pin_reg |= arg & DB_TMR_OUT_MASK;
 696                         break;
 697
 698                 case PIN_CONFIG_BIAS_PULL_DOWN:
 699                         pin_reg &= ~BIT(PULL_DOWN_ENABLE_OFF);
 700                         pin_reg |= (arg & BIT(0)) << PULL_DOWN_ENABLE_OFF;
 701                         break;
 702
 703                 case PIN_CONFIG_BIAS_PULL_UP:
 704                         pin_reg &= ~BIT(PULL_UP_SEL_OFF);
 705                         pin_reg |= (arg & BIT(0)) << PULL_UP_SEL_OFF;
 706                         pin_reg &= ~BIT(PULL_UP_ENABLE_OFF);
 707                         pin_reg |= ((arg>>1) & BIT(0)) << PULL_UP_ENABLE_OFF;
 708                         break;
 709
 710                 case PIN_CONFIG_DRIVE_STRENGTH:
 711                         pin_reg &= ~(DRV_STRENGTH_SEL_MASK
 712                                         << DRV_STRENGTH_SEL_OFF);
 713                         pin_reg |= (arg & DRV_STRENGTH_SEL_MASK)
 714                                         << DRV_STRENGTH_SEL_OFF;
 715                         break;
 716
 717                 default:
 718                         dev_err(&gpio_dev->pdev->dev,
 719                                 "Invalid config param %04x\n", param);
 720                         ret = -ENOTSUPP;
 721                 }
 722
 723                 writel(pin_reg, gpio_dev->base + pin*4);
 724         }
 725         raw_spin_unlock_irqrestore(&gpio_dev->lock, flags);
 726
 727         return ret;
 728 }
 729
 730 static int amd_pinconf_group_get(struct pinctrl_dev *pctldev,
 731                                 unsigned int group,
 732                                 unsigned long *config)
 733 {
 734         const unsigned *pins;
 735         unsigned npins;
 736         int ret;
 737
 738         ret = amd_get_group_pins(pctldev, group, &pins, &npins);
 739         if (ret)
 740                 return ret;
 741
 742         if (amd_pinconf_get(pctldev, pins[0], config))
 743                         return -ENOTSUPP;
 744
 745         return 0;
 746 }
 747
 748 static int amd_pinconf_group_set(struct pinctrl_dev *pctldev,
 749                                 unsigned group, unsigned long *configs,
 750                                 unsigned num_configs)
 751 {
 752         const unsigned *pins;
 753         unsigned npins;
 754         int i, ret;
 755
 756         ret = amd_get_group_pins(pctldev, group, &pins, &npins);
 757         if (ret)
 758                 return ret;
 759         for (i = 0; i < npins; i++) {
 760                 if (amd_pinconf_set(pctldev, pins[i], configs, num_configs))
 761                         return -ENOTSUPP;
 762         }
 763         return 0;
 764 }
 765
 766 static const struct pinconf_ops amd_pinconf_ops = {
 767         .pin_config_get         = amd_pinconf_get,
 768         .pin_config_set         = amd_pinconf_set,
 769         .pin_config_group_get = amd_pinconf_group_get,
 770         .pin_config_group_set = amd_pinconf_group_set,
 771 };
 772
 773 #ifdef CONFIG_PM_SLEEP
 774 static bool amd_gpio_should_save(struct amd_gpio *gpio_dev, unsigned int pin)
 775 {
 776         const struct pin_desc *pd = pin_desc_get(gpio_dev->pctrl, pin);
 777
 778         if (!pd)
 779                 return false;
 780
 781         /*
 782          * Only restore the pin if it is actually in use by the kernel (or
 783          * by userspace).
 784          */
 785         if (pd->mux_owner || pd->gpio_owner ||
 786             gpiochip_line_is_irq(&gpio_dev->gc, pin))
 787                 return true;
 788
 789         return false;
 790 }
 791
 792 static int amd_gpio_suspend(struct device *dev)
 793 {
 794         struct amd_gpio *gpio_dev = dev_get_drvdata(dev);
 795         struct pinctrl_desc *desc = gpio_dev->pctrl->desc;
 796         int i;
 797
 798         for (i = 0; i < desc->npins; i++) {
 799                 int pin = desc->pins[i].number;
 800
 801                 if (!amd_gpio_should_save(gpio_dev, pin))
 802                         continue;
 803
 804                 gpio_dev->saved_regs[i] = readl(gpio_dev->base + pin*4);
 805         }
 806
 807         return 0;
 808 }
 809
 810 static int amd_gpio_resume(struct device *dev)
 811 {
 812         struct amd_gpio *gpio_dev = dev_get_drvdata(dev);
 813         struct pinctrl_desc *desc = gpio_dev->pctrl->desc;
 814         int i;
 815
 816         for (i = 0; i < desc->npins; i++) {
 817                 int pin = desc->pins[i].number;
 818
 819                 if (!amd_gpio_should_save(gpio_dev, pin))
 820                         continue;
 821
 822                 writel(gpio_dev->saved_regs[i], gpio_dev->base + pin*4);
 823         }
 824
 825         return 0;
 826 }
 827
 828 static const struct dev_pm_ops amd_gpio_pm_ops = {
 829         SET_LATE_SYSTEM_SLEEP_PM_OPS(amd_gpio_suspend,
 830                                      amd_gpio_resume)
 831 };
 832 #endif
 833
 834 static struct pinctrl_desc amd_pinctrl_desc = {
 835         .pins   = kerncz_pins,
 836         .npins = ARRAY_SIZE(kerncz_pins),
 837         .pctlops = &amd_pinctrl_ops,
 838         .confops = &amd_pinconf_ops,
 839         .owner = THIS_MODULE,
 840 };
 841
 842 static int amd_gpio_probe(struct platform_device *pdev)
 843 {
 844         int ret = 0;
 845         int irq_base;
 846         struct resource *res;
 847         struct amd_gpio *gpio_dev;
 848
 849         gpio_dev = devm_kzalloc(&pdev->dev,
 850                                 sizeof(struct amd_gpio), GFP_KERNEL);
 851         if (!gpio_dev)
 852                 return -ENOMEM;
 853
 854         raw_spin_lock_init(&gpio_dev->lock);
 855
 856         res = platform_get_resource(pdev, IORESOURCE_MEM, 0);
 857         if (!res) {
 858                 dev_err(&pdev->dev, "Failed to get gpio io resource.\n");
 859                 return -EINVAL;
 860         }
 861
 862         gpio_dev->base = devm_ioremap_nocache(&pdev->dev, res->start,
 863                                                 resource_size(res));
 864         if (!gpio_dev->base)
 865                 return -ENOMEM;
 866
 867         irq_base = platform_get_irq(pdev, 0);
 868         if (irq_base < 0)
 869                 return irq_base;
 870
 871 #ifdef CONFIG_PM_SLEEP
 872         gpio_dev->saved_regs = devm_kcalloc(&pdev->dev, amd_pinctrl_desc.npins,
 873                                             sizeof(*gpio_dev->saved_regs),
 874                                             GFP_KERNEL);
 875         if (!gpio_dev->saved_regs)
 876                 return -ENOMEM;
 877 #endif
 878
 879         gpio_dev->pdev = pdev;
 880         gpio_dev->gc.get_direction      = amd_gpio_get_direction;
 881         gpio_dev->gc.direction_input    = amd_gpio_direction_input;
 882         gpio_dev->gc.direction_output   = amd_gpio_direction_output;
 883         gpio_dev->gc.get                        = amd_gpio_get_value;
 884         gpio_dev->gc.set                        = amd_gpio_set_value;
 885         gpio_dev->gc.set_config         = amd_gpio_set_config;
 886         gpio_dev->gc.dbg_show           = amd_gpio_dbg_show;
 887
 888         gpio_dev->gc.base               = -1;
 889         gpio_dev->gc.label                      = pdev->name;
 890         gpio_dev->gc.owner                      = THIS_MODULE;
 891         gpio_dev->gc.parent                     = &pdev->dev;
 892         gpio_dev->gc.ngpio                      = resource_size(res) / 4;
 893 #if defined(CONFIG_OF_GPIO)
 894         gpio_dev->gc.of_node                    = pdev->dev.of_node;
 895 #endif
 896
 897         gpio_dev->hwbank_num = gpio_dev->gc.ngpio / 64;
 898         gpio_dev->groups = kerncz_groups;
 899         gpio_dev->ngroups = ARRAY_SIZE(kerncz_groups);
 900
 901         amd_pinctrl_desc.name = dev_name(&pdev->dev);
 902         gpio_dev->pctrl = devm_pinctrl_register(&pdev->dev, &amd_pinctrl_desc,
 903                                                 gpio_dev);
 904         if (IS_ERR(gpio_dev->pctrl)) {
 905                 dev_err(&pdev->dev, "Couldn't register pinctrl driver\n");
 906                 return PTR_ERR(gpio_dev->pctrl);
 907         }
 908
 909         ret = gpiochip_add_data(&gpio_dev->gc, gpio_dev);
 910         if (ret)
 911                 return ret;
 912
 913         ret = gpiochip_add_pin_range(&gpio_dev->gc, dev_name(&pdev->dev),
 914                                 0, 0, gpio_dev->gc.ngpio);
 915         if (ret) {
 916                 dev_err(&pdev->dev, "Failed to add pin range\n");
 917                 goto out2;
 918         }
 919
 920         ret = gpiochip_irqchip_add(&gpio_dev->gc,
 921                                 &amd_gpio_irqchip,
 922                                 0,
 923                                 handle_simple_irq,
 924                                 IRQ_TYPE_NONE);
 925         if (ret) {
 926                 dev_err(&pdev->dev, "could not add irqchip\n");
 927                 ret = -ENODEV;
 928                 goto out2;
 929         }
 930
 931         ret = devm_request_irq(&pdev->dev, irq_base, amd_gpio_irq_handler,
 932                                IRQF_SHARED, KBUILD_MODNAME, gpio_dev);
 933         if (ret)
 934                 goto out2;
 935
 936         platform_set_drvdata(pdev, gpio_dev);
 937
 938         dev_dbg(&pdev->dev, "amd gpio driver loaded\n");
 939         return ret;
 940
 941 out2:
 942         gpiochip_remove(&gpio_dev->gc);
 943
 944         return ret;
 945 }
 946
 947 static int amd_gpio_remove(struct platform_device *pdev)
 948 {
 949         struct amd_gpio *gpio_dev;
 950
 951         gpio_dev = platform_get_drvdata(pdev);
 952
 953         gpiochip_remove(&gpio_dev->gc);
 954
 955         return 0;
 956 }
 957
 958 static const struct acpi_device_id amd_gpio_acpi_match[] = {
 959         { "AMD0030", 0 },
 960         { "AMDI0030", 0},
 961         { "AMDI0031", 0},
 962         { },
 963 };
 964 MODULE_DEVICE_TABLE(acpi, amd_gpio_acpi_match);
 965
 966 static struct platform_driver amd_gpio_driver = {
 967         .driver         = {
 968                 .name   = "amd_gpio",
 969                 .acpi_match_table = ACPI_PTR(amd_gpio_acpi_match),
 970 #ifdef CONFIG_PM_SLEEP
 971                 .pm     = &amd_gpio_pm_ops,
 972 #endif
 973         },
 974         .probe          = amd_gpio_probe,
 975         .remove         = amd_gpio_remove,
 976 };
 977
 978 module_platform_driver(amd_gpio_driver);
 979
 980 MODULE_LICENSE("GPL v2");
 981 MODULE_AUTHOR("Ken Xue <Ken.Xue@amd.com>, Jeff Wu <Jeff.Wu@amd.com>");
 982 MODULE_DESCRIPTION("AMD GPIO pinctrl driver");