drivers/pci/quirks.c

   1 // SPDX-License-Identifier: GPL-2.0
   2 /*
   3  *  This file contains work-arounds for many known PCI hardware
   4  *  bugs.  Devices present only on certain architectures (host
   5  *  bridges et cetera) should be handled in arch-specific code.
   6  *
   7  *  Note: any quirks for hotpluggable devices must _NOT_ be declared __init.
   8  *
   9  *  Copyright (c) 1999 Martin Mares <mj@ucw.cz>
  10  *
  11  *  Init/reset quirks for USB host controllers should be in the
  12  *  USB quirks file, where their drivers can access reuse it.
  13  */
  14
  15 #include <linux/types.h>
  16 #include <linux/kernel.h>
  17 #include <linux/export.h>
  18 #include <linux/pci.h>
  19 #include <linux/init.h>
  20 #include <linux/delay.h>
  21 #include <linux/acpi.h>
  22 #include <linux/kallsyms.h>
  23 #include <linux/dmi.h>
  24 #include <linux/pci-aspm.h>
  25 #include <linux/ioport.h>
  26 #include <linux/sched.h>
  27 #include <linux/ktime.h>
  28 #include <linux/mm.h>
  29 #include <linux/platform_data/x86/apple.h>
  30 #include <linux/pm_runtime.h>
  31 #include <asm/dma.h>    /* isa_dma_bridge_buggy */
  32 #include "pci.h"
  33
  34 /*
  35  * Decoding should be disabled for a PCI device during BAR sizing to avoid
  36  * conflict. But doing so may cause problems on host bridge and perhaps other
  37  * key system devices. For devices that need to have mmio decoding always-on,
  38  * we need to set the dev->mmio_always_on bit.
  39  */
  40 static void quirk_mmio_always_on(struct pci_dev *dev)
  41 {
  42         dev->mmio_always_on = 1;
  43 }
  44 DECLARE_PCI_FIXUP_CLASS_EARLY(PCI_ANY_ID, PCI_ANY_ID,
  45                                 PCI_CLASS_BRIDGE_HOST, 8, quirk_mmio_always_on);
  46
  47 /* The Mellanox Tavor device gives false positive parity errors
  48  * Mark this device with a broken_parity_status, to allow
  49  * PCI scanning code to "skip" this now blacklisted device.
  50  */
  51 static void quirk_mellanox_tavor(struct pci_dev *dev)
  52 {
  53         dev->broken_parity_status = 1;  /* This device gives false positives */
  54 }
  55 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_MELLANOX, PCI_DEVICE_ID_MELLANOX_TAVOR, quirk_mellanox_tavor);
  56 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_MELLANOX, PCI_DEVICE_ID_MELLANOX_TAVOR_BRIDGE, quirk_mellanox_tavor);
  57
  58 /* Deal with broken BIOSes that neglect to enable passive release,
  59    which can cause problems in combination with the 82441FX/PPro MTRRs */
  60 static void quirk_passive_release(struct pci_dev *dev)
  61 {
  62         struct pci_dev *d = NULL;
  63         unsigned char dlc;
  64
  65         /* We have to make sure a particular bit is set in the PIIX3
  66            ISA bridge, so we have to go out and find it. */
  67         while ((d = pci_get_device(PCI_VENDOR_ID_INTEL, PCI_DEVICE_ID_INTEL_82371SB_0, d))) {
  68                 pci_read_config_byte(d, 0x82, &dlc);
  69                 if (!(dlc & 1<<1)) {
  70                         dev_info(&d->dev, "PIIX3: Enabling Passive Release\n");
  71                         dlc |= 1<<1;
  72                         pci_write_config_byte(d, 0x82, dlc);
  73                 }
  74         }
  75 }
  76 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82441,      quirk_passive_release);
  77 DECLARE_PCI_FIXUP_RESUME(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82441,      quirk_passive_release);
  78
  79 /*  The VIA VP2/VP3/MVP3 seem to have some 'features'. There may be a workaround
  80     but VIA don't answer queries. If you happen to have good contacts at VIA
  81     ask them for me please -- Alan
  82
  83     This appears to be BIOS not version dependent. So presumably there is a
  84     chipset level fix */
  85
  86 static void quirk_isa_dma_hangs(struct pci_dev *dev)
  87 {
  88         if (!isa_dma_bridge_buggy) {
  89                 isa_dma_bridge_buggy = 1;
  90                 dev_info(&dev->dev, "Activating ISA DMA hang workarounds\n");
  91         }
  92 }
  93         /*
  94          * Its not totally clear which chipsets are the problematic ones
  95          * We know 82C586 and 82C596 variants are affected.
  96          */
  97 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_VIA,      PCI_DEVICE_ID_VIA_82C586_0,     quirk_isa_dma_hangs);
  98 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_VIA,      PCI_DEVICE_ID_VIA_82C596,       quirk_isa_dma_hangs);
  99 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82371SB_0,  quirk_isa_dma_hangs);
 100 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_AL,       PCI_DEVICE_ID_AL_M1533,         quirk_isa_dma_hangs);
 101 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_NEC,      PCI_DEVICE_ID_NEC_CBUS_1,       quirk_isa_dma_hangs);
 102 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_NEC,      PCI_DEVICE_ID_NEC_CBUS_2,       quirk_isa_dma_hangs);
 103 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_NEC,      PCI_DEVICE_ID_NEC_CBUS_3,       quirk_isa_dma_hangs);
 104
 105 /*
 106  * Intel NM10 "TigerPoint" LPC PM1a_STS.BM_STS must be clear
 107  * for some HT machines to use C4 w/o hanging.
 108  */
 109 static void quirk_tigerpoint_bm_sts(struct pci_dev *dev)
 110 {
 111         u32 pmbase;
 112         u16 pm1a;
 113
 114         pci_read_config_dword(dev, 0x40, &pmbase);
 115         pmbase = pmbase & 0xff80;
 116         pm1a = inw(pmbase);
 117
 118         if (pm1a & 0x10) {
 119                 dev_info(&dev->dev, FW_BUG "TigerPoint LPC.BM_STS cleared\n");
 120                 outw(0x10, pmbase);
 121         }
 122 }
 123 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL, PCI_DEVICE_ID_INTEL_TGP_LPC, quirk_tigerpoint_bm_sts);
 124
 125 /*
 126  *      Chipsets where PCI->PCI transfers vanish or hang
 127  */
 128 static void quirk_nopcipci(struct pci_dev *dev)
 129 {
 130         if ((pci_pci_problems & PCIPCI_FAIL) == 0) {
 131                 dev_info(&dev->dev, "Disabling direct PCI/PCI transfers\n");
 132                 pci_pci_problems |= PCIPCI_FAIL;
 133         }
 134 }
 135 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_SI,       PCI_DEVICE_ID_SI_5597,          quirk_nopcipci);
 136 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_SI,       PCI_DEVICE_ID_SI_496,           quirk_nopcipci);
 137
 138 static void quirk_nopciamd(struct pci_dev *dev)
 139 {
 140         u8 rev;
 141         pci_read_config_byte(dev, 0x08, &rev);
 142         if (rev == 0x13) {
 143                 /* Erratum 24 */
 144                 dev_info(&dev->dev, "Chipset erratum: Disabling direct PCI/AGP transfers\n");
 145                 pci_pci_problems |= PCIAGP_FAIL;
 146         }
 147 }
 148 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_AMD,      PCI_DEVICE_ID_AMD_8151_0,       quirk_nopciamd);
 149
 150 /*
 151  *      Triton requires workarounds to be used by the drivers
 152  */
 153 static void quirk_triton(struct pci_dev *dev)
 154 {
 155         if ((pci_pci_problems&PCIPCI_TRITON) == 0) {
 156                 dev_info(&dev->dev, "Limiting direct PCI/PCI transfers\n");
 157                 pci_pci_problems |= PCIPCI_TRITON;
 158         }
 159 }
 160 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82437,      quirk_triton);
 161 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82437VX,    quirk_triton);
 162 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82439,      quirk_triton);
 163 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82439TX,    quirk_triton);
 164
 165 /*
 166  *      VIA Apollo KT133 needs PCI latency patch
 167  *      Made according to a windows driver based patch by George E. Breese
 168  *      see PCI Latency Adjust on http://www.viahardware.com/download/viatweak.shtm
 169  *      Also see http://www.au-ja.org/review-kt133a-1-en.phtml for
 170  *      the info on which Mr Breese based his work.
 171  *
 172  *      Updated based on further information from the site and also on
 173  *      information provided by VIA
 174  */
 175 static void quirk_vialatency(struct pci_dev *dev)
 176 {
 177         struct pci_dev *p;
 178         u8 busarb;
 179         /* Ok we have a potential problem chipset here. Now see if we have
 180            a buggy southbridge */
 181
 182         p = pci_get_device(PCI_VENDOR_ID_VIA, PCI_DEVICE_ID_VIA_82C686, NULL);
 183         if (p != NULL) {
 184                 /* 0x40 - 0x4f == 686B, 0x10 - 0x2f == 686A; thanks Dan Hollis */
 185                 /* Check for buggy part revisions */
 186                 if (p->revision < 0x40 || p->revision > 0x42)
 187                         goto exit;
 188         } else {
 189                 p = pci_get_device(PCI_VENDOR_ID_VIA, PCI_DEVICE_ID_VIA_8231, NULL);
 190                 if (p == NULL)  /* No problem parts */
 191                         goto exit;
 192                 /* Check for buggy part revisions */
 193                 if (p->revision < 0x10 || p->revision > 0x12)
 194                         goto exit;
 195         }
 196
 197         /*
 198          *      Ok we have the problem. Now set the PCI master grant to
 199          *      occur every master grant. The apparent bug is that under high
 200          *      PCI load (quite common in Linux of course) you can get data
 201          *      loss when the CPU is held off the bus for 3 bus master requests
 202          *      This happens to include the IDE controllers....
 203          *
 204          *      VIA only apply this fix when an SB Live! is present but under
 205          *      both Linux and Windows this isn't enough, and we have seen
 206          *      corruption without SB Live! but with things like 3 UDMA IDE
 207          *      controllers. So we ignore that bit of the VIA recommendation..
 208          */
 209
 210         pci_read_config_byte(dev, 0x76, &busarb);
 211         /* Set bit 4 and bi 5 of byte 76 to 0x01
 212            "Master priority rotation on every PCI master grant */
 213         busarb &= ~(1<<5);
 214         busarb |= (1<<4);
 215         pci_write_config_byte(dev, 0x76, busarb);
 216         dev_info(&dev->dev, "Applying VIA southbridge workaround\n");
 217 exit:
 218         pci_dev_put(p);
 219 }
 220 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_VIA,      PCI_DEVICE_ID_VIA_8363_0,       quirk_vialatency);
 221 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_VIA,      PCI_DEVICE_ID_VIA_8371_1,       quirk_vialatency);
 222 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_VIA,      PCI_DEVICE_ID_VIA_8361,         quirk_vialatency);
 223 /* Must restore this on a resume from RAM */
 224 DECLARE_PCI_FIXUP_RESUME(PCI_VENDOR_ID_VIA,     PCI_DEVICE_ID_VIA_8363_0,       quirk_vialatency);
 225 DECLARE_PCI_FIXUP_RESUME(PCI_VENDOR_ID_VIA,     PCI_DEVICE_ID_VIA_8371_1,       quirk_vialatency);
 226 DECLARE_PCI_FIXUP_RESUME(PCI_VENDOR_ID_VIA,     PCI_DEVICE_ID_VIA_8361,         quirk_vialatency);
 227
 228 /*
 229  *      VIA Apollo VP3 needs ETBF on BT848/878
 230  */
 231 static void quirk_viaetbf(struct pci_dev *dev)
 232 {
 233         if ((pci_pci_problems&PCIPCI_VIAETBF) == 0) {
 234                 dev_info(&dev->dev, "Limiting direct PCI/PCI transfers\n");
 235                 pci_pci_problems |= PCIPCI_VIAETBF;
 236         }
 237 }
 238 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_VIA,      PCI_DEVICE_ID_VIA_82C597_0,     quirk_viaetbf);
 239
 240 static void quirk_vsfx(struct pci_dev *dev)
 241 {
 242         if ((pci_pci_problems&PCIPCI_VSFX) == 0) {
 243                 dev_info(&dev->dev, "Limiting direct PCI/PCI transfers\n");
 244                 pci_pci_problems |= PCIPCI_VSFX;
 245         }
 246 }
 247 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_VIA,      PCI_DEVICE_ID_VIA_82C576,       quirk_vsfx);
 248
 249 /*
 250  *      Ali Magik requires workarounds to be used by the drivers
 251  *      that DMA to AGP space. Latency must be set to 0xA and triton
 252  *      workaround applied too
 253  *      [Info kindly provided by ALi]
 254  */
 255 static void quirk_alimagik(struct pci_dev *dev)
 256 {
 257         if ((pci_pci_problems&PCIPCI_ALIMAGIK) == 0) {
 258                 dev_info(&dev->dev, "Limiting direct PCI/PCI transfers\n");
 259                 pci_pci_problems |= PCIPCI_ALIMAGIK|PCIPCI_TRITON;
 260         }
 261 }
 262 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_AL,       PCI_DEVICE_ID_AL_M1647,         quirk_alimagik);
 263 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_AL,       PCI_DEVICE_ID_AL_M1651,         quirk_alimagik);
 264
 265 /*
 266  *      Natoma has some interesting boundary conditions with Zoran stuff
 267  *      at least
 268  */
 269 static void quirk_natoma(struct pci_dev *dev)
 270 {
 271         if ((pci_pci_problems&PCIPCI_NATOMA) == 0) {
 272                 dev_info(&dev->dev, "Limiting direct PCI/PCI transfers\n");
 273                 pci_pci_problems |= PCIPCI_NATOMA;
 274         }
 275 }
 276 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82441,      quirk_natoma);
 277 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82443LX_0,  quirk_natoma);
 278 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82443LX_1,  quirk_natoma);
 279 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82443BX_0,  quirk_natoma);
 280 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82443BX_1,  quirk_natoma);
 281 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82443BX_2,  quirk_natoma);
 282
 283 /*
 284  *  This chip can cause PCI parity errors if config register 0xA0 is read
 285  *  while DMAs are occurring.
 286  */
 287 static void quirk_citrine(struct pci_dev *dev)
 288 {
 289         dev->cfg_size = 0xA0;
 290 }
 291 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_IBM,     PCI_DEVICE_ID_IBM_CITRINE,      quirk_citrine);
 292
 293 /*
 294  * This chip can cause bus lockups if config addresses above 0x600
 295  * are read or written.
 296  */
 297 static void quirk_nfp6000(struct pci_dev *dev)
 298 {
 299         dev->cfg_size = 0x600;
 300 }
 301 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_NETRONOME,       PCI_DEVICE_ID_NETRONOME_NFP4000,        quirk_nfp6000);
 302 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_NETRONOME,       PCI_DEVICE_ID_NETRONOME_NFP6000,        quirk_nfp6000);
 303 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_NETRONOME,       PCI_DEVICE_ID_NETRONOME_NFP6000_VF,     quirk_nfp6000);
 304
 305 /*  On IBM Crocodile ipr SAS adapters, expand BAR to system page size */
 306 static void quirk_extend_bar_to_page(struct pci_dev *dev)
 307 {
 308         int i;
 309
 310         for (i = 0; i <= PCI_STD_RESOURCE_END; i++) {
 311                 struct resource *r = &dev->resource[i];
 312
 313                 if (r->flags & IORESOURCE_MEM && resource_size(r) < PAGE_SIZE) {
 314                         r->end = PAGE_SIZE - 1;
 315                         r->start = 0;
 316                         r->flags |= IORESOURCE_UNSET;
 317                         dev_info(&dev->dev, "expanded BAR %d to page size: %pR\n",
 318                                  i, r);
 319                 }
 320         }
 321 }
 322 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_IBM, 0x034a, quirk_extend_bar_to_page);
 323
 324 /*
 325  *  S3 868 and 968 chips report region size equal to 32M, but they decode 64M.
 326  *  If it's needed, re-allocate the region.
 327  */
 328 static void quirk_s3_64M(struct pci_dev *dev)
 329 {
 330         struct resource *r = &dev->resource[0];
 331
 332         if ((r->start & 0x3ffffff) || r->end != r->start + 0x3ffffff) {
 333                 r->flags |= IORESOURCE_UNSET;
 334                 r->start = 0;
 335                 r->end = 0x3ffffff;
 336         }
 337 }
 338 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_S3,      PCI_DEVICE_ID_S3_868,           quirk_s3_64M);
 339 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_S3,      PCI_DEVICE_ID_S3_968,           quirk_s3_64M);
 340
 341 static void quirk_io(struct pci_dev *dev, int pos, unsigned size,
 342                      const char *name)
 343 {
 344         u32 region;
 345         struct pci_bus_region bus_region;
 346         struct resource *res = dev->resource + pos;
 347
 348         pci_read_config_dword(dev, PCI_BASE_ADDRESS_0 + (pos << 2), &region);
 349
 350         if (!region)
 351                 return;
 352
 353         res->name = pci_name(dev);
 354         res->flags = region & ~PCI_BASE_ADDRESS_IO_MASK;
 355         res->flags |=
 356                 (IORESOURCE_IO | IORESOURCE_PCI_FIXED | IORESOURCE_SIZEALIGN);
 357         region &= ~(size - 1);
 358
 359         /* Convert from PCI bus to resource space */
 360         bus_region.start = region;
 361         bus_region.end = region + size - 1;
 362         pcibios_bus_to_resource(dev->bus, res, &bus_region);
 363
 364         dev_info(&dev->dev, FW_BUG "%s quirk: reg 0x%x: %pR\n",
 365                  name, PCI_BASE_ADDRESS_0 + (pos << 2), res);
 366 }
 367
 368 /*
 369  * Some CS5536 BIOSes (for example, the Soekris NET5501 board w/ comBIOS
 370  * ver. 1.33  20070103) don't set the correct ISA PCI region header info.
 371  * BAR0 should be 8 bytes; instead, it may be set to something like 8k
 372  * (which conflicts w/ BAR1's memory range).
 373  *
 374  * CS553x's ISA PCI BARs may also be read-only (ref:
 375  * https://bugzilla.kernel.org/show_bug.cgi?id=85991 - Comment #4 forward).
 376  */
 377 static void quirk_cs5536_vsa(struct pci_dev *dev)
 378 {
 379         static char *name = "CS5536 ISA bridge";
 380
 381         if (pci_resource_len(dev, 0) != 8) {
 382                 quirk_io(dev, 0,   8, name);    /* SMB */
 383                 quirk_io(dev, 1, 256, name);    /* GPIO */
 384                 quirk_io(dev, 2,  64, name);    /* MFGPT */
 385                 dev_info(&dev->dev, "%s bug detected (incorrect header); workaround applied\n",
 386                          name);
 387         }
 388 }
 389 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_AMD, PCI_DEVICE_ID_AMD_CS5536_ISA, quirk_cs5536_vsa);
 390
 391 static void quirk_io_region(struct pci_dev *dev, int port,
 392                                 unsigned size, int nr, const char *name)
 393 {
 394         u16 region;
 395         struct pci_bus_region bus_region;
 396         struct resource *res = dev->resource + nr;
 397
 398         pci_read_config_word(dev, port, &region);
 399         region &= ~(size - 1);
 400
 401         if (!region)
 402                 return;
 403
 404         res->name = pci_name(dev);
 405         res->flags = IORESOURCE_IO;
 406
 407         /* Convert from PCI bus to resource space */
 408         bus_region.start = region;
 409         bus_region.end = region + size - 1;
 410         pcibios_bus_to_resource(dev->bus, res, &bus_region);
 411
 412         if (!pci_claim_resource(dev, nr))
 413                 dev_info(&dev->dev, "quirk: %pR claimed by %s\n", res, name);
 414 }
 415
 416 /*
 417  *      ATI Northbridge setups MCE the processor if you even
 418  *      read somewhere between 0x3b0->0x3bb or read 0x3d3
 419  */
 420 static void quirk_ati_exploding_mce(struct pci_dev *dev)
 421 {
 422         dev_info(&dev->dev, "ATI Northbridge, reserving I/O ports 0x3b0 to 0x3bb\n");
 423         /* Mae rhaid i ni beidio ag edrych ar y lleoliadiau I/O hyn */
 424         request_region(0x3b0, 0x0C, "RadeonIGP");
 425         request_region(0x3d3, 0x01, "RadeonIGP");
 426 }
 427 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_ATI,      PCI_DEVICE_ID_ATI_RS100,   quirk_ati_exploding_mce);
 428
 429 /*
 430  * In the AMD NL platform, this device ([1022:7912]) has a class code of
 431  * PCI_CLASS_SERIAL_USB_XHCI (0x0c0330), which means the xhci driver will
 432  * claim it. The same applies on the VanGogh platform device ([1022:163a]).
 433  *
 434  * But the dwc3 driver is a more specific driver for this device, and we'd
 435  * prefer to use it instead of xhci. To prevent xhci from claiming the
 436  * device, change the class code to 0x0c03fe, which the PCI r3.0 spec
 437  * defines as "USB device (not host controller)". The dwc3 driver can then
 438  * claim it based on its Vendor and Device ID.
 439  */
 440 static void quirk_amd_dwc_class(struct pci_dev *pdev)
 441 {
 442         u32 class = pdev->class;
 443
 444         /* Use "USB Device (not host controller)" class */
 445         pdev->class = PCI_CLASS_SERIAL_USB_DEVICE;
 446         dev_info(&pdev->dev, "PCI class overridden (%#08x -> %#08x) so dwc3 driver can claim this instead of xhci\n",
 447                  class, pdev->class);
 448 }
 449 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_AMD, PCI_DEVICE_ID_AMD_NL_USB,
 450                 quirk_amd_dwc_class);
 451 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_AMD, PCI_DEVICE_ID_AMD_VANGOGH_USB,
 452                 quirk_amd_dwc_class);
 453
 454 /*
 455  * Let's make the southbridge information explicit instead
 456  * of having to worry about people probing the ACPI areas,
 457  * for example.. (Yes, it happens, and if you read the wrong
 458  * ACPI register it will put the machine to sleep with no
 459  * way of waking it up again. Bummer).
 460  *
 461  * ALI M7101: Two IO regions pointed to by words at
 462  *      0xE0 (64 bytes of ACPI registers)
 463  *      0xE2 (32 bytes of SMB registers)
 464  */
 465 static void quirk_ali7101_acpi(struct pci_dev *dev)
 466 {
 467         quirk_io_region(dev, 0xE0, 64, PCI_BRIDGE_RESOURCES, "ali7101 ACPI");
 468         quirk_io_region(dev, 0xE2, 32, PCI_BRIDGE_RESOURCES+1, "ali7101 SMB");
 469 }
 470 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_AL,      PCI_DEVICE_ID_AL_M7101,         quirk_ali7101_acpi);
 471
 472 static void piix4_io_quirk(struct pci_dev *dev, const char *name, unsigned int port, unsigned int enable)
 473 {
 474         u32 devres;
 475         u32 mask, size, base;
 476
 477         pci_read_config_dword(dev, port, &devres);
 478         if ((devres & enable) != enable)
 479                 return;
 480         mask = (devres >> 16) & 15;
 481         base = devres & 0xffff;
 482         size = 16;
 483         for (;;) {
 484                 unsigned bit = size >> 1;
 485                 if ((bit & mask) == bit)
 486                         break;
 487                 size = bit;
 488         }
 489         /*
 490          * For now we only print it out. Eventually we'll want to
 491          * reserve it (at least if it's in the 0x1000+ range), but
 492          * let's get enough confirmation reports first.
 493          */
 494         base &= -size;
 495         dev_info(&dev->dev, "%s PIO at %04x-%04x\n", name, base,
 496                  base + size - 1);
 497 }
 498
 499 static void piix4_mem_quirk(struct pci_dev *dev, const char *name, unsigned int port, unsigned int enable)
 500 {
 501         u32 devres;
 502         u32 mask, size, base;
 503
 504         pci_read_config_dword(dev, port, &devres);
 505         if ((devres & enable) != enable)
 506                 return;
 507         base = devres & 0xffff0000;
 508         mask = (devres & 0x3f) << 16;
 509         size = 128 << 16;
 510         for (;;) {
 511                 unsigned bit = size >> 1;
 512                 if ((bit & mask) == bit)
 513                         break;
 514                 size = bit;
 515         }
 516         /*
 517          * For now we only print it out. Eventually we'll want to
 518          * reserve it, but let's get enough confirmation reports first.
 519          */
 520         base &= -size;
 521         dev_info(&dev->dev, "%s MMIO at %04x-%04x\n", name, base,
 522                  base + size - 1);
 523 }
 524
 525 /*
 526  * PIIX4 ACPI: Two IO regions pointed to by longwords at
 527  *      0x40 (64 bytes of ACPI registers)
 528  *      0x90 (16 bytes of SMB registers)
 529  * and a few strange programmable PIIX4 device resources.
 530  */
 531 static void quirk_piix4_acpi(struct pci_dev *dev)
 532 {
 533         u32 res_a;
 534
 535         quirk_io_region(dev, 0x40, 64, PCI_BRIDGE_RESOURCES, "PIIX4 ACPI");
 536         quirk_io_region(dev, 0x90, 16, PCI_BRIDGE_RESOURCES+1, "PIIX4 SMB");
 537
 538         /* Device resource A has enables for some of the other ones */
 539         pci_read_config_dword(dev, 0x5c, &res_a);
 540
 541         piix4_io_quirk(dev, "PIIX4 devres B", 0x60, 3 << 21);
 542         piix4_io_quirk(dev, "PIIX4 devres C", 0x64, 3 << 21);
 543
 544         /* Device resource D is just bitfields for static resources */
 545
 546         /* Device 12 enabled? */
 547         if (res_a & (1 << 29)) {
 548                 piix4_io_quirk(dev, "PIIX4 devres E", 0x68, 1 << 20);
 549                 piix4_mem_quirk(dev, "PIIX4 devres F", 0x6c, 1 << 7);
 550         }
 551         /* Device 13 enabled? */
 552         if (res_a & (1 << 30)) {
 553                 piix4_io_quirk(dev, "PIIX4 devres G", 0x70, 1 << 20);
 554                 piix4_mem_quirk(dev, "PIIX4 devres H", 0x74, 1 << 7);
 555         }
 556         piix4_io_quirk(dev, "PIIX4 devres I", 0x78, 1 << 20);
 557         piix4_io_quirk(dev, "PIIX4 devres J", 0x7c, 1 << 20);
 558 }
 559 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82371AB_3,  quirk_piix4_acpi);
 560 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82443MX_3,  quirk_piix4_acpi);
 561
 562 #define ICH_PMBASE      0x40
 563 #define ICH_ACPI_CNTL   0x44
 564 #define  ICH4_ACPI_EN   0x10
 565 #define  ICH6_ACPI_EN   0x80
 566 #define ICH4_GPIOBASE   0x58
 567 #define ICH4_GPIO_CNTL  0x5c
 568 #define  ICH4_GPIO_EN   0x10
 569 #define ICH6_GPIOBASE   0x48
 570 #define ICH6_GPIO_CNTL  0x4c
 571 #define  ICH6_GPIO_EN   0x10
 572
 573 /*
 574  * ICH4, ICH4-M, ICH5, ICH5-M ACPI: Three IO regions pointed to by longwords at
 575  *      0x40 (128 bytes of ACPI, GPIO & TCO registers)
 576  *      0x58 (64 bytes of GPIO I/O space)
 577  */
 578 static void quirk_ich4_lpc_acpi(struct pci_dev *dev)
 579 {
 580         u8 enable;
 581
 582         /*
 583          * The check for PCIBIOS_MIN_IO is to ensure we won't create a conflict
 584          * with low legacy (and fixed) ports. We don't know the decoding
 585          * priority and can't tell whether the legacy device or the one created
 586          * here is really at that address.  This happens on boards with broken
 587          * BIOSes.
 588         */
 589
 590         pci_read_config_byte(dev, ICH_ACPI_CNTL, &enable);
 591         if (enable & ICH4_ACPI_EN)
 592                 quirk_io_region(dev, ICH_PMBASE, 128, PCI_BRIDGE_RESOURCES,
 593                                  "ICH4 ACPI/GPIO/TCO");
 594
 595         pci_read_config_byte(dev, ICH4_GPIO_CNTL, &enable);
 596         if (enable & ICH4_GPIO_EN)
 597                 quirk_io_region(dev, ICH4_GPIOBASE, 64, PCI_BRIDGE_RESOURCES+1,
 598                                 "ICH4 GPIO");
 599 }
 600 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82801AA_0,         quirk_ich4_lpc_acpi);
 601 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82801AB_0,         quirk_ich4_lpc_acpi);
 602 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82801BA_0,         quirk_ich4_lpc_acpi);
 603 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82801BA_10,        quirk_ich4_lpc_acpi);
 604 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82801CA_0,         quirk_ich4_lpc_acpi);
 605 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82801CA_12,        quirk_ich4_lpc_acpi);
 606 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82801DB_0,         quirk_ich4_lpc_acpi);
 607 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82801DB_12,        quirk_ich4_lpc_acpi);
 608 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82801EB_0,         quirk_ich4_lpc_acpi);
 609 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_ESB_1,             quirk_ich4_lpc_acpi);
 610
 611 static void ich6_lpc_acpi_gpio(struct pci_dev *dev)
 612 {
 613         u8 enable;
 614
 615         pci_read_config_byte(dev, ICH_ACPI_CNTL, &enable);
 616         if (enable & ICH6_ACPI_EN)
 617                 quirk_io_region(dev, ICH_PMBASE, 128, PCI_BRIDGE_RESOURCES,
 618                                  "ICH6 ACPI/GPIO/TCO");
 619
 620         pci_read_config_byte(dev, ICH6_GPIO_CNTL, &enable);
 621         if (enable & ICH6_GPIO_EN)
 622                 quirk_io_region(dev, ICH6_GPIOBASE, 64, PCI_BRIDGE_RESOURCES+1,
 623                                 "ICH6 GPIO");
 624 }
 625
 626 static void ich6_lpc_generic_decode(struct pci_dev *dev, unsigned reg, const char *name, int dynsize)
 627 {
 628         u32 val;
 629         u32 size, base;
 630
 631         pci_read_config_dword(dev, reg, &val);
 632
 633         /* Enabled? */
 634         if (!(val & 1))
 635                 return;
 636         base = val & 0xfffc;
 637         if (dynsize) {
 638                 /*
 639                  * This is not correct. It is 16, 32 or 64 bytes depending on
 640                  * register D31:F0:ADh bits 5:4.
 641                  *
 642                  * But this gets us at least _part_ of it.
 643                  */
 644                 size = 16;
 645         } else {
 646                 size = 128;
 647         }
 648         base &= ~(size-1);
 649
 650         /* Just print it out for now. We should reserve it after more debugging */
 651         dev_info(&dev->dev, "%s PIO at %04x-%04x\n", name, base, base+size-1);
 652 }
 653
 654 static void quirk_ich6_lpc(struct pci_dev *dev)
 655 {
 656         /* Shared ACPI/GPIO decode with all ICH6+ */
 657         ich6_lpc_acpi_gpio(dev);
 658
 659         /* ICH6-specific generic IO decode */
 660         ich6_lpc_generic_decode(dev, 0x84, "LPC Generic IO decode 1", 0);
 661         ich6_lpc_generic_decode(dev, 0x88, "LPC Generic IO decode 2", 1);
 662 }
 663 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_ICH6_0, quirk_ich6_lpc);
 664 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_ICH6_1, quirk_ich6_lpc);
 665
 666 static void ich7_lpc_generic_decode(struct pci_dev *dev, unsigned reg, const char *name)
 667 {
 668         u32 val;
 669         u32 mask, base;
 670
 671         pci_read_config_dword(dev, reg, &val);
 672
 673         /* Enabled? */
 674         if (!(val & 1))
 675                 return;
 676
 677         /*
 678          * IO base in bits 15:2, mask in bits 23:18, both
 679          * are dword-based
 680          */
 681         base = val & 0xfffc;
 682         mask = (val >> 16) & 0xfc;
 683         mask |= 3;
 684
 685         /* Just print it out for now. We should reserve it after more debugging */
 686         dev_info(&dev->dev, "%s PIO at %04x (mask %04x)\n", name, base, mask);
 687 }
 688
 689 /* ICH7-10 has the same common LPC generic IO decode registers */
 690 static void quirk_ich7_lpc(struct pci_dev *dev)
 691 {
 692         /* We share the common ACPI/GPIO decode with ICH6 */
 693         ich6_lpc_acpi_gpio(dev);
 694
 695         /* And have 4 ICH7+ generic decodes */
 696         ich7_lpc_generic_decode(dev, 0x84, "ICH7 LPC Generic IO decode 1");
 697         ich7_lpc_generic_decode(dev, 0x88, "ICH7 LPC Generic IO decode 2");
 698         ich7_lpc_generic_decode(dev, 0x8c, "ICH7 LPC Generic IO decode 3");
 699         ich7_lpc_generic_decode(dev, 0x90, "ICH7 LPC Generic IO decode 4");
 700 }
 701 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_ICH7_0, quirk_ich7_lpc);
 702 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_ICH7_1, quirk_ich7_lpc);
 703 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_ICH7_31, quirk_ich7_lpc);
 704 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_ICH8_0, quirk_ich7_lpc);
 705 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_ICH8_2, quirk_ich7_lpc);
 706 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_ICH8_3, quirk_ich7_lpc);
 707 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_ICH8_1, quirk_ich7_lpc);
 708 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_ICH8_4, quirk_ich7_lpc);
 709 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_ICH9_2, quirk_ich7_lpc);
 710 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_ICH9_4, quirk_ich7_lpc);
 711 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_ICH9_7, quirk_ich7_lpc);
 712 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_ICH9_8, quirk_ich7_lpc);
 713 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_ICH10_1, quirk_ich7_lpc);
 714
 715 /*
 716  * VIA ACPI: One IO region pointed to by longword at
 717  *      0x48 or 0x20 (256 bytes of ACPI registers)
 718  */
 719 static void quirk_vt82c586_acpi(struct pci_dev *dev)
 720 {
 721         if (dev->revision & 0x10)
 722                 quirk_io_region(dev, 0x48, 256, PCI_BRIDGE_RESOURCES,
 723                                 "vt82c586 ACPI");
 724 }
 725 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_VIA,     PCI_DEVICE_ID_VIA_82C586_3,     quirk_vt82c586_acpi);
 726
 727 /*
 728  * VIA VT82C686 ACPI: Three IO region pointed to by (long)words at
 729  *      0x48 (256 bytes of ACPI registers)
 730  *      0x70 (128 bytes of hardware monitoring register)
 731  *      0x90 (16 bytes of SMB registers)
 732  */
 733 static void quirk_vt82c686_acpi(struct pci_dev *dev)
 734 {
 735         quirk_vt82c586_acpi(dev);
 736
 737         quirk_io_region(dev, 0x70, 128, PCI_BRIDGE_RESOURCES+1,
 738                                  "vt82c686 HW-mon");
 739
 740         quirk_io_region(dev, 0x90, 16, PCI_BRIDGE_RESOURCES+2, "vt82c686 SMB");
 741 }
 742 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_VIA,     PCI_DEVICE_ID_VIA_82C686_4,     quirk_vt82c686_acpi);
 743
 744 /*
 745  * VIA VT8235 ISA Bridge: Two IO regions pointed to by words at
 746  *      0x88 (128 bytes of power management registers)
 747  *      0xd0 (16 bytes of SMB registers)
 748  */
 749 static void quirk_vt8235_acpi(struct pci_dev *dev)
 750 {
 751         quirk_io_region(dev, 0x88, 128, PCI_BRIDGE_RESOURCES, "vt8235 PM");
 752         quirk_io_region(dev, 0xd0, 16, PCI_BRIDGE_RESOURCES+1, "vt8235 SMB");
 753 }
 754 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_VIA,     PCI_DEVICE_ID_VIA_8235, quirk_vt8235_acpi);
 755
 756 /*
 757  * TI XIO2000a PCIe-PCI Bridge erroneously reports it supports fast back-to-back:
 758  *      Disable fast back-to-back on the secondary bus segment
 759  */
 760 static void quirk_xio2000a(struct pci_dev *dev)
 761 {
 762         struct pci_dev *pdev;
 763         u16 command;
 764
 765         dev_warn(&dev->dev, "TI XIO2000a quirk detected; secondary bus fast back-to-back transfers disabled\n");
 766         list_for_each_entry(pdev, &dev->subordinate->devices, bus_list) {
 767                 pci_read_config_word(pdev, PCI_COMMAND, &command);
 768                 if (command & PCI_COMMAND_FAST_BACK)
 769                         pci_write_config_word(pdev, PCI_COMMAND, command & ~PCI_COMMAND_FAST_BACK);
 770         }
 771 }
 772 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_TI, PCI_DEVICE_ID_TI_XIO2000A,
 773                         quirk_xio2000a);
 774
 775 #ifdef CONFIG_X86_IO_APIC
 776
 777 #include <asm/io_apic.h>
 778
 779 /*
 780  * VIA 686A/B: If an IO-APIC is active, we need to route all on-chip
 781  * devices to the external APIC.
 782  *
 783  * TODO: When we have device-specific interrupt routers,
 784  * this code will go away from quirks.
 785  */
 786 static void quirk_via_ioapic(struct pci_dev *dev)
 787 {
 788         u8 tmp;
 789
 790         if (nr_ioapics < 1)
 791                 tmp = 0;    /* nothing routed to external APIC */
 792         else
 793                 tmp = 0x1f; /* all known bits (4-0) routed to external APIC */
 794
 795         dev_info(&dev->dev, "%sbling VIA external APIC routing\n",
 796                tmp == 0 ? "Disa" : "Ena");
 797
 798         /* Offset 0x58: External APIC IRQ output control */
 799         pci_write_config_byte(dev, 0x58, tmp);
 800 }
 801 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_VIA,      PCI_DEVICE_ID_VIA_82C686,       quirk_via_ioapic);
 802 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_VIA,       PCI_DEVICE_ID_VIA_82C686,       quirk_via_ioapic);
 803
 804 /*
 805  * VIA 8237: Some BIOSes don't set the 'Bypass APIC De-Assert Message' Bit.
 806  * This leads to doubled level interrupt rates.
 807  * Set this bit to get rid of cycle wastage.
 808  * Otherwise uncritical.
 809  */
 810 static void quirk_via_vt8237_bypass_apic_deassert(struct pci_dev *dev)
 811 {
 812         u8 misc_control2;
 813 #define BYPASS_APIC_DEASSERT 8
 814
 815         pci_read_config_byte(dev, 0x5B, &misc_control2);
 816         if (!(misc_control2 & BYPASS_APIC_DEASSERT)) {
 817                 dev_info(&dev->dev, "Bypassing VIA 8237 APIC De-Assert Message\n");
 818                 pci_write_config_byte(dev, 0x5B, misc_control2|BYPASS_APIC_DEASSERT);
 819         }
 820 }
 821 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_VIA,      PCI_DEVICE_ID_VIA_8237,         quirk_via_vt8237_bypass_apic_deassert);
 822 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_VIA,       PCI_DEVICE_ID_VIA_8237,         quirk_via_vt8237_bypass_apic_deassert);
 823
 824 /*
 825  * The AMD io apic can hang the box when an apic irq is masked.
 826  * We check all revs >= B0 (yet not in the pre production!) as the bug
 827  * is currently marked NoFix
 828  *
 829  * We have multiple reports of hangs with this chipset that went away with
 830  * noapic specified. For the moment we assume it's the erratum. We may be wrong
 831  * of course. However the advice is demonstrably good even if so..
 832  */
 833 static void quirk_amd_ioapic(struct pci_dev *dev)
 834 {
 835         if (dev->revision >= 0x02) {
 836                 dev_warn(&dev->dev, "I/O APIC: AMD Erratum #22 may be present. In the event of instability try\n");
 837                 dev_warn(&dev->dev, "        : booting with the \"noapic\" option\n");
 838         }
 839 }
 840 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_AMD,      PCI_DEVICE_ID_AMD_VIPER_7410,   quirk_amd_ioapic);
 841 #endif /* CONFIG_X86_IO_APIC */
 842
 843 #if defined(CONFIG_ARM64) && defined(CONFIG_PCI_ATS)
 844
 845 static void quirk_cavium_sriov_rnm_link(struct pci_dev *dev)
 846 {
 847         /* Fix for improper SRIOV configuration on Cavium cn88xx  RNM device */
 848         if (dev->subsystem_device == 0xa118)
 849                 dev->sriov->link = dev->devfn;
 850 }
 851 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_CAVIUM, 0xa018, quirk_cavium_sriov_rnm_link);
 852 #endif
 853
 854 /*
 855  * Some settings of MMRBC can lead to data corruption so block changes.
 856  * See AMD 8131 HyperTransport PCI-X Tunnel Revision Guide
 857  */
 858 static void quirk_amd_8131_mmrbc(struct pci_dev *dev)
 859 {
 860         if (dev->subordinate && dev->revision <= 0x12) {
 861                 dev_info(&dev->dev, "AMD8131 rev %x detected; disabling PCI-X MMRBC\n",
 862                          dev->revision);
 863                 dev->subordinate->bus_flags |= PCI_BUS_FLAGS_NO_MMRBC;
 864         }
 865 }
 866 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_AMD, PCI_DEVICE_ID_AMD_8131_BRIDGE, quirk_amd_8131_mmrbc);
 867
 868 /*
 869  * FIXME: it is questionable that quirk_via_acpi
 870  * is needed.  It shows up as an ISA bridge, and does not
 871  * support the PCI_INTERRUPT_LINE register at all.  Therefore
 872  * it seems like setting the pci_dev's 'irq' to the
 873  * value of the ACPI SCI interrupt is only done for convenience.
 874  *      -jgarzik
 875  */
 876 static void quirk_via_acpi(struct pci_dev *d)
 877 {
 878         /*
 879          * VIA ACPI device: SCI IRQ line in PCI config byte 0x42
 880          */
 881         u8 irq;
 882         pci_read_config_byte(d, 0x42, &irq);
 883         irq &= 0xf;
 884         if (irq && (irq != 2))
 885                 d->irq = irq;
 886 }
 887 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_VIA,     PCI_DEVICE_ID_VIA_82C586_3,     quirk_via_acpi);
 888 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_VIA,     PCI_DEVICE_ID_VIA_82C686_4,     quirk_via_acpi);
 889
 890
 891 /*
 892  *      VIA bridges which have VLink
 893  */
 894
 895 static int via_vlink_dev_lo = -1, via_vlink_dev_hi = 18;
 896
 897 static void quirk_via_bridge(struct pci_dev *dev)
 898 {
 899         /* See what bridge we have and find the device ranges */
 900         switch (dev->device) {
 901         case PCI_DEVICE_ID_VIA_82C686:
 902                 /* The VT82C686 is special, it attaches to PCI and can have
 903                    any device number. All its subdevices are functions of
 904                    that single device. */
 905                 via_vlink_dev_lo = PCI_SLOT(dev->devfn);
 906                 via_vlink_dev_hi = PCI_SLOT(dev->devfn);
 907                 break;
 908         case PCI_DEVICE_ID_VIA_8237:
 909         case PCI_DEVICE_ID_VIA_8237A:
 910                 via_vlink_dev_lo = 15;
 911                 break;
 912         case PCI_DEVICE_ID_VIA_8235:
 913                 via_vlink_dev_lo = 16;
 914                 break;
 915         case PCI_DEVICE_ID_VIA_8231:
 916         case PCI_DEVICE_ID_VIA_8233_0:
 917         case PCI_DEVICE_ID_VIA_8233A:
 918         case PCI_DEVICE_ID_VIA_8233C_0:
 919                 via_vlink_dev_lo = 17;
 920                 break;
 921         }
 922 }
 923 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_VIA,     PCI_DEVICE_ID_VIA_82C686,       quirk_via_bridge);
 924 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_VIA,     PCI_DEVICE_ID_VIA_8231,         quirk_via_bridge);
 925 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_VIA,     PCI_DEVICE_ID_VIA_8233_0,       quirk_via_bridge);
 926 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_VIA,     PCI_DEVICE_ID_VIA_8233A,        quirk_via_bridge);
 927 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_VIA,     PCI_DEVICE_ID_VIA_8233C_0,      quirk_via_bridge);
 928 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_VIA,     PCI_DEVICE_ID_VIA_8235,         quirk_via_bridge);
 929 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_VIA,     PCI_DEVICE_ID_VIA_8237,         quirk_via_bridge);
 930 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_VIA,     PCI_DEVICE_ID_VIA_8237A,        quirk_via_bridge);
 931
 932 /**
 933  *      quirk_via_vlink         -       VIA VLink IRQ number update
 934  *      @dev: PCI device
 935  *
 936  *      If the device we are dealing with is on a PIC IRQ we need to
 937  *      ensure that the IRQ line register which usually is not relevant
 938  *      for PCI cards, is actually written so that interrupts get sent
 939  *      to the right place.
 940  *      We only do this on systems where a VIA south bridge was detected,
 941  *      and only for VIA devices on the motherboard (see quirk_via_bridge
 942  *      above).
 943  */
 944
 945 static void quirk_via_vlink(struct pci_dev *dev)
 946 {
 947         u8 irq, new_irq;
 948
 949         /* Check if we have VLink at all */
 950         if (via_vlink_dev_lo == -1)
 951                 return;
 952
 953         new_irq = dev->irq;
 954
 955         /* Don't quirk interrupts outside the legacy IRQ range */
 956         if (!new_irq || new_irq > 15)
 957                 return;
 958
 959         /* Internal device ? */
 960         if (dev->bus->number != 0 || PCI_SLOT(dev->devfn) > via_vlink_dev_hi ||
 961             PCI_SLOT(dev->devfn) < via_vlink_dev_lo)
 962                 return;
 963
 964         /* This is an internal VLink device on a PIC interrupt. The BIOS
 965            ought to have set this but may not have, so we redo it */
 966
 967         pci_read_config_byte(dev, PCI_INTERRUPT_LINE, &irq);
 968         if (new_irq != irq) {
 969                 dev_info(&dev->dev, "VIA VLink IRQ fixup, from %d to %d\n",
 970                         irq, new_irq);
 971                 udelay(15);     /* unknown if delay really needed */
 972                 pci_write_config_byte(dev, PCI_INTERRUPT_LINE, new_irq);
 973         }
 974 }
 975 DECLARE_PCI_FIXUP_ENABLE(PCI_VENDOR_ID_VIA, PCI_ANY_ID, quirk_via_vlink);
 976
 977 /*
 978  * VIA VT82C598 has its device ID settable and many BIOSes
 979  * set it to the ID of VT82C597 for backward compatibility.
 980  * We need to switch it off to be able to recognize the real
 981  * type of the chip.
 982  */
 983 static void quirk_vt82c598_id(struct pci_dev *dev)
 984 {
 985         pci_write_config_byte(dev, 0xfc, 0);
 986         pci_read_config_word(dev, PCI_DEVICE_ID, &dev->device);
 987 }
 988 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_VIA,     PCI_DEVICE_ID_VIA_82C597_0,     quirk_vt82c598_id);
 989
 990 /*
 991  * CardBus controllers have a legacy base address that enables them
 992  * to respond as i82365 pcmcia controllers.  We don't want them to
 993  * do this even if the Linux CardBus driver is not loaded, because
 994  * the Linux i82365 driver does not (and should not) handle CardBus.
 995  */
 996 static void quirk_cardbus_legacy(struct pci_dev *dev)
 997 {
 998         pci_write_config_dword(dev, PCI_CB_LEGACY_MODE_BASE, 0);
 999 }
1000 DECLARE_PCI_FIXUP_CLASS_FINAL(PCI_ANY_ID, PCI_ANY_ID,
1001                         PCI_CLASS_BRIDGE_CARDBUS, 8, quirk_cardbus_legacy);
1002 DECLARE_PCI_FIXUP_CLASS_RESUME_EARLY(PCI_ANY_ID, PCI_ANY_ID,
1003                         PCI_CLASS_BRIDGE_CARDBUS, 8, quirk_cardbus_legacy);
1004
1005 /*
1006  * Following the PCI ordering rules is optional on the AMD762. I'm not
1007  * sure what the designers were smoking but let's not inhale...
1008  *
1009  * To be fair to AMD, it follows the spec by default, its BIOS people
1010  * who turn it off!
1011  */
1012 static void quirk_amd_ordering(struct pci_dev *dev)
1013 {
1014         u32 pcic;
1015         pci_read_config_dword(dev, 0x4C, &pcic);
1016         if ((pcic & 6) != 6) {
1017                 pcic |= 6;
1018                 dev_warn(&dev->dev, "BIOS failed to enable PCI standards compliance; fixing this error\n");
1019                 pci_write_config_dword(dev, 0x4C, pcic);
1020                 pci_read_config_dword(dev, 0x84, &pcic);
1021                 pcic |= (1 << 23);      /* Required in this mode */
1022                 pci_write_config_dword(dev, 0x84, pcic);
1023         }
1024 }
1025 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_AMD,      PCI_DEVICE_ID_AMD_FE_GATE_700C, quirk_amd_ordering);
1026 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_AMD,       PCI_DEVICE_ID_AMD_FE_GATE_700C, quirk_amd_ordering);
1027
1028 /*
1029  *      DreamWorks provided workaround for Dunord I-3000 problem
1030  *
1031  *      This card decodes and responds to addresses not apparently
1032  *      assigned to it. We force a larger allocation to ensure that
1033  *      nothing gets put too close to it.
1034  */
1035 static void quirk_dunord(struct pci_dev *dev)
1036 {
1037         struct resource *r = &dev->resource[1];
1038
1039         r->flags |= IORESOURCE_UNSET;
1040         r->start = 0;
1041         r->end = 0xffffff;
1042 }
1043 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_DUNORD,  PCI_DEVICE_ID_DUNORD_I3000,     quirk_dunord);
1044
1045 /*
1046  * i82380FB mobile docking controller: its PCI-to-PCI bridge
1047  * is subtractive decoding (transparent), and does indicate this
1048  * in the ProgIf. Unfortunately, the ProgIf value is wrong - 0x80
1049  * instead of 0x01.
1050  */
1051 static void quirk_transparent_bridge(struct pci_dev *dev)
1052 {
1053         dev->transparent = 1;
1054 }
1055 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82380FB,    quirk_transparent_bridge);
1056 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_TOSHIBA, 0x605,  quirk_transparent_bridge);
1057
1058 /*
1059  * Common misconfiguration of the MediaGX/Geode PCI master that will
1060  * reduce PCI bandwidth from 70MB/s to 25MB/s.  See the GXM/GXLV/GX1
1061  * datasheets found at http://www.national.com/analog for info on what
1062  * these bits do.  <christer@weinigel.se>
1063  */
1064 static void quirk_mediagx_master(struct pci_dev *dev)
1065 {
1066         u8 reg;
1067
1068         pci_read_config_byte(dev, 0x41, &reg);
1069         if (reg & 2) {
1070                 reg &= ~2;
1071                 dev_info(&dev->dev, "Fixup for MediaGX/Geode Slave Disconnect Boundary (0x41=0x%02x)\n",
1072                          reg);
1073                 pci_write_config_byte(dev, 0x41, reg);
1074         }
1075 }
1076 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_CYRIX,    PCI_DEVICE_ID_CYRIX_PCI_MASTER, quirk_mediagx_master);
1077 DECLARE_PCI_FIXUP_RESUME(PCI_VENDOR_ID_CYRIX,   PCI_DEVICE_ID_CYRIX_PCI_MASTER, quirk_mediagx_master);
1078
1079 /*
1080  *      Ensure C0 rev restreaming is off. This is normally done by
1081  *      the BIOS but in the odd case it is not the results are corruption
1082  *      hence the presence of a Linux check
1083  */
1084 static void quirk_disable_pxb(struct pci_dev *pdev)
1085 {
1086         u16 config;
1087
1088         if (pdev->revision != 0x04)             /* Only C0 requires this */
1089                 return;
1090         pci_read_config_word(pdev, 0x40, &config);
1091         if (config & (1<<6)) {
1092                 config &= ~(1<<6);
1093                 pci_write_config_word(pdev, 0x40, config);
1094                 dev_info(&pdev->dev, "C0 revision 450NX. Disabling PCI restreaming\n");
1095         }
1096 }
1097 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82454NX,    quirk_disable_pxb);
1098 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_INTEL,     PCI_DEVICE_ID_INTEL_82454NX,    quirk_disable_pxb);
1099
1100 static void quirk_amd_ide_mode(struct pci_dev *pdev)
1101 {
1102         /* set SBX00/Hudson-2 SATA in IDE mode to AHCI mode */
1103         u8 tmp;
1104
1105         pci_read_config_byte(pdev, PCI_CLASS_DEVICE, &tmp);
1106         if (tmp == 0x01) {
1107                 pci_read_config_byte(pdev, 0x40, &tmp);
1108                 pci_write_config_byte(pdev, 0x40, tmp|1);
1109                 pci_write_config_byte(pdev, 0x9, 1);
1110                 pci_write_config_byte(pdev, 0xa, 6);
1111                 pci_write_config_byte(pdev, 0x40, tmp);
1112
1113                 pdev->class = PCI_CLASS_STORAGE_SATA_AHCI;
1114                 dev_info(&pdev->dev, "set SATA to AHCI mode\n");
1115         }
1116 }
1117 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_ATI, PCI_DEVICE_ID_ATI_IXP600_SATA, quirk_amd_ide_mode);
1118 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_ATI, PCI_DEVICE_ID_ATI_IXP600_SATA, quirk_amd_ide_mode);
1119 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_ATI, PCI_DEVICE_ID_ATI_IXP700_SATA, quirk_amd_ide_mode);
1120 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_ATI, PCI_DEVICE_ID_ATI_IXP700_SATA, quirk_amd_ide_mode);
1121 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_AMD, PCI_DEVICE_ID_AMD_HUDSON2_SATA_IDE, quirk_amd_ide_mode);
1122 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_AMD, PCI_DEVICE_ID_AMD_HUDSON2_SATA_IDE, quirk_amd_ide_mode);
1123 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_AMD, 0x7900, quirk_amd_ide_mode);
1124 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_AMD, 0x7900, quirk_amd_ide_mode);
1125
1126 /*
1127  *      Serverworks CSB5 IDE does not fully support native mode
1128  */
1129 static void quirk_svwks_csb5ide(struct pci_dev *pdev)
1130 {
1131         u8 prog;
1132         pci_read_config_byte(pdev, PCI_CLASS_PROG, &prog);
1133         if (prog & 5) {
1134                 prog &= ~5;
1135                 pdev->class &= ~5;
1136                 pci_write_config_byte(pdev, PCI_CLASS_PROG, prog);
1137                 /* PCI layer will sort out resources */
1138         }
1139 }
1140 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_SERVERWORKS, PCI_DEVICE_ID_SERVERWORKS_CSB5IDE, quirk_svwks_csb5ide);
1141
1142 /*
1143  *      Intel 82801CAM ICH3-M datasheet says IDE modes must be the same
1144  */
1145 static void quirk_ide_samemode(struct pci_dev *pdev)
1146 {
1147         u8 prog;
1148
1149         pci_read_config_byte(pdev, PCI_CLASS_PROG, &prog);
1150
1151         if (((prog & 1) && !(prog & 4)) || ((prog & 4) && !(prog & 1))) {
1152                 dev_info(&pdev->dev, "IDE mode mismatch; forcing legacy mode\n");
1153                 prog &= ~5;
1154                 pdev->class &= ~5;
1155                 pci_write_config_byte(pdev, PCI_CLASS_PROG, prog);
1156         }
1157 }
1158 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_INTEL, PCI_DEVICE_ID_INTEL_82801CA_10, quirk_ide_samemode);
1159
1160 /*
1161  * Some ATA devices break if put into D3
1162  */
1163
1164 static void quirk_no_ata_d3(struct pci_dev *pdev)
1165 {
1166         pdev->dev_flags |= PCI_DEV_FLAGS_NO_D3;
1167 }
1168 /* Quirk the legacy ATA devices only. The AHCI ones are ok */
1169 DECLARE_PCI_FIXUP_CLASS_EARLY(PCI_VENDOR_ID_SERVERWORKS, PCI_ANY_ID,
1170                                 PCI_CLASS_STORAGE_IDE, 8, quirk_no_ata_d3);
1171 DECLARE_PCI_FIXUP_CLASS_EARLY(PCI_VENDOR_ID_ATI, PCI_ANY_ID,
1172                                 PCI_CLASS_STORAGE_IDE, 8, quirk_no_ata_d3);
1173 /* ALi loses some register settings that we cannot then restore */
1174 DECLARE_PCI_FIXUP_CLASS_EARLY(PCI_VENDOR_ID_AL, PCI_ANY_ID,
1175                                 PCI_CLASS_STORAGE_IDE, 8, quirk_no_ata_d3);
1176 /* VIA comes back fine but we need to keep it alive or ACPI GTM failures
1177    occur when mode detecting */
1178 DECLARE_PCI_FIXUP_CLASS_EARLY(PCI_VENDOR_ID_VIA, PCI_ANY_ID,
1179                                 PCI_CLASS_STORAGE_IDE, 8, quirk_no_ata_d3);
1180
1181 /* This was originally an Alpha specific thing, but it really fits here.
1182  * The i82375 PCI/EISA bridge appears as non-classified. Fix that.
1183  */
1184 static void quirk_eisa_bridge(struct pci_dev *dev)
1185 {
1186         dev->class = PCI_CLASS_BRIDGE_EISA << 8;
1187 }
1188 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82375,      quirk_eisa_bridge);
1189
1190
1191 /*
1192  * On ASUS P4B boards, the SMBus PCI Device within the ICH2/4 southbridge
1193  * is not activated. The myth is that Asus said that they do not want the
1194  * users to be irritated by just another PCI Device in the Win98 device
1195  * manager. (see the file prog/hotplug/README.p4b in the lm_sensors
1196  * package 2.7.0 for details)
1197  *
1198  * The SMBus PCI Device can be activated by setting a bit in the ICH LPC
1199  * bridge. Unfortunately, this device has no subvendor/subdevice ID. So it
1200  * becomes necessary to do this tweak in two steps -- the chosen trigger
1201  * is either the Host bridge (preferred) or on-board VGA controller.
1202  *
1203  * Note that we used to unhide the SMBus that way on Toshiba laptops
1204  * (Satellite A40 and Tecra M2) but then found that the thermal management
1205  * was done by SMM code, which could cause unsynchronized concurrent
1206  * accesses to the SMBus registers, with potentially bad effects. Thus you
1207  * should be very careful when adding new entries: if SMM is accessing the
1208  * Intel SMBus, this is a very good reason to leave it hidden.
1209  *
1210  * Likewise, many recent laptops use ACPI for thermal management. If the
1211  * ACPI DSDT code accesses the SMBus, then Linux should not access it
1212  * natively, and keeping the SMBus hidden is the right thing to do. If you
1213  * are about to add an entry in the table below, please first disassemble
1214  * the DSDT and double-check that there is no code accessing the SMBus.
1215  */
1216 static int asus_hides_smbus;
1217
1218 static void asus_hides_smbus_hostbridge(struct pci_dev *dev)
1219 {
1220         if (unlikely(dev->subsystem_vendor == PCI_VENDOR_ID_ASUSTEK)) {
1221                 if (dev->device == PCI_DEVICE_ID_INTEL_82845_HB)
1222                         switch (dev->subsystem_device) {
1223                         case 0x8025: /* P4B-LX */
1224                         case 0x8070: /* P4B */
1225                         case 0x8088: /* P4B533 */
1226                         case 0x1626: /* L3C notebook */
1227                                 asus_hides_smbus = 1;
1228                         }
1229                 else if (dev->device == PCI_DEVICE_ID_INTEL_82845G_HB)
1230                         switch (dev->subsystem_device) {
1231                         case 0x80b1: /* P4GE-V */
1232                         case 0x80b2: /* P4PE */
1233                         case 0x8093: /* P4B533-V */
1234                                 asus_hides_smbus = 1;
1235                         }
1236                 else if (dev->device == PCI_DEVICE_ID_INTEL_82850_HB)
1237                         switch (dev->subsystem_device) {
1238                         case 0x8030: /* P4T533 */
1239                                 asus_hides_smbus = 1;
1240                         }
1241                 else if (dev->device == PCI_DEVICE_ID_INTEL_7205_0)
1242                         switch (dev->subsystem_device) {
1243                         case 0x8070: /* P4G8X Deluxe */
1244                                 asus_hides_smbus = 1;
1245                         }
1246                 else if (dev->device == PCI_DEVICE_ID_INTEL_E7501_MCH)
1247                         switch (dev->subsystem_device) {
1248                         case 0x80c9: /* PU-DLS */
1249                                 asus_hides_smbus = 1;
1250                         }
1251                 else if (dev->device == PCI_DEVICE_ID_INTEL_82855GM_HB)
1252                         switch (dev->subsystem_device) {
1253                         case 0x1751: /* M2N notebook */
1254                         case 0x1821: /* M5N notebook */
1255                         case 0x1897: /* A6L notebook */
1256                                 asus_hides_smbus = 1;
1257                         }
1258                 else if (dev->device == PCI_DEVICE_ID_INTEL_82855PM_HB)
1259                         switch (dev->subsystem_device) {
1260                         case 0x184b: /* W1N notebook */
1261                         case 0x186a: /* M6Ne notebook */
1262                                 asus_hides_smbus = 1;
1263                         }
1264                 else if (dev->device == PCI_DEVICE_ID_INTEL_82865_HB)
1265                         switch (dev->subsystem_device) {
1266                         case 0x80f2: /* P4P800-X */
1267                                 asus_hides_smbus = 1;
1268                         }
1269                 else if (dev->device == PCI_DEVICE_ID_INTEL_82915GM_HB)
1270                         switch (dev->subsystem_device) {
1271                         case 0x1882: /* M6V notebook */
1272                         case 0x1977: /* A6VA notebook */
1273                                 asus_hides_smbus = 1;
1274                         }
1275         } else if (unlikely(dev->subsystem_vendor == PCI_VENDOR_ID_HP)) {
1276                 if (dev->device ==  PCI_DEVICE_ID_INTEL_82855PM_HB)
1277                         switch (dev->subsystem_device) {
1278                         case 0x088C: /* HP Compaq nc8000 */
1279                         case 0x0890: /* HP Compaq nc6000 */
1280                                 asus_hides_smbus = 1;
1281                         }
1282                 else if (dev->device == PCI_DEVICE_ID_INTEL_82865_HB)
1283                         switch (dev->subsystem_device) {
1284                         case 0x12bc: /* HP D330L */
1285                         case 0x12bd: /* HP D530 */
1286                         case 0x006a: /* HP Compaq nx9500 */
1287                                 asus_hides_smbus = 1;
1288                         }
1289                 else if (dev->device == PCI_DEVICE_ID_INTEL_82875_HB)
1290                         switch (dev->subsystem_device) {
1291                         case 0x12bf: /* HP xw4100 */
1292                                 asus_hides_smbus = 1;
1293                         }
1294         } else if (unlikely(dev->subsystem_vendor == PCI_VENDOR_ID_SAMSUNG)) {
1295                 if (dev->device ==  PCI_DEVICE_ID_INTEL_82855PM_HB)
1296                         switch (dev->subsystem_device) {
1297                         case 0xC00C: /* Samsung P35 notebook */
1298                                 asus_hides_smbus = 1;
1299                 }
1300         } else if (unlikely(dev->subsystem_vendor == PCI_VENDOR_ID_COMPAQ)) {
1301                 if (dev->device == PCI_DEVICE_ID_INTEL_82855PM_HB)
1302                         switch (dev->subsystem_device) {
1303                         case 0x0058: /* Compaq Evo N620c */
1304                                 asus_hides_smbus = 1;
1305                         }
1306                 else if (dev->device == PCI_DEVICE_ID_INTEL_82810_IG3)
1307                         switch (dev->subsystem_device) {
1308                         case 0xB16C: /* Compaq Deskpro EP 401963-001 (PCA# 010174) */
1309                                 /* Motherboard doesn't have Host bridge
1310                                  * subvendor/subdevice IDs, therefore checking
1311                                  * its on-board VGA controller */
1312                                 asus_hides_smbus = 1;
1313                         }
1314                 else if (dev->device == PCI_DEVICE_ID_INTEL_82801DB_2)
1315                         switch (dev->subsystem_device) {
1316                         case 0x00b8: /* Compaq Evo D510 CMT */
1317                         case 0x00b9: /* Compaq Evo D510 SFF */
1318                         case 0x00ba: /* Compaq Evo D510 USDT */
1319                                 /* Motherboard doesn't have Host bridge
1320                                  * subvendor/subdevice IDs and on-board VGA
1321                                  * controller is disabled if an AGP card is
1322                                  * inserted, therefore checking USB UHCI
1323                                  * Controller #1 */
1324                                 asus_hides_smbus = 1;
1325                         }
1326                 else if (dev->device == PCI_DEVICE_ID_INTEL_82815_CGC)
1327                         switch (dev->subsystem_device) {
1328                         case 0x001A: /* Compaq Deskpro EN SSF P667 815E */
1329                                 /* Motherboard doesn't have host bridge
1330                                  * subvendor/subdevice IDs, therefore checking
1331                                  * its on-board VGA controller */
1332                                 asus_hides_smbus = 1;
1333                         }
1334         }
1335 }
1336 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82845_HB,   asus_hides_smbus_hostbridge);
1337 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82845G_HB,  asus_hides_smbus_hostbridge);
1338 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82850_HB,   asus_hides_smbus_hostbridge);
1339 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82865_HB,   asus_hides_smbus_hostbridge);
1340 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82875_HB,   asus_hides_smbus_hostbridge);
1341 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_7205_0,     asus_hides_smbus_hostbridge);
1342 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_E7501_MCH,  asus_hides_smbus_hostbridge);
1343 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82855PM_HB, asus_hides_smbus_hostbridge);
1344 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82855GM_HB, asus_hides_smbus_hostbridge);
1345 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82915GM_HB, asus_hides_smbus_hostbridge);
1346
1347 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82810_IG3,  asus_hides_smbus_hostbridge);
1348 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82801DB_2,  asus_hides_smbus_hostbridge);
1349 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82815_CGC,  asus_hides_smbus_hostbridge);
1350
1351 static void asus_hides_smbus_lpc(struct pci_dev *dev)
1352 {
1353         u16 val;
1354
1355         if (likely(!asus_hides_smbus))
1356                 return;
1357
1358         pci_read_config_word(dev, 0xF2, &val);
1359         if (val & 0x8) {
1360                 pci_write_config_word(dev, 0xF2, val & (~0x8));
1361                 pci_read_config_word(dev, 0xF2, &val);
1362                 if (val & 0x8)
1363                         dev_info(&dev->dev, "i801 SMBus device continues to play 'hide and seek'! 0x%x\n",
1364                                  val);
1365                 else
1366                         dev_info(&dev->dev, "Enabled i801 SMBus device\n");
1367         }
1368 }
1369 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82801AA_0,  asus_hides_smbus_lpc);
1370 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82801DB_0,  asus_hides_smbus_lpc);
1371 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82801BA_0,  asus_hides_smbus_lpc);
1372 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82801CA_0,  asus_hides_smbus_lpc);
1373 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82801CA_12, asus_hides_smbus_lpc);
1374 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82801DB_12, asus_hides_smbus_lpc);
1375 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82801EB_0,  asus_hides_smbus_lpc);
1376 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_INTEL,     PCI_DEVICE_ID_INTEL_82801AA_0,  asus_hides_smbus_lpc);
1377 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_INTEL,     PCI_DEVICE_ID_INTEL_82801DB_0,  asus_hides_smbus_lpc);
1378 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_INTEL,     PCI_DEVICE_ID_INTEL_82801BA_0,  asus_hides_smbus_lpc);
1379 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_INTEL,     PCI_DEVICE_ID_INTEL_82801CA_0,  asus_hides_smbus_lpc);
1380 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_INTEL,     PCI_DEVICE_ID_INTEL_82801CA_12, asus_hides_smbus_lpc);
1381 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_INTEL,     PCI_DEVICE_ID_INTEL_82801DB_12, asus_hides_smbus_lpc);
1382 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_INTEL,     PCI_DEVICE_ID_INTEL_82801EB_0,  asus_hides_smbus_lpc);
1383
1384 /* It appears we just have one such device. If not, we have a warning */
1385 static void __iomem *asus_rcba_base;
1386 static void asus_hides_smbus_lpc_ich6_suspend(struct pci_dev *dev)
1387 {
1388         u32 rcba;
1389
1390         if (likely(!asus_hides_smbus))
1391                 return;
1392         WARN_ON(asus_rcba_base);
1393
1394         pci_read_config_dword(dev, 0xF0, &rcba);
1395         /* use bits 31:14, 16 kB aligned */
1396         asus_rcba_base = ioremap_nocache(rcba & 0xFFFFC000, 0x4000);
1397         if (asus_rcba_base == NULL)
1398                 return;
1399 }
1400
1401 static void asus_hides_smbus_lpc_ich6_resume_early(struct pci_dev *dev)
1402 {
1403         u32 val;
1404
1405         if (likely(!asus_hides_smbus || !asus_rcba_base))
1406                 return;
1407         /* read the Function Disable register, dword mode only */
1408         val = readl(asus_rcba_base + 0x3418);
1409         writel(val & 0xFFFFFFF7, asus_rcba_base + 0x3418); /* enable the SMBus device */
1410 }
1411
1412 static void asus_hides_smbus_lpc_ich6_resume(struct pci_dev *dev)
1413 {
1414         if (likely(!asus_hides_smbus || !asus_rcba_base))
1415                 return;
1416         iounmap(asus_rcba_base);
1417         asus_rcba_base = NULL;
1418         dev_info(&dev->dev, "Enabled ICH6/i801 SMBus device\n");
1419 }
1420
1421 static void asus_hides_smbus_lpc_ich6(struct pci_dev *dev)
1422 {
1423         asus_hides_smbus_lpc_ich6_suspend(dev);
1424         asus_hides_smbus_lpc_ich6_resume_early(dev);
1425         asus_hides_smbus_lpc_ich6_resume(dev);
1426 }
1427 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_ICH6_1,     asus_hides_smbus_lpc_ich6);
1428 DECLARE_PCI_FIXUP_SUSPEND(PCI_VENDOR_ID_INTEL,  PCI_DEVICE_ID_INTEL_ICH6_1,     asus_hides_smbus_lpc_ich6_suspend);
1429 DECLARE_PCI_FIXUP_RESUME(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_ICH6_1,     asus_hides_smbus_lpc_ich6_resume);
1430 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_INTEL,     PCI_DEVICE_ID_INTEL_ICH6_1,     asus_hides_smbus_lpc_ich6_resume_early);
1431
1432 /*
1433  * SiS 96x south bridge: BIOS typically hides SMBus device...
1434  */
1435 static void quirk_sis_96x_smbus(struct pci_dev *dev)
1436 {
1437         u8 val = 0;
1438         pci_read_config_byte(dev, 0x77, &val);
1439         if (val & 0x10) {
1440                 dev_info(&dev->dev, "Enabling SiS 96x SMBus\n");
1441                 pci_write_config_byte(dev, 0x77, val & ~0x10);
1442         }
1443 }
1444 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_SI,      PCI_DEVICE_ID_SI_961,           quirk_sis_96x_smbus);
1445 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_SI,      PCI_DEVICE_ID_SI_962,           quirk_sis_96x_smbus);
1446 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_SI,      PCI_DEVICE_ID_SI_963,           quirk_sis_96x_smbus);
1447 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_SI,      PCI_DEVICE_ID_SI_LPC,           quirk_sis_96x_smbus);
1448 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_SI,        PCI_DEVICE_ID_SI_961,           quirk_sis_96x_smbus);
1449 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_SI,        PCI_DEVICE_ID_SI_962,           quirk_sis_96x_smbus);
1450 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_SI,        PCI_DEVICE_ID_SI_963,           quirk_sis_96x_smbus);
1451 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_SI,        PCI_DEVICE_ID_SI_LPC,           quirk_sis_96x_smbus);
1452
1453 /*
1454  * ... This is further complicated by the fact that some SiS96x south
1455  * bridges pretend to be 85C503/5513 instead.  In that case see if we
1456  * spotted a compatible north bridge to make sure.
1457  * (pci_find_device doesn't work yet)
1458  *
1459  * We can also enable the sis96x bit in the discovery register..
1460  */
1461 #define SIS_DETECT_REGISTER 0x40
1462
1463 static void quirk_sis_503(struct pci_dev *dev)
1464 {
1465         u8 reg;
1466         u16 devid;
1467
1468         pci_read_config_byte(dev, SIS_DETECT_REGISTER, &reg);
1469         pci_write_config_byte(dev, SIS_DETECT_REGISTER, reg | (1 << 6));
1470         pci_read_config_word(dev, PCI_DEVICE_ID, &devid);
1471         if (((devid & 0xfff0) != 0x0960) && (devid != 0x0018)) {
1472                 pci_write_config_byte(dev, SIS_DETECT_REGISTER, reg);
1473                 return;
1474         }
1475
1476         /*
1477          * Ok, it now shows up as a 96x.. run the 96x quirk by
1478          * hand in case it has already been processed.
1479          * (depends on link order, which is apparently not guaranteed)
1480          */
1481         dev->device = devid;
1482         quirk_sis_96x_smbus(dev);
1483 }
1484 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_SI,      PCI_DEVICE_ID_SI_503,           quirk_sis_503);
1485 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_SI,        PCI_DEVICE_ID_SI_503,           quirk_sis_503);
1486
1487
1488 /*
1489  * On ASUS A8V and A8V Deluxe boards, the onboard AC97 audio controller
1490  * and MC97 modem controller are disabled when a second PCI soundcard is
1491  * present. This patch, tweaking the VT8237 ISA bridge, enables them.
1492  * -- bjd
1493  */
1494 static void asus_hides_ac97_lpc(struct pci_dev *dev)
1495 {
1496         u8 val;
1497         int asus_hides_ac97 = 0;
1498
1499         if (likely(dev->subsystem_vendor == PCI_VENDOR_ID_ASUSTEK)) {
1500                 if (dev->device == PCI_DEVICE_ID_VIA_8237)
1501                         asus_hides_ac97 = 1;
1502         }
1503
1504         if (!asus_hides_ac97)
1505                 return;
1506
1507         pci_read_config_byte(dev, 0x50, &val);
1508         if (val & 0xc0) {
1509                 pci_write_config_byte(dev, 0x50, val & (~0xc0));
1510                 pci_read_config_byte(dev, 0x50, &val);
1511                 if (val & 0xc0)
1512                         dev_info(&dev->dev, "Onboard AC97/MC97 devices continue to play 'hide and seek'! 0x%x\n",
1513                                  val);
1514                 else
1515                         dev_info(&dev->dev, "Enabled onboard AC97/MC97 devices\n");
1516         }
1517 }
1518 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_VIA,     PCI_DEVICE_ID_VIA_8237, asus_hides_ac97_lpc);
1519 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_VIA,       PCI_DEVICE_ID_VIA_8237, asus_hides_ac97_lpc);
1520
1521 #if defined(CONFIG_ATA) || defined(CONFIG_ATA_MODULE)
1522
1523 /*
1524  *      If we are using libata we can drive this chip properly but must
1525  *      do this early on to make the additional device appear during
1526  *      the PCI scanning.
1527  */
1528 static void quirk_jmicron_ata(struct pci_dev *pdev)
1529 {
1530         u32 conf1, conf5, class;
1531         u8 hdr;
1532
1533         /* Only poke fn 0 */
1534         if (PCI_FUNC(pdev->devfn))
1535                 return;
1536
1537         pci_read_config_dword(pdev, 0x40, &conf1);
1538         pci_read_config_dword(pdev, 0x80, &conf5);
1539
1540         conf1 &= ~0x00CFF302; /* Clear bit 1, 8, 9, 12-19, 22, 23 */
1541         conf5 &= ~(1 << 24);  /* Clear bit 24 */
1542
1543         switch (pdev->device) {
1544         case PCI_DEVICE_ID_JMICRON_JMB360: /* SATA single port */
1545         case PCI_DEVICE_ID_JMICRON_JMB362: /* SATA dual ports */
1546         case PCI_DEVICE_ID_JMICRON_JMB364: /* SATA dual ports */
1547                 /* The controller should be in single function ahci mode */
1548                 conf1 |= 0x0002A100; /* Set 8, 13, 15, 17 */
1549                 break;
1550
1551         case PCI_DEVICE_ID_JMICRON_JMB365:
1552         case PCI_DEVICE_ID_JMICRON_JMB366:
1553                 /* Redirect IDE second PATA port to the right spot */
1554                 conf5 |= (1 << 24);
1555                 /* Fall through */
1556         case PCI_DEVICE_ID_JMICRON_JMB361:
1557         case PCI_DEVICE_ID_JMICRON_JMB363:
1558         case PCI_DEVICE_ID_JMICRON_JMB369:
1559                 /* Enable dual function mode, AHCI on fn 0, IDE fn1 */
1560                 /* Set the class codes correctly and then direct IDE 0 */
1561                 conf1 |= 0x00C2A1B3; /* Set 0, 1, 4, 5, 7, 8, 13, 15, 17, 22, 23 */
1562                 break;
1563
1564         case PCI_DEVICE_ID_JMICRON_JMB368:
1565                 /* The controller should be in single function IDE mode */
1566                 conf1 |= 0x00C00000; /* Set 22, 23 */
1567                 break;
1568         }
1569
1570         pci_write_config_dword(pdev, 0x40, conf1);
1571         pci_write_config_dword(pdev, 0x80, conf5);
1572
1573         /* Update pdev accordingly */
1574         pci_read_config_byte(pdev, PCI_HEADER_TYPE, &hdr);
1575         pdev->hdr_type = hdr & 0x7f;
1576         pdev->multifunction = !!(hdr & 0x80);
1577
1578         pci_read_config_dword(pdev, PCI_CLASS_REVISION, &class);
1579         pdev->class = class >> 8;
1580 }
1581 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_JMICRON, PCI_DEVICE_ID_JMICRON_JMB360, quirk_jmicron_ata);
1582 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_JMICRON, PCI_DEVICE_ID_JMICRON_JMB361, quirk_jmicron_ata);
1583 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_JMICRON, PCI_DEVICE_ID_JMICRON_JMB362, quirk_jmicron_ata);
1584 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_JMICRON, PCI_DEVICE_ID_JMICRON_JMB363, quirk_jmicron_ata);
1585 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_JMICRON, PCI_DEVICE_ID_JMICRON_JMB364, quirk_jmicron_ata);
1586 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_JMICRON, PCI_DEVICE_ID_JMICRON_JMB365, quirk_jmicron_ata);
1587 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_JMICRON, PCI_DEVICE_ID_JMICRON_JMB366, quirk_jmicron_ata);
1588 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_JMICRON, PCI_DEVICE_ID_JMICRON_JMB368, quirk_jmicron_ata);
1589 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_JMICRON, PCI_DEVICE_ID_JMICRON_JMB369, quirk_jmicron_ata);
1590 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_JMICRON, PCI_DEVICE_ID_JMICRON_JMB360, quirk_jmicron_ata);
1591 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_JMICRON, PCI_DEVICE_ID_JMICRON_JMB361, quirk_jmicron_ata);
1592 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_JMICRON, PCI_DEVICE_ID_JMICRON_JMB362, quirk_jmicron_ata);
1593 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_JMICRON, PCI_DEVICE_ID_JMICRON_JMB363, quirk_jmicron_ata);
1594 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_JMICRON, PCI_DEVICE_ID_JMICRON_JMB364, quirk_jmicron_ata);
1595 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_JMICRON, PCI_DEVICE_ID_JMICRON_JMB365, quirk_jmicron_ata);
1596 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_JMICRON, PCI_DEVICE_ID_JMICRON_JMB366, quirk_jmicron_ata);
1597 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_JMICRON, PCI_DEVICE_ID_JMICRON_JMB368, quirk_jmicron_ata);
1598 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_JMICRON, PCI_DEVICE_ID_JMICRON_JMB369, quirk_jmicron_ata);
1599
1600 #endif
1601
1602 static void quirk_jmicron_async_suspend(struct pci_dev *dev)
1603 {
1604         if (dev->multifunction) {
1605                 device_disable_async_suspend(&dev->dev);
1606                 dev_info(&dev->dev, "async suspend disabled to avoid multi-function power-on ordering issue\n");
1607         }
1608 }
1609 DECLARE_PCI_FIXUP_CLASS_FINAL(PCI_VENDOR_ID_JMICRON, PCI_ANY_ID, PCI_CLASS_STORAGE_IDE, 8, quirk_jmicron_async_suspend);
1610 DECLARE_PCI_FIXUP_CLASS_FINAL(PCI_VENDOR_ID_JMICRON, PCI_ANY_ID, PCI_CLASS_STORAGE_SATA_AHCI, 0, quirk_jmicron_async_suspend);
1611 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_JMICRON, 0x2362, quirk_jmicron_async_suspend);
1612 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_JMICRON, 0x236f, quirk_jmicron_async_suspend);
1613
1614 #ifdef CONFIG_X86_IO_APIC
1615 static void quirk_alder_ioapic(struct pci_dev *pdev)
1616 {
1617         int i;
1618
1619         if ((pdev->class >> 8) != 0xff00)
1620                 return;
1621
1622         /* the first BAR is the location of the IO APIC...we must
1623          * not touch this (and it's already covered by the fixmap), so
1624          * forcibly insert it into the resource tree */
1625         if (pci_resource_start(pdev, 0) && pci_resource_len(pdev, 0))
1626                 insert_resource(&iomem_resource, &pdev->resource[0]);
1627
1628         /* The next five BARs all seem to be rubbish, so just clean
1629          * them out */
1630         for (i = 1; i < 6; i++)
1631                 memset(&pdev->resource[i], 0, sizeof(pdev->resource[i]));
1632 }
1633 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_EESSC,      quirk_alder_ioapic);
1634 #endif
1635
1636 static void quirk_pcie_mch(struct pci_dev *pdev)
1637 {
1638         pdev->no_msi = 1;
1639 }
1640 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_E7520_MCH,  quirk_pcie_mch);
1641 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_E7320_MCH,  quirk_pcie_mch);
1642 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_E7525_MCH,  quirk_pcie_mch);
1643
1644 DECLARE_PCI_FIXUP_CLASS_FINAL(PCI_VENDOR_ID_HUAWEI, 0x1610, PCI_CLASS_BRIDGE_PCI, 8, quirk_pcie_mch);
1645
1646 /*
1647  * It's possible for the MSI to get corrupted if shpc and acpi
1648  * are used together on certain PXH-based systems.
1649  */
1650 static void quirk_pcie_pxh(struct pci_dev *dev)
1651 {
1652         dev->no_msi = 1;
1653         dev_warn(&dev->dev, "PXH quirk detected; SHPC device MSI disabled\n");
1654 }
1655 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_PXHD_0,     quirk_pcie_pxh);
1656 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_PXHD_1,     quirk_pcie_pxh);
1657 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_PXH_0,      quirk_pcie_pxh);
1658 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_PXH_1,      quirk_pcie_pxh);
1659 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_PXHV,       quirk_pcie_pxh);
1660
1661 /*
1662  * Some Intel PCI Express chipsets have trouble with downstream
1663  * device power management.
1664  */
1665 static void quirk_intel_pcie_pm(struct pci_dev *dev)
1666 {
1667         pci_pm_d3_delay = 120;
1668         dev->no_d1d2 = 1;
1669 }
1670
1671 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    0x25e2, quirk_intel_pcie_pm);
1672 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    0x25e3, quirk_intel_pcie_pm);
1673 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    0x25e4, quirk_intel_pcie_pm);
1674 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    0x25e5, quirk_intel_pcie_pm);
1675 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    0x25e6, quirk_intel_pcie_pm);
1676 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    0x25e7, quirk_intel_pcie_pm);
1677 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    0x25f7, quirk_intel_pcie_pm);
1678 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    0x25f8, quirk_intel_pcie_pm);
1679 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    0x25f9, quirk_intel_pcie_pm);
1680 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    0x25fa, quirk_intel_pcie_pm);
1681 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    0x2601, quirk_intel_pcie_pm);
1682 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    0x2602, quirk_intel_pcie_pm);
1683 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    0x2603, quirk_intel_pcie_pm);
1684 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    0x2604, quirk_intel_pcie_pm);
1685 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    0x2605, quirk_intel_pcie_pm);
1686 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    0x2606, quirk_intel_pcie_pm);
1687 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    0x2607, quirk_intel_pcie_pm);
1688 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    0x2608, quirk_intel_pcie_pm);
1689 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    0x2609, quirk_intel_pcie_pm);
1690 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    0x260a, quirk_intel_pcie_pm);
1691 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    0x260b, quirk_intel_pcie_pm);
1692
1693 static void quirk_radeon_pm(struct pci_dev *dev)
1694 {
1695         if (dev->subsystem_vendor == PCI_VENDOR_ID_APPLE &&
1696             dev->subsystem_device == 0x00e2) {
1697                 if (dev->d3_delay < 20) {
1698                         dev->d3_delay = 20;
1699                         dev_info(&dev->dev, "extending delay after power-on from D3 to %d msec\n",
1700                                  dev->d3_delay);
1701                 }
1702         }
1703 }
1704 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_ATI, 0x6741, quirk_radeon_pm);
1705
1706 #ifdef CONFIG_X86_IO_APIC
1707 static int dmi_disable_ioapicreroute(const struct dmi_system_id *d)
1708 {
1709         noioapicreroute = 1;
1710         pr_info("%s detected: disable boot interrupt reroute\n", d->ident);
1711
1712         return 0;
1713 }
1714
1715 static const struct dmi_system_id boot_interrupt_dmi_table[] = {
1716         /*
1717          * Systems to exclude from boot interrupt reroute quirks
1718          */
1719         {
1720                 .callback = dmi_disable_ioapicreroute,
1721                 .ident = "ASUSTek Computer INC. M2N-LR",
1722                 .matches = {
1723                         DMI_MATCH(DMI_SYS_VENDOR, "ASUSTek Computer INC."),
1724                         DMI_MATCH(DMI_PRODUCT_NAME, "M2N-LR"),
1725                 },
1726         },
1727         {}
1728 };
1729
1730 /*
1731  * Boot interrupts on some chipsets cannot be turned off. For these chipsets,
1732  * remap the original interrupt in the linux kernel to the boot interrupt, so
1733  * that a PCI device's interrupt handler is installed on the boot interrupt
1734  * line instead.
1735  */
1736 static void quirk_reroute_to_boot_interrupts_intel(struct pci_dev *dev)
1737 {
1738         dmi_check_system(boot_interrupt_dmi_table);
1739         if (noioapicquirk || noioapicreroute)
1740                 return;
1741
1742         dev->irq_reroute_variant = INTEL_IRQ_REROUTE_VARIANT;
1743         dev_info(&dev->dev, "rerouting interrupts for [%04x:%04x]\n",
1744                  dev->vendor, dev->device);
1745 }
1746 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_80333_0,    quirk_reroute_to_boot_interrupts_intel);
1747 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_80333_1,    quirk_reroute_to_boot_interrupts_intel);
1748 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_ESB2_0,     quirk_reroute_to_boot_interrupts_intel);
1749 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_PXH_0,      quirk_reroute_to_boot_interrupts_intel);
1750 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_PXH_1,      quirk_reroute_to_boot_interrupts_intel);
1751 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_PXHV,       quirk_reroute_to_boot_interrupts_intel);
1752 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_80332_0,    quirk_reroute_to_boot_interrupts_intel);
1753 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_80332_1,    quirk_reroute_to_boot_interrupts_intel);
1754 DECLARE_PCI_FIXUP_RESUME(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_80333_0,    quirk_reroute_to_boot_interrupts_intel);
1755 DECLARE_PCI_FIXUP_RESUME(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_80333_1,    quirk_reroute_to_boot_interrupts_intel);
1756 DECLARE_PCI_FIXUP_RESUME(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_ESB2_0,     quirk_reroute_to_boot_interrupts_intel);
1757 DECLARE_PCI_FIXUP_RESUME(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_PXH_0,      quirk_reroute_to_boot_interrupts_intel);
1758 DECLARE_PCI_FIXUP_RESUME(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_PXH_1,      quirk_reroute_to_boot_interrupts_intel);
1759 DECLARE_PCI_FIXUP_RESUME(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_PXHV,       quirk_reroute_to_boot_interrupts_intel);
1760 DECLARE_PCI_FIXUP_RESUME(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_80332_0,    quirk_reroute_to_boot_interrupts_intel);
1761 DECLARE_PCI_FIXUP_RESUME(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_80332_1,    quirk_reroute_to_boot_interrupts_intel);
1762
1763 /*
1764  * On some chipsets we can disable the generation of legacy INTx boot
1765  * interrupts.
1766  */
1767
1768 /*
1769  * IO-APIC1 on 6300ESB generates boot interrupts, see intel order no
1770  * 300641-004US, section 5.7.3.
1771  */
1772 #define INTEL_6300_IOAPIC_ABAR          0x40
1773 #define INTEL_6300_DISABLE_BOOT_IRQ     (1<<14)
1774
1775 static void quirk_disable_intel_boot_interrupt(struct pci_dev *dev)
1776 {
1777         u16 pci_config_word;
1778
1779         if (noioapicquirk)
1780                 return;
1781
1782         pci_read_config_word(dev, INTEL_6300_IOAPIC_ABAR, &pci_config_word);
1783         pci_config_word |= INTEL_6300_DISABLE_BOOT_IRQ;
1784         pci_write_config_word(dev, INTEL_6300_IOAPIC_ABAR, pci_config_word);
1785
1786         dev_info(&dev->dev, "disabled boot interrupts on device [%04x:%04x]\n",
1787                  dev->vendor, dev->device);
1788 }
1789 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_ESB_10,      quirk_disable_intel_boot_interrupt);
1790 DECLARE_PCI_FIXUP_RESUME(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_ESB_10,     quirk_disable_intel_boot_interrupt);
1791
1792 /*
1793  * disable boot interrupts on HT-1000
1794  */
1795 #define BC_HT1000_FEATURE_REG           0x64
1796 #define BC_HT1000_PIC_REGS_ENABLE       (1<<0)
1797 #define BC_HT1000_MAP_IDX               0xC00
1798 #define BC_HT1000_MAP_DATA              0xC01
1799
1800 static void quirk_disable_broadcom_boot_interrupt(struct pci_dev *dev)
1801 {
1802         u32 pci_config_dword;
1803         u8 irq;
1804
1805         if (noioapicquirk)
1806                 return;
1807
1808         pci_read_config_dword(dev, BC_HT1000_FEATURE_REG, &pci_config_dword);
1809         pci_write_config_dword(dev, BC_HT1000_FEATURE_REG, pci_config_dword |
1810                         BC_HT1000_PIC_REGS_ENABLE);
1811
1812         for (irq = 0x10; irq < 0x10 + 32; irq++) {
1813                 outb(irq, BC_HT1000_MAP_IDX);
1814                 outb(0x00, BC_HT1000_MAP_DATA);
1815         }
1816
1817         pci_write_config_dword(dev, BC_HT1000_FEATURE_REG, pci_config_dword);
1818
1819         dev_info(&dev->dev, "disabled boot interrupts on device [%04x:%04x]\n",
1820                  dev->vendor, dev->device);
1821 }
1822 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_SERVERWORKS,   PCI_DEVICE_ID_SERVERWORKS_HT1000SB,        quirk_disable_broadcom_boot_interrupt);
1823 DECLARE_PCI_FIXUP_RESUME(PCI_VENDOR_ID_SERVERWORKS,   PCI_DEVICE_ID_SERVERWORKS_HT1000SB,       quirk_disable_broadcom_boot_interrupt);
1824
1825 /*
1826  * disable boot interrupts on AMD and ATI chipsets
1827  */
1828 /*
1829  * NOIOAMODE needs to be disabled to disable "boot interrupts". For AMD 8131
1830  * rev. A0 and B0, NOIOAMODE needs to be disabled anyway to fix IO-APIC mode
1831  * (due to an erratum).
1832  */
1833 #define AMD_813X_MISC                   0x40
1834 #define AMD_813X_NOIOAMODE              (1<<0)
1835 #define AMD_813X_REV_B1                 0x12
1836 #define AMD_813X_REV_B2                 0x13
1837
1838 static void quirk_disable_amd_813x_boot_interrupt(struct pci_dev *dev)
1839 {
1840         u32 pci_config_dword;
1841
1842         if (noioapicquirk)
1843                 return;
1844         if ((dev->revision == AMD_813X_REV_B1) ||
1845             (dev->revision == AMD_813X_REV_B2))
1846                 return;
1847
1848         pci_read_config_dword(dev, AMD_813X_MISC, &pci_config_dword);
1849         pci_config_dword &= ~AMD_813X_NOIOAMODE;
1850         pci_write_config_dword(dev, AMD_813X_MISC, pci_config_dword);
1851
1852         dev_info(&dev->dev, "disabled boot interrupts on device [%04x:%04x]\n",
1853                  dev->vendor, dev->device);
1854 }
1855 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_AMD,      PCI_DEVICE_ID_AMD_8131_BRIDGE,  quirk_disable_amd_813x_boot_interrupt);
1856 DECLARE_PCI_FIXUP_RESUME(PCI_VENDOR_ID_AMD,     PCI_DEVICE_ID_AMD_8131_BRIDGE,  quirk_disable_amd_813x_boot_interrupt);
1857 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_AMD,      PCI_DEVICE_ID_AMD_8132_BRIDGE,  quirk_disable_amd_813x_boot_interrupt);
1858 DECLARE_PCI_FIXUP_RESUME(PCI_VENDOR_ID_AMD,     PCI_DEVICE_ID_AMD_8132_BRIDGE,  quirk_disable_amd_813x_boot_interrupt);
1859
1860 #define AMD_8111_PCI_IRQ_ROUTING        0x56
1861
1862 static void quirk_disable_amd_8111_boot_interrupt(struct pci_dev *dev)
1863 {
1864         u16 pci_config_word;
1865
1866         if (noioapicquirk)
1867                 return;
1868
1869         pci_read_config_word(dev, AMD_8111_PCI_IRQ_ROUTING, &pci_config_word);
1870         if (!pci_config_word) {
1871                 dev_info(&dev->dev, "boot interrupts on device [%04x:%04x] already disabled\n",
1872                          dev->vendor, dev->device);
1873                 return;
1874         }
1875         pci_write_config_word(dev, AMD_8111_PCI_IRQ_ROUTING, 0);
1876         dev_info(&dev->dev, "disabled boot interrupts on device [%04x:%04x]\n",
1877                  dev->vendor, dev->device);
1878 }
1879 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_AMD,   PCI_DEVICE_ID_AMD_8111_SMBUS,      quirk_disable_amd_8111_boot_interrupt);
1880 DECLARE_PCI_FIXUP_RESUME(PCI_VENDOR_ID_AMD,   PCI_DEVICE_ID_AMD_8111_SMBUS,     quirk_disable_amd_8111_boot_interrupt);
1881 #endif /* CONFIG_X86_IO_APIC */
1882
1883 /*
1884  * Toshiba TC86C001 IDE controller reports the standard 8-byte BAR0 size
1885  * but the PIO transfers won't work if BAR0 falls at the odd 8 bytes.
1886  * Re-allocate the region if needed...
1887  */
1888 static void quirk_tc86c001_ide(struct pci_dev *dev)
1889 {
1890         struct resource *r = &dev->resource[0];
1891
1892         if (r->start & 0x8) {
1893                 r->flags |= IORESOURCE_UNSET;
1894                 r->start = 0;
1895                 r->end = 0xf;
1896         }
1897 }
1898 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_TOSHIBA_2,
1899                          PCI_DEVICE_ID_TOSHIBA_TC86C001_IDE,
1900                          quirk_tc86c001_ide);
1901
1902 /*
1903  * PLX PCI 9050 PCI Target bridge controller has an errata that prevents the
1904  * local configuration registers accessible via BAR0 (memory) or BAR1 (i/o)
1905  * being read correctly if bit 7 of the base address is set.
1906  * The BAR0 or BAR1 region may be disabled (size 0) or enabled (size 128).
1907  * Re-allocate the regions to a 256-byte boundary if necessary.
1908  */
1909 static void quirk_plx_pci9050(struct pci_dev *dev)
1910 {
1911         unsigned int bar;
1912
1913         /* Fixed in revision 2 (PCI 9052). */
1914         if (dev->revision >= 2)
1915                 return;
1916         for (bar = 0; bar <= 1; bar++)
1917                 if (pci_resource_len(dev, bar) == 0x80 &&
1918                     (pci_resource_start(dev, bar) & 0x80)) {
1919                         struct resource *r = &dev->resource[bar];
1920                         dev_info(&dev->dev, "Re-allocating PLX PCI 9050 BAR %u to length 256 to avoid bit 7 bug\n",
1921                                  bar);
1922                         r->flags |= IORESOURCE_UNSET;
1923                         r->start = 0;
1924                         r->end = 0xff;
1925                 }
1926 }
1927 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_PLX, PCI_DEVICE_ID_PLX_9050,
1928                          quirk_plx_pci9050);
1929 /*
1930  * The following Meilhaus (vendor ID 0x1402) device IDs (amongst others)
1931  * may be using the PLX PCI 9050: 0x0630, 0x0940, 0x0950, 0x0960, 0x100b,
1932  * 0x1400, 0x140a, 0x140b, 0x14e0, 0x14ea, 0x14eb, 0x1604, 0x1608, 0x160c,
1933  * 0x168f, 0x2000, 0x2600, 0x3000, 0x810a, 0x810b.
1934  *
1935  * Currently, device IDs 0x2000 and 0x2600 are used by the Comedi "me_daq"
1936  * driver.
1937  */
1938 DECLARE_PCI_FIXUP_HEADER(0x1402, 0x2000, quirk_plx_pci9050);
1939 DECLARE_PCI_FIXUP_HEADER(0x1402, 0x2600, quirk_plx_pci9050);
1940
1941 static void quirk_netmos(struct pci_dev *dev)
1942 {
1943         unsigned int num_parallel = (dev->subsystem_device & 0xf0) >> 4;
1944         unsigned int num_serial = dev->subsystem_device & 0xf;
1945
1946         /*
1947          * These Netmos parts are multiport serial devices with optional
1948          * parallel ports.  Even when parallel ports are present, they
1949          * are identified as class SERIAL, which means the serial driver
1950          * will claim them.  To prevent this, mark them as class OTHER.
1951          * These combo devices should be claimed by parport_serial.
1952          *
1953          * The subdevice ID is of the form 0x00PS, where <P> is the number
1954          * of parallel ports and <S> is the number of serial ports.
1955          */
1956         switch (dev->device) {
1957         case PCI_DEVICE_ID_NETMOS_9835:
1958                 /* Well, this rule doesn't hold for the following 9835 device */
1959                 if (dev->subsystem_vendor == PCI_VENDOR_ID_IBM &&
1960                                 dev->subsystem_device == 0x0299)
1961                         return;
1962         case PCI_DEVICE_ID_NETMOS_9735:
1963         case PCI_DEVICE_ID_NETMOS_9745:
1964         case PCI_DEVICE_ID_NETMOS_9845:
1965         case PCI_DEVICE_ID_NETMOS_9855:
1966                 if (num_parallel) {
1967                         dev_info(&dev->dev, "Netmos %04x (%u parallel, %u serial); changing class SERIAL to OTHER (use parport_serial)\n",
1968                                 dev->device, num_parallel, num_serial);
1969                         dev->class = (PCI_CLASS_COMMUNICATION_OTHER << 8) |
1970                             (dev->class & 0xff);
1971                 }
1972         }
1973 }
1974 DECLARE_PCI_FIXUP_CLASS_HEADER(PCI_VENDOR_ID_NETMOS, PCI_ANY_ID,
1975                          PCI_CLASS_COMMUNICATION_SERIAL, 8, quirk_netmos);
1976
1977 /*
1978  * Quirk non-zero PCI functions to route VPD access through function 0 for
1979  * devices that share VPD resources between functions.  The functions are
1980  * expected to be identical devices.
1981  */
1982 static void quirk_f0_vpd_link(struct pci_dev *dev)
1983 {
1984         struct pci_dev *f0;
1985
1986         if (!PCI_FUNC(dev->devfn))
1987                 return;
1988
1989         f0 = pci_get_slot(dev->bus, PCI_DEVFN(PCI_SLOT(dev->devfn), 0));
1990         if (!f0)
1991                 return;
1992
1993         if (f0->vpd && dev->class == f0->class &&
1994             dev->vendor == f0->vendor && dev->device == f0->device)
1995                 dev->dev_flags |= PCI_DEV_FLAGS_VPD_REF_F0;
1996
1997         pci_dev_put(f0);
1998 }
1999 DECLARE_PCI_FIXUP_CLASS_EARLY(PCI_VENDOR_ID_INTEL, PCI_ANY_ID,
2000                               PCI_CLASS_NETWORK_ETHERNET, 8, quirk_f0_vpd_link);
2001
2002 static void quirk_e100_interrupt(struct pci_dev *dev)
2003 {
2004         u16 command, pmcsr;
2005         u8 __iomem *csr;
2006         u8 cmd_hi;
2007
2008         switch (dev->device) {
2009         /* PCI IDs taken from drivers/net/e100.c */
2010         case 0x1029:
2011         case 0x1030 ... 0x1034:
2012         case 0x1038 ... 0x103E:
2013         case 0x1050 ... 0x1057:
2014         case 0x1059:
2015         case 0x1064 ... 0x106B:
2016         case 0x1091 ... 0x1095:
2017         case 0x1209:
2018         case 0x1229:
2019         case 0x2449:
2020         case 0x2459:
2021         case 0x245D:
2022         case 0x27DC:
2023                 break;
2024         default:
2025                 return;
2026         }
2027
2028         /*
2029          * Some firmware hands off the e100 with interrupts enabled,
2030          * which can cause a flood of interrupts if packets are
2031          * received before the driver attaches to the device.  So
2032          * disable all e100 interrupts here.  The driver will
2033          * re-enable them when it's ready.
2034          */
2035         pci_read_config_word(dev, PCI_COMMAND, &command);
2036
2037         if (!(command & PCI_COMMAND_MEMORY) || !pci_resource_start(dev, 0))
2038                 return;
2039
2040         /*
2041          * Check that the device is in the D0 power state. If it's not,
2042          * there is no point to look any further.
2043          */
2044         if (dev->pm_cap) {
2045                 pci_read_config_word(dev, dev->pm_cap + PCI_PM_CTRL, &pmcsr);
2046                 if ((pmcsr & PCI_PM_CTRL_STATE_MASK) != PCI_D0)
2047                         return;
2048         }
2049
2050         /* Convert from PCI bus to resource space.  */
2051         csr = ioremap(pci_resource_start(dev, 0), 8);
2052         if (!csr) {
2053                 dev_warn(&dev->dev, "Can't map e100 registers\n");
2054                 return;
2055         }
2056
2057         cmd_hi = readb(csr + 3);
2058         if (cmd_hi == 0) {
2059                 dev_warn(&dev->dev, "Firmware left e100 interrupts enabled; disabling\n");
2060                 writeb(1, csr + 3);
2061         }
2062
2063         iounmap(csr);
2064 }
2065 DECLARE_PCI_FIXUP_CLASS_FINAL(PCI_VENDOR_ID_INTEL, PCI_ANY_ID,
2066                         PCI_CLASS_NETWORK_ETHERNET, 8, quirk_e100_interrupt);
2067
2068 /*
2069  * The 82575 and 82598 may experience data corruption issues when transitioning
2070  * out of L0S.  To prevent this we need to disable L0S on the PCIe link.
2071  */
2072 static void quirk_disable_aspm_l0s(struct pci_dev *dev)
2073 {
2074         dev_info(&dev->dev, "Disabling L0s\n");
2075         pci_disable_link_state(dev, PCIE_LINK_STATE_L0S);
2076 }
2077 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x10a7, quirk_disable_aspm_l0s);
2078 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x10a9, quirk_disable_aspm_l0s);
2079 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x10b6, quirk_disable_aspm_l0s);
2080 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x10c6, quirk_disable_aspm_l0s);
2081 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x10c7, quirk_disable_aspm_l0s);
2082 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x10c8, quirk_disable_aspm_l0s);
2083 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x10d6, quirk_disable_aspm_l0s);
2084 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x10db, quirk_disable_aspm_l0s);
2085 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x10dd, quirk_disable_aspm_l0s);
2086 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x10e1, quirk_disable_aspm_l0s);
2087 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x10ec, quirk_disable_aspm_l0s);
2088 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x10f1, quirk_disable_aspm_l0s);
2089 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x10f4, quirk_disable_aspm_l0s);
2090 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x1508, quirk_disable_aspm_l0s);
2091
2092 static void quirk_disable_aspm_l0s_l1(struct pci_dev *dev)
2093 {
2094         pci_info(dev, "Disabling ASPM L0s/L1\n");
2095         pci_disable_link_state(dev, PCIE_LINK_STATE_L0S | PCIE_LINK_STATE_L1);
2096 }
2097
2098 /*
2099  * ASM1083/1085 PCIe-PCI bridge devices cause AER timeout errors on the
2100  * upstream PCIe root port when ASPM is enabled. At least L0s mode is affected;
2101  * disable both L0s and L1 for now to be safe.
2102  */
2103 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_ASMEDIA, 0x1080, quirk_disable_aspm_l0s_l1);
2104
2105 /*
2106  * Some Pericom PCIe-to-PCI bridges in reverse mode need the PCIe Retrain
2107  * Link bit cleared after starting the link retrain process to allow this
2108  * process to finish.
2109  *
2110  * Affected devices: PI7C9X110, PI7C9X111SL, PI7C9X130.  See also the
2111  * Pericom Errata Sheet PI7C9X111SLB_errata_rev1.2_102711.pdf.
2112  */
2113 static void quirk_enable_clear_retrain_link(struct pci_dev *dev)
2114 {
2115         dev->clear_retrain_link = 1;
2116         pci_info(dev, "Enable PCIe Retrain Link quirk\n");
2117 }
2118 DECLARE_PCI_FIXUP_HEADER(0x12d8, 0xe110, quirk_enable_clear_retrain_link);
2119 DECLARE_PCI_FIXUP_HEADER(0x12d8, 0xe111, quirk_enable_clear_retrain_link);
2120 DECLARE_PCI_FIXUP_HEADER(0x12d8, 0xe130, quirk_enable_clear_retrain_link);
2121
2122 static void fixup_rev1_53c810(struct pci_dev *dev)
2123 {
2124         u32 class = dev->class;
2125
2126         /*
2127          * rev 1 ncr53c810 chips don't set the class at all which means
2128          * they don't get their resources remapped. Fix that here.
2129          */
2130         if (class)
2131                 return;
2132
2133         dev->class = PCI_CLASS_STORAGE_SCSI << 8;
2134         dev_info(&dev->dev, "NCR 53c810 rev 1 PCI class overridden (%#08x -> %#08x)\n",
2135                  class, dev->class);
2136 }
2137 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_NCR, PCI_DEVICE_ID_NCR_53C810, fixup_rev1_53c810);
2138
2139 /* Enable 1k I/O space granularity on the Intel P64H2 */
2140 static void quirk_p64h2_1k_io(struct pci_dev *dev)
2141 {
2142         u16 en1k;
2143
2144         pci_read_config_word(dev, 0x40, &en1k);
2145
2146         if (en1k & 0x200) {
2147                 dev_info(&dev->dev, "Enable I/O Space to 1KB granularity\n");
2148                 dev->io_window_1k = 1;
2149         }
2150 }
2151 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   0x1460,         quirk_p64h2_1k_io);
2152
2153 /* Under some circumstances, AER is not linked with extended capabilities.
2154  * Force it to be linked by setting the corresponding control bit in the
2155  * config space.
2156  */
2157 static void quirk_nvidia_ck804_pcie_aer_ext_cap(struct pci_dev *dev)
2158 {
2159         uint8_t b;
2160         if (pci_read_config_byte(dev, 0xf41, &b) == 0) {
2161                 if (!(b & 0x20)) {
2162                         pci_write_config_byte(dev, 0xf41, b | 0x20);
2163                         dev_info(&dev->dev, "Linking AER extended capability\n");
2164                 }
2165         }
2166 }
2167 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_NVIDIA,  PCI_DEVICE_ID_NVIDIA_CK804_PCIE,
2168                         quirk_nvidia_ck804_pcie_aer_ext_cap);
2169 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_NVIDIA,  PCI_DEVICE_ID_NVIDIA_CK804_PCIE,
2170                         quirk_nvidia_ck804_pcie_aer_ext_cap);
2171
2172 static void quirk_via_cx700_pci_parking_caching(struct pci_dev *dev)
2173 {
2174         /*
2175          * Disable PCI Bus Parking and PCI Master read caching on CX700
2176          * which causes unspecified timing errors with a VT6212L on the PCI
2177          * bus leading to USB2.0 packet loss.
2178          *
2179          * This quirk is only enabled if a second (on the external PCI bus)
2180          * VT6212L is found -- the CX700 core itself also contains a USB
2181          * host controller with the same PCI ID as the VT6212L.
2182          */
2183
2184         /* Count VT6212L instances */
2185         struct pci_dev *p = pci_get_device(PCI_VENDOR_ID_VIA,
2186                 PCI_DEVICE_ID_VIA_8235_USB_2, NULL);
2187         uint8_t b;
2188
2189         /* p should contain the first (internal) VT6212L -- see if we have
2190            an external one by searching again */
2191         p = pci_get_device(PCI_VENDOR_ID_VIA, PCI_DEVICE_ID_VIA_8235_USB_2, p);
2192         if (!p)
2193                 return;
2194         pci_dev_put(p);
2195
2196         if (pci_read_config_byte(dev, 0x76, &b) == 0) {
2197                 if (b & 0x40) {
2198                         /* Turn off PCI Bus Parking */
2199                         pci_write_config_byte(dev, 0x76, b ^ 0x40);
2200
2201                         dev_info(&dev->dev, "Disabling VIA CX700 PCI parking\n");
2202                 }
2203         }
2204
2205         if (pci_read_config_byte(dev, 0x72, &b) == 0) {
2206                 if (b != 0) {
2207                         /* Turn off PCI Master read caching */
2208                         pci_write_config_byte(dev, 0x72, 0x0);
2209
2210                         /* Set PCI Master Bus time-out to "1x16 PCLK" */
2211                         pci_write_config_byte(dev, 0x75, 0x1);
2212
2213                         /* Disable "Read FIFO Timer" */
2214                         pci_write_config_byte(dev, 0x77, 0x0);
2215
2216                         dev_info(&dev->dev, "Disabling VIA CX700 PCI caching\n");
2217                 }
2218         }
2219 }
2220 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_VIA, 0x324e, quirk_via_cx700_pci_parking_caching);
2221
2222 /*
2223  * If a device follows the VPD format spec, the PCI core will not read or
2224  * write past the VPD End Tag.  But some vendors do not follow the VPD
2225  * format spec, so we can't tell how much data is safe to access.  Devices
2226  * may behave unpredictably if we access too much.  Blacklist these devices
2227  * so we don't touch VPD at all.
2228  */
2229 static void quirk_blacklist_vpd(struct pci_dev *dev)
2230 {
2231         if (dev->vpd) {
2232                 dev->vpd->len = 0;
2233                 dev_warn(&dev->dev, FW_BUG "disabling VPD access (can't determine size of non-standard VPD format)\n");
2234         }
2235 }
2236
2237 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_LSI_LOGIC, 0x0060, quirk_blacklist_vpd);
2238 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_LSI_LOGIC, 0x007c, quirk_blacklist_vpd);
2239 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_LSI_LOGIC, 0x0413, quirk_blacklist_vpd);
2240 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_LSI_LOGIC, 0x0078, quirk_blacklist_vpd);
2241 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_LSI_LOGIC, 0x0079, quirk_blacklist_vpd);
2242 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_LSI_LOGIC, 0x0073, quirk_blacklist_vpd);
2243 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_LSI_LOGIC, 0x0071, quirk_blacklist_vpd);
2244 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_LSI_LOGIC, 0x005b, quirk_blacklist_vpd);
2245 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_LSI_LOGIC, 0x002f, quirk_blacklist_vpd);
2246 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_LSI_LOGIC, 0x005d, quirk_blacklist_vpd);
2247 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_LSI_LOGIC, 0x005f, quirk_blacklist_vpd);
2248 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_ATTANSIC, PCI_ANY_ID,
2249                 quirk_blacklist_vpd);
2250 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_QLOGIC, 0x2261, quirk_blacklist_vpd);
2251
2252 /*
2253  * For Broadcom 5706, 5708, 5709 rev. A nics, any read beyond the
2254  * VPD end tag will hang the device.  This problem was initially
2255  * observed when a vpd entry was created in sysfs
2256  * ('/sys/bus/pci/devices/<id>/vpd').   A read to this sysfs entry
2257  * will dump 32k of data.  Reading a full 32k will cause an access
2258  * beyond the VPD end tag causing the device to hang.  Once the device
2259  * is hung, the bnx2 driver will not be able to reset the device.
2260  * We believe that it is legal to read beyond the end tag and
2261  * therefore the solution is to limit the read/write length.
2262  */
2263 static void quirk_brcm_570x_limit_vpd(struct pci_dev *dev)
2264 {
2265         /*
2266          * Only disable the VPD capability for 5706, 5706S, 5708,
2267          * 5708S and 5709 rev. A
2268          */
2269         if ((dev->device == PCI_DEVICE_ID_NX2_5706) ||
2270             (dev->device == PCI_DEVICE_ID_NX2_5706S) ||
2271             (dev->device == PCI_DEVICE_ID_NX2_5708) ||
2272             (dev->device == PCI_DEVICE_ID_NX2_5708S) ||
2273             ((dev->device == PCI_DEVICE_ID_NX2_5709) &&
2274              (dev->revision & 0xf0) == 0x0)) {
2275                 if (dev->vpd)
2276                         dev->vpd->len = 0x80;
2277         }
2278 }
2279
2280 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_BROADCOM,
2281                         PCI_DEVICE_ID_NX2_5706,
2282                         quirk_brcm_570x_limit_vpd);
2283 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_BROADCOM,
2284                         PCI_DEVICE_ID_NX2_5706S,
2285                         quirk_brcm_570x_limit_vpd);
2286 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_BROADCOM,
2287                         PCI_DEVICE_ID_NX2_5708,
2288                         quirk_brcm_570x_limit_vpd);
2289 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_BROADCOM,
2290                         PCI_DEVICE_ID_NX2_5708S,
2291                         quirk_brcm_570x_limit_vpd);
2292 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_BROADCOM,
2293                         PCI_DEVICE_ID_NX2_5709,
2294                         quirk_brcm_570x_limit_vpd);
2295 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_BROADCOM,
2296                         PCI_DEVICE_ID_NX2_5709S,
2297                         quirk_brcm_570x_limit_vpd);
2298
2299 static void quirk_brcm_5719_limit_mrrs(struct pci_dev *dev)
2300 {
2301         u32 rev;
2302
2303         pci_read_config_dword(dev, 0xf4, &rev);
2304
2305         /* Only CAP the MRRS if the device is a 5719 A0 */
2306         if (rev == 0x05719000) {
2307                 int readrq = pcie_get_readrq(dev);
2308                 if (readrq > 2048)
2309                         pcie_set_readrq(dev, 2048);
2310         }
2311 }
2312
2313 DECLARE_PCI_FIXUP_ENABLE(PCI_VENDOR_ID_BROADCOM,
2314                          PCI_DEVICE_ID_TIGON3_5719,
2315                          quirk_brcm_5719_limit_mrrs);
2316
2317 #ifdef CONFIG_PCIE_IPROC_PLATFORM
2318 static void quirk_paxc_bridge(struct pci_dev *pdev)
2319 {
2320         /* The PCI config space is shared with the PAXC root port and the first
2321          * Ethernet device.  So, we need to workaround this by telling the PCI
2322          * code that the bridge is not an Ethernet device.
2323          */
2324         if (pdev->hdr_type == PCI_HEADER_TYPE_BRIDGE)
2325                 pdev->class = PCI_CLASS_BRIDGE_PCI << 8;
2326
2327         /* MPSS is not being set properly (as it is currently 0).  This is
2328          * because that area of the PCI config space is hard coded to zero, and
2329          * is not modifiable by firmware.  Set this to 2 (e.g., 512 byte MPS)
2330          * so that the MPS can be set to the real max value.
2331          */
2332         pdev->pcie_mpss = 2;
2333 }
2334 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_BROADCOM, 0x16cd, quirk_paxc_bridge);
2335 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_BROADCOM, 0x16f0, quirk_paxc_bridge);
2336 #endif
2337
2338 /* Originally in EDAC sources for i82875P:
2339  * Intel tells BIOS developers to hide device 6 which
2340  * configures the overflow device access containing
2341  * the DRBs - this is where we expose device 6.
2342  * http://www.x86-secret.com/articles/tweak/pat/patsecrets-2.htm
2343  */
2344 static void quirk_unhide_mch_dev6(struct pci_dev *dev)
2345 {
2346         u8 reg;
2347
2348         if (pci_read_config_byte(dev, 0xF4, &reg) == 0 && !(reg & 0x02)) {
2349                 dev_info(&dev->dev, "Enabling MCH 'Overflow' Device\n");
2350                 pci_write_config_byte(dev, 0xF4, reg | 0x02);
2351         }
2352 }
2353
2354 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_INTEL, PCI_DEVICE_ID_INTEL_82865_HB,
2355                         quirk_unhide_mch_dev6);
2356 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_INTEL, PCI_DEVICE_ID_INTEL_82875_HB,
2357                         quirk_unhide_mch_dev6);
2358
2359 #ifdef CONFIG_TILEPRO
2360 /*
2361  * The Tilera TILEmpower tilepro platform needs to set the link speed
2362  * to 2.5GT(Giga-Transfers)/s (Gen 1). The default link speed
2363  * setting is 5GT/s (Gen 2). 0x98 is the Link Control2 PCIe
2364  * capability register of the PEX8624 PCIe switch. The switch
2365  * supports link speed auto negotiation, but falsely sets
2366  * the link speed to 5GT/s.
2367  */
2368 static void quirk_tile_plx_gen1(struct pci_dev *dev)
2369 {
2370         if (tile_plx_gen1) {
2371                 pci_write_config_dword(dev, 0x98, 0x1);
2372                 mdelay(50);
2373         }
2374 }
2375 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_PLX, 0x8624, quirk_tile_plx_gen1);
2376 #endif /* CONFIG_TILEPRO */
2377
2378 #ifdef CONFIG_PCI_MSI
2379 /* Some chipsets do not support MSI. We cannot easily rely on setting
2380  * PCI_BUS_FLAGS_NO_MSI in its bus flags because there are actually
2381  * some other buses controlled by the chipset even if Linux is not
2382  * aware of it.  Instead of setting the flag on all buses in the
2383  * machine, simply disable MSI globally.
2384  */
2385 static void quirk_disable_all_msi(struct pci_dev *dev)
2386 {
2387         pci_no_msi();
2388         dev_warn(&dev->dev, "MSI quirk detected; MSI disabled\n");
2389 }
2390 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_SERVERWORKS, PCI_DEVICE_ID_SERVERWORKS_GCNB_LE, quirk_disable_all_msi);
2391 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_ATI, PCI_DEVICE_ID_ATI_RS400_200, quirk_disable_all_msi);
2392 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_ATI, PCI_DEVICE_ID_ATI_RS480, quirk_disable_all_msi);
2393 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_VIA, PCI_DEVICE_ID_VIA_VT3336, quirk_disable_all_msi);
2394 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_VIA, PCI_DEVICE_ID_VIA_VT3351, quirk_disable_all_msi);
2395 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_VIA, PCI_DEVICE_ID_VIA_VT3364, quirk_disable_all_msi);
2396 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_VIA, PCI_DEVICE_ID_VIA_8380_0, quirk_disable_all_msi);
2397 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_SI, 0x0761, quirk_disable_all_msi);
2398
2399 /* Disable MSI on chipsets that are known to not support it */
2400 static void quirk_disable_msi(struct pci_dev *dev)
2401 {
2402         if (dev->subordinate) {
2403                 dev_warn(&dev->dev, "MSI quirk detected; subordinate MSI disabled\n");
2404                 dev->subordinate->bus_flags |= PCI_BUS_FLAGS_NO_MSI;
2405         }
2406 }
2407 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_AMD, PCI_DEVICE_ID_AMD_8131_BRIDGE, quirk_disable_msi);
2408 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_VIA, 0xa238, quirk_disable_msi);
2409 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_ATI, 0x5a3f, quirk_disable_msi);
2410
2411 /*
2412  * The APC bridge device in AMD 780 family northbridges has some random
2413  * OEM subsystem ID in its vendor ID register (erratum 18), so instead
2414  * we use the possible vendor/device IDs of the host bridge for the
2415  * declared quirk, and search for the APC bridge by slot number.
2416  */
2417 static void quirk_amd_780_apc_msi(struct pci_dev *host_bridge)
2418 {
2419         struct pci_dev *apc_bridge;
2420
2421         apc_bridge = pci_get_slot(host_bridge->bus, PCI_DEVFN(1, 0));
2422         if (apc_bridge) {
2423                 if (apc_bridge->device == 0x9602)
2424                         quirk_disable_msi(apc_bridge);
2425                 pci_dev_put(apc_bridge);
2426         }
2427 }
2428 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_AMD, 0x9600, quirk_amd_780_apc_msi);
2429 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_AMD, 0x9601, quirk_amd_780_apc_msi);
2430
2431 /* Go through the list of Hypertransport capabilities and
2432  * return 1 if a HT MSI capability is found and enabled */
2433 static int msi_ht_cap_enabled(struct pci_dev *dev)
2434 {
2435         int pos, ttl = PCI_FIND_CAP_TTL;
2436
2437         pos = pci_find_ht_capability(dev, HT_CAPTYPE_MSI_MAPPING);
2438         while (pos && ttl--) {
2439                 u8 flags;
2440
2441                 if (pci_read_config_byte(dev, pos + HT_MSI_FLAGS,
2442                                          &flags) == 0) {
2443                         dev_info(&dev->dev, "Found %s HT MSI Mapping\n",
2444                                 flags & HT_MSI_FLAGS_ENABLE ?
2445                                 "enabled" : "disabled");
2446                         return (flags & HT_MSI_FLAGS_ENABLE) != 0;
2447                 }
2448
2449                 pos = pci_find_next_ht_capability(dev, pos,
2450                                                   HT_CAPTYPE_MSI_MAPPING);
2451         }
2452         return 0;
2453 }
2454
2455 /* Check the hypertransport MSI mapping to know whether MSI is enabled or not */
2456 static void quirk_msi_ht_cap(struct pci_dev *dev)
2457 {
2458         if (dev->subordinate && !msi_ht_cap_enabled(dev)) {
2459                 dev_warn(&dev->dev, "MSI quirk detected; subordinate MSI disabled\n");
2460                 dev->subordinate->bus_flags |= PCI_BUS_FLAGS_NO_MSI;
2461         }
2462 }
2463 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_SERVERWORKS, PCI_DEVICE_ID_SERVERWORKS_HT2000_PCIE,
2464                         quirk_msi_ht_cap);
2465
2466 /* The nVidia CK804 chipset may have 2 HT MSI mappings.
2467  * MSI are supported if the MSI capability set in any of these mappings.
2468  */
2469 static void quirk_nvidia_ck804_msi_ht_cap(struct pci_dev *dev)
2470 {
2471         struct pci_dev *pdev;
2472
2473         if (!dev->subordinate)
2474                 return;
2475
2476         /* check HT MSI cap on this chipset and the root one.
2477          * a single one having MSI is enough to be sure that MSI are supported.
2478          */
2479         pdev = pci_get_slot(dev->bus, 0);
2480         if (!pdev)
2481                 return;
2482         if (!msi_ht_cap_enabled(dev) && !msi_ht_cap_enabled(pdev)) {
2483                 dev_warn(&dev->dev, "MSI quirk detected; subordinate MSI disabled\n");
2484                 dev->subordinate->bus_flags |= PCI_BUS_FLAGS_NO_MSI;
2485         }
2486         pci_dev_put(pdev);
2487 }
2488 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_NVIDIA, PCI_DEVICE_ID_NVIDIA_CK804_PCIE,
2489                         quirk_nvidia_ck804_msi_ht_cap);
2490
2491 /* Force enable MSI mapping capability on HT bridges */
2492 static void ht_enable_msi_mapping(struct pci_dev *dev)
2493 {
2494         int pos, ttl = PCI_FIND_CAP_TTL;
2495
2496         pos = pci_find_ht_capability(dev, HT_CAPTYPE_MSI_MAPPING);
2497         while (pos && ttl--) {
2498                 u8 flags;
2499
2500                 if (pci_read_config_byte(dev, pos + HT_MSI_FLAGS,
2501                                          &flags) == 0) {
2502                         dev_info(&dev->dev, "Enabling HT MSI Mapping\n");
2503
2504                         pci_write_config_byte(dev, pos + HT_MSI_FLAGS,
2505                                               flags | HT_MSI_FLAGS_ENABLE);
2506                 }
2507                 pos = pci_find_next_ht_capability(dev, pos,
2508                                                   HT_CAPTYPE_MSI_MAPPING);
2509         }
2510 }
2511 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_SERVERWORKS,
2512                          PCI_DEVICE_ID_SERVERWORKS_HT1000_PXB,
2513                          ht_enable_msi_mapping);
2514
2515 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_AMD, PCI_DEVICE_ID_AMD_8132_BRIDGE,
2516                          ht_enable_msi_mapping);
2517
2518 /* The P5N32-SLI motherboards from Asus have a problem with msi
2519  * for the MCP55 NIC. It is not yet determined whether the msi problem
2520  * also affects other devices. As for now, turn off msi for this device.
2521  */
2522 static void nvenet_msi_disable(struct pci_dev *dev)
2523 {
2524         const char *board_name = dmi_get_system_info(DMI_BOARD_NAME);
2525
2526         if (board_name &&
2527             (strstr(board_name, "P5N32-SLI PREMIUM") ||
2528              strstr(board_name, "P5N32-E SLI"))) {
2529                 dev_info(&dev->dev, "Disabling msi for MCP55 NIC on P5N32-SLI\n");
2530                 dev->no_msi = 1;
2531         }
2532 }
2533 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_NVIDIA,
2534                         PCI_DEVICE_ID_NVIDIA_NVENET_15,
2535                         nvenet_msi_disable);
2536
2537 /*
2538  * Some versions of the MCP55 bridge from Nvidia have a legacy IRQ routing
2539  * config register.  This register controls the routing of legacy
2540  * interrupts from devices that route through the MCP55.  If this register
2541  * is misprogrammed, interrupts are only sent to the BSP, unlike
2542  * conventional systems where the IRQ is broadcast to all online CPUs.  Not
2543  * having this register set properly prevents kdump from booting up
2544  * properly, so let's make sure that we have it set correctly.
2545  * Note that this is an undocumented register.
2546  */
2547 static void nvbridge_check_legacy_irq_routing(struct pci_dev *dev)
2548 {
2549         u32 cfg;
2550
2551         if (!pci_find_capability(dev, PCI_CAP_ID_HT))
2552                 return;
2553
2554         pci_read_config_dword(dev, 0x74, &cfg);
2555
2556         if (cfg & ((1 << 2) | (1 << 15))) {
2557                 printk(KERN_INFO "Rewriting irq routing register on MCP55\n");
2558                 cfg &= ~((1 << 2) | (1 << 15));
2559                 pci_write_config_dword(dev, 0x74, cfg);
2560         }
2561 }
2562
2563 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_NVIDIA,
2564                         PCI_DEVICE_ID_NVIDIA_MCP55_BRIDGE_V0,
2565                         nvbridge_check_legacy_irq_routing);
2566
2567 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_NVIDIA,
2568                         PCI_DEVICE_ID_NVIDIA_MCP55_BRIDGE_V4,
2569                         nvbridge_check_legacy_irq_routing);
2570
2571 static int ht_check_msi_mapping(struct pci_dev *dev)
2572 {
2573         int pos, ttl = PCI_FIND_CAP_TTL;
2574         int found = 0;
2575
2576         /* check if there is HT MSI cap or enabled on this device */
2577         pos = pci_find_ht_capability(dev, HT_CAPTYPE_MSI_MAPPING);
2578         while (pos && ttl--) {
2579                 u8 flags;
2580
2581                 if (found < 1)
2582                         found = 1;
2583                 if (pci_read_config_byte(dev, pos + HT_MSI_FLAGS,
2584                                          &flags) == 0) {
2585                         if (flags & HT_MSI_FLAGS_ENABLE) {
2586                                 if (found < 2) {
2587                                         found = 2;
2588                                         break;
2589                                 }
2590                         }
2591                 }
2592                 pos = pci_find_next_ht_capability(dev, pos,
2593                                                   HT_CAPTYPE_MSI_MAPPING);
2594         }
2595
2596         return found;
2597 }
2598
2599 static int host_bridge_with_leaf(struct pci_dev *host_bridge)
2600 {
2601         struct pci_dev *dev;
2602         int pos;
2603         int i, dev_no;
2604         int found = 0;
2605
2606         dev_no = host_bridge->devfn >> 3;
2607         for (i = dev_no + 1; i < 0x20; i++) {
2608                 dev = pci_get_slot(host_bridge->bus, PCI_DEVFN(i, 0));
2609                 if (!dev)
2610                         continue;
2611
2612                 /* found next host bridge ?*/
2613                 pos = pci_find_ht_capability(dev, HT_CAPTYPE_SLAVE);
2614                 if (pos != 0) {
2615                         pci_dev_put(dev);
2616                         break;
2617                 }
2618
2619                 if (ht_check_msi_mapping(dev)) {
2620                         found = 1;
2621                         pci_dev_put(dev);
2622                         break;
2623                 }
2624                 pci_dev_put(dev);
2625         }
2626
2627         return found;
2628 }
2629
2630 #define PCI_HT_CAP_SLAVE_CTRL0     4    /* link control */
2631 #define PCI_HT_CAP_SLAVE_CTRL1     8    /* link control to */
2632
2633 static int is_end_of_ht_chain(struct pci_dev *dev)
2634 {
2635         int pos, ctrl_off;
2636         int end = 0;
2637         u16 flags, ctrl;
2638
2639         pos = pci_find_ht_capability(dev, HT_CAPTYPE_SLAVE);
2640
2641         if (!pos)
2642                 goto out;
2643
2644         pci_read_config_word(dev, pos + PCI_CAP_FLAGS, &flags);
2645
2646         ctrl_off = ((flags >> 10) & 1) ?
2647                         PCI_HT_CAP_SLAVE_CTRL0 : PCI_HT_CAP_SLAVE_CTRL1;
2648         pci_read_config_word(dev, pos + ctrl_off, &ctrl);
2649
2650         if (ctrl & (1 << 6))
2651                 end = 1;
2652
2653 out:
2654         return end;
2655 }
2656
2657 static void nv_ht_enable_msi_mapping(struct pci_dev *dev)
2658 {
2659         struct pci_dev *host_bridge;
2660         int pos;
2661         int i, dev_no;
2662         int found = 0;
2663
2664         dev_no = dev->devfn >> 3;
2665         for (i = dev_no; i >= 0; i--) {
2666                 host_bridge = pci_get_slot(dev->bus, PCI_DEVFN(i, 0));
2667                 if (!host_bridge)
2668                         continue;
2669
2670                 pos = pci_find_ht_capability(host_bridge, HT_CAPTYPE_SLAVE);
2671                 if (pos != 0) {
2672                         found = 1;
2673                         break;
2674                 }
2675                 pci_dev_put(host_bridge);
2676         }
2677
2678         if (!found)
2679                 return;
2680
2681         /* don't enable end_device/host_bridge with leaf directly here */
2682         if (host_bridge == dev && is_end_of_ht_chain(host_bridge) &&
2683             host_bridge_with_leaf(host_bridge))
2684                 goto out;
2685
2686         /* root did that ! */
2687         if (msi_ht_cap_enabled(host_bridge))
2688                 goto out;
2689
2690         ht_enable_msi_mapping(dev);
2691
2692 out:
2693         pci_dev_put(host_bridge);
2694 }
2695
2696 static void ht_disable_msi_mapping(struct pci_dev *dev)
2697 {
2698         int pos, ttl = PCI_FIND_CAP_TTL;
2699
2700         pos = pci_find_ht_capability(dev, HT_CAPTYPE_MSI_MAPPING);
2701         while (pos && ttl--) {
2702                 u8 flags;
2703
2704                 if (pci_read_config_byte(dev, pos + HT_MSI_FLAGS,
2705                                          &flags) == 0) {
2706                         dev_info(&dev->dev, "Disabling HT MSI Mapping\n");
2707
2708                         pci_write_config_byte(dev, pos + HT_MSI_FLAGS,
2709                                               flags & ~HT_MSI_FLAGS_ENABLE);
2710                 }
2711                 pos = pci_find_next_ht_capability(dev, pos,
2712                                                   HT_CAPTYPE_MSI_MAPPING);
2713         }
2714 }
2715
2716 static void __nv_msi_ht_cap_quirk(struct pci_dev *dev, int all)
2717 {
2718         struct pci_dev *host_bridge;
2719         int pos;
2720         int found;
2721
2722         if (!pci_msi_enabled())
2723                 return;
2724
2725         /* check if there is HT MSI cap or enabled on this device */
2726         found = ht_check_msi_mapping(dev);
2727
2728         /* no HT MSI CAP */
2729         if (found == 0)
2730                 return;
2731
2732         /*
2733          * HT MSI mapping should be disabled on devices that are below
2734          * a non-Hypertransport host bridge. Locate the host bridge...
2735          */
2736         host_bridge = pci_get_bus_and_slot(0, PCI_DEVFN(0, 0));
2737         if (host_bridge == NULL) {
2738                 dev_warn(&dev->dev, "nv_msi_ht_cap_quirk didn't locate host bridge\n");
2739                 return;
2740         }
2741
2742         pos = pci_find_ht_capability(host_bridge, HT_CAPTYPE_SLAVE);
2743         if (pos != 0) {
2744                 /* Host bridge is to HT */
2745                 if (found == 1) {
2746                         /* it is not enabled, try to enable it */
2747                         if (all)
2748                                 ht_enable_msi_mapping(dev);
2749                         else
2750                                 nv_ht_enable_msi_mapping(dev);
2751                 }
2752                 goto out;
2753         }
2754
2755         /* HT MSI is not enabled */
2756         if (found == 1)
2757                 goto out;
2758
2759         /* Host bridge is not to HT, disable HT MSI mapping on this device */
2760         ht_disable_msi_mapping(dev);
2761
2762 out:
2763         pci_dev_put(host_bridge);
2764 }
2765
2766 static void nv_msi_ht_cap_quirk_all(struct pci_dev *dev)
2767 {
2768         return __nv_msi_ht_cap_quirk(dev, 1);
2769 }
2770
2771 static void nv_msi_ht_cap_quirk_leaf(struct pci_dev *dev)
2772 {
2773         return __nv_msi_ht_cap_quirk(dev, 0);
2774 }
2775
2776 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_NVIDIA, PCI_ANY_ID, nv_msi_ht_cap_quirk_leaf);
2777 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_NVIDIA, PCI_ANY_ID, nv_msi_ht_cap_quirk_leaf);
2778
2779 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_AL, PCI_ANY_ID, nv_msi_ht_cap_quirk_all);
2780 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_AL, PCI_ANY_ID, nv_msi_ht_cap_quirk_all);
2781
2782 static void quirk_msi_intx_disable_bug(struct pci_dev *dev)
2783 {
2784         dev->dev_flags |= PCI_DEV_FLAGS_MSI_INTX_DISABLE_BUG;
2785 }
2786 static void quirk_msi_intx_disable_ati_bug(struct pci_dev *dev)
2787 {
2788         struct pci_dev *p;
2789
2790         /* SB700 MSI issue will be fixed at HW level from revision A21,
2791          * we need check PCI REVISION ID of SMBus controller to get SB700
2792          * revision.
2793          */
2794         p = pci_get_device(PCI_VENDOR_ID_ATI, PCI_DEVICE_ID_ATI_SBX00_SMBUS,
2795                            NULL);
2796         if (!p)
2797                 return;
2798
2799         if ((p->revision < 0x3B) && (p->revision >= 0x30))
2800                 dev->dev_flags |= PCI_DEV_FLAGS_MSI_INTX_DISABLE_BUG;
2801         pci_dev_put(p);
2802 }
2803 static void quirk_msi_intx_disable_qca_bug(struct pci_dev *dev)
2804 {
2805         /* AR816X/AR817X/E210X MSI is fixed at HW level from revision 0x18 */
2806         if (dev->revision < 0x18) {
2807                 dev_info(&dev->dev, "set MSI_INTX_DISABLE_BUG flag\n");
2808                 dev->dev_flags |= PCI_DEV_FLAGS_MSI_INTX_DISABLE_BUG;
2809         }
2810 }
2811 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_BROADCOM,
2812                         PCI_DEVICE_ID_TIGON3_5780,
2813                         quirk_msi_intx_disable_bug);
2814 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_BROADCOM,
2815                         PCI_DEVICE_ID_TIGON3_5780S,
2816                         quirk_msi_intx_disable_bug);
2817 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_BROADCOM,
2818                         PCI_DEVICE_ID_TIGON3_5714,
2819                         quirk_msi_intx_disable_bug);
2820 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_BROADCOM,
2821                         PCI_DEVICE_ID_TIGON3_5714S,
2822                         quirk_msi_intx_disable_bug);
2823 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_BROADCOM,
2824                         PCI_DEVICE_ID_TIGON3_5715,
2825                         quirk_msi_intx_disable_bug);
2826 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_BROADCOM,
2827                         PCI_DEVICE_ID_TIGON3_5715S,
2828                         quirk_msi_intx_disable_bug);
2829
2830 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_ATI, 0x4390,
2831                         quirk_msi_intx_disable_ati_bug);
2832 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_ATI, 0x4391,
2833                         quirk_msi_intx_disable_ati_bug);
2834 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_ATI, 0x4392,
2835                         quirk_msi_intx_disable_ati_bug);
2836 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_ATI, 0x4393,
2837                         quirk_msi_intx_disable_ati_bug);
2838 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_ATI, 0x4394,
2839                         quirk_msi_intx_disable_ati_bug);
2840
2841 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_ATI, 0x4373,
2842                         quirk_msi_intx_disable_bug);
2843 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_ATI, 0x4374,
2844                         quirk_msi_intx_disable_bug);
2845 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_ATI, 0x4375,
2846                         quirk_msi_intx_disable_bug);
2847
2848 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_ATTANSIC, 0x1062,
2849                         quirk_msi_intx_disable_bug);
2850 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_ATTANSIC, 0x1063,
2851                         quirk_msi_intx_disable_bug);
2852 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_ATTANSIC, 0x2060,
2853                         quirk_msi_intx_disable_bug);
2854 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_ATTANSIC, 0x2062,
2855                         quirk_msi_intx_disable_bug);
2856 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_ATTANSIC, 0x1073,
2857                         quirk_msi_intx_disable_bug);
2858 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_ATTANSIC, 0x1083,
2859                         quirk_msi_intx_disable_bug);
2860 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_ATTANSIC, 0x1090,
2861                         quirk_msi_intx_disable_qca_bug);
2862 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_ATTANSIC, 0x1091,
2863                         quirk_msi_intx_disable_qca_bug);
2864 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_ATTANSIC, 0x10a0,
2865                         quirk_msi_intx_disable_qca_bug);
2866 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_ATTANSIC, 0x10a1,
2867                         quirk_msi_intx_disable_qca_bug);
2868 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_ATTANSIC, 0xe091,
2869                         quirk_msi_intx_disable_qca_bug);
2870 #endif /* CONFIG_PCI_MSI */
2871
2872 /* Allow manual resource allocation for PCI hotplug bridges
2873  * via pci=hpmemsize=nnM and pci=hpiosize=nnM parameters. For
2874  * some PCI-PCI hotplug bridges, like PLX 6254 (former HINT HB6),
2875  * kernel fails to allocate resources when hotplug device is
2876  * inserted and PCI bus is rescanned.
2877  */
2878 static void quirk_hotplug_bridge(struct pci_dev *dev)
2879 {
2880         dev->is_hotplug_bridge = 1;
2881 }
2882
2883 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_HINT, 0x0020, quirk_hotplug_bridge);
2884
2885 /*
2886  * This is a quirk for the Ricoh MMC controller found as a part of
2887  * some mulifunction chips.
2888
2889  * This is very similar and based on the ricoh_mmc driver written by
2890  * Philip Langdale. Thank you for these magic sequences.
2891  *
2892  * These chips implement the four main memory card controllers (SD, MMC, MS, xD)
2893  * and one or both of cardbus or firewire.
2894  *
2895  * It happens that they implement SD and MMC
2896  * support as separate controllers (and PCI functions). The linux SDHCI
2897  * driver supports MMC cards but the chip detects MMC cards in hardware
2898  * and directs them to the MMC controller - so the SDHCI driver never sees
2899  * them.
2900  *
2901  * To get around this, we must disable the useless MMC controller.
2902  * At that point, the SDHCI controller will start seeing them
2903  * It seems to be the case that the relevant PCI registers to deactivate the
2904  * MMC controller live on PCI function 0, which might be the cardbus controller
2905  * or the firewire controller, depending on the particular chip in question
2906  *
2907  * This has to be done early, because as soon as we disable the MMC controller
2908  * other pci functions shift up one level, e.g. function #2 becomes function
2909  * #1, and this will confuse the pci core.
2910  */
2911
2912 #ifdef CONFIG_MMC_RICOH_MMC
2913 static void ricoh_mmc_fixup_rl5c476(struct pci_dev *dev)
2914 {
2915         /* disable via cardbus interface */
2916         u8 write_enable;
2917         u8 write_target;
2918         u8 disable;
2919
2920         /* disable must be done via function #0 */
2921         if (PCI_FUNC(dev->devfn))
2922                 return;
2923
2924         pci_read_config_byte(dev, 0xB7, &disable);
2925         if (disable & 0x02)
2926                 return;
2927
2928         pci_read_config_byte(dev, 0x8E, &write_enable);
2929         pci_write_config_byte(dev, 0x8E, 0xAA);
2930         pci_read_config_byte(dev, 0x8D, &write_target);
2931         pci_write_config_byte(dev, 0x8D, 0xB7);
2932         pci_write_config_byte(dev, 0xB7, disable | 0x02);
2933         pci_write_config_byte(dev, 0x8E, write_enable);
2934         pci_write_config_byte(dev, 0x8D, write_target);
2935
2936         dev_notice(&dev->dev, "proprietary Ricoh MMC controller disabled (via cardbus function)\n");
2937         dev_notice(&dev->dev, "MMC cards are now supported by standard SDHCI controller\n");
2938 }
2939 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_RICOH, PCI_DEVICE_ID_RICOH_RL5C476, ricoh_mmc_fixup_rl5c476);
2940 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_RICOH, PCI_DEVICE_ID_RICOH_RL5C476, ricoh_mmc_fixup_rl5c476);
2941
2942 static void ricoh_mmc_fixup_r5c832(struct pci_dev *dev)
2943 {
2944         /* disable via firewire interface */
2945         u8 write_enable;
2946         u8 disable;
2947
2948         /* disable must be done via function #0 */
2949         if (PCI_FUNC(dev->devfn))
2950                 return;
2951         /*
2952          * RICOH 0xe822 and 0xe823 SD/MMC card readers fail to recognize
2953          * certain types of SD/MMC cards. Lowering the SD base
2954          * clock frequency from 200Mhz to 50Mhz fixes this issue.
2955          *
2956          * 0x150 - SD2.0 mode enable for changing base clock
2957          *         frequency to 50Mhz
2958          * 0xe1  - Base clock frequency
2959          * 0x32  - 50Mhz new clock frequency
2960          * 0xf9  - Key register for 0x150
2961          * 0xfc  - key register for 0xe1
2962          */
2963         if (dev->device == PCI_DEVICE_ID_RICOH_R5CE822 ||
2964             dev->device == PCI_DEVICE_ID_RICOH_R5CE823) {
2965                 pci_write_config_byte(dev, 0xf9, 0xfc);
2966                 pci_write_config_byte(dev, 0x150, 0x10);
2967                 pci_write_config_byte(dev, 0xf9, 0x00);
2968                 pci_write_config_byte(dev, 0xfc, 0x01);
2969                 pci_write_config_byte(dev, 0xe1, 0x32);
2970                 pci_write_config_byte(dev, 0xfc, 0x00);
2971
2972                 dev_notice(&dev->dev, "MMC controller base frequency changed to 50Mhz.\n");
2973         }
2974
2975         pci_read_config_byte(dev, 0xCB, &disable);
2976
2977         if (disable & 0x02)
2978                 return;
2979
2980         pci_read_config_byte(dev, 0xCA, &write_enable);
2981         pci_write_config_byte(dev, 0xCA, 0x57);
2982         pci_write_config_byte(dev, 0xCB, disable | 0x02);
2983         pci_write_config_byte(dev, 0xCA, write_enable);
2984
2985         dev_notice(&dev->dev, "proprietary Ricoh MMC controller disabled (via firewire function)\n");
2986         dev_notice(&dev->dev, "MMC cards are now supported by standard SDHCI controller\n");
2987
2988 }
2989 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_RICOH, PCI_DEVICE_ID_RICOH_R5C832, ricoh_mmc_fixup_r5c832);
2990 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_RICOH, PCI_DEVICE_ID_RICOH_R5C832, ricoh_mmc_fixup_r5c832);
2991 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_RICOH, PCI_DEVICE_ID_RICOH_R5CE822, ricoh_mmc_fixup_r5c832);
2992 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_RICOH, PCI_DEVICE_ID_RICOH_R5CE822, ricoh_mmc_fixup_r5c832);
2993 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_RICOH, PCI_DEVICE_ID_RICOH_R5CE823, ricoh_mmc_fixup_r5c832);
2994 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_RICOH, PCI_DEVICE_ID_RICOH_R5CE823, ricoh_mmc_fixup_r5c832);
2995 #endif /*CONFIG_MMC_RICOH_MMC*/
2996
2997 #ifdef CONFIG_DMAR_TABLE
2998 #define VTUNCERRMSK_REG 0x1ac
2999 #define VTD_MSK_SPEC_ERRORS     (1 << 31)
3000 /*
3001  * This is a quirk for masking vt-d spec defined errors to platform error
3002  * handling logic. With out this, platforms using Intel 7500, 5500 chipsets
3003  * (and the derivative chipsets like X58 etc) seem to generate NMI/SMI (based
3004  * on the RAS config settings of the platform) when a vt-d fault happens.
3005  * The resulting SMI caused the system to hang.
3006  *
3007  * VT-d spec related errors are already handled by the VT-d OS code, so no
3008  * need to report the same error through other channels.
3009  */
3010 static void vtd_mask_spec_errors(struct pci_dev *dev)
3011 {
3012         u32 word;
3013
3014         pci_read_config_dword(dev, VTUNCERRMSK_REG, &word);
3015         pci_write_config_dword(dev, VTUNCERRMSK_REG, word | VTD_MSK_SPEC_ERRORS);
3016 }
3017 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_INTEL, 0x342e, vtd_mask_spec_errors);
3018 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_INTEL, 0x3c28, vtd_mask_spec_errors);
3019 #endif
3020
3021 static void fixup_ti816x_class(struct pci_dev *dev)
3022 {
3023         u32 class = dev->class;
3024
3025         /* TI 816x devices do not have class code set when in PCIe boot mode */
3026         dev->class = PCI_CLASS_MULTIMEDIA_VIDEO << 8;
3027         dev_info(&dev->dev, "PCI class overridden (%#08x -> %#08x)\n",
3028                  class, dev->class);
3029 }
3030 DECLARE_PCI_FIXUP_CLASS_EARLY(PCI_VENDOR_ID_TI, 0xb800,
3031                               PCI_CLASS_NOT_DEFINED, 8, fixup_ti816x_class);
3032
3033 /* Some PCIe devices do not work reliably with the claimed maximum
3034  * payload size supported.
3035  */
3036 static void fixup_mpss_256(struct pci_dev *dev)
3037 {
3038         dev->pcie_mpss = 1; /* 256 bytes */
3039 }
3040 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_SOLARFLARE,
3041                         PCI_DEVICE_ID_SOLARFLARE_SFC4000A_0, fixup_mpss_256);
3042 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_SOLARFLARE,
3043                         PCI_DEVICE_ID_SOLARFLARE_SFC4000A_1, fixup_mpss_256);
3044 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_SOLARFLARE,
3045                         PCI_DEVICE_ID_SOLARFLARE_SFC4000B, fixup_mpss_256);
3046 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_ASMEDIA, 0x0612, fixup_mpss_256);
3047
3048 /* Intel 5000 and 5100 Memory controllers have an errata with read completion
3049  * coalescing (which is enabled by default on some BIOSes) and MPS of 256B.
3050  * Since there is no way of knowing what the PCIE MPS on each fabric will be
3051  * until all of the devices are discovered and buses walked, read completion
3052  * coalescing must be disabled.  Unfortunately, it cannot be re-enabled because
3053  * it is possible to hotplug a device with MPS of 256B.
3054  */
3055 static void quirk_intel_mc_errata(struct pci_dev *dev)
3056 {
3057         int err;
3058         u16 rcc;
3059
3060         if (pcie_bus_config == PCIE_BUS_TUNE_OFF ||
3061             pcie_bus_config == PCIE_BUS_DEFAULT)
3062                 return;
3063
3064         /* Intel errata specifies bits to change but does not say what they are.
3065          * Keeping them magical until such time as the registers and values can
3066          * be explained.
3067          */
3068         err = pci_read_config_word(dev, 0x48, &rcc);
3069         if (err) {
3070                 dev_err(&dev->dev, "Error attempting to read the read completion coalescing register\n");
3071                 return;
3072         }
3073
3074         if (!(rcc & (1 << 10)))
3075                 return;
3076
3077         rcc &= ~(1 << 10);
3078
3079         err = pci_write_config_word(dev, 0x48, rcc);
3080         if (err) {
3081                 dev_err(&dev->dev, "Error attempting to write the read completion coalescing register\n");
3082                 return;
3083         }
3084
3085         pr_info_once("Read completion coalescing disabled due to hardware errata relating to 256B MPS\n");
3086 }
3087 /* Intel 5000 series memory controllers and ports 2-7 */
3088 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL, 0x25c0, quirk_intel_mc_errata);
3089 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL, 0x25d0, quirk_intel_mc_errata);
3090 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL, 0x25d4, quirk_intel_mc_errata);
3091 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL, 0x25d8, quirk_intel_mc_errata);
3092 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL, 0x25e2, quirk_intel_mc_errata);
3093 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL, 0x25e3, quirk_intel_mc_errata);
3094 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL, 0x25e4, quirk_intel_mc_errata);
3095 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL, 0x25e5, quirk_intel_mc_errata);
3096 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL, 0x25e6, quirk_intel_mc_errata);
3097 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL, 0x25e7, quirk_intel_mc_errata);
3098 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL, 0x25f7, quirk_intel_mc_errata);
3099 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL, 0x25f8, quirk_intel_mc_errata);
3100 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL, 0x25f9, quirk_intel_mc_errata);
3101 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL, 0x25fa, quirk_intel_mc_errata);
3102 /* Intel 5100 series memory controllers and ports 2-7 */
3103 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL, 0x65c0, quirk_intel_mc_errata);
3104 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL, 0x65e2, quirk_intel_mc_errata);
3105 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL, 0x65e3, quirk_intel_mc_errata);
3106 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL, 0x65e4, quirk_intel_mc_errata);
3107 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL, 0x65e5, quirk_intel_mc_errata);
3108 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL, 0x65e6, quirk_intel_mc_errata);
3109 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL, 0x65e7, quirk_intel_mc_errata);
3110 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL, 0x65f7, quirk_intel_mc_errata);
3111 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL, 0x65f8, quirk_intel_mc_errata);
3112 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL, 0x65f9, quirk_intel_mc_errata);
3113 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL, 0x65fa, quirk_intel_mc_errata);
3114
3115
3116 /*
3117  * Ivytown NTB BAR sizes are misreported by the hardware due to an erratum.  To
3118  * work around this, query the size it should be configured to by the device and
3119  * modify the resource end to correspond to this new size.
3120  */
3121 static void quirk_intel_ntb(struct pci_dev *dev)
3122 {
3123         int rc;
3124         u8 val;
3125
3126         rc = pci_read_config_byte(dev, 0x00D0, &val);
3127         if (rc)
3128                 return;
3129
3130         dev->resource[2].end = dev->resource[2].start + ((u64) 1 << val) - 1;
3131
3132         rc = pci_read_config_byte(dev, 0x00D1, &val);
3133         if (rc)
3134                 return;
3135
3136         dev->resource[4].end = dev->resource[4].start + ((u64) 1 << val) - 1;
3137 }
3138 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL, 0x0e08, quirk_intel_ntb);
3139 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL, 0x0e0d, quirk_intel_ntb);
3140
3141 static ktime_t fixup_debug_start(struct pci_dev *dev,
3142                                  void (*fn)(struct pci_dev *dev))
3143 {
3144         ktime_t calltime = 0;
3145
3146         dev_dbg(&dev->dev, "calling %pF\n", fn);
3147         if (initcall_debug) {
3148                 pr_debug("calling  %pF @ %i for %s\n",
3149                          fn, task_pid_nr(current), dev_name(&dev->dev));
3150                 calltime = ktime_get();
3151         }
3152
3153         return calltime;
3154 }
3155
3156 static void fixup_debug_report(struct pci_dev *dev, ktime_t calltime,
3157                                void (*fn)(struct pci_dev *dev))
3158 {
3159         ktime_t delta, rettime;
3160         unsigned long long duration;
3161
3162         if (initcall_debug) {
3163                 rettime = ktime_get();
3164                 delta = ktime_sub(rettime, calltime);
3165                 duration = (unsigned long long) ktime_to_ns(delta) >> 10;
3166                 pr_debug("pci fixup %pF returned after %lld usecs for %s\n",
3167                          fn, duration, dev_name(&dev->dev));
3168         }
3169 }
3170
3171 /*
3172  * Some BIOS implementations leave the Intel GPU interrupts enabled,
3173  * even though no one is handling them (f.e. i915 driver is never loaded).
3174  * Additionally the interrupt destination is not set up properly
3175  * and the interrupt ends up -somewhere-.
3176  *
3177  * These spurious interrupts are "sticky" and the kernel disables
3178  * the (shared) interrupt line after 100.000+ generated interrupts.
3179  *
3180  * Fix it by disabling the still enabled interrupts.
3181  * This resolves crashes often seen on monitor unplug.
3182  */
3183 #define I915_DEIER_REG 0x4400c
3184 static void disable_igfx_irq(struct pci_dev *dev)
3185 {
3186         void __iomem *regs = pci_iomap(dev, 0, 0);
3187         if (regs == NULL) {
3188                 dev_warn(&dev->dev, "igfx quirk: Can't iomap PCI device\n");
3189                 return;
3190         }
3191
3192         /* Check if any interrupt line is still enabled */
3193         if (readl(regs + I915_DEIER_REG) != 0) {
3194                 dev_warn(&dev->dev, "BIOS left Intel GPU interrupts enabled; disabling\n");
3195
3196                 writel(0, regs + I915_DEIER_REG);
3197         }
3198
3199         pci_iounmap(dev, regs);
3200 }
3201 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x0042, disable_igfx_irq);
3202 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x0046, disable_igfx_irq);
3203 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x004a, disable_igfx_irq);
3204 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x0102, disable_igfx_irq);
3205 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x0106, disable_igfx_irq);
3206 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x010a, disable_igfx_irq);
3207 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x0152, disable_igfx_irq);
3208
3209 /*
3210  * PCI devices which are on Intel chips can skip the 10ms delay
3211  * before entering D3 mode.
3212  */
3213 static void quirk_remove_d3_delay(struct pci_dev *dev)
3214 {
3215         dev->d3_delay = 0;
3216 }
3217 /* C600 Series devices do not need 10ms d3_delay */
3218 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x0412, quirk_remove_d3_delay);
3219 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x0c00, quirk_remove_d3_delay);
3220 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x0c0c, quirk_remove_d3_delay);
3221 /* Lynxpoint-H PCH devices do not need 10ms d3_delay */
3222 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x8c02, quirk_remove_d3_delay);
3223 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x8c18, quirk_remove_d3_delay);
3224 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x8c1c, quirk_remove_d3_delay);
3225 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x8c20, quirk_remove_d3_delay);
3226 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x8c22, quirk_remove_d3_delay);
3227 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x8c26, quirk_remove_d3_delay);
3228 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x8c2d, quirk_remove_d3_delay);
3229 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x8c31, quirk_remove_d3_delay);
3230 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x8c3a, quirk_remove_d3_delay);
3231 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x8c3d, quirk_remove_d3_delay);
3232 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x8c4e, quirk_remove_d3_delay);
3233 /* Intel Cherrytrail devices do not need 10ms d3_delay */
3234 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x2280, quirk_remove_d3_delay);
3235 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x2298, quirk_remove_d3_delay);
3236 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x229c, quirk_remove_d3_delay);
3237 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x22b0, quirk_remove_d3_delay);
3238 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x22b5, quirk_remove_d3_delay);
3239 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x22b7, quirk_remove_d3_delay);
3240 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x22b8, quirk_remove_d3_delay);
3241 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x22d8, quirk_remove_d3_delay);
3242 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x22dc, quirk_remove_d3_delay);
3243
3244 /*
3245  * Some devices may pass our check in pci_intx_mask_supported() if
3246  * PCI_COMMAND_INTX_DISABLE works though they actually do not properly
3247  * support this feature.
3248  */
3249 static void quirk_broken_intx_masking(struct pci_dev *dev)
3250 {
3251         dev->broken_intx_masking = 1;
3252 }
3253 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_CHELSIO, 0x0030,
3254                         quirk_broken_intx_masking);
3255 DECLARE_PCI_FIXUP_FINAL(0x1814, 0x0601, /* Ralink RT2800 802.11n PCI */
3256                         quirk_broken_intx_masking);
3257
3258 /*
3259  * Realtek RTL8169 PCI Gigabit Ethernet Controller (rev 10)
3260  * Subsystem: Realtek RTL8169/8110 Family PCI Gigabit Ethernet NIC
3261  *
3262  * RTL8110SC - Fails under PCI device assignment using DisINTx masking.
3263  */
3264 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_REALTEK, 0x8169,
3265                         quirk_broken_intx_masking);
3266
3267 /*
3268  * Intel i40e (XL710/X710) 10/20/40GbE NICs all have broken INTx masking,
3269  * DisINTx can be set but the interrupt status bit is non-functional.
3270  */
3271 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x1572,
3272                         quirk_broken_intx_masking);
3273 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x1574,
3274                         quirk_broken_intx_masking);
3275 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x1580,
3276                         quirk_broken_intx_masking);
3277 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x1581,
3278                         quirk_broken_intx_masking);
3279 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x1583,
3280                         quirk_broken_intx_masking);
3281 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x1584,
3282                         quirk_broken_intx_masking);
3283 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x1585,
3284                         quirk_broken_intx_masking);
3285 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x1586,
3286                         quirk_broken_intx_masking);
3287 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x1587,
3288                         quirk_broken_intx_masking);
3289 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x1588,
3290                         quirk_broken_intx_masking);
3291 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x1589,
3292                         quirk_broken_intx_masking);
3293 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x158a,
3294                         quirk_broken_intx_masking);
3295 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x158b,
3296                         quirk_broken_intx_masking);
3297 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x37d0,
3298                         quirk_broken_intx_masking);
3299 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x37d1,
3300                         quirk_broken_intx_masking);
3301 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x37d2,
3302                         quirk_broken_intx_masking);
3303
3304 static u16 mellanox_broken_intx_devs[] = {
3305         PCI_DEVICE_ID_MELLANOX_HERMON_SDR,
3306         PCI_DEVICE_ID_MELLANOX_HERMON_DDR,
3307         PCI_DEVICE_ID_MELLANOX_HERMON_QDR,
3308         PCI_DEVICE_ID_MELLANOX_HERMON_DDR_GEN2,
3309         PCI_DEVICE_ID_MELLANOX_HERMON_QDR_GEN2,
3310         PCI_DEVICE_ID_MELLANOX_HERMON_EN,
3311         PCI_DEVICE_ID_MELLANOX_HERMON_EN_GEN2,
3312         PCI_DEVICE_ID_MELLANOX_CONNECTX_EN,
3313         PCI_DEVICE_ID_MELLANOX_CONNECTX_EN_T_GEN2,
3314         PCI_DEVICE_ID_MELLANOX_CONNECTX_EN_GEN2,
3315         PCI_DEVICE_ID_MELLANOX_CONNECTX_EN_5_GEN2,
3316         PCI_DEVICE_ID_MELLANOX_CONNECTX2,
3317         PCI_DEVICE_ID_MELLANOX_CONNECTX3,
3318         PCI_DEVICE_ID_MELLANOX_CONNECTX3_PRO,
3319 };
3320
3321 #define CONNECTX_4_CURR_MAX_MINOR 99
3322 #define CONNECTX_4_INTX_SUPPORT_MINOR 14
3323
3324 /*
3325  * Check ConnectX-4/LX FW version to see if it supports legacy interrupts.
3326  * If so, don't mark it as broken.
3327  * FW minor > 99 means older FW version format and no INTx masking support.
3328  * FW minor < 14 means new FW version format and no INTx masking support.
3329  */
3330 static void mellanox_check_broken_intx_masking(struct pci_dev *pdev)
3331 {
3332         __be32 __iomem *fw_ver;
3333         u16 fw_major;
3334         u16 fw_minor;
3335         u16 fw_subminor;
3336         u32 fw_maj_min;
3337         u32 fw_sub_min;
3338         int i;
3339
3340         for (i = 0; i < ARRAY_SIZE(mellanox_broken_intx_devs); i++) {
3341                 if (pdev->device == mellanox_broken_intx_devs[i]) {
3342                         pdev->broken_intx_masking = 1;
3343                         return;
3344                 }
3345         }
3346
3347         /* Getting here means Connect-IB cards and up. Connect-IB has no INTx
3348          * support so shouldn't be checked further
3349          */
3350         if (pdev->device == PCI_DEVICE_ID_MELLANOX_CONNECTIB)
3351                 return;
3352
3353         if (pdev->device != PCI_DEVICE_ID_MELLANOX_CONNECTX4 &&
3354             pdev->device != PCI_DEVICE_ID_MELLANOX_CONNECTX4_LX)
3355                 return;
3356
3357         /* For ConnectX-4 and ConnectX-4LX, need to check FW support */
3358         if (pci_enable_device_mem(pdev)) {
3359                 dev_warn(&pdev->dev, "Can't enable device memory\n");
3360                 return;
3361         }
3362
3363         fw_ver = ioremap(pci_resource_start(pdev, 0), 4);
3364         if (!fw_ver) {
3365                 dev_warn(&pdev->dev, "Can't map ConnectX-4 initialization segment\n");
3366                 goto out;
3367         }
3368
3369         /* Reading from resource space should be 32b aligned */
3370         fw_maj_min = ioread32be(fw_ver);
3371         fw_sub_min = ioread32be(fw_ver + 1);
3372         fw_major = fw_maj_min & 0xffff;
3373         fw_minor = fw_maj_min >> 16;
3374         fw_subminor = fw_sub_min & 0xffff;
3375         if (fw_minor > CONNECTX_4_CURR_MAX_MINOR ||
3376             fw_minor < CONNECTX_4_INTX_SUPPORT_MINOR) {
3377                 dev_warn(&pdev->dev, "ConnectX-4: FW %u.%u.%u doesn't support INTx masking, disabling. Please upgrade FW to %d.14.1100 and up for INTx support\n",
3378                          fw_major, fw_minor, fw_subminor, pdev->device ==
3379                          PCI_DEVICE_ID_MELLANOX_CONNECTX4 ? 12 : 14);
3380                 pdev->broken_intx_masking = 1;
3381         }
3382
3383         iounmap(fw_ver);
3384
3385 out:
3386         pci_disable_device(pdev);
3387 }
3388 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_MELLANOX, PCI_ANY_ID,
3389                         mellanox_check_broken_intx_masking);
3390
3391 static void quirk_no_bus_reset(struct pci_dev *dev)
3392 {
3393         dev->dev_flags |= PCI_DEV_FLAGS_NO_BUS_RESET;
3394 }
3395
3396 /*
3397  * Some NVIDIA GPU devices do not work with bus reset, SBR needs to be
3398  * prevented for those affected devices.
3399  */
3400 static void quirk_nvidia_no_bus_reset(struct pci_dev *dev)
3401 {
3402         if ((dev->device & 0xffc0) == 0x2340)
3403                 quirk_no_bus_reset(dev);
3404 }
3405 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_NVIDIA, PCI_ANY_ID,
3406                          quirk_nvidia_no_bus_reset);
3407
3408 /*
3409  * Some Atheros AR9xxx and QCA988x chips do not behave after a bus reset.
3410  * The device will throw a Link Down error on AER-capable systems and
3411  * regardless of AER, config space of the device is never accessible again
3412  * and typically causes the system to hang or reset when access is attempted.
3413  * http://www.spinics.net/lists/linux-pci/msg34797.html
3414  */
3415 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_ATHEROS, 0x0030, quirk_no_bus_reset);
3416 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_ATHEROS, 0x0032, quirk_no_bus_reset);
3417 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_ATHEROS, 0x003c, quirk_no_bus_reset);
3418 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_ATHEROS, 0x0033, quirk_no_bus_reset);
3419 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_ATHEROS, 0x0034, quirk_no_bus_reset);
3420 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_ATHEROS, 0x003e, quirk_no_bus_reset);
3421
3422 /*
3423  * Some TI KeyStone C667X devices do not support bus/hot reset.  The PCIESS
3424  * automatically disables LTSSM when Secondary Bus Reset is received and
3425  * the device stops working.  Prevent bus reset for these devices.  With
3426  * this change, the device can be assigned to VMs with VFIO, but it will
3427  * leak state between VMs.  Reference
3428  * https://e2e.ti.com/support/processors/f/791/t/954382
3429  */
3430 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_TI, 0xb005, quirk_no_bus_reset);
3431
3432 static void quirk_no_pm_reset(struct pci_dev *dev)
3433 {
3434         /*
3435          * We can't do a bus reset on root bus devices, but an ineffective
3436          * PM reset may be better than nothing.
3437          */
3438         if (!pci_is_root_bus(dev->bus))
3439                 dev->dev_flags |= PCI_DEV_FLAGS_NO_PM_RESET;
3440 }
3441
3442 /*
3443  * Some AMD/ATI GPUS (HD8570 - Oland) report that a D3hot->D0 transition
3444  * causes a reset (i.e., they advertise NoSoftRst-).  This transition seems
3445  * to have no effect on the device: it retains the framebuffer contents and
3446  * monitor sync.  Advertising this support makes other layers, like VFIO,
3447  * assume pci_reset_function() is viable for this device.  Mark it as
3448  * unavailable to skip it when testing reset methods.
3449  */
3450 DECLARE_PCI_FIXUP_CLASS_HEADER(PCI_VENDOR_ID_ATI, PCI_ANY_ID,
3451                                PCI_CLASS_DISPLAY_VGA, 8, quirk_no_pm_reset);
3452
3453 /*
3454  * Thunderbolt controllers with broken MSI hotplug signaling:
3455  * Entire 1st generation (Light Ridge, Eagle Ridge, Light Peak) and part
3456  * of the 2nd generation (Cactus Ridge 4C up to revision 1, Port Ridge).
3457  */
3458 static void quirk_thunderbolt_hotplug_msi(struct pci_dev *pdev)
3459 {
3460         if (pdev->is_hotplug_bridge &&
3461             (pdev->device != PCI_DEVICE_ID_INTEL_CACTUS_RIDGE_4C ||
3462              pdev->revision <= 1))
3463                 pdev->no_msi = 1;
3464 }
3465 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, PCI_DEVICE_ID_INTEL_LIGHT_RIDGE,
3466                         quirk_thunderbolt_hotplug_msi);
3467 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, PCI_DEVICE_ID_INTEL_EAGLE_RIDGE,
3468                         quirk_thunderbolt_hotplug_msi);
3469 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, PCI_DEVICE_ID_INTEL_LIGHT_PEAK,
3470                         quirk_thunderbolt_hotplug_msi);
3471 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, PCI_DEVICE_ID_INTEL_CACTUS_RIDGE_4C,
3472                         quirk_thunderbolt_hotplug_msi);
3473 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, PCI_DEVICE_ID_INTEL_PORT_RIDGE,
3474                         quirk_thunderbolt_hotplug_msi);
3475
3476 static void quirk_chelsio_extend_vpd(struct pci_dev *dev)
3477 {
3478         int chip = (dev->device & 0xf000) >> 12;
3479         int func = (dev->device & 0x0f00) >>  8;
3480         int prod = (dev->device & 0x00ff) >>  0;
3481
3482         /*
3483          * If this is a T3-based adapter, there's a 1KB VPD area at offset
3484          * 0xc00 which contains the preferred VPD values.  If this is a T4 or
3485          * later based adapter, the special VPD is at offset 0x400 for the
3486          * Physical Functions (the SR-IOV Virtual Functions have no VPD
3487          * Capabilities).  The PCI VPD Access core routines will normally
3488          * compute the size of the VPD by parsing the VPD Data Structure at
3489          * offset 0x000.  This will result in silent failures when attempting
3490          * to accesses these other VPD areas which are beyond those computed
3491          * limits.
3492          */
3493         if (chip == 0x0 && prod >= 0x20)
3494                 pci_set_vpd_size(dev, 8192);
3495         else if (chip >= 0x4 && func < 0x8)
3496                 pci_set_vpd_size(dev, 2048);
3497 }
3498
3499 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_CHELSIO, PCI_ANY_ID,
3500                         quirk_chelsio_extend_vpd);
3501
3502 #ifdef CONFIG_ACPI
3503 /*
3504  * Apple: Shutdown Cactus Ridge Thunderbolt controller.
3505  *
3506  * On Apple hardware the Cactus Ridge Thunderbolt controller needs to be
3507  * shutdown before suspend. Otherwise the native host interface (NHI) will not
3508  * be present after resume if a device was plugged in before suspend.
3509  *
3510  * The thunderbolt controller consists of a pcie switch with downstream
3511  * bridges leading to the NHI and to the tunnel pci bridges.
3512  *
3513  * This quirk cuts power to the whole chip. Therefore we have to apply it
3514  * during suspend_noirq of the upstream bridge.
3515  *
3516  * Power is automagically restored before resume. No action is needed.
3517  */
3518 static void quirk_apple_poweroff_thunderbolt(struct pci_dev *dev)
3519 {
3520         acpi_handle bridge, SXIO, SXFP, SXLV;
3521
3522         if (!x86_apple_machine)
3523                 return;
3524         if (pci_pcie_type(dev) != PCI_EXP_TYPE_UPSTREAM)
3525                 return;
3526         bridge = ACPI_HANDLE(&dev->dev);
3527         if (!bridge)
3528                 return;
3529         /*
3530          * SXIO and SXLV are present only on machines requiring this quirk.
3531          * TB bridges in external devices might have the same device id as those
3532          * on the host, but they will not have the associated ACPI methods. This
3533          * implicitly checks that we are at the right bridge.
3534          */
3535         if (ACPI_FAILURE(acpi_get_handle(bridge, "DSB0.NHI0.SXIO", &SXIO))
3536             || ACPI_FAILURE(acpi_get_handle(bridge, "DSB0.NHI0.SXFP", &SXFP))
3537             || ACPI_FAILURE(acpi_get_handle(bridge, "DSB0.NHI0.SXLV", &SXLV)))
3538                 return;
3539         dev_info(&dev->dev, "quirk: cutting power to thunderbolt controller...\n");
3540
3541         /* magic sequence */
3542         acpi_execute_simple_method(SXIO, NULL, 1);
3543         acpi_execute_simple_method(SXFP, NULL, 0);
3544         msleep(300);
3545         acpi_execute_simple_method(SXLV, NULL, 0);
3546         acpi_execute_simple_method(SXIO, NULL, 0);
3547         acpi_execute_simple_method(SXLV, NULL, 0);
3548 }
3549 DECLARE_PCI_FIXUP_SUSPEND_LATE(PCI_VENDOR_ID_INTEL,
3550                                PCI_DEVICE_ID_INTEL_CACTUS_RIDGE_4C,
3551                                quirk_apple_poweroff_thunderbolt);
3552
3553 /*
3554  * Apple: Wait for the thunderbolt controller to reestablish pci tunnels.
3555  *
3556  * During suspend the thunderbolt controller is reset and all pci
3557  * tunnels are lost. The NHI driver will try to reestablish all tunnels
3558  * during resume. We have to manually wait for the NHI since there is
3559  * no parent child relationship between the NHI and the tunneled
3560  * bridges.
3561  */
3562 static void quirk_apple_wait_for_thunderbolt(struct pci_dev *dev)
3563 {
3564         struct pci_dev *sibling = NULL;
3565         struct pci_dev *nhi = NULL;
3566
3567         if (!x86_apple_machine)
3568                 return;
3569         if (pci_pcie_type(dev) != PCI_EXP_TYPE_DOWNSTREAM)
3570                 return;
3571         /*
3572          * Find the NHI and confirm that we are a bridge on the tb host
3573          * controller and not on a tb endpoint.
3574          */
3575         sibling = pci_get_slot(dev->bus, 0x0);
3576         if (sibling == dev)
3577                 goto out; /* we are the downstream bridge to the NHI */
3578         if (!sibling || !sibling->subordinate)
3579                 goto out;
3580         nhi = pci_get_slot(sibling->subordinate, 0x0);
3581         if (!nhi)
3582                 goto out;
3583         if (nhi->vendor != PCI_VENDOR_ID_INTEL
3584                     || (nhi->device != PCI_DEVICE_ID_INTEL_LIGHT_RIDGE &&
3585                         nhi->device != PCI_DEVICE_ID_INTEL_CACTUS_RIDGE_4C &&
3586                         nhi->device != PCI_DEVICE_ID_INTEL_FALCON_RIDGE_2C_NHI &&
3587                         nhi->device != PCI_DEVICE_ID_INTEL_FALCON_RIDGE_4C_NHI)
3588                     || nhi->class != PCI_CLASS_SYSTEM_OTHER << 8)
3589                 goto out;
3590         dev_info(&dev->dev, "quirk: waiting for thunderbolt to reestablish PCI tunnels...\n");
3591         device_pm_wait_for_dev(&dev->dev, &nhi->dev);
3592 out:
3593         pci_dev_put(nhi);
3594         pci_dev_put(sibling);
3595 }
3596 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_INTEL,
3597                                PCI_DEVICE_ID_INTEL_LIGHT_RIDGE,
3598                                quirk_apple_wait_for_thunderbolt);
3599 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_INTEL,
3600                                PCI_DEVICE_ID_INTEL_CACTUS_RIDGE_4C,
3601                                quirk_apple_wait_for_thunderbolt);
3602 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_INTEL,
3603                                PCI_DEVICE_ID_INTEL_FALCON_RIDGE_2C_BRIDGE,
3604                                quirk_apple_wait_for_thunderbolt);
3605 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_INTEL,
3606                                PCI_DEVICE_ID_INTEL_FALCON_RIDGE_4C_BRIDGE,
3607                                quirk_apple_wait_for_thunderbolt);
3608 #endif
3609
3610 static void pci_do_fixups(struct pci_dev *dev, struct pci_fixup *f,
3611                           struct pci_fixup *end)
3612 {
3613         ktime_t calltime;
3614
3615         for (; f < end; f++)
3616                 if ((f->class == (u32) (dev->class >> f->class_shift) ||
3617                      f->class == (u32) PCI_ANY_ID) &&
3618                     (f->vendor == dev->vendor ||
3619                      f->vendor == (u16) PCI_ANY_ID) &&
3620                     (f->device == dev->device ||
3621                      f->device == (u16) PCI_ANY_ID)) {
3622                         calltime = fixup_debug_start(dev, f->hook);
3623                         f->hook(dev);
3624                         fixup_debug_report(dev, calltime, f->hook);
3625                 }
3626 }
3627
3628 extern struct pci_fixup __start_pci_fixups_early[];
3629 extern struct pci_fixup __end_pci_fixups_early[];
3630 extern struct pci_fixup __start_pci_fixups_header[];
3631 extern struct pci_fixup __end_pci_fixups_header[];
3632 extern struct pci_fixup __start_pci_fixups_final[];
3633 extern struct pci_fixup __end_pci_fixups_final[];
3634 extern struct pci_fixup __start_pci_fixups_enable[];
3635 extern struct pci_fixup __end_pci_fixups_enable[];
3636 extern struct pci_fixup __start_pci_fixups_resume[];
3637 extern struct pci_fixup __end_pci_fixups_resume[];
3638 extern struct pci_fixup __start_pci_fixups_resume_early[];
3639 extern struct pci_fixup __end_pci_fixups_resume_early[];
3640 extern struct pci_fixup __start_pci_fixups_suspend[];
3641 extern struct pci_fixup __end_pci_fixups_suspend[];
3642 extern struct pci_fixup __start_pci_fixups_suspend_late[];
3643 extern struct pci_fixup __end_pci_fixups_suspend_late[];
3644
3645 static bool pci_apply_fixup_final_quirks;
3646
3647 void pci_fixup_device(enum pci_fixup_pass pass, struct pci_dev *dev)
3648 {
3649         struct pci_fixup *start, *end;
3650
3651         switch (pass) {
3652         case pci_fixup_early:
3653                 start = __start_pci_fixups_early;
3654                 end = __end_pci_fixups_early;
3655                 break;
3656
3657         case pci_fixup_header:
3658                 start = __start_pci_fixups_header;
3659                 end = __end_pci_fixups_header;
3660                 break;
3661
3662         case pci_fixup_final:
3663                 if (!pci_apply_fixup_final_quirks)
3664                         return;
3665                 start = __start_pci_fixups_final;
3666                 end = __end_pci_fixups_final;
3667                 break;
3668
3669         case pci_fixup_enable:
3670                 start = __start_pci_fixups_enable;
3671                 end = __end_pci_fixups_enable;
3672                 break;
3673
3674         case pci_fixup_resume:
3675                 start = __start_pci_fixups_resume;
3676                 end = __end_pci_fixups_resume;
3677                 break;
3678
3679         case pci_fixup_resume_early:
3680                 start = __start_pci_fixups_resume_early;
3681                 end = __end_pci_fixups_resume_early;
3682                 break;
3683
3684         case pci_fixup_suspend:
3685                 start = __start_pci_fixups_suspend;
3686                 end = __end_pci_fixups_suspend;
3687                 break;
3688
3689         case pci_fixup_suspend_late:
3690                 start = __start_pci_fixups_suspend_late;
3691                 end = __end_pci_fixups_suspend_late;
3692                 break;
3693
3694         default:
3695                 /* stupid compiler warning, you would think with an enum... */
3696                 return;
3697         }
3698         pci_do_fixups(dev, start, end);
3699 }
3700 EXPORT_SYMBOL(pci_fixup_device);
3701
3702
3703 static int __init pci_apply_final_quirks(void)
3704 {
3705         struct pci_dev *dev = NULL;
3706         u8 cls = 0;
3707         u8 tmp;
3708
3709         if (pci_cache_line_size)
3710                 printk(KERN_DEBUG "PCI: CLS %u bytes\n",
3711                        pci_cache_line_size << 2);
3712
3713         pci_apply_fixup_final_quirks = true;
3714         for_each_pci_dev(dev) {
3715                 pci_fixup_device(pci_fixup_final, dev);
3716                 /*
3717                  * If arch hasn't set it explicitly yet, use the CLS
3718                  * value shared by all PCI devices.  If there's a
3719                  * mismatch, fall back to the default value.
3720                  */
3721                 if (!pci_cache_line_size) {
3722                         pci_read_config_byte(dev, PCI_CACHE_LINE_SIZE, &tmp);
3723                         if (!cls)
3724                                 cls = tmp;
3725                         if (!tmp || cls == tmp)
3726                                 continue;
3727
3728                         printk(KERN_DEBUG "PCI: CLS mismatch (%u != %u), using %u bytes\n",
3729                                cls << 2, tmp << 2,
3730                                pci_dfl_cache_line_size << 2);
3731                         pci_cache_line_size = pci_dfl_cache_line_size;
3732                 }
3733         }
3734
3735         if (!pci_cache_line_size) {
3736                 printk(KERN_DEBUG "PCI: CLS %u bytes, default %u\n",
3737                        cls << 2, pci_dfl_cache_line_size << 2);
3738                 pci_cache_line_size = cls ? cls : pci_dfl_cache_line_size;
3739         }
3740
3741         return 0;
3742 }
3743
3744 fs_initcall_sync(pci_apply_final_quirks);
3745
3746 /*
3747  * Following are device-specific reset methods which can be used to
3748  * reset a single function if other methods (e.g. FLR, PM D0->D3) are
3749  * not available.
3750  */
3751 static int reset_intel_82599_sfp_virtfn(struct pci_dev *dev, int probe)
3752 {
3753         /*
3754          * http://www.intel.com/content/dam/doc/datasheet/82599-10-gbe-controller-datasheet.pdf
3755          *
3756          * The 82599 supports FLR on VFs, but FLR support is reported only
3757          * in the PF DEVCAP (sec 9.3.10.4), not in the VF DEVCAP (sec 9.5).
3758          * Thus we must call pcie_flr() directly without first checking if it is
3759          * supported.
3760          */
3761         if (!probe)
3762                 pcie_flr(dev);
3763         return 0;
3764 }
3765
3766 #define SOUTH_CHICKEN2          0xc2004
3767 #define PCH_PP_STATUS           0xc7200
3768 #define PCH_PP_CONTROL          0xc7204
3769 #define MSG_CTL                 0x45010
3770 #define NSDE_PWR_STATE          0xd0100
3771 #define IGD_OPERATION_TIMEOUT   10000     /* set timeout 10 seconds */
3772
3773 static int reset_ivb_igd(struct pci_dev *dev, int probe)
3774 {
3775         void __iomem *mmio_base;
3776         unsigned long timeout;
3777         u32 val;
3778
3779         if (probe)
3780                 return 0;
3781
3782         mmio_base = pci_iomap(dev, 0, 0);
3783         if (!mmio_base)
3784                 return -ENOMEM;
3785
3786         iowrite32(0x00000002, mmio_base + MSG_CTL);
3787
3788         /*
3789          * Clobbering SOUTH_CHICKEN2 register is fine only if the next
3790          * driver loaded sets the right bits. However, this's a reset and
3791          * the bits have been set by i915 previously, so we clobber
3792          * SOUTH_CHICKEN2 register directly here.
3793          */
3794         iowrite32(0x00000005, mmio_base + SOUTH_CHICKEN2);
3795
3796         val = ioread32(mmio_base + PCH_PP_CONTROL) & 0xfffffffe;
3797         iowrite32(val, mmio_base + PCH_PP_CONTROL);
3798
3799         timeout = jiffies + msecs_to_jiffies(IGD_OPERATION_TIMEOUT);
3800         do {
3801                 val = ioread32(mmio_base + PCH_PP_STATUS);
3802                 if ((val & 0xb0000000) == 0)
3803                         goto reset_complete;
3804                 msleep(10);
3805         } while (time_before(jiffies, timeout));
3806         dev_warn(&dev->dev, "timeout during reset\n");
3807
3808 reset_complete:
3809         iowrite32(0x00000002, mmio_base + NSDE_PWR_STATE);
3810
3811         pci_iounmap(dev, mmio_base);
3812         return 0;
3813 }
3814
3815 /*
3816  * Device-specific reset method for Chelsio T4-based adapters.
3817  */
3818 static int reset_chelsio_generic_dev(struct pci_dev *dev, int probe)
3819 {
3820         u16 old_command;
3821         u16 msix_flags;
3822
3823         /*
3824          * If this isn't a Chelsio T4-based device, return -ENOTTY indicating
3825          * that we have no device-specific reset method.
3826          */
3827         if ((dev->device & 0xf000) != 0x4000)
3828                 return -ENOTTY;
3829
3830         /*
3831          * If this is the "probe" phase, return 0 indicating that we can
3832          * reset this device.
3833          */
3834         if (probe)
3835                 return 0;
3836
3837         /*
3838          * T4 can wedge if there are DMAs in flight within the chip and Bus
3839          * Master has been disabled.  We need to have it on till the Function
3840          * Level Reset completes.  (BUS_MASTER is disabled in
3841          * pci_reset_function()).
3842          */
3843         pci_read_config_word(dev, PCI_COMMAND, &old_command);
3844         pci_write_config_word(dev, PCI_COMMAND,
3845                               old_command | PCI_COMMAND_MASTER);
3846
3847         /*
3848          * Perform the actual device function reset, saving and restoring
3849          * configuration information around the reset.
3850          */
3851         pci_save_state(dev);
3852
3853         /*
3854          * T4 also suffers a Head-Of-Line blocking problem if MSI-X interrupts
3855          * are disabled when an MSI-X interrupt message needs to be delivered.
3856          * So we briefly re-enable MSI-X interrupts for the duration of the
3857          * FLR.  The pci_restore_state() below will restore the original
3858          * MSI-X state.
3859          */
3860         pci_read_config_word(dev, dev->msix_cap+PCI_MSIX_FLAGS, &msix_flags);
3861         if ((msix_flags & PCI_MSIX_FLAGS_ENABLE) == 0)
3862                 pci_write_config_word(dev, dev->msix_cap+PCI_MSIX_FLAGS,
3863                                       msix_flags |
3864                                       PCI_MSIX_FLAGS_ENABLE |
3865                                       PCI_MSIX_FLAGS_MASKALL);
3866
3867         pcie_flr(dev);
3868
3869         /*
3870          * Restore the configuration information (BAR values, etc.) including
3871          * the original PCI Configuration Space Command word, and return
3872          * success.
3873          */
3874         pci_restore_state(dev);
3875         pci_write_config_word(dev, PCI_COMMAND, old_command);
3876         return 0;
3877 }
3878
3879 #define PCI_DEVICE_ID_INTEL_82599_SFP_VF   0x10ed
3880 #define PCI_DEVICE_ID_INTEL_IVB_M_VGA      0x0156
3881 #define PCI_DEVICE_ID_INTEL_IVB_M2_VGA     0x0166
3882
3883 #define PCI_DEVICE_ID_HINIC_VF      0x375E
3884 #define HINIC_VF_FLR_TYPE           0x1000
3885 #define HINIC_VF_FLR_CAP_BIT        (1UL << 30)
3886 #define HINIC_VF_OP                 0xE80
3887 #define HINIC_VF_FLR_PROC_BIT       (1UL << 18)
3888 #define HINIC_OPERATION_TIMEOUT     15000       /* 15 seconds */
3889
3890 /* Device-specific reset method for Huawei Intelligent NIC virtual functions */
3891 static int reset_hinic_vf_dev(struct pci_dev *pdev, int probe)
3892 {
3893         unsigned long timeout;
3894         void __iomem *bar;
3895         u32 val;
3896
3897         if (probe)
3898                 return 0;
3899
3900         bar = pci_iomap(pdev, 0, 0);
3901         if (!bar)
3902                 return -ENOTTY;
3903
3904         /* Get and check firmware capabilities */
3905         val = ioread32be(bar + HINIC_VF_FLR_TYPE);
3906         if (!(val & HINIC_VF_FLR_CAP_BIT)) {
3907                 pci_iounmap(pdev, bar);
3908                 return -ENOTTY;
3909         }
3910
3911         /* Set HINIC_VF_FLR_PROC_BIT for the start of FLR */
3912         val = ioread32be(bar + HINIC_VF_OP);
3913         val = val | HINIC_VF_FLR_PROC_BIT;
3914         iowrite32be(val, bar + HINIC_VF_OP);
3915
3916         pcie_flr(pdev);
3917
3918         /*
3919          * The device must recapture its Bus and Device Numbers after FLR
3920          * in order generate Completions.  Issue a config write to let the
3921          * device capture this information.
3922          */
3923         pci_write_config_word(pdev, PCI_VENDOR_ID, 0);
3924
3925         /* Firmware clears HINIC_VF_FLR_PROC_BIT when reset is complete */
3926         timeout = jiffies + msecs_to_jiffies(HINIC_OPERATION_TIMEOUT);
3927         do {
3928                 val = ioread32be(bar + HINIC_VF_OP);
3929                 if (!(val & HINIC_VF_FLR_PROC_BIT))
3930                         goto reset_complete;
3931                 msleep(20);
3932         } while (time_before(jiffies, timeout));
3933
3934         val = ioread32be(bar + HINIC_VF_OP);
3935         if (!(val & HINIC_VF_FLR_PROC_BIT))
3936                 goto reset_complete;
3937
3938         pci_warn(pdev, "Reset dev timeout, FLR ack reg: %#010x\n", val);
3939
3940 reset_complete:
3941         pci_iounmap(pdev, bar);
3942
3943         return 0;
3944 }
3945
3946 static const struct pci_dev_reset_methods pci_dev_reset_methods[] = {
3947         { PCI_VENDOR_ID_INTEL, PCI_DEVICE_ID_INTEL_82599_SFP_VF,
3948                  reset_intel_82599_sfp_virtfn },
3949         { PCI_VENDOR_ID_INTEL, PCI_DEVICE_ID_INTEL_IVB_M_VGA,
3950                 reset_ivb_igd },
3951         { PCI_VENDOR_ID_INTEL, PCI_DEVICE_ID_INTEL_IVB_M2_VGA,
3952                 reset_ivb_igd },
3953         { PCI_VENDOR_ID_CHELSIO, PCI_ANY_ID,
3954                 reset_chelsio_generic_dev },
3955         { PCI_VENDOR_ID_HUAWEI, PCI_DEVICE_ID_HINIC_VF,
3956                 reset_hinic_vf_dev },
3957         { 0 }
3958 };
3959
3960 /*
3961  * These device-specific reset methods are here rather than in a driver
3962  * because when a host assigns a device to a guest VM, the host may need
3963  * to reset the device but probably doesn't have a driver for it.
3964  */
3965 int pci_dev_specific_reset(struct pci_dev *dev, int probe)
3966 {
3967         const struct pci_dev_reset_methods *i;
3968
3969         for (i = pci_dev_reset_methods; i->reset; i++) {
3970                 if ((i->vendor == dev->vendor ||
3971                      i->vendor == (u16)PCI_ANY_ID) &&
3972                     (i->device == dev->device ||
3973                      i->device == (u16)PCI_ANY_ID))
3974                         return i->reset(dev, probe);
3975         }
3976
3977         return -ENOTTY;
3978 }
3979
3980 static void quirk_dma_func0_alias(struct pci_dev *dev)
3981 {
3982         if (PCI_FUNC(dev->devfn) != 0)
3983                 pci_add_dma_alias(dev, PCI_DEVFN(PCI_SLOT(dev->devfn), 0));
3984 }
3985
3986 /*
3987  * https://bugzilla.redhat.com/show_bug.cgi?id=605888
3988  *
3989  * Some Ricoh devices use function 0 as the PCIe requester ID for DMA.
3990  */
3991 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_RICOH, 0xe832, quirk_dma_func0_alias);
3992 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_RICOH, 0xe476, quirk_dma_func0_alias);
3993
3994 static void quirk_dma_func1_alias(struct pci_dev *dev)
3995 {
3996         if (PCI_FUNC(dev->devfn) != 1)
3997                 pci_add_dma_alias(dev, PCI_DEVFN(PCI_SLOT(dev->devfn), 1));
3998 }
3999
4000 /*
4001  * Marvell 88SE9123 uses function 1 as the requester ID for DMA.  In some
4002  * SKUs function 1 is present and is a legacy IDE controller, in other
4003  * SKUs this function is not present, making this a ghost requester.
4004  * https://bugzilla.kernel.org/show_bug.cgi?id=42679
4005  */
4006 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_MARVELL_EXT, 0x9120,
4007                          quirk_dma_func1_alias);
4008 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_MARVELL_EXT, 0x9123,
4009                          quirk_dma_func1_alias);
4010 /* https://bugzilla.kernel.org/show_bug.cgi?id=42679#c136 */
4011 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_MARVELL_EXT, 0x9125,
4012                          quirk_dma_func1_alias);
4013 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_MARVELL_EXT, 0x9128,
4014                          quirk_dma_func1_alias);
4015 /* https://bugzilla.kernel.org/show_bug.cgi?id=42679#c14 */
4016 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_MARVELL_EXT, 0x9130,
4017                          quirk_dma_func1_alias);
4018 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_MARVELL_EXT, 0x9170,
4019                          quirk_dma_func1_alias);
4020 /* https://bugzilla.kernel.org/show_bug.cgi?id=42679#c47 + c57 */
4021 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_MARVELL_EXT, 0x9172,
4022                          quirk_dma_func1_alias);
4023 /* https://bugzilla.kernel.org/show_bug.cgi?id=42679#c59 */
4024 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_MARVELL_EXT, 0x917a,
4025                          quirk_dma_func1_alias);
4026 /* https://bugzilla.kernel.org/show_bug.cgi?id=42679#c78 */
4027 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_MARVELL_EXT, 0x9182,
4028                          quirk_dma_func1_alias);
4029 /* https://bugzilla.kernel.org/show_bug.cgi?id=42679#c46 */
4030 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_MARVELL_EXT, 0x91a0,
4031                          quirk_dma_func1_alias);
4032 /* https://bugzilla.kernel.org/show_bug.cgi?id=42679#c135 */
4033 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_MARVELL_EXT, 0x9215,
4034                          quirk_dma_func1_alias);
4035 /* https://bugzilla.kernel.org/show_bug.cgi?id=42679#c127 */
4036 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_MARVELL_EXT, 0x9220,
4037                          quirk_dma_func1_alias);
4038 /* https://bugzilla.kernel.org/show_bug.cgi?id=42679#c49 */
4039 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_MARVELL_EXT, 0x9230,
4040                          quirk_dma_func1_alias);
4041 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_MARVELL_EXT, 0x9235,
4042                          quirk_dma_func1_alias);
4043 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_TTI, 0x0642,
4044                          quirk_dma_func1_alias);
4045 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_TTI, 0x0645,
4046                          quirk_dma_func1_alias);
4047 /* https://bugs.gentoo.org/show_bug.cgi?id=497630 */
4048 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_JMICRON,
4049                          PCI_DEVICE_ID_JMICRON_JMB388_ESD,
4050                          quirk_dma_func1_alias);
4051 /* https://bugzilla.kernel.org/show_bug.cgi?id=42679#c117 */
4052 DECLARE_PCI_FIXUP_HEADER(0x1c28, /* Lite-On */
4053                          0x0122, /* Plextor M6E (Marvell 88SS9183)*/
4054                          quirk_dma_func1_alias);
4055
4056 /*
4057  * Some devices DMA with the wrong devfn, not just the wrong function.
4058  * quirk_fixed_dma_alias() uses this table to create fixed aliases, where
4059  * the alias is "fixed" and independent of the device devfn.
4060  *
4061  * For example, the Adaptec 3405 is a PCIe card with an Intel 80333 I/O
4062  * processor.  To software, this appears as a PCIe-to-PCI/X bridge with a
4063  * single device on the secondary bus.  In reality, the single exposed
4064  * device at 0e.0 is the Address Translation Unit (ATU) of the controller
4065  * that provides a bridge to the internal bus of the I/O processor.  The
4066  * controller supports private devices, which can be hidden from PCI config
4067  * space.  In the case of the Adaptec 3405, a private device at 01.0
4068  * appears to be the DMA engine, which therefore needs to become a DMA
4069  * alias for the device.
4070  */
4071 static const struct pci_device_id fixed_dma_alias_tbl[] = {
4072         { PCI_DEVICE_SUB(PCI_VENDOR_ID_ADAPTEC2, 0x0285,
4073                          PCI_VENDOR_ID_ADAPTEC2, 0x02bb), /* Adaptec 3405 */
4074           .driver_data = PCI_DEVFN(1, 0) },
4075         { PCI_DEVICE_SUB(PCI_VENDOR_ID_ADAPTEC2, 0x0285,
4076                          PCI_VENDOR_ID_ADAPTEC2, 0x02bc), /* Adaptec 3805 */
4077           .driver_data = PCI_DEVFN(1, 0) },
4078         { 0 }
4079 };
4080
4081 static void quirk_fixed_dma_alias(struct pci_dev *dev)
4082 {
4083         const struct pci_device_id *id;
4084
4085         id = pci_match_id(fixed_dma_alias_tbl, dev);
4086         if (id)
4087                 pci_add_dma_alias(dev, id->driver_data);
4088 }
4089
4090 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_ADAPTEC2, 0x0285, quirk_fixed_dma_alias);
4091
4092 /*
4093  * A few PCIe-to-PCI bridges fail to expose a PCIe capability, resulting in
4094  * using the wrong DMA alias for the device.  Some of these devices can be
4095  * used as either forward or reverse bridges, so we need to test whether the
4096  * device is operating in the correct mode.  We could probably apply this
4097  * quirk to PCI_ANY_ID, but for now we'll just use known offenders.  The test
4098  * is for a non-root, non-PCIe bridge where the upstream device is PCIe and
4099  * is not a PCIe-to-PCI bridge, then @pdev is actually a PCIe-to-PCI bridge.
4100  */
4101 static void quirk_use_pcie_bridge_dma_alias(struct pci_dev *pdev)
4102 {
4103         if (!pci_is_root_bus(pdev->bus) &&
4104             pdev->hdr_type == PCI_HEADER_TYPE_BRIDGE &&
4105             !pci_is_pcie(pdev) && pci_is_pcie(pdev->bus->self) &&
4106             pci_pcie_type(pdev->bus->self) != PCI_EXP_TYPE_PCI_BRIDGE)
4107                 pdev->dev_flags |= PCI_DEV_FLAG_PCIE_BRIDGE_ALIAS;
4108 }
4109 /* ASM1083/1085, https://bugzilla.kernel.org/show_bug.cgi?id=44881#c46 */
4110 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_ASMEDIA, 0x1080,
4111                          quirk_use_pcie_bridge_dma_alias);
4112 /* Tundra 8113, https://bugzilla.kernel.org/show_bug.cgi?id=44881#c43 */
4113 DECLARE_PCI_FIXUP_HEADER(0x10e3, 0x8113, quirk_use_pcie_bridge_dma_alias);
4114 /* ITE 8892, https://bugzilla.kernel.org/show_bug.cgi?id=73551 */
4115 DECLARE_PCI_FIXUP_HEADER(0x1283, 0x8892, quirk_use_pcie_bridge_dma_alias);
4116 /* ITE 8893 has the same problem as the 8892 */
4117 DECLARE_PCI_FIXUP_HEADER(0x1283, 0x8893, quirk_use_pcie_bridge_dma_alias);
4118 /* Intel 82801, https://bugzilla.kernel.org/show_bug.cgi?id=44881#c49 */
4119 DECLARE_PCI_FIXUP_HEADER(0x8086, 0x244e, quirk_use_pcie_bridge_dma_alias);
4120
4121 /*
4122  * MIC x200 NTB forwards PCIe traffic using multiple alien RIDs. They have to
4123  * be added as aliases to the DMA device in order to allow buffer access
4124  * when IOMMU is enabled. Following devfns have to match RIT-LUT table
4125  * programmed in the EEPROM.
4126  */
4127 static void quirk_mic_x200_dma_alias(struct pci_dev *pdev)
4128 {
4129         pci_add_dma_alias(pdev, PCI_DEVFN(0x10, 0x0));
4130         pci_add_dma_alias(pdev, PCI_DEVFN(0x11, 0x0));
4131         pci_add_dma_alias(pdev, PCI_DEVFN(0x12, 0x3));
4132 }
4133 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL, 0x2260, quirk_mic_x200_dma_alias);
4134 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL, 0x2264, quirk_mic_x200_dma_alias);
4135
4136 /*
4137  * Intel Visual Compute Accelerator (VCA) is a family of PCIe add-in devices
4138  * exposing computational units via Non Transparent Bridges (NTB, PEX 87xx).
4139  *
4140  * Similarly to MIC x200, we need to add DMA aliases to allow buffer access
4141  * when IOMMU is enabled.  These aliases allow computational unit access to
4142  * host memory.  These aliases mark the whole VCA device as one IOMMU
4143  * group.
4144  *
4145  * All possible slot numbers (0x20) are used, since we are unable to tell
4146  * what slot is used on other side.  This quirk is intended for both host
4147  * and computational unit sides.  The VCA devices have up to five functions
4148  * (four for DMA channels and one additional).
4149  */
4150 static void quirk_pex_vca_alias(struct pci_dev *pdev)
4151 {
4152         const unsigned int num_pci_slots = 0x20;
4153         unsigned int slot;
4154
4155         for (slot = 0; slot < num_pci_slots; slot++) {
4156                 pci_add_dma_alias(pdev, PCI_DEVFN(slot, 0x0));
4157                 pci_add_dma_alias(pdev, PCI_DEVFN(slot, 0x1));
4158                 pci_add_dma_alias(pdev, PCI_DEVFN(slot, 0x2));
4159                 pci_add_dma_alias(pdev, PCI_DEVFN(slot, 0x3));
4160                 pci_add_dma_alias(pdev, PCI_DEVFN(slot, 0x4));
4161         }
4162 }
4163 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL, 0x2954, quirk_pex_vca_alias);
4164 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL, 0x2955, quirk_pex_vca_alias);
4165 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL, 0x2956, quirk_pex_vca_alias);
4166 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL, 0x2958, quirk_pex_vca_alias);
4167 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL, 0x2959, quirk_pex_vca_alias);
4168 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL, 0x295A, quirk_pex_vca_alias);
4169
4170 /*
4171  * The IOMMU and interrupt controller on Broadcom Vulcan/Cavium ThunderX2 are
4172  * associated not at the root bus, but at a bridge below. This quirk avoids
4173  * generating invalid DMA aliases.
4174  */
4175 static void quirk_bridge_cavm_thrx2_pcie_root(struct pci_dev *pdev)
4176 {
4177         pdev->dev_flags |= PCI_DEV_FLAGS_BRIDGE_XLATE_ROOT;
4178 }
4179 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_BROADCOM, 0x9000,
4180                                 quirk_bridge_cavm_thrx2_pcie_root);
4181 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_BROADCOM, 0x9084,
4182                                 quirk_bridge_cavm_thrx2_pcie_root);
4183
4184 /*
4185  * Intersil/Techwell TW686[4589]-based video capture cards have an empty (zero)
4186  * class code.  Fix it.
4187  */
4188 static void quirk_tw686x_class(struct pci_dev *pdev)
4189 {
4190         u32 class = pdev->class;
4191
4192         /* Use "Multimedia controller" class */
4193         pdev->class = (PCI_CLASS_MULTIMEDIA_OTHER << 8) | 0x01;
4194         dev_info(&pdev->dev, "TW686x PCI class overridden (%#08x -> %#08x)\n",
4195                  class, pdev->class);
4196 }
4197 DECLARE_PCI_FIXUP_CLASS_EARLY(0x1797, 0x6864, PCI_CLASS_NOT_DEFINED, 8,
4198                               quirk_tw686x_class);
4199 DECLARE_PCI_FIXUP_CLASS_EARLY(0x1797, 0x6865, PCI_CLASS_NOT_DEFINED, 8,
4200                               quirk_tw686x_class);
4201 DECLARE_PCI_FIXUP_CLASS_EARLY(0x1797, 0x6868, PCI_CLASS_NOT_DEFINED, 8,
4202                               quirk_tw686x_class);
4203 DECLARE_PCI_FIXUP_CLASS_EARLY(0x1797, 0x6869, PCI_CLASS_NOT_DEFINED, 8,
4204                               quirk_tw686x_class);
4205
4206 /*
4207  * Some devices have problems with Transaction Layer Packets with the Relaxed
4208  * Ordering Attribute set.  Such devices should mark themselves and other
4209  * Device Drivers should check before sending TLPs with RO set.
4210  */
4211 static void quirk_relaxedordering_disable(struct pci_dev *dev)
4212 {
4213         dev->dev_flags |= PCI_DEV_FLAGS_NO_RELAXED_ORDERING;
4214         dev_info(&dev->dev, "Disable Relaxed Ordering Attributes to avoid PCIe Completion erratum\n");
4215 }
4216
4217 /*
4218  * Intel Xeon processors based on Broadwell/Haswell microarchitecture Root
4219  * Complex has a Flow Control Credit issue which can cause performance
4220  * problems with Upstream Transaction Layer Packets with Relaxed Ordering set.
4221  */
4222 DECLARE_PCI_FIXUP_CLASS_EARLY(PCI_VENDOR_ID_INTEL, 0x6f01, PCI_CLASS_NOT_DEFINED, 8,
4223                               quirk_relaxedordering_disable);
4224 DECLARE_PCI_FIXUP_CLASS_EARLY(PCI_VENDOR_ID_INTEL, 0x6f02, PCI_CLASS_NOT_DEFINED, 8,
4225                               quirk_relaxedordering_disable);
4226 DECLARE_PCI_FIXUP_CLASS_EARLY(PCI_VENDOR_ID_INTEL, 0x6f03, PCI_CLASS_NOT_DEFINED, 8,
4227                               quirk_relaxedordering_disable);
4228 DECLARE_PCI_FIXUP_CLASS_EARLY(PCI_VENDOR_ID_INTEL, 0x6f04, PCI_CLASS_NOT_DEFINED, 8,
4229                               quirk_relaxedordering_disable);
4230 DECLARE_PCI_FIXUP_CLASS_EARLY(PCI_VENDOR_ID_INTEL, 0x6f05, PCI_CLASS_NOT_DEFINED, 8,
4231                               quirk_relaxedordering_disable);
4232 DECLARE_PCI_FIXUP_CLASS_EARLY(PCI_VENDOR_ID_INTEL, 0x6f06, PCI_CLASS_NOT_DEFINED, 8,
4233                               quirk_relaxedordering_disable);
4234 DECLARE_PCI_FIXUP_CLASS_EARLY(PCI_VENDOR_ID_INTEL, 0x6f07, PCI_CLASS_NOT_DEFINED, 8,
4235                               quirk_relaxedordering_disable);
4236 DECLARE_PCI_FIXUP_CLASS_EARLY(PCI_VENDOR_ID_INTEL, 0x6f08, PCI_CLASS_NOT_DEFINED, 8,
4237                               quirk_relaxedordering_disable);
4238 DECLARE_PCI_FIXUP_CLASS_EARLY(PCI_VENDOR_ID_INTEL, 0x6f09, PCI_CLASS_NOT_DEFINED, 8,
4239                               quirk_relaxedordering_disable);
4240 DECLARE_PCI_FIXUP_CLASS_EARLY(PCI_VENDOR_ID_INTEL, 0x6f0a, PCI_CLASS_NOT_DEFINED, 8,
4241                               quirk_relaxedordering_disable);
4242 DECLARE_PCI_FIXUP_CLASS_EARLY(PCI_VENDOR_ID_INTEL, 0x6f0b, PCI_CLASS_NOT_DEFINED, 8,
4243                               quirk_relaxedordering_disable);
4244 DECLARE_PCI_FIXUP_CLASS_EARLY(PCI_VENDOR_ID_INTEL, 0x6f0c, PCI_CLASS_NOT_DEFINED, 8,
4245                               quirk_relaxedordering_disable);
4246 DECLARE_PCI_FIXUP_CLASS_EARLY(PCI_VENDOR_ID_INTEL, 0x6f0d, PCI_CLASS_NOT_DEFINED, 8,
4247                               quirk_relaxedordering_disable);
4248 DECLARE_PCI_FIXUP_CLASS_EARLY(PCI_VENDOR_ID_INTEL, 0x6f0e, PCI_CLASS_NOT_DEFINED, 8,
4249                               quirk_relaxedordering_disable);
4250 DECLARE_PCI_FIXUP_CLASS_EARLY(PCI_VENDOR_ID_INTEL, 0x2f01, PCI_CLASS_NOT_DEFINED, 8,
4251                               quirk_relaxedordering_disable);
4252 DECLARE_PCI_FIXUP_CLASS_EARLY(PCI_VENDOR_ID_INTEL, 0x2f02, PCI_CLASS_NOT_DEFINED, 8,
4253                               quirk_relaxedordering_disable);
4254 DECLARE_PCI_FIXUP_CLASS_EARLY(PCI_VENDOR_ID_INTEL, 0x2f03, PCI_CLASS_NOT_DEFINED, 8,
4255                               quirk_relaxedordering_disable);
4256 DECLARE_PCI_FIXUP_CLASS_EARLY(PCI_VENDOR_ID_INTEL, 0x2f04, PCI_CLASS_NOT_DEFINED, 8,
4257                               quirk_relaxedordering_disable);
4258 DECLARE_PCI_FIXUP_CLASS_EARLY(PCI_VENDOR_ID_INTEL, 0x2f05, PCI_CLASS_NOT_DEFINED, 8,
4259                               quirk_relaxedordering_disable);
4260 DECLARE_PCI_FIXUP_CLASS_EARLY(PCI_VENDOR_ID_INTEL, 0x2f06, PCI_CLASS_NOT_DEFINED, 8,
4261                               quirk_relaxedordering_disable);
4262 DECLARE_PCI_FIXUP_CLASS_EARLY(PCI_VENDOR_ID_INTEL, 0x2f07, PCI_CLASS_NOT_DEFINED, 8,
4263                               quirk_relaxedordering_disable);
4264 DECLARE_PCI_FIXUP_CLASS_EARLY(PCI_VENDOR_ID_INTEL, 0x2f08, PCI_CLASS_NOT_DEFINED, 8,
4265                               quirk_relaxedordering_disable);
4266 DECLARE_PCI_FIXUP_CLASS_EARLY(PCI_VENDOR_ID_INTEL, 0x2f09, PCI_CLASS_NOT_DEFINED, 8,
4267                               quirk_relaxedordering_disable);
4268 DECLARE_PCI_FIXUP_CLASS_EARLY(PCI_VENDOR_ID_INTEL, 0x2f0a, PCI_CLASS_NOT_DEFINED, 8,
4269                               quirk_relaxedordering_disable);
4270 DECLARE_PCI_FIXUP_CLASS_EARLY(PCI_VENDOR_ID_INTEL, 0x2f0b, PCI_CLASS_NOT_DEFINED, 8,
4271                               quirk_relaxedordering_disable);
4272 DECLARE_PCI_FIXUP_CLASS_EARLY(PCI_VENDOR_ID_INTEL, 0x2f0c, PCI_CLASS_NOT_DEFINED, 8,
4273                               quirk_relaxedordering_disable);
4274 DECLARE_PCI_FIXUP_CLASS_EARLY(PCI_VENDOR_ID_INTEL, 0x2f0d, PCI_CLASS_NOT_DEFINED, 8,
4275                               quirk_relaxedordering_disable);
4276 DECLARE_PCI_FIXUP_CLASS_EARLY(PCI_VENDOR_ID_INTEL, 0x2f0e, PCI_CLASS_NOT_DEFINED, 8,
4277                               quirk_relaxedordering_disable);
4278
4279 /*
4280  * The AMD ARM A1100 (AKA "SEATTLE") SoC has a bug in its PCIe Root Complex
4281  * where Upstream Transaction Layer Packets with the Relaxed Ordering
4282  * Attribute clear are allowed to bypass earlier TLPs with Relaxed Ordering
4283  * set.  This is a violation of the PCIe 3.0 Transaction Ordering Rules
4284  * outlined in Section 2.4.1 (PCI Express(r) Base Specification Revision 3.0
4285  * November 10, 2010).  As a result, on this platform we can't use Relaxed
4286  * Ordering for Upstream TLPs.
4287  */
4288 DECLARE_PCI_FIXUP_CLASS_EARLY(PCI_VENDOR_ID_AMD, 0x1a00, PCI_CLASS_NOT_DEFINED, 8,
4289                               quirk_relaxedordering_disable);
4290 DECLARE_PCI_FIXUP_CLASS_EARLY(PCI_VENDOR_ID_AMD, 0x1a01, PCI_CLASS_NOT_DEFINED, 8,
4291                               quirk_relaxedordering_disable);
4292 DECLARE_PCI_FIXUP_CLASS_EARLY(PCI_VENDOR_ID_AMD, 0x1a02, PCI_CLASS_NOT_DEFINED, 8,
4293                               quirk_relaxedordering_disable);
4294
4295 /*
4296  * Per PCIe r3.0, sec 2.2.9, "Completion headers must supply the same
4297  * values for the Attribute as were supplied in the header of the
4298  * corresponding Request, except as explicitly allowed when IDO is used."
4299  *
4300  * If a non-compliant device generates a completion with a different
4301  * attribute than the request, the receiver may accept it (which itself
4302  * seems non-compliant based on sec 2.3.2), or it may handle it as a
4303  * Malformed TLP or an Unexpected Completion, which will probably lead to a
4304  * device access timeout.
4305  *
4306  * If the non-compliant device generates completions with zero attributes
4307  * (instead of copying the attributes from the request), we can work around
4308  * this by disabling the "Relaxed Ordering" and "No Snoop" attributes in
4309  * upstream devices so they always generate requests with zero attributes.
4310  *
4311  * This affects other devices under the same Root Port, but since these
4312  * attributes are performance hints, there should be no functional problem.
4313  *
4314  * Note that Configuration Space accesses are never supposed to have TLP
4315  * Attributes, so we're safe waiting till after any Configuration Space
4316  * accesses to do the Root Port fixup.
4317  */
4318 static void quirk_disable_root_port_attributes(struct pci_dev *pdev)
4319 {
4320         struct pci_dev *root_port = pci_find_pcie_root_port(pdev);
4321
4322         if (!root_port) {
4323                 dev_warn(&pdev->dev, "PCIe Completion erratum may cause device errors\n");
4324                 return;
4325         }
4326
4327         dev_info(&root_port->dev, "Disabling No Snoop/Relaxed Ordering Attributes to avoid PCIe Completion erratum in %s\n",
4328                  dev_name(&pdev->dev));
4329         pcie_capability_clear_and_set_word(root_port, PCI_EXP_DEVCTL,
4330                                            PCI_EXP_DEVCTL_RELAX_EN |
4331                                            PCI_EXP_DEVCTL_NOSNOOP_EN, 0);
4332 }
4333
4334 /*
4335  * The Chelsio T5 chip fails to copy TLP Attributes from a Request to the
4336  * Completion it generates.
4337  */
4338 static void quirk_chelsio_T5_disable_root_port_attributes(struct pci_dev *pdev)
4339 {
4340         /*
4341          * This mask/compare operation selects for Physical Function 4 on a
4342          * T5.  We only need to fix up the Root Port once for any of the
4343          * PFs.  PF[0..3] have PCI Device IDs of 0x50xx, but PF4 is uniquely
4344          * 0x54xx so we use that one,
4345          */
4346         if ((pdev->device & 0xff00) == 0x5400)
4347                 quirk_disable_root_port_attributes(pdev);
4348 }
4349 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_CHELSIO, PCI_ANY_ID,
4350                          quirk_chelsio_T5_disable_root_port_attributes);
4351
4352 /*
4353  * pci_acs_ctrl_enabled - compare desired ACS controls with those provided
4354  *                        by a device
4355  * @acs_ctrl_req: Bitmask of desired ACS controls
4356  * @acs_ctrl_ena: Bitmask of ACS controls enabled or provided implicitly by
4357  *                the hardware design
4358  *
4359  * Return 1 if all ACS controls in the @acs_ctrl_req bitmask are included
4360  * in @acs_ctrl_ena, i.e., the device provides all the access controls the
4361  * caller desires.  Return 0 otherwise.
4362  */
4363 static int pci_acs_ctrl_enabled(u16 acs_ctrl_req, u16 acs_ctrl_ena)
4364 {
4365         if ((acs_ctrl_req & acs_ctrl_ena) == acs_ctrl_req)
4366                 return 1;
4367         return 0;
4368 }
4369
4370 /*
4371  * AMD has indicated that the devices below do not support peer-to-peer
4372  * in any system where they are found in the southbridge with an AMD
4373  * IOMMU in the system.  Multifunction devices that do not support
4374  * peer-to-peer between functions can claim to support a subset of ACS.
4375  * Such devices effectively enable request redirect (RR) and completion
4376  * redirect (CR) since all transactions are redirected to the upstream
4377  * root complex.
4378  *
4379  * http://permalink.gmane.org/gmane.comp.emulators.kvm.devel/94086
4380  * http://permalink.gmane.org/gmane.comp.emulators.kvm.devel/94102
4381  * http://permalink.gmane.org/gmane.comp.emulators.kvm.devel/99402
4382  *
4383  * 1002:4385 SBx00 SMBus Controller
4384  * 1002:439c SB7x0/SB8x0/SB9x0 IDE Controller
4385  * 1002:4383 SBx00 Azalia (Intel HDA)
4386  * 1002:439d SB7x0/SB8x0/SB9x0 LPC host controller
4387  * 1002:4384 SBx00 PCI to PCI Bridge
4388  * 1002:4399 SB7x0/SB8x0/SB9x0 USB OHCI2 Controller
4389  *
4390  * https://bugzilla.kernel.org/show_bug.cgi?id=81841#c15
4391  *
4392  * 1022:780f [AMD] FCH PCI Bridge
4393  * 1022:7809 [AMD] FCH USB OHCI Controller
4394  */
4395 static int pci_quirk_amd_sb_acs(struct pci_dev *dev, u16 acs_flags)
4396 {
4397 #ifdef CONFIG_ACPI
4398         struct acpi_table_header *header = NULL;
4399         acpi_status status;
4400
4401         /* Targeting multifunction devices on the SB (appears on root bus) */
4402         if (!dev->multifunction || !pci_is_root_bus(dev->bus))
4403                 return -ENODEV;
4404
4405         /* The IVRS table describes the AMD IOMMU */
4406         status = acpi_get_table("IVRS", 0, &header);
4407         if (ACPI_FAILURE(status))
4408                 return -ENODEV;
4409
4410         acpi_put_table(header);
4411
4412         /* Filter out flags not applicable to multifunction */
4413         acs_flags &= (PCI_ACS_RR | PCI_ACS_CR | PCI_ACS_EC | PCI_ACS_DT);
4414
4415         return pci_acs_ctrl_enabled(acs_flags, PCI_ACS_RR | PCI_ACS_CR);
4416 #else
4417         return -ENODEV;
4418 #endif
4419 }
4420
4421 static bool pci_quirk_cavium_acs_match(struct pci_dev *dev)
4422 {
4423         if (!pci_is_pcie(dev) || pci_pcie_type(dev) != PCI_EXP_TYPE_ROOT_PORT)
4424                 return false;
4425
4426         switch (dev->device) {
4427         /*
4428          * Effectively selects all downstream ports for whole ThunderX1
4429          * (which represents 8 SoCs).
4430          */
4431         case 0xa000 ... 0xa7ff: /* ThunderX1 */
4432         case 0xaf84:  /* ThunderX2 */
4433         case 0xb884:  /* ThunderX3 */
4434                 return true;
4435         default:
4436                 return false;
4437         }
4438 }
4439
4440 static int pci_quirk_cavium_acs(struct pci_dev *dev, u16 acs_flags)
4441 {
4442         if (!pci_quirk_cavium_acs_match(dev))
4443                 return -ENOTTY;
4444
4445         /*
4446          * Cavium Root Ports don't advertise an ACS capability.  However,
4447          * the RTL internally implements similar protection as if ACS had
4448          * Source Validation, Request Redirection, Completion Redirection,
4449          * and Upstream Forwarding features enabled.  Assert that the
4450          * hardware implements and enables equivalent ACS functionality for
4451          * these flags.
4452          */
4453         return pci_acs_ctrl_enabled(acs_flags,
4454                 PCI_ACS_SV | PCI_ACS_RR | PCI_ACS_CR | PCI_ACS_UF);
4455 }
4456
4457 static int pci_quirk_xgene_acs(struct pci_dev *dev, u16 acs_flags)
4458 {
4459         /*
4460          * X-Gene root matching this quirk do not allow peer-to-peer
4461          * transactions with others, allowing masking out these bits as if they
4462          * were unimplemented in the ACS capability.
4463          */
4464         return pci_acs_ctrl_enabled(acs_flags,
4465                 PCI_ACS_SV | PCI_ACS_RR | PCI_ACS_CR | PCI_ACS_UF);
4466 }
4467
4468 /*
4469  * Many Intel PCH Root Ports do provide ACS-like features to disable peer
4470  * transactions and validate bus numbers in requests, but do not provide an
4471  * actual PCIe ACS capability.  This is the list of device IDs known to fall
4472  * into that category as provided by Intel in Red Hat bugzilla 1037684.
4473  */
4474 static const u16 pci_quirk_intel_pch_acs_ids[] = {
4475         /* Ibexpeak PCH */
4476         0x3b42, 0x3b43, 0x3b44, 0x3b45, 0x3b46, 0x3b47, 0x3b48, 0x3b49,
4477         0x3b4a, 0x3b4b, 0x3b4c, 0x3b4d, 0x3b4e, 0x3b4f, 0x3b50, 0x3b51,
4478         /* Cougarpoint PCH */
4479         0x1c10, 0x1c11, 0x1c12, 0x1c13, 0x1c14, 0x1c15, 0x1c16, 0x1c17,
4480         0x1c18, 0x1c19, 0x1c1a, 0x1c1b, 0x1c1c, 0x1c1d, 0x1c1e, 0x1c1f,
4481         /* Pantherpoint PCH */
4482         0x1e10, 0x1e11, 0x1e12, 0x1e13, 0x1e14, 0x1e15, 0x1e16, 0x1e17,
4483         0x1e18, 0x1e19, 0x1e1a, 0x1e1b, 0x1e1c, 0x1e1d, 0x1e1e, 0x1e1f,
4484         /* Lynxpoint-H PCH */
4485         0x8c10, 0x8c11, 0x8c12, 0x8c13, 0x8c14, 0x8c15, 0x8c16, 0x8c17,
4486         0x8c18, 0x8c19, 0x8c1a, 0x8c1b, 0x8c1c, 0x8c1d, 0x8c1e, 0x8c1f,
4487         /* Lynxpoint-LP PCH */
4488         0x9c10, 0x9c11, 0x9c12, 0x9c13, 0x9c14, 0x9c15, 0x9c16, 0x9c17,
4489         0x9c18, 0x9c19, 0x9c1a, 0x9c1b,
4490         /* Wildcat PCH */
4491         0x9c90, 0x9c91, 0x9c92, 0x9c93, 0x9c94, 0x9c95, 0x9c96, 0x9c97,
4492         0x9c98, 0x9c99, 0x9c9a, 0x9c9b,
4493         /* Patsburg (X79) PCH */
4494         0x1d10, 0x1d12, 0x1d14, 0x1d16, 0x1d18, 0x1d1a, 0x1d1c, 0x1d1e,
4495         /* Wellsburg (X99) PCH */
4496         0x8d10, 0x8d11, 0x8d12, 0x8d13, 0x8d14, 0x8d15, 0x8d16, 0x8d17,
4497         0x8d18, 0x8d19, 0x8d1a, 0x8d1b, 0x8d1c, 0x8d1d, 0x8d1e,
4498         /* Lynx Point (9 series) PCH */
4499         0x8c90, 0x8c92, 0x8c94, 0x8c96, 0x8c98, 0x8c9a, 0x8c9c, 0x8c9e,
4500 };
4501
4502 static bool pci_quirk_intel_pch_acs_match(struct pci_dev *dev)
4503 {
4504         int i;
4505
4506         /* Filter out a few obvious non-matches first */
4507         if (!pci_is_pcie(dev) || pci_pcie_type(dev) != PCI_EXP_TYPE_ROOT_PORT)
4508                 return false;
4509
4510         for (i = 0; i < ARRAY_SIZE(pci_quirk_intel_pch_acs_ids); i++)
4511                 if (pci_quirk_intel_pch_acs_ids[i] == dev->device)
4512                         return true;
4513
4514         return false;
4515 }
4516
4517 static int pci_quirk_intel_pch_acs(struct pci_dev *dev, u16 acs_flags)
4518 {
4519         if (!pci_quirk_intel_pch_acs_match(dev))
4520                 return -ENOTTY;
4521
4522         if (dev->dev_flags & PCI_DEV_FLAGS_ACS_ENABLED_QUIRK)
4523                 return pci_acs_ctrl_enabled(acs_flags,
4524                         PCI_ACS_SV | PCI_ACS_RR | PCI_ACS_CR | PCI_ACS_UF);
4525
4526         return pci_acs_ctrl_enabled(acs_flags, 0);
4527 }
4528
4529 /*
4530  * These QCOM Root Ports do provide ACS-like features to disable peer
4531  * transactions and validate bus numbers in requests, but do not provide an
4532  * actual PCIe ACS capability.  Hardware supports source validation but it
4533  * will report the issue as Completer Abort instead of ACS Violation.
4534  * Hardware doesn't support peer-to-peer and each Root Port is a Root
4535  * Complex with unique segment numbers.  It is not possible for one Root
4536  * Port to pass traffic to another Root Port.  All PCIe transactions are
4537  * terminated inside the Root Port.
4538  */
4539 static int pci_quirk_qcom_rp_acs(struct pci_dev *dev, u16 acs_flags)
4540 {
4541         return pci_acs_ctrl_enabled(acs_flags,
4542                 PCI_ACS_SV | PCI_ACS_RR | PCI_ACS_CR | PCI_ACS_UF);
4543 }
4544
4545 /*
4546  * Sunrise Point PCH root ports implement ACS, but unfortunately as shown in
4547  * the datasheet (Intel 100 Series Chipset Family PCH Datasheet, Vol. 2,
4548  * 12.1.46, 12.1.47)[1] this chipset uses dwords for the ACS capability and
4549  * control registers whereas the PCIe spec packs them into words (Rev 3.0,
4550  * 7.16 ACS Extended Capability).  The bit definitions are correct, but the
4551  * control register is at offset 8 instead of 6 and we should probably use
4552  * dword accesses to them.  This applies to the following PCI Device IDs, as
4553  * found in volume 1 of the datasheet[2]:
4554  *
4555  * 0xa110-0xa11f Sunrise Point-H PCI Express Root Port #{0-16}
4556  * 0xa167-0xa16a Sunrise Point-H PCI Express Root Port #{17-20}
4557  *
4558  * N.B. This doesn't fix what lspci shows.
4559  *
4560  * The 100 series chipset specification update includes this as errata #23[3].
4561  *
4562  * The 200 series chipset (Union Point) has the same bug according to the
4563  * specification update (Intel 200 Series Chipset Family Platform Controller
4564  * Hub, Specification Update, January 2017, Revision 001, Document# 335194-001,
4565  * Errata 22)[4].  Per the datasheet[5], root port PCI Device IDs for this
4566  * chipset include:
4567  *
4568  * 0xa290-0xa29f PCI Express Root port #{0-16}
4569  * 0xa2e7-0xa2ee PCI Express Root port #{17-24}
4570  *
4571  * Mobile chipsets are also affected, 7th & 8th Generation
4572  * Specification update confirms ACS errata 22, status no fix: (7th Generation
4573  * Intel Processor Family I/O for U/Y Platforms and 8th Generation Intel
4574  * Processor Family I/O for U Quad Core Platforms Specification Update,
4575  * August 2017, Revision 002, Document#: 334660-002)[6]
4576  * Device IDs from I/O datasheet: (7th Generation Intel Processor Family I/O
4577  * for U/Y Platforms and 8th Generation Intel ® Processor Family I/O for U
4578  * Quad Core Platforms, Vol 1 of 2, August 2017, Document#: 334658-003)[7]
4579  *
4580  * 0x9d10-0x9d1b PCI Express Root port #{1-12}
4581  *
4582  * [1] http://www.intel.com/content/www/us/en/chipsets/100-series-chipset-datasheet-vol-2.html
4583  * [2] http://www.intel.com/content/www/us/en/chipsets/100-series-chipset-datasheet-vol-1.html
4584  * [3] http://www.intel.com/content/www/us/en/chipsets/100-series-chipset-spec-update.html
4585  * [4] http://www.intel.com/content/www/us/en/chipsets/200-series-chipset-pch-spec-update.html
4586  * [5] http://www.intel.com/content/www/us/en/chipsets/200-series-chipset-pch-datasheet-vol-1.html
4587  * [6] https://www.intel.com/content/www/us/en/processors/core/7th-gen-core-family-mobile-u-y-processor-lines-i-o-spec-update.html
4588  * [7] https://www.intel.com/content/www/us/en/processors/core/7th-gen-core-family-mobile-u-y-processor-lines-i-o-datasheet-vol-1.html
4589  */
4590 static bool pci_quirk_intel_spt_pch_acs_match(struct pci_dev *dev)
4591 {
4592         if (!pci_is_pcie(dev) || pci_pcie_type(dev) != PCI_EXP_TYPE_ROOT_PORT)
4593                 return false;
4594
4595         switch (dev->device) {
4596         case 0xa110 ... 0xa11f: case 0xa167 ... 0xa16a: /* Sunrise Point */
4597         case 0xa290 ... 0xa29f: case 0xa2e7 ... 0xa2ee: /* Union Point */
4598         case 0x9d10 ... 0x9d1b: /* 7th & 8th Gen Mobile */
4599                 return true;
4600         }
4601
4602         return false;
4603 }
4604
4605 #define INTEL_SPT_ACS_CTRL (PCI_ACS_CAP + 4)
4606
4607 static int pci_quirk_intel_spt_pch_acs(struct pci_dev *dev, u16 acs_flags)
4608 {
4609         int pos;
4610         u32 cap, ctrl;
4611
4612         if (!pci_quirk_intel_spt_pch_acs_match(dev))
4613                 return -ENOTTY;
4614
4615         pos = pci_find_ext_capability(dev, PCI_EXT_CAP_ID_ACS);
4616         if (!pos)
4617                 return -ENOTTY;
4618
4619         /* see pci_acs_flags_enabled() */
4620         pci_read_config_dword(dev, pos + PCI_ACS_CAP, &cap);
4621         acs_flags &= (cap | PCI_ACS_EC);
4622
4623         pci_read_config_dword(dev, pos + INTEL_SPT_ACS_CTRL, &ctrl);
4624
4625         return pci_acs_ctrl_enabled(acs_flags, ctrl);
4626 }
4627
4628 static int pci_quirk_mf_endpoint_acs(struct pci_dev *dev, u16 acs_flags)
4629 {
4630         /*
4631          * SV, TB, and UF are not relevant to multifunction endpoints.
4632          *
4633          * Multifunction devices are only required to implement RR, CR, and DT
4634          * in their ACS capability if they support peer-to-peer transactions.
4635          * Devices matching this quirk have been verified by the vendor to not
4636          * perform peer-to-peer with other functions, allowing us to mask out
4637          * these bits as if they were unimplemented in the ACS capability.
4638          */
4639         return pci_acs_ctrl_enabled(acs_flags,
4640                 PCI_ACS_SV | PCI_ACS_TB | PCI_ACS_RR |
4641                 PCI_ACS_CR | PCI_ACS_UF | PCI_ACS_DT);
4642 }
4643
4644 static int pci_quirk_rciep_acs(struct pci_dev *dev, u16 acs_flags)
4645 {
4646         /*
4647          * Intel RCiEP's are required to allow p2p only on translated
4648          * addresses.  Refer to Intel VT-d specification, r3.1, sec 3.16,
4649          * "Root-Complex Peer to Peer Considerations".
4650          */
4651         if (pci_pcie_type(dev) != PCI_EXP_TYPE_RC_END)
4652                 return -ENOTTY;
4653
4654         return pci_acs_ctrl_enabled(acs_flags,
4655                 PCI_ACS_SV | PCI_ACS_RR | PCI_ACS_CR | PCI_ACS_UF);
4656 }
4657
4658 static int pci_quirk_brcm_acs(struct pci_dev *dev, u16 acs_flags)
4659 {
4660         /*
4661          * iProc PAXB Root Ports don't advertise an ACS capability, but
4662          * they do not allow peer-to-peer transactions between Root Ports.
4663          * Allow each Root Port to be in a separate IOMMU group by masking
4664          * SV/RR/CR/UF bits.
4665          */
4666         return pci_acs_ctrl_enabled(acs_flags,
4667                 PCI_ACS_SV | PCI_ACS_RR | PCI_ACS_CR | PCI_ACS_UF);
4668 }
4669
4670 static const struct pci_dev_acs_enabled {
4671         u16 vendor;
4672         u16 device;
4673         int (*acs_enabled)(struct pci_dev *dev, u16 acs_flags);
4674 } pci_dev_acs_enabled[] = {
4675         { PCI_VENDOR_ID_ATI, 0x4385, pci_quirk_amd_sb_acs },
4676         { PCI_VENDOR_ID_ATI, 0x439c, pci_quirk_amd_sb_acs },
4677         { PCI_VENDOR_ID_ATI, 0x4383, pci_quirk_amd_sb_acs },
4678         { PCI_VENDOR_ID_ATI, 0x439d, pci_quirk_amd_sb_acs },
4679         { PCI_VENDOR_ID_ATI, 0x4384, pci_quirk_amd_sb_acs },
4680         { PCI_VENDOR_ID_ATI, 0x4399, pci_quirk_amd_sb_acs },
4681         { PCI_VENDOR_ID_AMD, 0x780f, pci_quirk_amd_sb_acs },
4682         { PCI_VENDOR_ID_AMD, 0x7809, pci_quirk_amd_sb_acs },
4683         { PCI_VENDOR_ID_SOLARFLARE, 0x0903, pci_quirk_mf_endpoint_acs },
4684         { PCI_VENDOR_ID_SOLARFLARE, 0x0923, pci_quirk_mf_endpoint_acs },
4685         { PCI_VENDOR_ID_SOLARFLARE, 0x0A03, pci_quirk_mf_endpoint_acs },
4686         { PCI_VENDOR_ID_INTEL, 0x10C6, pci_quirk_mf_endpoint_acs },
4687         { PCI_VENDOR_ID_INTEL, 0x10DB, pci_quirk_mf_endpoint_acs },
4688         { PCI_VENDOR_ID_INTEL, 0x10DD, pci_quirk_mf_endpoint_acs },
4689         { PCI_VENDOR_ID_INTEL, 0x10E1, pci_quirk_mf_endpoint_acs },
4690         { PCI_VENDOR_ID_INTEL, 0x10F1, pci_quirk_mf_endpoint_acs },
4691         { PCI_VENDOR_ID_INTEL, 0x10F7, pci_quirk_mf_endpoint_acs },
4692         { PCI_VENDOR_ID_INTEL, 0x10F8, pci_quirk_mf_endpoint_acs },
4693         { PCI_VENDOR_ID_INTEL, 0x10F9, pci_quirk_mf_endpoint_acs },
4694         { PCI_VENDOR_ID_INTEL, 0x10FA, pci_quirk_mf_endpoint_acs },
4695         { PCI_VENDOR_ID_INTEL, 0x10FB, pci_quirk_mf_endpoint_acs },
4696         { PCI_VENDOR_ID_INTEL, 0x10FC, pci_quirk_mf_endpoint_acs },
4697         { PCI_VENDOR_ID_INTEL, 0x1507, pci_quirk_mf_endpoint_acs },
4698         { PCI_VENDOR_ID_INTEL, 0x1514, pci_quirk_mf_endpoint_acs },
4699         { PCI_VENDOR_ID_INTEL, 0x151C, pci_quirk_mf_endpoint_acs },
4700         { PCI_VENDOR_ID_INTEL, 0x1529, pci_quirk_mf_endpoint_acs },
4701         { PCI_VENDOR_ID_INTEL, 0x152A, pci_quirk_mf_endpoint_acs },
4702         { PCI_VENDOR_ID_INTEL, 0x154D, pci_quirk_mf_endpoint_acs },
4703         { PCI_VENDOR_ID_INTEL, 0x154F, pci_quirk_mf_endpoint_acs },
4704         { PCI_VENDOR_ID_INTEL, 0x1551, pci_quirk_mf_endpoint_acs },
4705         { PCI_VENDOR_ID_INTEL, 0x1558, pci_quirk_mf_endpoint_acs },
4706         /* 82580 */
4707         { PCI_VENDOR_ID_INTEL, 0x1509, pci_quirk_mf_endpoint_acs },
4708         { PCI_VENDOR_ID_INTEL, 0x150E, pci_quirk_mf_endpoint_acs },
4709         { PCI_VENDOR_ID_INTEL, 0x150F, pci_quirk_mf_endpoint_acs },
4710         { PCI_VENDOR_ID_INTEL, 0x1510, pci_quirk_mf_endpoint_acs },
4711         { PCI_VENDOR_ID_INTEL, 0x1511, pci_quirk_mf_endpoint_acs },
4712         { PCI_VENDOR_ID_INTEL, 0x1516, pci_quirk_mf_endpoint_acs },
4713         { PCI_VENDOR_ID_INTEL, 0x1527, pci_quirk_mf_endpoint_acs },
4714         /* 82576 */
4715         { PCI_VENDOR_ID_INTEL, 0x10C9, pci_quirk_mf_endpoint_acs },
4716         { PCI_VENDOR_ID_INTEL, 0x10E6, pci_quirk_mf_endpoint_acs },
4717         { PCI_VENDOR_ID_INTEL, 0x10E7, pci_quirk_mf_endpoint_acs },
4718         { PCI_VENDOR_ID_INTEL, 0x10E8, pci_quirk_mf_endpoint_acs },
4719         { PCI_VENDOR_ID_INTEL, 0x150A, pci_quirk_mf_endpoint_acs },
4720         { PCI_VENDOR_ID_INTEL, 0x150D, pci_quirk_mf_endpoint_acs },
4721         { PCI_VENDOR_ID_INTEL, 0x1518, pci_quirk_mf_endpoint_acs },
4722         { PCI_VENDOR_ID_INTEL, 0x1526, pci_quirk_mf_endpoint_acs },
4723         /* 82575 */
4724         { PCI_VENDOR_ID_INTEL, 0x10A7, pci_quirk_mf_endpoint_acs },
4725         { PCI_VENDOR_ID_INTEL, 0x10A9, pci_quirk_mf_endpoint_acs },
4726         { PCI_VENDOR_ID_INTEL, 0x10D6, pci_quirk_mf_endpoint_acs },
4727         /* I350 */
4728         { PCI_VENDOR_ID_INTEL, 0x1521, pci_quirk_mf_endpoint_acs },
4729         { PCI_VENDOR_ID_INTEL, 0x1522, pci_quirk_mf_endpoint_acs },
4730         { PCI_VENDOR_ID_INTEL, 0x1523, pci_quirk_mf_endpoint_acs },
4731         { PCI_VENDOR_ID_INTEL, 0x1524, pci_quirk_mf_endpoint_acs },
4732         /* 82571 (Quads omitted due to non-ACS switch) */
4733         { PCI_VENDOR_ID_INTEL, 0x105E, pci_quirk_mf_endpoint_acs },
4734         { PCI_VENDOR_ID_INTEL, 0x105F, pci_quirk_mf_endpoint_acs },
4735         { PCI_VENDOR_ID_INTEL, 0x1060, pci_quirk_mf_endpoint_acs },
4736         { PCI_VENDOR_ID_INTEL, 0x10D9, pci_quirk_mf_endpoint_acs },
4737         /* I219 */
4738         { PCI_VENDOR_ID_INTEL, 0x15b7, pci_quirk_mf_endpoint_acs },
4739         { PCI_VENDOR_ID_INTEL, 0x15b8, pci_quirk_mf_endpoint_acs },
4740         { PCI_VENDOR_ID_INTEL, PCI_ANY_ID, pci_quirk_rciep_acs },
4741         /* QCOM QDF2xxx root ports */
4742         { 0x17cb, 0x400, pci_quirk_qcom_rp_acs },
4743         { 0x17cb, 0x401, pci_quirk_qcom_rp_acs },
4744         /* Intel PCH root ports */
4745         { PCI_VENDOR_ID_INTEL, PCI_ANY_ID, pci_quirk_intel_pch_acs },
4746         { PCI_VENDOR_ID_INTEL, PCI_ANY_ID, pci_quirk_intel_spt_pch_acs },
4747         { 0x19a2, 0x710, pci_quirk_mf_endpoint_acs }, /* Emulex BE3-R */
4748         { 0x10df, 0x720, pci_quirk_mf_endpoint_acs }, /* Emulex Skyhawk-R */
4749         /* Cavium ThunderX */
4750         { PCI_VENDOR_ID_CAVIUM, PCI_ANY_ID, pci_quirk_cavium_acs },
4751         /* Cavium multi-function devices */
4752         { PCI_VENDOR_ID_CAVIUM, 0xA026, pci_quirk_mf_endpoint_acs },
4753         { PCI_VENDOR_ID_CAVIUM, 0xA059, pci_quirk_mf_endpoint_acs },
4754         { PCI_VENDOR_ID_CAVIUM, 0xA060, pci_quirk_mf_endpoint_acs },
4755         /* APM X-Gene */
4756         { PCI_VENDOR_ID_AMCC, 0xE004, pci_quirk_xgene_acs },
4757         /* Ampere Computing */
4758         { PCI_VENDOR_ID_AMPERE, 0xE005, pci_quirk_xgene_acs },
4759         { PCI_VENDOR_ID_AMPERE, 0xE006, pci_quirk_xgene_acs },
4760         { PCI_VENDOR_ID_AMPERE, 0xE007, pci_quirk_xgene_acs },
4761         { PCI_VENDOR_ID_AMPERE, 0xE008, pci_quirk_xgene_acs },
4762         { PCI_VENDOR_ID_AMPERE, 0xE009, pci_quirk_xgene_acs },
4763         { PCI_VENDOR_ID_AMPERE, 0xE00A, pci_quirk_xgene_acs },
4764         { PCI_VENDOR_ID_AMPERE, 0xE00B, pci_quirk_xgene_acs },
4765         { PCI_VENDOR_ID_AMPERE, 0xE00C, pci_quirk_xgene_acs },
4766         /* Broadcom multi-function device */
4767         { PCI_VENDOR_ID_BROADCOM, 0x16D7, pci_quirk_mf_endpoint_acs },
4768         { PCI_VENDOR_ID_BROADCOM, 0x1750, pci_quirk_mf_endpoint_acs },
4769         { PCI_VENDOR_ID_BROADCOM, 0x1751, pci_quirk_mf_endpoint_acs },
4770         { PCI_VENDOR_ID_BROADCOM, 0x1752, pci_quirk_mf_endpoint_acs },
4771         { PCI_VENDOR_ID_BROADCOM, 0xD714, pci_quirk_brcm_acs },
4772         { 0 }
4773 };
4774
4775 /*
4776  * pci_dev_specific_acs_enabled - check whether device provides ACS controls
4777  * @dev:        PCI device
4778  * @acs_flags:  Bitmask of desired ACS controls
4779  *
4780  * Returns:
4781  *   -ENOTTY:   No quirk applies to this device; we can't tell whether the
4782  *              device provides the desired controls
4783  *   0:         Device does not provide all the desired controls
4784  *   >0:        Device provides all the controls in @acs_flags
4785  */
4786 int pci_dev_specific_acs_enabled(struct pci_dev *dev, u16 acs_flags)
4787 {
4788         const struct pci_dev_acs_enabled *i;
4789         int ret;
4790
4791         /*
4792          * Allow devices that do not expose standard PCIe ACS capabilities
4793          * or control to indicate their support here.  Multi-function express
4794          * devices which do not allow internal peer-to-peer between functions,
4795          * but do not implement PCIe ACS may wish to return true here.
4796          */
4797         for (i = pci_dev_acs_enabled; i->acs_enabled; i++) {
4798                 if ((i->vendor == dev->vendor ||
4799                      i->vendor == (u16)PCI_ANY_ID) &&
4800                     (i->device == dev->device ||
4801                      i->device == (u16)PCI_ANY_ID)) {
4802                         ret = i->acs_enabled(dev, acs_flags);
4803                         if (ret >= 0)
4804                                 return ret;
4805                 }
4806         }
4807
4808         return -ENOTTY;
4809 }
4810
4811 /* Config space offset of Root Complex Base Address register */
4812 #define INTEL_LPC_RCBA_REG 0xf0
4813 /* 31:14 RCBA address */
4814 #define INTEL_LPC_RCBA_MASK 0xffffc000
4815 /* RCBA Enable */
4816 #define INTEL_LPC_RCBA_ENABLE (1 << 0)
4817
4818 /* Backbone Scratch Pad Register */
4819 #define INTEL_BSPR_REG 0x1104
4820 /* Backbone Peer Non-Posted Disable */
4821 #define INTEL_BSPR_REG_BPNPD (1 << 8)
4822 /* Backbone Peer Posted Disable */
4823 #define INTEL_BSPR_REG_BPPD  (1 << 9)
4824
4825 /* Upstream Peer Decode Configuration Register */
4826 #define INTEL_UPDCR_REG 0x1014
4827 /* 5:0 Peer Decode Enable bits */
4828 #define INTEL_UPDCR_REG_MASK 0x3f
4829
4830 static int pci_quirk_enable_intel_lpc_acs(struct pci_dev *dev)
4831 {
4832         u32 rcba, bspr, updcr;
4833         void __iomem *rcba_mem;
4834
4835         /*
4836          * Read the RCBA register from the LPC (D31:F0).  PCH root ports
4837          * are D28:F* and therefore get probed before LPC, thus we can't
4838          * use pci_get_slot/pci_read_config_dword here.
4839          */
4840         pci_bus_read_config_dword(dev->bus, PCI_DEVFN(31, 0),
4841                                   INTEL_LPC_RCBA_REG, &rcba);
4842         if (!(rcba & INTEL_LPC_RCBA_ENABLE))
4843                 return -EINVAL;
4844
4845         rcba_mem = ioremap_nocache(rcba & INTEL_LPC_RCBA_MASK,
4846                                    PAGE_ALIGN(INTEL_UPDCR_REG));
4847         if (!rcba_mem)
4848                 return -ENOMEM;
4849
4850         /*
4851          * The BSPR can disallow peer cycles, but it's set by soft strap and
4852          * therefore read-only.  If both posted and non-posted peer cycles are
4853          * disallowed, we're ok.  If either are allowed, then we need to use
4854          * the UPDCR to disable peer decodes for each port.  This provides the
4855          * PCIe ACS equivalent of PCI_ACS_RR | PCI_ACS_CR | PCI_ACS_UF
4856          */
4857         bspr = readl(rcba_mem + INTEL_BSPR_REG);
4858         bspr &= INTEL_BSPR_REG_BPNPD | INTEL_BSPR_REG_BPPD;
4859         if (bspr != (INTEL_BSPR_REG_BPNPD | INTEL_BSPR_REG_BPPD)) {
4860                 updcr = readl(rcba_mem + INTEL_UPDCR_REG);
4861                 if (updcr & INTEL_UPDCR_REG_MASK) {
4862                         dev_info(&dev->dev, "Disabling UPDCR peer decodes\n");
4863                         updcr &= ~INTEL_UPDCR_REG_MASK;
4864                         writel(updcr, rcba_mem + INTEL_UPDCR_REG);
4865                 }
4866         }
4867
4868         iounmap(rcba_mem);
4869         return 0;
4870 }
4871
4872 /* Miscellaneous Port Configuration register */
4873 #define INTEL_MPC_REG 0xd8
4874 /* MPC: Invalid Receive Bus Number Check Enable */
4875 #define INTEL_MPC_REG_IRBNCE (1 << 26)
4876
4877 static void pci_quirk_enable_intel_rp_mpc_acs(struct pci_dev *dev)
4878 {
4879         u32 mpc;
4880
4881         /*
4882          * When enabled, the IRBNCE bit of the MPC register enables the
4883          * equivalent of PCI ACS Source Validation (PCI_ACS_SV), which
4884          * ensures that requester IDs fall within the bus number range
4885          * of the bridge.  Enable if not already.
4886          */
4887         pci_read_config_dword(dev, INTEL_MPC_REG, &mpc);
4888         if (!(mpc & INTEL_MPC_REG_IRBNCE)) {
4889                 dev_info(&dev->dev, "Enabling MPC IRBNCE\n");
4890                 mpc |= INTEL_MPC_REG_IRBNCE;
4891                 pci_write_config_word(dev, INTEL_MPC_REG, mpc);
4892         }
4893 }
4894
4895 static int pci_quirk_enable_intel_pch_acs(struct pci_dev *dev)
4896 {
4897         if (!pci_quirk_intel_pch_acs_match(dev))
4898                 return -ENOTTY;
4899
4900         if (pci_quirk_enable_intel_lpc_acs(dev)) {
4901                 dev_warn(&dev->dev, "Failed to enable Intel PCH ACS quirk\n");
4902                 return 0;
4903         }
4904
4905         pci_quirk_enable_intel_rp_mpc_acs(dev);
4906
4907         dev->dev_flags |= PCI_DEV_FLAGS_ACS_ENABLED_QUIRK;
4908
4909         dev_info(&dev->dev, "Intel PCH root port ACS workaround enabled\n");
4910
4911         return 0;
4912 }
4913
4914 static int pci_quirk_enable_intel_spt_pch_acs(struct pci_dev *dev)
4915 {
4916         int pos;
4917         u32 cap, ctrl;
4918
4919         if (!pci_quirk_intel_spt_pch_acs_match(dev))
4920                 return -ENOTTY;
4921
4922         pos = pci_find_ext_capability(dev, PCI_EXT_CAP_ID_ACS);
4923         if (!pos)
4924                 return -ENOTTY;
4925
4926         pci_read_config_dword(dev, pos + PCI_ACS_CAP, &cap);
4927         pci_read_config_dword(dev, pos + INTEL_SPT_ACS_CTRL, &ctrl);
4928
4929         ctrl |= (cap & PCI_ACS_SV);
4930         ctrl |= (cap & PCI_ACS_RR);
4931         ctrl |= (cap & PCI_ACS_CR);
4932         ctrl |= (cap & PCI_ACS_UF);
4933
4934         pci_write_config_dword(dev, pos + INTEL_SPT_ACS_CTRL, ctrl);
4935
4936         dev_info(&dev->dev, "Intel SPT PCH root port ACS workaround enabled\n");
4937
4938         return 0;
4939 }
4940
4941 static const struct pci_dev_enable_acs {
4942         u16 vendor;
4943         u16 device;
4944         int (*enable_acs)(struct pci_dev *dev);
4945 } pci_dev_enable_acs[] = {
4946         { PCI_VENDOR_ID_INTEL, PCI_ANY_ID, pci_quirk_enable_intel_pch_acs },
4947         { PCI_VENDOR_ID_INTEL, PCI_ANY_ID, pci_quirk_enable_intel_spt_pch_acs },
4948         { 0 }
4949 };
4950
4951 int pci_dev_specific_enable_acs(struct pci_dev *dev)
4952 {
4953         const struct pci_dev_enable_acs *i;
4954         int ret;
4955
4956         for (i = pci_dev_enable_acs; i->enable_acs; i++) {
4957                 if ((i->vendor == dev->vendor ||
4958                      i->vendor == (u16)PCI_ANY_ID) &&
4959                     (i->device == dev->device ||
4960                      i->device == (u16)PCI_ANY_ID)) {
4961                         ret = i->enable_acs(dev);
4962                         if (ret >= 0)
4963                                 return ret;
4964                 }
4965         }
4966
4967         return -ENOTTY;
4968 }
4969
4970 /*
4971  * The PCI capabilities list for Intel DH895xCC VFs (device id 0x0443) with
4972  * QuickAssist Technology (QAT) is prematurely terminated in hardware.  The
4973  * Next Capability pointer in the MSI Capability Structure should point to
4974  * the PCIe Capability Structure but is incorrectly hardwired as 0 terminating
4975  * the list.
4976  */
4977 static void quirk_intel_qat_vf_cap(struct pci_dev *pdev)
4978 {
4979         int pos, i = 0;
4980         u8 next_cap;
4981         u16 reg16, *cap;
4982         struct pci_cap_saved_state *state;
4983
4984         /* Bail if the hardware bug is fixed */
4985         if (pdev->pcie_cap || pci_find_capability(pdev, PCI_CAP_ID_EXP))
4986                 return;
4987
4988         /* Bail if MSI Capability Structure is not found for some reason */
4989         pos = pci_find_capability(pdev, PCI_CAP_ID_MSI);
4990         if (!pos)
4991                 return;
4992
4993         /*
4994          * Bail if Next Capability pointer in the MSI Capability Structure
4995          * is not the expected incorrect 0x00.
4996          */
4997         pci_read_config_byte(pdev, pos + 1, &next_cap);
4998         if (next_cap)
4999                 return;
5000
5001         /*
5002          * PCIe Capability Structure is expected to be at 0x50 and should
5003          * terminate the list (Next Capability pointer is 0x00).  Verify
5004          * Capability Id and Next Capability pointer is as expected.
5005          * Open-code some of set_pcie_port_type() and pci_cfg_space_size_ext()
5006          * to correctly set kernel data structures which have already been
5007          * set incorrectly due to the hardware bug.
5008          */
5009         pos = 0x50;
5010         pci_read_config_word(pdev, pos, &reg16);
5011         if (reg16 == (0x0000 | PCI_CAP_ID_EXP)) {
5012                 u32 status;
5013 #ifndef PCI_EXP_SAVE_REGS
5014 #define PCI_EXP_SAVE_REGS     7
5015 #endif
5016                 int size = PCI_EXP_SAVE_REGS * sizeof(u16);
5017
5018                 pdev->pcie_cap = pos;
5019                 pci_read_config_word(pdev, pos + PCI_EXP_FLAGS, &reg16);
5020                 pdev->pcie_flags_reg = reg16;
5021                 pci_read_config_word(pdev, pos + PCI_EXP_DEVCAP, &reg16);
5022                 pdev->pcie_mpss = reg16 & PCI_EXP_DEVCAP_PAYLOAD;
5023
5024                 pdev->cfg_size = PCI_CFG_SPACE_EXP_SIZE;
5025                 if (pci_read_config_dword(pdev, PCI_CFG_SPACE_SIZE, &status) !=
5026                     PCIBIOS_SUCCESSFUL || (status == 0xffffffff))
5027                         pdev->cfg_size = PCI_CFG_SPACE_SIZE;
5028
5029                 if (pci_find_saved_cap(pdev, PCI_CAP_ID_EXP))
5030                         return;
5031
5032                 /*
5033                  * Save PCIE cap
5034                  */
5035                 state = kzalloc(sizeof(*state) + size, GFP_KERNEL);
5036                 if (!state)
5037                         return;
5038
5039                 state->cap.cap_nr = PCI_CAP_ID_EXP;
5040                 state->cap.cap_extended = 0;
5041                 state->cap.size = size;
5042                 cap = (u16 *)&state->cap.data[0];
5043                 pcie_capability_read_word(pdev, PCI_EXP_DEVCTL, &cap[i++]);
5044                 pcie_capability_read_word(pdev, PCI_EXP_LNKCTL, &cap[i++]);
5045                 pcie_capability_read_word(pdev, PCI_EXP_SLTCTL, &cap[i++]);
5046                 pcie_capability_read_word(pdev, PCI_EXP_RTCTL,  &cap[i++]);
5047                 pcie_capability_read_word(pdev, PCI_EXP_DEVCTL2, &cap[i++]);
5048                 pcie_capability_read_word(pdev, PCI_EXP_LNKCTL2, &cap[i++]);
5049                 pcie_capability_read_word(pdev, PCI_EXP_SLTCTL2, &cap[i++]);
5050                 hlist_add_head(&state->next, &pdev->saved_cap_space);
5051         }
5052 }
5053 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_INTEL, 0x443, quirk_intel_qat_vf_cap);
5054
5055 /*
5056  * FLR may cause the following to devices to hang:
5057  *
5058  * AMD Starship/Matisse HD Audio Controller 0x1487
5059  * AMD Starship USB 3.0 Host Controller 0x148c
5060  * AMD Matisse USB 3.0 Host Controller 0x149c
5061  * Intel 82579LM Gigabit Ethernet Controller 0x1502
5062  * Intel 82579V Gigabit Ethernet Controller 0x1503
5063  *
5064  */
5065 static void quirk_no_flr(struct pci_dev *dev)
5066 {
5067         dev->dev_flags |= PCI_DEV_FLAGS_NO_FLR_RESET;
5068 }
5069 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_AMD, 0x1487, quirk_no_flr);
5070 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_AMD, 0x148c, quirk_no_flr);
5071 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_AMD, 0x149c, quirk_no_flr);
5072 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_AMD, 0x7901, quirk_no_flr);
5073 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_INTEL, 0x1502, quirk_no_flr);
5074 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_INTEL, 0x1503, quirk_no_flr);
5075
5076 static void quirk_no_ext_tags(struct pci_dev *pdev)
5077 {
5078         struct pci_host_bridge *bridge = pci_find_host_bridge(pdev->bus);
5079
5080         if (!bridge)
5081                 return;
5082
5083         bridge->no_ext_tags = 1;
5084         dev_info(&pdev->dev, "disabling Extended Tags (this device can't handle them)\n");
5085
5086         pci_walk_bus(bridge->bus, pci_configure_extended_tags, NULL);
5087 }
5088 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_SERVERWORKS, 0x0132, quirk_no_ext_tags);
5089 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_SERVERWORKS, 0x0140, quirk_no_ext_tags);
5090 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_SERVERWORKS, 0x0141, quirk_no_ext_tags);
5091 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_SERVERWORKS, 0x0142, quirk_no_ext_tags);
5092 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_SERVERWORKS, 0x0144, quirk_no_ext_tags);
5093 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_SERVERWORKS, 0x0420, quirk_no_ext_tags);
5094 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_SERVERWORKS, 0x0422, quirk_no_ext_tags);
5095
5096 #ifdef CONFIG_PCI_ATS
5097 /*
5098  * Some devices have a broken ATS implementation causing IOMMU stalls.
5099  * Don't use ATS for those devices.
5100  */
5101 static void quirk_no_ats(struct pci_dev *pdev)
5102 {
5103         dev_info(&pdev->dev, "disabling ATS (broken on this device)\n");
5104         pdev->ats_cap = 0;
5105 }
5106
5107 /* AMD Stoney platform GPU */
5108 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_ATI, 0x98e4, quirk_no_ats);
5109 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_ATI, 0x6900, quirk_no_ats);
5110 #endif /* CONFIG_PCI_ATS */
5111
5112 /* Freescale PCIe doesn't support MSI in RC mode */
5113 static void quirk_fsl_no_msi(struct pci_dev *pdev)
5114 {
5115         if (pci_pcie_type(pdev) == PCI_EXP_TYPE_ROOT_PORT)
5116                 pdev->no_msi = 1;
5117 }
5118 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_FREESCALE, PCI_ANY_ID, quirk_fsl_no_msi);
5119
5120 /*
5121  * Although not allowed by the spec, some multi-function devices have
5122  * dependencies of one function (consumer) on another (supplier).  For the
5123  * consumer to work in D0, the supplier must also be in D0.  Create a
5124  * device link from the consumer to the supplier to enforce this
5125  * dependency.  Runtime PM is allowed by default on the consumer to prevent
5126  * it from permanently keeping the supplier awake.
5127  */
5128 static void pci_create_device_link(struct pci_dev *pdev, unsigned int consumer,
5129                                    unsigned int supplier, unsigned int class,
5130                                    unsigned int class_shift)
5131 {
5132         struct pci_dev *supplier_pdev;
5133
5134         if (PCI_FUNC(pdev->devfn) != consumer)
5135                 return;
5136
5137         supplier_pdev = pci_get_domain_bus_and_slot(pci_domain_nr(pdev->bus),
5138                                 pdev->bus->number,
5139                                 PCI_DEVFN(PCI_SLOT(pdev->devfn), supplier));
5140         if (!supplier_pdev || (supplier_pdev->class >> class_shift) != class) {
5141                 pci_dev_put(supplier_pdev);
5142                 return;
5143         }
5144
5145         if (device_link_add(&pdev->dev, &supplier_pdev->dev,
5146                             DL_FLAG_STATELESS | DL_FLAG_PM_RUNTIME))
5147                 pci_info(pdev, "D0 power state depends on %s\n",
5148                          pci_name(supplier_pdev));
5149         else
5150                 pci_err(pdev, "Cannot enforce power dependency on %s\n",
5151                         pci_name(supplier_pdev));
5152
5153         pm_runtime_allow(&pdev->dev);
5154         pci_dev_put(supplier_pdev);
5155 }
5156
5157 /*
5158  * Create device link for GPUs with integrated HDA controller for streaming
5159  * audio to attached displays.
5160  */
5161 static void quirk_gpu_hda(struct pci_dev *hda)
5162 {
5163         pci_create_device_link(hda, 1, 0, PCI_BASE_CLASS_DISPLAY, 16);
5164 }
5165 DECLARE_PCI_FIXUP_CLASS_FINAL(PCI_VENDOR_ID_ATI, PCI_ANY_ID,
5166                               PCI_CLASS_MULTIMEDIA_HD_AUDIO, 8, quirk_gpu_hda);
5167 DECLARE_PCI_FIXUP_CLASS_FINAL(PCI_VENDOR_ID_AMD, PCI_ANY_ID,
5168                               PCI_CLASS_MULTIMEDIA_HD_AUDIO, 8, quirk_gpu_hda);
5169 DECLARE_PCI_FIXUP_CLASS_FINAL(PCI_VENDOR_ID_NVIDIA, PCI_ANY_ID,
5170                               PCI_CLASS_MULTIMEDIA_HD_AUDIO, 8, quirk_gpu_hda);