drivers/pci/quirks.c

   1 // SPDX-License-Identifier: GPL-2.0
   2 /*
   3  * This file contains work-arounds for many known PCI hardware bugs.
   4  * Devices present only on certain architectures (host bridges et cetera)
   5  * should be handled in arch-specific code.
   6  *
   7  * Note: any quirks for hotpluggable devices must _NOT_ be declared __init.
   8  *
   9  * Copyright (c) 1999 Martin Mares <mj@ucw.cz>
  10  *
  11  * Init/reset quirks for USB host controllers should be in the USB quirks
  12  * file, where their drivers can use them.
  13  */
  14
  15 #include <linux/bitfield.h>
  16 #include <linux/types.h>
  17 #include <linux/kernel.h>
  18 #include <linux/export.h>
  19 #include <linux/pci.h>
  20 #include <linux/isa-dma.h> /* isa_dma_bridge_buggy */
  21 #include <linux/init.h>
  22 #include <linux/delay.h>
  23 #include <linux/acpi.h>
  24 #include <linux/dmi.h>
  25 #include <linux/ioport.h>
  26 #include <linux/sched.h>
  27 #include <linux/ktime.h>
  28 #include <linux/mm.h>
  29 #include <linux/nvme.h>
  30 #include <linux/platform_data/x86/apple.h>
  31 #include <linux/pm_runtime.h>
  32 #include <linux/suspend.h>
  33 #include <linux/switchtec.h>
  34 #include "pci.h"
  35
  36 static ktime_t fixup_debug_start(struct pci_dev *dev,
  37                                  void (*fn)(struct pci_dev *dev))
  38 {
  39         if (initcall_debug)
  40                 pci_info(dev, "calling  %pS @ %i\n", fn, task_pid_nr(current));
  41
  42         return ktime_get();
  43 }
  44
  45 static void fixup_debug_report(struct pci_dev *dev, ktime_t calltime,
  46                                void (*fn)(struct pci_dev *dev))
  47 {
  48         ktime_t delta, rettime;
  49         unsigned long long duration;
  50
  51         rettime = ktime_get();
  52         delta = ktime_sub(rettime, calltime);
  53         duration = (unsigned long long) ktime_to_ns(delta) >> 10;
  54         if (initcall_debug || duration > 10000)
  55                 pci_info(dev, "%pS took %lld usecs\n", fn, duration);
  56 }
  57
  58 static void pci_do_fixups(struct pci_dev *dev, struct pci_fixup *f,
  59                           struct pci_fixup *end)
  60 {
  61         ktime_t calltime;
  62
  63         for (; f < end; f++)
  64                 if ((f->class == (u32) (dev->class >> f->class_shift) ||
  65                      f->class == (u32) PCI_ANY_ID) &&
  66                     (f->vendor == dev->vendor ||
  67                      f->vendor == (u16) PCI_ANY_ID) &&
  68                     (f->device == dev->device ||
  69                      f->device == (u16) PCI_ANY_ID)) {
  70                         void (*hook)(struct pci_dev *dev);
  71 #ifdef CONFIG_HAVE_ARCH_PREL32_RELOCATIONS
  72                         hook = offset_to_ptr(&f->hook_offset);
  73 #else
  74                         hook = f->hook;
  75 #endif
  76                         calltime = fixup_debug_start(dev, hook);
  77                         hook(dev);
  78                         fixup_debug_report(dev, calltime, hook);
  79                 }
  80 }
  81
  82 extern struct pci_fixup __start_pci_fixups_early[];
  83 extern struct pci_fixup __end_pci_fixups_early[];
  84 extern struct pci_fixup __start_pci_fixups_header[];
  85 extern struct pci_fixup __end_pci_fixups_header[];
  86 extern struct pci_fixup __start_pci_fixups_final[];
  87 extern struct pci_fixup __end_pci_fixups_final[];
  88 extern struct pci_fixup __start_pci_fixups_enable[];
  89 extern struct pci_fixup __end_pci_fixups_enable[];
  90 extern struct pci_fixup __start_pci_fixups_resume[];
  91 extern struct pci_fixup __end_pci_fixups_resume[];
  92 extern struct pci_fixup __start_pci_fixups_resume_early[];
  93 extern struct pci_fixup __end_pci_fixups_resume_early[];
  94 extern struct pci_fixup __start_pci_fixups_suspend[];
  95 extern struct pci_fixup __end_pci_fixups_suspend[];
  96 extern struct pci_fixup __start_pci_fixups_suspend_late[];
  97 extern struct pci_fixup __end_pci_fixups_suspend_late[];
  98
  99 static bool pci_apply_fixup_final_quirks;
 100
 101 void pci_fixup_device(enum pci_fixup_pass pass, struct pci_dev *dev)
 102 {
 103         struct pci_fixup *start, *end;
 104
 105         switch (pass) {
 106         case pci_fixup_early:
 107                 start = __start_pci_fixups_early;
 108                 end = __end_pci_fixups_early;
 109                 break;
 110
 111         case pci_fixup_header:
 112                 start = __start_pci_fixups_header;
 113                 end = __end_pci_fixups_header;
 114                 break;
 115
 116         case pci_fixup_final:
 117                 if (!pci_apply_fixup_final_quirks)
 118                         return;
 119                 start = __start_pci_fixups_final;
 120                 end = __end_pci_fixups_final;
 121                 break;
 122
 123         case pci_fixup_enable:
 124                 start = __start_pci_fixups_enable;
 125                 end = __end_pci_fixups_enable;
 126                 break;
 127
 128         case pci_fixup_resume:
 129                 start = __start_pci_fixups_resume;
 130                 end = __end_pci_fixups_resume;
 131                 break;
 132
 133         case pci_fixup_resume_early:
 134                 start = __start_pci_fixups_resume_early;
 135                 end = __end_pci_fixups_resume_early;
 136                 break;
 137
 138         case pci_fixup_suspend:
 139                 start = __start_pci_fixups_suspend;
 140                 end = __end_pci_fixups_suspend;
 141                 break;
 142
 143         case pci_fixup_suspend_late:
 144                 start = __start_pci_fixups_suspend_late;
 145                 end = __end_pci_fixups_suspend_late;
 146                 break;
 147
 148         default:
 149                 /* stupid compiler warning, you would think with an enum... */
 150                 return;
 151         }
 152         pci_do_fixups(dev, start, end);
 153 }
 154 EXPORT_SYMBOL(pci_fixup_device);
 155
 156 static int __init pci_apply_final_quirks(void)
 157 {
 158         struct pci_dev *dev = NULL;
 159         u8 cls = 0;
 160         u8 tmp;
 161
 162         if (pci_cache_line_size)
 163                 pr_info("PCI: CLS %u bytes\n", pci_cache_line_size << 2);
 164
 165         pci_apply_fixup_final_quirks = true;
 166         for_each_pci_dev(dev) {
 167                 pci_fixup_device(pci_fixup_final, dev);
 168                 /*
 169                  * If arch hasn't set it explicitly yet, use the CLS
 170                  * value shared by all PCI devices.  If there's a
 171                  * mismatch, fall back to the default value.
 172                  */
 173                 if (!pci_cache_line_size) {
 174                         pci_read_config_byte(dev, PCI_CACHE_LINE_SIZE, &tmp);
 175                         if (!cls)
 176                                 cls = tmp;
 177                         if (!tmp || cls == tmp)
 178                                 continue;
 179
 180                         pci_info(dev, "CLS mismatch (%u != %u), using %u bytes\n",
 181                                  cls << 2, tmp << 2,
 182                                  pci_dfl_cache_line_size << 2);
 183                         pci_cache_line_size = pci_dfl_cache_line_size;
 184                 }
 185         }
 186
 187         if (!pci_cache_line_size) {
 188                 pr_info("PCI: CLS %u bytes, default %u\n", cls << 2,
 189                         pci_dfl_cache_line_size << 2);
 190                 pci_cache_line_size = cls ? cls : pci_dfl_cache_line_size;
 191         }
 192
 193         return 0;
 194 }
 195 fs_initcall_sync(pci_apply_final_quirks);
 196
 197 /*
 198  * Decoding should be disabled for a PCI device during BAR sizing to avoid
 199  * conflict. But doing so may cause problems on host bridge and perhaps other
 200  * key system devices. For devices that need to have mmio decoding always-on,
 201  * we need to set the dev->mmio_always_on bit.
 202  */
 203 static void quirk_mmio_always_on(struct pci_dev *dev)
 204 {
 205         dev->mmio_always_on = 1;
 206 }
 207 DECLARE_PCI_FIXUP_CLASS_EARLY(PCI_ANY_ID, PCI_ANY_ID,
 208                                 PCI_CLASS_BRIDGE_HOST, 8, quirk_mmio_always_on);
 209
 210 /*
 211  * The Mellanox Tavor device gives false positive parity errors.  Disable
 212  * parity error reporting.
 213  */
 214 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_MELLANOX, PCI_DEVICE_ID_MELLANOX_TAVOR, pci_disable_parity);
 215 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_MELLANOX, PCI_DEVICE_ID_MELLANOX_TAVOR_BRIDGE, pci_disable_parity);
 216
 217 /*
 218  * Deal with broken BIOSes that neglect to enable passive release,
 219  * which can cause problems in combination with the 82441FX/PPro MTRRs
 220  */
 221 static void quirk_passive_release(struct pci_dev *dev)
 222 {
 223         struct pci_dev *d = NULL;
 224         unsigned char dlc;
 225
 226         /*
 227          * We have to make sure a particular bit is set in the PIIX3
 228          * ISA bridge, so we have to go out and find it.
 229          */
 230         while ((d = pci_get_device(PCI_VENDOR_ID_INTEL, PCI_DEVICE_ID_INTEL_82371SB_0, d))) {
 231                 pci_read_config_byte(d, 0x82, &dlc);
 232                 if (!(dlc & 1<<1)) {
 233                         pci_info(d, "PIIX3: Enabling Passive Release\n");
 234                         dlc |= 1<<1;
 235                         pci_write_config_byte(d, 0x82, dlc);
 236                 }
 237         }
 238 }
 239 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82441,      quirk_passive_release);
 240 DECLARE_PCI_FIXUP_RESUME(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82441,      quirk_passive_release);
 241
 242 #ifdef CONFIG_X86_32
 243 /*
 244  * The VIA VP2/VP3/MVP3 seem to have some 'features'. There may be a
 245  * workaround but VIA don't answer queries. If you happen to have good
 246  * contacts at VIA ask them for me please -- Alan
 247  *
 248  * This appears to be BIOS not version dependent. So presumably there is a
 249  * chipset level fix.
 250  */
 251 static void quirk_isa_dma_hangs(struct pci_dev *dev)
 252 {
 253         if (!isa_dma_bridge_buggy) {
 254                 isa_dma_bridge_buggy = 1;
 255                 pci_info(dev, "Activating ISA DMA hang workarounds\n");
 256         }
 257 }
 258 /*
 259  * It's not totally clear which chipsets are the problematic ones.  We know
 260  * 82C586 and 82C596 variants are affected.
 261  */
 262 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_VIA,      PCI_DEVICE_ID_VIA_82C586_0,     quirk_isa_dma_hangs);
 263 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_VIA,      PCI_DEVICE_ID_VIA_82C596,       quirk_isa_dma_hangs);
 264 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82371SB_0,  quirk_isa_dma_hangs);
 265 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_AL,       PCI_DEVICE_ID_AL_M1533,         quirk_isa_dma_hangs);
 266 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_NEC,      PCI_DEVICE_ID_NEC_CBUS_1,       quirk_isa_dma_hangs);
 267 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_NEC,      PCI_DEVICE_ID_NEC_CBUS_2,       quirk_isa_dma_hangs);
 268 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_NEC,      PCI_DEVICE_ID_NEC_CBUS_3,       quirk_isa_dma_hangs);
 269 #endif
 270
 271 /*
 272  * Intel NM10 "TigerPoint" LPC PM1a_STS.BM_STS must be clear
 273  * for some HT machines to use C4 w/o hanging.
 274  */
 275 static void quirk_tigerpoint_bm_sts(struct pci_dev *dev)
 276 {
 277         u32 pmbase;
 278         u16 pm1a;
 279
 280         pci_read_config_dword(dev, 0x40, &pmbase);
 281         pmbase = pmbase & 0xff80;
 282         pm1a = inw(pmbase);
 283
 284         if (pm1a & 0x10) {
 285                 pci_info(dev, FW_BUG "TigerPoint LPC.BM_STS cleared\n");
 286                 outw(0x10, pmbase);
 287         }
 288 }
 289 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL, PCI_DEVICE_ID_INTEL_TGP_LPC, quirk_tigerpoint_bm_sts);
 290
 291 /* Chipsets where PCI->PCI transfers vanish or hang */
 292 static void quirk_nopcipci(struct pci_dev *dev)
 293 {
 294         if ((pci_pci_problems & PCIPCI_FAIL) == 0) {
 295                 pci_info(dev, "Disabling direct PCI/PCI transfers\n");
 296                 pci_pci_problems |= PCIPCI_FAIL;
 297         }
 298 }
 299 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_SI,       PCI_DEVICE_ID_SI_5597,          quirk_nopcipci);
 300 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_SI,       PCI_DEVICE_ID_SI_496,           quirk_nopcipci);
 301
 302 static void quirk_nopciamd(struct pci_dev *dev)
 303 {
 304         u8 rev;
 305         pci_read_config_byte(dev, 0x08, &rev);
 306         if (rev == 0x13) {
 307                 /* Erratum 24 */
 308                 pci_info(dev, "Chipset erratum: Disabling direct PCI/AGP transfers\n");
 309                 pci_pci_problems |= PCIAGP_FAIL;
 310         }
 311 }
 312 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_AMD,      PCI_DEVICE_ID_AMD_8151_0,       quirk_nopciamd);
 313
 314 /* Triton requires workarounds to be used by the drivers */
 315 static void quirk_triton(struct pci_dev *dev)
 316 {
 317         if ((pci_pci_problems&PCIPCI_TRITON) == 0) {
 318                 pci_info(dev, "Limiting direct PCI/PCI transfers\n");
 319                 pci_pci_problems |= PCIPCI_TRITON;
 320         }
 321 }
 322 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82437,      quirk_triton);
 323 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82437VX,    quirk_triton);
 324 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82439,      quirk_triton);
 325 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82439TX,    quirk_triton);
 326
 327 /*
 328  * VIA Apollo KT133 needs PCI latency patch
 329  * Made according to a Windows driver-based patch by George E. Breese;
 330  * see PCI Latency Adjust on http://www.viahardware.com/download/viatweak.shtm
 331  * Also see http://www.au-ja.org/review-kt133a-1-en.phtml for the info on
 332  * which Mr Breese based his work.
 333  *
 334  * Updated based on further information from the site and also on
 335  * information provided by VIA
 336  */
 337 static void quirk_vialatency(struct pci_dev *dev)
 338 {
 339         struct pci_dev *p;
 340         u8 busarb;
 341
 342         /*
 343          * Ok, we have a potential problem chipset here. Now see if we have
 344          * a buggy southbridge.
 345          */
 346         p = pci_get_device(PCI_VENDOR_ID_VIA, PCI_DEVICE_ID_VIA_82C686, NULL);
 347         if (p != NULL) {
 348
 349                 /*
 350                  * 0x40 - 0x4f == 686B, 0x10 - 0x2f == 686A;
 351                  * thanks Dan Hollis.
 352                  * Check for buggy part revisions
 353                  */
 354                 if (p->revision < 0x40 || p->revision > 0x42)
 355                         goto exit;
 356         } else {
 357                 p = pci_get_device(PCI_VENDOR_ID_VIA, PCI_DEVICE_ID_VIA_8231, NULL);
 358                 if (p == NULL)  /* No problem parts */
 359                         goto exit;
 360
 361                 /* Check for buggy part revisions */
 362                 if (p->revision < 0x10 || p->revision > 0x12)
 363                         goto exit;
 364         }
 365
 366         /*
 367          * Ok we have the problem. Now set the PCI master grant to occur
 368          * every master grant. The apparent bug is that under high PCI load
 369          * (quite common in Linux of course) you can get data loss when the
 370          * CPU is held off the bus for 3 bus master requests.  This happens
 371          * to include the IDE controllers....
 372          *
 373          * VIA only apply this fix when an SB Live! is present but under
 374          * both Linux and Windows this isn't enough, and we have seen
 375          * corruption without SB Live! but with things like 3 UDMA IDE
 376          * controllers. So we ignore that bit of the VIA recommendation..
 377          */
 378         pci_read_config_byte(dev, 0x76, &busarb);
 379
 380         /*
 381          * Set bit 4 and bit 5 of byte 76 to 0x01
 382          * "Master priority rotation on every PCI master grant"
 383          */
 384         busarb &= ~(1<<5);
 385         busarb |= (1<<4);
 386         pci_write_config_byte(dev, 0x76, busarb);
 387         pci_info(dev, "Applying VIA southbridge workaround\n");
 388 exit:
 389         pci_dev_put(p);
 390 }
 391 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_VIA,      PCI_DEVICE_ID_VIA_8363_0,       quirk_vialatency);
 392 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_VIA,      PCI_DEVICE_ID_VIA_8371_1,       quirk_vialatency);
 393 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_VIA,      PCI_DEVICE_ID_VIA_8361,         quirk_vialatency);
 394 /* Must restore this on a resume from RAM */
 395 DECLARE_PCI_FIXUP_RESUME(PCI_VENDOR_ID_VIA,     PCI_DEVICE_ID_VIA_8363_0,       quirk_vialatency);
 396 DECLARE_PCI_FIXUP_RESUME(PCI_VENDOR_ID_VIA,     PCI_DEVICE_ID_VIA_8371_1,       quirk_vialatency);
 397 DECLARE_PCI_FIXUP_RESUME(PCI_VENDOR_ID_VIA,     PCI_DEVICE_ID_VIA_8361,         quirk_vialatency);
 398
 399 /* VIA Apollo VP3 needs ETBF on BT848/878 */
 400 static void quirk_viaetbf(struct pci_dev *dev)
 401 {
 402         if ((pci_pci_problems&PCIPCI_VIAETBF) == 0) {
 403                 pci_info(dev, "Limiting direct PCI/PCI transfers\n");
 404                 pci_pci_problems |= PCIPCI_VIAETBF;
 405         }
 406 }
 407 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_VIA,      PCI_DEVICE_ID_VIA_82C597_0,     quirk_viaetbf);
 408
 409 static void quirk_vsfx(struct pci_dev *dev)
 410 {
 411         if ((pci_pci_problems&PCIPCI_VSFX) == 0) {
 412                 pci_info(dev, "Limiting direct PCI/PCI transfers\n");
 413                 pci_pci_problems |= PCIPCI_VSFX;
 414         }
 415 }
 416 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_VIA,      PCI_DEVICE_ID_VIA_82C576,       quirk_vsfx);
 417
 418 /*
 419  * ALi Magik requires workarounds to be used by the drivers that DMA to AGP
 420  * space. Latency must be set to 0xA and Triton workaround applied too.
 421  * [Info kindly provided by ALi]
 422  */
 423 static void quirk_alimagik(struct pci_dev *dev)
 424 {
 425         if ((pci_pci_problems&PCIPCI_ALIMAGIK) == 0) {
 426                 pci_info(dev, "Limiting direct PCI/PCI transfers\n");
 427                 pci_pci_problems |= PCIPCI_ALIMAGIK|PCIPCI_TRITON;
 428         }
 429 }
 430 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_AL,       PCI_DEVICE_ID_AL_M1647,         quirk_alimagik);
 431 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_AL,       PCI_DEVICE_ID_AL_M1651,         quirk_alimagik);
 432
 433 /* Natoma has some interesting boundary conditions with Zoran stuff at least */
 434 static void quirk_natoma(struct pci_dev *dev)
 435 {
 436         if ((pci_pci_problems&PCIPCI_NATOMA) == 0) {
 437                 pci_info(dev, "Limiting direct PCI/PCI transfers\n");
 438                 pci_pci_problems |= PCIPCI_NATOMA;
 439         }
 440 }
 441 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82441,      quirk_natoma);
 442 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82443LX_0,  quirk_natoma);
 443 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82443LX_1,  quirk_natoma);
 444 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82443BX_0,  quirk_natoma);
 445 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82443BX_1,  quirk_natoma);
 446 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82443BX_2,  quirk_natoma);
 447
 448 /*
 449  * This chip can cause PCI parity errors if config register 0xA0 is read
 450  * while DMAs are occurring.
 451  */
 452 static void quirk_citrine(struct pci_dev *dev)
 453 {
 454         dev->cfg_size = 0xA0;
 455 }
 456 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_IBM,     PCI_DEVICE_ID_IBM_CITRINE,      quirk_citrine);
 457
 458 /*
 459  * This chip can cause bus lockups if config addresses above 0x600
 460  * are read or written.
 461  */
 462 static void quirk_nfp6000(struct pci_dev *dev)
 463 {
 464         dev->cfg_size = 0x600;
 465 }
 466 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_NETRONOME,       PCI_DEVICE_ID_NETRONOME_NFP4000,        quirk_nfp6000);
 467 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_NETRONOME,       PCI_DEVICE_ID_NETRONOME_NFP6000,        quirk_nfp6000);
 468 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_NETRONOME,       PCI_DEVICE_ID_NETRONOME_NFP5000,        quirk_nfp6000);
 469 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_NETRONOME,       PCI_DEVICE_ID_NETRONOME_NFP6000_VF,     quirk_nfp6000);
 470
 471 /*  On IBM Crocodile ipr SAS adapters, expand BAR to system page size */
 472 static void quirk_extend_bar_to_page(struct pci_dev *dev)
 473 {
 474         int i;
 475
 476         for (i = 0; i < PCI_STD_NUM_BARS; i++) {
 477                 struct resource *r = &dev->resource[i];
 478
 479                 if (r->flags & IORESOURCE_MEM && resource_size(r) < PAGE_SIZE) {
 480                         r->end = PAGE_SIZE - 1;
 481                         r->start = 0;
 482                         r->flags |= IORESOURCE_UNSET;
 483                         pci_info(dev, "expanded BAR %d to page size: %pR\n",
 484                                  i, r);
 485                 }
 486         }
 487 }
 488 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_IBM, 0x034a, quirk_extend_bar_to_page);
 489
 490 /*
 491  * S3 868 and 968 chips report region size equal to 32M, but they decode 64M.
 492  * If it's needed, re-allocate the region.
 493  */
 494 static void quirk_s3_64M(struct pci_dev *dev)
 495 {
 496         struct resource *r = &dev->resource[0];
 497
 498         if ((r->start & 0x3ffffff) || r->end != r->start + 0x3ffffff) {
 499                 r->flags |= IORESOURCE_UNSET;
 500                 r->start = 0;
 501                 r->end = 0x3ffffff;
 502         }
 503 }
 504 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_S3,      PCI_DEVICE_ID_S3_868,           quirk_s3_64M);
 505 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_S3,      PCI_DEVICE_ID_S3_968,           quirk_s3_64M);
 506
 507 static void quirk_io(struct pci_dev *dev, int pos, unsigned int size,
 508                      const char *name)
 509 {
 510         u32 region;
 511         struct pci_bus_region bus_region;
 512         struct resource *res = dev->resource + pos;
 513
 514         pci_read_config_dword(dev, PCI_BASE_ADDRESS_0 + (pos << 2), &region);
 515
 516         if (!region)
 517                 return;
 518
 519         res->name = pci_name(dev);
 520         res->flags = region & ~PCI_BASE_ADDRESS_IO_MASK;
 521         res->flags |=
 522                 (IORESOURCE_IO | IORESOURCE_PCI_FIXED | IORESOURCE_SIZEALIGN);
 523         region &= ~(size - 1);
 524
 525         /* Convert from PCI bus to resource space */
 526         bus_region.start = region;
 527         bus_region.end = region + size - 1;
 528         pcibios_bus_to_resource(dev->bus, res, &bus_region);
 529
 530         pci_info(dev, FW_BUG "%s quirk: reg 0x%x: %pR\n",
 531                  name, PCI_BASE_ADDRESS_0 + (pos << 2), res);
 532 }
 533
 534 /*
 535  * Some CS5536 BIOSes (for example, the Soekris NET5501 board w/ comBIOS
 536  * ver. 1.33  20070103) don't set the correct ISA PCI region header info.
 537  * BAR0 should be 8 bytes; instead, it may be set to something like 8k
 538  * (which conflicts w/ BAR1's memory range).
 539  *
 540  * CS553x's ISA PCI BARs may also be read-only (ref:
 541  * https://bugzilla.kernel.org/show_bug.cgi?id=85991 - Comment #4 forward).
 542  */
 543 static void quirk_cs5536_vsa(struct pci_dev *dev)
 544 {
 545         static char *name = "CS5536 ISA bridge";
 546
 547         if (pci_resource_len(dev, 0) != 8) {
 548                 quirk_io(dev, 0,   8, name);    /* SMB */
 549                 quirk_io(dev, 1, 256, name);    /* GPIO */
 550                 quirk_io(dev, 2,  64, name);    /* MFGPT */
 551                 pci_info(dev, "%s bug detected (incorrect header); workaround applied\n",
 552                          name);
 553         }
 554 }
 555 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_AMD, PCI_DEVICE_ID_AMD_CS5536_ISA, quirk_cs5536_vsa);
 556
 557 static void quirk_io_region(struct pci_dev *dev, int port,
 558                             unsigned int size, int nr, const char *name)
 559 {
 560         u16 region;
 561         struct pci_bus_region bus_region;
 562         struct resource *res = dev->resource + nr;
 563
 564         pci_read_config_word(dev, port, &region);
 565         region &= ~(size - 1);
 566
 567         if (!region)
 568                 return;
 569
 570         res->name = pci_name(dev);
 571         res->flags = IORESOURCE_IO;
 572
 573         /* Convert from PCI bus to resource space */
 574         bus_region.start = region;
 575         bus_region.end = region + size - 1;
 576         pcibios_bus_to_resource(dev->bus, res, &bus_region);
 577
 578         if (!pci_claim_resource(dev, nr))
 579                 pci_info(dev, "quirk: %pR claimed by %s\n", res, name);
 580 }
 581
 582 /*
 583  * ATI Northbridge setups MCE the processor if you even read somewhere
 584  * between 0x3b0->0x3bb or read 0x3d3
 585  */
 586 static void quirk_ati_exploding_mce(struct pci_dev *dev)
 587 {
 588         pci_info(dev, "ATI Northbridge, reserving I/O ports 0x3b0 to 0x3bb\n");
 589         /* Mae rhaid i ni beidio ag edrych ar y lleoliadiau I/O hyn */
 590         request_region(0x3b0, 0x0C, "RadeonIGP");
 591         request_region(0x3d3, 0x01, "RadeonIGP");
 592 }
 593 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_ATI,      PCI_DEVICE_ID_ATI_RS100,   quirk_ati_exploding_mce);
 594
 595 /*
 596  * In the AMD NL platform, this device ([1022:7912]) has a class code of
 597  * PCI_CLASS_SERIAL_USB_XHCI (0x0c0330), which means the xhci driver will
 598  * claim it. The same applies on the VanGogh platform device ([1022:163a]).
 599  *
 600  * But the dwc3 driver is a more specific driver for this device, and we'd
 601  * prefer to use it instead of xhci. To prevent xhci from claiming the
 602  * device, change the class code to 0x0c03fe, which the PCI r3.0 spec
 603  * defines as "USB device (not host controller)". The dwc3 driver can then
 604  * claim it based on its Vendor and Device ID.
 605  */
 606 static void quirk_amd_dwc_class(struct pci_dev *pdev)
 607 {
 608         u32 class = pdev->class;
 609
 610         if (class != PCI_CLASS_SERIAL_USB_DEVICE) {
 611                 /* Use "USB Device (not host controller)" class */
 612                 pdev->class = PCI_CLASS_SERIAL_USB_DEVICE;
 613                 pci_info(pdev,
 614                         "PCI class overridden (%#08x -> %#08x) so dwc3 driver can claim this instead of xhci\n",
 615                         class, pdev->class);
 616         }
 617 }
 618 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_AMD, PCI_DEVICE_ID_AMD_NL_USB,
 619                 quirk_amd_dwc_class);
 620 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_AMD, PCI_DEVICE_ID_AMD_VANGOGH_USB,
 621                 quirk_amd_dwc_class);
 622
 623 /*
 624  * Synopsys USB 3.x host HAPS platform has a class code of
 625  * PCI_CLASS_SERIAL_USB_XHCI, and xhci driver can claim it.  However, these
 626  * devices should use dwc3-haps driver.  Change these devices' class code to
 627  * PCI_CLASS_SERIAL_USB_DEVICE to prevent the xhci-pci driver from claiming
 628  * them.
 629  */
 630 static void quirk_synopsys_haps(struct pci_dev *pdev)
 631 {
 632         u32 class = pdev->class;
 633
 634         switch (pdev->device) {
 635         case PCI_DEVICE_ID_SYNOPSYS_HAPSUSB3:
 636         case PCI_DEVICE_ID_SYNOPSYS_HAPSUSB3_AXI:
 637         case PCI_DEVICE_ID_SYNOPSYS_HAPSUSB31:
 638                 pdev->class = PCI_CLASS_SERIAL_USB_DEVICE;
 639                 pci_info(pdev, "PCI class overridden (%#08x -> %#08x) so dwc3 driver can claim this instead of xhci\n",
 640                          class, pdev->class);
 641                 break;
 642         }
 643 }
 644 DECLARE_PCI_FIXUP_CLASS_HEADER(PCI_VENDOR_ID_SYNOPSYS, PCI_ANY_ID,
 645                                PCI_CLASS_SERIAL_USB_XHCI, 0,
 646                                quirk_synopsys_haps);
 647
 648 /*
 649  * Let's make the southbridge information explicit instead of having to
 650  * worry about people probing the ACPI areas, for example.. (Yes, it
 651  * happens, and if you read the wrong ACPI register it will put the machine
 652  * to sleep with no way of waking it up again. Bummer).
 653  *
 654  * ALI M7101: Two IO regions pointed to by words at
 655  *      0xE0 (64 bytes of ACPI registers)
 656  *      0xE2 (32 bytes of SMB registers)
 657  */
 658 static void quirk_ali7101_acpi(struct pci_dev *dev)
 659 {
 660         quirk_io_region(dev, 0xE0, 64, PCI_BRIDGE_RESOURCES, "ali7101 ACPI");
 661         quirk_io_region(dev, 0xE2, 32, PCI_BRIDGE_RESOURCES+1, "ali7101 SMB");
 662 }
 663 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_AL,      PCI_DEVICE_ID_AL_M7101,         quirk_ali7101_acpi);
 664
 665 static void piix4_io_quirk(struct pci_dev *dev, const char *name, unsigned int port, unsigned int enable)
 666 {
 667         u32 devres;
 668         u32 mask, size, base;
 669
 670         pci_read_config_dword(dev, port, &devres);
 671         if ((devres & enable) != enable)
 672                 return;
 673         mask = (devres >> 16) & 15;
 674         base = devres & 0xffff;
 675         size = 16;
 676         for (;;) {
 677                 unsigned int bit = size >> 1;
 678                 if ((bit & mask) == bit)
 679                         break;
 680                 size = bit;
 681         }
 682         /*
 683          * For now we only print it out. Eventually we'll want to
 684          * reserve it (at least if it's in the 0x1000+ range), but
 685          * let's get enough confirmation reports first.
 686          */
 687         base &= -size;
 688         pci_info(dev, "%s PIO at %04x-%04x\n", name, base, base + size - 1);
 689 }
 690
 691 static void piix4_mem_quirk(struct pci_dev *dev, const char *name, unsigned int port, unsigned int enable)
 692 {
 693         u32 devres;
 694         u32 mask, size, base;
 695
 696         pci_read_config_dword(dev, port, &devres);
 697         if ((devres & enable) != enable)
 698                 return;
 699         base = devres & 0xffff0000;
 700         mask = (devres & 0x3f) << 16;
 701         size = 128 << 16;
 702         for (;;) {
 703                 unsigned int bit = size >> 1;
 704                 if ((bit & mask) == bit)
 705                         break;
 706                 size = bit;
 707         }
 708
 709         /*
 710          * For now we only print it out. Eventually we'll want to
 711          * reserve it, but let's get enough confirmation reports first.
 712          */
 713         base &= -size;
 714         pci_info(dev, "%s MMIO at %04x-%04x\n", name, base, base + size - 1);
 715 }
 716
 717 /*
 718  * PIIX4 ACPI: Two IO regions pointed to by longwords at
 719  *      0x40 (64 bytes of ACPI registers)
 720  *      0x90 (16 bytes of SMB registers)
 721  * and a few strange programmable PIIX4 device resources.
 722  */
 723 static void quirk_piix4_acpi(struct pci_dev *dev)
 724 {
 725         u32 res_a;
 726
 727         quirk_io_region(dev, 0x40, 64, PCI_BRIDGE_RESOURCES, "PIIX4 ACPI");
 728         quirk_io_region(dev, 0x90, 16, PCI_BRIDGE_RESOURCES+1, "PIIX4 SMB");
 729
 730         /* Device resource A has enables for some of the other ones */
 731         pci_read_config_dword(dev, 0x5c, &res_a);
 732
 733         piix4_io_quirk(dev, "PIIX4 devres B", 0x60, 3 << 21);
 734         piix4_io_quirk(dev, "PIIX4 devres C", 0x64, 3 << 21);
 735
 736         /* Device resource D is just bitfields for static resources */
 737
 738         /* Device 12 enabled? */
 739         if (res_a & (1 << 29)) {
 740                 piix4_io_quirk(dev, "PIIX4 devres E", 0x68, 1 << 20);
 741                 piix4_mem_quirk(dev, "PIIX4 devres F", 0x6c, 1 << 7);
 742         }
 743         /* Device 13 enabled? */
 744         if (res_a & (1 << 30)) {
 745                 piix4_io_quirk(dev, "PIIX4 devres G", 0x70, 1 << 20);
 746                 piix4_mem_quirk(dev, "PIIX4 devres H", 0x74, 1 << 7);
 747         }
 748         piix4_io_quirk(dev, "PIIX4 devres I", 0x78, 1 << 20);
 749         piix4_io_quirk(dev, "PIIX4 devres J", 0x7c, 1 << 20);
 750 }
 751 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82371AB_3,  quirk_piix4_acpi);
 752 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82443MX_3,  quirk_piix4_acpi);
 753
 754 #define ICH_PMBASE      0x40
 755 #define ICH_ACPI_CNTL   0x44
 756 #define  ICH4_ACPI_EN   0x10
 757 #define  ICH6_ACPI_EN   0x80
 758 #define ICH4_GPIOBASE   0x58
 759 #define ICH4_GPIO_CNTL  0x5c
 760 #define  ICH4_GPIO_EN   0x10
 761 #define ICH6_GPIOBASE   0x48
 762 #define ICH6_GPIO_CNTL  0x4c
 763 #define  ICH6_GPIO_EN   0x10
 764
 765 /*
 766  * ICH4, ICH4-M, ICH5, ICH5-M ACPI: Three IO regions pointed to by longwords at
 767  *      0x40 (128 bytes of ACPI, GPIO & TCO registers)
 768  *      0x58 (64 bytes of GPIO I/O space)
 769  */
 770 static void quirk_ich4_lpc_acpi(struct pci_dev *dev)
 771 {
 772         u8 enable;
 773
 774         /*
 775          * The check for PCIBIOS_MIN_IO is to ensure we won't create a conflict
 776          * with low legacy (and fixed) ports. We don't know the decoding
 777          * priority and can't tell whether the legacy device or the one created
 778          * here is really at that address.  This happens on boards with broken
 779          * BIOSes.
 780          */
 781         pci_read_config_byte(dev, ICH_ACPI_CNTL, &enable);
 782         if (enable & ICH4_ACPI_EN)
 783                 quirk_io_region(dev, ICH_PMBASE, 128, PCI_BRIDGE_RESOURCES,
 784                                  "ICH4 ACPI/GPIO/TCO");
 785
 786         pci_read_config_byte(dev, ICH4_GPIO_CNTL, &enable);
 787         if (enable & ICH4_GPIO_EN)
 788                 quirk_io_region(dev, ICH4_GPIOBASE, 64, PCI_BRIDGE_RESOURCES+1,
 789                                 "ICH4 GPIO");
 790 }
 791 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82801AA_0,         quirk_ich4_lpc_acpi);
 792 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82801AB_0,         quirk_ich4_lpc_acpi);
 793 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82801BA_0,         quirk_ich4_lpc_acpi);
 794 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82801BA_10,        quirk_ich4_lpc_acpi);
 795 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82801CA_0,         quirk_ich4_lpc_acpi);
 796 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82801CA_12,        quirk_ich4_lpc_acpi);
 797 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82801DB_0,         quirk_ich4_lpc_acpi);
 798 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82801DB_12,        quirk_ich4_lpc_acpi);
 799 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82801EB_0,         quirk_ich4_lpc_acpi);
 800 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_ESB_1,             quirk_ich4_lpc_acpi);
 801
 802 static void ich6_lpc_acpi_gpio(struct pci_dev *dev)
 803 {
 804         u8 enable;
 805
 806         pci_read_config_byte(dev, ICH_ACPI_CNTL, &enable);
 807         if (enable & ICH6_ACPI_EN)
 808                 quirk_io_region(dev, ICH_PMBASE, 128, PCI_BRIDGE_RESOURCES,
 809                                  "ICH6 ACPI/GPIO/TCO");
 810
 811         pci_read_config_byte(dev, ICH6_GPIO_CNTL, &enable);
 812         if (enable & ICH6_GPIO_EN)
 813                 quirk_io_region(dev, ICH6_GPIOBASE, 64, PCI_BRIDGE_RESOURCES+1,
 814                                 "ICH6 GPIO");
 815 }
 816
 817 static void ich6_lpc_generic_decode(struct pci_dev *dev, unsigned int reg,
 818                                     const char *name, int dynsize)
 819 {
 820         u32 val;
 821         u32 size, base;
 822
 823         pci_read_config_dword(dev, reg, &val);
 824
 825         /* Enabled? */
 826         if (!(val & 1))
 827                 return;
 828         base = val & 0xfffc;
 829         if (dynsize) {
 830                 /*
 831                  * This is not correct. It is 16, 32 or 64 bytes depending on
 832                  * register D31:F0:ADh bits 5:4.
 833                  *
 834                  * But this gets us at least _part_ of it.
 835                  */
 836                 size = 16;
 837         } else {
 838                 size = 128;
 839         }
 840         base &= ~(size-1);
 841
 842         /*
 843          * Just print it out for now. We should reserve it after more
 844          * debugging.
 845          */
 846         pci_info(dev, "%s PIO at %04x-%04x\n", name, base, base+size-1);
 847 }
 848
 849 static void quirk_ich6_lpc(struct pci_dev *dev)
 850 {
 851         /* Shared ACPI/GPIO decode with all ICH6+ */
 852         ich6_lpc_acpi_gpio(dev);
 853
 854         /* ICH6-specific generic IO decode */
 855         ich6_lpc_generic_decode(dev, 0x84, "LPC Generic IO decode 1", 0);
 856         ich6_lpc_generic_decode(dev, 0x88, "LPC Generic IO decode 2", 1);
 857 }
 858 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_ICH6_0, quirk_ich6_lpc);
 859 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_ICH6_1, quirk_ich6_lpc);
 860
 861 static void ich7_lpc_generic_decode(struct pci_dev *dev, unsigned int reg,
 862                                     const char *name)
 863 {
 864         u32 val;
 865         u32 mask, base;
 866
 867         pci_read_config_dword(dev, reg, &val);
 868
 869         /* Enabled? */
 870         if (!(val & 1))
 871                 return;
 872
 873         /* IO base in bits 15:2, mask in bits 23:18, both are dword-based */
 874         base = val & 0xfffc;
 875         mask = (val >> 16) & 0xfc;
 876         mask |= 3;
 877
 878         /*
 879          * Just print it out for now. We should reserve it after more
 880          * debugging.
 881          */
 882         pci_info(dev, "%s PIO at %04x (mask %04x)\n", name, base, mask);
 883 }
 884
 885 /* ICH7-10 has the same common LPC generic IO decode registers */
 886 static void quirk_ich7_lpc(struct pci_dev *dev)
 887 {
 888         /* We share the common ACPI/GPIO decode with ICH6 */
 889         ich6_lpc_acpi_gpio(dev);
 890
 891         /* And have 4 ICH7+ generic decodes */
 892         ich7_lpc_generic_decode(dev, 0x84, "ICH7 LPC Generic IO decode 1");
 893         ich7_lpc_generic_decode(dev, 0x88, "ICH7 LPC Generic IO decode 2");
 894         ich7_lpc_generic_decode(dev, 0x8c, "ICH7 LPC Generic IO decode 3");
 895         ich7_lpc_generic_decode(dev, 0x90, "ICH7 LPC Generic IO decode 4");
 896 }
 897 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_ICH7_0, quirk_ich7_lpc);
 898 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_ICH7_1, quirk_ich7_lpc);
 899 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_ICH7_31, quirk_ich7_lpc);
 900 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_ICH8_0, quirk_ich7_lpc);
 901 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_ICH8_2, quirk_ich7_lpc);
 902 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_ICH8_3, quirk_ich7_lpc);
 903 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_ICH8_1, quirk_ich7_lpc);
 904 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_ICH8_4, quirk_ich7_lpc);
 905 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_ICH9_2, quirk_ich7_lpc);
 906 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_ICH9_4, quirk_ich7_lpc);
 907 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_ICH9_7, quirk_ich7_lpc);
 908 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_ICH9_8, quirk_ich7_lpc);
 909 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_ICH10_1, quirk_ich7_lpc);
 910
 911 /*
 912  * VIA ACPI: One IO region pointed to by longword at
 913  *      0x48 or 0x20 (256 bytes of ACPI registers)
 914  */
 915 static void quirk_vt82c586_acpi(struct pci_dev *dev)
 916 {
 917         if (dev->revision & 0x10)
 918                 quirk_io_region(dev, 0x48, 256, PCI_BRIDGE_RESOURCES,
 919                                 "vt82c586 ACPI");
 920 }
 921 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_VIA,     PCI_DEVICE_ID_VIA_82C586_3,     quirk_vt82c586_acpi);
 922
 923 /*
 924  * VIA VT82C686 ACPI: Three IO region pointed to by (long)words at
 925  *      0x48 (256 bytes of ACPI registers)
 926  *      0x70 (128 bytes of hardware monitoring register)
 927  *      0x90 (16 bytes of SMB registers)
 928  */
 929 static void quirk_vt82c686_acpi(struct pci_dev *dev)
 930 {
 931         quirk_vt82c586_acpi(dev);
 932
 933         quirk_io_region(dev, 0x70, 128, PCI_BRIDGE_RESOURCES+1,
 934                                  "vt82c686 HW-mon");
 935
 936         quirk_io_region(dev, 0x90, 16, PCI_BRIDGE_RESOURCES+2, "vt82c686 SMB");
 937 }
 938 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_VIA,     PCI_DEVICE_ID_VIA_82C686_4,     quirk_vt82c686_acpi);
 939
 940 /*
 941  * VIA VT8235 ISA Bridge: Two IO regions pointed to by words at
 942  *      0x88 (128 bytes of power management registers)
 943  *      0xd0 (16 bytes of SMB registers)
 944  */
 945 static void quirk_vt8235_acpi(struct pci_dev *dev)
 946 {
 947         quirk_io_region(dev, 0x88, 128, PCI_BRIDGE_RESOURCES, "vt8235 PM");
 948         quirk_io_region(dev, 0xd0, 16, PCI_BRIDGE_RESOURCES+1, "vt8235 SMB");
 949 }
 950 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_VIA,     PCI_DEVICE_ID_VIA_8235, quirk_vt8235_acpi);
 951
 952 /*
 953  * TI XIO2000a PCIe-PCI Bridge erroneously reports it supports fast
 954  * back-to-back: Disable fast back-to-back on the secondary bus segment
 955  */
 956 static void quirk_xio2000a(struct pci_dev *dev)
 957 {
 958         struct pci_dev *pdev;
 959         u16 command;
 960
 961         pci_warn(dev, "TI XIO2000a quirk detected; secondary bus fast back-to-back transfers disabled\n");
 962         list_for_each_entry(pdev, &dev->subordinate->devices, bus_list) {
 963                 pci_read_config_word(pdev, PCI_COMMAND, &command);
 964                 if (command & PCI_COMMAND_FAST_BACK)
 965                         pci_write_config_word(pdev, PCI_COMMAND, command & ~PCI_COMMAND_FAST_BACK);
 966         }
 967 }
 968 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_TI, PCI_DEVICE_ID_TI_XIO2000A,
 969                         quirk_xio2000a);
 970
 971 #ifdef CONFIG_X86_IO_APIC
 972
 973 #include <asm/io_apic.h>
 974
 975 /*
 976  * VIA 686A/B: If an IO-APIC is active, we need to route all on-chip
 977  * devices to the external APIC.
 978  *
 979  * TODO: When we have device-specific interrupt routers, this code will go
 980  * away from quirks.
 981  */
 982 static void quirk_via_ioapic(struct pci_dev *dev)
 983 {
 984         u8 tmp;
 985
 986         if (nr_ioapics < 1)
 987                 tmp = 0;    /* nothing routed to external APIC */
 988         else
 989                 tmp = 0x1f; /* all known bits (4-0) routed to external APIC */
 990
 991         pci_info(dev, "%s VIA external APIC routing\n",
 992                  tmp ? "Enabling" : "Disabling");
 993
 994         /* Offset 0x58: External APIC IRQ output control */
 995         pci_write_config_byte(dev, 0x58, tmp);
 996 }
 997 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_VIA,      PCI_DEVICE_ID_VIA_82C686,       quirk_via_ioapic);
 998 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_VIA,       PCI_DEVICE_ID_VIA_82C686,       quirk_via_ioapic);
 999
1000 /*
1001  * VIA 8237: Some BIOSes don't set the 'Bypass APIC De-Assert Message' Bit.
1002  * This leads to doubled level interrupt rates.
1003  * Set this bit to get rid of cycle wastage.
1004  * Otherwise uncritical.
1005  */
1006 static void quirk_via_vt8237_bypass_apic_deassert(struct pci_dev *dev)
1007 {
1008         u8 misc_control2;
1009 #define BYPASS_APIC_DEASSERT 8
1010
1011         pci_read_config_byte(dev, 0x5B, &misc_control2);
1012         if (!(misc_control2 & BYPASS_APIC_DEASSERT)) {
1013                 pci_info(dev, "Bypassing VIA 8237 APIC De-Assert Message\n");
1014                 pci_write_config_byte(dev, 0x5B, misc_control2|BYPASS_APIC_DEASSERT);
1015         }
1016 }
1017 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_VIA,      PCI_DEVICE_ID_VIA_8237,         quirk_via_vt8237_bypass_apic_deassert);
1018 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_VIA,       PCI_DEVICE_ID_VIA_8237,         quirk_via_vt8237_bypass_apic_deassert);
1019
1020 /*
1021  * The AMD IO-APIC can hang the box when an APIC IRQ is masked.
1022  * We check all revs >= B0 (yet not in the pre production!) as the bug
1023  * is currently marked NoFix
1024  *
1025  * We have multiple reports of hangs with this chipset that went away with
1026  * noapic specified. For the moment we assume it's the erratum. We may be wrong
1027  * of course. However the advice is demonstrably good even if so.
1028  */
1029 static void quirk_amd_ioapic(struct pci_dev *dev)
1030 {
1031         if (dev->revision >= 0x02) {
1032                 pci_warn(dev, "I/O APIC: AMD Erratum #22 may be present. In the event of instability try\n");
1033                 pci_warn(dev, "        : booting with the \"noapic\" option\n");
1034         }
1035 }
1036 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_AMD,      PCI_DEVICE_ID_AMD_VIPER_7410,   quirk_amd_ioapic);
1037 #endif /* CONFIG_X86_IO_APIC */
1038
1039 #if defined(CONFIG_ARM64) && defined(CONFIG_PCI_ATS)
1040
1041 static void quirk_cavium_sriov_rnm_link(struct pci_dev *dev)
1042 {
1043         /* Fix for improper SR-IOV configuration on Cavium cn88xx RNM device */
1044         if (dev->subsystem_device == 0xa118)
1045                 dev->sriov->link = dev->devfn;
1046 }
1047 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_CAVIUM, 0xa018, quirk_cavium_sriov_rnm_link);
1048 #endif
1049
1050 /*
1051  * Some settings of MMRBC can lead to data corruption so block changes.
1052  * See AMD 8131 HyperTransport PCI-X Tunnel Revision Guide
1053  */
1054 static void quirk_amd_8131_mmrbc(struct pci_dev *dev)
1055 {
1056         if (dev->subordinate && dev->revision <= 0x12) {
1057                 pci_info(dev, "AMD8131 rev %x detected; disabling PCI-X MMRBC\n",
1058                          dev->revision);
1059                 dev->subordinate->bus_flags |= PCI_BUS_FLAGS_NO_MMRBC;
1060         }
1061 }
1062 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_AMD, PCI_DEVICE_ID_AMD_8131_BRIDGE, quirk_amd_8131_mmrbc);
1063
1064 /*
1065  * FIXME: it is questionable that quirk_via_acpi() is needed.  It shows up
1066  * as an ISA bridge, and does not support the PCI_INTERRUPT_LINE register
1067  * at all.  Therefore it seems like setting the pci_dev's IRQ to the value
1068  * of the ACPI SCI interrupt is only done for convenience.
1069  *      -jgarzik
1070  */
1071 static void quirk_via_acpi(struct pci_dev *d)
1072 {
1073         u8 irq;
1074
1075         /* VIA ACPI device: SCI IRQ line in PCI config byte 0x42 */
1076         pci_read_config_byte(d, 0x42, &irq);
1077         irq &= 0xf;
1078         if (irq && (irq != 2))
1079                 d->irq = irq;
1080 }
1081 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_VIA,     PCI_DEVICE_ID_VIA_82C586_3,     quirk_via_acpi);
1082 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_VIA,     PCI_DEVICE_ID_VIA_82C686_4,     quirk_via_acpi);
1083
1084 /* VIA bridges which have VLink */
1085 static int via_vlink_dev_lo = -1, via_vlink_dev_hi = 18;
1086
1087 static void quirk_via_bridge(struct pci_dev *dev)
1088 {
1089         /* See what bridge we have and find the device ranges */
1090         switch (dev->device) {
1091         case PCI_DEVICE_ID_VIA_82C686:
1092                 /*
1093                  * The VT82C686 is special; it attaches to PCI and can have
1094                  * any device number. All its subdevices are functions of
1095                  * that single device.
1096                  */
1097                 via_vlink_dev_lo = PCI_SLOT(dev->devfn);
1098                 via_vlink_dev_hi = PCI_SLOT(dev->devfn);
1099                 break;
1100         case PCI_DEVICE_ID_VIA_8237:
1101         case PCI_DEVICE_ID_VIA_8237A:
1102                 via_vlink_dev_lo = 15;
1103                 break;
1104         case PCI_DEVICE_ID_VIA_8235:
1105                 via_vlink_dev_lo = 16;
1106                 break;
1107         case PCI_DEVICE_ID_VIA_8231:
1108         case PCI_DEVICE_ID_VIA_8233_0:
1109         case PCI_DEVICE_ID_VIA_8233A:
1110         case PCI_DEVICE_ID_VIA_8233C_0:
1111                 via_vlink_dev_lo = 17;
1112                 break;
1113         }
1114 }
1115 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_VIA,     PCI_DEVICE_ID_VIA_82C686,       quirk_via_bridge);
1116 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_VIA,     PCI_DEVICE_ID_VIA_8231,         quirk_via_bridge);
1117 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_VIA,     PCI_DEVICE_ID_VIA_8233_0,       quirk_via_bridge);
1118 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_VIA,     PCI_DEVICE_ID_VIA_8233A,        quirk_via_bridge);
1119 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_VIA,     PCI_DEVICE_ID_VIA_8233C_0,      quirk_via_bridge);
1120 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_VIA,     PCI_DEVICE_ID_VIA_8235,         quirk_via_bridge);
1121 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_VIA,     PCI_DEVICE_ID_VIA_8237,         quirk_via_bridge);
1122 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_VIA,     PCI_DEVICE_ID_VIA_8237A,        quirk_via_bridge);
1123
1124 /*
1125  * quirk_via_vlink              -       VIA VLink IRQ number update
1126  * @dev: PCI device
1127  *
1128  * If the device we are dealing with is on a PIC IRQ we need to ensure that
1129  * the IRQ line register which usually is not relevant for PCI cards, is
1130  * actually written so that interrupts get sent to the right place.
1131  *
1132  * We only do this on systems where a VIA south bridge was detected, and
1133  * only for VIA devices on the motherboard (see quirk_via_bridge above).
1134  */
1135 static void quirk_via_vlink(struct pci_dev *dev)
1136 {
1137         u8 irq, new_irq;
1138
1139         /* Check if we have VLink at all */
1140         if (via_vlink_dev_lo == -1)
1141                 return;
1142
1143         new_irq = dev->irq;
1144
1145         /* Don't quirk interrupts outside the legacy IRQ range */
1146         if (!new_irq || new_irq > 15)
1147                 return;
1148
1149         /* Internal device ? */
1150         if (dev->bus->number != 0 || PCI_SLOT(dev->devfn) > via_vlink_dev_hi ||
1151             PCI_SLOT(dev->devfn) < via_vlink_dev_lo)
1152                 return;
1153
1154         /*
1155          * This is an internal VLink device on a PIC interrupt. The BIOS
1156          * ought to have set this but may not have, so we redo it.
1157          */
1158         pci_read_config_byte(dev, PCI_INTERRUPT_LINE, &irq);
1159         if (new_irq != irq) {
1160                 pci_info(dev, "VIA VLink IRQ fixup, from %d to %d\n",
1161                         irq, new_irq);
1162                 udelay(15);     /* unknown if delay really needed */
1163                 pci_write_config_byte(dev, PCI_INTERRUPT_LINE, new_irq);
1164         }
1165 }
1166 DECLARE_PCI_FIXUP_ENABLE(PCI_VENDOR_ID_VIA, PCI_ANY_ID, quirk_via_vlink);
1167
1168 /*
1169  * VIA VT82C598 has its device ID settable and many BIOSes set it to the ID
1170  * of VT82C597 for backward compatibility.  We need to switch it off to be
1171  * able to recognize the real type of the chip.
1172  */
1173 static void quirk_vt82c598_id(struct pci_dev *dev)
1174 {
1175         pci_write_config_byte(dev, 0xfc, 0);
1176         pci_read_config_word(dev, PCI_DEVICE_ID, &dev->device);
1177 }
1178 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_VIA,     PCI_DEVICE_ID_VIA_82C597_0,     quirk_vt82c598_id);
1179
1180 /*
1181  * CardBus controllers have a legacy base address that enables them to
1182  * respond as i82365 pcmcia controllers.  We don't want them to do this
1183  * even if the Linux CardBus driver is not loaded, because the Linux i82365
1184  * driver does not (and should not) handle CardBus.
1185  */
1186 static void quirk_cardbus_legacy(struct pci_dev *dev)
1187 {
1188         pci_write_config_dword(dev, PCI_CB_LEGACY_MODE_BASE, 0);
1189 }
1190 DECLARE_PCI_FIXUP_CLASS_FINAL(PCI_ANY_ID, PCI_ANY_ID,
1191                         PCI_CLASS_BRIDGE_CARDBUS, 8, quirk_cardbus_legacy);
1192 DECLARE_PCI_FIXUP_CLASS_RESUME_EARLY(PCI_ANY_ID, PCI_ANY_ID,
1193                         PCI_CLASS_BRIDGE_CARDBUS, 8, quirk_cardbus_legacy);
1194
1195 /*
1196  * Following the PCI ordering rules is optional on the AMD762. I'm not sure
1197  * what the designers were smoking but let's not inhale...
1198  *
1199  * To be fair to AMD, it follows the spec by default, it's BIOS people who
1200  * turn it off!
1201  */
1202 static void quirk_amd_ordering(struct pci_dev *dev)
1203 {
1204         u32 pcic;
1205         pci_read_config_dword(dev, 0x4C, &pcic);
1206         if ((pcic & 6) != 6) {
1207                 pcic |= 6;
1208                 pci_warn(dev, "BIOS failed to enable PCI standards compliance; fixing this error\n");
1209                 pci_write_config_dword(dev, 0x4C, pcic);
1210                 pci_read_config_dword(dev, 0x84, &pcic);
1211                 pcic |= (1 << 23);      /* Required in this mode */
1212                 pci_write_config_dword(dev, 0x84, pcic);
1213         }
1214 }
1215 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_AMD,      PCI_DEVICE_ID_AMD_FE_GATE_700C, quirk_amd_ordering);
1216 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_AMD,       PCI_DEVICE_ID_AMD_FE_GATE_700C, quirk_amd_ordering);
1217
1218 /*
1219  * DreamWorks-provided workaround for Dunord I-3000 problem
1220  *
1221  * This card decodes and responds to addresses not apparently assigned to
1222  * it.  We force a larger allocation to ensure that nothing gets put too
1223  * close to it.
1224  */
1225 static void quirk_dunord(struct pci_dev *dev)
1226 {
1227         struct resource *r = &dev->resource[1];
1228
1229         r->flags |= IORESOURCE_UNSET;
1230         r->start = 0;
1231         r->end = 0xffffff;
1232 }
1233 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_DUNORD,  PCI_DEVICE_ID_DUNORD_I3000,     quirk_dunord);
1234
1235 /*
1236  * i82380FB mobile docking controller: its PCI-to-PCI bridge is subtractive
1237  * decoding (transparent), and does indicate this in the ProgIf.
1238  * Unfortunately, the ProgIf value is wrong - 0x80 instead of 0x01.
1239  */
1240 static void quirk_transparent_bridge(struct pci_dev *dev)
1241 {
1242         dev->transparent = 1;
1243 }
1244 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82380FB,    quirk_transparent_bridge);
1245 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_TOSHIBA, 0x605,  quirk_transparent_bridge);
1246
1247 /*
1248  * Common misconfiguration of the MediaGX/Geode PCI master that will reduce
1249  * PCI bandwidth from 70MB/s to 25MB/s.  See the GXM/GXLV/GX1 datasheets
1250  * found at http://www.national.com/analog for info on what these bits do.
1251  * <christer@weinigel.se>
1252  */
1253 static void quirk_mediagx_master(struct pci_dev *dev)
1254 {
1255         u8 reg;
1256
1257         pci_read_config_byte(dev, 0x41, &reg);
1258         if (reg & 2) {
1259                 reg &= ~2;
1260                 pci_info(dev, "Fixup for MediaGX/Geode Slave Disconnect Boundary (0x41=0x%02x)\n",
1261                          reg);
1262                 pci_write_config_byte(dev, 0x41, reg);
1263         }
1264 }
1265 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_CYRIX,    PCI_DEVICE_ID_CYRIX_PCI_MASTER, quirk_mediagx_master);
1266 DECLARE_PCI_FIXUP_RESUME(PCI_VENDOR_ID_CYRIX,   PCI_DEVICE_ID_CYRIX_PCI_MASTER, quirk_mediagx_master);
1267
1268 /*
1269  * Ensure C0 rev restreaming is off. This is normally done by the BIOS but
1270  * in the odd case it is not the results are corruption hence the presence
1271  * of a Linux check.
1272  */
1273 static void quirk_disable_pxb(struct pci_dev *pdev)
1274 {
1275         u16 config;
1276
1277         if (pdev->revision != 0x04)             /* Only C0 requires this */
1278                 return;
1279         pci_read_config_word(pdev, 0x40, &config);
1280         if (config & (1<<6)) {
1281                 config &= ~(1<<6);
1282                 pci_write_config_word(pdev, 0x40, config);
1283                 pci_info(pdev, "C0 revision 450NX. Disabling PCI restreaming\n");
1284         }
1285 }
1286 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82454NX,    quirk_disable_pxb);
1287 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_INTEL,     PCI_DEVICE_ID_INTEL_82454NX,    quirk_disable_pxb);
1288
1289 static void quirk_amd_ide_mode(struct pci_dev *pdev)
1290 {
1291         /* set SBX00/Hudson-2 SATA in IDE mode to AHCI mode */
1292         u8 tmp;
1293
1294         pci_read_config_byte(pdev, PCI_CLASS_DEVICE, &tmp);
1295         if (tmp == 0x01) {
1296                 pci_read_config_byte(pdev, 0x40, &tmp);
1297                 pci_write_config_byte(pdev, 0x40, tmp|1);
1298                 pci_write_config_byte(pdev, 0x9, 1);
1299                 pci_write_config_byte(pdev, 0xa, 6);
1300                 pci_write_config_byte(pdev, 0x40, tmp);
1301
1302                 pdev->class = PCI_CLASS_STORAGE_SATA_AHCI;
1303                 pci_info(pdev, "set SATA to AHCI mode\n");
1304         }
1305 }
1306 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_ATI, PCI_DEVICE_ID_ATI_IXP600_SATA, quirk_amd_ide_mode);
1307 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_ATI, PCI_DEVICE_ID_ATI_IXP600_SATA, quirk_amd_ide_mode);
1308 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_ATI, PCI_DEVICE_ID_ATI_IXP700_SATA, quirk_amd_ide_mode);
1309 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_ATI, PCI_DEVICE_ID_ATI_IXP700_SATA, quirk_amd_ide_mode);
1310 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_AMD, PCI_DEVICE_ID_AMD_HUDSON2_SATA_IDE, quirk_amd_ide_mode);
1311 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_AMD, PCI_DEVICE_ID_AMD_HUDSON2_SATA_IDE, quirk_amd_ide_mode);
1312 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_AMD, 0x7900, quirk_amd_ide_mode);
1313 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_AMD, 0x7900, quirk_amd_ide_mode);
1314
1315 /* Serverworks CSB5 IDE does not fully support native mode */
1316 static void quirk_svwks_csb5ide(struct pci_dev *pdev)
1317 {
1318         u8 prog;
1319         pci_read_config_byte(pdev, PCI_CLASS_PROG, &prog);
1320         if (prog & 5) {
1321                 prog &= ~5;
1322                 pdev->class &= ~5;
1323                 pci_write_config_byte(pdev, PCI_CLASS_PROG, prog);
1324                 /* PCI layer will sort out resources */
1325         }
1326 }
1327 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_SERVERWORKS, PCI_DEVICE_ID_SERVERWORKS_CSB5IDE, quirk_svwks_csb5ide);
1328
1329 /* Intel 82801CAM ICH3-M datasheet says IDE modes must be the same */
1330 static void quirk_ide_samemode(struct pci_dev *pdev)
1331 {
1332         u8 prog;
1333
1334         pci_read_config_byte(pdev, PCI_CLASS_PROG, &prog);
1335
1336         if (((prog & 1) && !(prog & 4)) || ((prog & 4) && !(prog & 1))) {
1337                 pci_info(pdev, "IDE mode mismatch; forcing legacy mode\n");
1338                 prog &= ~5;
1339                 pdev->class &= ~5;
1340                 pci_write_config_byte(pdev, PCI_CLASS_PROG, prog);
1341         }
1342 }
1343 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_INTEL, PCI_DEVICE_ID_INTEL_82801CA_10, quirk_ide_samemode);
1344
1345 /* Some ATA devices break if put into D3 */
1346 static void quirk_no_ata_d3(struct pci_dev *pdev)
1347 {
1348         pdev->dev_flags |= PCI_DEV_FLAGS_NO_D3;
1349 }
1350 /* Quirk the legacy ATA devices only. The AHCI ones are ok */
1351 DECLARE_PCI_FIXUP_CLASS_EARLY(PCI_VENDOR_ID_SERVERWORKS, PCI_ANY_ID,
1352                                 PCI_CLASS_STORAGE_IDE, 8, quirk_no_ata_d3);
1353 DECLARE_PCI_FIXUP_CLASS_EARLY(PCI_VENDOR_ID_ATI, PCI_ANY_ID,
1354                                 PCI_CLASS_STORAGE_IDE, 8, quirk_no_ata_d3);
1355 /* ALi loses some register settings that we cannot then restore */
1356 DECLARE_PCI_FIXUP_CLASS_EARLY(PCI_VENDOR_ID_AL, PCI_ANY_ID,
1357                                 PCI_CLASS_STORAGE_IDE, 8, quirk_no_ata_d3);
1358 /* VIA comes back fine but we need to keep it alive or ACPI GTM failures
1359    occur when mode detecting */
1360 DECLARE_PCI_FIXUP_CLASS_EARLY(PCI_VENDOR_ID_VIA, PCI_ANY_ID,
1361                                 PCI_CLASS_STORAGE_IDE, 8, quirk_no_ata_d3);
1362
1363 /*
1364  * This was originally an Alpha-specific thing, but it really fits here.
1365  * The i82375 PCI/EISA bridge appears as non-classified. Fix that.
1366  */
1367 static void quirk_eisa_bridge(struct pci_dev *dev)
1368 {
1369         dev->class = PCI_CLASS_BRIDGE_EISA << 8;
1370 }
1371 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82375,      quirk_eisa_bridge);
1372
1373 /*
1374  * On ASUS P4B boards, the SMBus PCI Device within the ICH2/4 southbridge
1375  * is not activated. The myth is that Asus said that they do not want the
1376  * users to be irritated by just another PCI Device in the Win98 device
1377  * manager. (see the file prog/hotplug/README.p4b in the lm_sensors
1378  * package 2.7.0 for details)
1379  *
1380  * The SMBus PCI Device can be activated by setting a bit in the ICH LPC
1381  * bridge. Unfortunately, this device has no subvendor/subdevice ID. So it
1382  * becomes necessary to do this tweak in two steps -- the chosen trigger
1383  * is either the Host bridge (preferred) or on-board VGA controller.
1384  *
1385  * Note that we used to unhide the SMBus that way on Toshiba laptops
1386  * (Satellite A40 and Tecra M2) but then found that the thermal management
1387  * was done by SMM code, which could cause unsynchronized concurrent
1388  * accesses to the SMBus registers, with potentially bad effects. Thus you
1389  * should be very careful when adding new entries: if SMM is accessing the
1390  * Intel SMBus, this is a very good reason to leave it hidden.
1391  *
1392  * Likewise, many recent laptops use ACPI for thermal management. If the
1393  * ACPI DSDT code accesses the SMBus, then Linux should not access it
1394  * natively, and keeping the SMBus hidden is the right thing to do. If you
1395  * are about to add an entry in the table below, please first disassemble
1396  * the DSDT and double-check that there is no code accessing the SMBus.
1397  */
1398 static int asus_hides_smbus;
1399
1400 static void asus_hides_smbus_hostbridge(struct pci_dev *dev)
1401 {
1402         if (unlikely(dev->subsystem_vendor == PCI_VENDOR_ID_ASUSTEK)) {
1403                 if (dev->device == PCI_DEVICE_ID_INTEL_82845_HB)
1404                         switch (dev->subsystem_device) {
1405                         case 0x8025: /* P4B-LX */
1406                         case 0x8070: /* P4B */
1407                         case 0x8088: /* P4B533 */
1408                         case 0x1626: /* L3C notebook */
1409                                 asus_hides_smbus = 1;
1410                         }
1411                 else if (dev->device == PCI_DEVICE_ID_INTEL_82845G_HB)
1412                         switch (dev->subsystem_device) {
1413                         case 0x80b1: /* P4GE-V */
1414                         case 0x80b2: /* P4PE */
1415                         case 0x8093: /* P4B533-V */
1416                                 asus_hides_smbus = 1;
1417                         }
1418                 else if (dev->device == PCI_DEVICE_ID_INTEL_82850_HB)
1419                         switch (dev->subsystem_device) {
1420                         case 0x8030: /* P4T533 */
1421                                 asus_hides_smbus = 1;
1422                         }
1423                 else if (dev->device == PCI_DEVICE_ID_INTEL_7205_0)
1424                         switch (dev->subsystem_device) {
1425                         case 0x8070: /* P4G8X Deluxe */
1426                                 asus_hides_smbus = 1;
1427                         }
1428                 else if (dev->device == PCI_DEVICE_ID_INTEL_E7501_MCH)
1429                         switch (dev->subsystem_device) {
1430                         case 0x80c9: /* PU-DLS */
1431                                 asus_hides_smbus = 1;
1432                         }
1433                 else if (dev->device == PCI_DEVICE_ID_INTEL_82855GM_HB)
1434                         switch (dev->subsystem_device) {
1435                         case 0x1751: /* M2N notebook */
1436                         case 0x1821: /* M5N notebook */
1437                         case 0x1897: /* A6L notebook */
1438                                 asus_hides_smbus = 1;
1439                         }
1440                 else if (dev->device == PCI_DEVICE_ID_INTEL_82855PM_HB)
1441                         switch (dev->subsystem_device) {
1442                         case 0x184b: /* W1N notebook */
1443                         case 0x186a: /* M6Ne notebook */
1444                                 asus_hides_smbus = 1;
1445                         }
1446                 else if (dev->device == PCI_DEVICE_ID_INTEL_82865_HB)
1447                         switch (dev->subsystem_device) {
1448                         case 0x80f2: /* P4P800-X */
1449                                 asus_hides_smbus = 1;
1450                         }
1451                 else if (dev->device == PCI_DEVICE_ID_INTEL_82915GM_HB)
1452                         switch (dev->subsystem_device) {
1453                         case 0x1882: /* M6V notebook */
1454                         case 0x1977: /* A6VA notebook */
1455                                 asus_hides_smbus = 1;
1456                         }
1457         } else if (unlikely(dev->subsystem_vendor == PCI_VENDOR_ID_HP)) {
1458                 if (dev->device ==  PCI_DEVICE_ID_INTEL_82855PM_HB)
1459                         switch (dev->subsystem_device) {
1460                         case 0x088C: /* HP Compaq nc8000 */
1461                         case 0x0890: /* HP Compaq nc6000 */
1462                                 asus_hides_smbus = 1;
1463                         }
1464                 else if (dev->device == PCI_DEVICE_ID_INTEL_82865_HB)
1465                         switch (dev->subsystem_device) {
1466                         case 0x12bc: /* HP D330L */
1467                         case 0x12bd: /* HP D530 */
1468                         case 0x006a: /* HP Compaq nx9500 */
1469                                 asus_hides_smbus = 1;
1470                         }
1471                 else if (dev->device == PCI_DEVICE_ID_INTEL_82875_HB)
1472                         switch (dev->subsystem_device) {
1473                         case 0x12bf: /* HP xw4100 */
1474                                 asus_hides_smbus = 1;
1475                         }
1476         } else if (unlikely(dev->subsystem_vendor == PCI_VENDOR_ID_SAMSUNG)) {
1477                 if (dev->device ==  PCI_DEVICE_ID_INTEL_82855PM_HB)
1478                         switch (dev->subsystem_device) {
1479                         case 0xC00C: /* Samsung P35 notebook */
1480                                 asus_hides_smbus = 1;
1481                 }
1482         } else if (unlikely(dev->subsystem_vendor == PCI_VENDOR_ID_COMPAQ)) {
1483                 if (dev->device == PCI_DEVICE_ID_INTEL_82855PM_HB)
1484                         switch (dev->subsystem_device) {
1485                         case 0x0058: /* Compaq Evo N620c */
1486                                 asus_hides_smbus = 1;
1487                         }
1488                 else if (dev->device == PCI_DEVICE_ID_INTEL_82810_IG3)
1489                         switch (dev->subsystem_device) {
1490                         case 0xB16C: /* Compaq Deskpro EP 401963-001 (PCA# 010174) */
1491                                 /* Motherboard doesn't have Host bridge
1492                                  * subvendor/subdevice IDs, therefore checking
1493                                  * its on-board VGA controller */
1494                                 asus_hides_smbus = 1;
1495                         }
1496                 else if (dev->device == PCI_DEVICE_ID_INTEL_82801DB_2)
1497                         switch (dev->subsystem_device) {
1498                         case 0x00b8: /* Compaq Evo D510 CMT */
1499                         case 0x00b9: /* Compaq Evo D510 SFF */
1500                         case 0x00ba: /* Compaq Evo D510 USDT */
1501                                 /* Motherboard doesn't have Host bridge
1502                                  * subvendor/subdevice IDs and on-board VGA
1503                                  * controller is disabled if an AGP card is
1504                                  * inserted, therefore checking USB UHCI
1505                                  * Controller #1 */
1506                                 asus_hides_smbus = 1;
1507                         }
1508                 else if (dev->device == PCI_DEVICE_ID_INTEL_82815_CGC)
1509                         switch (dev->subsystem_device) {
1510                         case 0x001A: /* Compaq Deskpro EN SSF P667 815E */
1511                                 /* Motherboard doesn't have host bridge
1512                                  * subvendor/subdevice IDs, therefore checking
1513                                  * its on-board VGA controller */
1514                                 asus_hides_smbus = 1;
1515                         }
1516         }
1517 }
1518 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82845_HB,   asus_hides_smbus_hostbridge);
1519 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82845G_HB,  asus_hides_smbus_hostbridge);
1520 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82850_HB,   asus_hides_smbus_hostbridge);
1521 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82865_HB,   asus_hides_smbus_hostbridge);
1522 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82875_HB,   asus_hides_smbus_hostbridge);
1523 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_7205_0,     asus_hides_smbus_hostbridge);
1524 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_E7501_MCH,  asus_hides_smbus_hostbridge);
1525 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82855PM_HB, asus_hides_smbus_hostbridge);
1526 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82855GM_HB, asus_hides_smbus_hostbridge);
1527 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82915GM_HB, asus_hides_smbus_hostbridge);
1528
1529 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82810_IG3,  asus_hides_smbus_hostbridge);
1530 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82801DB_2,  asus_hides_smbus_hostbridge);
1531 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82815_CGC,  asus_hides_smbus_hostbridge);
1532
1533 static void asus_hides_smbus_lpc(struct pci_dev *dev)
1534 {
1535         u16 val;
1536
1537         if (likely(!asus_hides_smbus))
1538                 return;
1539
1540         pci_read_config_word(dev, 0xF2, &val);
1541         if (val & 0x8) {
1542                 pci_write_config_word(dev, 0xF2, val & (~0x8));
1543                 pci_read_config_word(dev, 0xF2, &val);
1544                 if (val & 0x8)
1545                         pci_info(dev, "i801 SMBus device continues to play 'hide and seek'! 0x%x\n",
1546                                  val);
1547                 else
1548                         pci_info(dev, "Enabled i801 SMBus device\n");
1549         }
1550 }
1551 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82801AA_0,  asus_hides_smbus_lpc);
1552 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82801DB_0,  asus_hides_smbus_lpc);
1553 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82801BA_0,  asus_hides_smbus_lpc);
1554 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82801CA_0,  asus_hides_smbus_lpc);
1555 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82801CA_12, asus_hides_smbus_lpc);
1556 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82801DB_12, asus_hides_smbus_lpc);
1557 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82801EB_0,  asus_hides_smbus_lpc);
1558 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_INTEL,     PCI_DEVICE_ID_INTEL_82801AA_0,  asus_hides_smbus_lpc);
1559 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_INTEL,     PCI_DEVICE_ID_INTEL_82801DB_0,  asus_hides_smbus_lpc);
1560 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_INTEL,     PCI_DEVICE_ID_INTEL_82801BA_0,  asus_hides_smbus_lpc);
1561 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_INTEL,     PCI_DEVICE_ID_INTEL_82801CA_0,  asus_hides_smbus_lpc);
1562 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_INTEL,     PCI_DEVICE_ID_INTEL_82801CA_12, asus_hides_smbus_lpc);
1563 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_INTEL,     PCI_DEVICE_ID_INTEL_82801DB_12, asus_hides_smbus_lpc);
1564 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_INTEL,     PCI_DEVICE_ID_INTEL_82801EB_0,  asus_hides_smbus_lpc);
1565
1566 /* It appears we just have one such device. If not, we have a warning */
1567 static void __iomem *asus_rcba_base;
1568 static void asus_hides_smbus_lpc_ich6_suspend(struct pci_dev *dev)
1569 {
1570         u32 rcba;
1571
1572         if (likely(!asus_hides_smbus))
1573                 return;
1574         WARN_ON(asus_rcba_base);
1575
1576         pci_read_config_dword(dev, 0xF0, &rcba);
1577         /* use bits 31:14, 16 kB aligned */
1578         asus_rcba_base = ioremap(rcba & 0xFFFFC000, 0x4000);
1579         if (asus_rcba_base == NULL)
1580                 return;
1581 }
1582
1583 static void asus_hides_smbus_lpc_ich6_resume_early(struct pci_dev *dev)
1584 {
1585         u32 val;
1586
1587         if (likely(!asus_hides_smbus || !asus_rcba_base))
1588                 return;
1589
1590         /* read the Function Disable register, dword mode only */
1591         val = readl(asus_rcba_base + 0x3418);
1592
1593         /* enable the SMBus device */
1594         writel(val & 0xFFFFFFF7, asus_rcba_base + 0x3418);
1595 }
1596
1597 static void asus_hides_smbus_lpc_ich6_resume(struct pci_dev *dev)
1598 {
1599         if (likely(!asus_hides_smbus || !asus_rcba_base))
1600                 return;
1601
1602         iounmap(asus_rcba_base);
1603         asus_rcba_base = NULL;
1604         pci_info(dev, "Enabled ICH6/i801 SMBus device\n");
1605 }
1606
1607 static void asus_hides_smbus_lpc_ich6(struct pci_dev *dev)
1608 {
1609         asus_hides_smbus_lpc_ich6_suspend(dev);
1610         asus_hides_smbus_lpc_ich6_resume_early(dev);
1611         asus_hides_smbus_lpc_ich6_resume(dev);
1612 }
1613 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_ICH6_1,     asus_hides_smbus_lpc_ich6);
1614 DECLARE_PCI_FIXUP_SUSPEND(PCI_VENDOR_ID_INTEL,  PCI_DEVICE_ID_INTEL_ICH6_1,     asus_hides_smbus_lpc_ich6_suspend);
1615 DECLARE_PCI_FIXUP_RESUME(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_ICH6_1,     asus_hides_smbus_lpc_ich6_resume);
1616 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_INTEL,     PCI_DEVICE_ID_INTEL_ICH6_1,     asus_hides_smbus_lpc_ich6_resume_early);
1617
1618 /* SiS 96x south bridge: BIOS typically hides SMBus device...  */
1619 static void quirk_sis_96x_smbus(struct pci_dev *dev)
1620 {
1621         u8 val = 0;
1622         pci_read_config_byte(dev, 0x77, &val);
1623         if (val & 0x10) {
1624                 pci_info(dev, "Enabling SiS 96x SMBus\n");
1625                 pci_write_config_byte(dev, 0x77, val & ~0x10);
1626         }
1627 }
1628 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_SI,      PCI_DEVICE_ID_SI_961,           quirk_sis_96x_smbus);
1629 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_SI,      PCI_DEVICE_ID_SI_962,           quirk_sis_96x_smbus);
1630 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_SI,      PCI_DEVICE_ID_SI_963,           quirk_sis_96x_smbus);
1631 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_SI,      PCI_DEVICE_ID_SI_LPC,           quirk_sis_96x_smbus);
1632 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_SI,        PCI_DEVICE_ID_SI_961,           quirk_sis_96x_smbus);
1633 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_SI,        PCI_DEVICE_ID_SI_962,           quirk_sis_96x_smbus);
1634 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_SI,        PCI_DEVICE_ID_SI_963,           quirk_sis_96x_smbus);
1635 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_SI,        PCI_DEVICE_ID_SI_LPC,           quirk_sis_96x_smbus);
1636
1637 /*
1638  * ... This is further complicated by the fact that some SiS96x south
1639  * bridges pretend to be 85C503/5513 instead.  In that case see if we
1640  * spotted a compatible north bridge to make sure.
1641  * (pci_find_device() doesn't work yet)
1642  *
1643  * We can also enable the sis96x bit in the discovery register..
1644  */
1645 #define SIS_DETECT_REGISTER 0x40
1646
1647 static void quirk_sis_503(struct pci_dev *dev)
1648 {
1649         u8 reg;
1650         u16 devid;
1651
1652         pci_read_config_byte(dev, SIS_DETECT_REGISTER, &reg);
1653         pci_write_config_byte(dev, SIS_DETECT_REGISTER, reg | (1 << 6));
1654         pci_read_config_word(dev, PCI_DEVICE_ID, &devid);
1655         if (((devid & 0xfff0) != 0x0960) && (devid != 0x0018)) {
1656                 pci_write_config_byte(dev, SIS_DETECT_REGISTER, reg);
1657                 return;
1658         }
1659
1660         /*
1661          * Ok, it now shows up as a 96x.  Run the 96x quirk by hand in case
1662          * it has already been processed.  (Depends on link order, which is
1663          * apparently not guaranteed)
1664          */
1665         dev->device = devid;
1666         quirk_sis_96x_smbus(dev);
1667 }
1668 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_SI,      PCI_DEVICE_ID_SI_503,           quirk_sis_503);
1669 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_SI,        PCI_DEVICE_ID_SI_503,           quirk_sis_503);
1670
1671 /*
1672  * On ASUS A8V and A8V Deluxe boards, the onboard AC97 audio controller
1673  * and MC97 modem controller are disabled when a second PCI soundcard is
1674  * present. This patch, tweaking the VT8237 ISA bridge, enables them.
1675  * -- bjd
1676  */
1677 static void asus_hides_ac97_lpc(struct pci_dev *dev)
1678 {
1679         u8 val;
1680         int asus_hides_ac97 = 0;
1681
1682         if (likely(dev->subsystem_vendor == PCI_VENDOR_ID_ASUSTEK)) {
1683                 if (dev->device == PCI_DEVICE_ID_VIA_8237)
1684                         asus_hides_ac97 = 1;
1685         }
1686
1687         if (!asus_hides_ac97)
1688                 return;
1689
1690         pci_read_config_byte(dev, 0x50, &val);
1691         if (val & 0xc0) {
1692                 pci_write_config_byte(dev, 0x50, val & (~0xc0));
1693                 pci_read_config_byte(dev, 0x50, &val);
1694                 if (val & 0xc0)
1695                         pci_info(dev, "Onboard AC97/MC97 devices continue to play 'hide and seek'! 0x%x\n",
1696                                  val);
1697                 else
1698                         pci_info(dev, "Enabled onboard AC97/MC97 devices\n");
1699         }
1700 }
1701 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_VIA,     PCI_DEVICE_ID_VIA_8237, asus_hides_ac97_lpc);
1702 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_VIA,       PCI_DEVICE_ID_VIA_8237, asus_hides_ac97_lpc);
1703
1704 #if defined(CONFIG_ATA) || defined(CONFIG_ATA_MODULE)
1705
1706 /*
1707  * If we are using libata we can drive this chip properly but must do this
1708  * early on to make the additional device appear during the PCI scanning.
1709  */
1710 static void quirk_jmicron_ata(struct pci_dev *pdev)
1711 {
1712         u32 conf1, conf5, class;
1713         u8 hdr;
1714
1715         /* Only poke fn 0 */
1716         if (PCI_FUNC(pdev->devfn))
1717                 return;
1718
1719         pci_read_config_dword(pdev, 0x40, &conf1);
1720         pci_read_config_dword(pdev, 0x80, &conf5);
1721
1722         conf1 &= ~0x00CFF302; /* Clear bit 1, 8, 9, 12-19, 22, 23 */
1723         conf5 &= ~(1 << 24);  /* Clear bit 24 */
1724
1725         switch (pdev->device) {
1726         case PCI_DEVICE_ID_JMICRON_JMB360: /* SATA single port */
1727         case PCI_DEVICE_ID_JMICRON_JMB362: /* SATA dual ports */
1728         case PCI_DEVICE_ID_JMICRON_JMB364: /* SATA dual ports */
1729                 /* The controller should be in single function ahci mode */
1730                 conf1 |= 0x0002A100; /* Set 8, 13, 15, 17 */
1731                 break;
1732
1733         case PCI_DEVICE_ID_JMICRON_JMB365:
1734         case PCI_DEVICE_ID_JMICRON_JMB366:
1735                 /* Redirect IDE second PATA port to the right spot */
1736                 conf5 |= (1 << 24);
1737                 fallthrough;
1738         case PCI_DEVICE_ID_JMICRON_JMB361:
1739         case PCI_DEVICE_ID_JMICRON_JMB363:
1740         case PCI_DEVICE_ID_JMICRON_JMB369:
1741                 /* Enable dual function mode, AHCI on fn 0, IDE fn1 */
1742                 /* Set the class codes correctly and then direct IDE 0 */
1743                 conf1 |= 0x00C2A1B3; /* Set 0, 1, 4, 5, 7, 8, 13, 15, 17, 22, 23 */
1744                 break;
1745
1746         case PCI_DEVICE_ID_JMICRON_JMB368:
1747                 /* The controller should be in single function IDE mode */
1748                 conf1 |= 0x00C00000; /* Set 22, 23 */
1749                 break;
1750         }
1751
1752         pci_write_config_dword(pdev, 0x40, conf1);
1753         pci_write_config_dword(pdev, 0x80, conf5);
1754
1755         /* Update pdev accordingly */
1756         pci_read_config_byte(pdev, PCI_HEADER_TYPE, &hdr);
1757         pdev->hdr_type = hdr & 0x7f;
1758         pdev->multifunction = !!(hdr & 0x80);
1759
1760         pci_read_config_dword(pdev, PCI_CLASS_REVISION, &class);
1761         pdev->class = class >> 8;
1762 }
1763 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_JMICRON, PCI_DEVICE_ID_JMICRON_JMB360, quirk_jmicron_ata);
1764 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_JMICRON, PCI_DEVICE_ID_JMICRON_JMB361, quirk_jmicron_ata);
1765 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_JMICRON, PCI_DEVICE_ID_JMICRON_JMB362, quirk_jmicron_ata);
1766 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_JMICRON, PCI_DEVICE_ID_JMICRON_JMB363, quirk_jmicron_ata);
1767 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_JMICRON, PCI_DEVICE_ID_JMICRON_JMB364, quirk_jmicron_ata);
1768 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_JMICRON, PCI_DEVICE_ID_JMICRON_JMB365, quirk_jmicron_ata);
1769 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_JMICRON, PCI_DEVICE_ID_JMICRON_JMB366, quirk_jmicron_ata);
1770 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_JMICRON, PCI_DEVICE_ID_JMICRON_JMB368, quirk_jmicron_ata);
1771 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_JMICRON, PCI_DEVICE_ID_JMICRON_JMB369, quirk_jmicron_ata);
1772 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_JMICRON, PCI_DEVICE_ID_JMICRON_JMB360, quirk_jmicron_ata);
1773 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_JMICRON, PCI_DEVICE_ID_JMICRON_JMB361, quirk_jmicron_ata);
1774 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_JMICRON, PCI_DEVICE_ID_JMICRON_JMB362, quirk_jmicron_ata);
1775 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_JMICRON, PCI_DEVICE_ID_JMICRON_JMB363, quirk_jmicron_ata);
1776 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_JMICRON, PCI_DEVICE_ID_JMICRON_JMB364, quirk_jmicron_ata);
1777 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_JMICRON, PCI_DEVICE_ID_JMICRON_JMB365, quirk_jmicron_ata);
1778 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_JMICRON, PCI_DEVICE_ID_JMICRON_JMB366, quirk_jmicron_ata);
1779 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_JMICRON, PCI_DEVICE_ID_JMICRON_JMB368, quirk_jmicron_ata);
1780 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_JMICRON, PCI_DEVICE_ID_JMICRON_JMB369, quirk_jmicron_ata);
1781
1782 #endif
1783
1784 static void quirk_jmicron_async_suspend(struct pci_dev *dev)
1785 {
1786         if (dev->multifunction) {
1787                 device_disable_async_suspend(&dev->dev);
1788                 pci_info(dev, "async suspend disabled to avoid multi-function power-on ordering issue\n");
1789         }
1790 }
1791 DECLARE_PCI_FIXUP_CLASS_FINAL(PCI_VENDOR_ID_JMICRON, PCI_ANY_ID, PCI_CLASS_STORAGE_IDE, 8, quirk_jmicron_async_suspend);
1792 DECLARE_PCI_FIXUP_CLASS_FINAL(PCI_VENDOR_ID_JMICRON, PCI_ANY_ID, PCI_CLASS_STORAGE_SATA_AHCI, 0, quirk_jmicron_async_suspend);
1793 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_JMICRON, 0x2362, quirk_jmicron_async_suspend);
1794 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_JMICRON, 0x236f, quirk_jmicron_async_suspend);
1795
1796 #ifdef CONFIG_X86_IO_APIC
1797 static void quirk_alder_ioapic(struct pci_dev *pdev)
1798 {
1799         int i;
1800
1801         if ((pdev->class >> 8) != 0xff00)
1802                 return;
1803
1804         /*
1805          * The first BAR is the location of the IO-APIC... we must
1806          * not touch this (and it's already covered by the fixmap), so
1807          * forcibly insert it into the resource tree.
1808          */
1809         if (pci_resource_start(pdev, 0) && pci_resource_len(pdev, 0))
1810                 insert_resource(&iomem_resource, &pdev->resource[0]);
1811
1812         /*
1813          * The next five BARs all seem to be rubbish, so just clean
1814          * them out.
1815          */
1816         for (i = 1; i < PCI_STD_NUM_BARS; i++)
1817                 memset(&pdev->resource[i], 0, sizeof(pdev->resource[i]));
1818 }
1819 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_EESSC,      quirk_alder_ioapic);
1820 #endif
1821
1822 static void quirk_no_msi(struct pci_dev *dev)
1823 {
1824         pci_info(dev, "avoiding MSI to work around a hardware defect\n");
1825         dev->no_msi = 1;
1826 }
1827 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_ATI, 0x4386, quirk_no_msi);
1828 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_ATI, 0x4387, quirk_no_msi);
1829 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_ATI, 0x4388, quirk_no_msi);
1830 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_ATI, 0x4389, quirk_no_msi);
1831 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_ATI, 0x438a, quirk_no_msi);
1832 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_ATI, 0x438b, quirk_no_msi);
1833
1834 static void quirk_pcie_mch(struct pci_dev *pdev)
1835 {
1836         pdev->no_msi = 1;
1837 }
1838 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_E7520_MCH,  quirk_pcie_mch);
1839 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_E7320_MCH,  quirk_pcie_mch);
1840 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_E7525_MCH,  quirk_pcie_mch);
1841
1842 DECLARE_PCI_FIXUP_CLASS_FINAL(PCI_VENDOR_ID_HUAWEI, 0x1610, PCI_CLASS_BRIDGE_PCI, 8, quirk_pcie_mch);
1843
1844 /*
1845  * HiSilicon KunPeng920 and KunPeng930 have devices appear as PCI but are
1846  * actually on the AMBA bus. These fake PCI devices can support SVA via
1847  * SMMU stall feature, by setting dma-can-stall for ACPI platforms.
1848  *
1849  * Normally stalling must not be enabled for PCI devices, since it would
1850  * break the PCI requirement for free-flowing writes and may lead to
1851  * deadlock.  We expect PCI devices to support ATS and PRI if they want to
1852  * be fault-tolerant, so there's no ACPI binding to describe anything else,
1853  * even when a "PCI" device turns out to be a regular old SoC device
1854  * dressed up as a RCiEP and normal rules don't apply.
1855  */
1856 static void quirk_huawei_pcie_sva(struct pci_dev *pdev)
1857 {
1858         struct property_entry properties[] = {
1859                 PROPERTY_ENTRY_BOOL("dma-can-stall"),
1860                 {},
1861         };
1862
1863         if (pdev->revision != 0x21 && pdev->revision != 0x30)
1864                 return;
1865
1866         pdev->pasid_no_tlp = 1;
1867
1868         /*
1869          * Set the dma-can-stall property on ACPI platforms. Device tree
1870          * can set it directly.
1871          */
1872         if (!pdev->dev.of_node &&
1873             device_create_managed_software_node(&pdev->dev, properties, NULL))
1874                 pci_warn(pdev, "could not add stall property");
1875 }
1876 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_HUAWEI, 0xa250, quirk_huawei_pcie_sva);
1877 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_HUAWEI, 0xa251, quirk_huawei_pcie_sva);
1878 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_HUAWEI, 0xa255, quirk_huawei_pcie_sva);
1879 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_HUAWEI, 0xa256, quirk_huawei_pcie_sva);
1880 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_HUAWEI, 0xa258, quirk_huawei_pcie_sva);
1881 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_HUAWEI, 0xa259, quirk_huawei_pcie_sva);
1882
1883 /*
1884  * It's possible for the MSI to get corrupted if SHPC and ACPI are used
1885  * together on certain PXH-based systems.
1886  */
1887 static void quirk_pcie_pxh(struct pci_dev *dev)
1888 {
1889         dev->no_msi = 1;
1890         pci_warn(dev, "PXH quirk detected; SHPC device MSI disabled\n");
1891 }
1892 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_PXHD_0,     quirk_pcie_pxh);
1893 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_PXHD_1,     quirk_pcie_pxh);
1894 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_PXH_0,      quirk_pcie_pxh);
1895 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_PXH_1,      quirk_pcie_pxh);
1896 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_PXHV,       quirk_pcie_pxh);
1897
1898 /*
1899  * Some Intel PCI Express chipsets have trouble with downstream device
1900  * power management.
1901  */
1902 static void quirk_intel_pcie_pm(struct pci_dev *dev)
1903 {
1904         pci_pm_d3hot_delay = 120;
1905         dev->no_d1d2 = 1;
1906 }
1907 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    0x25e2, quirk_intel_pcie_pm);
1908 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    0x25e3, quirk_intel_pcie_pm);
1909 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    0x25e4, quirk_intel_pcie_pm);
1910 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    0x25e5, quirk_intel_pcie_pm);
1911 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    0x25e6, quirk_intel_pcie_pm);
1912 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    0x25e7, quirk_intel_pcie_pm);
1913 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    0x25f7, quirk_intel_pcie_pm);
1914 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    0x25f8, quirk_intel_pcie_pm);
1915 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    0x25f9, quirk_intel_pcie_pm);
1916 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    0x25fa, quirk_intel_pcie_pm);
1917 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    0x2601, quirk_intel_pcie_pm);
1918 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    0x2602, quirk_intel_pcie_pm);
1919 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    0x2603, quirk_intel_pcie_pm);
1920 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    0x2604, quirk_intel_pcie_pm);
1921 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    0x2605, quirk_intel_pcie_pm);
1922 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    0x2606, quirk_intel_pcie_pm);
1923 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    0x2607, quirk_intel_pcie_pm);
1924 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    0x2608, quirk_intel_pcie_pm);
1925 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    0x2609, quirk_intel_pcie_pm);
1926 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    0x260a, quirk_intel_pcie_pm);
1927 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    0x260b, quirk_intel_pcie_pm);
1928
1929 static void quirk_d3hot_delay(struct pci_dev *dev, unsigned int delay)
1930 {
1931         if (dev->d3hot_delay >= delay)
1932                 return;
1933
1934         dev->d3hot_delay = delay;
1935         pci_info(dev, "extending delay after power-on from D3hot to %d msec\n",
1936                  dev->d3hot_delay);
1937 }
1938
1939 static void quirk_radeon_pm(struct pci_dev *dev)
1940 {
1941         if (dev->subsystem_vendor == PCI_VENDOR_ID_APPLE &&
1942             dev->subsystem_device == 0x00e2)
1943                 quirk_d3hot_delay(dev, 20);
1944 }
1945 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_ATI, 0x6741, quirk_radeon_pm);
1946
1947 /*
1948  * NVIDIA Ampere-based HDA controllers can wedge the whole device if a bus
1949  * reset is performed too soon after transition to D0, extend d3hot_delay
1950  * to previous effective default for all NVIDIA HDA controllers.
1951  */
1952 static void quirk_nvidia_hda_pm(struct pci_dev *dev)
1953 {
1954         quirk_d3hot_delay(dev, 20);
1955 }
1956 DECLARE_PCI_FIXUP_CLASS_FINAL(PCI_VENDOR_ID_NVIDIA, PCI_ANY_ID,
1957                               PCI_CLASS_MULTIMEDIA_HD_AUDIO, 8,
1958                               quirk_nvidia_hda_pm);
1959
1960 /*
1961  * Ryzen5/7 XHCI controllers fail upon resume from runtime suspend or s2idle.
1962  * https://bugzilla.kernel.org/show_bug.cgi?id=205587
1963  *
1964  * The kernel attempts to transition these devices to D3cold, but that seems
1965  * to be ineffective on the platforms in question; the PCI device appears to
1966  * remain on in D3hot state. The D3hot-to-D0 transition then requires an
1967  * extended delay in order to succeed.
1968  */
1969 static void quirk_ryzen_xhci_d3hot(struct pci_dev *dev)
1970 {
1971         quirk_d3hot_delay(dev, 20);
1972 }
1973 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_AMD, 0x15e0, quirk_ryzen_xhci_d3hot);
1974 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_AMD, 0x15e1, quirk_ryzen_xhci_d3hot);
1975 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_AMD, 0x1639, quirk_ryzen_xhci_d3hot);
1976
1977 #ifdef CONFIG_X86_IO_APIC
1978 static int dmi_disable_ioapicreroute(const struct dmi_system_id *d)
1979 {
1980         noioapicreroute = 1;
1981         pr_info("%s detected: disable boot interrupt reroute\n", d->ident);
1982
1983         return 0;
1984 }
1985
1986 static const struct dmi_system_id boot_interrupt_dmi_table[] = {
1987         /*
1988          * Systems to exclude from boot interrupt reroute quirks
1989          */
1990         {
1991                 .callback = dmi_disable_ioapicreroute,
1992                 .ident = "ASUSTek Computer INC. M2N-LR",
1993                 .matches = {
1994                         DMI_MATCH(DMI_SYS_VENDOR, "ASUSTek Computer INC."),
1995                         DMI_MATCH(DMI_PRODUCT_NAME, "M2N-LR"),
1996                 },
1997         },
1998         {}
1999 };
2000
2001 /*
2002  * Boot interrupts on some chipsets cannot be turned off. For these chipsets,
2003  * remap the original interrupt in the Linux kernel to the boot interrupt, so
2004  * that a PCI device's interrupt handler is installed on the boot interrupt
2005  * line instead.
2006  */
2007 static void quirk_reroute_to_boot_interrupts_intel(struct pci_dev *dev)
2008 {
2009         dmi_check_system(boot_interrupt_dmi_table);
2010         if (noioapicquirk || noioapicreroute)
2011                 return;
2012
2013         dev->irq_reroute_variant = INTEL_IRQ_REROUTE_VARIANT;
2014         pci_info(dev, "rerouting interrupts for [%04x:%04x]\n",
2015                  dev->vendor, dev->device);
2016 }
2017 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_80333_0,    quirk_reroute_to_boot_interrupts_intel);
2018 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_80333_1,    quirk_reroute_to_boot_interrupts_intel);
2019 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_ESB2_0,     quirk_reroute_to_boot_interrupts_intel);
2020 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_PXH_0,      quirk_reroute_to_boot_interrupts_intel);
2021 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_PXH_1,      quirk_reroute_to_boot_interrupts_intel);
2022 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_PXHV,       quirk_reroute_to_boot_interrupts_intel);
2023 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_80332_0,    quirk_reroute_to_boot_interrupts_intel);
2024 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_80332_1,    quirk_reroute_to_boot_interrupts_intel);
2025 DECLARE_PCI_FIXUP_RESUME(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_80333_0,    quirk_reroute_to_boot_interrupts_intel);
2026 DECLARE_PCI_FIXUP_RESUME(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_80333_1,    quirk_reroute_to_boot_interrupts_intel);
2027 DECLARE_PCI_FIXUP_RESUME(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_ESB2_0,     quirk_reroute_to_boot_interrupts_intel);
2028 DECLARE_PCI_FIXUP_RESUME(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_PXH_0,      quirk_reroute_to_boot_interrupts_intel);
2029 DECLARE_PCI_FIXUP_RESUME(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_PXH_1,      quirk_reroute_to_boot_interrupts_intel);
2030 DECLARE_PCI_FIXUP_RESUME(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_PXHV,       quirk_reroute_to_boot_interrupts_intel);
2031 DECLARE_PCI_FIXUP_RESUME(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_80332_0,    quirk_reroute_to_boot_interrupts_intel);
2032 DECLARE_PCI_FIXUP_RESUME(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_80332_1,    quirk_reroute_to_boot_interrupts_intel);
2033
2034 /*
2035  * On some chipsets we can disable the generation of legacy INTx boot
2036  * interrupts.
2037  */
2038
2039 /*
2040  * IO-APIC1 on 6300ESB generates boot interrupts, see Intel order no
2041  * 300641-004US, section 5.7.3.
2042  *
2043  * Core IO on Xeon E5 1600/2600/4600, see Intel order no 326509-003.
2044  * Core IO on Xeon E5 v2, see Intel order no 329188-003.
2045  * Core IO on Xeon E7 v2, see Intel order no 329595-002.
2046  * Core IO on Xeon E5 v3, see Intel order no 330784-003.
2047  * Core IO on Xeon E7 v3, see Intel order no 332315-001US.
2048  * Core IO on Xeon E5 v4, see Intel order no 333810-002US.
2049  * Core IO on Xeon E7 v4, see Intel order no 332315-001US.
2050  * Core IO on Xeon D-1500, see Intel order no 332051-001.
2051  * Core IO on Xeon Scalable, see Intel order no 610950.
2052  */
2053 #define INTEL_6300_IOAPIC_ABAR          0x40    /* Bus 0, Dev 29, Func 5 */
2054 #define INTEL_6300_DISABLE_BOOT_IRQ     (1<<14)
2055
2056 #define INTEL_CIPINTRC_CFG_OFFSET       0x14C   /* Bus 0, Dev 5, Func 0 */
2057 #define INTEL_CIPINTRC_DIS_INTX_ICH     (1<<25)
2058
2059 static void quirk_disable_intel_boot_interrupt(struct pci_dev *dev)
2060 {
2061         u16 pci_config_word;
2062         u32 pci_config_dword;
2063
2064         if (noioapicquirk)
2065                 return;
2066
2067         switch (dev->device) {
2068         case PCI_DEVICE_ID_INTEL_ESB_10:
2069                 pci_read_config_word(dev, INTEL_6300_IOAPIC_ABAR,
2070                                      &pci_config_word);
2071                 pci_config_word |= INTEL_6300_DISABLE_BOOT_IRQ;
2072                 pci_write_config_word(dev, INTEL_6300_IOAPIC_ABAR,
2073                                       pci_config_word);
2074                 break;
2075         case 0x3c28:    /* Xeon E5 1600/2600/4600       */
2076         case 0x0e28:    /* Xeon E5/E7 V2                */
2077         case 0x2f28:    /* Xeon E5/E7 V3,V4             */
2078         case 0x6f28:    /* Xeon D-1500                  */
2079         case 0x2034:    /* Xeon Scalable Family         */
2080                 pci_read_config_dword(dev, INTEL_CIPINTRC_CFG_OFFSET,
2081                                       &pci_config_dword);
2082                 pci_config_dword |= INTEL_CIPINTRC_DIS_INTX_ICH;
2083                 pci_write_config_dword(dev, INTEL_CIPINTRC_CFG_OFFSET,
2084                                        pci_config_dword);
2085                 break;
2086         default:
2087                 return;
2088         }
2089         pci_info(dev, "disabled boot interrupts on device [%04x:%04x]\n",
2090                  dev->vendor, dev->device);
2091 }
2092 /*
2093  * Device 29 Func 5 Device IDs of IO-APIC
2094  * containing ABAR—APIC1 Alternate Base Address Register
2095  */
2096 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_ESB_10,
2097                 quirk_disable_intel_boot_interrupt);
2098 DECLARE_PCI_FIXUP_RESUME(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_ESB_10,
2099                 quirk_disable_intel_boot_interrupt);
2100
2101 /*
2102  * Device 5 Func 0 Device IDs of Core IO modules/hubs
2103  * containing Coherent Interface Protocol Interrupt Control
2104  *
2105  * Device IDs obtained from volume 2 datasheets of commented
2106  * families above.
2107  */
2108 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    0x3c28,
2109                 quirk_disable_intel_boot_interrupt);
2110 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    0x0e28,
2111                 quirk_disable_intel_boot_interrupt);
2112 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    0x2f28,
2113                 quirk_disable_intel_boot_interrupt);
2114 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    0x6f28,
2115                 quirk_disable_intel_boot_interrupt);
2116 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    0x2034,
2117                 quirk_disable_intel_boot_interrupt);
2118 DECLARE_PCI_FIXUP_RESUME(PCI_VENDOR_ID_INTEL,   0x3c28,
2119                 quirk_disable_intel_boot_interrupt);
2120 DECLARE_PCI_FIXUP_RESUME(PCI_VENDOR_ID_INTEL,   0x0e28,
2121                 quirk_disable_intel_boot_interrupt);
2122 DECLARE_PCI_FIXUP_RESUME(PCI_VENDOR_ID_INTEL,   0x2f28,
2123                 quirk_disable_intel_boot_interrupt);
2124 DECLARE_PCI_FIXUP_RESUME(PCI_VENDOR_ID_INTEL,   0x6f28,
2125                 quirk_disable_intel_boot_interrupt);
2126 DECLARE_PCI_FIXUP_RESUME(PCI_VENDOR_ID_INTEL,   0x2034,
2127                 quirk_disable_intel_boot_interrupt);
2128
2129 /* Disable boot interrupts on HT-1000 */
2130 #define BC_HT1000_FEATURE_REG           0x64
2131 #define BC_HT1000_PIC_REGS_ENABLE       (1<<0)
2132 #define BC_HT1000_MAP_IDX               0xC00
2133 #define BC_HT1000_MAP_DATA              0xC01
2134
2135 static void quirk_disable_broadcom_boot_interrupt(struct pci_dev *dev)
2136 {
2137         u32 pci_config_dword;
2138         u8 irq;
2139
2140         if (noioapicquirk)
2141                 return;
2142
2143         pci_read_config_dword(dev, BC_HT1000_FEATURE_REG, &pci_config_dword);
2144         pci_write_config_dword(dev, BC_HT1000_FEATURE_REG, pci_config_dword |
2145                         BC_HT1000_PIC_REGS_ENABLE);
2146
2147         for (irq = 0x10; irq < 0x10 + 32; irq++) {
2148                 outb(irq, BC_HT1000_MAP_IDX);
2149                 outb(0x00, BC_HT1000_MAP_DATA);
2150         }
2151
2152         pci_write_config_dword(dev, BC_HT1000_FEATURE_REG, pci_config_dword);
2153
2154         pci_info(dev, "disabled boot interrupts on device [%04x:%04x]\n",
2155                  dev->vendor, dev->device);
2156 }
2157 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_SERVERWORKS,   PCI_DEVICE_ID_SERVERWORKS_HT1000SB,        quirk_disable_broadcom_boot_interrupt);
2158 DECLARE_PCI_FIXUP_RESUME(PCI_VENDOR_ID_SERVERWORKS,   PCI_DEVICE_ID_SERVERWORKS_HT1000SB,       quirk_disable_broadcom_boot_interrupt);
2159
2160 /* Disable boot interrupts on AMD and ATI chipsets */
2161
2162 /*
2163  * NOIOAMODE needs to be disabled to disable "boot interrupts". For AMD 8131
2164  * rev. A0 and B0, NOIOAMODE needs to be disabled anyway to fix IO-APIC mode
2165  * (due to an erratum).
2166  */
2167 #define AMD_813X_MISC                   0x40
2168 #define AMD_813X_NOIOAMODE              (1<<0)
2169 #define AMD_813X_REV_B1                 0x12
2170 #define AMD_813X_REV_B2                 0x13
2171
2172 static void quirk_disable_amd_813x_boot_interrupt(struct pci_dev *dev)
2173 {
2174         u32 pci_config_dword;
2175
2176         if (noioapicquirk)
2177                 return;
2178         if ((dev->revision == AMD_813X_REV_B1) ||
2179             (dev->revision == AMD_813X_REV_B2))
2180                 return;
2181
2182         pci_read_config_dword(dev, AMD_813X_MISC, &pci_config_dword);
2183         pci_config_dword &= ~AMD_813X_NOIOAMODE;
2184         pci_write_config_dword(dev, AMD_813X_MISC, pci_config_dword);
2185
2186         pci_info(dev, "disabled boot interrupts on device [%04x:%04x]\n",
2187                  dev->vendor, dev->device);
2188 }
2189 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_AMD,      PCI_DEVICE_ID_AMD_8131_BRIDGE,  quirk_disable_amd_813x_boot_interrupt);
2190 DECLARE_PCI_FIXUP_RESUME(PCI_VENDOR_ID_AMD,     PCI_DEVICE_ID_AMD_8131_BRIDGE,  quirk_disable_amd_813x_boot_interrupt);
2191 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_AMD,      PCI_DEVICE_ID_AMD_8132_BRIDGE,  quirk_disable_amd_813x_boot_interrupt);
2192 DECLARE_PCI_FIXUP_RESUME(PCI_VENDOR_ID_AMD,     PCI_DEVICE_ID_AMD_8132_BRIDGE,  quirk_disable_amd_813x_boot_interrupt);
2193
2194 #define AMD_8111_PCI_IRQ_ROUTING        0x56
2195
2196 static void quirk_disable_amd_8111_boot_interrupt(struct pci_dev *dev)
2197 {
2198         u16 pci_config_word;
2199
2200         if (noioapicquirk)
2201                 return;
2202
2203         pci_read_config_word(dev, AMD_8111_PCI_IRQ_ROUTING, &pci_config_word);
2204         if (!pci_config_word) {
2205                 pci_info(dev, "boot interrupts on device [%04x:%04x] already disabled\n",
2206                          dev->vendor, dev->device);
2207                 return;
2208         }
2209         pci_write_config_word(dev, AMD_8111_PCI_IRQ_ROUTING, 0);
2210         pci_info(dev, "disabled boot interrupts on device [%04x:%04x]\n",
2211                  dev->vendor, dev->device);
2212 }
2213 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_AMD,   PCI_DEVICE_ID_AMD_8111_SMBUS,      quirk_disable_amd_8111_boot_interrupt);
2214 DECLARE_PCI_FIXUP_RESUME(PCI_VENDOR_ID_AMD,   PCI_DEVICE_ID_AMD_8111_SMBUS,     quirk_disable_amd_8111_boot_interrupt);
2215 #endif /* CONFIG_X86_IO_APIC */
2216
2217 /*
2218  * Toshiba TC86C001 IDE controller reports the standard 8-byte BAR0 size
2219  * but the PIO transfers won't work if BAR0 falls at the odd 8 bytes.
2220  * Re-allocate the region if needed...
2221  */
2222 static void quirk_tc86c001_ide(struct pci_dev *dev)
2223 {
2224         struct resource *r = &dev->resource[0];
2225
2226         if (r->start & 0x8) {
2227                 r->flags |= IORESOURCE_UNSET;
2228                 r->start = 0;
2229                 r->end = 0xf;
2230         }
2231 }
2232 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_TOSHIBA_2,
2233                          PCI_DEVICE_ID_TOSHIBA_TC86C001_IDE,
2234                          quirk_tc86c001_ide);
2235
2236 /*
2237  * PLX PCI 9050 PCI Target bridge controller has an erratum that prevents the
2238  * local configuration registers accessible via BAR0 (memory) or BAR1 (i/o)
2239  * being read correctly if bit 7 of the base address is set.
2240  * The BAR0 or BAR1 region may be disabled (size 0) or enabled (size 128).
2241  * Re-allocate the regions to a 256-byte boundary if necessary.
2242  */
2243 static void quirk_plx_pci9050(struct pci_dev *dev)
2244 {
2245         unsigned int bar;
2246
2247         /* Fixed in revision 2 (PCI 9052). */
2248         if (dev->revision >= 2)
2249                 return;
2250         for (bar = 0; bar <= 1; bar++)
2251                 if (pci_resource_len(dev, bar) == 0x80 &&
2252                     (pci_resource_start(dev, bar) & 0x80)) {
2253                         struct resource *r = &dev->resource[bar];
2254                         pci_info(dev, "Re-allocating PLX PCI 9050 BAR %u to length 256 to avoid bit 7 bug\n",
2255                                  bar);
2256                         r->flags |= IORESOURCE_UNSET;
2257                         r->start = 0;
2258                         r->end = 0xff;
2259                 }
2260 }
2261 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_PLX, PCI_DEVICE_ID_PLX_9050,
2262                          quirk_plx_pci9050);
2263 /*
2264  * The following Meilhaus (vendor ID 0x1402) device IDs (amongst others)
2265  * may be using the PLX PCI 9050: 0x0630, 0x0940, 0x0950, 0x0960, 0x100b,
2266  * 0x1400, 0x140a, 0x140b, 0x14e0, 0x14ea, 0x14eb, 0x1604, 0x1608, 0x160c,
2267  * 0x168f, 0x2000, 0x2600, 0x3000, 0x810a, 0x810b.
2268  *
2269  * Currently, device IDs 0x2000 and 0x2600 are used by the Comedi "me_daq"
2270  * driver.
2271  */
2272 DECLARE_PCI_FIXUP_HEADER(0x1402, 0x2000, quirk_plx_pci9050);
2273 DECLARE_PCI_FIXUP_HEADER(0x1402, 0x2600, quirk_plx_pci9050);
2274
2275 static void quirk_netmos(struct pci_dev *dev)
2276 {
2277         unsigned int num_parallel = (dev->subsystem_device & 0xf0) >> 4;
2278         unsigned int num_serial = dev->subsystem_device & 0xf;
2279
2280         /*
2281          * These Netmos parts are multiport serial devices with optional
2282          * parallel ports.  Even when parallel ports are present, they
2283          * are identified as class SERIAL, which means the serial driver
2284          * will claim them.  To prevent this, mark them as class OTHER.
2285          * These combo devices should be claimed by parport_serial.
2286          *
2287          * The subdevice ID is of the form 0x00PS, where <P> is the number
2288          * of parallel ports and <S> is the number of serial ports.
2289          */
2290         switch (dev->device) {
2291         case PCI_DEVICE_ID_NETMOS_9835:
2292                 /* Well, this rule doesn't hold for the following 9835 device */
2293                 if (dev->subsystem_vendor == PCI_VENDOR_ID_IBM &&
2294                                 dev->subsystem_device == 0x0299)
2295                         return;
2296                 fallthrough;
2297         case PCI_DEVICE_ID_NETMOS_9735:
2298         case PCI_DEVICE_ID_NETMOS_9745:
2299         case PCI_DEVICE_ID_NETMOS_9845:
2300         case PCI_DEVICE_ID_NETMOS_9855:
2301                 if (num_parallel) {
2302                         pci_info(dev, "Netmos %04x (%u parallel, %u serial); changing class SERIAL to OTHER (use parport_serial)\n",
2303                                 dev->device, num_parallel, num_serial);
2304                         dev->class = (PCI_CLASS_COMMUNICATION_OTHER << 8) |
2305                             (dev->class & 0xff);
2306                 }
2307         }
2308 }
2309 DECLARE_PCI_FIXUP_CLASS_HEADER(PCI_VENDOR_ID_NETMOS, PCI_ANY_ID,
2310                          PCI_CLASS_COMMUNICATION_SERIAL, 8, quirk_netmos);
2311
2312 static void quirk_e100_interrupt(struct pci_dev *dev)
2313 {
2314         u16 command, pmcsr;
2315         u8 __iomem *csr;
2316         u8 cmd_hi;
2317
2318         switch (dev->device) {
2319         /* PCI IDs taken from drivers/net/e100.c */
2320         case 0x1029:
2321         case 0x1030 ... 0x1034:
2322         case 0x1038 ... 0x103E:
2323         case 0x1050 ... 0x1057:
2324         case 0x1059:
2325         case 0x1064 ... 0x106B:
2326         case 0x1091 ... 0x1095:
2327         case 0x1209:
2328         case 0x1229:
2329         case 0x2449:
2330         case 0x2459:
2331         case 0x245D:
2332         case 0x27DC:
2333                 break;
2334         default:
2335                 return;
2336         }
2337
2338         /*
2339          * Some firmware hands off the e100 with interrupts enabled,
2340          * which can cause a flood of interrupts if packets are
2341          * received before the driver attaches to the device.  So
2342          * disable all e100 interrupts here.  The driver will
2343          * re-enable them when it's ready.
2344          */
2345         pci_read_config_word(dev, PCI_COMMAND, &command);
2346
2347         if (!(command & PCI_COMMAND_MEMORY) || !pci_resource_start(dev, 0))
2348                 return;
2349
2350         /*
2351          * Check that the device is in the D0 power state. If it's not,
2352          * there is no point to look any further.
2353          */
2354         if (dev->pm_cap) {
2355                 pci_read_config_word(dev, dev->pm_cap + PCI_PM_CTRL, &pmcsr);
2356                 if ((pmcsr & PCI_PM_CTRL_STATE_MASK) != PCI_D0)
2357                         return;
2358         }
2359
2360         /* Convert from PCI bus to resource space.  */
2361         csr = ioremap(pci_resource_start(dev, 0), 8);
2362         if (!csr) {
2363                 pci_warn(dev, "Can't map e100 registers\n");
2364                 return;
2365         }
2366
2367         cmd_hi = readb(csr + 3);
2368         if (cmd_hi == 0) {
2369                 pci_warn(dev, "Firmware left e100 interrupts enabled; disabling\n");
2370                 writeb(1, csr + 3);
2371         }
2372
2373         iounmap(csr);
2374 }
2375 DECLARE_PCI_FIXUP_CLASS_FINAL(PCI_VENDOR_ID_INTEL, PCI_ANY_ID,
2376                         PCI_CLASS_NETWORK_ETHERNET, 8, quirk_e100_interrupt);
2377
2378 /*
2379  * The 82575 and 82598 may experience data corruption issues when transitioning
2380  * out of L0S.  To prevent this we need to disable L0S on the PCIe link.
2381  */
2382 static void quirk_disable_aspm_l0s(struct pci_dev *dev)
2383 {
2384         pci_info(dev, "Disabling L0s\n");
2385         pci_disable_link_state(dev, PCIE_LINK_STATE_L0S);
2386 }
2387 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x10a7, quirk_disable_aspm_l0s);
2388 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x10a9, quirk_disable_aspm_l0s);
2389 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x10b6, quirk_disable_aspm_l0s);
2390 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x10c6, quirk_disable_aspm_l0s);
2391 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x10c7, quirk_disable_aspm_l0s);
2392 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x10c8, quirk_disable_aspm_l0s);
2393 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x10d6, quirk_disable_aspm_l0s);
2394 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x10db, quirk_disable_aspm_l0s);
2395 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x10dd, quirk_disable_aspm_l0s);
2396 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x10e1, quirk_disable_aspm_l0s);
2397 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x10ec, quirk_disable_aspm_l0s);
2398 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x10f1, quirk_disable_aspm_l0s);
2399 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x10f4, quirk_disable_aspm_l0s);
2400 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x1508, quirk_disable_aspm_l0s);
2401
2402 static void quirk_disable_aspm_l0s_l1(struct pci_dev *dev)
2403 {
2404         pci_info(dev, "Disabling ASPM L0s/L1\n");
2405         pci_disable_link_state(dev, PCIE_LINK_STATE_L0S | PCIE_LINK_STATE_L1);
2406 }
2407
2408 /*
2409  * ASM1083/1085 PCIe-PCI bridge devices cause AER timeout errors on the
2410  * upstream PCIe root port when ASPM is enabled. At least L0s mode is affected;
2411  * disable both L0s and L1 for now to be safe.
2412  */
2413 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_ASMEDIA, 0x1080, quirk_disable_aspm_l0s_l1);
2414
2415 /*
2416  * Some Pericom PCIe-to-PCI bridges in reverse mode need the PCIe Retrain
2417  * Link bit cleared after starting the link retrain process to allow this
2418  * process to finish.
2419  *
2420  * Affected devices: PI7C9X110, PI7C9X111SL, PI7C9X130.  See also the
2421  * Pericom Errata Sheet PI7C9X111SLB_errata_rev1.2_102711.pdf.
2422  */
2423 static void quirk_enable_clear_retrain_link(struct pci_dev *dev)
2424 {
2425         dev->clear_retrain_link = 1;
2426         pci_info(dev, "Enable PCIe Retrain Link quirk\n");
2427 }
2428 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_PERICOM, 0xe110, quirk_enable_clear_retrain_link);
2429 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_PERICOM, 0xe111, quirk_enable_clear_retrain_link);
2430 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_PERICOM, 0xe130, quirk_enable_clear_retrain_link);
2431
2432 static void fixup_rev1_53c810(struct pci_dev *dev)
2433 {
2434         u32 class = dev->class;
2435
2436         /*
2437          * rev 1 ncr53c810 chips don't set the class at all which means
2438          * they don't get their resources remapped. Fix that here.
2439          */
2440         if (class)
2441                 return;
2442
2443         dev->class = PCI_CLASS_STORAGE_SCSI << 8;
2444         pci_info(dev, "NCR 53c810 rev 1 PCI class overridden (%#08x -> %#08x)\n",
2445                  class, dev->class);
2446 }
2447 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_NCR, PCI_DEVICE_ID_NCR_53C810, fixup_rev1_53c810);
2448
2449 /* Enable 1k I/O space granularity on the Intel P64H2 */
2450 static void quirk_p64h2_1k_io(struct pci_dev *dev)
2451 {
2452         u16 en1k;
2453
2454         pci_read_config_word(dev, 0x40, &en1k);
2455
2456         if (en1k & 0x200) {
2457                 pci_info(dev, "Enable I/O Space to 1KB granularity\n");
2458                 dev->io_window_1k = 1;
2459         }
2460 }
2461 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL, 0x1460, quirk_p64h2_1k_io);
2462
2463 /*
2464  * Under some circumstances, AER is not linked with extended capabilities.
2465  * Force it to be linked by setting the corresponding control bit in the
2466  * config space.
2467  */
2468 static void quirk_nvidia_ck804_pcie_aer_ext_cap(struct pci_dev *dev)
2469 {
2470         uint8_t b;
2471
2472         if (pci_read_config_byte(dev, 0xf41, &b) == 0) {
2473                 if (!(b & 0x20)) {
2474                         pci_write_config_byte(dev, 0xf41, b | 0x20);
2475                         pci_info(dev, "Linking AER extended capability\n");
2476                 }
2477         }
2478 }
2479 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_NVIDIA,  PCI_DEVICE_ID_NVIDIA_CK804_PCIE,
2480                         quirk_nvidia_ck804_pcie_aer_ext_cap);
2481 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_NVIDIA,  PCI_DEVICE_ID_NVIDIA_CK804_PCIE,
2482                         quirk_nvidia_ck804_pcie_aer_ext_cap);
2483
2484 static void quirk_via_cx700_pci_parking_caching(struct pci_dev *dev)
2485 {
2486         /*
2487          * Disable PCI Bus Parking and PCI Master read caching on CX700
2488          * which causes unspecified timing errors with a VT6212L on the PCI
2489          * bus leading to USB2.0 packet loss.
2490          *
2491          * This quirk is only enabled if a second (on the external PCI bus)
2492          * VT6212L is found -- the CX700 core itself also contains a USB
2493          * host controller with the same PCI ID as the VT6212L.
2494          */
2495
2496         /* Count VT6212L instances */
2497         struct pci_dev *p = pci_get_device(PCI_VENDOR_ID_VIA,
2498                 PCI_DEVICE_ID_VIA_8235_USB_2, NULL);
2499         uint8_t b;
2500
2501         /*
2502          * p should contain the first (internal) VT6212L -- see if we have
2503          * an external one by searching again.
2504          */
2505         p = pci_get_device(PCI_VENDOR_ID_VIA, PCI_DEVICE_ID_VIA_8235_USB_2, p);
2506         if (!p)
2507                 return;
2508         pci_dev_put(p);
2509
2510         if (pci_read_config_byte(dev, 0x76, &b) == 0) {
2511                 if (b & 0x40) {
2512                         /* Turn off PCI Bus Parking */
2513                         pci_write_config_byte(dev, 0x76, b ^ 0x40);
2514
2515                         pci_info(dev, "Disabling VIA CX700 PCI parking\n");
2516                 }
2517         }
2518
2519         if (pci_read_config_byte(dev, 0x72, &b) == 0) {
2520                 if (b != 0) {
2521                         /* Turn off PCI Master read caching */
2522                         pci_write_config_byte(dev, 0x72, 0x0);
2523
2524                         /* Set PCI Master Bus time-out to "1x16 PCLK" */
2525                         pci_write_config_byte(dev, 0x75, 0x1);
2526
2527                         /* Disable "Read FIFO Timer" */
2528                         pci_write_config_byte(dev, 0x77, 0x0);
2529
2530                         pci_info(dev, "Disabling VIA CX700 PCI caching\n");
2531                 }
2532         }
2533 }
2534 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_VIA, 0x324e, quirk_via_cx700_pci_parking_caching);
2535
2536 static void quirk_brcm_5719_limit_mrrs(struct pci_dev *dev)
2537 {
2538         u32 rev;
2539
2540         pci_read_config_dword(dev, 0xf4, &rev);
2541
2542         /* Only CAP the MRRS if the device is a 5719 A0 */
2543         if (rev == 0x05719000) {
2544                 int readrq = pcie_get_readrq(dev);
2545                 if (readrq > 2048)
2546                         pcie_set_readrq(dev, 2048);
2547         }
2548 }
2549 DECLARE_PCI_FIXUP_ENABLE(PCI_VENDOR_ID_BROADCOM,
2550                          PCI_DEVICE_ID_TIGON3_5719,
2551                          quirk_brcm_5719_limit_mrrs);
2552
2553 /*
2554  * Originally in EDAC sources for i82875P: Intel tells BIOS developers to
2555  * hide device 6 which configures the overflow device access containing the
2556  * DRBs - this is where we expose device 6.
2557  * http://www.x86-secret.com/articles/tweak/pat/patsecrets-2.htm
2558  */
2559 static void quirk_unhide_mch_dev6(struct pci_dev *dev)
2560 {
2561         u8 reg;
2562
2563         if (pci_read_config_byte(dev, 0xF4, &reg) == 0 && !(reg & 0x02)) {
2564                 pci_info(dev, "Enabling MCH 'Overflow' Device\n");
2565                 pci_write_config_byte(dev, 0xF4, reg | 0x02);
2566         }
2567 }
2568 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_INTEL, PCI_DEVICE_ID_INTEL_82865_HB,
2569                         quirk_unhide_mch_dev6);
2570 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_INTEL, PCI_DEVICE_ID_INTEL_82875_HB,
2571                         quirk_unhide_mch_dev6);
2572
2573 #ifdef CONFIG_PCI_MSI
2574 /*
2575  * Some chipsets do not support MSI. We cannot easily rely on setting
2576  * PCI_BUS_FLAGS_NO_MSI in its bus flags because there are actually some
2577  * other buses controlled by the chipset even if Linux is not aware of it.
2578  * Instead of setting the flag on all buses in the machine, simply disable
2579  * MSI globally.
2580  */
2581 static void quirk_disable_all_msi(struct pci_dev *dev)
2582 {
2583         pci_no_msi();
2584         pci_warn(dev, "MSI quirk detected; MSI disabled\n");
2585 }
2586 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_SERVERWORKS, PCI_DEVICE_ID_SERVERWORKS_GCNB_LE, quirk_disable_all_msi);
2587 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_ATI, PCI_DEVICE_ID_ATI_RS400_200, quirk_disable_all_msi);
2588 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_ATI, PCI_DEVICE_ID_ATI_RS480, quirk_disable_all_msi);
2589 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_VIA, PCI_DEVICE_ID_VIA_VT3336, quirk_disable_all_msi);
2590 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_VIA, PCI_DEVICE_ID_VIA_VT3351, quirk_disable_all_msi);
2591 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_VIA, PCI_DEVICE_ID_VIA_VT3364, quirk_disable_all_msi);
2592 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_VIA, PCI_DEVICE_ID_VIA_8380_0, quirk_disable_all_msi);
2593 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_SI, 0x0761, quirk_disable_all_msi);
2594 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_SAMSUNG, 0xa5e3, quirk_disable_all_msi);
2595
2596 /* Disable MSI on chipsets that are known to not support it */
2597 static void quirk_disable_msi(struct pci_dev *dev)
2598 {
2599         if (dev->subordinate) {
2600                 pci_warn(dev, "MSI quirk detected; subordinate MSI disabled\n");
2601                 dev->subordinate->bus_flags |= PCI_BUS_FLAGS_NO_MSI;
2602         }
2603 }
2604 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_AMD, PCI_DEVICE_ID_AMD_8131_BRIDGE, quirk_disable_msi);
2605 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_VIA, 0xa238, quirk_disable_msi);
2606 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_ATI, 0x5a3f, quirk_disable_msi);
2607
2608 /*
2609  * The APC bridge device in AMD 780 family northbridges has some random
2610  * OEM subsystem ID in its vendor ID register (erratum 18), so instead
2611  * we use the possible vendor/device IDs of the host bridge for the
2612  * declared quirk, and search for the APC bridge by slot number.
2613  */
2614 static void quirk_amd_780_apc_msi(struct pci_dev *host_bridge)
2615 {
2616         struct pci_dev *apc_bridge;
2617
2618         apc_bridge = pci_get_slot(host_bridge->bus, PCI_DEVFN(1, 0));
2619         if (apc_bridge) {
2620                 if (apc_bridge->device == 0x9602)
2621                         quirk_disable_msi(apc_bridge);
2622                 pci_dev_put(apc_bridge);
2623         }
2624 }
2625 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_AMD, 0x9600, quirk_amd_780_apc_msi);
2626 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_AMD, 0x9601, quirk_amd_780_apc_msi);
2627
2628 /*
2629  * Go through the list of HyperTransport capabilities and return 1 if a HT
2630  * MSI capability is found and enabled.
2631  */
2632 static int msi_ht_cap_enabled(struct pci_dev *dev)
2633 {
2634         int pos, ttl = PCI_FIND_CAP_TTL;
2635
2636         pos = pci_find_ht_capability(dev, HT_CAPTYPE_MSI_MAPPING);
2637         while (pos && ttl--) {
2638                 u8 flags;
2639
2640                 if (pci_read_config_byte(dev, pos + HT_MSI_FLAGS,
2641                                          &flags) == 0) {
2642                         pci_info(dev, "Found %s HT MSI Mapping\n",
2643                                 flags & HT_MSI_FLAGS_ENABLE ?
2644                                 "enabled" : "disabled");
2645                         return (flags & HT_MSI_FLAGS_ENABLE) != 0;
2646                 }
2647
2648                 pos = pci_find_next_ht_capability(dev, pos,
2649                                                   HT_CAPTYPE_MSI_MAPPING);
2650         }
2651         return 0;
2652 }
2653
2654 /* Check the HyperTransport MSI mapping to know whether MSI is enabled or not */
2655 static void quirk_msi_ht_cap(struct pci_dev *dev)
2656 {
2657         if (!msi_ht_cap_enabled(dev))
2658                 quirk_disable_msi(dev);
2659 }
2660 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_SERVERWORKS, PCI_DEVICE_ID_SERVERWORKS_HT2000_PCIE,
2661                         quirk_msi_ht_cap);
2662
2663 /*
2664  * The nVidia CK804 chipset may have 2 HT MSI mappings.  MSI is supported
2665  * if the MSI capability is set in any of these mappings.
2666  */
2667 static void quirk_nvidia_ck804_msi_ht_cap(struct pci_dev *dev)
2668 {
2669         struct pci_dev *pdev;
2670
2671         /*
2672          * Check HT MSI cap on this chipset and the root one.  A single one
2673          * having MSI is enough to be sure that MSI is supported.
2674          */
2675         pdev = pci_get_slot(dev->bus, 0);
2676         if (!pdev)
2677                 return;
2678         if (!msi_ht_cap_enabled(pdev))
2679                 quirk_msi_ht_cap(dev);
2680         pci_dev_put(pdev);
2681 }
2682 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_NVIDIA, PCI_DEVICE_ID_NVIDIA_CK804_PCIE,
2683                         quirk_nvidia_ck804_msi_ht_cap);
2684
2685 /* Force enable MSI mapping capability on HT bridges */
2686 static void ht_enable_msi_mapping(struct pci_dev *dev)
2687 {
2688         int pos, ttl = PCI_FIND_CAP_TTL;
2689
2690         pos = pci_find_ht_capability(dev, HT_CAPTYPE_MSI_MAPPING);
2691         while (pos && ttl--) {
2692                 u8 flags;
2693
2694                 if (pci_read_config_byte(dev, pos + HT_MSI_FLAGS,
2695                                          &flags) == 0) {
2696                         pci_info(dev, "Enabling HT MSI Mapping\n");
2697
2698                         pci_write_config_byte(dev, pos + HT_MSI_FLAGS,
2699                                               flags | HT_MSI_FLAGS_ENABLE);
2700                 }
2701                 pos = pci_find_next_ht_capability(dev, pos,
2702                                                   HT_CAPTYPE_MSI_MAPPING);
2703         }
2704 }
2705 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_SERVERWORKS,
2706                          PCI_DEVICE_ID_SERVERWORKS_HT1000_PXB,
2707                          ht_enable_msi_mapping);
2708 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_AMD, PCI_DEVICE_ID_AMD_8132_BRIDGE,
2709                          ht_enable_msi_mapping);
2710
2711 /*
2712  * The P5N32-SLI motherboards from Asus have a problem with MSI
2713  * for the MCP55 NIC. It is not yet determined whether the MSI problem
2714  * also affects other devices. As for now, turn off MSI for this device.
2715  */
2716 static void nvenet_msi_disable(struct pci_dev *dev)
2717 {
2718         const char *board_name = dmi_get_system_info(DMI_BOARD_NAME);
2719
2720         if (board_name &&
2721             (strstr(board_name, "P5N32-SLI PREMIUM") ||
2722              strstr(board_name, "P5N32-E SLI"))) {
2723                 pci_info(dev, "Disabling MSI for MCP55 NIC on P5N32-SLI\n");
2724                 dev->no_msi = 1;
2725         }
2726 }
2727 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_NVIDIA,
2728                         PCI_DEVICE_ID_NVIDIA_NVENET_15,
2729                         nvenet_msi_disable);
2730
2731 /*
2732  * PCIe spec r6.0 sec 6.1.4.3 says that if MSI/MSI-X is enabled, the device
2733  * can't use INTx interrupts. Tegra's PCIe Root Ports don't generate MSI
2734  * interrupts for PME and AER events; instead only INTx interrupts are
2735  * generated. Though Tegra's PCIe Root Ports can generate MSI interrupts
2736  * for other events, since PCIe specification doesn't support using a mix of
2737  * INTx and MSI/MSI-X, it is required to disable MSI interrupts to avoid port
2738  * service drivers registering their respective ISRs for MSIs.
2739  */
2740 static void pci_quirk_nvidia_tegra_disable_rp_msi(struct pci_dev *dev)
2741 {
2742         dev->no_msi = 1;
2743 }
2744 DECLARE_PCI_FIXUP_CLASS_EARLY(PCI_VENDOR_ID_NVIDIA, 0x1ad0,
2745                               PCI_CLASS_BRIDGE_PCI, 8,
2746                               pci_quirk_nvidia_tegra_disable_rp_msi);
2747 DECLARE_PCI_FIXUP_CLASS_EARLY(PCI_VENDOR_ID_NVIDIA, 0x1ad1,
2748                               PCI_CLASS_BRIDGE_PCI, 8,
2749                               pci_quirk_nvidia_tegra_disable_rp_msi);
2750 DECLARE_PCI_FIXUP_CLASS_EARLY(PCI_VENDOR_ID_NVIDIA, 0x1ad2,
2751                               PCI_CLASS_BRIDGE_PCI, 8,
2752                               pci_quirk_nvidia_tegra_disable_rp_msi);
2753 DECLARE_PCI_FIXUP_CLASS_EARLY(PCI_VENDOR_ID_NVIDIA, 0x0bf0,
2754                               PCI_CLASS_BRIDGE_PCI, 8,
2755                               pci_quirk_nvidia_tegra_disable_rp_msi);
2756 DECLARE_PCI_FIXUP_CLASS_EARLY(PCI_VENDOR_ID_NVIDIA, 0x0bf1,
2757                               PCI_CLASS_BRIDGE_PCI, 8,
2758                               pci_quirk_nvidia_tegra_disable_rp_msi);
2759 DECLARE_PCI_FIXUP_CLASS_EARLY(PCI_VENDOR_ID_NVIDIA, 0x0e1c,
2760                               PCI_CLASS_BRIDGE_PCI, 8,
2761                               pci_quirk_nvidia_tegra_disable_rp_msi);
2762 DECLARE_PCI_FIXUP_CLASS_EARLY(PCI_VENDOR_ID_NVIDIA, 0x0e1d,
2763                               PCI_CLASS_BRIDGE_PCI, 8,
2764                               pci_quirk_nvidia_tegra_disable_rp_msi);
2765 DECLARE_PCI_FIXUP_CLASS_EARLY(PCI_VENDOR_ID_NVIDIA, 0x0e12,
2766                               PCI_CLASS_BRIDGE_PCI, 8,
2767                               pci_quirk_nvidia_tegra_disable_rp_msi);
2768 DECLARE_PCI_FIXUP_CLASS_EARLY(PCI_VENDOR_ID_NVIDIA, 0x0e13,
2769                               PCI_CLASS_BRIDGE_PCI, 8,
2770                               pci_quirk_nvidia_tegra_disable_rp_msi);
2771 DECLARE_PCI_FIXUP_CLASS_EARLY(PCI_VENDOR_ID_NVIDIA, 0x0fae,
2772                               PCI_CLASS_BRIDGE_PCI, 8,
2773                               pci_quirk_nvidia_tegra_disable_rp_msi);
2774 DECLARE_PCI_FIXUP_CLASS_EARLY(PCI_VENDOR_ID_NVIDIA, 0x0faf,
2775                               PCI_CLASS_BRIDGE_PCI, 8,
2776                               pci_quirk_nvidia_tegra_disable_rp_msi);
2777 DECLARE_PCI_FIXUP_CLASS_EARLY(PCI_VENDOR_ID_NVIDIA, 0x10e5,
2778                               PCI_CLASS_BRIDGE_PCI, 8,
2779                               pci_quirk_nvidia_tegra_disable_rp_msi);
2780 DECLARE_PCI_FIXUP_CLASS_EARLY(PCI_VENDOR_ID_NVIDIA, 0x10e6,
2781                               PCI_CLASS_BRIDGE_PCI, 8,
2782                               pci_quirk_nvidia_tegra_disable_rp_msi);
2783 DECLARE_PCI_FIXUP_CLASS_EARLY(PCI_VENDOR_ID_NVIDIA, 0x229a,
2784                               PCI_CLASS_BRIDGE_PCI, 8,
2785                               pci_quirk_nvidia_tegra_disable_rp_msi);
2786 DECLARE_PCI_FIXUP_CLASS_EARLY(PCI_VENDOR_ID_NVIDIA, 0x229c,
2787                               PCI_CLASS_BRIDGE_PCI, 8,
2788                               pci_quirk_nvidia_tegra_disable_rp_msi);
2789 DECLARE_PCI_FIXUP_CLASS_EARLY(PCI_VENDOR_ID_NVIDIA, 0x229e,
2790                               PCI_CLASS_BRIDGE_PCI, 8,
2791                               pci_quirk_nvidia_tegra_disable_rp_msi);
2792
2793 /*
2794  * Some versions of the MCP55 bridge from Nvidia have a legacy IRQ routing
2795  * config register.  This register controls the routing of legacy
2796  * interrupts from devices that route through the MCP55.  If this register
2797  * is misprogrammed, interrupts are only sent to the BSP, unlike
2798  * conventional systems where the IRQ is broadcast to all online CPUs.  Not
2799  * having this register set properly prevents kdump from booting up
2800  * properly, so let's make sure that we have it set correctly.
2801  * Note that this is an undocumented register.
2802  */
2803 static void nvbridge_check_legacy_irq_routing(struct pci_dev *dev)
2804 {
2805         u32 cfg;
2806
2807         if (!pci_find_capability(dev, PCI_CAP_ID_HT))
2808                 return;
2809
2810         pci_read_config_dword(dev, 0x74, &cfg);
2811
2812         if (cfg & ((1 << 2) | (1 << 15))) {
2813                 pr_info("Rewriting IRQ routing register on MCP55\n");
2814                 cfg &= ~((1 << 2) | (1 << 15));
2815                 pci_write_config_dword(dev, 0x74, cfg);
2816         }
2817 }
2818 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_NVIDIA,
2819                         PCI_DEVICE_ID_NVIDIA_MCP55_BRIDGE_V0,
2820                         nvbridge_check_legacy_irq_routing);
2821 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_NVIDIA,
2822                         PCI_DEVICE_ID_NVIDIA_MCP55_BRIDGE_V4,
2823                         nvbridge_check_legacy_irq_routing);
2824
2825 static int ht_check_msi_mapping(struct pci_dev *dev)
2826 {
2827         int pos, ttl = PCI_FIND_CAP_TTL;
2828         int found = 0;
2829
2830         /* Check if there is HT MSI cap or enabled on this device */
2831         pos = pci_find_ht_capability(dev, HT_CAPTYPE_MSI_MAPPING);
2832         while (pos && ttl--) {
2833                 u8 flags;
2834
2835                 if (found < 1)
2836                         found = 1;
2837                 if (pci_read_config_byte(dev, pos + HT_MSI_FLAGS,
2838                                          &flags) == 0) {
2839                         if (flags & HT_MSI_FLAGS_ENABLE) {
2840                                 if (found < 2) {
2841                                         found = 2;
2842                                         break;
2843                                 }
2844                         }
2845                 }
2846                 pos = pci_find_next_ht_capability(dev, pos,
2847                                                   HT_CAPTYPE_MSI_MAPPING);
2848         }
2849
2850         return found;
2851 }
2852
2853 static int host_bridge_with_leaf(struct pci_dev *host_bridge)
2854 {
2855         struct pci_dev *dev;
2856         int pos;
2857         int i, dev_no;
2858         int found = 0;
2859
2860         dev_no = host_bridge->devfn >> 3;
2861         for (i = dev_no + 1; i < 0x20; i++) {
2862                 dev = pci_get_slot(host_bridge->bus, PCI_DEVFN(i, 0));
2863                 if (!dev)
2864                         continue;
2865
2866                 /* found next host bridge? */
2867                 pos = pci_find_ht_capability(dev, HT_CAPTYPE_SLAVE);
2868                 if (pos != 0) {
2869                         pci_dev_put(dev);
2870                         break;
2871                 }
2872
2873                 if (ht_check_msi_mapping(dev)) {
2874                         found = 1;
2875                         pci_dev_put(dev);
2876                         break;
2877                 }
2878                 pci_dev_put(dev);
2879         }
2880
2881         return found;
2882 }
2883
2884 #define PCI_HT_CAP_SLAVE_CTRL0     4    /* link control */
2885 #define PCI_HT_CAP_SLAVE_CTRL1     8    /* link control to */
2886
2887 static int is_end_of_ht_chain(struct pci_dev *dev)
2888 {
2889         int pos, ctrl_off;
2890         int end = 0;
2891         u16 flags, ctrl;
2892
2893         pos = pci_find_ht_capability(dev, HT_CAPTYPE_SLAVE);
2894
2895         if (!pos)
2896                 goto out;
2897
2898         pci_read_config_word(dev, pos + PCI_CAP_FLAGS, &flags);
2899
2900         ctrl_off = ((flags >> 10) & 1) ?
2901                         PCI_HT_CAP_SLAVE_CTRL0 : PCI_HT_CAP_SLAVE_CTRL1;
2902         pci_read_config_word(dev, pos + ctrl_off, &ctrl);
2903
2904         if (ctrl & (1 << 6))
2905                 end = 1;
2906
2907 out:
2908         return end;
2909 }
2910
2911 static void nv_ht_enable_msi_mapping(struct pci_dev *dev)
2912 {
2913         struct pci_dev *host_bridge;
2914         int pos;
2915         int i, dev_no;
2916         int found = 0;
2917
2918         dev_no = dev->devfn >> 3;
2919         for (i = dev_no; i >= 0; i--) {
2920                 host_bridge = pci_get_slot(dev->bus, PCI_DEVFN(i, 0));
2921                 if (!host_bridge)
2922                         continue;
2923
2924                 pos = pci_find_ht_capability(host_bridge, HT_CAPTYPE_SLAVE);
2925                 if (pos != 0) {
2926                         found = 1;
2927                         break;
2928                 }
2929                 pci_dev_put(host_bridge);
2930         }
2931
2932         if (!found)
2933                 return;
2934
2935         /* don't enable end_device/host_bridge with leaf directly here */
2936         if (host_bridge == dev && is_end_of_ht_chain(host_bridge) &&
2937             host_bridge_with_leaf(host_bridge))
2938                 goto out;
2939
2940         /* root did that ! */
2941         if (msi_ht_cap_enabled(host_bridge))
2942                 goto out;
2943
2944         ht_enable_msi_mapping(dev);
2945
2946 out:
2947         pci_dev_put(host_bridge);
2948 }
2949
2950 static void ht_disable_msi_mapping(struct pci_dev *dev)
2951 {
2952         int pos, ttl = PCI_FIND_CAP_TTL;
2953
2954         pos = pci_find_ht_capability(dev, HT_CAPTYPE_MSI_MAPPING);
2955         while (pos && ttl--) {
2956                 u8 flags;
2957
2958                 if (pci_read_config_byte(dev, pos + HT_MSI_FLAGS,
2959                                          &flags) == 0) {
2960                         pci_info(dev, "Disabling HT MSI Mapping\n");
2961
2962                         pci_write_config_byte(dev, pos + HT_MSI_FLAGS,
2963                                               flags & ~HT_MSI_FLAGS_ENABLE);
2964                 }
2965                 pos = pci_find_next_ht_capability(dev, pos,
2966                                                   HT_CAPTYPE_MSI_MAPPING);
2967         }
2968 }
2969
2970 static void __nv_msi_ht_cap_quirk(struct pci_dev *dev, int all)
2971 {
2972         struct pci_dev *host_bridge;
2973         int pos;
2974         int found;
2975
2976         if (!pci_msi_enabled())
2977                 return;
2978
2979         /* check if there is HT MSI cap or enabled on this device */
2980         found = ht_check_msi_mapping(dev);
2981
2982         /* no HT MSI CAP */
2983         if (found == 0)
2984                 return;
2985
2986         /*
2987          * HT MSI mapping should be disabled on devices that are below
2988          * a non-Hypertransport host bridge. Locate the host bridge...
2989          */
2990         host_bridge = pci_get_domain_bus_and_slot(pci_domain_nr(dev->bus), 0,
2991                                                   PCI_DEVFN(0, 0));
2992         if (host_bridge == NULL) {
2993                 pci_warn(dev, "nv_msi_ht_cap_quirk didn't locate host bridge\n");
2994                 return;
2995         }
2996
2997         pos = pci_find_ht_capability(host_bridge, HT_CAPTYPE_SLAVE);
2998         if (pos != 0) {
2999                 /* Host bridge is to HT */
3000                 if (found == 1) {
3001                         /* it is not enabled, try to enable it */
3002                         if (all)
3003                                 ht_enable_msi_mapping(dev);
3004                         else
3005                                 nv_ht_enable_msi_mapping(dev);
3006                 }
3007                 goto out;
3008         }
3009
3010         /* HT MSI is not enabled */
3011         if (found == 1)
3012                 goto out;
3013
3014         /* Host bridge is not to HT, disable HT MSI mapping on this device */
3015         ht_disable_msi_mapping(dev);
3016
3017 out:
3018         pci_dev_put(host_bridge);
3019 }
3020
3021 static void nv_msi_ht_cap_quirk_all(struct pci_dev *dev)
3022 {
3023         return __nv_msi_ht_cap_quirk(dev, 1);
3024 }
3025 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_AL, PCI_ANY_ID, nv_msi_ht_cap_quirk_all);
3026 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_AL, PCI_ANY_ID, nv_msi_ht_cap_quirk_all);
3027
3028 static void nv_msi_ht_cap_quirk_leaf(struct pci_dev *dev)
3029 {
3030         return __nv_msi_ht_cap_quirk(dev, 0);
3031 }
3032 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_NVIDIA, PCI_ANY_ID, nv_msi_ht_cap_quirk_leaf);
3033 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_NVIDIA, PCI_ANY_ID, nv_msi_ht_cap_quirk_leaf);
3034
3035 static void quirk_msi_intx_disable_bug(struct pci_dev *dev)
3036 {
3037         dev->dev_flags |= PCI_DEV_FLAGS_MSI_INTX_DISABLE_BUG;
3038 }
3039
3040 static void quirk_msi_intx_disable_ati_bug(struct pci_dev *dev)
3041 {
3042         struct pci_dev *p;
3043
3044         /*
3045          * SB700 MSI issue will be fixed at HW level from revision A21;
3046          * we need check PCI REVISION ID of SMBus controller to get SB700
3047          * revision.
3048          */
3049         p = pci_get_device(PCI_VENDOR_ID_ATI, PCI_DEVICE_ID_ATI_SBX00_SMBUS,
3050                            NULL);
3051         if (!p)
3052                 return;
3053
3054         if ((p->revision < 0x3B) && (p->revision >= 0x30))
3055                 dev->dev_flags |= PCI_DEV_FLAGS_MSI_INTX_DISABLE_BUG;
3056         pci_dev_put(p);
3057 }
3058
3059 static void quirk_msi_intx_disable_qca_bug(struct pci_dev *dev)
3060 {
3061         /* AR816X/AR817X/E210X MSI is fixed at HW level from revision 0x18 */
3062         if (dev->revision < 0x18) {
3063                 pci_info(dev, "set MSI_INTX_DISABLE_BUG flag\n");
3064                 dev->dev_flags |= PCI_DEV_FLAGS_MSI_INTX_DISABLE_BUG;
3065         }
3066 }
3067 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_BROADCOM,
3068                         PCI_DEVICE_ID_TIGON3_5780,
3069                         quirk_msi_intx_disable_bug);
3070 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_BROADCOM,
3071                         PCI_DEVICE_ID_TIGON3_5780S,
3072                         quirk_msi_intx_disable_bug);
3073 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_BROADCOM,
3074                         PCI_DEVICE_ID_TIGON3_5714,
3075                         quirk_msi_intx_disable_bug);
3076 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_BROADCOM,
3077                         PCI_DEVICE_ID_TIGON3_5714S,
3078                         quirk_msi_intx_disable_bug);
3079 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_BROADCOM,
3080                         PCI_DEVICE_ID_TIGON3_5715,
3081                         quirk_msi_intx_disable_bug);
3082 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_BROADCOM,
3083                         PCI_DEVICE_ID_TIGON3_5715S,
3084                         quirk_msi_intx_disable_bug);
3085
3086 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_ATI, 0x4390,
3087                         quirk_msi_intx_disable_ati_bug);
3088 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_ATI, 0x4391,
3089                         quirk_msi_intx_disable_ati_bug);
3090 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_ATI, 0x4392,
3091                         quirk_msi_intx_disable_ati_bug);
3092 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_ATI, 0x4393,
3093                         quirk_msi_intx_disable_ati_bug);
3094 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_ATI, 0x4394,
3095                         quirk_msi_intx_disable_ati_bug);
3096
3097 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_ATI, 0x4373,
3098                         quirk_msi_intx_disable_bug);
3099 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_ATI, 0x4374,
3100                         quirk_msi_intx_disable_bug);
3101 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_ATI, 0x4375,
3102                         quirk_msi_intx_disable_bug);
3103
3104 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_ATTANSIC, 0x1062,
3105                         quirk_msi_intx_disable_bug);
3106 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_ATTANSIC, 0x1063,
3107                         quirk_msi_intx_disable_bug);
3108 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_ATTANSIC, 0x2060,
3109                         quirk_msi_intx_disable_bug);
3110 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_ATTANSIC, 0x2062,
3111                         quirk_msi_intx_disable_bug);
3112 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_ATTANSIC, 0x1073,
3113                         quirk_msi_intx_disable_bug);
3114 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_ATTANSIC, 0x1083,
3115                         quirk_msi_intx_disable_bug);
3116 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_ATTANSIC, 0x1090,
3117                         quirk_msi_intx_disable_qca_bug);
3118 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_ATTANSIC, 0x1091,
3119                         quirk_msi_intx_disable_qca_bug);
3120 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_ATTANSIC, 0x10a0,
3121                         quirk_msi_intx_disable_qca_bug);
3122 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_ATTANSIC, 0x10a1,
3123                         quirk_msi_intx_disable_qca_bug);
3124 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_ATTANSIC, 0xe091,
3125                         quirk_msi_intx_disable_qca_bug);
3126
3127 /*
3128  * Amazon's Annapurna Labs 1c36:0031 Root Ports don't support MSI-X, so it
3129  * should be disabled on platforms where the device (mistakenly) advertises it.
3130  *
3131  * Notice that this quirk also disables MSI (which may work, but hasn't been
3132  * tested), since currently there is no standard way to disable only MSI-X.
3133  *
3134  * The 0031 device id is reused for other non Root Port device types,
3135  * therefore the quirk is registered for the PCI_CLASS_BRIDGE_PCI class.
3136  */
3137 static void quirk_al_msi_disable(struct pci_dev *dev)
3138 {
3139         dev->no_msi = 1;
3140         pci_warn(dev, "Disabling MSI/MSI-X\n");
3141 }
3142 DECLARE_PCI_FIXUP_CLASS_FINAL(PCI_VENDOR_ID_AMAZON_ANNAPURNA_LABS, 0x0031,
3143                               PCI_CLASS_BRIDGE_PCI, 8, quirk_al_msi_disable);
3144 #endif /* CONFIG_PCI_MSI */
3145
3146 /*
3147  * Allow manual resource allocation for PCI hotplug bridges via
3148  * pci=hpmemsize=nnM and pci=hpiosize=nnM parameters. For some PCI-PCI
3149  * hotplug bridges, like PLX 6254 (former HINT HB6), kernel fails to
3150  * allocate resources when hotplug device is inserted and PCI bus is
3151  * rescanned.
3152  */
3153 static void quirk_hotplug_bridge(struct pci_dev *dev)
3154 {
3155         dev->is_hotplug_bridge = 1;
3156 }
3157 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_HINT, 0x0020, quirk_hotplug_bridge);
3158
3159 /*
3160  * This is a quirk for the Ricoh MMC controller found as a part of some
3161  * multifunction chips.
3162  *
3163  * This is very similar and based on the ricoh_mmc driver written by
3164  * Philip Langdale. Thank you for these magic sequences.
3165  *
3166  * These chips implement the four main memory card controllers (SD, MMC,
3167  * MS, xD) and one or both of CardBus or FireWire.
3168  *
3169  * It happens that they implement SD and MMC support as separate
3170  * controllers (and PCI functions). The Linux SDHCI driver supports MMC
3171  * cards but the chip detects MMC cards in hardware and directs them to the
3172  * MMC controller - so the SDHCI driver never sees them.
3173  *
3174  * To get around this, we must disable the useless MMC controller.  At that
3175  * point, the SDHCI controller will start seeing them.  It seems to be the
3176  * case that the relevant PCI registers to deactivate the MMC controller
3177  * live on PCI function 0, which might be the CardBus controller or the
3178  * FireWire controller, depending on the particular chip in question
3179  *
3180  * This has to be done early, because as soon as we disable the MMC controller
3181  * other PCI functions shift up one level, e.g. function #2 becomes function
3182  * #1, and this will confuse the PCI core.
3183  */
3184 #ifdef CONFIG_MMC_RICOH_MMC
3185 static void ricoh_mmc_fixup_rl5c476(struct pci_dev *dev)
3186 {
3187         u8 write_enable;
3188         u8 write_target;
3189         u8 disable;
3190
3191         /*
3192          * Disable via CardBus interface
3193          *
3194          * This must be done via function #0
3195          */
3196         if (PCI_FUNC(dev->devfn))
3197                 return;
3198
3199         pci_read_config_byte(dev, 0xB7, &disable);
3200         if (disable & 0x02)
3201                 return;
3202
3203         pci_read_config_byte(dev, 0x8E, &write_enable);
3204         pci_write_config_byte(dev, 0x8E, 0xAA);
3205         pci_read_config_byte(dev, 0x8D, &write_target);
3206         pci_write_config_byte(dev, 0x8D, 0xB7);
3207         pci_write_config_byte(dev, 0xB7, disable | 0x02);
3208         pci_write_config_byte(dev, 0x8E, write_enable);
3209         pci_write_config_byte(dev, 0x8D, write_target);
3210
3211         pci_notice(dev, "proprietary Ricoh MMC controller disabled (via CardBus function)\n");
3212         pci_notice(dev, "MMC cards are now supported by standard SDHCI controller\n");
3213 }
3214 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_RICOH, PCI_DEVICE_ID_RICOH_RL5C476, ricoh_mmc_fixup_rl5c476);
3215 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_RICOH, PCI_DEVICE_ID_RICOH_RL5C476, ricoh_mmc_fixup_rl5c476);
3216
3217 static void ricoh_mmc_fixup_r5c832(struct pci_dev *dev)
3218 {
3219         u8 write_enable;
3220         u8 disable;
3221
3222         /*
3223          * Disable via FireWire interface
3224          *
3225          * This must be done via function #0
3226          */
3227         if (PCI_FUNC(dev->devfn))
3228                 return;
3229         /*
3230          * RICOH 0xe822 and 0xe823 SD/MMC card readers fail to recognize
3231          * certain types of SD/MMC cards. Lowering the SD base clock
3232          * frequency from 200Mhz to 50Mhz fixes this issue.
3233          *
3234          * 0x150 - SD2.0 mode enable for changing base clock
3235          *         frequency to 50Mhz
3236          * 0xe1  - Base clock frequency
3237          * 0x32  - 50Mhz new clock frequency
3238          * 0xf9  - Key register for 0x150
3239          * 0xfc  - key register for 0xe1
3240          */
3241         if (dev->device == PCI_DEVICE_ID_RICOH_R5CE822 ||
3242             dev->device == PCI_DEVICE_ID_RICOH_R5CE823) {
3243                 pci_write_config_byte(dev, 0xf9, 0xfc);
3244                 pci_write_config_byte(dev, 0x150, 0x10);
3245                 pci_write_config_byte(dev, 0xf9, 0x00);
3246                 pci_write_config_byte(dev, 0xfc, 0x01);
3247                 pci_write_config_byte(dev, 0xe1, 0x32);
3248                 pci_write_config_byte(dev, 0xfc, 0x00);
3249
3250                 pci_notice(dev, "MMC controller base frequency changed to 50Mhz.\n");
3251         }
3252
3253         pci_read_config_byte(dev, 0xCB, &disable);
3254
3255         if (disable & 0x02)
3256                 return;
3257
3258         pci_read_config_byte(dev, 0xCA, &write_enable);
3259         pci_write_config_byte(dev, 0xCA, 0x57);
3260         pci_write_config_byte(dev, 0xCB, disable | 0x02);
3261         pci_write_config_byte(dev, 0xCA, write_enable);
3262
3263         pci_notice(dev, "proprietary Ricoh MMC controller disabled (via FireWire function)\n");
3264         pci_notice(dev, "MMC cards are now supported by standard SDHCI controller\n");
3265
3266 }
3267 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_RICOH, PCI_DEVICE_ID_RICOH_R5C832, ricoh_mmc_fixup_r5c832);
3268 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_RICOH, PCI_DEVICE_ID_RICOH_R5C832, ricoh_mmc_fixup_r5c832);
3269 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_RICOH, PCI_DEVICE_ID_RICOH_R5CE822, ricoh_mmc_fixup_r5c832);
3270 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_RICOH, PCI_DEVICE_ID_RICOH_R5CE822, ricoh_mmc_fixup_r5c832);
3271 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_RICOH, PCI_DEVICE_ID_RICOH_R5CE823, ricoh_mmc_fixup_r5c832);
3272 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_RICOH, PCI_DEVICE_ID_RICOH_R5CE823, ricoh_mmc_fixup_r5c832);
3273 #endif /*CONFIG_MMC_RICOH_MMC*/
3274
3275 #ifdef CONFIG_DMAR_TABLE
3276 #define VTUNCERRMSK_REG 0x1ac
3277 #define VTD_MSK_SPEC_ERRORS     (1 << 31)
3278 /*
3279  * This is a quirk for masking VT-d spec-defined errors to platform error
3280  * handling logic. Without this, platforms using Intel 7500, 5500 chipsets
3281  * (and the derivative chipsets like X58 etc) seem to generate NMI/SMI (based
3282  * on the RAS config settings of the platform) when a VT-d fault happens.
3283  * The resulting SMI caused the system to hang.
3284  *
3285  * VT-d spec-related errors are already handled by the VT-d OS code, so no
3286  * need to report the same error through other channels.
3287  */
3288 static void vtd_mask_spec_errors(struct pci_dev *dev)
3289 {
3290         u32 word;
3291
3292         pci_read_config_dword(dev, VTUNCERRMSK_REG, &word);
3293         pci_write_config_dword(dev, VTUNCERRMSK_REG, word | VTD_MSK_SPEC_ERRORS);
3294 }
3295 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_INTEL, 0x342e, vtd_mask_spec_errors);
3296 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_INTEL, 0x3c28, vtd_mask_spec_errors);
3297 #endif
3298
3299 static void fixup_ti816x_class(struct pci_dev *dev)
3300 {
3301         u32 class = dev->class;
3302
3303         /* TI 816x devices do not have class code set when in PCIe boot mode */
3304         dev->class = PCI_CLASS_MULTIMEDIA_VIDEO << 8;
3305         pci_info(dev, "PCI class overridden (%#08x -> %#08x)\n",
3306                  class, dev->class);
3307 }
3308 DECLARE_PCI_FIXUP_CLASS_EARLY(PCI_VENDOR_ID_TI, 0xb800,
3309                               PCI_CLASS_NOT_DEFINED, 8, fixup_ti816x_class);
3310
3311 /*
3312  * Some PCIe devices do not work reliably with the claimed maximum
3313  * payload size supported.
3314  */
3315 static void fixup_mpss_256(struct pci_dev *dev)
3316 {
3317         dev->pcie_mpss = 1; /* 256 bytes */
3318 }
3319 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_SOLARFLARE,
3320                         PCI_DEVICE_ID_SOLARFLARE_SFC4000A_0, fixup_mpss_256);
3321 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_SOLARFLARE,
3322                         PCI_DEVICE_ID_SOLARFLARE_SFC4000A_1, fixup_mpss_256);
3323 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_SOLARFLARE,
3324                         PCI_DEVICE_ID_SOLARFLARE_SFC4000B, fixup_mpss_256);
3325 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_ASMEDIA, 0x0612, fixup_mpss_256);
3326
3327 /*
3328  * Intel 5000 and 5100 Memory controllers have an erratum with read completion
3329  * coalescing (which is enabled by default on some BIOSes) and MPS of 256B.
3330  * Since there is no way of knowing what the PCIe MPS on each fabric will be
3331  * until all of the devices are discovered and buses walked, read completion
3332  * coalescing must be disabled.  Unfortunately, it cannot be re-enabled because
3333  * it is possible to hotplug a device with MPS of 256B.
3334  */
3335 static void quirk_intel_mc_errata(struct pci_dev *dev)
3336 {
3337         int err;
3338         u16 rcc;
3339
3340         if (pcie_bus_config == PCIE_BUS_TUNE_OFF ||
3341             pcie_bus_config == PCIE_BUS_DEFAULT)
3342                 return;
3343
3344         /*
3345          * Intel erratum specifies bits to change but does not say what
3346          * they are.  Keeping them magical until such time as the registers
3347          * and values can be explained.
3348          */
3349         err = pci_read_config_word(dev, 0x48, &rcc);
3350         if (err) {
3351                 pci_err(dev, "Error attempting to read the read completion coalescing register\n");
3352                 return;
3353         }
3354
3355         if (!(rcc & (1 << 10)))
3356                 return;
3357
3358         rcc &= ~(1 << 10);
3359
3360         err = pci_write_config_word(dev, 0x48, rcc);
3361         if (err) {
3362                 pci_err(dev, "Error attempting to write the read completion coalescing register\n");
3363                 return;
3364         }
3365
3366         pr_info_once("Read completion coalescing disabled due to hardware erratum relating to 256B MPS\n");
3367 }
3368 /* Intel 5000 series memory controllers and ports 2-7 */
3369 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL, 0x25c0, quirk_intel_mc_errata);
3370 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL, 0x25d0, quirk_intel_mc_errata);
3371 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL, 0x25d4, quirk_intel_mc_errata);
3372 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL, 0x25d8, quirk_intel_mc_errata);
3373 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL, 0x25e2, quirk_intel_mc_errata);
3374 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL, 0x25e3, quirk_intel_mc_errata);
3375 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL, 0x25e4, quirk_intel_mc_errata);
3376 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL, 0x25e5, quirk_intel_mc_errata);
3377 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL, 0x25e6, quirk_intel_mc_errata);
3378 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL, 0x25e7, quirk_intel_mc_errata);
3379 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL, 0x25f7, quirk_intel_mc_errata);
3380 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL, 0x25f8, quirk_intel_mc_errata);
3381 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL, 0x25f9, quirk_intel_mc_errata);
3382 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL, 0x25fa, quirk_intel_mc_errata);
3383 /* Intel 5100 series memory controllers and ports 2-7 */
3384 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL, 0x65c0, quirk_intel_mc_errata);
3385 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL, 0x65e2, quirk_intel_mc_errata);
3386 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL, 0x65e3, quirk_intel_mc_errata);
3387 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL, 0x65e4, quirk_intel_mc_errata);
3388 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL, 0x65e5, quirk_intel_mc_errata);
3389 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL, 0x65e6, quirk_intel_mc_errata);
3390 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL, 0x65e7, quirk_intel_mc_errata);
3391 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL, 0x65f7, quirk_intel_mc_errata);
3392 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL, 0x65f8, quirk_intel_mc_errata);
3393 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL, 0x65f9, quirk_intel_mc_errata);
3394 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL, 0x65fa, quirk_intel_mc_errata);
3395
3396 /*
3397  * Ivytown NTB BAR sizes are misreported by the hardware due to an erratum.
3398  * To work around this, query the size it should be configured to by the
3399  * device and modify the resource end to correspond to this new size.
3400  */
3401 static void quirk_intel_ntb(struct pci_dev *dev)
3402 {
3403         int rc;
3404         u8 val;
3405
3406         rc = pci_read_config_byte(dev, 0x00D0, &val);
3407         if (rc)
3408                 return;
3409
3410         dev->resource[2].end = dev->resource[2].start + ((u64) 1 << val) - 1;
3411
3412         rc = pci_read_config_byte(dev, 0x00D1, &val);
3413         if (rc)
3414                 return;
3415
3416         dev->resource[4].end = dev->resource[4].start + ((u64) 1 << val) - 1;
3417 }
3418 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL, 0x0e08, quirk_intel_ntb);
3419 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL, 0x0e0d, quirk_intel_ntb);
3420
3421 /*
3422  * Some BIOS implementations leave the Intel GPU interrupts enabled, even
3423  * though no one is handling them (e.g., if the i915 driver is never
3424  * loaded).  Additionally the interrupt destination is not set up properly
3425  * and the interrupt ends up -somewhere-.
3426  *
3427  * These spurious interrupts are "sticky" and the kernel disables the
3428  * (shared) interrupt line after 100,000+ generated interrupts.
3429  *
3430  * Fix it by disabling the still enabled interrupts.  This resolves crashes
3431  * often seen on monitor unplug.
3432  */
3433 #define I915_DEIER_REG 0x4400c
3434 static void disable_igfx_irq(struct pci_dev *dev)
3435 {
3436         void __iomem *regs = pci_iomap(dev, 0, 0);
3437         if (regs == NULL) {
3438                 pci_warn(dev, "igfx quirk: Can't iomap PCI device\n");
3439                 return;
3440         }
3441
3442         /* Check if any interrupt line is still enabled */
3443         if (readl(regs + I915_DEIER_REG) != 0) {
3444                 pci_warn(dev, "BIOS left Intel GPU interrupts enabled; disabling\n");
3445
3446                 writel(0, regs + I915_DEIER_REG);
3447         }
3448
3449         pci_iounmap(dev, regs);
3450 }
3451 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x0042, disable_igfx_irq);
3452 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x0046, disable_igfx_irq);
3453 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x004a, disable_igfx_irq);
3454 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x0102, disable_igfx_irq);
3455 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x0106, disable_igfx_irq);
3456 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x010a, disable_igfx_irq);
3457 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x0152, disable_igfx_irq);
3458
3459 /*
3460  * PCI devices which are on Intel chips can skip the 10ms delay
3461  * before entering D3 mode.
3462  */
3463 static void quirk_remove_d3hot_delay(struct pci_dev *dev)
3464 {
3465         dev->d3hot_delay = 0;
3466 }
3467 /* C600 Series devices do not need 10ms d3hot_delay */
3468 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x0412, quirk_remove_d3hot_delay);
3469 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x0c00, quirk_remove_d3hot_delay);
3470 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x0c0c, quirk_remove_d3hot_delay);
3471 /* Lynxpoint-H PCH devices do not need 10ms d3hot_delay */
3472 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x8c02, quirk_remove_d3hot_delay);
3473 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x8c18, quirk_remove_d3hot_delay);
3474 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x8c1c, quirk_remove_d3hot_delay);
3475 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x8c20, quirk_remove_d3hot_delay);
3476 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x8c22, quirk_remove_d3hot_delay);
3477 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x8c26, quirk_remove_d3hot_delay);
3478 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x8c2d, quirk_remove_d3hot_delay);
3479 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x8c31, quirk_remove_d3hot_delay);
3480 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x8c3a, quirk_remove_d3hot_delay);
3481 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x8c3d, quirk_remove_d3hot_delay);
3482 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x8c4e, quirk_remove_d3hot_delay);
3483 /* Intel Cherrytrail devices do not need 10ms d3hot_delay */
3484 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x2280, quirk_remove_d3hot_delay);
3485 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x2298, quirk_remove_d3hot_delay);
3486 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x229c, quirk_remove_d3hot_delay);
3487 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x22b0, quirk_remove_d3hot_delay);
3488 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x22b5, quirk_remove_d3hot_delay);
3489 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x22b7, quirk_remove_d3hot_delay);
3490 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x22b8, quirk_remove_d3hot_delay);
3491 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x22d8, quirk_remove_d3hot_delay);
3492 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x22dc, quirk_remove_d3hot_delay);
3493
3494 /*
3495  * Some devices may pass our check in pci_intx_mask_supported() if
3496  * PCI_COMMAND_INTX_DISABLE works though they actually do not properly
3497  * support this feature.
3498  */
3499 static void quirk_broken_intx_masking(struct pci_dev *dev)
3500 {
3501         dev->broken_intx_masking = 1;
3502 }
3503 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_CHELSIO, 0x0030,
3504                         quirk_broken_intx_masking);
3505 DECLARE_PCI_FIXUP_FINAL(0x1814, 0x0601, /* Ralink RT2800 802.11n PCI */
3506                         quirk_broken_intx_masking);
3507 DECLARE_PCI_FIXUP_FINAL(0x1b7c, 0x0004, /* Ceton InfiniTV4 */
3508                         quirk_broken_intx_masking);
3509
3510 /*
3511  * Realtek RTL8169 PCI Gigabit Ethernet Controller (rev 10)
3512  * Subsystem: Realtek RTL8169/8110 Family PCI Gigabit Ethernet NIC
3513  *
3514  * RTL8110SC - Fails under PCI device assignment using DisINTx masking.
3515  */
3516 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_REALTEK, 0x8169,
3517                         quirk_broken_intx_masking);
3518
3519 /*
3520  * Intel i40e (XL710/X710) 10/20/40GbE NICs all have broken INTx masking,
3521  * DisINTx can be set but the interrupt status bit is non-functional.
3522  */
3523 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x1572, quirk_broken_intx_masking);
3524 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x1574, quirk_broken_intx_masking);
3525 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x1580, quirk_broken_intx_masking);
3526 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x1581, quirk_broken_intx_masking);
3527 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x1583, quirk_broken_intx_masking);
3528 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x1584, quirk_broken_intx_masking);
3529 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x1585, quirk_broken_intx_masking);
3530 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x1586, quirk_broken_intx_masking);
3531 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x1587, quirk_broken_intx_masking);
3532 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x1588, quirk_broken_intx_masking);
3533 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x1589, quirk_broken_intx_masking);
3534 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x158a, quirk_broken_intx_masking);
3535 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x158b, quirk_broken_intx_masking);
3536 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x37d0, quirk_broken_intx_masking);
3537 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x37d1, quirk_broken_intx_masking);
3538 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x37d2, quirk_broken_intx_masking);
3539
3540 static u16 mellanox_broken_intx_devs[] = {
3541         PCI_DEVICE_ID_MELLANOX_HERMON_SDR,
3542         PCI_DEVICE_ID_MELLANOX_HERMON_DDR,
3543         PCI_DEVICE_ID_MELLANOX_HERMON_QDR,
3544         PCI_DEVICE_ID_MELLANOX_HERMON_DDR_GEN2,
3545         PCI_DEVICE_ID_MELLANOX_HERMON_QDR_GEN2,
3546         PCI_DEVICE_ID_MELLANOX_HERMON_EN,
3547         PCI_DEVICE_ID_MELLANOX_HERMON_EN_GEN2,
3548         PCI_DEVICE_ID_MELLANOX_CONNECTX_EN,
3549         PCI_DEVICE_ID_MELLANOX_CONNECTX_EN_T_GEN2,
3550         PCI_DEVICE_ID_MELLANOX_CONNECTX_EN_GEN2,
3551         PCI_DEVICE_ID_MELLANOX_CONNECTX_EN_5_GEN2,
3552         PCI_DEVICE_ID_MELLANOX_CONNECTX2,
3553         PCI_DEVICE_ID_MELLANOX_CONNECTX3,
3554         PCI_DEVICE_ID_MELLANOX_CONNECTX3_PRO,
3555 };
3556
3557 #define CONNECTX_4_CURR_MAX_MINOR 99
3558 #define CONNECTX_4_INTX_SUPPORT_MINOR 14
3559
3560 /*
3561  * Check ConnectX-4/LX FW version to see if it supports legacy interrupts.
3562  * If so, don't mark it as broken.
3563  * FW minor > 99 means older FW version format and no INTx masking support.
3564  * FW minor < 14 means new FW version format and no INTx masking support.
3565  */
3566 static void mellanox_check_broken_intx_masking(struct pci_dev *pdev)
3567 {
3568         __be32 __iomem *fw_ver;
3569         u16 fw_major;
3570         u16 fw_minor;
3571         u16 fw_subminor;
3572         u32 fw_maj_min;
3573         u32 fw_sub_min;
3574         int i;
3575
3576         for (i = 0; i < ARRAY_SIZE(mellanox_broken_intx_devs); i++) {
3577                 if (pdev->device == mellanox_broken_intx_devs[i]) {
3578                         pdev->broken_intx_masking = 1;
3579                         return;
3580                 }
3581         }
3582
3583         /*
3584          * Getting here means Connect-IB cards and up. Connect-IB has no INTx
3585          * support so shouldn't be checked further
3586          */
3587         if (pdev->device == PCI_DEVICE_ID_MELLANOX_CONNECTIB)
3588                 return;
3589
3590         if (pdev->device != PCI_DEVICE_ID_MELLANOX_CONNECTX4 &&
3591             pdev->device != PCI_DEVICE_ID_MELLANOX_CONNECTX4_LX)
3592                 return;
3593
3594         /* For ConnectX-4 and ConnectX-4LX, need to check FW support */
3595         if (pci_enable_device_mem(pdev)) {
3596                 pci_warn(pdev, "Can't enable device memory\n");
3597                 return;
3598         }
3599
3600         fw_ver = ioremap(pci_resource_start(pdev, 0), 4);
3601         if (!fw_ver) {
3602                 pci_warn(pdev, "Can't map ConnectX-4 initialization segment\n");
3603                 goto out;
3604         }
3605
3606         /* Reading from resource space should be 32b aligned */
3607         fw_maj_min = ioread32be(fw_ver);
3608         fw_sub_min = ioread32be(fw_ver + 1);
3609         fw_major = fw_maj_min & 0xffff;
3610         fw_minor = fw_maj_min >> 16;
3611         fw_subminor = fw_sub_min & 0xffff;
3612         if (fw_minor > CONNECTX_4_CURR_MAX_MINOR ||
3613             fw_minor < CONNECTX_4_INTX_SUPPORT_MINOR) {
3614                 pci_warn(pdev, "ConnectX-4: FW %u.%u.%u doesn't support INTx masking, disabling. Please upgrade FW to %d.14.1100 and up for INTx support\n",
3615                          fw_major, fw_minor, fw_subminor, pdev->device ==
3616                          PCI_DEVICE_ID_MELLANOX_CONNECTX4 ? 12 : 14);
3617                 pdev->broken_intx_masking = 1;
3618         }
3619
3620         iounmap(fw_ver);
3621
3622 out:
3623         pci_disable_device(pdev);
3624 }
3625 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_MELLANOX, PCI_ANY_ID,
3626                         mellanox_check_broken_intx_masking);
3627
3628 static void quirk_no_bus_reset(struct pci_dev *dev)
3629 {
3630         dev->dev_flags |= PCI_DEV_FLAGS_NO_BUS_RESET;
3631 }
3632
3633 /*
3634  * Some NVIDIA GPU devices do not work with bus reset, SBR needs to be
3635  * prevented for those affected devices.
3636  */
3637 static void quirk_nvidia_no_bus_reset(struct pci_dev *dev)
3638 {
3639         if ((dev->device & 0xffc0) == 0x2340)
3640                 quirk_no_bus_reset(dev);
3641 }
3642 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_NVIDIA, PCI_ANY_ID,
3643                          quirk_nvidia_no_bus_reset);
3644
3645 /*
3646  * Some Atheros AR9xxx and QCA988x chips do not behave after a bus reset.
3647  * The device will throw a Link Down error on AER-capable systems and
3648  * regardless of AER, config space of the device is never accessible again
3649  * and typically causes the system to hang or reset when access is attempted.
3650  * https://lore.kernel.org/r/20140923210318.498dacbd@dualc.maya.org/
3651  */
3652 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_ATHEROS, 0x0030, quirk_no_bus_reset);
3653 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_ATHEROS, 0x0032, quirk_no_bus_reset);
3654 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_ATHEROS, 0x003c, quirk_no_bus_reset);
3655 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_ATHEROS, 0x0033, quirk_no_bus_reset);
3656 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_ATHEROS, 0x0034, quirk_no_bus_reset);
3657 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_ATHEROS, 0x003e, quirk_no_bus_reset);
3658
3659 /*
3660  * Root port on some Cavium CN8xxx chips do not successfully complete a bus
3661  * reset when used with certain child devices.  After the reset, config
3662  * accesses to the child may fail.
3663  */
3664 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_CAVIUM, 0xa100, quirk_no_bus_reset);
3665
3666 /*
3667  * Some TI KeyStone C667X devices do not support bus/hot reset.  The PCIESS
3668  * automatically disables LTSSM when Secondary Bus Reset is received and
3669  * the device stops working.  Prevent bus reset for these devices.  With
3670  * this change, the device can be assigned to VMs with VFIO, but it will
3671  * leak state between VMs.  Reference
3672  * https://e2e.ti.com/support/processors/f/791/t/954382
3673  */
3674 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_TI, 0xb005, quirk_no_bus_reset);
3675
3676 static void quirk_no_pm_reset(struct pci_dev *dev)
3677 {
3678         /*
3679          * We can't do a bus reset on root bus devices, but an ineffective
3680          * PM reset may be better than nothing.
3681          */
3682         if (!pci_is_root_bus(dev->bus))
3683                 dev->dev_flags |= PCI_DEV_FLAGS_NO_PM_RESET;
3684 }
3685
3686 /*
3687  * Some AMD/ATI GPUS (HD8570 - Oland) report that a D3hot->D0 transition
3688  * causes a reset (i.e., they advertise NoSoftRst-).  This transition seems
3689  * to have no effect on the device: it retains the framebuffer contents and
3690  * monitor sync.  Advertising this support makes other layers, like VFIO,
3691  * assume pci_reset_function() is viable for this device.  Mark it as
3692  * unavailable to skip it when testing reset methods.
3693  */
3694 DECLARE_PCI_FIXUP_CLASS_HEADER(PCI_VENDOR_ID_ATI, PCI_ANY_ID,
3695                                PCI_CLASS_DISPLAY_VGA, 8, quirk_no_pm_reset);
3696
3697 /*
3698  * Spectrum-{1,2,3,4} devices report that a D3hot->D0 transition causes a reset
3699  * (i.e., they advertise NoSoftRst-). However, this transition does not have
3700  * any effect on the device: It continues to be operational and network ports
3701  * remain up. Advertising this support makes it seem as if a PM reset is viable
3702  * for these devices. Mark it as unavailable to skip it when testing reset
3703  * methods.
3704  */
3705 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_MELLANOX, 0xcb84, quirk_no_pm_reset);
3706 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_MELLANOX, 0xcf6c, quirk_no_pm_reset);
3707 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_MELLANOX, 0xcf70, quirk_no_pm_reset);
3708 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_MELLANOX, 0xcf80, quirk_no_pm_reset);
3709
3710 /*
3711  * Thunderbolt controllers with broken MSI hotplug signaling:
3712  * Entire 1st generation (Light Ridge, Eagle Ridge, Light Peak) and part
3713  * of the 2nd generation (Cactus Ridge 4C up to revision 1, Port Ridge).
3714  */
3715 static void quirk_thunderbolt_hotplug_msi(struct pci_dev *pdev)
3716 {
3717         if (pdev->is_hotplug_bridge &&
3718             (pdev->device != PCI_DEVICE_ID_INTEL_CACTUS_RIDGE_4C ||
3719              pdev->revision <= 1))
3720                 pdev->no_msi = 1;
3721 }
3722 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, PCI_DEVICE_ID_INTEL_LIGHT_RIDGE,
3723                         quirk_thunderbolt_hotplug_msi);
3724 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, PCI_DEVICE_ID_INTEL_EAGLE_RIDGE,
3725                         quirk_thunderbolt_hotplug_msi);
3726 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, PCI_DEVICE_ID_INTEL_LIGHT_PEAK,
3727                         quirk_thunderbolt_hotplug_msi);
3728 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, PCI_DEVICE_ID_INTEL_CACTUS_RIDGE_4C,
3729                         quirk_thunderbolt_hotplug_msi);
3730 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, PCI_DEVICE_ID_INTEL_PORT_RIDGE,
3731                         quirk_thunderbolt_hotplug_msi);
3732
3733 #ifdef CONFIG_ACPI
3734 /*
3735  * Apple: Shutdown Cactus Ridge Thunderbolt controller.
3736  *
3737  * On Apple hardware the Cactus Ridge Thunderbolt controller needs to be
3738  * shutdown before suspend. Otherwise the native host interface (NHI) will not
3739  * be present after resume if a device was plugged in before suspend.
3740  *
3741  * The Thunderbolt controller consists of a PCIe switch with downstream
3742  * bridges leading to the NHI and to the tunnel PCI bridges.
3743  *
3744  * This quirk cuts power to the whole chip. Therefore we have to apply it
3745  * during suspend_noirq of the upstream bridge.
3746  *
3747  * Power is automagically restored before resume. No action is needed.
3748  */
3749 static void quirk_apple_poweroff_thunderbolt(struct pci_dev *dev)
3750 {
3751         acpi_handle bridge, SXIO, SXFP, SXLV;
3752
3753         if (!x86_apple_machine)
3754                 return;
3755         if (pci_pcie_type(dev) != PCI_EXP_TYPE_UPSTREAM)
3756                 return;
3757
3758         /*
3759          * SXIO/SXFP/SXLF turns off power to the Thunderbolt controller.
3760          * We don't know how to turn it back on again, but firmware does,
3761          * so we can only use SXIO/SXFP/SXLF if we're suspending via
3762          * firmware.
3763          */
3764         if (!pm_suspend_via_firmware())
3765                 return;
3766
3767         bridge = ACPI_HANDLE(&dev->dev);
3768         if (!bridge)
3769                 return;
3770
3771         /*
3772          * SXIO and SXLV are present only on machines requiring this quirk.
3773          * Thunderbolt bridges in external devices might have the same
3774          * device ID as those on the host, but they will not have the
3775          * associated ACPI methods. This implicitly checks that we are at
3776          * the right bridge.
3777          */
3778         if (ACPI_FAILURE(acpi_get_handle(bridge, "DSB0.NHI0.SXIO", &SXIO))
3779             || ACPI_FAILURE(acpi_get_handle(bridge, "DSB0.NHI0.SXFP", &SXFP))
3780             || ACPI_FAILURE(acpi_get_handle(bridge, "DSB0.NHI0.SXLV", &SXLV)))
3781                 return;
3782         pci_info(dev, "quirk: cutting power to Thunderbolt controller...\n");
3783
3784         /* magic sequence */
3785         acpi_execute_simple_method(SXIO, NULL, 1);
3786         acpi_execute_simple_method(SXFP, NULL, 0);
3787         msleep(300);
3788         acpi_execute_simple_method(SXLV, NULL, 0);
3789         acpi_execute_simple_method(SXIO, NULL, 0);
3790         acpi_execute_simple_method(SXLV, NULL, 0);
3791 }
3792 DECLARE_PCI_FIXUP_SUSPEND_LATE(PCI_VENDOR_ID_INTEL,
3793                                PCI_DEVICE_ID_INTEL_CACTUS_RIDGE_4C,
3794                                quirk_apple_poweroff_thunderbolt);
3795 #endif
3796
3797 /*
3798  * Following are device-specific reset methods which can be used to
3799  * reset a single function if other methods (e.g. FLR, PM D0->D3) are
3800  * not available.
3801  */
3802 static int reset_intel_82599_sfp_virtfn(struct pci_dev *dev, bool probe)
3803 {
3804         /*
3805          * http://www.intel.com/content/dam/doc/datasheet/82599-10-gbe-controller-datasheet.pdf
3806          *
3807          * The 82599 supports FLR on VFs, but FLR support is reported only
3808          * in the PF DEVCAP (sec 9.3.10.4), not in the VF DEVCAP (sec 9.5).
3809          * Thus we must call pcie_flr() directly without first checking if it is
3810          * supported.
3811          */
3812         if (!probe)
3813                 pcie_flr(dev);
3814         return 0;
3815 }
3816
3817 #define SOUTH_CHICKEN2          0xc2004
3818 #define PCH_PP_STATUS           0xc7200
3819 #define PCH_PP_CONTROL          0xc7204
3820 #define MSG_CTL                 0x45010
3821 #define NSDE_PWR_STATE          0xd0100
3822 #define IGD_OPERATION_TIMEOUT   10000     /* set timeout 10 seconds */
3823
3824 static int reset_ivb_igd(struct pci_dev *dev, bool probe)
3825 {
3826         void __iomem *mmio_base;
3827         unsigned long timeout;
3828         u32 val;
3829
3830         if (probe)
3831                 return 0;
3832
3833         mmio_base = pci_iomap(dev, 0, 0);
3834         if (!mmio_base)
3835                 return -ENOMEM;
3836
3837         iowrite32(0x00000002, mmio_base + MSG_CTL);
3838
3839         /*
3840          * Clobbering SOUTH_CHICKEN2 register is fine only if the next
3841          * driver loaded sets the right bits. However, this's a reset and
3842          * the bits have been set by i915 previously, so we clobber
3843          * SOUTH_CHICKEN2 register directly here.
3844          */
3845         iowrite32(0x00000005, mmio_base + SOUTH_CHICKEN2);
3846
3847         val = ioread32(mmio_base + PCH_PP_CONTROL) & 0xfffffffe;
3848         iowrite32(val, mmio_base + PCH_PP_CONTROL);
3849
3850         timeout = jiffies + msecs_to_jiffies(IGD_OPERATION_TIMEOUT);
3851         do {
3852                 val = ioread32(mmio_base + PCH_PP_STATUS);
3853                 if ((val & 0xb0000000) == 0)
3854                         goto reset_complete;
3855                 msleep(10);
3856         } while (time_before(jiffies, timeout));
3857         pci_warn(dev, "timeout during reset\n");
3858
3859 reset_complete:
3860         iowrite32(0x00000002, mmio_base + NSDE_PWR_STATE);
3861
3862         pci_iounmap(dev, mmio_base);
3863         return 0;
3864 }
3865
3866 /* Device-specific reset method for Chelsio T4-based adapters */
3867 static int reset_chelsio_generic_dev(struct pci_dev *dev, bool probe)
3868 {
3869         u16 old_command;
3870         u16 msix_flags;
3871
3872         /*
3873          * If this isn't a Chelsio T4-based device, return -ENOTTY indicating
3874          * that we have no device-specific reset method.
3875          */
3876         if ((dev->device & 0xf000) != 0x4000)
3877                 return -ENOTTY;
3878
3879         /*
3880          * If this is the "probe" phase, return 0 indicating that we can
3881          * reset this device.
3882          */
3883         if (probe)
3884                 return 0;
3885
3886         /*
3887          * T4 can wedge if there are DMAs in flight within the chip and Bus
3888          * Master has been disabled.  We need to have it on till the Function
3889          * Level Reset completes.  (BUS_MASTER is disabled in
3890          * pci_reset_function()).
3891          */
3892         pci_read_config_word(dev, PCI_COMMAND, &old_command);
3893         pci_write_config_word(dev, PCI_COMMAND,
3894                               old_command | PCI_COMMAND_MASTER);
3895
3896         /*
3897          * Perform the actual device function reset, saving and restoring
3898          * configuration information around the reset.
3899          */
3900         pci_save_state(dev);
3901
3902         /*
3903          * T4 also suffers a Head-Of-Line blocking problem if MSI-X interrupts
3904          * are disabled when an MSI-X interrupt message needs to be delivered.
3905          * So we briefly re-enable MSI-X interrupts for the duration of the
3906          * FLR.  The pci_restore_state() below will restore the original
3907          * MSI-X state.
3908          */
3909         pci_read_config_word(dev, dev->msix_cap+PCI_MSIX_FLAGS, &msix_flags);
3910         if ((msix_flags & PCI_MSIX_FLAGS_ENABLE) == 0)
3911                 pci_write_config_word(dev, dev->msix_cap+PCI_MSIX_FLAGS,
3912                                       msix_flags |
3913                                       PCI_MSIX_FLAGS_ENABLE |
3914                                       PCI_MSIX_FLAGS_MASKALL);
3915
3916         pcie_flr(dev);
3917
3918         /*
3919          * Restore the configuration information (BAR values, etc.) including
3920          * the original PCI Configuration Space Command word, and return
3921          * success.
3922          */
3923         pci_restore_state(dev);
3924         pci_write_config_word(dev, PCI_COMMAND, old_command);
3925         return 0;
3926 }
3927
3928 #define PCI_DEVICE_ID_INTEL_82599_SFP_VF   0x10ed
3929 #define PCI_DEVICE_ID_INTEL_IVB_M_VGA      0x0156
3930 #define PCI_DEVICE_ID_INTEL_IVB_M2_VGA     0x0166
3931
3932 /*
3933  * The Samsung SM961/PM961 controller can sometimes enter a fatal state after
3934  * FLR where config space reads from the device return -1.  We seem to be
3935  * able to avoid this condition if we disable the NVMe controller prior to
3936  * FLR.  This quirk is generic for any NVMe class device requiring similar
3937  * assistance to quiesce the device prior to FLR.
3938  *
3939  * NVMe specification: https://nvmexpress.org/resources/specifications/
3940  * Revision 1.0e:
3941  *    Chapter 2: Required and optional PCI config registers
3942  *    Chapter 3: NVMe control registers
3943  *    Chapter 7.3: Reset behavior
3944  */
3945 static int nvme_disable_and_flr(struct pci_dev *dev, bool probe)
3946 {
3947         void __iomem *bar;
3948         u16 cmd;
3949         u32 cfg;
3950
3951         if (dev->class != PCI_CLASS_STORAGE_EXPRESS ||
3952             pcie_reset_flr(dev, PCI_RESET_PROBE) || !pci_resource_start(dev, 0))
3953                 return -ENOTTY;
3954
3955         if (probe)
3956                 return 0;
3957
3958         bar = pci_iomap(dev, 0, NVME_REG_CC + sizeof(cfg));
3959         if (!bar)
3960                 return -ENOTTY;
3961
3962         pci_read_config_word(dev, PCI_COMMAND, &cmd);
3963         pci_write_config_word(dev, PCI_COMMAND, cmd | PCI_COMMAND_MEMORY);
3964
3965         cfg = readl(bar + NVME_REG_CC);
3966
3967         /* Disable controller if enabled */
3968         if (cfg & NVME_CC_ENABLE) {
3969                 u32 cap = readl(bar + NVME_REG_CAP);
3970                 unsigned long timeout;
3971
3972                 /*
3973                  * Per nvme_disable_ctrl() skip shutdown notification as it
3974                  * could complete commands to the admin queue.  We only intend
3975                  * to quiesce the device before reset.
3976                  */
3977                 cfg &= ~(NVME_CC_SHN_MASK | NVME_CC_ENABLE);
3978
3979                 writel(cfg, bar + NVME_REG_CC);
3980
3981                 /*
3982                  * Some controllers require an additional delay here, see
3983                  * NVME_QUIRK_DELAY_BEFORE_CHK_RDY.  None of those are yet
3984                  * supported by this quirk.
3985                  */
3986
3987                 /* Cap register provides max timeout in 500ms increments */
3988                 timeout = ((NVME_CAP_TIMEOUT(cap) + 1) * HZ / 2) + jiffies;
3989
3990                 for (;;) {
3991                         u32 status = readl(bar + NVME_REG_CSTS);
3992
3993                         /* Ready status becomes zero on disable complete */
3994                         if (!(status & NVME_CSTS_RDY))
3995                                 break;
3996
3997                         msleep(100);
3998
3999                         if (time_after(jiffies, timeout)) {
4000                                 pci_warn(dev, "Timeout waiting for NVMe ready status to clear after disable\n");
4001                                 break;
4002                         }
4003                 }
4004         }
4005
4006         pci_iounmap(dev, bar);
4007
4008         pcie_flr(dev);
4009
4010         return 0;
4011 }
4012
4013 /*
4014  * Intel DC P3700 NVMe controller will timeout waiting for ready status
4015  * to change after NVMe enable if the driver starts interacting with the
4016  * device too soon after FLR.  A 250ms delay after FLR has heuristically
4017  * proven to produce reliably working results for device assignment cases.
4018  */
4019 static int delay_250ms_after_flr(struct pci_dev *dev, bool probe)
4020 {
4021         if (probe)
4022                 return pcie_reset_flr(dev, PCI_RESET_PROBE);
4023
4024         pcie_reset_flr(dev, PCI_RESET_DO_RESET);
4025
4026         msleep(250);
4027
4028         return 0;
4029 }
4030
4031 #define PCI_DEVICE_ID_HINIC_VF      0x375E
4032 #define HINIC_VF_FLR_TYPE           0x1000
4033 #define HINIC_VF_FLR_CAP_BIT        (1UL << 30)
4034 #define HINIC_VF_OP                 0xE80
4035 #define HINIC_VF_FLR_PROC_BIT       (1UL << 18)
4036 #define HINIC_OPERATION_TIMEOUT     15000       /* 15 seconds */
4037
4038 /* Device-specific reset method for Huawei Intelligent NIC virtual functions */
4039 static int reset_hinic_vf_dev(struct pci_dev *pdev, bool probe)
4040 {
4041         unsigned long timeout;
4042         void __iomem *bar;
4043         u32 val;
4044
4045         if (probe)
4046                 return 0;
4047
4048         bar = pci_iomap(pdev, 0, 0);
4049         if (!bar)
4050                 return -ENOTTY;
4051
4052         /* Get and check firmware capabilities */
4053         val = ioread32be(bar + HINIC_VF_FLR_TYPE);
4054         if (!(val & HINIC_VF_FLR_CAP_BIT)) {
4055                 pci_iounmap(pdev, bar);
4056                 return -ENOTTY;
4057         }
4058
4059         /* Set HINIC_VF_FLR_PROC_BIT for the start of FLR */
4060         val = ioread32be(bar + HINIC_VF_OP);
4061         val = val | HINIC_VF_FLR_PROC_BIT;
4062         iowrite32be(val, bar + HINIC_VF_OP);
4063
4064         pcie_flr(pdev);
4065
4066         /*
4067          * The device must recapture its Bus and Device Numbers after FLR
4068          * in order generate Completions.  Issue a config write to let the
4069          * device capture this information.
4070          */
4071         pci_write_config_word(pdev, PCI_VENDOR_ID, 0);
4072
4073         /* Firmware clears HINIC_VF_FLR_PROC_BIT when reset is complete */
4074         timeout = jiffies + msecs_to_jiffies(HINIC_OPERATION_TIMEOUT);
4075         do {
4076                 val = ioread32be(bar + HINIC_VF_OP);
4077                 if (!(val & HINIC_VF_FLR_PROC_BIT))
4078                         goto reset_complete;
4079                 msleep(20);
4080         } while (time_before(jiffies, timeout));
4081
4082         val = ioread32be(bar + HINIC_VF_OP);
4083         if (!(val & HINIC_VF_FLR_PROC_BIT))
4084                 goto reset_complete;
4085
4086         pci_warn(pdev, "Reset dev timeout, FLR ack reg: %#010x\n", val);
4087
4088 reset_complete:
4089         pci_iounmap(pdev, bar);
4090
4091         return 0;
4092 }
4093
4094 static const struct pci_dev_reset_methods pci_dev_reset_methods[] = {
4095         { PCI_VENDOR_ID_INTEL, PCI_DEVICE_ID_INTEL_82599_SFP_VF,
4096                  reset_intel_82599_sfp_virtfn },
4097         { PCI_VENDOR_ID_INTEL, PCI_DEVICE_ID_INTEL_IVB_M_VGA,
4098                 reset_ivb_igd },
4099         { PCI_VENDOR_ID_INTEL, PCI_DEVICE_ID_INTEL_IVB_M2_VGA,
4100                 reset_ivb_igd },
4101         { PCI_VENDOR_ID_SAMSUNG, 0xa804, nvme_disable_and_flr },
4102         { PCI_VENDOR_ID_INTEL, 0x0953, delay_250ms_after_flr },
4103         { PCI_VENDOR_ID_INTEL, 0x0a54, delay_250ms_after_flr },
4104         { PCI_VENDOR_ID_CHELSIO, PCI_ANY_ID,
4105                 reset_chelsio_generic_dev },
4106         { PCI_VENDOR_ID_HUAWEI, PCI_DEVICE_ID_HINIC_VF,
4107                 reset_hinic_vf_dev },
4108         { 0 }
4109 };
4110
4111 /*
4112  * These device-specific reset methods are here rather than in a driver
4113  * because when a host assigns a device to a guest VM, the host may need
4114  * to reset the device but probably doesn't have a driver for it.
4115  */
4116 int pci_dev_specific_reset(struct pci_dev *dev, bool probe)
4117 {
4118         const struct pci_dev_reset_methods *i;
4119
4120         for (i = pci_dev_reset_methods; i->reset; i++) {
4121                 if ((i->vendor == dev->vendor ||
4122                      i->vendor == (u16)PCI_ANY_ID) &&
4123                     (i->device == dev->device ||
4124                      i->device == (u16)PCI_ANY_ID))
4125                         return i->reset(dev, probe);
4126         }
4127
4128         return -ENOTTY;
4129 }
4130
4131 static void quirk_dma_func0_alias(struct pci_dev *dev)
4132 {
4133         if (PCI_FUNC(dev->devfn) != 0)
4134                 pci_add_dma_alias(dev, PCI_DEVFN(PCI_SLOT(dev->devfn), 0), 1);
4135 }
4136
4137 /*
4138  * https://bugzilla.redhat.com/show_bug.cgi?id=605888
4139  *
4140  * Some Ricoh devices use function 0 as the PCIe requester ID for DMA.
4141  */
4142 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_RICOH, 0xe832, quirk_dma_func0_alias);
4143 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_RICOH, 0xe476, quirk_dma_func0_alias);
4144
4145 static void quirk_dma_func1_alias(struct pci_dev *dev)
4146 {
4147         if (PCI_FUNC(dev->devfn) != 1)
4148                 pci_add_dma_alias(dev, PCI_DEVFN(PCI_SLOT(dev->devfn), 1), 1);
4149 }
4150
4151 /*
4152  * Marvell 88SE9123 uses function 1 as the requester ID for DMA.  In some
4153  * SKUs function 1 is present and is a legacy IDE controller, in other
4154  * SKUs this function is not present, making this a ghost requester.
4155  * https://bugzilla.kernel.org/show_bug.cgi?id=42679
4156  */
4157 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_MARVELL_EXT, 0x9120,
4158                          quirk_dma_func1_alias);
4159 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_MARVELL_EXT, 0x9123,
4160                          quirk_dma_func1_alias);
4161 /* https://bugzilla.kernel.org/show_bug.cgi?id=42679#c136 */
4162 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_MARVELL_EXT, 0x9125,
4163                          quirk_dma_func1_alias);
4164 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_MARVELL_EXT, 0x9128,
4165                          quirk_dma_func1_alias);
4166 /* https://bugzilla.kernel.org/show_bug.cgi?id=42679#c14 */
4167 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_MARVELL_EXT, 0x9130,
4168                          quirk_dma_func1_alias);
4169 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_MARVELL_EXT, 0x9170,
4170                          quirk_dma_func1_alias);
4171 /* https://bugzilla.kernel.org/show_bug.cgi?id=42679#c47 + c57 */
4172 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_MARVELL_EXT, 0x9172,
4173                          quirk_dma_func1_alias);
4174 /* https://bugzilla.kernel.org/show_bug.cgi?id=42679#c59 */
4175 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_MARVELL_EXT, 0x917a,
4176                          quirk_dma_func1_alias);
4177 /* https://bugzilla.kernel.org/show_bug.cgi?id=42679#c78 */
4178 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_MARVELL_EXT, 0x9182,
4179                          quirk_dma_func1_alias);
4180 /* https://bugzilla.kernel.org/show_bug.cgi?id=42679#c134 */
4181 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_MARVELL_EXT, 0x9183,
4182                          quirk_dma_func1_alias);
4183 /* https://bugzilla.kernel.org/show_bug.cgi?id=42679#c46 */
4184 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_MARVELL_EXT, 0x91a0,
4185                          quirk_dma_func1_alias);
4186 /* https://bugzilla.kernel.org/show_bug.cgi?id=42679#c135 */
4187 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_MARVELL_EXT, 0x9215,
4188                          quirk_dma_func1_alias);
4189 /* https://bugzilla.kernel.org/show_bug.cgi?id=42679#c127 */
4190 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_MARVELL_EXT, 0x9220,
4191                          quirk_dma_func1_alias);
4192 /* https://bugzilla.kernel.org/show_bug.cgi?id=42679#c49 */
4193 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_MARVELL_EXT, 0x9230,
4194                          quirk_dma_func1_alias);
4195 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_MARVELL_EXT, 0x9235,
4196                          quirk_dma_func1_alias);
4197 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_TTI, 0x0642,
4198                          quirk_dma_func1_alias);
4199 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_TTI, 0x0645,
4200                          quirk_dma_func1_alias);
4201 /* https://bugs.gentoo.org/show_bug.cgi?id=497630 */
4202 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_JMICRON,
4203                          PCI_DEVICE_ID_JMICRON_JMB388_ESD,
4204                          quirk_dma_func1_alias);
4205 /* https://bugzilla.kernel.org/show_bug.cgi?id=42679#c117 */
4206 DECLARE_PCI_FIXUP_HEADER(0x1c28, /* Lite-On */
4207                          0x0122, /* Plextor M6E (Marvell 88SS9183)*/
4208                          quirk_dma_func1_alias);
4209
4210 /*
4211  * Some devices DMA with the wrong devfn, not just the wrong function.
4212  * quirk_fixed_dma_alias() uses this table to create fixed aliases, where
4213  * the alias is "fixed" and independent of the device devfn.
4214  *
4215  * For example, the Adaptec 3405 is a PCIe card with an Intel 80333 I/O
4216  * processor.  To software, this appears as a PCIe-to-PCI/X bridge with a
4217  * single device on the secondary bus.  In reality, the single exposed
4218  * device at 0e.0 is the Address Translation Unit (ATU) of the controller
4219  * that provides a bridge to the internal bus of the I/O processor.  The
4220  * controller supports private devices, which can be hidden from PCI config
4221  * space.  In the case of the Adaptec 3405, a private device at 01.0
4222  * appears to be the DMA engine, which therefore needs to become a DMA
4223  * alias for the device.
4224  */
4225 static const struct pci_device_id fixed_dma_alias_tbl[] = {
4226         { PCI_DEVICE_SUB(PCI_VENDOR_ID_ADAPTEC2, 0x0285,
4227                          PCI_VENDOR_ID_ADAPTEC2, 0x02bb), /* Adaptec 3405 */
4228           .driver_data = PCI_DEVFN(1, 0) },
4229         { PCI_DEVICE_SUB(PCI_VENDOR_ID_ADAPTEC2, 0x0285,
4230                          PCI_VENDOR_ID_ADAPTEC2, 0x02bc), /* Adaptec 3805 */
4231           .driver_data = PCI_DEVFN(1, 0) },
4232         { 0 }
4233 };
4234
4235 static void quirk_fixed_dma_alias(struct pci_dev *dev)
4236 {
4237         const struct pci_device_id *id;
4238
4239         id = pci_match_id(fixed_dma_alias_tbl, dev);
4240         if (id)
4241                 pci_add_dma_alias(dev, id->driver_data, 1);
4242 }
4243 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_ADAPTEC2, 0x0285, quirk_fixed_dma_alias);
4244
4245 /*
4246  * A few PCIe-to-PCI bridges fail to expose a PCIe capability, resulting in
4247  * using the wrong DMA alias for the device.  Some of these devices can be
4248  * used as either forward or reverse bridges, so we need to test whether the
4249  * device is operating in the correct mode.  We could probably apply this
4250  * quirk to PCI_ANY_ID, but for now we'll just use known offenders.  The test
4251  * is for a non-root, non-PCIe bridge where the upstream device is PCIe and
4252  * is not a PCIe-to-PCI bridge, then @pdev is actually a PCIe-to-PCI bridge.
4253  */
4254 static void quirk_use_pcie_bridge_dma_alias(struct pci_dev *pdev)
4255 {
4256         if (!pci_is_root_bus(pdev->bus) &&
4257             pdev->hdr_type == PCI_HEADER_TYPE_BRIDGE &&
4258             !pci_is_pcie(pdev) && pci_is_pcie(pdev->bus->self) &&
4259             pci_pcie_type(pdev->bus->self) != PCI_EXP_TYPE_PCI_BRIDGE)
4260                 pdev->dev_flags |= PCI_DEV_FLAG_PCIE_BRIDGE_ALIAS;
4261 }
4262 /* ASM1083/1085, https://bugzilla.kernel.org/show_bug.cgi?id=44881#c46 */
4263 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_ASMEDIA, 0x1080,
4264                          quirk_use_pcie_bridge_dma_alias);
4265 /* Tundra 8113, https://bugzilla.kernel.org/show_bug.cgi?id=44881#c43 */
4266 DECLARE_PCI_FIXUP_HEADER(0x10e3, 0x8113, quirk_use_pcie_bridge_dma_alias);
4267 /* ITE 8892, https://bugzilla.kernel.org/show_bug.cgi?id=73551 */
4268 DECLARE_PCI_FIXUP_HEADER(0x1283, 0x8892, quirk_use_pcie_bridge_dma_alias);
4269 /* ITE 8893 has the same problem as the 8892 */
4270 DECLARE_PCI_FIXUP_HEADER(0x1283, 0x8893, quirk_use_pcie_bridge_dma_alias);
4271 /* Intel 82801, https://bugzilla.kernel.org/show_bug.cgi?id=44881#c49 */
4272 DECLARE_PCI_FIXUP_HEADER(0x8086, 0x244e, quirk_use_pcie_bridge_dma_alias);
4273
4274 /*
4275  * MIC x200 NTB forwards PCIe traffic using multiple alien RIDs. They have to
4276  * be added as aliases to the DMA device in order to allow buffer access
4277  * when IOMMU is enabled. Following devfns have to match RIT-LUT table
4278  * programmed in the EEPROM.
4279  */
4280 static void quirk_mic_x200_dma_alias(struct pci_dev *pdev)
4281 {
4282         pci_add_dma_alias(pdev, PCI_DEVFN(0x10, 0x0), 1);
4283         pci_add_dma_alias(pdev, PCI_DEVFN(0x11, 0x0), 1);
4284         pci_add_dma_alias(pdev, PCI_DEVFN(0x12, 0x3), 1);
4285 }
4286 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL, 0x2260, quirk_mic_x200_dma_alias);
4287 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL, 0x2264, quirk_mic_x200_dma_alias);
4288
4289 /*
4290  * Intel Visual Compute Accelerator (VCA) is a family of PCIe add-in devices
4291  * exposing computational units via Non Transparent Bridges (NTB, PEX 87xx).
4292  *
4293  * Similarly to MIC x200, we need to add DMA aliases to allow buffer access
4294  * when IOMMU is enabled.  These aliases allow computational unit access to
4295  * host memory.  These aliases mark the whole VCA device as one IOMMU
4296  * group.
4297  *
4298  * All possible slot numbers (0x20) are used, since we are unable to tell
4299  * what slot is used on other side.  This quirk is intended for both host
4300  * and computational unit sides.  The VCA devices have up to five functions
4301  * (four for DMA channels and one additional).
4302  */
4303 static void quirk_pex_vca_alias(struct pci_dev *pdev)
4304 {
4305         const unsigned int num_pci_slots = 0x20;
4306         unsigned int slot;
4307
4308         for (slot = 0; slot < num_pci_slots; slot++)
4309                 pci_add_dma_alias(pdev, PCI_DEVFN(slot, 0x0), 5);
4310 }
4311 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL, 0x2954, quirk_pex_vca_alias);
4312 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL, 0x2955, quirk_pex_vca_alias);
4313 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL, 0x2956, quirk_pex_vca_alias);
4314 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL, 0x2958, quirk_pex_vca_alias);
4315 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL, 0x2959, quirk_pex_vca_alias);
4316 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL, 0x295A, quirk_pex_vca_alias);
4317
4318 /*
4319  * The IOMMU and interrupt controller on Broadcom Vulcan/Cavium ThunderX2 are
4320  * associated not at the root bus, but at a bridge below. This quirk avoids
4321  * generating invalid DMA aliases.
4322  */
4323 static void quirk_bridge_cavm_thrx2_pcie_root(struct pci_dev *pdev)
4324 {
4325         pdev->dev_flags |= PCI_DEV_FLAGS_BRIDGE_XLATE_ROOT;
4326 }
4327 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_BROADCOM, 0x9000,
4328                                 quirk_bridge_cavm_thrx2_pcie_root);
4329 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_BROADCOM, 0x9084,
4330                                 quirk_bridge_cavm_thrx2_pcie_root);
4331
4332 /*
4333  * Intersil/Techwell TW686[4589]-based video capture cards have an empty (zero)
4334  * class code.  Fix it.
4335  */
4336 static void quirk_tw686x_class(struct pci_dev *pdev)
4337 {
4338         u32 class = pdev->class;
4339
4340         /* Use "Multimedia controller" class */
4341         pdev->class = (PCI_CLASS_MULTIMEDIA_OTHER << 8) | 0x01;
4342         pci_info(pdev, "TW686x PCI class overridden (%#08x -> %#08x)\n",
4343                  class, pdev->class);
4344 }
4345 DECLARE_PCI_FIXUP_CLASS_EARLY(0x1797, 0x6864, PCI_CLASS_NOT_DEFINED, 8,
4346                               quirk_tw686x_class);
4347 DECLARE_PCI_FIXUP_CLASS_EARLY(0x1797, 0x6865, PCI_CLASS_NOT_DEFINED, 8,
4348                               quirk_tw686x_class);
4349 DECLARE_PCI_FIXUP_CLASS_EARLY(0x1797, 0x6868, PCI_CLASS_NOT_DEFINED, 8,
4350                               quirk_tw686x_class);
4351 DECLARE_PCI_FIXUP_CLASS_EARLY(0x1797, 0x6869, PCI_CLASS_NOT_DEFINED, 8,
4352                               quirk_tw686x_class);
4353
4354 /*
4355  * Some devices have problems with Transaction Layer Packets with the Relaxed
4356  * Ordering Attribute set.  Such devices should mark themselves and other
4357  * device drivers should check before sending TLPs with RO set.
4358  */
4359 static void quirk_relaxedordering_disable(struct pci_dev *dev)
4360 {
4361         dev->dev_flags |= PCI_DEV_FLAGS_NO_RELAXED_ORDERING;
4362         pci_info(dev, "Disable Relaxed Ordering Attributes to avoid PCIe Completion erratum\n");
4363 }
4364
4365 /*
4366  * Intel Xeon processors based on Broadwell/Haswell microarchitecture Root
4367  * Complex have a Flow Control Credit issue which can cause performance
4368  * problems with Upstream Transaction Layer Packets with Relaxed Ordering set.
4369  */
4370 DECLARE_PCI_FIXUP_CLASS_EARLY(PCI_VENDOR_ID_INTEL, 0x6f01, PCI_CLASS_NOT_DEFINED, 8,
4371                               quirk_relaxedordering_disable);
4372 DECLARE_PCI_FIXUP_CLASS_EARLY(PCI_VENDOR_ID_INTEL, 0x6f02, PCI_CLASS_NOT_DEFINED, 8,
4373                               quirk_relaxedordering_disable);
4374 DECLARE_PCI_FIXUP_CLASS_EARLY(PCI_VENDOR_ID_INTEL, 0x6f03, PCI_CLASS_NOT_DEFINED, 8,
4375                               quirk_relaxedordering_disable);
4376 DECLARE_PCI_FIXUP_CLASS_EARLY(PCI_VENDOR_ID_INTEL, 0x6f04, PCI_CLASS_NOT_DEFINED, 8,
4377                               quirk_relaxedordering_disable);
4378 DECLARE_PCI_FIXUP_CLASS_EARLY(PCI_VENDOR_ID_INTEL, 0x6f05, PCI_CLASS_NOT_DEFINED, 8,
4379                               quirk_relaxedordering_disable);
4380 DECLARE_PCI_FIXUP_CLASS_EARLY(PCI_VENDOR_ID_INTEL, 0x6f06, PCI_CLASS_NOT_DEFINED, 8,
4381                               quirk_relaxedordering_disable);
4382 DECLARE_PCI_FIXUP_CLASS_EARLY(PCI_VENDOR_ID_INTEL, 0x6f07, PCI_CLASS_NOT_DEFINED, 8,
4383                               quirk_relaxedordering_disable);
4384 DECLARE_PCI_FIXUP_CLASS_EARLY(PCI_VENDOR_ID_INTEL, 0x6f08, PCI_CLASS_NOT_DEFINED, 8,
4385                               quirk_relaxedordering_disable);
4386 DECLARE_PCI_FIXUP_CLASS_EARLY(PCI_VENDOR_ID_INTEL, 0x6f09, PCI_CLASS_NOT_DEFINED, 8,
4387                               quirk_relaxedordering_disable);
4388 DECLARE_PCI_FIXUP_CLASS_EARLY(PCI_VENDOR_ID_INTEL, 0x6f0a, PCI_CLASS_NOT_DEFINED, 8,
4389                               quirk_relaxedordering_disable);
4390 DECLARE_PCI_FIXUP_CLASS_EARLY(PCI_VENDOR_ID_INTEL, 0x6f0b, PCI_CLASS_NOT_DEFINED, 8,
4391                               quirk_relaxedordering_disable);
4392 DECLARE_PCI_FIXUP_CLASS_EARLY(PCI_VENDOR_ID_INTEL, 0x6f0c, PCI_CLASS_NOT_DEFINED, 8,
4393                               quirk_relaxedordering_disable);
4394 DECLARE_PCI_FIXUP_CLASS_EARLY(PCI_VENDOR_ID_INTEL, 0x6f0d, PCI_CLASS_NOT_DEFINED, 8,
4395                               quirk_relaxedordering_disable);
4396 DECLARE_PCI_FIXUP_CLASS_EARLY(PCI_VENDOR_ID_INTEL, 0x6f0e, PCI_CLASS_NOT_DEFINED, 8,
4397                               quirk_relaxedordering_disable);
4398 DECLARE_PCI_FIXUP_CLASS_EARLY(PCI_VENDOR_ID_INTEL, 0x2f01, PCI_CLASS_NOT_DEFINED, 8,
4399                               quirk_relaxedordering_disable);
4400 DECLARE_PCI_FIXUP_CLASS_EARLY(PCI_VENDOR_ID_INTEL, 0x2f02, PCI_CLASS_NOT_DEFINED, 8,
4401                               quirk_relaxedordering_disable);
4402 DECLARE_PCI_FIXUP_CLASS_EARLY(PCI_VENDOR_ID_INTEL, 0x2f03, PCI_CLASS_NOT_DEFINED, 8,
4403                               quirk_relaxedordering_disable);
4404 DECLARE_PCI_FIXUP_CLASS_EARLY(PCI_VENDOR_ID_INTEL, 0x2f04, PCI_CLASS_NOT_DEFINED, 8,
4405                               quirk_relaxedordering_disable);
4406 DECLARE_PCI_FIXUP_CLASS_EARLY(PCI_VENDOR_ID_INTEL, 0x2f05, PCI_CLASS_NOT_DEFINED, 8,
4407                               quirk_relaxedordering_disable);
4408 DECLARE_PCI_FIXUP_CLASS_EARLY(PCI_VENDOR_ID_INTEL, 0x2f06, PCI_CLASS_NOT_DEFINED, 8,
4409                               quirk_relaxedordering_disable);
4410 DECLARE_PCI_FIXUP_CLASS_EARLY(PCI_VENDOR_ID_INTEL, 0x2f07, PCI_CLASS_NOT_DEFINED, 8,
4411                               quirk_relaxedordering_disable);
4412 DECLARE_PCI_FIXUP_CLASS_EARLY(PCI_VENDOR_ID_INTEL, 0x2f08, PCI_CLASS_NOT_DEFINED, 8,
4413                               quirk_relaxedordering_disable);
4414 DECLARE_PCI_FIXUP_CLASS_EARLY(PCI_VENDOR_ID_INTEL, 0x2f09, PCI_CLASS_NOT_DEFINED, 8,
4415                               quirk_relaxedordering_disable);
4416 DECLARE_PCI_FIXUP_CLASS_EARLY(PCI_VENDOR_ID_INTEL, 0x2f0a, PCI_CLASS_NOT_DEFINED, 8,
4417                               quirk_relaxedordering_disable);
4418 DECLARE_PCI_FIXUP_CLASS_EARLY(PCI_VENDOR_ID_INTEL, 0x2f0b, PCI_CLASS_NOT_DEFINED, 8,
4419                               quirk_relaxedordering_disable);
4420 DECLARE_PCI_FIXUP_CLASS_EARLY(PCI_VENDOR_ID_INTEL, 0x2f0c, PCI_CLASS_NOT_DEFINED, 8,
4421                               quirk_relaxedordering_disable);
4422 DECLARE_PCI_FIXUP_CLASS_EARLY(PCI_VENDOR_ID_INTEL, 0x2f0d, PCI_CLASS_NOT_DEFINED, 8,
4423                               quirk_relaxedordering_disable);
4424 DECLARE_PCI_FIXUP_CLASS_EARLY(PCI_VENDOR_ID_INTEL, 0x2f0e, PCI_CLASS_NOT_DEFINED, 8,
4425                               quirk_relaxedordering_disable);
4426
4427 /*
4428  * The AMD ARM A1100 (aka "SEATTLE") SoC has a bug in its PCIe Root Complex
4429  * where Upstream Transaction Layer Packets with the Relaxed Ordering
4430  * Attribute clear are allowed to bypass earlier TLPs with Relaxed Ordering
4431  * set.  This is a violation of the PCIe 3.0 Transaction Ordering Rules
4432  * outlined in Section 2.4.1 (PCI Express(r) Base Specification Revision 3.0
4433  * November 10, 2010).  As a result, on this platform we can't use Relaxed
4434  * Ordering for Upstream TLPs.
4435  */
4436 DECLARE_PCI_FIXUP_CLASS_EARLY(PCI_VENDOR_ID_AMD, 0x1a00, PCI_CLASS_NOT_DEFINED, 8,
4437                               quirk_relaxedordering_disable);
4438 DECLARE_PCI_FIXUP_CLASS_EARLY(PCI_VENDOR_ID_AMD, 0x1a01, PCI_CLASS_NOT_DEFINED, 8,
4439                               quirk_relaxedordering_disable);
4440 DECLARE_PCI_FIXUP_CLASS_EARLY(PCI_VENDOR_ID_AMD, 0x1a02, PCI_CLASS_NOT_DEFINED, 8,
4441                               quirk_relaxedordering_disable);
4442
4443 /*
4444  * Per PCIe r3.0, sec 2.2.9, "Completion headers must supply the same
4445  * values for the Attribute as were supplied in the header of the
4446  * corresponding Request, except as explicitly allowed when IDO is used."
4447  *
4448  * If a non-compliant device generates a completion with a different
4449  * attribute than the request, the receiver may accept it (which itself
4450  * seems non-compliant based on sec 2.3.2), or it may handle it as a
4451  * Malformed TLP or an Unexpected Completion, which will probably lead to a
4452  * device access timeout.
4453  *
4454  * If the non-compliant device generates completions with zero attributes
4455  * (instead of copying the attributes from the request), we can work around
4456  * this by disabling the "Relaxed Ordering" and "No Snoop" attributes in
4457  * upstream devices so they always generate requests with zero attributes.
4458  *
4459  * This affects other devices under the same Root Port, but since these
4460  * attributes are performance hints, there should be no functional problem.
4461  *
4462  * Note that Configuration Space accesses are never supposed to have TLP
4463  * Attributes, so we're safe waiting till after any Configuration Space
4464  * accesses to do the Root Port fixup.
4465  */
4466 static void quirk_disable_root_port_attributes(struct pci_dev *pdev)
4467 {
4468         struct pci_dev *root_port = pcie_find_root_port(pdev);
4469
4470         if (!root_port) {
4471                 pci_warn(pdev, "PCIe Completion erratum may cause device errors\n");
4472                 return;
4473         }
4474
4475         pci_info(root_port, "Disabling No Snoop/Relaxed Ordering Attributes to avoid PCIe Completion erratum in %s\n",
4476                  dev_name(&pdev->dev));
4477         pcie_capability_clear_and_set_word(root_port, PCI_EXP_DEVCTL,
4478                                            PCI_EXP_DEVCTL_RELAX_EN |
4479                                            PCI_EXP_DEVCTL_NOSNOOP_EN, 0);
4480 }
4481
4482 /*
4483  * The Chelsio T5 chip fails to copy TLP Attributes from a Request to the
4484  * Completion it generates.
4485  */
4486 static void quirk_chelsio_T5_disable_root_port_attributes(struct pci_dev *pdev)
4487 {
4488         /*
4489          * This mask/compare operation selects for Physical Function 4 on a
4490          * T5.  We only need to fix up the Root Port once for any of the
4491          * PFs.  PF[0..3] have PCI Device IDs of 0x50xx, but PF4 is uniquely
4492          * 0x54xx so we use that one.
4493          */
4494         if ((pdev->device & 0xff00) == 0x5400)
4495                 quirk_disable_root_port_attributes(pdev);
4496 }
4497 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_CHELSIO, PCI_ANY_ID,
4498                          quirk_chelsio_T5_disable_root_port_attributes);
4499
4500 /*
4501  * pci_acs_ctrl_enabled - compare desired ACS controls with those provided
4502  *                        by a device
4503  * @acs_ctrl_req: Bitmask of desired ACS controls
4504  * @acs_ctrl_ena: Bitmask of ACS controls enabled or provided implicitly by
4505  *                the hardware design
4506  *
4507  * Return 1 if all ACS controls in the @acs_ctrl_req bitmask are included
4508  * in @acs_ctrl_ena, i.e., the device provides all the access controls the
4509  * caller desires.  Return 0 otherwise.
4510  */
4511 static int pci_acs_ctrl_enabled(u16 acs_ctrl_req, u16 acs_ctrl_ena)
4512 {
4513         if ((acs_ctrl_req & acs_ctrl_ena) == acs_ctrl_req)
4514                 return 1;
4515         return 0;
4516 }
4517
4518 /*
4519  * AMD has indicated that the devices below do not support peer-to-peer
4520  * in any system where they are found in the southbridge with an AMD
4521  * IOMMU in the system.  Multifunction devices that do not support
4522  * peer-to-peer between functions can claim to support a subset of ACS.
4523  * Such devices effectively enable request redirect (RR) and completion
4524  * redirect (CR) since all transactions are redirected to the upstream
4525  * root complex.
4526  *
4527  * https://lore.kernel.org/r/201207111426.q6BEQTbh002928@mail.maya.org/
4528  * https://lore.kernel.org/r/20120711165854.GM25282@amd.com/
4529  * https://lore.kernel.org/r/20121005130857.GX4009@amd.com/
4530  *
4531  * 1002:4385 SBx00 SMBus Controller
4532  * 1002:439c SB7x0/SB8x0/SB9x0 IDE Controller
4533  * 1002:4383 SBx00 Azalia (Intel HDA)
4534  * 1002:439d SB7x0/SB8x0/SB9x0 LPC host controller
4535  * 1002:4384 SBx00 PCI to PCI Bridge
4536  * 1002:4399 SB7x0/SB8x0/SB9x0 USB OHCI2 Controller
4537  *
4538  * https://bugzilla.kernel.org/show_bug.cgi?id=81841#c15
4539  *
4540  * 1022:780f [AMD] FCH PCI Bridge
4541  * 1022:7809 [AMD] FCH USB OHCI Controller
4542  */
4543 static int pci_quirk_amd_sb_acs(struct pci_dev *dev, u16 acs_flags)
4544 {
4545 #ifdef CONFIG_ACPI
4546         struct acpi_table_header *header = NULL;
4547         acpi_status status;
4548
4549         /* Targeting multifunction devices on the SB (appears on root bus) */
4550         if (!dev->multifunction || !pci_is_root_bus(dev->bus))
4551                 return -ENODEV;
4552
4553         /* The IVRS table describes the AMD IOMMU */
4554         status = acpi_get_table("IVRS", 0, &header);
4555         if (ACPI_FAILURE(status))
4556                 return -ENODEV;
4557
4558         acpi_put_table(header);
4559
4560         /* Filter out flags not applicable to multifunction */
4561         acs_flags &= (PCI_ACS_RR | PCI_ACS_CR | PCI_ACS_EC | PCI_ACS_DT);
4562
4563         return pci_acs_ctrl_enabled(acs_flags, PCI_ACS_RR | PCI_ACS_CR);
4564 #else
4565         return -ENODEV;
4566 #endif
4567 }
4568
4569 static bool pci_quirk_cavium_acs_match(struct pci_dev *dev)
4570 {
4571         if (!pci_is_pcie(dev) || pci_pcie_type(dev) != PCI_EXP_TYPE_ROOT_PORT)
4572                 return false;
4573
4574         switch (dev->device) {
4575         /*
4576          * Effectively selects all downstream ports for whole ThunderX1
4577          * (which represents 8 SoCs).
4578          */
4579         case 0xa000 ... 0xa7ff: /* ThunderX1 */
4580         case 0xaf84:  /* ThunderX2 */
4581         case 0xb884:  /* ThunderX3 */
4582                 return true;
4583         default:
4584                 return false;
4585         }
4586 }
4587
4588 static int pci_quirk_cavium_acs(struct pci_dev *dev, u16 acs_flags)
4589 {
4590         if (!pci_quirk_cavium_acs_match(dev))
4591                 return -ENOTTY;
4592
4593         /*
4594          * Cavium Root Ports don't advertise an ACS capability.  However,
4595          * the RTL internally implements similar protection as if ACS had
4596          * Source Validation, Request Redirection, Completion Redirection,
4597          * and Upstream Forwarding features enabled.  Assert that the
4598          * hardware implements and enables equivalent ACS functionality for
4599          * these flags.
4600          */
4601         return pci_acs_ctrl_enabled(acs_flags,
4602                 PCI_ACS_SV | PCI_ACS_RR | PCI_ACS_CR | PCI_ACS_UF);
4603 }
4604
4605 static int pci_quirk_xgene_acs(struct pci_dev *dev, u16 acs_flags)
4606 {
4607         /*
4608          * X-Gene Root Ports matching this quirk do not allow peer-to-peer
4609          * transactions with others, allowing masking out these bits as if they
4610          * were unimplemented in the ACS capability.
4611          */
4612         return pci_acs_ctrl_enabled(acs_flags,
4613                 PCI_ACS_SV | PCI_ACS_RR | PCI_ACS_CR | PCI_ACS_UF);
4614 }
4615
4616 /*
4617  * Many Zhaoxin Root Ports and Switch Downstream Ports have no ACS capability.
4618  * But the implementation could block peer-to-peer transactions between them
4619  * and provide ACS-like functionality.
4620  */
4621 static int pci_quirk_zhaoxin_pcie_ports_acs(struct pci_dev *dev, u16 acs_flags)
4622 {
4623         if (!pci_is_pcie(dev) ||
4624             ((pci_pcie_type(dev) != PCI_EXP_TYPE_ROOT_PORT) &&
4625              (pci_pcie_type(dev) != PCI_EXP_TYPE_DOWNSTREAM)))
4626                 return -ENOTTY;
4627
4628         /*
4629          * Future Zhaoxin Root Ports and Switch Downstream Ports will
4630          * implement ACS capability in accordance with the PCIe Spec.
4631          */
4632         switch (dev->device) {
4633         case 0x0710 ... 0x071e:
4634         case 0x0721:
4635         case 0x0723 ... 0x0752:
4636                 return pci_acs_ctrl_enabled(acs_flags,
4637                         PCI_ACS_SV | PCI_ACS_RR | PCI_ACS_CR | PCI_ACS_UF);
4638         }
4639
4640         return false;
4641 }
4642
4643 /*
4644  * Many Intel PCH Root Ports do provide ACS-like features to disable peer
4645  * transactions and validate bus numbers in requests, but do not provide an
4646  * actual PCIe ACS capability.  This is the list of device IDs known to fall
4647  * into that category as provided by Intel in Red Hat bugzilla 1037684.
4648  */
4649 static const u16 pci_quirk_intel_pch_acs_ids[] = {
4650         /* Ibexpeak PCH */
4651         0x3b42, 0x3b43, 0x3b44, 0x3b45, 0x3b46, 0x3b47, 0x3b48, 0x3b49,
4652         0x3b4a, 0x3b4b, 0x3b4c, 0x3b4d, 0x3b4e, 0x3b4f, 0x3b50, 0x3b51,
4653         /* Cougarpoint PCH */
4654         0x1c10, 0x1c11, 0x1c12, 0x1c13, 0x1c14, 0x1c15, 0x1c16, 0x1c17,
4655         0x1c18, 0x1c19, 0x1c1a, 0x1c1b, 0x1c1c, 0x1c1d, 0x1c1e, 0x1c1f,
4656         /* Pantherpoint PCH */
4657         0x1e10, 0x1e11, 0x1e12, 0x1e13, 0x1e14, 0x1e15, 0x1e16, 0x1e17,
4658         0x1e18, 0x1e19, 0x1e1a, 0x1e1b, 0x1e1c, 0x1e1d, 0x1e1e, 0x1e1f,
4659         /* Lynxpoint-H PCH */
4660         0x8c10, 0x8c11, 0x8c12, 0x8c13, 0x8c14, 0x8c15, 0x8c16, 0x8c17,
4661         0x8c18, 0x8c19, 0x8c1a, 0x8c1b, 0x8c1c, 0x8c1d, 0x8c1e, 0x8c1f,
4662         /* Lynxpoint-LP PCH */
4663         0x9c10, 0x9c11, 0x9c12, 0x9c13, 0x9c14, 0x9c15, 0x9c16, 0x9c17,
4664         0x9c18, 0x9c19, 0x9c1a, 0x9c1b,
4665         /* Wildcat PCH */
4666         0x9c90, 0x9c91, 0x9c92, 0x9c93, 0x9c94, 0x9c95, 0x9c96, 0x9c97,
4667         0x9c98, 0x9c99, 0x9c9a, 0x9c9b,
4668         /* Patsburg (X79) PCH */
4669         0x1d10, 0x1d12, 0x1d14, 0x1d16, 0x1d18, 0x1d1a, 0x1d1c, 0x1d1e,
4670         /* Wellsburg (X99) PCH */
4671         0x8d10, 0x8d11, 0x8d12, 0x8d13, 0x8d14, 0x8d15, 0x8d16, 0x8d17,
4672         0x8d18, 0x8d19, 0x8d1a, 0x8d1b, 0x8d1c, 0x8d1d, 0x8d1e,
4673         /* Lynx Point (9 series) PCH */
4674         0x8c90, 0x8c92, 0x8c94, 0x8c96, 0x8c98, 0x8c9a, 0x8c9c, 0x8c9e,
4675 };
4676
4677 static bool pci_quirk_intel_pch_acs_match(struct pci_dev *dev)
4678 {
4679         int i;
4680
4681         /* Filter out a few obvious non-matches first */
4682         if (!pci_is_pcie(dev) || pci_pcie_type(dev) != PCI_EXP_TYPE_ROOT_PORT)
4683                 return false;
4684
4685         for (i = 0; i < ARRAY_SIZE(pci_quirk_intel_pch_acs_ids); i++)
4686                 if (pci_quirk_intel_pch_acs_ids[i] == dev->device)
4687                         return true;
4688
4689         return false;
4690 }
4691
4692 static int pci_quirk_intel_pch_acs(struct pci_dev *dev, u16 acs_flags)
4693 {
4694         if (!pci_quirk_intel_pch_acs_match(dev))
4695                 return -ENOTTY;
4696
4697         if (dev->dev_flags & PCI_DEV_FLAGS_ACS_ENABLED_QUIRK)
4698                 return pci_acs_ctrl_enabled(acs_flags,
4699                         PCI_ACS_SV | PCI_ACS_RR | PCI_ACS_CR | PCI_ACS_UF);
4700
4701         return pci_acs_ctrl_enabled(acs_flags, 0);
4702 }
4703
4704 /*
4705  * These QCOM Root Ports do provide ACS-like features to disable peer
4706  * transactions and validate bus numbers in requests, but do not provide an
4707  * actual PCIe ACS capability.  Hardware supports source validation but it
4708  * will report the issue as Completer Abort instead of ACS Violation.
4709  * Hardware doesn't support peer-to-peer and each Root Port is a Root
4710  * Complex with unique segment numbers.  It is not possible for one Root
4711  * Port to pass traffic to another Root Port.  All PCIe transactions are
4712  * terminated inside the Root Port.
4713  */
4714 static int pci_quirk_qcom_rp_acs(struct pci_dev *dev, u16 acs_flags)
4715 {
4716         return pci_acs_ctrl_enabled(acs_flags,
4717                 PCI_ACS_SV | PCI_ACS_RR | PCI_ACS_CR | PCI_ACS_UF);
4718 }
4719
4720 /*
4721  * Each of these NXP Root Ports is in a Root Complex with a unique segment
4722  * number and does provide isolation features to disable peer transactions
4723  * and validate bus numbers in requests, but does not provide an ACS
4724  * capability.
4725  */
4726 static int pci_quirk_nxp_rp_acs(struct pci_dev *dev, u16 acs_flags)
4727 {
4728         return pci_acs_ctrl_enabled(acs_flags,
4729                 PCI_ACS_SV | PCI_ACS_RR | PCI_ACS_CR | PCI_ACS_UF);
4730 }
4731
4732 static int pci_quirk_al_acs(struct pci_dev *dev, u16 acs_flags)
4733 {
4734         if (pci_pcie_type(dev) != PCI_EXP_TYPE_ROOT_PORT)
4735                 return -ENOTTY;
4736
4737         /*
4738          * Amazon's Annapurna Labs root ports don't include an ACS capability,
4739          * but do include ACS-like functionality. The hardware doesn't support
4740          * peer-to-peer transactions via the root port and each has a unique
4741          * segment number.
4742          *
4743          * Additionally, the root ports cannot send traffic to each other.
4744          */
4745         acs_flags &= ~(PCI_ACS_SV | PCI_ACS_RR | PCI_ACS_CR | PCI_ACS_UF);
4746
4747         return acs_flags ? 0 : 1;
4748 }
4749
4750 /*
4751  * Sunrise Point PCH root ports implement ACS, but unfortunately as shown in
4752  * the datasheet (Intel 100 Series Chipset Family PCH Datasheet, Vol. 2,
4753  * 12.1.46, 12.1.47)[1] this chipset uses dwords for the ACS capability and
4754  * control registers whereas the PCIe spec packs them into words (Rev 3.0,
4755  * 7.16 ACS Extended Capability).  The bit definitions are correct, but the
4756  * control register is at offset 8 instead of 6 and we should probably use
4757  * dword accesses to them.  This applies to the following PCI Device IDs, as
4758  * found in volume 1 of the datasheet[2]:
4759  *
4760  * 0xa110-0xa11f Sunrise Point-H PCI Express Root Port #{0-16}
4761  * 0xa167-0xa16a Sunrise Point-H PCI Express Root Port #{17-20}
4762  *
4763  * N.B. This doesn't fix what lspci shows.
4764  *
4765  * The 100 series chipset specification update includes this as errata #23[3].
4766  *
4767  * The 200 series chipset (Union Point) has the same bug according to the
4768  * specification update (Intel 200 Series Chipset Family Platform Controller
4769  * Hub, Specification Update, January 2017, Revision 001, Document# 335194-001,
4770  * Errata 22)[4].  Per the datasheet[5], root port PCI Device IDs for this
4771  * chipset include:
4772  *
4773  * 0xa290-0xa29f PCI Express Root port #{0-16}
4774  * 0xa2e7-0xa2ee PCI Express Root port #{17-24}
4775  *
4776  * Mobile chipsets are also affected, 7th & 8th Generation
4777  * Specification update confirms ACS errata 22, status no fix: (7th Generation
4778  * Intel Processor Family I/O for U/Y Platforms and 8th Generation Intel
4779  * Processor Family I/O for U Quad Core Platforms Specification Update,
4780  * August 2017, Revision 002, Document#: 334660-002)[6]
4781  * Device IDs from I/O datasheet: (7th Generation Intel Processor Family I/O
4782  * for U/Y Platforms and 8th Generation Intel ® Processor Family I/O for U
4783  * Quad Core Platforms, Vol 1 of 2, August 2017, Document#: 334658-003)[7]
4784  *
4785  * 0x9d10-0x9d1b PCI Express Root port #{1-12}
4786  *
4787  * [1] https://www.intel.com/content/www/us/en/chipsets/100-series-chipset-datasheet-vol-2.html
4788  * [2] https://www.intel.com/content/www/us/en/chipsets/100-series-chipset-datasheet-vol-1.html
4789  * [3] https://www.intel.com/content/www/us/en/chipsets/100-series-chipset-spec-update.html
4790  * [4] https://www.intel.com/content/www/us/en/chipsets/200-series-chipset-pch-spec-update.html
4791  * [5] https://www.intel.com/content/www/us/en/chipsets/200-series-chipset-pch-datasheet-vol-1.html
4792  * [6] https://www.intel.com/content/www/us/en/processors/core/7th-gen-core-family-mobile-u-y-processor-lines-i-o-spec-update.html
4793  * [7] https://www.intel.com/content/www/us/en/processors/core/7th-gen-core-family-mobile-u-y-processor-lines-i-o-datasheet-vol-1.html
4794  */
4795 static bool pci_quirk_intel_spt_pch_acs_match(struct pci_dev *dev)
4796 {
4797         if (!pci_is_pcie(dev) || pci_pcie_type(dev) != PCI_EXP_TYPE_ROOT_PORT)
4798                 return false;
4799
4800         switch (dev->device) {
4801         case 0xa110 ... 0xa11f: case 0xa167 ... 0xa16a: /* Sunrise Point */
4802         case 0xa290 ... 0xa29f: case 0xa2e7 ... 0xa2ee: /* Union Point */
4803         case 0x9d10 ... 0x9d1b: /* 7th & 8th Gen Mobile */
4804                 return true;
4805         }
4806
4807         return false;
4808 }
4809
4810 #define INTEL_SPT_ACS_CTRL (PCI_ACS_CAP + 4)
4811
4812 static int pci_quirk_intel_spt_pch_acs(struct pci_dev *dev, u16 acs_flags)
4813 {
4814         int pos;
4815         u32 cap, ctrl;
4816
4817         if (!pci_quirk_intel_spt_pch_acs_match(dev))
4818                 return -ENOTTY;
4819
4820         pos = dev->acs_cap;
4821         if (!pos)
4822                 return -ENOTTY;
4823
4824         /* see pci_acs_flags_enabled() */
4825         pci_read_config_dword(dev, pos + PCI_ACS_CAP, &cap);
4826         acs_flags &= (cap | PCI_ACS_EC);
4827
4828         pci_read_config_dword(dev, pos + INTEL_SPT_ACS_CTRL, &ctrl);
4829
4830         return pci_acs_ctrl_enabled(acs_flags, ctrl);
4831 }
4832
4833 static int pci_quirk_mf_endpoint_acs(struct pci_dev *dev, u16 acs_flags)
4834 {
4835         /*
4836          * SV, TB, and UF are not relevant to multifunction endpoints.
4837          *
4838          * Multifunction devices are only required to implement RR, CR, and DT
4839          * in their ACS capability if they support peer-to-peer transactions.
4840          * Devices matching this quirk have been verified by the vendor to not
4841          * perform peer-to-peer with other functions, allowing us to mask out
4842          * these bits as if they were unimplemented in the ACS capability.
4843          */
4844         return pci_acs_ctrl_enabled(acs_flags,
4845                 PCI_ACS_SV | PCI_ACS_TB | PCI_ACS_RR |
4846                 PCI_ACS_CR | PCI_ACS_UF | PCI_ACS_DT);
4847 }
4848
4849 static int pci_quirk_rciep_acs(struct pci_dev *dev, u16 acs_flags)
4850 {
4851         /*
4852          * Intel RCiEP's are required to allow p2p only on translated
4853          * addresses.  Refer to Intel VT-d specification, r3.1, sec 3.16,
4854          * "Root-Complex Peer to Peer Considerations".
4855          */
4856         if (pci_pcie_type(dev) != PCI_EXP_TYPE_RC_END)
4857                 return -ENOTTY;
4858
4859         return pci_acs_ctrl_enabled(acs_flags,
4860                 PCI_ACS_SV | PCI_ACS_RR | PCI_ACS_CR | PCI_ACS_UF);
4861 }
4862
4863 static int pci_quirk_brcm_acs(struct pci_dev *dev, u16 acs_flags)
4864 {
4865         /*
4866          * iProc PAXB Root Ports don't advertise an ACS capability, but
4867          * they do not allow peer-to-peer transactions between Root Ports.
4868          * Allow each Root Port to be in a separate IOMMU group by masking
4869          * SV/RR/CR/UF bits.
4870          */
4871         return pci_acs_ctrl_enabled(acs_flags,
4872                 PCI_ACS_SV | PCI_ACS_RR | PCI_ACS_CR | PCI_ACS_UF);
4873 }
4874
4875 /*
4876  * Wangxun 10G/1G NICs have no ACS capability, and on multi-function
4877  * devices, peer-to-peer transactions are not be used between the functions.
4878  * So add an ACS quirk for below devices to isolate functions.
4879  * SFxxx 1G NICs(em).
4880  * RP1000/RP2000 10G NICs(sp).
4881  */
4882 static int  pci_quirk_wangxun_nic_acs(struct pci_dev *dev, u16 acs_flags)
4883 {
4884         switch (dev->device) {
4885         case 0x0100 ... 0x010F:
4886         case 0x1001:
4887         case 0x2001:
4888                 return pci_acs_ctrl_enabled(acs_flags,
4889                         PCI_ACS_SV | PCI_ACS_RR | PCI_ACS_CR | PCI_ACS_UF);
4890         }
4891
4892         return false;
4893 }
4894
4895 static const struct pci_dev_acs_enabled {
4896         u16 vendor;
4897         u16 device;
4898         int (*acs_enabled)(struct pci_dev *dev, u16 acs_flags);
4899 } pci_dev_acs_enabled[] = {
4900         { PCI_VENDOR_ID_ATI, 0x4385, pci_quirk_amd_sb_acs },
4901         { PCI_VENDOR_ID_ATI, 0x439c, pci_quirk_amd_sb_acs },
4902         { PCI_VENDOR_ID_ATI, 0x4383, pci_quirk_amd_sb_acs },
4903         { PCI_VENDOR_ID_ATI, 0x439d, pci_quirk_amd_sb_acs },
4904         { PCI_VENDOR_ID_ATI, 0x4384, pci_quirk_amd_sb_acs },
4905         { PCI_VENDOR_ID_ATI, 0x4399, pci_quirk_amd_sb_acs },
4906         { PCI_VENDOR_ID_AMD, 0x780f, pci_quirk_amd_sb_acs },
4907         { PCI_VENDOR_ID_AMD, 0x7809, pci_quirk_amd_sb_acs },
4908         { PCI_VENDOR_ID_SOLARFLARE, 0x0903, pci_quirk_mf_endpoint_acs },
4909         { PCI_VENDOR_ID_SOLARFLARE, 0x0923, pci_quirk_mf_endpoint_acs },
4910         { PCI_VENDOR_ID_SOLARFLARE, 0x0A03, pci_quirk_mf_endpoint_acs },
4911         { PCI_VENDOR_ID_INTEL, 0x10C6, pci_quirk_mf_endpoint_acs },
4912         { PCI_VENDOR_ID_INTEL, 0x10DB, pci_quirk_mf_endpoint_acs },
4913         { PCI_VENDOR_ID_INTEL, 0x10DD, pci_quirk_mf_endpoint_acs },
4914         { PCI_VENDOR_ID_INTEL, 0x10E1, pci_quirk_mf_endpoint_acs },
4915         { PCI_VENDOR_ID_INTEL, 0x10F1, pci_quirk_mf_endpoint_acs },
4916         { PCI_VENDOR_ID_INTEL, 0x10F7, pci_quirk_mf_endpoint_acs },
4917         { PCI_VENDOR_ID_INTEL, 0x10F8, pci_quirk_mf_endpoint_acs },
4918         { PCI_VENDOR_ID_INTEL, 0x10F9, pci_quirk_mf_endpoint_acs },
4919         { PCI_VENDOR_ID_INTEL, 0x10FA, pci_quirk_mf_endpoint_acs },
4920         { PCI_VENDOR_ID_INTEL, 0x10FB, pci_quirk_mf_endpoint_acs },
4921         { PCI_VENDOR_ID_INTEL, 0x10FC, pci_quirk_mf_endpoint_acs },
4922         { PCI_VENDOR_ID_INTEL, 0x1507, pci_quirk_mf_endpoint_acs },
4923         { PCI_VENDOR_ID_INTEL, 0x1514, pci_quirk_mf_endpoint_acs },
4924         { PCI_VENDOR_ID_INTEL, 0x151C, pci_quirk_mf_endpoint_acs },
4925         { PCI_VENDOR_ID_INTEL, 0x1529, pci_quirk_mf_endpoint_acs },
4926         { PCI_VENDOR_ID_INTEL, 0x152A, pci_quirk_mf_endpoint_acs },
4927         { PCI_VENDOR_ID_INTEL, 0x154D, pci_quirk_mf_endpoint_acs },
4928         { PCI_VENDOR_ID_INTEL, 0x154F, pci_quirk_mf_endpoint_acs },
4929         { PCI_VENDOR_ID_INTEL, 0x1551, pci_quirk_mf_endpoint_acs },
4930         { PCI_VENDOR_ID_INTEL, 0x1558, pci_quirk_mf_endpoint_acs },
4931         /* 82580 */
4932         { PCI_VENDOR_ID_INTEL, 0x1509, pci_quirk_mf_endpoint_acs },
4933         { PCI_VENDOR_ID_INTEL, 0x150E, pci_quirk_mf_endpoint_acs },
4934         { PCI_VENDOR_ID_INTEL, 0x150F, pci_quirk_mf_endpoint_acs },
4935         { PCI_VENDOR_ID_INTEL, 0x1510, pci_quirk_mf_endpoint_acs },
4936         { PCI_VENDOR_ID_INTEL, 0x1511, pci_quirk_mf_endpoint_acs },
4937         { PCI_VENDOR_ID_INTEL, 0x1516, pci_quirk_mf_endpoint_acs },
4938         { PCI_VENDOR_ID_INTEL, 0x1527, pci_quirk_mf_endpoint_acs },
4939         /* 82576 */
4940         { PCI_VENDOR_ID_INTEL, 0x10C9, pci_quirk_mf_endpoint_acs },
4941         { PCI_VENDOR_ID_INTEL, 0x10E6, pci_quirk_mf_endpoint_acs },
4942         { PCI_VENDOR_ID_INTEL, 0x10E7, pci_quirk_mf_endpoint_acs },
4943         { PCI_VENDOR_ID_INTEL, 0x10E8, pci_quirk_mf_endpoint_acs },
4944         { PCI_VENDOR_ID_INTEL, 0x150A, pci_quirk_mf_endpoint_acs },
4945         { PCI_VENDOR_ID_INTEL, 0x150D, pci_quirk_mf_endpoint_acs },
4946         { PCI_VENDOR_ID_INTEL, 0x1518, pci_quirk_mf_endpoint_acs },
4947         { PCI_VENDOR_ID_INTEL, 0x1526, pci_quirk_mf_endpoint_acs },
4948         /* 82575 */
4949         { PCI_VENDOR_ID_INTEL, 0x10A7, pci_quirk_mf_endpoint_acs },
4950         { PCI_VENDOR_ID_INTEL, 0x10A9, pci_quirk_mf_endpoint_acs },
4951         { PCI_VENDOR_ID_INTEL, 0x10D6, pci_quirk_mf_endpoint_acs },
4952         /* I350 */
4953         { PCI_VENDOR_ID_INTEL, 0x1521, pci_quirk_mf_endpoint_acs },
4954         { PCI_VENDOR_ID_INTEL, 0x1522, pci_quirk_mf_endpoint_acs },
4955         { PCI_VENDOR_ID_INTEL, 0x1523, pci_quirk_mf_endpoint_acs },
4956         { PCI_VENDOR_ID_INTEL, 0x1524, pci_quirk_mf_endpoint_acs },
4957         /* 82571 (Quads omitted due to non-ACS switch) */
4958         { PCI_VENDOR_ID_INTEL, 0x105E, pci_quirk_mf_endpoint_acs },
4959         { PCI_VENDOR_ID_INTEL, 0x105F, pci_quirk_mf_endpoint_acs },
4960         { PCI_VENDOR_ID_INTEL, 0x1060, pci_quirk_mf_endpoint_acs },
4961         { PCI_VENDOR_ID_INTEL, 0x10D9, pci_quirk_mf_endpoint_acs },
4962         /* I219 */
4963         { PCI_VENDOR_ID_INTEL, 0x15b7, pci_quirk_mf_endpoint_acs },
4964         { PCI_VENDOR_ID_INTEL, 0x15b8, pci_quirk_mf_endpoint_acs },
4965         { PCI_VENDOR_ID_INTEL, PCI_ANY_ID, pci_quirk_rciep_acs },
4966         /* QCOM QDF2xxx root ports */
4967         { PCI_VENDOR_ID_QCOM, 0x0400, pci_quirk_qcom_rp_acs },
4968         { PCI_VENDOR_ID_QCOM, 0x0401, pci_quirk_qcom_rp_acs },
4969         /* HXT SD4800 root ports. The ACS design is same as QCOM QDF2xxx */
4970         { PCI_VENDOR_ID_HXT, 0x0401, pci_quirk_qcom_rp_acs },
4971         /* Intel PCH root ports */
4972         { PCI_VENDOR_ID_INTEL, PCI_ANY_ID, pci_quirk_intel_pch_acs },
4973         { PCI_VENDOR_ID_INTEL, PCI_ANY_ID, pci_quirk_intel_spt_pch_acs },
4974         { 0x19a2, 0x710, pci_quirk_mf_endpoint_acs }, /* Emulex BE3-R */
4975         { 0x10df, 0x720, pci_quirk_mf_endpoint_acs }, /* Emulex Skyhawk-R */
4976         /* Cavium ThunderX */
4977         { PCI_VENDOR_ID_CAVIUM, PCI_ANY_ID, pci_quirk_cavium_acs },
4978         /* Cavium multi-function devices */
4979         { PCI_VENDOR_ID_CAVIUM, 0xA026, pci_quirk_mf_endpoint_acs },
4980         { PCI_VENDOR_ID_CAVIUM, 0xA059, pci_quirk_mf_endpoint_acs },
4981         { PCI_VENDOR_ID_CAVIUM, 0xA060, pci_quirk_mf_endpoint_acs },
4982         /* APM X-Gene */
4983         { PCI_VENDOR_ID_AMCC, 0xE004, pci_quirk_xgene_acs },
4984         /* Ampere Computing */
4985         { PCI_VENDOR_ID_AMPERE, 0xE005, pci_quirk_xgene_acs },
4986         { PCI_VENDOR_ID_AMPERE, 0xE006, pci_quirk_xgene_acs },
4987         { PCI_VENDOR_ID_AMPERE, 0xE007, pci_quirk_xgene_acs },
4988         { PCI_VENDOR_ID_AMPERE, 0xE008, pci_quirk_xgene_acs },
4989         { PCI_VENDOR_ID_AMPERE, 0xE009, pci_quirk_xgene_acs },
4990         { PCI_VENDOR_ID_AMPERE, 0xE00A, pci_quirk_xgene_acs },
4991         { PCI_VENDOR_ID_AMPERE, 0xE00B, pci_quirk_xgene_acs },
4992         { PCI_VENDOR_ID_AMPERE, 0xE00C, pci_quirk_xgene_acs },
4993         /* Broadcom multi-function device */
4994         { PCI_VENDOR_ID_BROADCOM, 0x16D7, pci_quirk_mf_endpoint_acs },
4995         { PCI_VENDOR_ID_BROADCOM, 0x1750, pci_quirk_mf_endpoint_acs },
4996         { PCI_VENDOR_ID_BROADCOM, 0x1751, pci_quirk_mf_endpoint_acs },
4997         { PCI_VENDOR_ID_BROADCOM, 0x1752, pci_quirk_mf_endpoint_acs },
4998         { PCI_VENDOR_ID_BROADCOM, 0xD714, pci_quirk_brcm_acs },
4999         /* Amazon Annapurna Labs */
5000         { PCI_VENDOR_ID_AMAZON_ANNAPURNA_LABS, 0x0031, pci_quirk_al_acs },
5001         /* Zhaoxin multi-function devices */
5002         { PCI_VENDOR_ID_ZHAOXIN, 0x3038, pci_quirk_mf_endpoint_acs },
5003         { PCI_VENDOR_ID_ZHAOXIN, 0x3104, pci_quirk_mf_endpoint_acs },
5004         { PCI_VENDOR_ID_ZHAOXIN, 0x9083, pci_quirk_mf_endpoint_acs },
5005         /* NXP root ports, xx=16, 12, or 08 cores */
5006         /* LX2xx0A : without security features + CAN-FD */
5007         { PCI_VENDOR_ID_NXP, 0x8d81, pci_quirk_nxp_rp_acs },
5008         { PCI_VENDOR_ID_NXP, 0x8da1, pci_quirk_nxp_rp_acs },
5009         { PCI_VENDOR_ID_NXP, 0x8d83, pci_quirk_nxp_rp_acs },
5010         /* LX2xx0C : security features + CAN-FD */
5011         { PCI_VENDOR_ID_NXP, 0x8d80, pci_quirk_nxp_rp_acs },
5012         { PCI_VENDOR_ID_NXP, 0x8da0, pci_quirk_nxp_rp_acs },
5013         { PCI_VENDOR_ID_NXP, 0x8d82, pci_quirk_nxp_rp_acs },
5014         /* LX2xx0E : security features + CAN */
5015         { PCI_VENDOR_ID_NXP, 0x8d90, pci_quirk_nxp_rp_acs },
5016         { PCI_VENDOR_ID_NXP, 0x8db0, pci_quirk_nxp_rp_acs },
5017         { PCI_VENDOR_ID_NXP, 0x8d92, pci_quirk_nxp_rp_acs },
5018         /* LX2xx0N : without security features + CAN */
5019         { PCI_VENDOR_ID_NXP, 0x8d91, pci_quirk_nxp_rp_acs },
5020         { PCI_VENDOR_ID_NXP, 0x8db1, pci_quirk_nxp_rp_acs },
5021         { PCI_VENDOR_ID_NXP, 0x8d93, pci_quirk_nxp_rp_acs },
5022         /* LX2xx2A : without security features + CAN-FD */
5023         { PCI_VENDOR_ID_NXP, 0x8d89, pci_quirk_nxp_rp_acs },
5024         { PCI_VENDOR_ID_NXP, 0x8da9, pci_quirk_nxp_rp_acs },
5025         { PCI_VENDOR_ID_NXP, 0x8d8b, pci_quirk_nxp_rp_acs },
5026         /* LX2xx2C : security features + CAN-FD */
5027         { PCI_VENDOR_ID_NXP, 0x8d88, pci_quirk_nxp_rp_acs },
5028         { PCI_VENDOR_ID_NXP, 0x8da8, pci_quirk_nxp_rp_acs },
5029         { PCI_VENDOR_ID_NXP, 0x8d8a, pci_quirk_nxp_rp_acs },
5030         /* LX2xx2E : security features + CAN */
5031         { PCI_VENDOR_ID_NXP, 0x8d98, pci_quirk_nxp_rp_acs },
5032         { PCI_VENDOR_ID_NXP, 0x8db8, pci_quirk_nxp_rp_acs },
5033         { PCI_VENDOR_ID_NXP, 0x8d9a, pci_quirk_nxp_rp_acs },
5034         /* LX2xx2N : without security features + CAN */
5035         { PCI_VENDOR_ID_NXP, 0x8d99, pci_quirk_nxp_rp_acs },
5036         { PCI_VENDOR_ID_NXP, 0x8db9, pci_quirk_nxp_rp_acs },
5037         { PCI_VENDOR_ID_NXP, 0x8d9b, pci_quirk_nxp_rp_acs },
5038         /* Zhaoxin Root/Downstream Ports */
5039         { PCI_VENDOR_ID_ZHAOXIN, PCI_ANY_ID, pci_quirk_zhaoxin_pcie_ports_acs },
5040         /* Wangxun nics */
5041         { PCI_VENDOR_ID_WANGXUN, PCI_ANY_ID, pci_quirk_wangxun_nic_acs },
5042         { 0 }
5043 };
5044
5045 /*
5046  * pci_dev_specific_acs_enabled - check whether device provides ACS controls
5047  * @dev:        PCI device
5048  * @acs_flags:  Bitmask of desired ACS controls
5049  *
5050  * Returns:
5051  *   -ENOTTY:   No quirk applies to this device; we can't tell whether the
5052  *              device provides the desired controls
5053  *   0:         Device does not provide all the desired controls
5054  *   >0:        Device provides all the controls in @acs_flags
5055  */
5056 int pci_dev_specific_acs_enabled(struct pci_dev *dev, u16 acs_flags)
5057 {
5058         const struct pci_dev_acs_enabled *i;
5059         int ret;
5060
5061         /*
5062          * Allow devices that do not expose standard PCIe ACS capabilities
5063          * or control to indicate their support here.  Multi-function express
5064          * devices which do not allow internal peer-to-peer between functions,
5065          * but do not implement PCIe ACS may wish to return true here.
5066          */
5067         for (i = pci_dev_acs_enabled; i->acs_enabled; i++) {
5068                 if ((i->vendor == dev->vendor ||
5069                      i->vendor == (u16)PCI_ANY_ID) &&
5070                     (i->device == dev->device ||
5071                      i->device == (u16)PCI_ANY_ID)) {
5072                         ret = i->acs_enabled(dev, acs_flags);
5073                         if (ret >= 0)
5074                                 return ret;
5075                 }
5076         }
5077
5078         return -ENOTTY;
5079 }
5080
5081 /* Config space offset of Root Complex Base Address register */
5082 #define INTEL_LPC_RCBA_REG 0xf0
5083 /* 31:14 RCBA address */
5084 #define INTEL_LPC_RCBA_MASK 0xffffc000
5085 /* RCBA Enable */
5086 #define INTEL_LPC_RCBA_ENABLE (1 << 0)
5087
5088 /* Backbone Scratch Pad Register */
5089 #define INTEL_BSPR_REG 0x1104
5090 /* Backbone Peer Non-Posted Disable */
5091 #define INTEL_BSPR_REG_BPNPD (1 << 8)
5092 /* Backbone Peer Posted Disable */
5093 #define INTEL_BSPR_REG_BPPD  (1 << 9)
5094
5095 /* Upstream Peer Decode Configuration Register */
5096 #define INTEL_UPDCR_REG 0x1014
5097 /* 5:0 Peer Decode Enable bits */
5098 #define INTEL_UPDCR_REG_MASK 0x3f
5099
5100 static int pci_quirk_enable_intel_lpc_acs(struct pci_dev *dev)
5101 {
5102         u32 rcba, bspr, updcr;
5103         void __iomem *rcba_mem;
5104
5105         /*
5106          * Read the RCBA register from the LPC (D31:F0).  PCH root ports
5107          * are D28:F* and therefore get probed before LPC, thus we can't
5108          * use pci_get_slot()/pci_read_config_dword() here.
5109          */
5110         pci_bus_read_config_dword(dev->bus, PCI_DEVFN(31, 0),
5111                                   INTEL_LPC_RCBA_REG, &rcba);
5112         if (!(rcba & INTEL_LPC_RCBA_ENABLE))
5113                 return -EINVAL;
5114
5115         rcba_mem = ioremap(rcba & INTEL_LPC_RCBA_MASK,
5116                                    PAGE_ALIGN(INTEL_UPDCR_REG));
5117         if (!rcba_mem)
5118                 return -ENOMEM;
5119
5120         /*
5121          * The BSPR can disallow peer cycles, but it's set by soft strap and
5122          * therefore read-only.  If both posted and non-posted peer cycles are
5123          * disallowed, we're ok.  If either are allowed, then we need to use
5124          * the UPDCR to disable peer decodes for each port.  This provides the
5125          * PCIe ACS equivalent of PCI_ACS_RR | PCI_ACS_CR | PCI_ACS_UF
5126          */
5127         bspr = readl(rcba_mem + INTEL_BSPR_REG);
5128         bspr &= INTEL_BSPR_REG_BPNPD | INTEL_BSPR_REG_BPPD;
5129         if (bspr != (INTEL_BSPR_REG_BPNPD | INTEL_BSPR_REG_BPPD)) {
5130                 updcr = readl(rcba_mem + INTEL_UPDCR_REG);
5131                 if (updcr & INTEL_UPDCR_REG_MASK) {
5132                         pci_info(dev, "Disabling UPDCR peer decodes\n");
5133                         updcr &= ~INTEL_UPDCR_REG_MASK;
5134                         writel(updcr, rcba_mem + INTEL_UPDCR_REG);
5135                 }
5136         }
5137
5138         iounmap(rcba_mem);
5139         return 0;
5140 }
5141
5142 /* Miscellaneous Port Configuration register */
5143 #define INTEL_MPC_REG 0xd8
5144 /* MPC: Invalid Receive Bus Number Check Enable */
5145 #define INTEL_MPC_REG_IRBNCE (1 << 26)
5146
5147 static void pci_quirk_enable_intel_rp_mpc_acs(struct pci_dev *dev)
5148 {
5149         u32 mpc;
5150
5151         /*
5152          * When enabled, the IRBNCE bit of the MPC register enables the
5153          * equivalent of PCI ACS Source Validation (PCI_ACS_SV), which
5154          * ensures that requester IDs fall within the bus number range
5155          * of the bridge.  Enable if not already.
5156          */
5157         pci_read_config_dword(dev, INTEL_MPC_REG, &mpc);
5158         if (!(mpc & INTEL_MPC_REG_IRBNCE)) {
5159                 pci_info(dev, "Enabling MPC IRBNCE\n");
5160                 mpc |= INTEL_MPC_REG_IRBNCE;
5161                 pci_write_config_word(dev, INTEL_MPC_REG, mpc);
5162         }
5163 }
5164
5165 /*
5166  * Currently this quirk does the equivalent of
5167  * PCI_ACS_SV | PCI_ACS_RR | PCI_ACS_CR | PCI_ACS_UF
5168  *
5169  * TODO: This quirk also needs to do equivalent of PCI_ACS_TB,
5170  * if dev->external_facing || dev->untrusted
5171  */
5172 static int pci_quirk_enable_intel_pch_acs(struct pci_dev *dev)
5173 {
5174         if (!pci_quirk_intel_pch_acs_match(dev))
5175                 return -ENOTTY;
5176
5177         if (pci_quirk_enable_intel_lpc_acs(dev)) {
5178                 pci_warn(dev, "Failed to enable Intel PCH ACS quirk\n");
5179                 return 0;
5180         }
5181
5182         pci_quirk_enable_intel_rp_mpc_acs(dev);
5183
5184         dev->dev_flags |= PCI_DEV_FLAGS_ACS_ENABLED_QUIRK;
5185
5186         pci_info(dev, "Intel PCH root port ACS workaround enabled\n");
5187
5188         return 0;
5189 }
5190
5191 static int pci_quirk_enable_intel_spt_pch_acs(struct pci_dev *dev)
5192 {
5193         int pos;
5194         u32 cap, ctrl;
5195
5196         if (!pci_quirk_intel_spt_pch_acs_match(dev))
5197                 return -ENOTTY;
5198
5199         pos = dev->acs_cap;
5200         if (!pos)
5201                 return -ENOTTY;
5202
5203         pci_read_config_dword(dev, pos + PCI_ACS_CAP, &cap);
5204         pci_read_config_dword(dev, pos + INTEL_SPT_ACS_CTRL, &ctrl);
5205
5206         ctrl |= (cap & PCI_ACS_SV);
5207         ctrl |= (cap & PCI_ACS_RR);
5208         ctrl |= (cap & PCI_ACS_CR);
5209         ctrl |= (cap & PCI_ACS_UF);
5210
5211         if (pci_ats_disabled() || dev->external_facing || dev->untrusted)
5212                 ctrl |= (cap & PCI_ACS_TB);
5213
5214         pci_write_config_dword(dev, pos + INTEL_SPT_ACS_CTRL, ctrl);
5215
5216         pci_info(dev, "Intel SPT PCH root port ACS workaround enabled\n");
5217
5218         return 0;
5219 }
5220
5221 static int pci_quirk_disable_intel_spt_pch_acs_redir(struct pci_dev *dev)
5222 {
5223         int pos;
5224         u32 cap, ctrl;
5225
5226         if (!pci_quirk_intel_spt_pch_acs_match(dev))
5227                 return -ENOTTY;
5228
5229         pos = dev->acs_cap;
5230         if (!pos)
5231                 return -ENOTTY;
5232
5233         pci_read_config_dword(dev, pos + PCI_ACS_CAP, &cap);
5234         pci_read_config_dword(dev, pos + INTEL_SPT_ACS_CTRL, &ctrl);
5235
5236         ctrl &= ~(PCI_ACS_RR | PCI_ACS_CR | PCI_ACS_EC);
5237
5238         pci_write_config_dword(dev, pos + INTEL_SPT_ACS_CTRL, ctrl);
5239
5240         pci_info(dev, "Intel SPT PCH root port workaround: disabled ACS redirect\n");
5241
5242         return 0;
5243 }
5244
5245 static const struct pci_dev_acs_ops {
5246         u16 vendor;
5247         u16 device;
5248         int (*enable_acs)(struct pci_dev *dev);
5249         int (*disable_acs_redir)(struct pci_dev *dev);
5250 } pci_dev_acs_ops[] = {
5251         { PCI_VENDOR_ID_INTEL, PCI_ANY_ID,
5252             .enable_acs = pci_quirk_enable_intel_pch_acs,
5253         },
5254         { PCI_VENDOR_ID_INTEL, PCI_ANY_ID,
5255             .enable_acs = pci_quirk_enable_intel_spt_pch_acs,
5256             .disable_acs_redir = pci_quirk_disable_intel_spt_pch_acs_redir,
5257         },
5258 };
5259
5260 int pci_dev_specific_enable_acs(struct pci_dev *dev)
5261 {
5262         const struct pci_dev_acs_ops *p;
5263         int i, ret;
5264
5265         for (i = 0; i < ARRAY_SIZE(pci_dev_acs_ops); i++) {
5266                 p = &pci_dev_acs_ops[i];
5267                 if ((p->vendor == dev->vendor ||
5268                      p->vendor == (u16)PCI_ANY_ID) &&
5269                     (p->device == dev->device ||
5270                      p->device == (u16)PCI_ANY_ID) &&
5271                     p->enable_acs) {
5272                         ret = p->enable_acs(dev);
5273                         if (ret >= 0)
5274                                 return ret;
5275                 }
5276         }
5277
5278         return -ENOTTY;
5279 }
5280
5281 int pci_dev_specific_disable_acs_redir(struct pci_dev *dev)
5282 {
5283         const struct pci_dev_acs_ops *p;
5284         int i, ret;
5285
5286         for (i = 0; i < ARRAY_SIZE(pci_dev_acs_ops); i++) {
5287                 p = &pci_dev_acs_ops[i];
5288                 if ((p->vendor == dev->vendor ||
5289                      p->vendor == (u16)PCI_ANY_ID) &&
5290                     (p->device == dev->device ||
5291                      p->device == (u16)PCI_ANY_ID) &&
5292                     p->disable_acs_redir) {
5293                         ret = p->disable_acs_redir(dev);
5294                         if (ret >= 0)
5295                                 return ret;
5296                 }
5297         }
5298
5299         return -ENOTTY;
5300 }
5301
5302 /*
5303  * The PCI capabilities list for Intel DH895xCC VFs (device ID 0x0443) with
5304  * QuickAssist Technology (QAT) is prematurely terminated in hardware.  The
5305  * Next Capability pointer in the MSI Capability Structure should point to
5306  * the PCIe Capability Structure but is incorrectly hardwired as 0 terminating
5307  * the list.
5308  */
5309 static void quirk_intel_qat_vf_cap(struct pci_dev *pdev)
5310 {
5311         int pos, i = 0, ret;
5312         u8 next_cap;
5313         u16 reg16, *cap;
5314         struct pci_cap_saved_state *state;
5315
5316         /* Bail if the hardware bug is fixed */
5317         if (pdev->pcie_cap || pci_find_capability(pdev, PCI_CAP_ID_EXP))
5318                 return;
5319
5320         /* Bail if MSI Capability Structure is not found for some reason */
5321         pos = pci_find_capability(pdev, PCI_CAP_ID_MSI);
5322         if (!pos)
5323                 return;
5324
5325         /*
5326          * Bail if Next Capability pointer in the MSI Capability Structure
5327          * is not the expected incorrect 0x00.
5328          */
5329         pci_read_config_byte(pdev, pos + 1, &next_cap);
5330         if (next_cap)
5331                 return;
5332
5333         /*
5334          * PCIe Capability Structure is expected to be at 0x50 and should
5335          * terminate the list (Next Capability pointer is 0x00).  Verify
5336          * Capability Id and Next Capability pointer is as expected.
5337          * Open-code some of set_pcie_port_type() and pci_cfg_space_size_ext()
5338          * to correctly set kernel data structures which have already been
5339          * set incorrectly due to the hardware bug.
5340          */
5341         pos = 0x50;
5342         pci_read_config_word(pdev, pos, &reg16);
5343         if (reg16 == (0x0000 | PCI_CAP_ID_EXP)) {
5344                 u32 status;
5345 #ifndef PCI_EXP_SAVE_REGS
5346 #define PCI_EXP_SAVE_REGS     7
5347 #endif
5348                 int size = PCI_EXP_SAVE_REGS * sizeof(u16);
5349
5350                 pdev->pcie_cap = pos;
5351                 pci_read_config_word(pdev, pos + PCI_EXP_FLAGS, &reg16);
5352                 pdev->pcie_flags_reg = reg16;
5353                 pci_read_config_word(pdev, pos + PCI_EXP_DEVCAP, &reg16);
5354                 pdev->pcie_mpss = reg16 & PCI_EXP_DEVCAP_PAYLOAD;
5355
5356                 pdev->cfg_size = PCI_CFG_SPACE_EXP_SIZE;
5357                 ret = pci_read_config_dword(pdev, PCI_CFG_SPACE_SIZE, &status);
5358                 if ((ret != PCIBIOS_SUCCESSFUL) || (PCI_POSSIBLE_ERROR(status)))
5359                         pdev->cfg_size = PCI_CFG_SPACE_SIZE;
5360
5361                 if (pci_find_saved_cap(pdev, PCI_CAP_ID_EXP))
5362                         return;
5363
5364                 /* Save PCIe cap */
5365                 state = kzalloc(sizeof(*state) + size, GFP_KERNEL);
5366                 if (!state)
5367                         return;
5368
5369                 state->cap.cap_nr = PCI_CAP_ID_EXP;
5370                 state->cap.cap_extended = 0;
5371                 state->cap.size = size;
5372                 cap = (u16 *)&state->cap.data[0];
5373                 pcie_capability_read_word(pdev, PCI_EXP_DEVCTL, &cap[i++]);
5374                 pcie_capability_read_word(pdev, PCI_EXP_LNKCTL, &cap[i++]);
5375                 pcie_capability_read_word(pdev, PCI_EXP_SLTCTL, &cap[i++]);
5376                 pcie_capability_read_word(pdev, PCI_EXP_RTCTL,  &cap[i++]);
5377                 pcie_capability_read_word(pdev, PCI_EXP_DEVCTL2, &cap[i++]);
5378                 pcie_capability_read_word(pdev, PCI_EXP_LNKCTL2, &cap[i++]);
5379                 pcie_capability_read_word(pdev, PCI_EXP_SLTCTL2, &cap[i++]);
5380                 hlist_add_head(&state->next, &pdev->saved_cap_space);
5381         }
5382 }
5383 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_INTEL, 0x443, quirk_intel_qat_vf_cap);
5384
5385 /*
5386  * FLR may cause the following to devices to hang:
5387  *
5388  * AMD Starship/Matisse HD Audio Controller 0x1487
5389  * AMD Starship USB 3.0 Host Controller 0x148c
5390  * AMD Matisse USB 3.0 Host Controller 0x149c
5391  * Intel 82579LM Gigabit Ethernet Controller 0x1502
5392  * Intel 82579V Gigabit Ethernet Controller 0x1503
5393  *
5394  */
5395 static void quirk_no_flr(struct pci_dev *dev)
5396 {
5397         dev->dev_flags |= PCI_DEV_FLAGS_NO_FLR_RESET;
5398 }
5399 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_AMD, 0x1487, quirk_no_flr);
5400 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_AMD, 0x148c, quirk_no_flr);
5401 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_AMD, 0x149c, quirk_no_flr);
5402 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_AMD, 0x7901, quirk_no_flr);
5403 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_INTEL, 0x1502, quirk_no_flr);
5404 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_INTEL, 0x1503, quirk_no_flr);
5405
5406 static void quirk_no_ext_tags(struct pci_dev *pdev)
5407 {
5408         struct pci_host_bridge *bridge = pci_find_host_bridge(pdev->bus);
5409
5410         if (!bridge)
5411                 return;
5412
5413         bridge->no_ext_tags = 1;
5414         pci_info(pdev, "disabling Extended Tags (this device can't handle them)\n");
5415
5416         pci_walk_bus(bridge->bus, pci_configure_extended_tags, NULL);
5417 }
5418 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_3WARE, 0x1004, quirk_no_ext_tags);
5419 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_SERVERWORKS, 0x0132, quirk_no_ext_tags);
5420 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_SERVERWORKS, 0x0140, quirk_no_ext_tags);
5421 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_SERVERWORKS, 0x0141, quirk_no_ext_tags);
5422 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_SERVERWORKS, 0x0142, quirk_no_ext_tags);
5423 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_SERVERWORKS, 0x0144, quirk_no_ext_tags);
5424 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_SERVERWORKS, 0x0420, quirk_no_ext_tags);
5425 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_SERVERWORKS, 0x0422, quirk_no_ext_tags);
5426
5427 #ifdef CONFIG_PCI_ATS
5428 static void quirk_no_ats(struct pci_dev *pdev)
5429 {
5430         pci_info(pdev, "disabling ATS\n");
5431         pdev->ats_cap = 0;
5432 }
5433
5434 /*
5435  * Some devices require additional driver setup to enable ATS.  Don't use
5436  * ATS for those devices as ATS will be enabled before the driver has had a
5437  * chance to load and configure the device.
5438  */
5439 static void quirk_amd_harvest_no_ats(struct pci_dev *pdev)
5440 {
5441         if (pdev->device == 0x15d8) {
5442                 if (pdev->revision == 0xcf &&
5443                     pdev->subsystem_vendor == 0xea50 &&
5444                     (pdev->subsystem_device == 0xce19 ||
5445                      pdev->subsystem_device == 0xcc10 ||
5446                      pdev->subsystem_device == 0xcc08))
5447                         quirk_no_ats(pdev);
5448         } else {
5449                 quirk_no_ats(pdev);
5450         }
5451 }
5452
5453 /* AMD Stoney platform GPU */
5454 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_ATI, 0x98e4, quirk_amd_harvest_no_ats);
5455 /* AMD Iceland dGPU */
5456 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_ATI, 0x6900, quirk_amd_harvest_no_ats);
5457 /* AMD Navi10 dGPU */
5458 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_ATI, 0x7310, quirk_amd_harvest_no_ats);
5459 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_ATI, 0x7312, quirk_amd_harvest_no_ats);
5460 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_ATI, 0x7318, quirk_amd_harvest_no_ats);
5461 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_ATI, 0x7319, quirk_amd_harvest_no_ats);
5462 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_ATI, 0x731a, quirk_amd_harvest_no_ats);
5463 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_ATI, 0x731b, quirk_amd_harvest_no_ats);
5464 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_ATI, 0x731e, quirk_amd_harvest_no_ats);
5465 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_ATI, 0x731f, quirk_amd_harvest_no_ats);
5466 /* AMD Navi14 dGPU */
5467 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_ATI, 0x7340, quirk_amd_harvest_no_ats);
5468 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_ATI, 0x7341, quirk_amd_harvest_no_ats);
5469 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_ATI, 0x7347, quirk_amd_harvest_no_ats);
5470 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_ATI, 0x734f, quirk_amd_harvest_no_ats);
5471 /* AMD Raven platform iGPU */
5472 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_ATI, 0x15d8, quirk_amd_harvest_no_ats);
5473
5474 /*
5475  * Intel IPU E2000 revisions before C0 implement incorrect endianness
5476  * in ATS Invalidate Request message body. Disable ATS for those devices.
5477  */
5478 static void quirk_intel_e2000_no_ats(struct pci_dev *pdev)
5479 {
5480         if (pdev->revision < 0x20)
5481                 quirk_no_ats(pdev);
5482 }
5483 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x1451, quirk_intel_e2000_no_ats);
5484 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x1452, quirk_intel_e2000_no_ats);
5485 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x1453, quirk_intel_e2000_no_ats);
5486 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x1454, quirk_intel_e2000_no_ats);
5487 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x1455, quirk_intel_e2000_no_ats);
5488 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x1457, quirk_intel_e2000_no_ats);
5489 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x1459, quirk_intel_e2000_no_ats);
5490 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x145a, quirk_intel_e2000_no_ats);
5491 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x145c, quirk_intel_e2000_no_ats);
5492 #endif /* CONFIG_PCI_ATS */
5493
5494 /* Freescale PCIe doesn't support MSI in RC mode */
5495 static void quirk_fsl_no_msi(struct pci_dev *pdev)
5496 {
5497         if (pci_pcie_type(pdev) == PCI_EXP_TYPE_ROOT_PORT)
5498                 pdev->no_msi = 1;
5499 }
5500 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_FREESCALE, PCI_ANY_ID, quirk_fsl_no_msi);
5501
5502 /*
5503  * Although not allowed by the spec, some multi-function devices have
5504  * dependencies of one function (consumer) on another (supplier).  For the
5505  * consumer to work in D0, the supplier must also be in D0.  Create a
5506  * device link from the consumer to the supplier to enforce this
5507  * dependency.  Runtime PM is allowed by default on the consumer to prevent
5508  * it from permanently keeping the supplier awake.
5509  */
5510 static void pci_create_device_link(struct pci_dev *pdev, unsigned int consumer,
5511                                    unsigned int supplier, unsigned int class,
5512                                    unsigned int class_shift)
5513 {
5514         struct pci_dev *supplier_pdev;
5515
5516         if (PCI_FUNC(pdev->devfn) != consumer)
5517                 return;
5518
5519         supplier_pdev = pci_get_domain_bus_and_slot(pci_domain_nr(pdev->bus),
5520                                 pdev->bus->number,
5521                                 PCI_DEVFN(PCI_SLOT(pdev->devfn), supplier));
5522         if (!supplier_pdev || (supplier_pdev->class >> class_shift) != class) {
5523                 pci_dev_put(supplier_pdev);
5524                 return;
5525         }
5526
5527         if (device_link_add(&pdev->dev, &supplier_pdev->dev,
5528                             DL_FLAG_STATELESS | DL_FLAG_PM_RUNTIME))
5529                 pci_info(pdev, "D0 power state depends on %s\n",
5530                          pci_name(supplier_pdev));
5531         else
5532                 pci_err(pdev, "Cannot enforce power dependency on %s\n",
5533                         pci_name(supplier_pdev));
5534
5535         pm_runtime_allow(&pdev->dev);
5536         pci_dev_put(supplier_pdev);
5537 }
5538
5539 /*
5540  * Create device link for GPUs with integrated HDA controller for streaming
5541  * audio to attached displays.
5542  */
5543 static void quirk_gpu_hda(struct pci_dev *hda)
5544 {
5545         pci_create_device_link(hda, 1, 0, PCI_BASE_CLASS_DISPLAY, 16);
5546 }
5547 DECLARE_PCI_FIXUP_CLASS_FINAL(PCI_VENDOR_ID_ATI, PCI_ANY_ID,
5548                               PCI_CLASS_MULTIMEDIA_HD_AUDIO, 8, quirk_gpu_hda);
5549 DECLARE_PCI_FIXUP_CLASS_FINAL(PCI_VENDOR_ID_AMD, PCI_ANY_ID,
5550                               PCI_CLASS_MULTIMEDIA_HD_AUDIO, 8, quirk_gpu_hda);
5551 DECLARE_PCI_FIXUP_CLASS_FINAL(PCI_VENDOR_ID_NVIDIA, PCI_ANY_ID,
5552                               PCI_CLASS_MULTIMEDIA_HD_AUDIO, 8, quirk_gpu_hda);
5553
5554 /*
5555  * Create device link for GPUs with integrated USB xHCI Host
5556  * controller to VGA.
5557  */
5558 static void quirk_gpu_usb(struct pci_dev *usb)
5559 {
5560         pci_create_device_link(usb, 2, 0, PCI_BASE_CLASS_DISPLAY, 16);
5561 }
5562 DECLARE_PCI_FIXUP_CLASS_FINAL(PCI_VENDOR_ID_NVIDIA, PCI_ANY_ID,
5563                               PCI_CLASS_SERIAL_USB, 8, quirk_gpu_usb);
5564 DECLARE_PCI_FIXUP_CLASS_FINAL(PCI_VENDOR_ID_ATI, PCI_ANY_ID,
5565                               PCI_CLASS_SERIAL_USB, 8, quirk_gpu_usb);
5566
5567 /*
5568  * Create device link for GPUs with integrated Type-C UCSI controller
5569  * to VGA. Currently there is no class code defined for UCSI device over PCI
5570  * so using UNKNOWN class for now and it will be updated when UCSI
5571  * over PCI gets a class code.
5572  */
5573 #define PCI_CLASS_SERIAL_UNKNOWN        0x0c80
5574 static void quirk_gpu_usb_typec_ucsi(struct pci_dev *ucsi)
5575 {
5576         pci_create_device_link(ucsi, 3, 0, PCI_BASE_CLASS_DISPLAY, 16);
5577 }
5578 DECLARE_PCI_FIXUP_CLASS_FINAL(PCI_VENDOR_ID_NVIDIA, PCI_ANY_ID,
5579                               PCI_CLASS_SERIAL_UNKNOWN, 8,
5580                               quirk_gpu_usb_typec_ucsi);
5581 DECLARE_PCI_FIXUP_CLASS_FINAL(PCI_VENDOR_ID_ATI, PCI_ANY_ID,
5582                               PCI_CLASS_SERIAL_UNKNOWN, 8,
5583                               quirk_gpu_usb_typec_ucsi);
5584
5585 /*
5586  * Enable the NVIDIA GPU integrated HDA controller if the BIOS left it
5587  * disabled.  https://devtalk.nvidia.com/default/topic/1024022
5588  */
5589 static void quirk_nvidia_hda(struct pci_dev *gpu)
5590 {
5591         u8 hdr_type;
5592         u32 val;
5593
5594         /* There was no integrated HDA controller before MCP89 */
5595         if (gpu->device < PCI_DEVICE_ID_NVIDIA_GEFORCE_320M)
5596                 return;
5597
5598         /* Bit 25 at offset 0x488 enables the HDA controller */
5599         pci_read_config_dword(gpu, 0x488, &val);
5600         if (val & BIT(25))
5601                 return;
5602
5603         pci_info(gpu, "Enabling HDA controller\n");
5604         pci_write_config_dword(gpu, 0x488, val | BIT(25));
5605
5606         /* The GPU becomes a multi-function device when the HDA is enabled */
5607         pci_read_config_byte(gpu, PCI_HEADER_TYPE, &hdr_type);
5608         gpu->multifunction = !!(hdr_type & 0x80);
5609 }
5610 DECLARE_PCI_FIXUP_CLASS_HEADER(PCI_VENDOR_ID_NVIDIA, PCI_ANY_ID,
5611                                PCI_BASE_CLASS_DISPLAY, 16, quirk_nvidia_hda);
5612 DECLARE_PCI_FIXUP_CLASS_RESUME_EARLY(PCI_VENDOR_ID_NVIDIA, PCI_ANY_ID,
5613                                PCI_BASE_CLASS_DISPLAY, 16, quirk_nvidia_hda);
5614
5615 /*
5616  * Some IDT switches incorrectly flag an ACS Source Validation error on
5617  * completions for config read requests even though PCIe r4.0, sec
5618  * 6.12.1.1, says that completions are never affected by ACS Source
5619  * Validation.  Here's the text of IDT 89H32H8G3-YC, erratum #36:
5620  *
5621  *   Item #36 - Downstream port applies ACS Source Validation to Completions
5622  *   Section 6.12.1.1 of the PCI Express Base Specification 3.1 states that
5623  *   completions are never affected by ACS Source Validation.  However,
5624  *   completions received by a downstream port of the PCIe switch from a
5625  *   device that has not yet captured a PCIe bus number are incorrectly
5626  *   dropped by ACS Source Validation by the switch downstream port.
5627  *
5628  * The workaround suggested by IDT is to issue a config write to the
5629  * downstream device before issuing the first config read.  This allows the
5630  * downstream device to capture its bus and device numbers (see PCIe r4.0,
5631  * sec 2.2.9), thus avoiding the ACS error on the completion.
5632  *
5633  * However, we don't know when the device is ready to accept the config
5634  * write, so we do config reads until we receive a non-Config Request Retry
5635  * Status, then do the config write.
5636  *
5637  * To avoid hitting the erratum when doing the config reads, we disable ACS
5638  * SV around this process.
5639  */
5640 int pci_idt_bus_quirk(struct pci_bus *bus, int devfn, u32 *l, int timeout)
5641 {
5642         int pos;
5643         u16 ctrl = 0;
5644         bool found;
5645         struct pci_dev *bridge = bus->self;
5646
5647         pos = bridge->acs_cap;
5648
5649         /* Disable ACS SV before initial config reads */
5650         if (pos) {
5651                 pci_read_config_word(bridge, pos + PCI_ACS_CTRL, &ctrl);
5652                 if (ctrl & PCI_ACS_SV)
5653                         pci_write_config_word(bridge, pos + PCI_ACS_CTRL,
5654                                               ctrl & ~PCI_ACS_SV);
5655         }
5656
5657         found = pci_bus_generic_read_dev_vendor_id(bus, devfn, l, timeout);
5658
5659         /* Write Vendor ID (read-only) so the endpoint latches its bus/dev */
5660         if (found)
5661                 pci_bus_write_config_word(bus, devfn, PCI_VENDOR_ID, 0);
5662
5663         /* Re-enable ACS_SV if it was previously enabled */
5664         if (ctrl & PCI_ACS_SV)
5665                 pci_write_config_word(bridge, pos + PCI_ACS_CTRL, ctrl);
5666
5667         return found;
5668 }
5669
5670 /*
5671  * Microsemi Switchtec NTB uses devfn proxy IDs to move TLPs between
5672  * NT endpoints via the internal switch fabric. These IDs replace the
5673  * originating requestor ID TLPs which access host memory on peer NTB
5674  * ports. Therefore, all proxy IDs must be aliased to the NTB device
5675  * to permit access when the IOMMU is turned on.
5676  */
5677 static void quirk_switchtec_ntb_dma_alias(struct pci_dev *pdev)
5678 {
5679         void __iomem *mmio;
5680         struct ntb_info_regs __iomem *mmio_ntb;
5681         struct ntb_ctrl_regs __iomem *mmio_ctrl;
5682         u64 partition_map;
5683         u8 partition;
5684         int pp;
5685
5686         if (pci_enable_device(pdev)) {
5687                 pci_err(pdev, "Cannot enable Switchtec device\n");
5688                 return;
5689         }
5690
5691         mmio = pci_iomap(pdev, 0, 0);
5692         if (mmio == NULL) {
5693                 pci_disable_device(pdev);
5694                 pci_err(pdev, "Cannot iomap Switchtec device\n");
5695                 return;
5696         }
5697
5698         pci_info(pdev, "Setting Switchtec proxy ID aliases\n");
5699
5700         mmio_ntb = mmio + SWITCHTEC_GAS_NTB_OFFSET;
5701         mmio_ctrl = (void __iomem *) mmio_ntb + SWITCHTEC_NTB_REG_CTRL_OFFSET;
5702
5703         partition = ioread8(&mmio_ntb->partition_id);
5704
5705         partition_map = ioread32(&mmio_ntb->ep_map);
5706         partition_map |= ((u64) ioread32(&mmio_ntb->ep_map + 4)) << 32;
5707         partition_map &= ~(1ULL << partition);
5708
5709         for (pp = 0; pp < (sizeof(partition_map) * 8); pp++) {
5710                 struct ntb_ctrl_regs __iomem *mmio_peer_ctrl;
5711                 u32 table_sz = 0;
5712                 int te;
5713
5714                 if (!(partition_map & (1ULL << pp)))
5715                         continue;
5716
5717                 pci_dbg(pdev, "Processing partition %d\n", pp);
5718
5719                 mmio_peer_ctrl = &mmio_ctrl[pp];
5720
5721                 table_sz = ioread16(&mmio_peer_ctrl->req_id_table_size);
5722                 if (!table_sz) {
5723                         pci_warn(pdev, "Partition %d table_sz 0\n", pp);
5724                         continue;
5725                 }
5726
5727                 if (table_sz > 512) {
5728                         pci_warn(pdev,
5729                                  "Invalid Switchtec partition %d table_sz %d\n",
5730                                  pp, table_sz);
5731                         continue;
5732                 }
5733
5734                 for (te = 0; te < table_sz; te++) {
5735                         u32 rid_entry;
5736                         u8 devfn;
5737
5738                         rid_entry = ioread32(&mmio_peer_ctrl->req_id_table[te]);
5739                         devfn = (rid_entry >> 1) & 0xFF;
5740                         pci_dbg(pdev,
5741                                 "Aliasing Partition %d Proxy ID %02x.%d\n",
5742                                 pp, PCI_SLOT(devfn), PCI_FUNC(devfn));
5743                         pci_add_dma_alias(pdev, devfn, 1);
5744                 }
5745         }
5746
5747         pci_iounmap(pdev, mmio);
5748         pci_disable_device(pdev);
5749 }
5750 #define SWITCHTEC_QUIRK(vid) \
5751         DECLARE_PCI_FIXUP_CLASS_FINAL(PCI_VENDOR_ID_MICROSEMI, vid, \
5752                 PCI_CLASS_BRIDGE_OTHER, 8, quirk_switchtec_ntb_dma_alias)
5753
5754 SWITCHTEC_QUIRK(0x8531);  /* PFX 24xG3 */
5755 SWITCHTEC_QUIRK(0x8532);  /* PFX 32xG3 */
5756 SWITCHTEC_QUIRK(0x8533);  /* PFX 48xG3 */
5757 SWITCHTEC_QUIRK(0x8534);  /* PFX 64xG3 */
5758 SWITCHTEC_QUIRK(0x8535);  /* PFX 80xG3 */
5759 SWITCHTEC_QUIRK(0x8536);  /* PFX 96xG3 */
5760 SWITCHTEC_QUIRK(0x8541);  /* PSX 24xG3 */
5761 SWITCHTEC_QUIRK(0x8542);  /* PSX 32xG3 */
5762 SWITCHTEC_QUIRK(0x8543);  /* PSX 48xG3 */
5763 SWITCHTEC_QUIRK(0x8544);  /* PSX 64xG3 */
5764 SWITCHTEC_QUIRK(0x8545);  /* PSX 80xG3 */
5765 SWITCHTEC_QUIRK(0x8546);  /* PSX 96xG3 */
5766 SWITCHTEC_QUIRK(0x8551);  /* PAX 24XG3 */
5767 SWITCHTEC_QUIRK(0x8552);  /* PAX 32XG3 */
5768 SWITCHTEC_QUIRK(0x8553);  /* PAX 48XG3 */
5769 SWITCHTEC_QUIRK(0x8554);  /* PAX 64XG3 */
5770 SWITCHTEC_QUIRK(0x8555);  /* PAX 80XG3 */
5771 SWITCHTEC_QUIRK(0x8556);  /* PAX 96XG3 */
5772 SWITCHTEC_QUIRK(0x8561);  /* PFXL 24XG3 */
5773 SWITCHTEC_QUIRK(0x8562);  /* PFXL 32XG3 */
5774 SWITCHTEC_QUIRK(0x8563);  /* PFXL 48XG3 */
5775 SWITCHTEC_QUIRK(0x8564);  /* PFXL 64XG3 */
5776 SWITCHTEC_QUIRK(0x8565);  /* PFXL 80XG3 */
5777 SWITCHTEC_QUIRK(0x8566);  /* PFXL 96XG3 */
5778 SWITCHTEC_QUIRK(0x8571);  /* PFXI 24XG3 */
5779 SWITCHTEC_QUIRK(0x8572);  /* PFXI 32XG3 */
5780 SWITCHTEC_QUIRK(0x8573);  /* PFXI 48XG3 */
5781 SWITCHTEC_QUIRK(0x8574);  /* PFXI 64XG3 */
5782 SWITCHTEC_QUIRK(0x8575);  /* PFXI 80XG3 */
5783 SWITCHTEC_QUIRK(0x8576);  /* PFXI 96XG3 */
5784 SWITCHTEC_QUIRK(0x4000);  /* PFX 100XG4 */
5785 SWITCHTEC_QUIRK(0x4084);  /* PFX 84XG4  */
5786 SWITCHTEC_QUIRK(0x4068);  /* PFX 68XG4  */
5787 SWITCHTEC_QUIRK(0x4052);  /* PFX 52XG4  */
5788 SWITCHTEC_QUIRK(0x4036);  /* PFX 36XG4  */
5789 SWITCHTEC_QUIRK(0x4028);  /* PFX 28XG4  */
5790 SWITCHTEC_QUIRK(0x4100);  /* PSX 100XG4 */
5791 SWITCHTEC_QUIRK(0x4184);  /* PSX 84XG4  */
5792 SWITCHTEC_QUIRK(0x4168);  /* PSX 68XG4  */
5793 SWITCHTEC_QUIRK(0x4152);  /* PSX 52XG4  */
5794 SWITCHTEC_QUIRK(0x4136);  /* PSX 36XG4  */
5795 SWITCHTEC_QUIRK(0x4128);  /* PSX 28XG4  */
5796 SWITCHTEC_QUIRK(0x4200);  /* PAX 100XG4 */
5797 SWITCHTEC_QUIRK(0x4284);  /* PAX 84XG4  */
5798 SWITCHTEC_QUIRK(0x4268);  /* PAX 68XG4  */
5799 SWITCHTEC_QUIRK(0x4252);  /* PAX 52XG4  */
5800 SWITCHTEC_QUIRK(0x4236);  /* PAX 36XG4  */
5801 SWITCHTEC_QUIRK(0x4228);  /* PAX 28XG4  */
5802 SWITCHTEC_QUIRK(0x4352);  /* PFXA 52XG4 */
5803 SWITCHTEC_QUIRK(0x4336);  /* PFXA 36XG4 */
5804 SWITCHTEC_QUIRK(0x4328);  /* PFXA 28XG4 */
5805 SWITCHTEC_QUIRK(0x4452);  /* PSXA 52XG4 */
5806 SWITCHTEC_QUIRK(0x4436);  /* PSXA 36XG4 */
5807 SWITCHTEC_QUIRK(0x4428);  /* PSXA 28XG4 */
5808 SWITCHTEC_QUIRK(0x4552);  /* PAXA 52XG4 */
5809 SWITCHTEC_QUIRK(0x4536);  /* PAXA 36XG4 */
5810 SWITCHTEC_QUIRK(0x4528);  /* PAXA 28XG4 */
5811
5812 /*
5813  * The PLX NTB uses devfn proxy IDs to move TLPs between NT endpoints.
5814  * These IDs are used to forward responses to the originator on the other
5815  * side of the NTB.  Alias all possible IDs to the NTB to permit access when
5816  * the IOMMU is turned on.
5817  */
5818 static void quirk_plx_ntb_dma_alias(struct pci_dev *pdev)
5819 {
5820         pci_info(pdev, "Setting PLX NTB proxy ID aliases\n");
5821         /* PLX NTB may use all 256 devfns */
5822         pci_add_dma_alias(pdev, 0, 256);
5823 }
5824 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_PLX, 0x87b0, quirk_plx_ntb_dma_alias);
5825 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_PLX, 0x87b1, quirk_plx_ntb_dma_alias);
5826
5827 /*
5828  * On Lenovo Thinkpad P50 SKUs with a Nvidia Quadro M1000M, the BIOS does
5829  * not always reset the secondary Nvidia GPU between reboots if the system
5830  * is configured to use Hybrid Graphics mode.  This results in the GPU
5831  * being left in whatever state it was in during the *previous* boot, which
5832  * causes spurious interrupts from the GPU, which in turn causes us to
5833  * disable the wrong IRQ and end up breaking the touchpad.  Unsurprisingly,
5834  * this also completely breaks nouveau.
5835  *
5836  * Luckily, it seems a simple reset of the Nvidia GPU brings it back to a
5837  * clean state and fixes all these issues.
5838  *
5839  * When the machine is configured in Dedicated display mode, the issue
5840  * doesn't occur.  Fortunately the GPU advertises NoReset+ when in this
5841  * mode, so we can detect that and avoid resetting it.
5842  */
5843 static void quirk_reset_lenovo_thinkpad_p50_nvgpu(struct pci_dev *pdev)
5844 {
5845         void __iomem *map;
5846         int ret;
5847
5848         if (pdev->subsystem_vendor != PCI_VENDOR_ID_LENOVO ||
5849             pdev->subsystem_device != 0x222e ||
5850             !pci_reset_supported(pdev))
5851                 return;
5852
5853         if (pci_enable_device_mem(pdev))
5854                 return;
5855
5856         /*
5857          * Based on nvkm_device_ctor() in
5858          * drivers/gpu/drm/nouveau/nvkm/engine/device/base.c
5859          */
5860         map = pci_iomap(pdev, 0, 0x23000);
5861         if (!map) {
5862                 pci_err(pdev, "Can't map MMIO space\n");
5863                 goto out_disable;
5864         }
5865
5866         /*
5867          * Make sure the GPU looks like it's been POSTed before resetting
5868          * it.
5869          */
5870         if (ioread32(map + 0x2240c) & 0x2) {
5871                 pci_info(pdev, FW_BUG "GPU left initialized by EFI, resetting\n");
5872                 ret = pci_reset_bus(pdev);
5873                 if (ret < 0)
5874                         pci_err(pdev, "Failed to reset GPU: %d\n", ret);
5875         }
5876
5877         iounmap(map);
5878 out_disable:
5879         pci_disable_device(pdev);
5880 }
5881 DECLARE_PCI_FIXUP_CLASS_FINAL(PCI_VENDOR_ID_NVIDIA, 0x13b1,
5882                               PCI_CLASS_DISPLAY_VGA, 8,
5883                               quirk_reset_lenovo_thinkpad_p50_nvgpu);
5884
5885 /*
5886  * Device [1b21:2142]
5887  * When in D0, PME# doesn't get asserted when plugging USB 3.0 device.
5888  */
5889 static void pci_fixup_no_d0_pme(struct pci_dev *dev)
5890 {
5891         pci_info(dev, "PME# does not work under D0, disabling it\n");
5892         dev->pme_support &= ~(PCI_PM_CAP_PME_D0 >> PCI_PM_CAP_PME_SHIFT);
5893 }
5894 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_ASMEDIA, 0x2142, pci_fixup_no_d0_pme);
5895
5896 /*
5897  * Device 12d8:0x400e [OHCI] and 12d8:0x400f [EHCI]
5898  *
5899  * These devices advertise PME# support in all power states but don't
5900  * reliably assert it.
5901  *
5902  * These devices also advertise MSI, but documentation (PI7C9X440SL.pdf)
5903  * says "The MSI Function is not implemented on this device" in chapters
5904  * 7.3.27, 7.3.29-7.3.31.
5905  */
5906 static void pci_fixup_no_msi_no_pme(struct pci_dev *dev)
5907 {
5908 #ifdef CONFIG_PCI_MSI
5909         pci_info(dev, "MSI is not implemented on this device, disabling it\n");
5910         dev->no_msi = 1;
5911 #endif
5912         pci_info(dev, "PME# is unreliable, disabling it\n");
5913         dev->pme_support = 0;
5914 }
5915 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_PERICOM, 0x400e, pci_fixup_no_msi_no_pme);
5916 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_PERICOM, 0x400f, pci_fixup_no_msi_no_pme);
5917
5918 static void apex_pci_fixup_class(struct pci_dev *pdev)
5919 {
5920         pdev->class = (PCI_CLASS_SYSTEM_OTHER << 8) | pdev->class;
5921 }
5922 DECLARE_PCI_FIXUP_CLASS_HEADER(0x1ac1, 0x089a,
5923                                PCI_CLASS_NOT_DEFINED, 8, apex_pci_fixup_class);
5924
5925 /*
5926  * Pericom PI7C9X2G404/PI7C9X2G304/PI7C9X2G303 switch erratum E5 -
5927  * ACS P2P Request Redirect is not functional
5928  *
5929  * When ACS P2P Request Redirect is enabled and bandwidth is not balanced
5930  * between upstream and downstream ports, packets are queued in an internal
5931  * buffer until CPLD packet. The workaround is to use the switch in store and
5932  * forward mode.
5933  */
5934 #define PI7C9X2Gxxx_MODE_REG            0x74
5935 #define PI7C9X2Gxxx_STORE_FORWARD_MODE  BIT(0)
5936 static void pci_fixup_pericom_acs_store_forward(struct pci_dev *pdev)
5937 {
5938         struct pci_dev *upstream;
5939         u16 val;
5940
5941         /* Downstream ports only */
5942         if (pci_pcie_type(pdev) != PCI_EXP_TYPE_DOWNSTREAM)
5943                 return;
5944
5945         /* Check for ACS P2P Request Redirect use */
5946         if (!pdev->acs_cap)
5947                 return;
5948         pci_read_config_word(pdev, pdev->acs_cap + PCI_ACS_CTRL, &val);
5949         if (!(val & PCI_ACS_RR))
5950                 return;
5951
5952         upstream = pci_upstream_bridge(pdev);
5953         if (!upstream)
5954                 return;
5955
5956         pci_read_config_word(upstream, PI7C9X2Gxxx_MODE_REG, &val);
5957         if (!(val & PI7C9X2Gxxx_STORE_FORWARD_MODE)) {
5958                 pci_info(upstream, "Setting PI7C9X2Gxxx store-forward mode to avoid ACS erratum\n");
5959                 pci_write_config_word(upstream, PI7C9X2Gxxx_MODE_REG, val |
5960                                       PI7C9X2Gxxx_STORE_FORWARD_MODE);
5961         }
5962 }
5963 /*
5964  * Apply fixup on enable and on resume, in order to apply the fix up whenever
5965  * ACS configuration changes or switch mode is reset
5966  */
5967 DECLARE_PCI_FIXUP_ENABLE(PCI_VENDOR_ID_PERICOM, 0x2404,
5968                          pci_fixup_pericom_acs_store_forward);
5969 DECLARE_PCI_FIXUP_RESUME(PCI_VENDOR_ID_PERICOM, 0x2404,
5970                          pci_fixup_pericom_acs_store_forward);
5971 DECLARE_PCI_FIXUP_ENABLE(PCI_VENDOR_ID_PERICOM, 0x2304,
5972                          pci_fixup_pericom_acs_store_forward);
5973 DECLARE_PCI_FIXUP_RESUME(PCI_VENDOR_ID_PERICOM, 0x2304,
5974                          pci_fixup_pericom_acs_store_forward);
5975 DECLARE_PCI_FIXUP_ENABLE(PCI_VENDOR_ID_PERICOM, 0x2303,
5976                          pci_fixup_pericom_acs_store_forward);
5977 DECLARE_PCI_FIXUP_RESUME(PCI_VENDOR_ID_PERICOM, 0x2303,
5978                          pci_fixup_pericom_acs_store_forward);
5979
5980 static void nvidia_ion_ahci_fixup(struct pci_dev *pdev)
5981 {
5982         pdev->dev_flags |= PCI_DEV_FLAGS_HAS_MSI_MASKING;
5983 }
5984 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_NVIDIA, 0x0ab8, nvidia_ion_ahci_fixup);
5985
5986 static void rom_bar_overlap_defect(struct pci_dev *dev)
5987 {
5988         pci_info(dev, "working around ROM BAR overlap defect\n");
5989         dev->rom_bar_overlap = 1;
5990 }
5991 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_INTEL, 0x1533, rom_bar_overlap_defect);
5992 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_INTEL, 0x1536, rom_bar_overlap_defect);
5993 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_INTEL, 0x1537, rom_bar_overlap_defect);
5994 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_INTEL, 0x1538, rom_bar_overlap_defect);
5995
5996 #ifdef CONFIG_PCIEASPM
5997 /*
5998  * Several Intel DG2 graphics devices advertise that they can only tolerate
5999  * 1us latency when transitioning from L1 to L0, which may prevent ASPM L1
6000  * from being enabled.  But in fact these devices can tolerate unlimited
6001  * latency.  Override their Device Capabilities value to allow ASPM L1 to
6002  * be enabled.
6003  */
6004 static void aspm_l1_acceptable_latency(struct pci_dev *dev)
6005 {
6006         u32 l1_lat = FIELD_GET(PCI_EXP_DEVCAP_L1, dev->devcap);
6007
6008         if (l1_lat < 7) {
6009                 dev->devcap |= FIELD_PREP(PCI_EXP_DEVCAP_L1, 7);
6010                 pci_info(dev, "ASPM: overriding L1 acceptable latency from %#x to 0x7\n",
6011                          l1_lat);
6012         }
6013 }
6014 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL, 0x4f80, aspm_l1_acceptable_latency);
6015 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL, 0x4f81, aspm_l1_acceptable_latency);
6016 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL, 0x4f82, aspm_l1_acceptable_latency);
6017 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL, 0x4f83, aspm_l1_acceptable_latency);
6018 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL, 0x4f84, aspm_l1_acceptable_latency);
6019 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL, 0x4f85, aspm_l1_acceptable_latency);
6020 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL, 0x4f86, aspm_l1_acceptable_latency);
6021 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL, 0x4f87, aspm_l1_acceptable_latency);
6022 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL, 0x4f88, aspm_l1_acceptable_latency);
6023 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL, 0x5690, aspm_l1_acceptable_latency);
6024 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL, 0x5691, aspm_l1_acceptable_latency);
6025 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL, 0x5692, aspm_l1_acceptable_latency);
6026 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL, 0x5693, aspm_l1_acceptable_latency);
6027 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL, 0x5694, aspm_l1_acceptable_latency);
6028 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL, 0x5695, aspm_l1_acceptable_latency);
6029 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL, 0x56a0, aspm_l1_acceptable_latency);
6030 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL, 0x56a1, aspm_l1_acceptable_latency);
6031 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL, 0x56a2, aspm_l1_acceptable_latency);
6032 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL, 0x56a3, aspm_l1_acceptable_latency);
6033 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL, 0x56a4, aspm_l1_acceptable_latency);
6034 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL, 0x56a5, aspm_l1_acceptable_latency);
6035 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL, 0x56a6, aspm_l1_acceptable_latency);
6036 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL, 0x56b0, aspm_l1_acceptable_latency);
6037 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL, 0x56b1, aspm_l1_acceptable_latency);
6038 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL, 0x56c0, aspm_l1_acceptable_latency);
6039 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL, 0x56c1, aspm_l1_acceptable_latency);
6040 #endif
6041
6042 #ifdef CONFIG_PCIE_DPC
6043 /*
6044  * Intel Ice Lake, Tiger Lake and Alder Lake BIOS has a bug that clears
6045  * the DPC RP PIO Log Size of the integrated Thunderbolt PCIe Root
6046  * Ports.
6047  */
6048 static void dpc_log_size(struct pci_dev *dev)
6049 {
6050         u16 dpc, val;
6051
6052         dpc = pci_find_ext_capability(dev, PCI_EXT_CAP_ID_DPC);
6053         if (!dpc)
6054                 return;
6055
6056         pci_read_config_word(dev, dpc + PCI_EXP_DPC_CAP, &val);
6057         if (!(val & PCI_EXP_DPC_CAP_RP_EXT))
6058                 return;
6059
6060         if (!((val & PCI_EXP_DPC_RP_PIO_LOG_SIZE) >> 8)) {
6061                 pci_info(dev, "Overriding RP PIO Log Size to 4\n");
6062                 dev->dpc_rp_log_size = 4;
6063         }
6064 }
6065 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL, 0x461f, dpc_log_size);
6066 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL, 0x462f, dpc_log_size);
6067 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL, 0x463f, dpc_log_size);
6068 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL, 0x466e, dpc_log_size);
6069 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL, 0x8a1d, dpc_log_size);
6070 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL, 0x8a1f, dpc_log_size);
6071 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL, 0x8a21, dpc_log_size);
6072 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL, 0x8a23, dpc_log_size);
6073 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL, 0x9a23, dpc_log_size);
6074 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL, 0x9a25, dpc_log_size);
6075 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL, 0x9a27, dpc_log_size);
6076 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL, 0x9a29, dpc_log_size);
6077 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL, 0x9a2b, dpc_log_size);
6078 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL, 0x9a2d, dpc_log_size);
6079 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL, 0x9a2f, dpc_log_size);
6080 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL, 0x9a31, dpc_log_size);
6081 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL, 0xa73f, dpc_log_size);
6082 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL, 0xa76e, dpc_log_size);
6083 #endif
6084
6085 /*
6086  * Devices known to require a longer delay before first config space access
6087  * after reset recovery or resume from D3cold:
6088  *
6089  * VideoPropulsion (aka Genroco) Torrent QN16e MPEG QAM Modulator
6090  */
6091 static void pci_fixup_d3cold_delay_1sec(struct pci_dev *pdev)
6092 {
6093         pdev->d3cold_delay = 1000;
6094 }
6095 DECLARE_PCI_FIXUP_FINAL(0x5555, 0x0004, pci_fixup_d3cold_delay_1sec);