drivers/pci/probe.c

   1 // SPDX-License-Identifier: GPL-2.0
   2 /*
   3  * PCI detection and setup code
   4  */
   5
   6 #include <linux/kernel.h>
   7 #include <linux/delay.h>
   8 #include <linux/init.h>
   9 #include <linux/pci.h>
  10 #include <linux/msi.h>
  11 #include <linux/of_device.h>
  12 #include <linux/of_pci.h>
  13 #include <linux/pci_hotplug.h>
  14 #include <linux/slab.h>
  15 #include <linux/module.h>
  16 #include <linux/cpumask.h>
  17 #include <linux/aer.h>
  18 #include <linux/acpi.h>
  19 #include <linux/hypervisor.h>
  20 #include <linux/irqdomain.h>
  21 #include <linux/pm_runtime.h>
  22 #include <linux/bitfield.h>
  23 #include "pci.h"
  24
  25 #define CARDBUS_LATENCY_TIMER   176     /* secondary latency timer */
  26 #define CARDBUS_RESERVE_BUSNR   3
  27
  28 static struct resource busn_resource = {
  29         .name   = "PCI busn",
  30         .start  = 0,
  31         .end    = 255,
  32         .flags  = IORESOURCE_BUS,
  33 };
  34
  35 /* Ugh.  Need to stop exporting this to modules. */
  36 LIST_HEAD(pci_root_buses);
  37 EXPORT_SYMBOL(pci_root_buses);
  38
  39 static LIST_HEAD(pci_domain_busn_res_list);
  40
  41 struct pci_domain_busn_res {
  42         struct list_head list;
  43         struct resource res;
  44         int domain_nr;
  45 };
  46
  47 static struct resource *get_pci_domain_busn_res(int domain_nr)
  48 {
  49         struct pci_domain_busn_res *r;
  50
  51         list_for_each_entry(r, &pci_domain_busn_res_list, list)
  52                 if (r->domain_nr == domain_nr)
  53                         return &r->res;
  54
  55         r = kzalloc(sizeof(*r), GFP_KERNEL);
  56         if (!r)
  57                 return NULL;
  58
  59         r->domain_nr = domain_nr;
  60         r->res.start = 0;
  61         r->res.end = 0xff;
  62         r->res.flags = IORESOURCE_BUS | IORESOURCE_PCI_FIXED;
  63
  64         list_add_tail(&r->list, &pci_domain_busn_res_list);
  65
  66         return &r->res;
  67 }
  68
  69 /*
  70  * Some device drivers need know if PCI is initiated.
  71  * Basically, we think PCI is not initiated when there
  72  * is no device to be found on the pci_bus_type.
  73  */
  74 int no_pci_devices(void)
  75 {
  76         struct device *dev;
  77         int no_devices;
  78
  79         dev = bus_find_next_device(&pci_bus_type, NULL);
  80         no_devices = (dev == NULL);
  81         put_device(dev);
  82         return no_devices;
  83 }
  84 EXPORT_SYMBOL(no_pci_devices);
  85
  86 /*
  87  * PCI Bus Class
  88  */
  89 static void release_pcibus_dev(struct device *dev)
  90 {
  91         struct pci_bus *pci_bus = to_pci_bus(dev);
  92
  93         put_device(pci_bus->bridge);
  94         pci_bus_remove_resources(pci_bus);
  95         pci_release_bus_of_node(pci_bus);
  96         kfree(pci_bus);
  97 }
  98
  99 static struct class pcibus_class = {
 100         .name           = "pci_bus",
 101         .dev_release    = &release_pcibus_dev,
 102         .dev_groups     = pcibus_groups,
 103 };
 104
 105 static int __init pcibus_class_init(void)
 106 {
 107         return class_register(&pcibus_class);
 108 }
 109 postcore_initcall(pcibus_class_init);
 110
 111 static u64 pci_size(u64 base, u64 maxbase, u64 mask)
 112 {
 113         u64 size = mask & maxbase;      /* Find the significant bits */
 114         if (!size)
 115                 return 0;
 116
 117         /*
 118          * Get the lowest of them to find the decode size, and from that
 119          * the extent.
 120          */
 121         size = size & ~(size-1);
 122
 123         /*
 124          * base == maxbase can be valid only if the BAR has already been
 125          * programmed with all 1s.
 126          */
 127         if (base == maxbase && ((base | (size - 1)) & mask) != mask)
 128                 return 0;
 129
 130         return size;
 131 }
 132
 133 static inline unsigned long decode_bar(struct pci_dev *dev, u32 bar)
 134 {
 135         u32 mem_type;
 136         unsigned long flags;
 137
 138         if ((bar & PCI_BASE_ADDRESS_SPACE) == PCI_BASE_ADDRESS_SPACE_IO) {
 139                 flags = bar & ~PCI_BASE_ADDRESS_IO_MASK;
 140                 flags |= IORESOURCE_IO;
 141                 return flags;
 142         }
 143
 144         flags = bar & ~PCI_BASE_ADDRESS_MEM_MASK;
 145         flags |= IORESOURCE_MEM;
 146         if (flags & PCI_BASE_ADDRESS_MEM_PREFETCH)
 147                 flags |= IORESOURCE_PREFETCH;
 148
 149         mem_type = bar & PCI_BASE_ADDRESS_MEM_TYPE_MASK;
 150         switch (mem_type) {
 151         case PCI_BASE_ADDRESS_MEM_TYPE_32:
 152                 break;
 153         case PCI_BASE_ADDRESS_MEM_TYPE_1M:
 154                 /* 1M mem BAR treated as 32-bit BAR */
 155                 break;
 156         case PCI_BASE_ADDRESS_MEM_TYPE_64:
 157                 flags |= IORESOURCE_MEM_64;
 158                 break;
 159         default:
 160                 /* mem unknown type treated as 32-bit BAR */
 161                 break;
 162         }
 163         return flags;
 164 }
 165
 166 #define PCI_COMMAND_DECODE_ENABLE       (PCI_COMMAND_MEMORY | PCI_COMMAND_IO)
 167
 168 /**
 169  * __pci_read_base - Read a PCI BAR
 170  * @dev: the PCI device
 171  * @type: type of the BAR
 172  * @res: resource buffer to be filled in
 173  * @pos: BAR position in the config space
 174  *
 175  * Returns 1 if the BAR is 64-bit, or 0 if 32-bit.
 176  */
 177 int __pci_read_base(struct pci_dev *dev, enum pci_bar_type type,
 178                     struct resource *res, unsigned int pos)
 179 {
 180         u32 l = 0, sz = 0, mask;
 181         u64 l64, sz64, mask64;
 182         u16 orig_cmd;
 183         struct pci_bus_region region, inverted_region;
 184
 185         mask = type ? PCI_ROM_ADDRESS_MASK : ~0;
 186
 187         /* No printks while decoding is disabled! */
 188         if (!dev->mmio_always_on) {
 189                 pci_read_config_word(dev, PCI_COMMAND, &orig_cmd);
 190                 if (orig_cmd & PCI_COMMAND_DECODE_ENABLE) {
 191                         pci_write_config_word(dev, PCI_COMMAND,
 192                                 orig_cmd & ~PCI_COMMAND_DECODE_ENABLE);
 193                 }
 194         }
 195
 196         res->name = pci_name(dev);
 197
 198         pci_read_config_dword(dev, pos, &l);
 199         pci_write_config_dword(dev, pos, l | mask);
 200         pci_read_config_dword(dev, pos, &sz);
 201         pci_write_config_dword(dev, pos, l);
 202
 203         /*
 204          * All bits set in sz means the device isn't working properly.
 205          * If the BAR isn't implemented, all bits must be 0.  If it's a
 206          * memory BAR or a ROM, bit 0 must be clear; if it's an io BAR, bit
 207          * 1 must be clear.
 208          */
 209         if (PCI_POSSIBLE_ERROR(sz))
 210                 sz = 0;
 211
 212         /*
 213          * I don't know how l can have all bits set.  Copied from old code.
 214          * Maybe it fixes a bug on some ancient platform.
 215          */
 216         if (PCI_POSSIBLE_ERROR(l))
 217                 l = 0;
 218
 219         if (type == pci_bar_unknown) {
 220                 res->flags = decode_bar(dev, l);
 221                 res->flags |= IORESOURCE_SIZEALIGN;
 222                 if (res->flags & IORESOURCE_IO) {
 223                         l64 = l & PCI_BASE_ADDRESS_IO_MASK;
 224                         sz64 = sz & PCI_BASE_ADDRESS_IO_MASK;
 225                         mask64 = PCI_BASE_ADDRESS_IO_MASK & (u32)IO_SPACE_LIMIT;
 226                 } else {
 227                         l64 = l & PCI_BASE_ADDRESS_MEM_MASK;
 228                         sz64 = sz & PCI_BASE_ADDRESS_MEM_MASK;
 229                         mask64 = (u32)PCI_BASE_ADDRESS_MEM_MASK;
 230                 }
 231         } else {
 232                 if (l & PCI_ROM_ADDRESS_ENABLE)
 233                         res->flags |= IORESOURCE_ROM_ENABLE;
 234                 l64 = l & PCI_ROM_ADDRESS_MASK;
 235                 sz64 = sz & PCI_ROM_ADDRESS_MASK;
 236                 mask64 = PCI_ROM_ADDRESS_MASK;
 237         }
 238
 239         if (res->flags & IORESOURCE_MEM_64) {
 240                 pci_read_config_dword(dev, pos + 4, &l);
 241                 pci_write_config_dword(dev, pos + 4, ~0);
 242                 pci_read_config_dword(dev, pos + 4, &sz);
 243                 pci_write_config_dword(dev, pos + 4, l);
 244
 245                 l64 |= ((u64)l << 32);
 246                 sz64 |= ((u64)sz << 32);
 247                 mask64 |= ((u64)~0 << 32);
 248         }
 249
 250         if (!dev->mmio_always_on && (orig_cmd & PCI_COMMAND_DECODE_ENABLE))
 251                 pci_write_config_word(dev, PCI_COMMAND, orig_cmd);
 252
 253         if (!sz64)
 254                 goto fail;
 255
 256         sz64 = pci_size(l64, sz64, mask64);
 257         if (!sz64) {
 258                 pci_info(dev, FW_BUG "reg 0x%x: invalid BAR (can't size)\n",
 259                          pos);
 260                 goto fail;
 261         }
 262
 263         if (res->flags & IORESOURCE_MEM_64) {
 264                 if ((sizeof(pci_bus_addr_t) < 8 || sizeof(resource_size_t) < 8)
 265                     && sz64 > 0x100000000ULL) {
 266                         res->flags |= IORESOURCE_UNSET | IORESOURCE_DISABLED;
 267                         res->start = 0;
 268                         res->end = 0;
 269                         pci_err(dev, "reg 0x%x: can't handle BAR larger than 4GB (size %#010llx)\n",
 270                                 pos, (unsigned long long)sz64);
 271                         goto out;
 272                 }
 273
 274                 if ((sizeof(pci_bus_addr_t) < 8) && l) {
 275                         /* Above 32-bit boundary; try to reallocate */
 276                         res->flags |= IORESOURCE_UNSET;
 277                         res->start = 0;
 278                         res->end = sz64 - 1;
 279                         pci_info(dev, "reg 0x%x: can't handle BAR above 4GB (bus address %#010llx)\n",
 280                                  pos, (unsigned long long)l64);
 281                         goto out;
 282                 }
 283         }
 284
 285         region.start = l64;
 286         region.end = l64 + sz64 - 1;
 287
 288         pcibios_bus_to_resource(dev->bus, res, &region);
 289         pcibios_resource_to_bus(dev->bus, &inverted_region, res);
 290
 291         /*
 292          * If "A" is a BAR value (a bus address), "bus_to_resource(A)" is
 293          * the corresponding resource address (the physical address used by
 294          * the CPU.  Converting that resource address back to a bus address
 295          * should yield the original BAR value:
 296          *
 297          *     resource_to_bus(bus_to_resource(A)) == A
 298          *
 299          * If it doesn't, CPU accesses to "bus_to_resource(A)" will not
 300          * be claimed by the device.
 301          */
 302         if (inverted_region.start != region.start) {
 303                 res->flags |= IORESOURCE_UNSET;
 304                 res->start = 0;
 305                 res->end = region.end - region.start;
 306                 pci_info(dev, "reg 0x%x: initial BAR value %#010llx invalid\n",
 307                          pos, (unsigned long long)region.start);
 308         }
 309
 310         goto out;
 311
 312
 313 fail:
 314         res->flags = 0;
 315 out:
 316         if (res->flags)
 317                 pci_info(dev, "reg 0x%x: %pR\n", pos, res);
 318
 319         return (res->flags & IORESOURCE_MEM_64) ? 1 : 0;
 320 }
 321
 322 static void pci_read_bases(struct pci_dev *dev, unsigned int howmany, int rom)
 323 {
 324         unsigned int pos, reg;
 325
 326         if (dev->non_compliant_bars)
 327                 return;
 328
 329         /* Per PCIe r4.0, sec 9.3.4.1.11, the VF BARs are all RO Zero */
 330         if (dev->is_virtfn)
 331                 return;
 332
 333         for (pos = 0; pos < howmany; pos++) {
 334                 struct resource *res = &dev->resource[pos];
 335                 reg = PCI_BASE_ADDRESS_0 + (pos << 2);
 336                 pos += __pci_read_base(dev, pci_bar_unknown, res, reg);
 337         }
 338
 339         if (rom) {
 340                 struct resource *res = &dev->resource[PCI_ROM_RESOURCE];
 341                 dev->rom_base_reg = rom;
 342                 res->flags = IORESOURCE_MEM | IORESOURCE_PREFETCH |
 343                                 IORESOURCE_READONLY | IORESOURCE_SIZEALIGN;
 344                 __pci_read_base(dev, pci_bar_mem32, res, rom);
 345         }
 346 }
 347
 348 static void pci_read_bridge_windows(struct pci_dev *bridge)
 349 {
 350         u16 io;
 351         u32 pmem, tmp;
 352
 353         pci_read_config_word(bridge, PCI_IO_BASE, &io);
 354         if (!io) {
 355                 pci_write_config_word(bridge, PCI_IO_BASE, 0xe0f0);
 356                 pci_read_config_word(bridge, PCI_IO_BASE, &io);
 357                 pci_write_config_word(bridge, PCI_IO_BASE, 0x0);
 358         }
 359         if (io)
 360                 bridge->io_window = 1;
 361
 362         /*
 363          * DECchip 21050 pass 2 errata: the bridge may miss an address
 364          * disconnect boundary by one PCI data phase.  Workaround: do not
 365          * use prefetching on this device.
 366          */
 367         if (bridge->vendor == PCI_VENDOR_ID_DEC && bridge->device == 0x0001)
 368                 return;
 369
 370         pci_read_config_dword(bridge, PCI_PREF_MEMORY_BASE, &pmem);
 371         if (!pmem) {
 372                 pci_write_config_dword(bridge, PCI_PREF_MEMORY_BASE,
 373                                                0xffe0fff0);
 374                 pci_read_config_dword(bridge, PCI_PREF_MEMORY_BASE, &pmem);
 375                 pci_write_config_dword(bridge, PCI_PREF_MEMORY_BASE, 0x0);
 376         }
 377         if (!pmem)
 378                 return;
 379
 380         bridge->pref_window = 1;
 381
 382         if ((pmem & PCI_PREF_RANGE_TYPE_MASK) == PCI_PREF_RANGE_TYPE_64) {
 383
 384                 /*
 385                  * Bridge claims to have a 64-bit prefetchable memory
 386                  * window; verify that the upper bits are actually
 387                  * writable.
 388                  */
 389                 pci_read_config_dword(bridge, PCI_PREF_BASE_UPPER32, &pmem);
 390                 pci_write_config_dword(bridge, PCI_PREF_BASE_UPPER32,
 391                                        0xffffffff);
 392                 pci_read_config_dword(bridge, PCI_PREF_BASE_UPPER32, &tmp);
 393                 pci_write_config_dword(bridge, PCI_PREF_BASE_UPPER32, pmem);
 394                 if (tmp)
 395                         bridge->pref_64_window = 1;
 396         }
 397 }
 398
 399 static void pci_read_bridge_io(struct pci_bus *child)
 400 {
 401         struct pci_dev *dev = child->self;
 402         u8 io_base_lo, io_limit_lo;
 403         unsigned long io_mask, io_granularity, base, limit;
 404         struct pci_bus_region region;
 405         struct resource *res;
 406
 407         io_mask = PCI_IO_RANGE_MASK;
 408         io_granularity = 0x1000;
 409         if (dev->io_window_1k) {
 410                 /* Support 1K I/O space granularity */
 411                 io_mask = PCI_IO_1K_RANGE_MASK;
 412                 io_granularity = 0x400;
 413         }
 414
 415         res = child->resource[0];
 416         pci_read_config_byte(dev, PCI_IO_BASE, &io_base_lo);
 417         pci_read_config_byte(dev, PCI_IO_LIMIT, &io_limit_lo);
 418         base = (io_base_lo & io_mask) << 8;
 419         limit = (io_limit_lo & io_mask) << 8;
 420
 421         if ((io_base_lo & PCI_IO_RANGE_TYPE_MASK) == PCI_IO_RANGE_TYPE_32) {
 422                 u16 io_base_hi, io_limit_hi;
 423
 424                 pci_read_config_word(dev, PCI_IO_BASE_UPPER16, &io_base_hi);
 425                 pci_read_config_word(dev, PCI_IO_LIMIT_UPPER16, &io_limit_hi);
 426                 base |= ((unsigned long) io_base_hi << 16);
 427                 limit |= ((unsigned long) io_limit_hi << 16);
 428         }
 429
 430         if (base <= limit) {
 431                 res->flags = (io_base_lo & PCI_IO_RANGE_TYPE_MASK) | IORESOURCE_IO;
 432                 region.start = base;
 433                 region.end = limit + io_granularity - 1;
 434                 pcibios_bus_to_resource(dev->bus, res, &region);
 435                 pci_info(dev, "  bridge window %pR\n", res);
 436         }
 437 }
 438
 439 static void pci_read_bridge_mmio(struct pci_bus *child)
 440 {
 441         struct pci_dev *dev = child->self;
 442         u16 mem_base_lo, mem_limit_lo;
 443         unsigned long base, limit;
 444         struct pci_bus_region region;
 445         struct resource *res;
 446
 447         res = child->resource[1];
 448         pci_read_config_word(dev, PCI_MEMORY_BASE, &mem_base_lo);
 449         pci_read_config_word(dev, PCI_MEMORY_LIMIT, &mem_limit_lo);
 450         base = ((unsigned long) mem_base_lo & PCI_MEMORY_RANGE_MASK) << 16;
 451         limit = ((unsigned long) mem_limit_lo & PCI_MEMORY_RANGE_MASK) << 16;
 452         if (base <= limit) {
 453                 res->flags = (mem_base_lo & PCI_MEMORY_RANGE_TYPE_MASK) | IORESOURCE_MEM;
 454                 region.start = base;
 455                 region.end = limit + 0xfffff;
 456                 pcibios_bus_to_resource(dev->bus, res, &region);
 457                 pci_info(dev, "  bridge window %pR\n", res);
 458         }
 459 }
 460
 461 static void pci_read_bridge_mmio_pref(struct pci_bus *child)
 462 {
 463         struct pci_dev *dev = child->self;
 464         u16 mem_base_lo, mem_limit_lo;
 465         u64 base64, limit64;
 466         pci_bus_addr_t base, limit;
 467         struct pci_bus_region region;
 468         struct resource *res;
 469
 470         res = child->resource[2];
 471         pci_read_config_word(dev, PCI_PREF_MEMORY_BASE, &mem_base_lo);
 472         pci_read_config_word(dev, PCI_PREF_MEMORY_LIMIT, &mem_limit_lo);
 473         base64 = (mem_base_lo & PCI_PREF_RANGE_MASK) << 16;
 474         limit64 = (mem_limit_lo & PCI_PREF_RANGE_MASK) << 16;
 475
 476         if ((mem_base_lo & PCI_PREF_RANGE_TYPE_MASK) == PCI_PREF_RANGE_TYPE_64) {
 477                 u32 mem_base_hi, mem_limit_hi;
 478
 479                 pci_read_config_dword(dev, PCI_PREF_BASE_UPPER32, &mem_base_hi);
 480                 pci_read_config_dword(dev, PCI_PREF_LIMIT_UPPER32, &mem_limit_hi);
 481
 482                 /*
 483                  * Some bridges set the base > limit by default, and some
 484                  * (broken) BIOSes do not initialize them.  If we find
 485                  * this, just assume they are not being used.
 486                  */
 487                 if (mem_base_hi <= mem_limit_hi) {
 488                         base64 |= (u64) mem_base_hi << 32;
 489                         limit64 |= (u64) mem_limit_hi << 32;
 490                 }
 491         }
 492
 493         base = (pci_bus_addr_t) base64;
 494         limit = (pci_bus_addr_t) limit64;
 495
 496         if (base != base64) {
 497                 pci_err(dev, "can't handle bridge window above 4GB (bus address %#010llx)\n",
 498                         (unsigned long long) base64);
 499                 return;
 500         }
 501
 502         if (base <= limit) {
 503                 res->flags = (mem_base_lo & PCI_PREF_RANGE_TYPE_MASK) |
 504                                          IORESOURCE_MEM | IORESOURCE_PREFETCH;
 505                 if (res->flags & PCI_PREF_RANGE_TYPE_64)
 506                         res->flags |= IORESOURCE_MEM_64;
 507                 region.start = base;
 508                 region.end = limit + 0xfffff;
 509                 pcibios_bus_to_resource(dev->bus, res, &region);
 510                 pci_info(dev, "  bridge window %pR\n", res);
 511         }
 512 }
 513
 514 void pci_read_bridge_bases(struct pci_bus *child)
 515 {
 516         struct pci_dev *dev = child->self;
 517         struct resource *res;
 518         int i;
 519
 520         if (pci_is_root_bus(child))     /* It's a host bus, nothing to read */
 521                 return;
 522
 523         pci_info(dev, "PCI bridge to %pR%s\n",
 524                  &child->busn_res,
 525                  dev->transparent ? " (subtractive decode)" : "");
 526
 527         pci_bus_remove_resources(child);
 528         for (i = 0; i < PCI_BRIDGE_RESOURCE_NUM; i++)
 529                 child->resource[i] = &dev->resource[PCI_BRIDGE_RESOURCES+i];
 530
 531         pci_read_bridge_io(child);
 532         pci_read_bridge_mmio(child);
 533         pci_read_bridge_mmio_pref(child);
 534
 535         if (dev->transparent) {
 536                 pci_bus_for_each_resource(child->parent, res, i) {
 537                         if (res && res->flags) {
 538                                 pci_bus_add_resource(child, res,
 539                                                      PCI_SUBTRACTIVE_DECODE);
 540                                 pci_info(dev, "  bridge window %pR (subtractive decode)\n",
 541                                            res);
 542                         }
 543                 }
 544         }
 545 }
 546
 547 static struct pci_bus *pci_alloc_bus(struct pci_bus *parent)
 548 {
 549         struct pci_bus *b;
 550
 551         b = kzalloc(sizeof(*b), GFP_KERNEL);
 552         if (!b)
 553                 return NULL;
 554
 555         INIT_LIST_HEAD(&b->node);
 556         INIT_LIST_HEAD(&b->children);
 557         INIT_LIST_HEAD(&b->devices);
 558         INIT_LIST_HEAD(&b->slots);
 559         INIT_LIST_HEAD(&b->resources);
 560         b->max_bus_speed = PCI_SPEED_UNKNOWN;
 561         b->cur_bus_speed = PCI_SPEED_UNKNOWN;
 562 #ifdef CONFIG_PCI_DOMAINS_GENERIC
 563         if (parent)
 564                 b->domain_nr = parent->domain_nr;
 565 #endif
 566         return b;
 567 }
 568
 569 static void pci_release_host_bridge_dev(struct device *dev)
 570 {
 571         struct pci_host_bridge *bridge = to_pci_host_bridge(dev);
 572
 573         if (bridge->release_fn)
 574                 bridge->release_fn(bridge);
 575
 576         pci_free_resource_list(&bridge->windows);
 577         pci_free_resource_list(&bridge->dma_ranges);
 578         kfree(bridge);
 579 }
 580
 581 static void pci_init_host_bridge(struct pci_host_bridge *bridge)
 582 {
 583         INIT_LIST_HEAD(&bridge->windows);
 584         INIT_LIST_HEAD(&bridge->dma_ranges);
 585
 586         /*
 587          * We assume we can manage these PCIe features.  Some systems may
 588          * reserve these for use by the platform itself, e.g., an ACPI BIOS
 589          * may implement its own AER handling and use _OSC to prevent the
 590          * OS from interfering.
 591          */
 592         bridge->native_aer = 1;
 593         bridge->native_pcie_hotplug = 1;
 594         bridge->native_shpc_hotplug = 1;
 595         bridge->native_pme = 1;
 596         bridge->native_ltr = 1;
 597         bridge->native_dpc = 1;
 598         bridge->domain_nr = PCI_DOMAIN_NR_NOT_SET;
 599
 600         device_initialize(&bridge->dev);
 601 }
 602
 603 struct pci_host_bridge *pci_alloc_host_bridge(size_t priv)
 604 {
 605         struct pci_host_bridge *bridge;
 606
 607         bridge = kzalloc(sizeof(*bridge) + priv, GFP_KERNEL);
 608         if (!bridge)
 609                 return NULL;
 610
 611         pci_init_host_bridge(bridge);
 612         bridge->dev.release = pci_release_host_bridge_dev;
 613
 614         return bridge;
 615 }
 616 EXPORT_SYMBOL(pci_alloc_host_bridge);
 617
 618 static void devm_pci_alloc_host_bridge_release(void *data)
 619 {
 620         pci_free_host_bridge(data);
 621 }
 622
 623 struct pci_host_bridge *devm_pci_alloc_host_bridge(struct device *dev,
 624                                                    size_t priv)
 625 {
 626         int ret;
 627         struct pci_host_bridge *bridge;
 628
 629         bridge = pci_alloc_host_bridge(priv);
 630         if (!bridge)
 631                 return NULL;
 632
 633         bridge->dev.parent = dev;
 634
 635         ret = devm_add_action_or_reset(dev, devm_pci_alloc_host_bridge_release,
 636                                        bridge);
 637         if (ret)
 638                 return NULL;
 639
 640         ret = devm_of_pci_bridge_init(dev, bridge);
 641         if (ret)
 642                 return NULL;
 643
 644         return bridge;
 645 }
 646 EXPORT_SYMBOL(devm_pci_alloc_host_bridge);
 647
 648 void pci_free_host_bridge(struct pci_host_bridge *bridge)
 649 {
 650         put_device(&bridge->dev);
 651 }
 652 EXPORT_SYMBOL(pci_free_host_bridge);
 653
 654 /* Indexed by PCI_X_SSTATUS_FREQ (secondary bus mode and frequency) */
 655 static const unsigned char pcix_bus_speed[] = {
 656         PCI_SPEED_UNKNOWN,              /* 0 */
 657         PCI_SPEED_66MHz_PCIX,           /* 1 */
 658         PCI_SPEED_100MHz_PCIX,          /* 2 */
 659         PCI_SPEED_133MHz_PCIX,          /* 3 */
 660         PCI_SPEED_UNKNOWN,              /* 4 */
 661         PCI_SPEED_66MHz_PCIX_ECC,       /* 5 */
 662         PCI_SPEED_100MHz_PCIX_ECC,      /* 6 */
 663         PCI_SPEED_133MHz_PCIX_ECC,      /* 7 */
 664         PCI_SPEED_UNKNOWN,              /* 8 */
 665         PCI_SPEED_66MHz_PCIX_266,       /* 9 */
 666         PCI_SPEED_100MHz_PCIX_266,      /* A */
 667         PCI_SPEED_133MHz_PCIX_266,      /* B */
 668         PCI_SPEED_UNKNOWN,              /* C */
 669         PCI_SPEED_66MHz_PCIX_533,       /* D */
 670         PCI_SPEED_100MHz_PCIX_533,      /* E */
 671         PCI_SPEED_133MHz_PCIX_533       /* F */
 672 };
 673
 674 /* Indexed by PCI_EXP_LNKCAP_SLS, PCI_EXP_LNKSTA_CLS */
 675 const unsigned char pcie_link_speed[] = {
 676         PCI_SPEED_UNKNOWN,              /* 0 */
 677         PCIE_SPEED_2_5GT,               /* 1 */
 678         PCIE_SPEED_5_0GT,               /* 2 */
 679         PCIE_SPEED_8_0GT,               /* 3 */
 680         PCIE_SPEED_16_0GT,              /* 4 */
 681         PCIE_SPEED_32_0GT,              /* 5 */
 682         PCIE_SPEED_64_0GT,              /* 6 */
 683         PCI_SPEED_UNKNOWN,              /* 7 */
 684         PCI_SPEED_UNKNOWN,              /* 8 */
 685         PCI_SPEED_UNKNOWN,              /* 9 */
 686         PCI_SPEED_UNKNOWN,              /* A */
 687         PCI_SPEED_UNKNOWN,              /* B */
 688         PCI_SPEED_UNKNOWN,              /* C */
 689         PCI_SPEED_UNKNOWN,              /* D */
 690         PCI_SPEED_UNKNOWN,              /* E */
 691         PCI_SPEED_UNKNOWN               /* F */
 692 };
 693 EXPORT_SYMBOL_GPL(pcie_link_speed);
 694
 695 const char *pci_speed_string(enum pci_bus_speed speed)
 696 {
 697         /* Indexed by the pci_bus_speed enum */
 698         static const char *speed_strings[] = {
 699             "33 MHz PCI",               /* 0x00 */
 700             "66 MHz PCI",               /* 0x01 */
 701             "66 MHz PCI-X",             /* 0x02 */
 702             "100 MHz PCI-X",            /* 0x03 */
 703             "133 MHz PCI-X",            /* 0x04 */
 704             NULL,                       /* 0x05 */
 705             NULL,                       /* 0x06 */
 706             NULL,                       /* 0x07 */
 707             NULL,                       /* 0x08 */
 708             "66 MHz PCI-X 266",         /* 0x09 */
 709             "100 MHz PCI-X 266",        /* 0x0a */
 710             "133 MHz PCI-X 266",        /* 0x0b */
 711             "Unknown AGP",              /* 0x0c */
 712             "1x AGP",                   /* 0x0d */
 713             "2x AGP",                   /* 0x0e */
 714             "4x AGP",                   /* 0x0f */
 715             "8x AGP",                   /* 0x10 */
 716             "66 MHz PCI-X 533",         /* 0x11 */
 717             "100 MHz PCI-X 533",        /* 0x12 */
 718             "133 MHz PCI-X 533",        /* 0x13 */
 719             "2.5 GT/s PCIe",            /* 0x14 */
 720             "5.0 GT/s PCIe",            /* 0x15 */
 721             "8.0 GT/s PCIe",            /* 0x16 */
 722             "16.0 GT/s PCIe",           /* 0x17 */
 723             "32.0 GT/s PCIe",           /* 0x18 */
 724             "64.0 GT/s PCIe",           /* 0x19 */
 725         };
 726
 727         if (speed < ARRAY_SIZE(speed_strings))
 728                 return speed_strings[speed];
 729         return "Unknown";
 730 }
 731 EXPORT_SYMBOL_GPL(pci_speed_string);
 732
 733 void pcie_update_link_speed(struct pci_bus *bus, u16 linksta)
 734 {
 735         bus->cur_bus_speed = pcie_link_speed[linksta & PCI_EXP_LNKSTA_CLS];
 736 }
 737 EXPORT_SYMBOL_GPL(pcie_update_link_speed);
 738
 739 static unsigned char agp_speeds[] = {
 740         AGP_UNKNOWN,
 741         AGP_1X,
 742         AGP_2X,
 743         AGP_4X,
 744         AGP_8X
 745 };
 746
 747 static enum pci_bus_speed agp_speed(int agp3, int agpstat)
 748 {
 749         int index = 0;
 750
 751         if (agpstat & 4)
 752                 index = 3;
 753         else if (agpstat & 2)
 754                 index = 2;
 755         else if (agpstat & 1)
 756                 index = 1;
 757         else
 758                 goto out;
 759
 760         if (agp3) {
 761                 index += 2;
 762                 if (index == 5)
 763                         index = 0;
 764         }
 765
 766  out:
 767         return agp_speeds[index];
 768 }
 769
 770 static void pci_set_bus_speed(struct pci_bus *bus)
 771 {
 772         struct pci_dev *bridge = bus->self;
 773         int pos;
 774
 775         pos = pci_find_capability(bridge, PCI_CAP_ID_AGP);
 776         if (!pos)
 777                 pos = pci_find_capability(bridge, PCI_CAP_ID_AGP3);
 778         if (pos) {
 779                 u32 agpstat, agpcmd;
 780
 781                 pci_read_config_dword(bridge, pos + PCI_AGP_STATUS, &agpstat);
 782                 bus->max_bus_speed = agp_speed(agpstat & 8, agpstat & 7);
 783
 784                 pci_read_config_dword(bridge, pos + PCI_AGP_COMMAND, &agpcmd);
 785                 bus->cur_bus_speed = agp_speed(agpstat & 8, agpcmd & 7);
 786         }
 787
 788         pos = pci_find_capability(bridge, PCI_CAP_ID_PCIX);
 789         if (pos) {
 790                 u16 status;
 791                 enum pci_bus_speed max;
 792
 793                 pci_read_config_word(bridge, pos + PCI_X_BRIDGE_SSTATUS,
 794                                      &status);
 795
 796                 if (status & PCI_X_SSTATUS_533MHZ) {
 797                         max = PCI_SPEED_133MHz_PCIX_533;
 798                 } else if (status & PCI_X_SSTATUS_266MHZ) {
 799                         max = PCI_SPEED_133MHz_PCIX_266;
 800                 } else if (status & PCI_X_SSTATUS_133MHZ) {
 801                         if ((status & PCI_X_SSTATUS_VERS) == PCI_X_SSTATUS_V2)
 802                                 max = PCI_SPEED_133MHz_PCIX_ECC;
 803                         else
 804                                 max = PCI_SPEED_133MHz_PCIX;
 805                 } else {
 806                         max = PCI_SPEED_66MHz_PCIX;
 807                 }
 808
 809                 bus->max_bus_speed = max;
 810                 bus->cur_bus_speed = pcix_bus_speed[
 811                         (status & PCI_X_SSTATUS_FREQ) >> 6];
 812
 813                 return;
 814         }
 815
 816         if (pci_is_pcie(bridge)) {
 817                 u32 linkcap;
 818                 u16 linksta;
 819
 820                 pcie_capability_read_dword(bridge, PCI_EXP_LNKCAP, &linkcap);
 821                 bus->max_bus_speed = pcie_link_speed[linkcap & PCI_EXP_LNKCAP_SLS];
 822                 bridge->link_active_reporting = !!(linkcap & PCI_EXP_LNKCAP_DLLLARC);
 823
 824                 pcie_capability_read_word(bridge, PCI_EXP_LNKSTA, &linksta);
 825                 pcie_update_link_speed(bus, linksta);
 826         }
 827 }
 828
 829 static struct irq_domain *pci_host_bridge_msi_domain(struct pci_bus *bus)
 830 {
 831         struct irq_domain *d;
 832
 833         /* If the host bridge driver sets a MSI domain of the bridge, use it */
 834         d = dev_get_msi_domain(bus->bridge);
 835
 836         /*
 837          * Any firmware interface that can resolve the msi_domain
 838          * should be called from here.
 839          */
 840         if (!d)
 841                 d = pci_host_bridge_of_msi_domain(bus);
 842         if (!d)
 843                 d = pci_host_bridge_acpi_msi_domain(bus);
 844
 845 #ifdef CONFIG_PCI_MSI_IRQ_DOMAIN
 846         /*
 847          * If no IRQ domain was found via the OF tree, try looking it up
 848          * directly through the fwnode_handle.
 849          */
 850         if (!d) {
 851                 struct fwnode_handle *fwnode = pci_root_bus_fwnode(bus);
 852
 853                 if (fwnode)
 854                         d = irq_find_matching_fwnode(fwnode,
 855                                                      DOMAIN_BUS_PCI_MSI);
 856         }
 857 #endif
 858
 859         return d;
 860 }
 861
 862 static void pci_set_bus_msi_domain(struct pci_bus *bus)
 863 {
 864         struct irq_domain *d;
 865         struct pci_bus *b;
 866
 867         /*
 868          * The bus can be a root bus, a subordinate bus, or a virtual bus
 869          * created by an SR-IOV device.  Walk up to the first bridge device
 870          * found or derive the domain from the host bridge.
 871          */
 872         for (b = bus, d = NULL; !d && !pci_is_root_bus(b); b = b->parent) {
 873                 if (b->self)
 874                         d = dev_get_msi_domain(&b->self->dev);
 875         }
 876
 877         if (!d)
 878                 d = pci_host_bridge_msi_domain(b);
 879
 880         dev_set_msi_domain(&bus->dev, d);
 881 }
 882
 883 static int pci_register_host_bridge(struct pci_host_bridge *bridge)
 884 {
 885         struct device *parent = bridge->dev.parent;
 886         struct resource_entry *window, *next, *n;
 887         struct pci_bus *bus, *b;
 888         resource_size_t offset, next_offset;
 889         LIST_HEAD(resources);
 890         struct resource *res, *next_res;
 891         char addr[64], *fmt;
 892         const char *name;
 893         int err;
 894
 895         bus = pci_alloc_bus(NULL);
 896         if (!bus)
 897                 return -ENOMEM;
 898
 899         bridge->bus = bus;
 900
 901         bus->sysdata = bridge->sysdata;
 902         bus->ops = bridge->ops;
 903         bus->number = bus->busn_res.start = bridge->busnr;
 904 #ifdef CONFIG_PCI_DOMAINS_GENERIC
 905         if (bridge->domain_nr == PCI_DOMAIN_NR_NOT_SET)
 906                 bus->domain_nr = pci_bus_find_domain_nr(bus, parent);
 907         else
 908                 bus->domain_nr = bridge->domain_nr;
 909 #endif
 910
 911         b = pci_find_bus(pci_domain_nr(bus), bridge->busnr);
 912         if (b) {
 913                 /* Ignore it if we already got here via a different bridge */
 914                 dev_dbg(&b->dev, "bus already known\n");
 915                 err = -EEXIST;
 916                 goto free;
 917         }
 918
 919         dev_set_name(&bridge->dev, "pci%04x:%02x", pci_domain_nr(bus),
 920                      bridge->busnr);
 921
 922         err = pcibios_root_bridge_prepare(bridge);
 923         if (err)
 924                 goto free;
 925
 926         /* Temporarily move resources off the list */
 927         list_splice_init(&bridge->windows, &resources);
 928         err = device_add(&bridge->dev);
 929         if (err) {
 930                 put_device(&bridge->dev);
 931                 goto free;
 932         }
 933         bus->bridge = get_device(&bridge->dev);
 934         device_enable_async_suspend(bus->bridge);
 935         pci_set_bus_of_node(bus);
 936         pci_set_bus_msi_domain(bus);
 937         if (bridge->msi_domain && !dev_get_msi_domain(&bus->dev) &&
 938             !pci_host_of_has_msi_map(parent))
 939                 bus->bus_flags |= PCI_BUS_FLAGS_NO_MSI;
 940
 941         if (!parent)
 942                 set_dev_node(bus->bridge, pcibus_to_node(bus));
 943
 944         bus->dev.class = &pcibus_class;
 945         bus->dev.parent = bus->bridge;
 946
 947         dev_set_name(&bus->dev, "%04x:%02x", pci_domain_nr(bus), bus->number);
 948         name = dev_name(&bus->dev);
 949
 950         err = device_register(&bus->dev);
 951         if (err)
 952                 goto unregister;
 953
 954         pcibios_add_bus(bus);
 955
 956         if (bus->ops->add_bus) {
 957                 err = bus->ops->add_bus(bus);
 958                 if (WARN_ON(err < 0))
 959                         dev_err(&bus->dev, "failed to add bus: %d\n", err);
 960         }
 961
 962         /* Create legacy_io and legacy_mem files for this bus */
 963         pci_create_legacy_files(bus);
 964
 965         if (parent)
 966                 dev_info(parent, "PCI host bridge to bus %s\n", name);
 967         else
 968                 pr_info("PCI host bridge to bus %s\n", name);
 969
 970         if (nr_node_ids > 1 && pcibus_to_node(bus) == NUMA_NO_NODE)
 971                 dev_warn(&bus->dev, "Unknown NUMA node; performance will be reduced\n");
 972
 973         /* Coalesce contiguous windows */
 974         resource_list_for_each_entry_safe(window, n, &resources) {
 975                 if (list_is_last(&window->node, &resources))
 976                         break;
 977
 978                 next = list_next_entry(window, node);
 979                 offset = window->offset;
 980                 res = window->res;
 981                 next_offset = next->offset;
 982                 next_res = next->res;
 983
 984                 if (res->flags != next_res->flags || offset != next_offset)
 985                         continue;
 986
 987                 if (res->end + 1 == next_res->start) {
 988                         next_res->start = res->start;
 989                         res->flags = res->start = res->end = 0;
 990                 }
 991         }
 992
 993         /* Add initial resources to the bus */
 994         resource_list_for_each_entry_safe(window, n, &resources) {
 995                 offset = window->offset;
 996                 res = window->res;
 997                 if (!res->flags && !res->start && !res->end) {
 998                         release_resource(res);
 999                         resource_list_destroy_entry(window);
1000                         continue;
1001                 }
1002
1003                 list_move_tail(&window->node, &bridge->windows);
1004
1005                 if (res->flags & IORESOURCE_BUS)
1006                         pci_bus_insert_busn_res(bus, bus->number, res->end);
1007                 else
1008                         pci_bus_add_resource(bus, res, 0);
1009
1010                 if (offset) {
1011                         if (resource_type(res) == IORESOURCE_IO)
1012                                 fmt = " (bus address [%#06llx-%#06llx])";
1013                         else
1014                                 fmt = " (bus address [%#010llx-%#010llx])";
1015
1016                         snprintf(addr, sizeof(addr), fmt,
1017                                  (unsigned long long)(res->start - offset),
1018                                  (unsigned long long)(res->end - offset));
1019                 } else
1020                         addr[0] = '\0';
1021
1022                 dev_info(&bus->dev, "root bus resource %pR%s\n", res, addr);
1023         }
1024
1025         down_write(&pci_bus_sem);
1026         list_add_tail(&bus->node, &pci_root_buses);
1027         up_write(&pci_bus_sem);
1028
1029         return 0;
1030
1031 unregister:
1032         put_device(&bridge->dev);
1033         device_del(&bridge->dev);
1034
1035 free:
1036         kfree(bus);
1037         return err;
1038 }
1039
1040 static bool pci_bridge_child_ext_cfg_accessible(struct pci_dev *bridge)
1041 {
1042         int pos;
1043         u32 status;
1044
1045         /*
1046          * If extended config space isn't accessible on a bridge's primary
1047          * bus, we certainly can't access it on the secondary bus.
1048          */
1049         if (bridge->bus->bus_flags & PCI_BUS_FLAGS_NO_EXTCFG)
1050                 return false;
1051
1052         /*
1053          * PCIe Root Ports and switch ports are PCIe on both sides, so if
1054          * extended config space is accessible on the primary, it's also
1055          * accessible on the secondary.
1056          */
1057         if (pci_is_pcie(bridge) &&
1058             (pci_pcie_type(bridge) == PCI_EXP_TYPE_ROOT_PORT ||
1059              pci_pcie_type(bridge) == PCI_EXP_TYPE_UPSTREAM ||
1060              pci_pcie_type(bridge) == PCI_EXP_TYPE_DOWNSTREAM))
1061                 return true;
1062
1063         /*
1064          * For the other bridge types:
1065          *   - PCI-to-PCI bridges
1066          *   - PCIe-to-PCI/PCI-X forward bridges
1067          *   - PCI/PCI-X-to-PCIe reverse bridges
1068          * extended config space on the secondary side is only accessible
1069          * if the bridge supports PCI-X Mode 2.
1070          */
1071         pos = pci_find_capability(bridge, PCI_CAP_ID_PCIX);
1072         if (!pos)
1073                 return false;
1074
1075         pci_read_config_dword(bridge, pos + PCI_X_STATUS, &status);
1076         return status & (PCI_X_STATUS_266MHZ | PCI_X_STATUS_533MHZ);
1077 }
1078
1079 static struct pci_bus *pci_alloc_child_bus(struct pci_bus *parent,
1080                                            struct pci_dev *bridge, int busnr)
1081 {
1082         struct pci_bus *child;
1083         struct pci_host_bridge *host;
1084         int i;
1085         int ret;
1086
1087         /* Allocate a new bus and inherit stuff from the parent */
1088         child = pci_alloc_bus(parent);
1089         if (!child)
1090                 return NULL;
1091
1092         child->parent = parent;
1093         child->sysdata = parent->sysdata;
1094         child->bus_flags = parent->bus_flags;
1095
1096         host = pci_find_host_bridge(parent);
1097         if (host->child_ops)
1098                 child->ops = host->child_ops;
1099         else
1100                 child->ops = parent->ops;
1101
1102         /*
1103          * Initialize some portions of the bus device, but don't register
1104          * it now as the parent is not properly set up yet.
1105          */
1106         child->dev.class = &pcibus_class;
1107         dev_set_name(&child->dev, "%04x:%02x", pci_domain_nr(child), busnr);
1108
1109         /* Set up the primary, secondary and subordinate bus numbers */
1110         child->number = child->busn_res.start = busnr;
1111         child->primary = parent->busn_res.start;
1112         child->busn_res.end = 0xff;
1113
1114         if (!bridge) {
1115                 child->dev.parent = parent->bridge;
1116                 goto add_dev;
1117         }
1118
1119         child->self = bridge;
1120         child->bridge = get_device(&bridge->dev);
1121         child->dev.parent = child->bridge;
1122         pci_set_bus_of_node(child);
1123         pci_set_bus_speed(child);
1124
1125         /*
1126          * Check whether extended config space is accessible on the child
1127          * bus.  Note that we currently assume it is always accessible on
1128          * the root bus.
1129          */
1130         if (!pci_bridge_child_ext_cfg_accessible(bridge)) {
1131                 child->bus_flags |= PCI_BUS_FLAGS_NO_EXTCFG;
1132                 pci_info(child, "extended config space not accessible\n");
1133         }
1134
1135         /* Set up default resource pointers and names */
1136         for (i = 0; i < PCI_BRIDGE_RESOURCE_NUM; i++) {
1137                 child->resource[i] = &bridge->resource[PCI_BRIDGE_RESOURCES+i];
1138                 child->resource[i]->name = child->name;
1139         }
1140         bridge->subordinate = child;
1141
1142 add_dev:
1143         pci_set_bus_msi_domain(child);
1144         ret = device_register(&child->dev);
1145         WARN_ON(ret < 0);
1146
1147         pcibios_add_bus(child);
1148
1149         if (child->ops->add_bus) {
1150                 ret = child->ops->add_bus(child);
1151                 if (WARN_ON(ret < 0))
1152                         dev_err(&child->dev, "failed to add bus: %d\n", ret);
1153         }
1154
1155         /* Create legacy_io and legacy_mem files for this bus */
1156         pci_create_legacy_files(child);
1157
1158         return child;
1159 }
1160
1161 struct pci_bus *pci_add_new_bus(struct pci_bus *parent, struct pci_dev *dev,
1162                                 int busnr)
1163 {
1164         struct pci_bus *child;
1165
1166         child = pci_alloc_child_bus(parent, dev, busnr);
1167         if (child) {
1168                 down_write(&pci_bus_sem);
1169                 list_add_tail(&child->node, &parent->children);
1170                 up_write(&pci_bus_sem);
1171         }
1172         return child;
1173 }
1174 EXPORT_SYMBOL(pci_add_new_bus);
1175
1176 static void pci_enable_crs(struct pci_dev *pdev)
1177 {
1178         u16 root_cap = 0;
1179
1180         /* Enable CRS Software Visibility if supported */
1181         pcie_capability_read_word(pdev, PCI_EXP_RTCAP, &root_cap);
1182         if (root_cap & PCI_EXP_RTCAP_CRSVIS)
1183                 pcie_capability_set_word(pdev, PCI_EXP_RTCTL,
1184                                          PCI_EXP_RTCTL_CRSSVE);
1185 }
1186
1187 static unsigned int pci_scan_child_bus_extend(struct pci_bus *bus,
1188                                               unsigned int available_buses);
1189 /**
1190  * pci_ea_fixed_busnrs() - Read fixed Secondary and Subordinate bus
1191  * numbers from EA capability.
1192  * @dev: Bridge
1193  * @sec: updated with secondary bus number from EA
1194  * @sub: updated with subordinate bus number from EA
1195  *
1196  * If @dev is a bridge with EA capability that specifies valid secondary
1197  * and subordinate bus numbers, return true with the bus numbers in @sec
1198  * and @sub.  Otherwise return false.
1199  */
1200 static bool pci_ea_fixed_busnrs(struct pci_dev *dev, u8 *sec, u8 *sub)
1201 {
1202         int ea, offset;
1203         u32 dw;
1204         u8 ea_sec, ea_sub;
1205
1206         if (dev->hdr_type != PCI_HEADER_TYPE_BRIDGE)
1207                 return false;
1208
1209         /* find PCI EA capability in list */
1210         ea = pci_find_capability(dev, PCI_CAP_ID_EA);
1211         if (!ea)
1212                 return false;
1213
1214         offset = ea + PCI_EA_FIRST_ENT;
1215         pci_read_config_dword(dev, offset, &dw);
1216         ea_sec =  dw & PCI_EA_SEC_BUS_MASK;
1217         ea_sub = (dw & PCI_EA_SUB_BUS_MASK) >> PCI_EA_SUB_BUS_SHIFT;
1218         if (ea_sec  == 0 || ea_sub < ea_sec)
1219                 return false;
1220
1221         *sec = ea_sec;
1222         *sub = ea_sub;
1223         return true;
1224 }
1225
1226 /*
1227  * pci_scan_bridge_extend() - Scan buses behind a bridge
1228  * @bus: Parent bus the bridge is on
1229  * @dev: Bridge itself
1230  * @max: Starting subordinate number of buses behind this bridge
1231  * @available_buses: Total number of buses available for this bridge and
1232  *                   the devices below. After the minimal bus space has
1233  *                   been allocated the remaining buses will be
1234  *                   distributed equally between hotplug-capable bridges.
1235  * @pass: Either %0 (scan already configured bridges) or %1 (scan bridges
1236  *        that need to be reconfigured.
1237  *
1238  * If it's a bridge, configure it and scan the bus behind it.
1239  * For CardBus bridges, we don't scan behind as the devices will
1240  * be handled by the bridge driver itself.
1241  *
1242  * We need to process bridges in two passes -- first we scan those
1243  * already configured by the BIOS and after we are done with all of
1244  * them, we proceed to assigning numbers to the remaining buses in
1245  * order to avoid overlaps between old and new bus numbers.
1246  *
1247  * Return: New subordinate number covering all buses behind this bridge.
1248  */
1249 static int pci_scan_bridge_extend(struct pci_bus *bus, struct pci_dev *dev,
1250                                   int max, unsigned int available_buses,
1251                                   int pass)
1252 {
1253         struct pci_bus *child;
1254         int is_cardbus = (dev->hdr_type == PCI_HEADER_TYPE_CARDBUS);
1255         u32 buses, i, j = 0;
1256         u16 bctl;
1257         u8 primary, secondary, subordinate;
1258         int broken = 0;
1259         bool fixed_buses;
1260         u8 fixed_sec, fixed_sub;
1261         int next_busnr;
1262
1263         /*
1264          * Make sure the bridge is powered on to be able to access config
1265          * space of devices below it.
1266          */
1267         pm_runtime_get_sync(&dev->dev);
1268
1269         pci_read_config_dword(dev, PCI_PRIMARY_BUS, &buses);
1270         primary = buses & 0xFF;
1271         secondary = (buses >> 8) & 0xFF;
1272         subordinate = (buses >> 16) & 0xFF;
1273
1274         pci_dbg(dev, "scanning [bus %02x-%02x] behind bridge, pass %d\n",
1275                 secondary, subordinate, pass);
1276
1277         if (!primary && (primary != bus->number) && secondary && subordinate) {
1278                 pci_warn(dev, "Primary bus is hard wired to 0\n");
1279                 primary = bus->number;
1280         }
1281
1282         /* Check if setup is sensible at all */
1283         if (!pass &&
1284             (primary != bus->number || secondary <= bus->number ||
1285              secondary > subordinate)) {
1286                 pci_info(dev, "bridge configuration invalid ([bus %02x-%02x]), reconfiguring\n",
1287                          secondary, subordinate);
1288                 broken = 1;
1289         }
1290
1291         /*
1292          * Disable Master-Abort Mode during probing to avoid reporting of
1293          * bus errors in some architectures.
1294          */
1295         pci_read_config_word(dev, PCI_BRIDGE_CONTROL, &bctl);
1296         pci_write_config_word(dev, PCI_BRIDGE_CONTROL,
1297                               bctl & ~PCI_BRIDGE_CTL_MASTER_ABORT);
1298
1299         pci_enable_crs(dev);
1300
1301         if ((secondary || subordinate) && !pcibios_assign_all_busses() &&
1302             !is_cardbus && !broken) {
1303                 unsigned int cmax, buses;
1304
1305                 /*
1306                  * Bus already configured by firmware, process it in the
1307                  * first pass and just note the configuration.
1308                  */
1309                 if (pass)
1310                         goto out;
1311
1312                 /*
1313                  * The bus might already exist for two reasons: Either we
1314                  * are rescanning the bus or the bus is reachable through
1315                  * more than one bridge. The second case can happen with
1316                  * the i450NX chipset.
1317                  */
1318                 child = pci_find_bus(pci_domain_nr(bus), secondary);
1319                 if (!child) {
1320                         child = pci_add_new_bus(bus, dev, secondary);
1321                         if (!child)
1322                                 goto out;
1323                         child->primary = primary;
1324                         pci_bus_insert_busn_res(child, secondary, subordinate);
1325                         child->bridge_ctl = bctl;
1326                 }
1327
1328                 buses = subordinate - secondary;
1329                 cmax = pci_scan_child_bus_extend(child, buses);
1330                 if (cmax > subordinate)
1331                         pci_warn(dev, "bridge has subordinate %02x but max busn %02x\n",
1332                                  subordinate, cmax);
1333
1334                 /* Subordinate should equal child->busn_res.end */
1335                 if (subordinate > max)
1336                         max = subordinate;
1337         } else {
1338
1339                 /*
1340                  * We need to assign a number to this bus which we always
1341                  * do in the second pass.
1342                  */
1343                 if (!pass) {
1344                         if (pcibios_assign_all_busses() || broken || is_cardbus)
1345
1346                                 /*
1347                                  * Temporarily disable forwarding of the
1348                                  * configuration cycles on all bridges in
1349                                  * this bus segment to avoid possible
1350                                  * conflicts in the second pass between two
1351                                  * bridges programmed with overlapping bus
1352                                  * ranges.
1353                                  */
1354                                 pci_write_config_dword(dev, PCI_PRIMARY_BUS,
1355                                                        buses & ~0xffffff);
1356                         goto out;
1357                 }
1358
1359                 /* Clear errors */
1360                 pci_write_config_word(dev, PCI_STATUS, 0xffff);
1361
1362                 /* Read bus numbers from EA Capability (if present) */
1363                 fixed_buses = pci_ea_fixed_busnrs(dev, &fixed_sec, &fixed_sub);
1364                 if (fixed_buses)
1365                         next_busnr = fixed_sec;
1366                 else
1367                         next_busnr = max + 1;
1368
1369                 /*
1370                  * Prevent assigning a bus number that already exists.
1371                  * This can happen when a bridge is hot-plugged, so in this
1372                  * case we only re-scan this bus.
1373                  */
1374                 child = pci_find_bus(pci_domain_nr(bus), next_busnr);
1375                 if (!child) {
1376                         child = pci_add_new_bus(bus, dev, next_busnr);
1377                         if (!child)
1378                                 goto out;
1379                         pci_bus_insert_busn_res(child, next_busnr,
1380                                                 bus->busn_res.end);
1381                 }
1382                 max++;
1383                 if (available_buses)
1384                         available_buses--;
1385
1386                 buses = (buses & 0xff000000)
1387                       | ((unsigned int)(child->primary)     <<  0)
1388                       | ((unsigned int)(child->busn_res.start)   <<  8)
1389                       | ((unsigned int)(child->busn_res.end) << 16);
1390
1391                 /*
1392                  * yenta.c forces a secondary latency timer of 176.
1393                  * Copy that behaviour here.
1394                  */
1395                 if (is_cardbus) {
1396                         buses &= ~0xff000000;
1397                         buses |= CARDBUS_LATENCY_TIMER << 24;
1398                 }
1399
1400                 /* We need to blast all three values with a single write */
1401                 pci_write_config_dword(dev, PCI_PRIMARY_BUS, buses);
1402
1403                 if (!is_cardbus) {
1404                         child->bridge_ctl = bctl;
1405                         max = pci_scan_child_bus_extend(child, available_buses);
1406                 } else {
1407
1408                         /*
1409                          * For CardBus bridges, we leave 4 bus numbers as
1410                          * cards with a PCI-to-PCI bridge can be inserted
1411                          * later.
1412                          */
1413                         for (i = 0; i < CARDBUS_RESERVE_BUSNR; i++) {
1414                                 struct pci_bus *parent = bus;
1415                                 if (pci_find_bus(pci_domain_nr(bus),
1416                                                         max+i+1))
1417                                         break;
1418                                 while (parent->parent) {
1419                                         if ((!pcibios_assign_all_busses()) &&
1420                                             (parent->busn_res.end > max) &&
1421                                             (parent->busn_res.end <= max+i)) {
1422                                                 j = 1;
1423                                         }
1424                                         parent = parent->parent;
1425                                 }
1426                                 if (j) {
1427
1428                                         /*
1429                                          * Often, there are two CardBus
1430                                          * bridges -- try to leave one
1431                                          * valid bus number for each one.
1432                                          */
1433                                         i /= 2;
1434                                         break;
1435                                 }
1436                         }
1437                         max += i;
1438                 }
1439
1440                 /*
1441                  * Set subordinate bus number to its real value.
1442                  * If fixed subordinate bus number exists from EA
1443                  * capability then use it.
1444                  */
1445                 if (fixed_buses)
1446                         max = fixed_sub;
1447                 pci_bus_update_busn_res_end(child, max);
1448                 pci_write_config_byte(dev, PCI_SUBORDINATE_BUS, max);
1449         }
1450
1451         sprintf(child->name,
1452                 (is_cardbus ? "PCI CardBus %04x:%02x" : "PCI Bus %04x:%02x"),
1453                 pci_domain_nr(bus), child->number);
1454
1455         /* Check that all devices are accessible */
1456         while (bus->parent) {
1457                 if ((child->busn_res.end > bus->busn_res.end) ||
1458                     (child->number > bus->busn_res.end) ||
1459                     (child->number < bus->number) ||
1460                     (child->busn_res.end < bus->number)) {
1461                         dev_info(&dev->dev, "devices behind bridge are unusable because %pR cannot be assigned for them\n",
1462                                  &child->busn_res);
1463                         break;
1464                 }
1465                 bus = bus->parent;
1466         }
1467
1468 out:
1469         pci_write_config_word(dev, PCI_BRIDGE_CONTROL, bctl);
1470
1471         pm_runtime_put(&dev->dev);
1472
1473         return max;
1474 }
1475
1476 /*
1477  * pci_scan_bridge() - Scan buses behind a bridge
1478  * @bus: Parent bus the bridge is on
1479  * @dev: Bridge itself
1480  * @max: Starting subordinate number of buses behind this bridge
1481  * @pass: Either %0 (scan already configured bridges) or %1 (scan bridges
1482  *        that need to be reconfigured.
1483  *
1484  * If it's a bridge, configure it and scan the bus behind it.
1485  * For CardBus bridges, we don't scan behind as the devices will
1486  * be handled by the bridge driver itself.
1487  *
1488  * We need to process bridges in two passes -- first we scan those
1489  * already configured by the BIOS and after we are done with all of
1490  * them, we proceed to assigning numbers to the remaining buses in
1491  * order to avoid overlaps between old and new bus numbers.
1492  *
1493  * Return: New subordinate number covering all buses behind this bridge.
1494  */
1495 int pci_scan_bridge(struct pci_bus *bus, struct pci_dev *dev, int max, int pass)
1496 {
1497         return pci_scan_bridge_extend(bus, dev, max, 0, pass);
1498 }
1499 EXPORT_SYMBOL(pci_scan_bridge);
1500
1501 /*
1502  * Read interrupt line and base address registers.
1503  * The architecture-dependent code can tweak these, of course.
1504  */
1505 static void pci_read_irq(struct pci_dev *dev)
1506 {
1507         unsigned char irq;
1508
1509         /* VFs are not allowed to use INTx, so skip the config reads */
1510         if (dev->is_virtfn) {
1511                 dev->pin = 0;
1512                 dev->irq = 0;
1513                 return;
1514         }
1515
1516         pci_read_config_byte(dev, PCI_INTERRUPT_PIN, &irq);
1517         dev->pin = irq;
1518         if (irq)
1519                 pci_read_config_byte(dev, PCI_INTERRUPT_LINE, &irq);
1520         dev->irq = irq;
1521 }
1522
1523 void set_pcie_port_type(struct pci_dev *pdev)
1524 {
1525         int pos;
1526         u16 reg16;
1527         int type;
1528         struct pci_dev *parent;
1529
1530         pos = pci_find_capability(pdev, PCI_CAP_ID_EXP);
1531         if (!pos)
1532                 return;
1533
1534         pdev->pcie_cap = pos;
1535         pci_read_config_word(pdev, pos + PCI_EXP_FLAGS, &reg16);
1536         pdev->pcie_flags_reg = reg16;
1537         pci_read_config_dword(pdev, pos + PCI_EXP_DEVCAP, &pdev->devcap);
1538         pdev->pcie_mpss = FIELD_GET(PCI_EXP_DEVCAP_PAYLOAD, pdev->devcap);
1539
1540         parent = pci_upstream_bridge(pdev);
1541         if (!parent)
1542                 return;
1543
1544         /*
1545          * Some systems do not identify their upstream/downstream ports
1546          * correctly so detect impossible configurations here and correct
1547          * the port type accordingly.
1548          */
1549         type = pci_pcie_type(pdev);
1550         if (type == PCI_EXP_TYPE_DOWNSTREAM) {
1551                 /*
1552                  * If pdev claims to be downstream port but the parent
1553                  * device is also downstream port assume pdev is actually
1554                  * upstream port.
1555                  */
1556                 if (pcie_downstream_port(parent)) {
1557                         pci_info(pdev, "claims to be downstream port but is acting as upstream port, correcting type\n");
1558                         pdev->pcie_flags_reg &= ~PCI_EXP_FLAGS_TYPE;
1559                         pdev->pcie_flags_reg |= PCI_EXP_TYPE_UPSTREAM;
1560                 }
1561         } else if (type == PCI_EXP_TYPE_UPSTREAM) {
1562                 /*
1563                  * If pdev claims to be upstream port but the parent
1564                  * device is also upstream port assume pdev is actually
1565                  * downstream port.
1566                  */
1567                 if (pci_pcie_type(parent) == PCI_EXP_TYPE_UPSTREAM) {
1568                         pci_info(pdev, "claims to be upstream port but is acting as downstream port, correcting type\n");
1569                         pdev->pcie_flags_reg &= ~PCI_EXP_FLAGS_TYPE;
1570                         pdev->pcie_flags_reg |= PCI_EXP_TYPE_DOWNSTREAM;
1571                 }
1572         }
1573 }
1574
1575 void set_pcie_hotplug_bridge(struct pci_dev *pdev)
1576 {
1577         u32 reg32;
1578
1579         pcie_capability_read_dword(pdev, PCI_EXP_SLTCAP, &reg32);
1580         if (reg32 & PCI_EXP_SLTCAP_HPC)
1581                 pdev->is_hotplug_bridge = 1;
1582 }
1583
1584 static void set_pcie_thunderbolt(struct pci_dev *dev)
1585 {
1586         u16 vsec;
1587
1588         /* Is the device part of a Thunderbolt controller? */
1589         vsec = pci_find_vsec_capability(dev, PCI_VENDOR_ID_INTEL, PCI_VSEC_ID_INTEL_TBT);
1590         if (vsec)
1591                 dev->is_thunderbolt = 1;
1592 }
1593
1594 static void set_pcie_untrusted(struct pci_dev *dev)
1595 {
1596         struct pci_dev *parent;
1597
1598         /*
1599          * If the upstream bridge is untrusted we treat this device
1600          * untrusted as well.
1601          */
1602         parent = pci_upstream_bridge(dev);
1603         if (parent && (parent->untrusted || parent->external_facing))
1604                 dev->untrusted = true;
1605 }
1606
1607 static void pci_set_removable(struct pci_dev *dev)
1608 {
1609         struct pci_dev *parent = pci_upstream_bridge(dev);
1610
1611         /*
1612          * We (only) consider everything downstream from an external_facing
1613          * device to be removable by the user. We're mainly concerned with
1614          * consumer platforms with user accessible thunderbolt ports that are
1615          * vulnerable to DMA attacks, and we expect those ports to be marked by
1616          * the firmware as external_facing. Devices in traditional hotplug
1617          * slots can technically be removed, but the expectation is that unless
1618          * the port is marked with external_facing, such devices are less
1619          * accessible to user / may not be removed by end user, and thus not
1620          * exposed as "removable" to userspace.
1621          */
1622         if (parent &&
1623             (parent->external_facing || dev_is_removable(&parent->dev)))
1624                 dev_set_removable(&dev->dev, DEVICE_REMOVABLE);
1625 }
1626
1627 /**
1628  * pci_ext_cfg_is_aliased - Is ext config space just an alias of std config?
1629  * @dev: PCI device
1630  *
1631  * PCI Express to PCI/PCI-X Bridge Specification, rev 1.0, 4.1.4 says that
1632  * when forwarding a type1 configuration request the bridge must check that
1633  * the extended register address field is zero.  The bridge is not permitted
1634  * to forward the transactions and must handle it as an Unsupported Request.
1635  * Some bridges do not follow this rule and simply drop the extended register
1636  * bits, resulting in the standard config space being aliased, every 256
1637  * bytes across the entire configuration space.  Test for this condition by
1638  * comparing the first dword of each potential alias to the vendor/device ID.
1639  * Known offenders:
1640  *   ASM1083/1085 PCIe-to-PCI Reversible Bridge (1b21:1080, rev 01 & 03)
1641  *   AMD/ATI SBx00 PCI to PCI Bridge (1002:4384, rev 40)
1642  */
1643 static bool pci_ext_cfg_is_aliased(struct pci_dev *dev)
1644 {
1645 #ifdef CONFIG_PCI_QUIRKS
1646         int pos, ret;
1647         u32 header, tmp;
1648
1649         pci_read_config_dword(dev, PCI_VENDOR_ID, &header);
1650
1651         for (pos = PCI_CFG_SPACE_SIZE;
1652              pos < PCI_CFG_SPACE_EXP_SIZE; pos += PCI_CFG_SPACE_SIZE) {
1653                 ret = pci_read_config_dword(dev, pos, &tmp);
1654                 if ((ret != PCIBIOS_SUCCESSFUL) || (header != tmp))
1655                         return false;
1656         }
1657
1658         return true;
1659 #else
1660         return false;
1661 #endif
1662 }
1663
1664 /**
1665  * pci_cfg_space_size_ext - Get the configuration space size of the PCI device
1666  * @dev: PCI device
1667  *
1668  * Regular PCI devices have 256 bytes, but PCI-X 2 and PCI Express devices
1669  * have 4096 bytes.  Even if the device is capable, that doesn't mean we can
1670  * access it.  Maybe we don't have a way to generate extended config space
1671  * accesses, or the device is behind a reverse Express bridge.  So we try
1672  * reading the dword at 0x100 which must either be 0 or a valid extended
1673  * capability header.
1674  */
1675 static int pci_cfg_space_size_ext(struct pci_dev *dev)
1676 {
1677         u32 status;
1678         int pos = PCI_CFG_SPACE_SIZE;
1679
1680         if (pci_read_config_dword(dev, pos, &status) != PCIBIOS_SUCCESSFUL)
1681                 return PCI_CFG_SPACE_SIZE;
1682         if (PCI_POSSIBLE_ERROR(status) || pci_ext_cfg_is_aliased(dev))
1683                 return PCI_CFG_SPACE_SIZE;
1684
1685         return PCI_CFG_SPACE_EXP_SIZE;
1686 }
1687
1688 int pci_cfg_space_size(struct pci_dev *dev)
1689 {
1690         int pos;
1691         u32 status;
1692         u16 class;
1693
1694 #ifdef CONFIG_PCI_IOV
1695         /*
1696          * Per the SR-IOV specification (rev 1.1, sec 3.5), VFs are required to
1697          * implement a PCIe capability and therefore must implement extended
1698          * config space.  We can skip the NO_EXTCFG test below and the
1699          * reachability/aliasing test in pci_cfg_space_size_ext() by virtue of
1700          * the fact that the SR-IOV capability on the PF resides in extended
1701          * config space and must be accessible and non-aliased to have enabled
1702          * support for this VF.  This is a micro performance optimization for
1703          * systems supporting many VFs.
1704          */
1705         if (dev->is_virtfn)
1706                 return PCI_CFG_SPACE_EXP_SIZE;
1707 #endif
1708
1709         if (dev->bus->bus_flags & PCI_BUS_FLAGS_NO_EXTCFG)
1710                 return PCI_CFG_SPACE_SIZE;
1711
1712         class = dev->class >> 8;
1713         if (class == PCI_CLASS_BRIDGE_HOST)
1714                 return pci_cfg_space_size_ext(dev);
1715
1716         if (pci_is_pcie(dev))
1717                 return pci_cfg_space_size_ext(dev);
1718
1719         pos = pci_find_capability(dev, PCI_CAP_ID_PCIX);
1720         if (!pos)
1721                 return PCI_CFG_SPACE_SIZE;
1722
1723         pci_read_config_dword(dev, pos + PCI_X_STATUS, &status);
1724         if (status & (PCI_X_STATUS_266MHZ | PCI_X_STATUS_533MHZ))
1725                 return pci_cfg_space_size_ext(dev);
1726
1727         return PCI_CFG_SPACE_SIZE;
1728 }
1729
1730 static u32 pci_class(struct pci_dev *dev)
1731 {
1732         u32 class;
1733
1734 #ifdef CONFIG_PCI_IOV
1735         if (dev->is_virtfn)
1736                 return dev->physfn->sriov->class;
1737 #endif
1738         pci_read_config_dword(dev, PCI_CLASS_REVISION, &class);
1739         return class;
1740 }
1741
1742 static void pci_subsystem_ids(struct pci_dev *dev, u16 *vendor, u16 *device)
1743 {
1744 #ifdef CONFIG_PCI_IOV
1745         if (dev->is_virtfn) {
1746                 *vendor = dev->physfn->sriov->subsystem_vendor;
1747                 *device = dev->physfn->sriov->subsystem_device;
1748                 return;
1749         }
1750 #endif
1751         pci_read_config_word(dev, PCI_SUBSYSTEM_VENDOR_ID, vendor);
1752         pci_read_config_word(dev, PCI_SUBSYSTEM_ID, device);
1753 }
1754
1755 static u8 pci_hdr_type(struct pci_dev *dev)
1756 {
1757         u8 hdr_type;
1758
1759 #ifdef CONFIG_PCI_IOV
1760         if (dev->is_virtfn)
1761                 return dev->physfn->sriov->hdr_type;
1762 #endif
1763         pci_read_config_byte(dev, PCI_HEADER_TYPE, &hdr_type);
1764         return hdr_type;
1765 }
1766
1767 #define LEGACY_IO_RESOURCE      (IORESOURCE_IO | IORESOURCE_PCI_FIXED)
1768
1769 /**
1770  * pci_intx_mask_broken - Test PCI_COMMAND_INTX_DISABLE writability
1771  * @dev: PCI device
1772  *
1773  * Test whether PCI_COMMAND_INTX_DISABLE is writable for @dev.  Check this
1774  * at enumeration-time to avoid modifying PCI_COMMAND at run-time.
1775  */
1776 static int pci_intx_mask_broken(struct pci_dev *dev)
1777 {
1778         u16 orig, toggle, new;
1779
1780         pci_read_config_word(dev, PCI_COMMAND, &orig);
1781         toggle = orig ^ PCI_COMMAND_INTX_DISABLE;
1782         pci_write_config_word(dev, PCI_COMMAND, toggle);
1783         pci_read_config_word(dev, PCI_COMMAND, &new);
1784
1785         pci_write_config_word(dev, PCI_COMMAND, orig);
1786
1787         /*
1788          * PCI_COMMAND_INTX_DISABLE was reserved and read-only prior to PCI
1789          * r2.3, so strictly speaking, a device is not *broken* if it's not
1790          * writable.  But we'll live with the misnomer for now.
1791          */
1792         if (new != toggle)
1793                 return 1;
1794         return 0;
1795 }
1796
1797 static void early_dump_pci_device(struct pci_dev *pdev)
1798 {
1799         u32 value[256 / 4];
1800         int i;
1801
1802         pci_info(pdev, "config space:\n");
1803
1804         for (i = 0; i < 256; i += 4)
1805                 pci_read_config_dword(pdev, i, &value[i / 4]);
1806
1807         print_hex_dump(KERN_INFO, "", DUMP_PREFIX_OFFSET, 16, 1,
1808                        value, 256, false);
1809 }
1810
1811 /**
1812  * pci_setup_device - Fill in class and map information of a device
1813  * @dev: the device structure to fill
1814  *
1815  * Initialize the device structure with information about the device's
1816  * vendor,class,memory and IO-space addresses, IRQ lines etc.
1817  * Called at initialisation of the PCI subsystem and by CardBus services.
1818  * Returns 0 on success and negative if unknown type of device (not normal,
1819  * bridge or CardBus).
1820  */
1821 int pci_setup_device(struct pci_dev *dev)
1822 {
1823         u32 class;
1824         u16 cmd;
1825         u8 hdr_type;
1826         int pos = 0;
1827         struct pci_bus_region region;
1828         struct resource *res;
1829
1830         hdr_type = pci_hdr_type(dev);
1831
1832         dev->sysdata = dev->bus->sysdata;
1833         dev->dev.parent = dev->bus->bridge;
1834         dev->dev.bus = &pci_bus_type;
1835         dev->hdr_type = hdr_type & 0x7f;
1836         dev->multifunction = !!(hdr_type & 0x80);
1837         dev->error_state = pci_channel_io_normal;
1838         set_pcie_port_type(dev);
1839
1840         pci_set_of_node(dev);
1841         pci_set_acpi_fwnode(dev);
1842
1843         pci_dev_assign_slot(dev);
1844
1845         /*
1846          * Assume 32-bit PCI; let 64-bit PCI cards (which are far rarer)
1847          * set this higher, assuming the system even supports it.
1848          */
1849         dev->dma_mask = 0xffffffff;
1850
1851         dev_set_name(&dev->dev, "%04x:%02x:%02x.%d", pci_domain_nr(dev->bus),
1852                      dev->bus->number, PCI_SLOT(dev->devfn),
1853                      PCI_FUNC(dev->devfn));
1854
1855         class = pci_class(dev);
1856
1857         dev->revision = class & 0xff;
1858         dev->class = class >> 8;                    /* upper 3 bytes */
1859
1860         if (pci_early_dump)
1861                 early_dump_pci_device(dev);
1862
1863         /* Need to have dev->class ready */
1864         dev->cfg_size = pci_cfg_space_size(dev);
1865
1866         /* Need to have dev->cfg_size ready */
1867         set_pcie_thunderbolt(dev);
1868
1869         set_pcie_untrusted(dev);
1870
1871         /* "Unknown power state" */
1872         dev->current_state = PCI_UNKNOWN;
1873
1874         /* Early fixups, before probing the BARs */
1875         pci_fixup_device(pci_fixup_early, dev);
1876
1877         pci_set_removable(dev);
1878
1879         pci_info(dev, "[%04x:%04x] type %02x class %#08x\n",
1880                  dev->vendor, dev->device, dev->hdr_type, dev->class);
1881
1882         /* Device class may be changed after fixup */
1883         class = dev->class >> 8;
1884
1885         if (dev->non_compliant_bars && !dev->mmio_always_on) {
1886                 pci_read_config_word(dev, PCI_COMMAND, &cmd);
1887                 if (cmd & (PCI_COMMAND_IO | PCI_COMMAND_MEMORY)) {
1888                         pci_info(dev, "device has non-compliant BARs; disabling IO/MEM decoding\n");
1889                         cmd &= ~PCI_COMMAND_IO;
1890                         cmd &= ~PCI_COMMAND_MEMORY;
1891                         pci_write_config_word(dev, PCI_COMMAND, cmd);
1892                 }
1893         }
1894
1895         dev->broken_intx_masking = pci_intx_mask_broken(dev);
1896
1897         switch (dev->hdr_type) {                    /* header type */
1898         case PCI_HEADER_TYPE_NORMAL:                /* standard header */
1899                 if (class == PCI_CLASS_BRIDGE_PCI)
1900                         goto bad;
1901                 pci_read_irq(dev);
1902                 pci_read_bases(dev, 6, PCI_ROM_ADDRESS);
1903
1904                 pci_subsystem_ids(dev, &dev->subsystem_vendor, &dev->subsystem_device);
1905
1906                 /*
1907                  * Do the ugly legacy mode stuff here rather than broken chip
1908                  * quirk code. Legacy mode ATA controllers have fixed
1909                  * addresses. These are not always echoed in BAR0-3, and
1910                  * BAR0-3 in a few cases contain junk!
1911                  */
1912                 if (class == PCI_CLASS_STORAGE_IDE) {
1913                         u8 progif;
1914                         pci_read_config_byte(dev, PCI_CLASS_PROG, &progif);
1915                         if ((progif & 1) == 0) {
1916                                 region.start = 0x1F0;
1917                                 region.end = 0x1F7;
1918                                 res = &dev->resource[0];
1919                                 res->flags = LEGACY_IO_RESOURCE;
1920                                 pcibios_bus_to_resource(dev->bus, res, &region);
1921                                 pci_info(dev, "legacy IDE quirk: reg 0x10: %pR\n",
1922                                          res);
1923                                 region.start = 0x3F6;
1924                                 region.end = 0x3F6;
1925                                 res = &dev->resource[1];
1926                                 res->flags = LEGACY_IO_RESOURCE;
1927                                 pcibios_bus_to_resource(dev->bus, res, &region);
1928                                 pci_info(dev, "legacy IDE quirk: reg 0x14: %pR\n",
1929                                          res);
1930                         }
1931                         if ((progif & 4) == 0) {
1932                                 region.start = 0x170;
1933                                 region.end = 0x177;
1934                                 res = &dev->resource[2];
1935                                 res->flags = LEGACY_IO_RESOURCE;
1936                                 pcibios_bus_to_resource(dev->bus, res, &region);
1937                                 pci_info(dev, "legacy IDE quirk: reg 0x18: %pR\n",
1938                                          res);
1939                                 region.start = 0x376;
1940                                 region.end = 0x376;
1941                                 res = &dev->resource[3];
1942                                 res->flags = LEGACY_IO_RESOURCE;
1943                                 pcibios_bus_to_resource(dev->bus, res, &region);
1944                                 pci_info(dev, "legacy IDE quirk: reg 0x1c: %pR\n",
1945                                          res);
1946                         }
1947                 }
1948                 break;
1949
1950         case PCI_HEADER_TYPE_BRIDGE:                /* bridge header */
1951                 /*
1952                  * The PCI-to-PCI bridge spec requires that subtractive
1953                  * decoding (i.e. transparent) bridge must have programming
1954                  * interface code of 0x01.
1955                  */
1956                 pci_read_irq(dev);
1957                 dev->transparent = ((dev->class & 0xff) == 1);
1958                 pci_read_bases(dev, 2, PCI_ROM_ADDRESS1);
1959                 pci_read_bridge_windows(dev);
1960                 set_pcie_hotplug_bridge(dev);
1961                 pos = pci_find_capability(dev, PCI_CAP_ID_SSVID);
1962                 if (pos) {
1963                         pci_read_config_word(dev, pos + PCI_SSVID_VENDOR_ID, &dev->subsystem_vendor);
1964                         pci_read_config_word(dev, pos + PCI_SSVID_DEVICE_ID, &dev->subsystem_device);
1965                 }
1966                 break;
1967
1968         case PCI_HEADER_TYPE_CARDBUS:               /* CardBus bridge header */
1969                 if (class != PCI_CLASS_BRIDGE_CARDBUS)
1970                         goto bad;
1971                 pci_read_irq(dev);
1972                 pci_read_bases(dev, 1, 0);
1973                 pci_read_config_word(dev, PCI_CB_SUBSYSTEM_VENDOR_ID, &dev->subsystem_vendor);
1974                 pci_read_config_word(dev, PCI_CB_SUBSYSTEM_ID, &dev->subsystem_device);
1975                 break;
1976
1977         default:                                    /* unknown header */
1978                 pci_err(dev, "unknown header type %02x, ignoring device\n",
1979                         dev->hdr_type);
1980                 pci_release_of_node(dev);
1981                 return -EIO;
1982
1983         bad:
1984                 pci_err(dev, "ignoring class %#08x (doesn't match header type %02x)\n",
1985                         dev->class, dev->hdr_type);
1986                 dev->class = PCI_CLASS_NOT_DEFINED << 8;
1987         }
1988
1989         /* We found a fine healthy device, go go go... */
1990         return 0;
1991 }
1992
1993 static void pci_configure_mps(struct pci_dev *dev)
1994 {
1995         struct pci_dev *bridge = pci_upstream_bridge(dev);
1996         int mps, mpss, p_mps, rc;
1997
1998         if (!pci_is_pcie(dev))
1999                 return;
2000
2001         /* MPS and MRRS fields are of type 'RsvdP' for VFs, short-circuit out */
2002         if (dev->is_virtfn)
2003                 return;
2004
2005         /*
2006          * For Root Complex Integrated Endpoints, program the maximum
2007          * supported value unless limited by the PCIE_BUS_PEER2PEER case.
2008          */
2009         if (pci_pcie_type(dev) == PCI_EXP_TYPE_RC_END) {
2010                 if (pcie_bus_config == PCIE_BUS_PEER2PEER)
2011                         mps = 128;
2012                 else
2013                         mps = 128 << dev->pcie_mpss;
2014                 rc = pcie_set_mps(dev, mps);
2015                 if (rc) {
2016                         pci_warn(dev, "can't set Max Payload Size to %d; if necessary, use \"pci=pcie_bus_safe\" and report a bug\n",
2017                                  mps);
2018                 }
2019                 return;
2020         }
2021
2022         if (!bridge || !pci_is_pcie(bridge))
2023                 return;
2024
2025         mps = pcie_get_mps(dev);
2026         p_mps = pcie_get_mps(bridge);
2027
2028         if (mps == p_mps)
2029                 return;
2030
2031         if (pcie_bus_config == PCIE_BUS_TUNE_OFF) {
2032                 pci_warn(dev, "Max Payload Size %d, but upstream %s set to %d; if necessary, use \"pci=pcie_bus_safe\" and report a bug\n",
2033                          mps, pci_name(bridge), p_mps);
2034                 return;
2035         }
2036
2037         /*
2038          * Fancier MPS configuration is done later by
2039          * pcie_bus_configure_settings()
2040          */
2041         if (pcie_bus_config != PCIE_BUS_DEFAULT)
2042                 return;
2043
2044         mpss = 128 << dev->pcie_mpss;
2045         if (mpss < p_mps && pci_pcie_type(bridge) == PCI_EXP_TYPE_ROOT_PORT) {
2046                 pcie_set_mps(bridge, mpss);
2047                 pci_info(dev, "Upstream bridge's Max Payload Size set to %d (was %d, max %d)\n",
2048                          mpss, p_mps, 128 << bridge->pcie_mpss);
2049                 p_mps = pcie_get_mps(bridge);
2050         }
2051
2052         rc = pcie_set_mps(dev, p_mps);
2053         if (rc) {
2054                 pci_warn(dev, "can't set Max Payload Size to %d; if necessary, use \"pci=pcie_bus_safe\" and report a bug\n",
2055                          p_mps);
2056                 return;
2057         }
2058
2059         pci_info(dev, "Max Payload Size set to %d (was %d, max %d)\n",
2060                  p_mps, mps, mpss);
2061 }
2062
2063 int pci_configure_extended_tags(struct pci_dev *dev, void *ign)
2064 {
2065         struct pci_host_bridge *host;
2066         u32 cap;
2067         u16 ctl;
2068         int ret;
2069
2070         if (!pci_is_pcie(dev))
2071                 return 0;
2072
2073         ret = pcie_capability_read_dword(dev, PCI_EXP_DEVCAP, &cap);
2074         if (ret)
2075                 return 0;
2076
2077         if (!(cap & PCI_EXP_DEVCAP_EXT_TAG))
2078                 return 0;
2079
2080         ret = pcie_capability_read_word(dev, PCI_EXP_DEVCTL, &ctl);
2081         if (ret)
2082                 return 0;
2083
2084         host = pci_find_host_bridge(dev->bus);
2085         if (!host)
2086                 return 0;
2087
2088         /*
2089          * If some device in the hierarchy doesn't handle Extended Tags
2090          * correctly, make sure they're disabled.
2091          */
2092         if (host->no_ext_tags) {
2093                 if (ctl & PCI_EXP_DEVCTL_EXT_TAG) {
2094                         pci_info(dev, "disabling Extended Tags\n");
2095                         pcie_capability_clear_word(dev, PCI_EXP_DEVCTL,
2096                                                    PCI_EXP_DEVCTL_EXT_TAG);
2097                 }
2098                 return 0;
2099         }
2100
2101         if (!(ctl & PCI_EXP_DEVCTL_EXT_TAG)) {
2102                 pci_info(dev, "enabling Extended Tags\n");
2103                 pcie_capability_set_word(dev, PCI_EXP_DEVCTL,
2104                                          PCI_EXP_DEVCTL_EXT_TAG);
2105         }
2106         return 0;
2107 }
2108
2109 /**
2110  * pcie_relaxed_ordering_enabled - Probe for PCIe relaxed ordering enable
2111  * @dev: PCI device to query
2112  *
2113  * Returns true if the device has enabled relaxed ordering attribute.
2114  */
2115 bool pcie_relaxed_ordering_enabled(struct pci_dev *dev)
2116 {
2117         u16 v;
2118
2119         pcie_capability_read_word(dev, PCI_EXP_DEVCTL, &v);
2120
2121         return !!(v & PCI_EXP_DEVCTL_RELAX_EN);
2122 }
2123 EXPORT_SYMBOL(pcie_relaxed_ordering_enabled);
2124
2125 static void pci_configure_relaxed_ordering(struct pci_dev *dev)
2126 {
2127         struct pci_dev *root;
2128
2129         /* PCI_EXP_DEVICE_RELAX_EN is RsvdP in VFs */
2130         if (dev->is_virtfn)
2131                 return;
2132
2133         if (!pcie_relaxed_ordering_enabled(dev))
2134                 return;
2135
2136         /*
2137          * For now, we only deal with Relaxed Ordering issues with Root
2138          * Ports. Peer-to-Peer DMA is another can of worms.
2139          */
2140         root = pcie_find_root_port(dev);
2141         if (!root)
2142                 return;
2143
2144         if (root->dev_flags & PCI_DEV_FLAGS_NO_RELAXED_ORDERING) {
2145                 pcie_capability_clear_word(dev, PCI_EXP_DEVCTL,
2146                                            PCI_EXP_DEVCTL_RELAX_EN);
2147                 pci_info(dev, "Relaxed Ordering disabled because the Root Port didn't support it\n");
2148         }
2149 }
2150
2151 static void pci_configure_ltr(struct pci_dev *dev)
2152 {
2153 #ifdef CONFIG_PCIEASPM
2154         struct pci_host_bridge *host = pci_find_host_bridge(dev->bus);
2155         struct pci_dev *bridge;
2156         u32 cap, ctl;
2157
2158         if (!pci_is_pcie(dev))
2159                 return;
2160
2161         /* Read L1 PM substate capabilities */
2162         dev->l1ss = pci_find_ext_capability(dev, PCI_EXT_CAP_ID_L1SS);
2163
2164         pcie_capability_read_dword(dev, PCI_EXP_DEVCAP2, &cap);
2165         if (!(cap & PCI_EXP_DEVCAP2_LTR))
2166                 return;
2167
2168         pcie_capability_read_dword(dev, PCI_EXP_DEVCTL2, &ctl);
2169         if (ctl & PCI_EXP_DEVCTL2_LTR_EN) {
2170                 if (pci_pcie_type(dev) == PCI_EXP_TYPE_ROOT_PORT) {
2171                         dev->ltr_path = 1;
2172                         return;
2173                 }
2174
2175                 bridge = pci_upstream_bridge(dev);
2176                 if (bridge && bridge->ltr_path)
2177                         dev->ltr_path = 1;
2178
2179                 return;
2180         }
2181
2182         if (!host->native_ltr)
2183                 return;
2184
2185         /*
2186          * Software must not enable LTR in an Endpoint unless the Root
2187          * Complex and all intermediate Switches indicate support for LTR.
2188          * PCIe r4.0, sec 6.18.
2189          */
2190         if (pci_pcie_type(dev) == PCI_EXP_TYPE_ROOT_PORT) {
2191                 pcie_capability_set_word(dev, PCI_EXP_DEVCTL2,
2192                                          PCI_EXP_DEVCTL2_LTR_EN);
2193                 dev->ltr_path = 1;
2194                 return;
2195         }
2196
2197         /*
2198          * If we're configuring a hot-added device, LTR was likely
2199          * disabled in the upstream bridge, so re-enable it before enabling
2200          * it in the new device.
2201          */
2202         bridge = pci_upstream_bridge(dev);
2203         if (bridge && bridge->ltr_path) {
2204                 pci_bridge_reconfigure_ltr(dev);
2205                 pcie_capability_set_word(dev, PCI_EXP_DEVCTL2,
2206                                          PCI_EXP_DEVCTL2_LTR_EN);
2207                 dev->ltr_path = 1;
2208         }
2209 #endif
2210 }
2211
2212 static void pci_configure_eetlp_prefix(struct pci_dev *dev)
2213 {
2214 #ifdef CONFIG_PCI_PASID
2215         struct pci_dev *bridge;
2216         int pcie_type;
2217         u32 cap;
2218
2219         if (!pci_is_pcie(dev))
2220                 return;
2221
2222         pcie_capability_read_dword(dev, PCI_EXP_DEVCAP2, &cap);
2223         if (!(cap & PCI_EXP_DEVCAP2_EE_PREFIX))
2224                 return;
2225
2226         pcie_type = pci_pcie_type(dev);
2227         if (pcie_type == PCI_EXP_TYPE_ROOT_PORT ||
2228             pcie_type == PCI_EXP_TYPE_RC_END)
2229                 dev->eetlp_prefix_path = 1;
2230         else {
2231                 bridge = pci_upstream_bridge(dev);
2232                 if (bridge && bridge->eetlp_prefix_path)
2233                         dev->eetlp_prefix_path = 1;
2234         }
2235 #endif
2236 }
2237
2238 static void pci_configure_serr(struct pci_dev *dev)
2239 {
2240         u16 control;
2241
2242         if (dev->hdr_type == PCI_HEADER_TYPE_BRIDGE) {
2243
2244                 /*
2245                  * A bridge will not forward ERR_ messages coming from an
2246                  * endpoint unless SERR# forwarding is enabled.
2247                  */
2248                 pci_read_config_word(dev, PCI_BRIDGE_CONTROL, &control);
2249                 if (!(control & PCI_BRIDGE_CTL_SERR)) {
2250                         control |= PCI_BRIDGE_CTL_SERR;
2251                         pci_write_config_word(dev, PCI_BRIDGE_CONTROL, control);
2252                 }
2253         }
2254 }
2255
2256 static void pci_configure_device(struct pci_dev *dev)
2257 {
2258         pci_configure_mps(dev);
2259         pci_configure_extended_tags(dev, NULL);
2260         pci_configure_relaxed_ordering(dev);
2261         pci_configure_ltr(dev);
2262         pci_configure_eetlp_prefix(dev);
2263         pci_configure_serr(dev);
2264
2265         pci_acpi_program_hp_params(dev);
2266 }
2267
2268 static void pci_release_capabilities(struct pci_dev *dev)
2269 {
2270         pci_aer_exit(dev);
2271         pci_rcec_exit(dev);
2272         pci_iov_release(dev);
2273         pci_free_cap_save_buffers(dev);
2274 }
2275
2276 /**
2277  * pci_release_dev - Free a PCI device structure when all users of it are
2278  *                   finished
2279  * @dev: device that's been disconnected
2280  *
2281  * Will be called only by the device core when all users of this PCI device are
2282  * done.
2283  */
2284 static void pci_release_dev(struct device *dev)
2285 {
2286         struct pci_dev *pci_dev;
2287
2288         pci_dev = to_pci_dev(dev);
2289         pci_release_capabilities(pci_dev);
2290         pci_release_of_node(pci_dev);
2291         pcibios_release_device(pci_dev);
2292         pci_bus_put(pci_dev->bus);
2293         kfree(pci_dev->driver_override);
2294         bitmap_free(pci_dev->dma_alias_mask);
2295         dev_dbg(dev, "device released\n");
2296         kfree(pci_dev);
2297 }
2298
2299 struct pci_dev *pci_alloc_dev(struct pci_bus *bus)
2300 {
2301         struct pci_dev *dev;
2302
2303         dev = kzalloc(sizeof(struct pci_dev), GFP_KERNEL);
2304         if (!dev)
2305                 return NULL;
2306
2307         INIT_LIST_HEAD(&dev->bus_list);
2308         dev->dev.type = &pci_dev_type;
2309         dev->bus = pci_bus_get(bus);
2310         dev->driver_exclusive_resource = (struct resource) {
2311                 .name = "PCI Exclusive",
2312                 .start = 0,
2313                 .end = -1,
2314         };
2315
2316         spin_lock_init(&dev->pcie_cap_lock);
2317 #ifdef CONFIG_PCI_MSI
2318         raw_spin_lock_init(&dev->msi_lock);
2319 #endif
2320         return dev;
2321 }
2322 EXPORT_SYMBOL(pci_alloc_dev);
2323
2324 static bool pci_bus_crs_vendor_id(u32 l)
2325 {
2326         return (l & 0xffff) == PCI_VENDOR_ID_PCI_SIG;
2327 }
2328
2329 static bool pci_bus_wait_crs(struct pci_bus *bus, int devfn, u32 *l,
2330                              int timeout)
2331 {
2332         int delay = 1;
2333
2334         if (!pci_bus_crs_vendor_id(*l))
2335                 return true;    /* not a CRS completion */
2336
2337         if (!timeout)
2338                 return false;   /* CRS, but caller doesn't want to wait */
2339
2340         /*
2341          * We got the reserved Vendor ID that indicates a completion with
2342          * Configuration Request Retry Status (CRS).  Retry until we get a
2343          * valid Vendor ID or we time out.
2344          */
2345         while (pci_bus_crs_vendor_id(*l)) {
2346                 if (delay > timeout) {
2347                         pr_warn("pci %04x:%02x:%02x.%d: not ready after %dms; giving up\n",
2348                                 pci_domain_nr(bus), bus->number,
2349                                 PCI_SLOT(devfn), PCI_FUNC(devfn), delay - 1);
2350
2351                         return false;
2352                 }
2353                 if (delay >= 1000)
2354                         pr_info("pci %04x:%02x:%02x.%d: not ready after %dms; waiting\n",
2355                                 pci_domain_nr(bus), bus->number,
2356                                 PCI_SLOT(devfn), PCI_FUNC(devfn), delay - 1);
2357
2358                 msleep(delay);
2359                 delay *= 2;
2360
2361                 if (pci_bus_read_config_dword(bus, devfn, PCI_VENDOR_ID, l))
2362                         return false;
2363         }
2364
2365         if (delay >= 1000)
2366                 pr_info("pci %04x:%02x:%02x.%d: ready after %dms\n",
2367                         pci_domain_nr(bus), bus->number,
2368                         PCI_SLOT(devfn), PCI_FUNC(devfn), delay - 1);
2369
2370         return true;
2371 }
2372
2373 bool pci_bus_generic_read_dev_vendor_id(struct pci_bus *bus, int devfn, u32 *l,
2374                                         int timeout)
2375 {
2376         if (pci_bus_read_config_dword(bus, devfn, PCI_VENDOR_ID, l))
2377                 return false;
2378
2379         /* Some broken boards return 0 or ~0 (PCI_ERROR_RESPONSE) if a slot is empty: */
2380         if (PCI_POSSIBLE_ERROR(*l) || *l == 0x00000000 ||
2381             *l == 0x0000ffff || *l == 0xffff0000)
2382                 return false;
2383
2384         if (pci_bus_crs_vendor_id(*l))
2385                 return pci_bus_wait_crs(bus, devfn, l, timeout);
2386
2387         return true;
2388 }
2389
2390 bool pci_bus_read_dev_vendor_id(struct pci_bus *bus, int devfn, u32 *l,
2391                                 int timeout)
2392 {
2393 #ifdef CONFIG_PCI_QUIRKS
2394         struct pci_dev *bridge = bus->self;
2395
2396         /*
2397          * Certain IDT switches have an issue where they improperly trigger
2398          * ACS Source Validation errors on completions for config reads.
2399          */
2400         if (bridge && bridge->vendor == PCI_VENDOR_ID_IDT &&
2401             bridge->device == 0x80b5)
2402                 return pci_idt_bus_quirk(bus, devfn, l, timeout);
2403 #endif
2404
2405         return pci_bus_generic_read_dev_vendor_id(bus, devfn, l, timeout);
2406 }
2407 EXPORT_SYMBOL(pci_bus_read_dev_vendor_id);
2408
2409 /*
2410  * Read the config data for a PCI device, sanity-check it,
2411  * and fill in the dev structure.
2412  */
2413 static struct pci_dev *pci_scan_device(struct pci_bus *bus, int devfn)
2414 {
2415         struct pci_dev *dev;
2416         u32 l;
2417
2418         if (!pci_bus_read_dev_vendor_id(bus, devfn, &l, 60*1000))
2419                 return NULL;
2420
2421         dev = pci_alloc_dev(bus);
2422         if (!dev)
2423                 return NULL;
2424
2425         dev->devfn = devfn;
2426         dev->vendor = l & 0xffff;
2427         dev->device = (l >> 16) & 0xffff;
2428
2429         if (pci_setup_device(dev)) {
2430                 pci_bus_put(dev->bus);
2431                 kfree(dev);
2432                 return NULL;
2433         }
2434
2435         return dev;
2436 }
2437
2438 void pcie_report_downtraining(struct pci_dev *dev)
2439 {
2440         if (!pci_is_pcie(dev))
2441                 return;
2442
2443         /* Look from the device up to avoid downstream ports with no devices */
2444         if ((pci_pcie_type(dev) != PCI_EXP_TYPE_ENDPOINT) &&
2445             (pci_pcie_type(dev) != PCI_EXP_TYPE_LEG_END) &&
2446             (pci_pcie_type(dev) != PCI_EXP_TYPE_UPSTREAM))
2447                 return;
2448
2449         /* Multi-function PCIe devices share the same link/status */
2450         if (PCI_FUNC(dev->devfn) != 0 || dev->is_virtfn)
2451                 return;
2452
2453         /* Print link status only if the device is constrained by the fabric */
2454         __pcie_print_link_status(dev, false);
2455 }
2456
2457 static void pci_init_capabilities(struct pci_dev *dev)
2458 {
2459         pci_ea_init(dev);               /* Enhanced Allocation */
2460         pci_msi_init(dev);              /* Disable MSI */
2461         pci_msix_init(dev);             /* Disable MSI-X */
2462
2463         /* Buffers for saving PCIe and PCI-X capabilities */
2464         pci_allocate_cap_save_buffers(dev);
2465
2466         pci_pm_init(dev);               /* Power Management */
2467         pci_vpd_init(dev);              /* Vital Product Data */
2468         pci_configure_ari(dev);         /* Alternative Routing-ID Forwarding */
2469         pci_iov_init(dev);              /* Single Root I/O Virtualization */
2470         pci_ats_init(dev);              /* Address Translation Services */
2471         pci_pri_init(dev);              /* Page Request Interface */
2472         pci_pasid_init(dev);            /* Process Address Space ID */
2473         pci_acs_init(dev);              /* Access Control Services */
2474         pci_ptm_init(dev);              /* Precision Time Measurement */
2475         pci_aer_init(dev);              /* Advanced Error Reporting */
2476         pci_dpc_init(dev);              /* Downstream Port Containment */
2477         pci_rcec_init(dev);             /* Root Complex Event Collector */
2478
2479         pcie_report_downtraining(dev);
2480         pci_init_reset_methods(dev);
2481 }
2482
2483 /*
2484  * This is the equivalent of pci_host_bridge_msi_domain() that acts on
2485  * devices. Firmware interfaces that can select the MSI domain on a
2486  * per-device basis should be called from here.
2487  */
2488 static struct irq_domain *pci_dev_msi_domain(struct pci_dev *dev)
2489 {
2490         struct irq_domain *d;
2491
2492         /*
2493          * If a domain has been set through the pcibios_device_add()
2494          * callback, then this is the one (platform code knows best).
2495          */
2496         d = dev_get_msi_domain(&dev->dev);
2497         if (d)
2498                 return d;
2499
2500         /*
2501          * Let's see if we have a firmware interface able to provide
2502          * the domain.
2503          */
2504         d = pci_msi_get_device_domain(dev);
2505         if (d)
2506                 return d;
2507
2508         return NULL;
2509 }
2510
2511 static void pci_set_msi_domain(struct pci_dev *dev)
2512 {
2513         struct irq_domain *d;
2514
2515         /*
2516          * If the platform or firmware interfaces cannot supply a
2517          * device-specific MSI domain, then inherit the default domain
2518          * from the host bridge itself.
2519          */
2520         d = pci_dev_msi_domain(dev);
2521         if (!d)
2522                 d = dev_get_msi_domain(&dev->bus->dev);
2523
2524         dev_set_msi_domain(&dev->dev, d);
2525 }
2526
2527 void pci_device_add(struct pci_dev *dev, struct pci_bus *bus)
2528 {
2529         int ret;
2530
2531         pci_configure_device(dev);
2532
2533         device_initialize(&dev->dev);
2534         dev->dev.release = pci_release_dev;
2535
2536         set_dev_node(&dev->dev, pcibus_to_node(bus));
2537         dev->dev.dma_mask = &dev->dma_mask;
2538         dev->dev.dma_parms = &dev->dma_parms;
2539         dev->dev.coherent_dma_mask = 0xffffffffull;
2540
2541         dma_set_max_seg_size(&dev->dev, 65536);
2542         dma_set_seg_boundary(&dev->dev, 0xffffffff);
2543
2544         /* Fix up broken headers */
2545         pci_fixup_device(pci_fixup_header, dev);
2546
2547         pci_reassigndev_resource_alignment(dev);
2548
2549         dev->state_saved = false;
2550
2551         pci_init_capabilities(dev);
2552
2553         /*
2554          * Add the device to our list of discovered devices
2555          * and the bus list for fixup functions, etc.
2556          */
2557         down_write(&pci_bus_sem);
2558         list_add_tail(&dev->bus_list, &bus->devices);
2559         up_write(&pci_bus_sem);
2560
2561         ret = pcibios_device_add(dev);
2562         WARN_ON(ret < 0);
2563
2564         /* Set up MSI IRQ domain */
2565         pci_set_msi_domain(dev);
2566
2567         /* Notifier could use PCI capabilities */
2568         dev->match_driver = false;
2569         ret = device_add(&dev->dev);
2570         WARN_ON(ret < 0);
2571 }
2572
2573 struct pci_dev *pci_scan_single_device(struct pci_bus *bus, int devfn)
2574 {
2575         struct pci_dev *dev;
2576
2577         dev = pci_get_slot(bus, devfn);
2578         if (dev) {
2579                 pci_dev_put(dev);
2580                 return dev;
2581         }
2582
2583         dev = pci_scan_device(bus, devfn);
2584         if (!dev)
2585                 return NULL;
2586
2587         pci_device_add(dev, bus);
2588
2589         return dev;
2590 }
2591 EXPORT_SYMBOL(pci_scan_single_device);
2592
2593 static int next_ari_fn(struct pci_bus *bus, struct pci_dev *dev, int fn)
2594 {
2595         int pos;
2596         u16 cap = 0;
2597         unsigned int next_fn;
2598
2599         if (!dev)
2600                 return -ENODEV;
2601
2602         pos = pci_find_ext_capability(dev, PCI_EXT_CAP_ID_ARI);
2603         if (!pos)
2604                 return -ENODEV;
2605
2606         pci_read_config_word(dev, pos + PCI_ARI_CAP, &cap);
2607         next_fn = PCI_ARI_CAP_NFN(cap);
2608         if (next_fn <= fn)
2609                 return -ENODEV; /* protect against malformed list */
2610
2611         return next_fn;
2612 }
2613
2614 static int next_fn(struct pci_bus *bus, struct pci_dev *dev, int fn)
2615 {
2616         if (pci_ari_enabled(bus))
2617                 return next_ari_fn(bus, dev, fn);
2618
2619         if (fn >= 7)
2620                 return -ENODEV;
2621         /* only multifunction devices may have more functions */
2622         if (dev && !dev->multifunction)
2623                 return -ENODEV;
2624
2625         return fn + 1;
2626 }
2627
2628 static int only_one_child(struct pci_bus *bus)
2629 {
2630         struct pci_dev *bridge = bus->self;
2631
2632         /*
2633          * Systems with unusual topologies set PCI_SCAN_ALL_PCIE_DEVS so
2634          * we scan for all possible devices, not just Device 0.
2635          */
2636         if (pci_has_flag(PCI_SCAN_ALL_PCIE_DEVS))
2637                 return 0;
2638
2639         /*
2640          * A PCIe Downstream Port normally leads to a Link with only Device
2641          * 0 on it (PCIe spec r3.1, sec 7.3.1).  As an optimization, scan
2642          * only for Device 0 in that situation.
2643          */
2644         if (bridge && pci_is_pcie(bridge) && pcie_downstream_port(bridge))
2645                 return 1;
2646
2647         return 0;
2648 }
2649
2650 /**
2651  * pci_scan_slot - Scan a PCI slot on a bus for devices
2652  * @bus: PCI bus to scan
2653  * @devfn: slot number to scan (must have zero function)
2654  *
2655  * Scan a PCI slot on the specified PCI bus for devices, adding
2656  * discovered devices to the @bus->devices list.  New devices
2657  * will not have is_added set.
2658  *
2659  * Returns the number of new devices found.
2660  */
2661 int pci_scan_slot(struct pci_bus *bus, int devfn)
2662 {
2663         struct pci_dev *dev;
2664         int fn = 0, nr = 0;
2665
2666         if (only_one_child(bus) && (devfn > 0))
2667                 return 0; /* Already scanned the entire slot */
2668
2669         do {
2670                 dev = pci_scan_single_device(bus, devfn + fn);
2671                 if (dev) {
2672                         if (!pci_dev_is_added(dev))
2673                                 nr++;
2674                         if (fn > 0)
2675                                 dev->multifunction = 1;
2676                 } else if (fn == 0) {
2677                         /*
2678                          * Function 0 is required unless we are running on
2679                          * a hypervisor that passes through individual PCI
2680                          * functions.
2681                          */
2682                         if (!hypervisor_isolated_pci_functions())
2683                                 break;
2684                 }
2685                 fn = next_fn(bus, dev, fn);
2686         } while (fn >= 0);
2687
2688         /* Only one slot has PCIe device */
2689         if (bus->self && nr)
2690                 pcie_aspm_init_link_state(bus->self);
2691
2692         return nr;
2693 }
2694 EXPORT_SYMBOL(pci_scan_slot);
2695
2696 static int pcie_find_smpss(struct pci_dev *dev, void *data)
2697 {
2698         u8 *smpss = data;
2699
2700         if (!pci_is_pcie(dev))
2701                 return 0;
2702
2703         /*
2704          * We don't have a way to change MPS settings on devices that have
2705          * drivers attached.  A hot-added device might support only the minimum
2706          * MPS setting (MPS=128).  Therefore, if the fabric contains a bridge
2707          * where devices may be hot-added, we limit the fabric MPS to 128 so
2708          * hot-added devices will work correctly.
2709          *
2710          * However, if we hot-add a device to a slot directly below a Root
2711          * Port, it's impossible for there to be other existing devices below
2712          * the port.  We don't limit the MPS in this case because we can
2713          * reconfigure MPS on both the Root Port and the hot-added device,
2714          * and there are no other devices involved.
2715          *
2716          * Note that this PCIE_BUS_SAFE path assumes no peer-to-peer DMA.
2717          */
2718         if (dev->is_hotplug_bridge &&
2719             pci_pcie_type(dev) != PCI_EXP_TYPE_ROOT_PORT)
2720                 *smpss = 0;
2721
2722         if (*smpss > dev->pcie_mpss)
2723                 *smpss = dev->pcie_mpss;
2724
2725         return 0;
2726 }
2727
2728 static void pcie_write_mps(struct pci_dev *dev, int mps)
2729 {
2730         int rc;
2731
2732         if (pcie_bus_config == PCIE_BUS_PERFORMANCE) {
2733                 mps = 128 << dev->pcie_mpss;
2734
2735                 if (pci_pcie_type(dev) != PCI_EXP_TYPE_ROOT_PORT &&
2736                     dev->bus->self)
2737
2738                         /*
2739                          * For "Performance", the assumption is made that
2740                          * downstream communication will never be larger than
2741                          * the MRRS.  So, the MPS only needs to be configured
2742                          * for the upstream communication.  This being the case,
2743                          * walk from the top down and set the MPS of the child
2744                          * to that of the parent bus.
2745                          *
2746                          * Configure the device MPS with the smaller of the
2747                          * device MPSS or the bridge MPS (which is assumed to be
2748                          * properly configured at this point to the largest
2749                          * allowable MPS based on its parent bus).
2750                          */
2751                         mps = min(mps, pcie_get_mps(dev->bus->self));
2752         }
2753
2754         rc = pcie_set_mps(dev, mps);
2755         if (rc)
2756                 pci_err(dev, "Failed attempting to set the MPS\n");
2757 }
2758
2759 static void pcie_write_mrrs(struct pci_dev *dev)
2760 {
2761         int rc, mrrs;
2762
2763         /*
2764          * In the "safe" case, do not configure the MRRS.  There appear to be
2765          * issues with setting MRRS to 0 on a number of devices.
2766          */
2767         if (pcie_bus_config != PCIE_BUS_PERFORMANCE)
2768                 return;
2769
2770         /*
2771          * For max performance, the MRRS must be set to the largest supported
2772          * value.  However, it cannot be configured larger than the MPS the
2773          * device or the bus can support.  This should already be properly
2774          * configured by a prior call to pcie_write_mps().
2775          */
2776         mrrs = pcie_get_mps(dev);
2777
2778         /*
2779          * MRRS is a R/W register.  Invalid values can be written, but a
2780          * subsequent read will verify if the value is acceptable or not.
2781          * If the MRRS value provided is not acceptable (e.g., too large),
2782          * shrink the value until it is acceptable to the HW.
2783          */
2784         while (mrrs != pcie_get_readrq(dev) && mrrs >= 128) {
2785                 rc = pcie_set_readrq(dev, mrrs);
2786                 if (!rc)
2787                         break;
2788
2789                 pci_warn(dev, "Failed attempting to set the MRRS\n");
2790                 mrrs /= 2;
2791         }
2792
2793         if (mrrs < 128)
2794                 pci_err(dev, "MRRS was unable to be configured with a safe value.  If problems are experienced, try running with pci=pcie_bus_safe\n");
2795 }
2796
2797 static int pcie_bus_configure_set(struct pci_dev *dev, void *data)
2798 {
2799         int mps, orig_mps;
2800
2801         if (!pci_is_pcie(dev))
2802                 return 0;
2803
2804         if (pcie_bus_config == PCIE_BUS_TUNE_OFF ||
2805             pcie_bus_config == PCIE_BUS_DEFAULT)
2806                 return 0;
2807
2808         mps = 128 << *(u8 *)data;
2809         orig_mps = pcie_get_mps(dev);
2810
2811         pcie_write_mps(dev, mps);
2812         pcie_write_mrrs(dev);
2813
2814         pci_info(dev, "Max Payload Size set to %4d/%4d (was %4d), Max Read Rq %4d\n",
2815                  pcie_get_mps(dev), 128 << dev->pcie_mpss,
2816                  orig_mps, pcie_get_readrq(dev));
2817
2818         return 0;
2819 }
2820
2821 /*
2822  * pcie_bus_configure_settings() requires that pci_walk_bus work in a top-down,
2823  * parents then children fashion.  If this changes, then this code will not
2824  * work as designed.
2825  */
2826 void pcie_bus_configure_settings(struct pci_bus *bus)
2827 {
2828         u8 smpss = 0;
2829
2830         if (!bus->self)
2831                 return;
2832
2833         if (!pci_is_pcie(bus->self))
2834                 return;
2835
2836         /*
2837          * FIXME - Peer to peer DMA is possible, though the endpoint would need
2838          * to be aware of the MPS of the destination.  To work around this,
2839          * simply force the MPS of the entire system to the smallest possible.
2840          */
2841         if (pcie_bus_config == PCIE_BUS_PEER2PEER)
2842                 smpss = 0;
2843
2844         if (pcie_bus_config == PCIE_BUS_SAFE) {
2845                 smpss = bus->self->pcie_mpss;
2846
2847                 pcie_find_smpss(bus->self, &smpss);
2848                 pci_walk_bus(bus, pcie_find_smpss, &smpss);
2849         }
2850
2851         pcie_bus_configure_set(bus->self, &smpss);
2852         pci_walk_bus(bus, pcie_bus_configure_set, &smpss);
2853 }
2854 EXPORT_SYMBOL_GPL(pcie_bus_configure_settings);
2855
2856 /*
2857  * Called after each bus is probed, but before its children are examined.  This
2858  * is marked as __weak because multiple architectures define it.
2859  */
2860 void __weak pcibios_fixup_bus(struct pci_bus *bus)
2861 {
2862        /* nothing to do, expected to be removed in the future */
2863 }
2864
2865 /**
2866  * pci_scan_child_bus_extend() - Scan devices below a bus
2867  * @bus: Bus to scan for devices
2868  * @available_buses: Total number of buses available (%0 does not try to
2869  *                   extend beyond the minimal)
2870  *
2871  * Scans devices below @bus including subordinate buses. Returns new
2872  * subordinate number including all the found devices. Passing
2873  * @available_buses causes the remaining bus space to be distributed
2874  * equally between hotplug-capable bridges to allow future extension of the
2875  * hierarchy.
2876  */
2877 static unsigned int pci_scan_child_bus_extend(struct pci_bus *bus,
2878                                               unsigned int available_buses)
2879 {
2880         unsigned int used_buses, normal_bridges = 0, hotplug_bridges = 0;
2881         unsigned int start = bus->busn_res.start;
2882         unsigned int devfn, cmax, max = start;
2883         struct pci_dev *dev;
2884
2885         dev_dbg(&bus->dev, "scanning bus\n");
2886
2887         /* Go find them, Rover! */
2888         for (devfn = 0; devfn < 256; devfn += 8)
2889                 pci_scan_slot(bus, devfn);
2890
2891         /* Reserve buses for SR-IOV capability */
2892         used_buses = pci_iov_bus_range(bus);
2893         max += used_buses;
2894
2895         /*
2896          * After performing arch-dependent fixup of the bus, look behind
2897          * all PCI-to-PCI bridges on this bus.
2898          */
2899         if (!bus->is_added) {
2900                 dev_dbg(&bus->dev, "fixups for bus\n");
2901                 pcibios_fixup_bus(bus);
2902                 bus->is_added = 1;
2903         }
2904
2905         /*
2906          * Calculate how many hotplug bridges and normal bridges there
2907          * are on this bus. We will distribute the additional available
2908          * buses between hotplug bridges.
2909          */
2910         for_each_pci_bridge(dev, bus) {
2911                 if (dev->is_hotplug_bridge)
2912                         hotplug_bridges++;
2913                 else
2914                         normal_bridges++;
2915         }
2916
2917         /*
2918          * Scan bridges that are already configured. We don't touch them
2919          * unless they are misconfigured (which will be done in the second
2920          * scan below).
2921          */
2922         for_each_pci_bridge(dev, bus) {
2923                 cmax = max;
2924                 max = pci_scan_bridge_extend(bus, dev, max, 0, 0);
2925
2926                 /*
2927                  * Reserve one bus for each bridge now to avoid extending
2928                  * hotplug bridges too much during the second scan below.
2929                  */
2930                 used_buses++;
2931                 if (max - cmax > 1)
2932                         used_buses += max - cmax - 1;
2933         }
2934
2935         /* Scan bridges that need to be reconfigured */
2936         for_each_pci_bridge(dev, bus) {
2937                 unsigned int buses = 0;
2938
2939                 if (!hotplug_bridges && normal_bridges == 1) {
2940                         /*
2941                          * There is only one bridge on the bus (upstream
2942                          * port) so it gets all available buses which it
2943                          * can then distribute to the possible hotplug
2944                          * bridges below.
2945                          */
2946                         buses = available_buses;
2947                 } else if (dev->is_hotplug_bridge) {
2948                         /*
2949                          * Distribute the extra buses between hotplug
2950                          * bridges if any.
2951                          */
2952                         buses = available_buses / hotplug_bridges;
2953                         buses = min(buses, available_buses - used_buses + 1);
2954                 }
2955
2956                 cmax = max;
2957                 max = pci_scan_bridge_extend(bus, dev, cmax, buses, 1);
2958                 /* One bus is already accounted so don't add it again */
2959                 if (max - cmax > 1)
2960                         used_buses += max - cmax - 1;
2961         }
2962
2963         /*
2964          * Make sure a hotplug bridge has at least the minimum requested
2965          * number of buses but allow it to grow up to the maximum available
2966          * bus number if there is room.
2967          */
2968         if (bus->self && bus->self->is_hotplug_bridge) {
2969                 used_buses = max_t(unsigned int, available_buses,
2970                                    pci_hotplug_bus_size - 1);
2971                 if (max - start < used_buses) {
2972                         max = start + used_buses;
2973
2974                         /* Do not allocate more buses than we have room left */
2975                         if (max > bus->busn_res.end)
2976                                 max = bus->busn_res.end;
2977
2978                         dev_dbg(&bus->dev, "%pR extended by %#02x\n",
2979                                 &bus->busn_res, max - start);
2980                 }
2981         }
2982
2983         /*
2984          * We've scanned the bus and so we know all about what's on
2985          * the other side of any bridges that may be on this bus plus
2986          * any devices.
2987          *
2988          * Return how far we've got finding sub-buses.
2989          */
2990         dev_dbg(&bus->dev, "bus scan returning with max=%02x\n", max);
2991         return max;
2992 }
2993
2994 /**
2995  * pci_scan_child_bus() - Scan devices below a bus
2996  * @bus: Bus to scan for devices
2997  *
2998  * Scans devices below @bus including subordinate buses. Returns new
2999  * subordinate number including all the found devices.
3000  */
3001 unsigned int pci_scan_child_bus(struct pci_bus *bus)
3002 {
3003         return pci_scan_child_bus_extend(bus, 0);
3004 }
3005 EXPORT_SYMBOL_GPL(pci_scan_child_bus);
3006
3007 /**
3008  * pcibios_root_bridge_prepare - Platform-specific host bridge setup
3009  * @bridge: Host bridge to set up
3010  *
3011  * Default empty implementation.  Replace with an architecture-specific setup
3012  * routine, if necessary.
3013  */
3014 int __weak pcibios_root_bridge_prepare(struct pci_host_bridge *bridge)
3015 {
3016         return 0;
3017 }
3018
3019 void __weak pcibios_add_bus(struct pci_bus *bus)
3020 {
3021 }
3022
3023 void __weak pcibios_remove_bus(struct pci_bus *bus)
3024 {
3025 }
3026
3027 struct pci_bus *pci_create_root_bus(struct device *parent, int bus,
3028                 struct pci_ops *ops, void *sysdata, struct list_head *resources)
3029 {
3030         int error;
3031         struct pci_host_bridge *bridge;
3032
3033         bridge = pci_alloc_host_bridge(0);
3034         if (!bridge)
3035                 return NULL;
3036
3037         bridge->dev.parent = parent;
3038
3039         list_splice_init(resources, &bridge->windows);
3040         bridge->sysdata = sysdata;
3041         bridge->busnr = bus;
3042         bridge->ops = ops;
3043
3044         error = pci_register_host_bridge(bridge);
3045         if (error < 0)
3046                 goto err_out;
3047
3048         return bridge->bus;
3049
3050 err_out:
3051         put_device(&bridge->dev);
3052         return NULL;
3053 }
3054 EXPORT_SYMBOL_GPL(pci_create_root_bus);
3055
3056 int pci_host_probe(struct pci_host_bridge *bridge)
3057 {
3058         struct pci_bus *bus, *child;
3059         int ret;
3060
3061         ret = pci_scan_root_bus_bridge(bridge);
3062         if (ret < 0) {
3063                 dev_err(bridge->dev.parent, "Scanning root bridge failed");
3064                 return ret;
3065         }
3066
3067         bus = bridge->bus;
3068
3069         /*
3070          * We insert PCI resources into the iomem_resource and
3071          * ioport_resource trees in either pci_bus_claim_resources()
3072          * or pci_bus_assign_resources().
3073          */
3074         if (pci_has_flag(PCI_PROBE_ONLY)) {
3075                 pci_bus_claim_resources(bus);
3076         } else {
3077                 pci_bus_size_bridges(bus);
3078                 pci_bus_assign_resources(bus);
3079
3080                 list_for_each_entry(child, &bus->children, node)
3081                         pcie_bus_configure_settings(child);
3082         }
3083
3084         pci_bus_add_devices(bus);
3085         return 0;
3086 }
3087 EXPORT_SYMBOL_GPL(pci_host_probe);
3088
3089 int pci_bus_insert_busn_res(struct pci_bus *b, int bus, int bus_max)
3090 {
3091         struct resource *res = &b->busn_res;
3092         struct resource *parent_res, *conflict;
3093
3094         res->start = bus;
3095         res->end = bus_max;
3096         res->flags = IORESOURCE_BUS;
3097
3098         if (!pci_is_root_bus(b))
3099                 parent_res = &b->parent->busn_res;
3100         else {
3101                 parent_res = get_pci_domain_busn_res(pci_domain_nr(b));
3102                 res->flags |= IORESOURCE_PCI_FIXED;
3103         }
3104
3105         conflict = request_resource_conflict(parent_res, res);
3106
3107         if (conflict)
3108                 dev_info(&b->dev,
3109                            "busn_res: can not insert %pR under %s%pR (conflicts with %s %pR)\n",
3110                             res, pci_is_root_bus(b) ? "domain " : "",
3111                             parent_res, conflict->name, conflict);
3112
3113         return conflict == NULL;
3114 }
3115
3116 int pci_bus_update_busn_res_end(struct pci_bus *b, int bus_max)
3117 {
3118         struct resource *res = &b->busn_res;
3119         struct resource old_res = *res;
3120         resource_size_t size;
3121         int ret;
3122
3123         if (res->start > bus_max)
3124                 return -EINVAL;
3125
3126         size = bus_max - res->start + 1;
3127         ret = adjust_resource(res, res->start, size);
3128         dev_info(&b->dev, "busn_res: %pR end %s updated to %02x\n",
3129                         &old_res, ret ? "can not be" : "is", bus_max);
3130
3131         if (!ret && !res->parent)
3132                 pci_bus_insert_busn_res(b, res->start, res->end);
3133
3134         return ret;
3135 }
3136
3137 void pci_bus_release_busn_res(struct pci_bus *b)
3138 {
3139         struct resource *res = &b->busn_res;
3140         int ret;
3141
3142         if (!res->flags || !res->parent)
3143                 return;
3144
3145         ret = release_resource(res);
3146         dev_info(&b->dev, "busn_res: %pR %s released\n",
3147                         res, ret ? "can not be" : "is");
3148 }
3149
3150 int pci_scan_root_bus_bridge(struct pci_host_bridge *bridge)
3151 {
3152         struct resource_entry *window;
3153         bool found = false;
3154         struct pci_bus *b;
3155         int max, bus, ret;
3156
3157         if (!bridge)
3158                 return -EINVAL;
3159
3160         resource_list_for_each_entry(window, &bridge->windows)
3161                 if (window->res->flags & IORESOURCE_BUS) {
3162                         bridge->busnr = window->res->start;
3163                         found = true;
3164                         break;
3165                 }
3166
3167         ret = pci_register_host_bridge(bridge);
3168         if (ret < 0)
3169                 return ret;
3170
3171         b = bridge->bus;
3172         bus = bridge->busnr;
3173
3174         if (!found) {
3175                 dev_info(&b->dev,
3176                  "No busn resource found for root bus, will use [bus %02x-ff]\n",
3177                         bus);
3178                 pci_bus_insert_busn_res(b, bus, 255);
3179         }
3180
3181         max = pci_scan_child_bus(b);
3182
3183         if (!found)
3184                 pci_bus_update_busn_res_end(b, max);
3185
3186         return 0;
3187 }
3188 EXPORT_SYMBOL(pci_scan_root_bus_bridge);
3189
3190 struct pci_bus *pci_scan_root_bus(struct device *parent, int bus,
3191                 struct pci_ops *ops, void *sysdata, struct list_head *resources)
3192 {
3193         struct resource_entry *window;
3194         bool found = false;
3195         struct pci_bus *b;
3196         int max;
3197
3198         resource_list_for_each_entry(window, resources)
3199                 if (window->res->flags & IORESOURCE_BUS) {
3200                         found = true;
3201                         break;
3202                 }
3203
3204         b = pci_create_root_bus(parent, bus, ops, sysdata, resources);
3205         if (!b)
3206                 return NULL;
3207
3208         if (!found) {
3209                 dev_info(&b->dev,
3210                  "No busn resource found for root bus, will use [bus %02x-ff]\n",
3211                         bus);
3212                 pci_bus_insert_busn_res(b, bus, 255);
3213         }
3214
3215         max = pci_scan_child_bus(b);
3216
3217         if (!found)
3218                 pci_bus_update_busn_res_end(b, max);
3219
3220         return b;
3221 }
3222 EXPORT_SYMBOL(pci_scan_root_bus);
3223
3224 struct pci_bus *pci_scan_bus(int bus, struct pci_ops *ops,
3225                                         void *sysdata)
3226 {
3227         LIST_HEAD(resources);
3228         struct pci_bus *b;
3229
3230         pci_add_resource(&resources, &ioport_resource);
3231         pci_add_resource(&resources, &iomem_resource);
3232         pci_add_resource(&resources, &busn_resource);
3233         b = pci_create_root_bus(NULL, bus, ops, sysdata, &resources);
3234         if (b) {
3235                 pci_scan_child_bus(b);
3236         } else {
3237                 pci_free_resource_list(&resources);
3238         }
3239         return b;
3240 }
3241 EXPORT_SYMBOL(pci_scan_bus);
3242
3243 /**
3244  * pci_rescan_bus_bridge_resize - Scan a PCI bus for devices
3245  * @bridge: PCI bridge for the bus to scan
3246  *
3247  * Scan a PCI bus and child buses for new devices, add them,
3248  * and enable them, resizing bridge mmio/io resource if necessary
3249  * and possible.  The caller must ensure the child devices are already
3250  * removed for resizing to occur.
3251  *
3252  * Returns the max number of subordinate bus discovered.
3253  */
3254 unsigned int pci_rescan_bus_bridge_resize(struct pci_dev *bridge)
3255 {
3256         unsigned int max;
3257         struct pci_bus *bus = bridge->subordinate;
3258
3259         max = pci_scan_child_bus(bus);
3260
3261         pci_assign_unassigned_bridge_resources(bridge);
3262
3263         pci_bus_add_devices(bus);
3264
3265         return max;
3266 }
3267
3268 /**
3269  * pci_rescan_bus - Scan a PCI bus for devices
3270  * @bus: PCI bus to scan
3271  *
3272  * Scan a PCI bus and child buses for new devices, add them,
3273  * and enable them.
3274  *
3275  * Returns the max number of subordinate bus discovered.
3276  */
3277 unsigned int pci_rescan_bus(struct pci_bus *bus)
3278 {
3279         unsigned int max;
3280
3281         max = pci_scan_child_bus(bus);
3282         pci_assign_unassigned_bus_resources(bus);
3283         pci_bus_add_devices(bus);
3284
3285         return max;
3286 }
3287 EXPORT_SYMBOL_GPL(pci_rescan_bus);
3288
3289 /*
3290  * pci_rescan_bus(), pci_rescan_bus_bridge_resize() and PCI device removal
3291  * routines should always be executed under this mutex.
3292  */
3293 static DEFINE_MUTEX(pci_rescan_remove_lock);
3294
3295 void pci_lock_rescan_remove(void)
3296 {
3297         mutex_lock(&pci_rescan_remove_lock);
3298 }
3299 EXPORT_SYMBOL_GPL(pci_lock_rescan_remove);
3300
3301 void pci_unlock_rescan_remove(void)
3302 {
3303         mutex_unlock(&pci_rescan_remove_lock);
3304 }
3305 EXPORT_SYMBOL_GPL(pci_unlock_rescan_remove);
3306
3307 static int __init pci_sort_bf_cmp(const struct device *d_a,
3308                                   const struct device *d_b)
3309 {
3310         const struct pci_dev *a = to_pci_dev(d_a);
3311         const struct pci_dev *b = to_pci_dev(d_b);
3312
3313         if      (pci_domain_nr(a->bus) < pci_domain_nr(b->bus)) return -1;
3314         else if (pci_domain_nr(a->bus) > pci_domain_nr(b->bus)) return  1;
3315
3316         if      (a->bus->number < b->bus->number) return -1;
3317         else if (a->bus->number > b->bus->number) return  1;
3318
3319         if      (a->devfn < b->devfn) return -1;
3320         else if (a->devfn > b->devfn) return  1;
3321
3322         return 0;
3323 }
3324
3325 void __init pci_sort_breadthfirst(void)
3326 {
3327         bus_sort_breadthfirst(&pci_bus_type, &pci_sort_bf_cmp);
3328 }
3329
3330 int pci_hp_add_bridge(struct pci_dev *dev)
3331 {
3332         struct pci_bus *parent = dev->bus;
3333         int busnr, start = parent->busn_res.start;
3334         unsigned int available_buses = 0;
3335         int end = parent->busn_res.end;
3336
3337         for (busnr = start; busnr <= end; busnr++) {
3338                 if (!pci_find_bus(pci_domain_nr(parent), busnr))
3339                         break;
3340         }
3341         if (busnr-- > end) {
3342                 pci_err(dev, "No bus number available for hot-added bridge\n");
3343                 return -1;
3344         }
3345
3346         /* Scan bridges that are already configured */
3347         busnr = pci_scan_bridge(parent, dev, busnr, 0);
3348
3349         /*
3350          * Distribute the available bus numbers between hotplug-capable
3351          * bridges to make extending the chain later possible.
3352          */
3353         available_buses = end - busnr;
3354
3355         /* Scan bridges that need to be reconfigured */
3356         pci_scan_bridge_extend(parent, dev, busnr, available_buses, 1);
3357
3358         if (!dev->subordinate)
3359                 return -1;
3360
3361         return 0;
3362 }
3363 EXPORT_SYMBOL_GPL(pci_hp_add_bridge);