drivers/pci/probe.c

   1 // SPDX-License-Identifier: GPL-2.0
   2 /*
   3  * PCI detection and setup code
   4  */
   5
   6 #include <linux/kernel.h>
   7 #include <linux/delay.h>
   8 #include <linux/init.h>
   9 #include <linux/pci.h>
  10 #include <linux/of_device.h>
  11 #include <linux/of_pci.h>
  12 #include <linux/pci_hotplug.h>
  13 #include <linux/slab.h>
  14 #include <linux/module.h>
  15 #include <linux/cpumask.h>
  16 #include <linux/aer.h>
  17 #include <linux/acpi.h>
  18 #include <linux/hypervisor.h>
  19 #include <linux/irqdomain.h>
  20 #include <linux/pm_runtime.h>
  21 #include "pci.h"
  22
  23 #define CARDBUS_LATENCY_TIMER   176     /* secondary latency timer */
  24 #define CARDBUS_RESERVE_BUSNR   3
  25
  26 static struct resource busn_resource = {
  27         .name   = "PCI busn",
  28         .start  = 0,
  29         .end    = 255,
  30         .flags  = IORESOURCE_BUS,
  31 };
  32
  33 /* Ugh.  Need to stop exporting this to modules. */
  34 LIST_HEAD(pci_root_buses);
  35 EXPORT_SYMBOL(pci_root_buses);
  36
  37 static LIST_HEAD(pci_domain_busn_res_list);
  38
  39 struct pci_domain_busn_res {
  40         struct list_head list;
  41         struct resource res;
  42         int domain_nr;
  43 };
  44
  45 static struct resource *get_pci_domain_busn_res(int domain_nr)
  46 {
  47         struct pci_domain_busn_res *r;
  48
  49         list_for_each_entry(r, &pci_domain_busn_res_list, list)
  50                 if (r->domain_nr == domain_nr)
  51                         return &r->res;
  52
  53         r = kzalloc(sizeof(*r), GFP_KERNEL);
  54         if (!r)
  55                 return NULL;
  56
  57         r->domain_nr = domain_nr;
  58         r->res.start = 0;
  59         r->res.end = 0xff;
  60         r->res.flags = IORESOURCE_BUS | IORESOURCE_PCI_FIXED;
  61
  62         list_add_tail(&r->list, &pci_domain_busn_res_list);
  63
  64         return &r->res;
  65 }
  66
  67 /*
  68  * Some device drivers need know if PCI is initiated.
  69  * Basically, we think PCI is not initiated when there
  70  * is no device to be found on the pci_bus_type.
  71  */
  72 int no_pci_devices(void)
  73 {
  74         struct device *dev;
  75         int no_devices;
  76
  77         dev = bus_find_next_device(&pci_bus_type, NULL);
  78         no_devices = (dev == NULL);
  79         put_device(dev);
  80         return no_devices;
  81 }
  82 EXPORT_SYMBOL(no_pci_devices);
  83
  84 /*
  85  * PCI Bus Class
  86  */
  87 static void release_pcibus_dev(struct device *dev)
  88 {
  89         struct pci_bus *pci_bus = to_pci_bus(dev);
  90
  91         put_device(pci_bus->bridge);
  92         pci_bus_remove_resources(pci_bus);
  93         pci_release_bus_of_node(pci_bus);
  94         kfree(pci_bus);
  95 }
  96
  97 static struct class pcibus_class = {
  98         .name           = "pci_bus",
  99         .dev_release    = &release_pcibus_dev,
 100         .dev_groups     = pcibus_groups,
 101 };
 102
 103 static int __init pcibus_class_init(void)
 104 {
 105         return class_register(&pcibus_class);
 106 }
 107 postcore_initcall(pcibus_class_init);
 108
 109 static u64 pci_size(u64 base, u64 maxbase, u64 mask)
 110 {
 111         u64 size = mask & maxbase;      /* Find the significant bits */
 112         if (!size)
 113                 return 0;
 114
 115         /*
 116          * Get the lowest of them to find the decode size, and from that
 117          * the extent.
 118          */
 119         size = size & ~(size-1);
 120
 121         /*
 122          * base == maxbase can be valid only if the BAR has already been
 123          * programmed with all 1s.
 124          */
 125         if (base == maxbase && ((base | (size - 1)) & mask) != mask)
 126                 return 0;
 127
 128         return size;
 129 }
 130
 131 static inline unsigned long decode_bar(struct pci_dev *dev, u32 bar)
 132 {
 133         u32 mem_type;
 134         unsigned long flags;
 135
 136         if ((bar & PCI_BASE_ADDRESS_SPACE) == PCI_BASE_ADDRESS_SPACE_IO) {
 137                 flags = bar & ~PCI_BASE_ADDRESS_IO_MASK;
 138                 flags |= IORESOURCE_IO;
 139                 return flags;
 140         }
 141
 142         flags = bar & ~PCI_BASE_ADDRESS_MEM_MASK;
 143         flags |= IORESOURCE_MEM;
 144         if (flags & PCI_BASE_ADDRESS_MEM_PREFETCH)
 145                 flags |= IORESOURCE_PREFETCH;
 146
 147         mem_type = bar & PCI_BASE_ADDRESS_MEM_TYPE_MASK;
 148         switch (mem_type) {
 149         case PCI_BASE_ADDRESS_MEM_TYPE_32:
 150                 break;
 151         case PCI_BASE_ADDRESS_MEM_TYPE_1M:
 152                 /* 1M mem BAR treated as 32-bit BAR */
 153                 break;
 154         case PCI_BASE_ADDRESS_MEM_TYPE_64:
 155                 flags |= IORESOURCE_MEM_64;
 156                 break;
 157         default:
 158                 /* mem unknown type treated as 32-bit BAR */
 159                 break;
 160         }
 161         return flags;
 162 }
 163
 164 #define PCI_COMMAND_DECODE_ENABLE       (PCI_COMMAND_MEMORY | PCI_COMMAND_IO)
 165
 166 /**
 167  * pci_read_base - Read a PCI BAR
 168  * @dev: the PCI device
 169  * @type: type of the BAR
 170  * @res: resource buffer to be filled in
 171  * @pos: BAR position in the config space
 172  *
 173  * Returns 1 if the BAR is 64-bit, or 0 if 32-bit.
 174  */
 175 int __pci_read_base(struct pci_dev *dev, enum pci_bar_type type,
 176                     struct resource *res, unsigned int pos)
 177 {
 178         u32 l = 0, sz = 0, mask;
 179         u64 l64, sz64, mask64;
 180         u16 orig_cmd;
 181         struct pci_bus_region region, inverted_region;
 182
 183         mask = type ? PCI_ROM_ADDRESS_MASK : ~0;
 184
 185         /* No printks while decoding is disabled! */
 186         if (!dev->mmio_always_on) {
 187                 pci_read_config_word(dev, PCI_COMMAND, &orig_cmd);
 188                 if (orig_cmd & PCI_COMMAND_DECODE_ENABLE) {
 189                         pci_write_config_word(dev, PCI_COMMAND,
 190                                 orig_cmd & ~PCI_COMMAND_DECODE_ENABLE);
 191                 }
 192         }
 193
 194         res->name = pci_name(dev);
 195
 196         pci_read_config_dword(dev, pos, &l);
 197         pci_write_config_dword(dev, pos, l | mask);
 198         pci_read_config_dword(dev, pos, &sz);
 199         pci_write_config_dword(dev, pos, l);
 200
 201         /*
 202          * All bits set in sz means the device isn't working properly.
 203          * If the BAR isn't implemented, all bits must be 0.  If it's a
 204          * memory BAR or a ROM, bit 0 must be clear; if it's an io BAR, bit
 205          * 1 must be clear.
 206          */
 207         if (sz == 0xffffffff)
 208                 sz = 0;
 209
 210         /*
 211          * I don't know how l can have all bits set.  Copied from old code.
 212          * Maybe it fixes a bug on some ancient platform.
 213          */
 214         if (l == 0xffffffff)
 215                 l = 0;
 216
 217         if (type == pci_bar_unknown) {
 218                 res->flags = decode_bar(dev, l);
 219                 res->flags |= IORESOURCE_SIZEALIGN;
 220                 if (res->flags & IORESOURCE_IO) {
 221                         l64 = l & PCI_BASE_ADDRESS_IO_MASK;
 222                         sz64 = sz & PCI_BASE_ADDRESS_IO_MASK;
 223                         mask64 = PCI_BASE_ADDRESS_IO_MASK & (u32)IO_SPACE_LIMIT;
 224                 } else {
 225                         l64 = l & PCI_BASE_ADDRESS_MEM_MASK;
 226                         sz64 = sz & PCI_BASE_ADDRESS_MEM_MASK;
 227                         mask64 = (u32)PCI_BASE_ADDRESS_MEM_MASK;
 228                 }
 229         } else {
 230                 if (l & PCI_ROM_ADDRESS_ENABLE)
 231                         res->flags |= IORESOURCE_ROM_ENABLE;
 232                 l64 = l & PCI_ROM_ADDRESS_MASK;
 233                 sz64 = sz & PCI_ROM_ADDRESS_MASK;
 234                 mask64 = PCI_ROM_ADDRESS_MASK;
 235         }
 236
 237         if (res->flags & IORESOURCE_MEM_64) {
 238                 pci_read_config_dword(dev, pos + 4, &l);
 239                 pci_write_config_dword(dev, pos + 4, ~0);
 240                 pci_read_config_dword(dev, pos + 4, &sz);
 241                 pci_write_config_dword(dev, pos + 4, l);
 242
 243                 l64 |= ((u64)l << 32);
 244                 sz64 |= ((u64)sz << 32);
 245                 mask64 |= ((u64)~0 << 32);
 246         }
 247
 248         if (!dev->mmio_always_on && (orig_cmd & PCI_COMMAND_DECODE_ENABLE))
 249                 pci_write_config_word(dev, PCI_COMMAND, orig_cmd);
 250
 251         if (!sz64)
 252                 goto fail;
 253
 254         sz64 = pci_size(l64, sz64, mask64);
 255         if (!sz64) {
 256                 pci_info(dev, FW_BUG "reg 0x%x: invalid BAR (can't size)\n",
 257                          pos);
 258                 goto fail;
 259         }
 260
 261         if (res->flags & IORESOURCE_MEM_64) {
 262                 if ((sizeof(pci_bus_addr_t) < 8 || sizeof(resource_size_t) < 8)
 263                     && sz64 > 0x100000000ULL) {
 264                         res->flags |= IORESOURCE_UNSET | IORESOURCE_DISABLED;
 265                         res->start = 0;
 266                         res->end = 0;
 267                         pci_err(dev, "reg 0x%x: can't handle BAR larger than 4GB (size %#010llx)\n",
 268                                 pos, (unsigned long long)sz64);
 269                         goto out;
 270                 }
 271
 272                 if ((sizeof(pci_bus_addr_t) < 8) && l) {
 273                         /* Above 32-bit boundary; try to reallocate */
 274                         res->flags |= IORESOURCE_UNSET;
 275                         res->start = 0;
 276                         res->end = sz64 - 1;
 277                         pci_info(dev, "reg 0x%x: can't handle BAR above 4GB (bus address %#010llx)\n",
 278                                  pos, (unsigned long long)l64);
 279                         goto out;
 280                 }
 281         }
 282
 283         region.start = l64;
 284         region.end = l64 + sz64 - 1;
 285
 286         pcibios_bus_to_resource(dev->bus, res, &region);
 287         pcibios_resource_to_bus(dev->bus, &inverted_region, res);
 288
 289         /*
 290          * If "A" is a BAR value (a bus address), "bus_to_resource(A)" is
 291          * the corresponding resource address (the physical address used by
 292          * the CPU.  Converting that resource address back to a bus address
 293          * should yield the original BAR value:
 294          *
 295          *     resource_to_bus(bus_to_resource(A)) == A
 296          *
 297          * If it doesn't, CPU accesses to "bus_to_resource(A)" will not
 298          * be claimed by the device.
 299          */
 300         if (inverted_region.start != region.start) {
 301                 res->flags |= IORESOURCE_UNSET;
 302                 res->start = 0;
 303                 res->end = region.end - region.start;
 304                 pci_info(dev, "reg 0x%x: initial BAR value %#010llx invalid\n",
 305                          pos, (unsigned long long)region.start);
 306         }
 307
 308         goto out;
 309
 310
 311 fail:
 312         res->flags = 0;
 313 out:
 314         if (res->flags)
 315                 pci_info(dev, "reg 0x%x: %pR\n", pos, res);
 316
 317         return (res->flags & IORESOURCE_MEM_64) ? 1 : 0;
 318 }
 319
 320 static void pci_read_bases(struct pci_dev *dev, unsigned int howmany, int rom)
 321 {
 322         unsigned int pos, reg;
 323
 324         if (dev->non_compliant_bars)
 325                 return;
 326
 327         /* Per PCIe r4.0, sec 9.3.4.1.11, the VF BARs are all RO Zero */
 328         if (dev->is_virtfn)
 329                 return;
 330
 331         for (pos = 0; pos < howmany; pos++) {
 332                 struct resource *res = &dev->resource[pos];
 333                 reg = PCI_BASE_ADDRESS_0 + (pos << 2);
 334                 pos += __pci_read_base(dev, pci_bar_unknown, res, reg);
 335         }
 336
 337         if (rom) {
 338                 struct resource *res = &dev->resource[PCI_ROM_RESOURCE];
 339                 dev->rom_base_reg = rom;
 340                 res->flags = IORESOURCE_MEM | IORESOURCE_PREFETCH |
 341                                 IORESOURCE_READONLY | IORESOURCE_SIZEALIGN;
 342                 __pci_read_base(dev, pci_bar_mem32, res, rom);
 343         }
 344 }
 345
 346 static void pci_read_bridge_windows(struct pci_dev *bridge)
 347 {
 348         u16 io;
 349         u32 pmem, tmp;
 350
 351         pci_read_config_word(bridge, PCI_IO_BASE, &io);
 352         if (!io) {
 353                 pci_write_config_word(bridge, PCI_IO_BASE, 0xe0f0);
 354                 pci_read_config_word(bridge, PCI_IO_BASE, &io);
 355                 pci_write_config_word(bridge, PCI_IO_BASE, 0x0);
 356         }
 357         if (io)
 358                 bridge->io_window = 1;
 359
 360         /*
 361          * DECchip 21050 pass 2 errata: the bridge may miss an address
 362          * disconnect boundary by one PCI data phase.  Workaround: do not
 363          * use prefetching on this device.
 364          */
 365         if (bridge->vendor == PCI_VENDOR_ID_DEC && bridge->device == 0x0001)
 366                 return;
 367
 368         pci_read_config_dword(bridge, PCI_PREF_MEMORY_BASE, &pmem);
 369         if (!pmem) {
 370                 pci_write_config_dword(bridge, PCI_PREF_MEMORY_BASE,
 371                                                0xffe0fff0);
 372                 pci_read_config_dword(bridge, PCI_PREF_MEMORY_BASE, &pmem);
 373                 pci_write_config_dword(bridge, PCI_PREF_MEMORY_BASE, 0x0);
 374         }
 375         if (!pmem)
 376                 return;
 377
 378         bridge->pref_window = 1;
 379
 380         if ((pmem & PCI_PREF_RANGE_TYPE_MASK) == PCI_PREF_RANGE_TYPE_64) {
 381
 382                 /*
 383                  * Bridge claims to have a 64-bit prefetchable memory
 384                  * window; verify that the upper bits are actually
 385                  * writable.
 386                  */
 387                 pci_read_config_dword(bridge, PCI_PREF_BASE_UPPER32, &pmem);
 388                 pci_write_config_dword(bridge, PCI_PREF_BASE_UPPER32,
 389                                        0xffffffff);
 390                 pci_read_config_dword(bridge, PCI_PREF_BASE_UPPER32, &tmp);
 391                 pci_write_config_dword(bridge, PCI_PREF_BASE_UPPER32, pmem);
 392                 if (tmp)
 393                         bridge->pref_64_window = 1;
 394         }
 395 }
 396
 397 static void pci_read_bridge_io(struct pci_bus *child)
 398 {
 399         struct pci_dev *dev = child->self;
 400         u8 io_base_lo, io_limit_lo;
 401         unsigned long io_mask, io_granularity, base, limit;
 402         struct pci_bus_region region;
 403         struct resource *res;
 404
 405         io_mask = PCI_IO_RANGE_MASK;
 406         io_granularity = 0x1000;
 407         if (dev->io_window_1k) {
 408                 /* Support 1K I/O space granularity */
 409                 io_mask = PCI_IO_1K_RANGE_MASK;
 410                 io_granularity = 0x400;
 411         }
 412
 413         res = child->resource[0];
 414         pci_read_config_byte(dev, PCI_IO_BASE, &io_base_lo);
 415         pci_read_config_byte(dev, PCI_IO_LIMIT, &io_limit_lo);
 416         base = (io_base_lo & io_mask) << 8;
 417         limit = (io_limit_lo & io_mask) << 8;
 418
 419         if ((io_base_lo & PCI_IO_RANGE_TYPE_MASK) == PCI_IO_RANGE_TYPE_32) {
 420                 u16 io_base_hi, io_limit_hi;
 421
 422                 pci_read_config_word(dev, PCI_IO_BASE_UPPER16, &io_base_hi);
 423                 pci_read_config_word(dev, PCI_IO_LIMIT_UPPER16, &io_limit_hi);
 424                 base |= ((unsigned long) io_base_hi << 16);
 425                 limit |= ((unsigned long) io_limit_hi << 16);
 426         }
 427
 428         if (base <= limit) {
 429                 res->flags = (io_base_lo & PCI_IO_RANGE_TYPE_MASK) | IORESOURCE_IO;
 430                 region.start = base;
 431                 region.end = limit + io_granularity - 1;
 432                 pcibios_bus_to_resource(dev->bus, res, &region);
 433                 pci_info(dev, "  bridge window %pR\n", res);
 434         }
 435 }
 436
 437 static void pci_read_bridge_mmio(struct pci_bus *child)
 438 {
 439         struct pci_dev *dev = child->self;
 440         u16 mem_base_lo, mem_limit_lo;
 441         unsigned long base, limit;
 442         struct pci_bus_region region;
 443         struct resource *res;
 444
 445         res = child->resource[1];
 446         pci_read_config_word(dev, PCI_MEMORY_BASE, &mem_base_lo);
 447         pci_read_config_word(dev, PCI_MEMORY_LIMIT, &mem_limit_lo);
 448         base = ((unsigned long) mem_base_lo & PCI_MEMORY_RANGE_MASK) << 16;
 449         limit = ((unsigned long) mem_limit_lo & PCI_MEMORY_RANGE_MASK) << 16;
 450         if (base <= limit) {
 451                 res->flags = (mem_base_lo & PCI_MEMORY_RANGE_TYPE_MASK) | IORESOURCE_MEM;
 452                 region.start = base;
 453                 region.end = limit + 0xfffff;
 454                 pcibios_bus_to_resource(dev->bus, res, &region);
 455                 pci_info(dev, "  bridge window %pR\n", res);
 456         }
 457 }
 458
 459 static void pci_read_bridge_mmio_pref(struct pci_bus *child)
 460 {
 461         struct pci_dev *dev = child->self;
 462         u16 mem_base_lo, mem_limit_lo;
 463         u64 base64, limit64;
 464         pci_bus_addr_t base, limit;
 465         struct pci_bus_region region;
 466         struct resource *res;
 467
 468         res = child->resource[2];
 469         pci_read_config_word(dev, PCI_PREF_MEMORY_BASE, &mem_base_lo);
 470         pci_read_config_word(dev, PCI_PREF_MEMORY_LIMIT, &mem_limit_lo);
 471         base64 = (mem_base_lo & PCI_PREF_RANGE_MASK) << 16;
 472         limit64 = (mem_limit_lo & PCI_PREF_RANGE_MASK) << 16;
 473
 474         if ((mem_base_lo & PCI_PREF_RANGE_TYPE_MASK) == PCI_PREF_RANGE_TYPE_64) {
 475                 u32 mem_base_hi, mem_limit_hi;
 476
 477                 pci_read_config_dword(dev, PCI_PREF_BASE_UPPER32, &mem_base_hi);
 478                 pci_read_config_dword(dev, PCI_PREF_LIMIT_UPPER32, &mem_limit_hi);
 479
 480                 /*
 481                  * Some bridges set the base > limit by default, and some
 482                  * (broken) BIOSes do not initialize them.  If we find
 483                  * this, just assume they are not being used.
 484                  */
 485                 if (mem_base_hi <= mem_limit_hi) {
 486                         base64 |= (u64) mem_base_hi << 32;
 487                         limit64 |= (u64) mem_limit_hi << 32;
 488                 }
 489         }
 490
 491         base = (pci_bus_addr_t) base64;
 492         limit = (pci_bus_addr_t) limit64;
 493
 494         if (base != base64) {
 495                 pci_err(dev, "can't handle bridge window above 4GB (bus address %#010llx)\n",
 496                         (unsigned long long) base64);
 497                 return;
 498         }
 499
 500         if (base <= limit) {
 501                 res->flags = (mem_base_lo & PCI_PREF_RANGE_TYPE_MASK) |
 502                                          IORESOURCE_MEM | IORESOURCE_PREFETCH;
 503                 if (res->flags & PCI_PREF_RANGE_TYPE_64)
 504                         res->flags |= IORESOURCE_MEM_64;
 505                 region.start = base;
 506                 region.end = limit + 0xfffff;
 507                 pcibios_bus_to_resource(dev->bus, res, &region);
 508                 pci_info(dev, "  bridge window %pR\n", res);
 509         }
 510 }
 511
 512 void pci_read_bridge_bases(struct pci_bus *child)
 513 {
 514         struct pci_dev *dev = child->self;
 515         struct resource *res;
 516         int i;
 517
 518         if (pci_is_root_bus(child))     /* It's a host bus, nothing to read */
 519                 return;
 520
 521         pci_info(dev, "PCI bridge to %pR%s\n",
 522                  &child->busn_res,
 523                  dev->transparent ? " (subtractive decode)" : "");
 524
 525         pci_bus_remove_resources(child);
 526         for (i = 0; i < PCI_BRIDGE_RESOURCE_NUM; i++)
 527                 child->resource[i] = &dev->resource[PCI_BRIDGE_RESOURCES+i];
 528
 529         pci_read_bridge_io(child);
 530         pci_read_bridge_mmio(child);
 531         pci_read_bridge_mmio_pref(child);
 532
 533         if (dev->transparent) {
 534                 pci_bus_for_each_resource(child->parent, res, i) {
 535                         if (res && res->flags) {
 536                                 pci_bus_add_resource(child, res,
 537                                                      PCI_SUBTRACTIVE_DECODE);
 538                                 pci_info(dev, "  bridge window %pR (subtractive decode)\n",
 539                                            res);
 540                         }
 541                 }
 542         }
 543 }
 544
 545 static struct pci_bus *pci_alloc_bus(struct pci_bus *parent)
 546 {
 547         struct pci_bus *b;
 548
 549         b = kzalloc(sizeof(*b), GFP_KERNEL);
 550         if (!b)
 551                 return NULL;
 552
 553         INIT_LIST_HEAD(&b->node);
 554         INIT_LIST_HEAD(&b->children);
 555         INIT_LIST_HEAD(&b->devices);
 556         INIT_LIST_HEAD(&b->slots);
 557         INIT_LIST_HEAD(&b->resources);
 558         b->max_bus_speed = PCI_SPEED_UNKNOWN;
 559         b->cur_bus_speed = PCI_SPEED_UNKNOWN;
 560 #ifdef CONFIG_PCI_DOMAINS_GENERIC
 561         if (parent)
 562                 b->domain_nr = parent->domain_nr;
 563 #endif
 564         return b;
 565 }
 566
 567 static void pci_release_host_bridge_dev(struct device *dev)
 568 {
 569         struct pci_host_bridge *bridge = to_pci_host_bridge(dev);
 570
 571         if (bridge->release_fn)
 572                 bridge->release_fn(bridge);
 573
 574         pci_free_resource_list(&bridge->windows);
 575         pci_free_resource_list(&bridge->dma_ranges);
 576         kfree(bridge);
 577 }
 578
 579 static void pci_init_host_bridge(struct pci_host_bridge *bridge)
 580 {
 581         INIT_LIST_HEAD(&bridge->windows);
 582         INIT_LIST_HEAD(&bridge->dma_ranges);
 583
 584         /*
 585          * We assume we can manage these PCIe features.  Some systems may
 586          * reserve these for use by the platform itself, e.g., an ACPI BIOS
 587          * may implement its own AER handling and use _OSC to prevent the
 588          * OS from interfering.
 589          */
 590         bridge->native_aer = 1;
 591         bridge->native_pcie_hotplug = 1;
 592         bridge->native_shpc_hotplug = 1;
 593         bridge->native_pme = 1;
 594         bridge->native_ltr = 1;
 595
 596         device_initialize(&bridge->dev);
 597 }
 598
 599 struct pci_host_bridge *pci_alloc_host_bridge(size_t priv)
 600 {
 601         struct pci_host_bridge *bridge;
 602
 603         bridge = kzalloc(sizeof(*bridge) + priv, GFP_KERNEL);
 604         if (!bridge)
 605                 return NULL;
 606
 607         pci_init_host_bridge(bridge);
 608         bridge->dev.release = pci_release_host_bridge_dev;
 609
 610         return bridge;
 611 }
 612 EXPORT_SYMBOL(pci_alloc_host_bridge);
 613
 614 static void devm_pci_alloc_host_bridge_release(void *data)
 615 {
 616         pci_free_host_bridge(data);
 617 }
 618
 619 struct pci_host_bridge *devm_pci_alloc_host_bridge(struct device *dev,
 620                                                    size_t priv)
 621 {
 622         int ret;
 623         struct pci_host_bridge *bridge;
 624
 625         bridge = pci_alloc_host_bridge(priv);
 626         if (!bridge)
 627                 return NULL;
 628
 629         ret = devm_add_action_or_reset(dev, devm_pci_alloc_host_bridge_release,
 630                                        bridge);
 631         if (ret)
 632                 return NULL;
 633
 634         return bridge;
 635 }
 636 EXPORT_SYMBOL(devm_pci_alloc_host_bridge);
 637
 638 void pci_free_host_bridge(struct pci_host_bridge *bridge)
 639 {
 640         put_device(&bridge->dev);
 641 }
 642 EXPORT_SYMBOL(pci_free_host_bridge);
 643
 644 static const unsigned char pcix_bus_speed[] = {
 645         PCI_SPEED_UNKNOWN,              /* 0 */
 646         PCI_SPEED_66MHz_PCIX,           /* 1 */
 647         PCI_SPEED_100MHz_PCIX,          /* 2 */
 648         PCI_SPEED_133MHz_PCIX,          /* 3 */
 649         PCI_SPEED_UNKNOWN,              /* 4 */
 650         PCI_SPEED_66MHz_PCIX_ECC,       /* 5 */
 651         PCI_SPEED_100MHz_PCIX_ECC,      /* 6 */
 652         PCI_SPEED_133MHz_PCIX_ECC,      /* 7 */
 653         PCI_SPEED_UNKNOWN,              /* 8 */
 654         PCI_SPEED_66MHz_PCIX_266,       /* 9 */
 655         PCI_SPEED_100MHz_PCIX_266,      /* A */
 656         PCI_SPEED_133MHz_PCIX_266,      /* B */
 657         PCI_SPEED_UNKNOWN,              /* C */
 658         PCI_SPEED_66MHz_PCIX_533,       /* D */
 659         PCI_SPEED_100MHz_PCIX_533,      /* E */
 660         PCI_SPEED_133MHz_PCIX_533       /* F */
 661 };
 662
 663 const unsigned char pcie_link_speed[] = {
 664         PCI_SPEED_UNKNOWN,              /* 0 */
 665         PCIE_SPEED_2_5GT,               /* 1 */
 666         PCIE_SPEED_5_0GT,               /* 2 */
 667         PCIE_SPEED_8_0GT,               /* 3 */
 668         PCIE_SPEED_16_0GT,              /* 4 */
 669         PCIE_SPEED_32_0GT,              /* 5 */
 670         PCI_SPEED_UNKNOWN,              /* 6 */
 671         PCI_SPEED_UNKNOWN,              /* 7 */
 672         PCI_SPEED_UNKNOWN,              /* 8 */
 673         PCI_SPEED_UNKNOWN,              /* 9 */
 674         PCI_SPEED_UNKNOWN,              /* A */
 675         PCI_SPEED_UNKNOWN,              /* B */
 676         PCI_SPEED_UNKNOWN,              /* C */
 677         PCI_SPEED_UNKNOWN,              /* D */
 678         PCI_SPEED_UNKNOWN,              /* E */
 679         PCI_SPEED_UNKNOWN               /* F */
 680 };
 681
 682 void pcie_update_link_speed(struct pci_bus *bus, u16 linksta)
 683 {
 684         bus->cur_bus_speed = pcie_link_speed[linksta & PCI_EXP_LNKSTA_CLS];
 685 }
 686 EXPORT_SYMBOL_GPL(pcie_update_link_speed);
 687
 688 static unsigned char agp_speeds[] = {
 689         AGP_UNKNOWN,
 690         AGP_1X,
 691         AGP_2X,
 692         AGP_4X,
 693         AGP_8X
 694 };
 695
 696 static enum pci_bus_speed agp_speed(int agp3, int agpstat)
 697 {
 698         int index = 0;
 699
 700         if (agpstat & 4)
 701                 index = 3;
 702         else if (agpstat & 2)
 703                 index = 2;
 704         else if (agpstat & 1)
 705                 index = 1;
 706         else
 707                 goto out;
 708
 709         if (agp3) {
 710                 index += 2;
 711                 if (index == 5)
 712                         index = 0;
 713         }
 714
 715  out:
 716         return agp_speeds[index];
 717 }
 718
 719 static void pci_set_bus_speed(struct pci_bus *bus)
 720 {
 721         struct pci_dev *bridge = bus->self;
 722         int pos;
 723
 724         pos = pci_find_capability(bridge, PCI_CAP_ID_AGP);
 725         if (!pos)
 726                 pos = pci_find_capability(bridge, PCI_CAP_ID_AGP3);
 727         if (pos) {
 728                 u32 agpstat, agpcmd;
 729
 730                 pci_read_config_dword(bridge, pos + PCI_AGP_STATUS, &agpstat);
 731                 bus->max_bus_speed = agp_speed(agpstat & 8, agpstat & 7);
 732
 733                 pci_read_config_dword(bridge, pos + PCI_AGP_COMMAND, &agpcmd);
 734                 bus->cur_bus_speed = agp_speed(agpstat & 8, agpcmd & 7);
 735         }
 736
 737         pos = pci_find_capability(bridge, PCI_CAP_ID_PCIX);
 738         if (pos) {
 739                 u16 status;
 740                 enum pci_bus_speed max;
 741
 742                 pci_read_config_word(bridge, pos + PCI_X_BRIDGE_SSTATUS,
 743                                      &status);
 744
 745                 if (status & PCI_X_SSTATUS_533MHZ) {
 746                         max = PCI_SPEED_133MHz_PCIX_533;
 747                 } else if (status & PCI_X_SSTATUS_266MHZ) {
 748                         max = PCI_SPEED_133MHz_PCIX_266;
 749                 } else if (status & PCI_X_SSTATUS_133MHZ) {
 750                         if ((status & PCI_X_SSTATUS_VERS) == PCI_X_SSTATUS_V2)
 751                                 max = PCI_SPEED_133MHz_PCIX_ECC;
 752                         else
 753                                 max = PCI_SPEED_133MHz_PCIX;
 754                 } else {
 755                         max = PCI_SPEED_66MHz_PCIX;
 756                 }
 757
 758                 bus->max_bus_speed = max;
 759                 bus->cur_bus_speed = pcix_bus_speed[
 760                         (status & PCI_X_SSTATUS_FREQ) >> 6];
 761
 762                 return;
 763         }
 764
 765         if (pci_is_pcie(bridge)) {
 766                 u32 linkcap;
 767                 u16 linksta;
 768
 769                 pcie_capability_read_dword(bridge, PCI_EXP_LNKCAP, &linkcap);
 770                 bus->max_bus_speed = pcie_link_speed[linkcap & PCI_EXP_LNKCAP_SLS];
 771                 bridge->link_active_reporting = !!(linkcap & PCI_EXP_LNKCAP_DLLLARC);
 772
 773                 pcie_capability_read_word(bridge, PCI_EXP_LNKSTA, &linksta);
 774                 pcie_update_link_speed(bus, linksta);
 775         }
 776 }
 777
 778 static struct irq_domain *pci_host_bridge_msi_domain(struct pci_bus *bus)
 779 {
 780         struct irq_domain *d;
 781
 782         /*
 783          * Any firmware interface that can resolve the msi_domain
 784          * should be called from here.
 785          */
 786         d = pci_host_bridge_of_msi_domain(bus);
 787         if (!d)
 788                 d = pci_host_bridge_acpi_msi_domain(bus);
 789
 790 #ifdef CONFIG_PCI_MSI_IRQ_DOMAIN
 791         /*
 792          * If no IRQ domain was found via the OF tree, try looking it up
 793          * directly through the fwnode_handle.
 794          */
 795         if (!d) {
 796                 struct fwnode_handle *fwnode = pci_root_bus_fwnode(bus);
 797
 798                 if (fwnode)
 799                         d = irq_find_matching_fwnode(fwnode,
 800                                                      DOMAIN_BUS_PCI_MSI);
 801         }
 802 #endif
 803
 804         return d;
 805 }
 806
 807 static void pci_set_bus_msi_domain(struct pci_bus *bus)
 808 {
 809         struct irq_domain *d;
 810         struct pci_bus *b;
 811
 812         /*
 813          * The bus can be a root bus, a subordinate bus, or a virtual bus
 814          * created by an SR-IOV device.  Walk up to the first bridge device
 815          * found or derive the domain from the host bridge.
 816          */
 817         for (b = bus, d = NULL; !d && !pci_is_root_bus(b); b = b->parent) {
 818                 if (b->self)
 819                         d = dev_get_msi_domain(&b->self->dev);
 820         }
 821
 822         if (!d)
 823                 d = pci_host_bridge_msi_domain(b);
 824
 825         dev_set_msi_domain(&bus->dev, d);
 826 }
 827
 828 static int pci_register_host_bridge(struct pci_host_bridge *bridge)
 829 {
 830         struct device *parent = bridge->dev.parent;
 831         struct resource_entry *window, *n;
 832         struct pci_bus *bus, *b;
 833         resource_size_t offset;
 834         LIST_HEAD(resources);
 835         struct resource *res;
 836         char addr[64], *fmt;
 837         const char *name;
 838         int err;
 839
 840         bus = pci_alloc_bus(NULL);
 841         if (!bus)
 842                 return -ENOMEM;
 843
 844         bridge->bus = bus;
 845
 846         /* Temporarily move resources off the list */
 847         list_splice_init(&bridge->windows, &resources);
 848         bus->sysdata = bridge->sysdata;
 849         bus->msi = bridge->msi;
 850         bus->ops = bridge->ops;
 851         bus->number = bus->busn_res.start = bridge->busnr;
 852 #ifdef CONFIG_PCI_DOMAINS_GENERIC
 853         bus->domain_nr = pci_bus_find_domain_nr(bus, parent);
 854 #endif
 855
 856         b = pci_find_bus(pci_domain_nr(bus), bridge->busnr);
 857         if (b) {
 858                 /* Ignore it if we already got here via a different bridge */
 859                 dev_dbg(&b->dev, "bus already known\n");
 860                 err = -EEXIST;
 861                 goto free;
 862         }
 863
 864         dev_set_name(&bridge->dev, "pci%04x:%02x", pci_domain_nr(bus),
 865                      bridge->busnr);
 866
 867         err = pcibios_root_bridge_prepare(bridge);
 868         if (err)
 869                 goto free;
 870
 871         err = device_add(&bridge->dev);
 872         if (err) {
 873                 put_device(&bridge->dev);
 874                 goto free;
 875         }
 876         bus->bridge = get_device(&bridge->dev);
 877         device_enable_async_suspend(bus->bridge);
 878         pci_set_bus_of_node(bus);
 879         pci_set_bus_msi_domain(bus);
 880
 881         if (!parent)
 882                 set_dev_node(bus->bridge, pcibus_to_node(bus));
 883
 884         bus->dev.class = &pcibus_class;
 885         bus->dev.parent = bus->bridge;
 886
 887         dev_set_name(&bus->dev, "%04x:%02x", pci_domain_nr(bus), bus->number);
 888         name = dev_name(&bus->dev);
 889
 890         err = device_register(&bus->dev);
 891         if (err)
 892                 goto unregister;
 893
 894         pcibios_add_bus(bus);
 895
 896         /* Create legacy_io and legacy_mem files for this bus */
 897         pci_create_legacy_files(bus);
 898
 899         if (parent)
 900                 dev_info(parent, "PCI host bridge to bus %s\n", name);
 901         else
 902                 pr_info("PCI host bridge to bus %s\n", name);
 903
 904         /* Add initial resources to the bus */
 905         resource_list_for_each_entry_safe(window, n, &resources) {
 906                 list_move_tail(&window->node, &bridge->windows);
 907                 offset = window->offset;
 908                 res = window->res;
 909
 910                 if (res->flags & IORESOURCE_BUS)
 911                         pci_bus_insert_busn_res(bus, bus->number, res->end);
 912                 else
 913                         pci_bus_add_resource(bus, res, 0);
 914
 915                 if (offset) {
 916                         if (resource_type(res) == IORESOURCE_IO)
 917                                 fmt = " (bus address [%#06llx-%#06llx])";
 918                         else
 919                                 fmt = " (bus address [%#010llx-%#010llx])";
 920
 921                         snprintf(addr, sizeof(addr), fmt,
 922                                  (unsigned long long)(res->start - offset),
 923                                  (unsigned long long)(res->end - offset));
 924                 } else
 925                         addr[0] = '\0';
 926
 927                 dev_info(&bus->dev, "root bus resource %pR%s\n", res, addr);
 928         }
 929
 930         down_write(&pci_bus_sem);
 931         list_add_tail(&bus->node, &pci_root_buses);
 932         up_write(&pci_bus_sem);
 933
 934         return 0;
 935
 936 unregister:
 937         put_device(&bridge->dev);
 938         device_del(&bridge->dev);
 939
 940 free:
 941         kfree(bus);
 942         return err;
 943 }
 944
 945 static bool pci_bridge_child_ext_cfg_accessible(struct pci_dev *bridge)
 946 {
 947         int pos;
 948         u32 status;
 949
 950         /*
 951          * If extended config space isn't accessible on a bridge's primary
 952          * bus, we certainly can't access it on the secondary bus.
 953          */
 954         if (bridge->bus->bus_flags & PCI_BUS_FLAGS_NO_EXTCFG)
 955                 return false;
 956
 957         /*
 958          * PCIe Root Ports and switch ports are PCIe on both sides, so if
 959          * extended config space is accessible on the primary, it's also
 960          * accessible on the secondary.
 961          */
 962         if (pci_is_pcie(bridge) &&
 963             (pci_pcie_type(bridge) == PCI_EXP_TYPE_ROOT_PORT ||
 964              pci_pcie_type(bridge) == PCI_EXP_TYPE_UPSTREAM ||
 965              pci_pcie_type(bridge) == PCI_EXP_TYPE_DOWNSTREAM))
 966                 return true;
 967
 968         /*
 969          * For the other bridge types:
 970          *   - PCI-to-PCI bridges
 971          *   - PCIe-to-PCI/PCI-X forward bridges
 972          *   - PCI/PCI-X-to-PCIe reverse bridges
 973          * extended config space on the secondary side is only accessible
 974          * if the bridge supports PCI-X Mode 2.
 975          */
 976         pos = pci_find_capability(bridge, PCI_CAP_ID_PCIX);
 977         if (!pos)
 978                 return false;
 979
 980         pci_read_config_dword(bridge, pos + PCI_X_STATUS, &status);
 981         return status & (PCI_X_STATUS_266MHZ | PCI_X_STATUS_533MHZ);
 982 }
 983
 984 static struct pci_bus *pci_alloc_child_bus(struct pci_bus *parent,
 985                                            struct pci_dev *bridge, int busnr)
 986 {
 987         struct pci_bus *child;
 988         int i;
 989         int ret;
 990
 991         /* Allocate a new bus and inherit stuff from the parent */
 992         child = pci_alloc_bus(parent);
 993         if (!child)
 994                 return NULL;
 995
 996         child->parent = parent;
 997         child->ops = parent->ops;
 998         child->msi = parent->msi;
 999         child->sysdata = parent->sysdata;
1000         child->bus_flags = parent->bus_flags;
1001
1002         /*
1003          * Initialize some portions of the bus device, but don't register
1004          * it now as the parent is not properly set up yet.
1005          */
1006         child->dev.class = &pcibus_class;
1007         dev_set_name(&child->dev, "%04x:%02x", pci_domain_nr(child), busnr);
1008
1009         /* Set up the primary, secondary and subordinate bus numbers */
1010         child->number = child->busn_res.start = busnr;
1011         child->primary = parent->busn_res.start;
1012         child->busn_res.end = 0xff;
1013
1014         if (!bridge) {
1015                 child->dev.parent = parent->bridge;
1016                 goto add_dev;
1017         }
1018
1019         child->self = bridge;
1020         child->bridge = get_device(&bridge->dev);
1021         child->dev.parent = child->bridge;
1022         pci_set_bus_of_node(child);
1023         pci_set_bus_speed(child);
1024
1025         /*
1026          * Check whether extended config space is accessible on the child
1027          * bus.  Note that we currently assume it is always accessible on
1028          * the root bus.
1029          */
1030         if (!pci_bridge_child_ext_cfg_accessible(bridge)) {
1031                 child->bus_flags |= PCI_BUS_FLAGS_NO_EXTCFG;
1032                 pci_info(child, "extended config space not accessible\n");
1033         }
1034
1035         /* Set up default resource pointers and names */
1036         for (i = 0; i < PCI_BRIDGE_RESOURCE_NUM; i++) {
1037                 child->resource[i] = &bridge->resource[PCI_BRIDGE_RESOURCES+i];
1038                 child->resource[i]->name = child->name;
1039         }
1040         bridge->subordinate = child;
1041
1042 add_dev:
1043         pci_set_bus_msi_domain(child);
1044         ret = device_register(&child->dev);
1045         WARN_ON(ret < 0);
1046
1047         pcibios_add_bus(child);
1048
1049         if (child->ops->add_bus) {
1050                 ret = child->ops->add_bus(child);
1051                 if (WARN_ON(ret < 0))
1052                         dev_err(&child->dev, "failed to add bus: %d\n", ret);
1053         }
1054
1055         /* Create legacy_io and legacy_mem files for this bus */
1056         pci_create_legacy_files(child);
1057
1058         return child;
1059 }
1060
1061 struct pci_bus *pci_add_new_bus(struct pci_bus *parent, struct pci_dev *dev,
1062                                 int busnr)
1063 {
1064         struct pci_bus *child;
1065
1066         child = pci_alloc_child_bus(parent, dev, busnr);
1067         if (child) {
1068                 down_write(&pci_bus_sem);
1069                 list_add_tail(&child->node, &parent->children);
1070                 up_write(&pci_bus_sem);
1071         }
1072         return child;
1073 }
1074 EXPORT_SYMBOL(pci_add_new_bus);
1075
1076 static void pci_enable_crs(struct pci_dev *pdev)
1077 {
1078         u16 root_cap = 0;
1079
1080         /* Enable CRS Software Visibility if supported */
1081         pcie_capability_read_word(pdev, PCI_EXP_RTCAP, &root_cap);
1082         if (root_cap & PCI_EXP_RTCAP_CRSVIS)
1083                 pcie_capability_set_word(pdev, PCI_EXP_RTCTL,
1084                                          PCI_EXP_RTCTL_CRSSVE);
1085 }
1086
1087 static unsigned int pci_scan_child_bus_extend(struct pci_bus *bus,
1088                                               unsigned int available_buses);
1089 /**
1090  * pci_ea_fixed_busnrs() - Read fixed Secondary and Subordinate bus
1091  * numbers from EA capability.
1092  * @dev: Bridge
1093  * @sec: updated with secondary bus number from EA
1094  * @sub: updated with subordinate bus number from EA
1095  *
1096  * If @dev is a bridge with EA capability that specifies valid secondary
1097  * and subordinate bus numbers, return true with the bus numbers in @sec
1098  * and @sub.  Otherwise return false.
1099  */
1100 static bool pci_ea_fixed_busnrs(struct pci_dev *dev, u8 *sec, u8 *sub)
1101 {
1102         int ea, offset;
1103         u32 dw;
1104         u8 ea_sec, ea_sub;
1105
1106         if (dev->hdr_type != PCI_HEADER_TYPE_BRIDGE)
1107                 return false;
1108
1109         /* find PCI EA capability in list */
1110         ea = pci_find_capability(dev, PCI_CAP_ID_EA);
1111         if (!ea)
1112                 return false;
1113
1114         offset = ea + PCI_EA_FIRST_ENT;
1115         pci_read_config_dword(dev, offset, &dw);
1116         ea_sec =  dw & PCI_EA_SEC_BUS_MASK;
1117         ea_sub = (dw & PCI_EA_SUB_BUS_MASK) >> PCI_EA_SUB_BUS_SHIFT;
1118         if (ea_sec  == 0 || ea_sub < ea_sec)
1119                 return false;
1120
1121         *sec = ea_sec;
1122         *sub = ea_sub;
1123         return true;
1124 }
1125
1126 /*
1127  * pci_scan_bridge_extend() - Scan buses behind a bridge
1128  * @bus: Parent bus the bridge is on
1129  * @dev: Bridge itself
1130  * @max: Starting subordinate number of buses behind this bridge
1131  * @available_buses: Total number of buses available for this bridge and
1132  *                   the devices below. After the minimal bus space has
1133  *                   been allocated the remaining buses will be
1134  *                   distributed equally between hotplug-capable bridges.
1135  * @pass: Either %0 (scan already configured bridges) or %1 (scan bridges
1136  *        that need to be reconfigured.
1137  *
1138  * If it's a bridge, configure it and scan the bus behind it.
1139  * For CardBus bridges, we don't scan behind as the devices will
1140  * be handled by the bridge driver itself.
1141  *
1142  * We need to process bridges in two passes -- first we scan those
1143  * already configured by the BIOS and after we are done with all of
1144  * them, we proceed to assigning numbers to the remaining buses in
1145  * order to avoid overlaps between old and new bus numbers.
1146  *
1147  * Return: New subordinate number covering all buses behind this bridge.
1148  */
1149 static int pci_scan_bridge_extend(struct pci_bus *bus, struct pci_dev *dev,
1150                                   int max, unsigned int available_buses,
1151                                   int pass)
1152 {
1153         struct pci_bus *child;
1154         int is_cardbus = (dev->hdr_type == PCI_HEADER_TYPE_CARDBUS);
1155         u32 buses, i, j = 0;
1156         u16 bctl;
1157         u8 primary, secondary, subordinate;
1158         int broken = 0;
1159         bool fixed_buses;
1160         u8 fixed_sec, fixed_sub;
1161         int next_busnr;
1162
1163         /*
1164          * Make sure the bridge is powered on to be able to access config
1165          * space of devices below it.
1166          */
1167         pm_runtime_get_sync(&dev->dev);
1168
1169         pci_read_config_dword(dev, PCI_PRIMARY_BUS, &buses);
1170         primary = buses & 0xFF;
1171         secondary = (buses >> 8) & 0xFF;
1172         subordinate = (buses >> 16) & 0xFF;
1173
1174         pci_dbg(dev, "scanning [bus %02x-%02x] behind bridge, pass %d\n",
1175                 secondary, subordinate, pass);
1176
1177         if (!primary && (primary != bus->number) && secondary && subordinate) {
1178                 pci_warn(dev, "Primary bus is hard wired to 0\n");
1179                 primary = bus->number;
1180         }
1181
1182         /* Check if setup is sensible at all */
1183         if (!pass &&
1184             (primary != bus->number || secondary <= bus->number ||
1185              secondary > subordinate)) {
1186                 pci_info(dev, "bridge configuration invalid ([bus %02x-%02x]), reconfiguring\n",
1187                          secondary, subordinate);
1188                 broken = 1;
1189         }
1190
1191         /*
1192          * Disable Master-Abort Mode during probing to avoid reporting of
1193          * bus errors in some architectures.
1194          */
1195         pci_read_config_word(dev, PCI_BRIDGE_CONTROL, &bctl);
1196         pci_write_config_word(dev, PCI_BRIDGE_CONTROL,
1197                               bctl & ~PCI_BRIDGE_CTL_MASTER_ABORT);
1198
1199         pci_enable_crs(dev);
1200
1201         if ((secondary || subordinate) && !pcibios_assign_all_busses() &&
1202             !is_cardbus && !broken) {
1203                 unsigned int cmax;
1204
1205                 /*
1206                  * Bus already configured by firmware, process it in the
1207                  * first pass and just note the configuration.
1208                  */
1209                 if (pass)
1210                         goto out;
1211
1212                 /*
1213                  * The bus might already exist for two reasons: Either we
1214                  * are rescanning the bus or the bus is reachable through
1215                  * more than one bridge. The second case can happen with
1216                  * the i450NX chipset.
1217                  */
1218                 child = pci_find_bus(pci_domain_nr(bus), secondary);
1219                 if (!child) {
1220                         child = pci_add_new_bus(bus, dev, secondary);
1221                         if (!child)
1222                                 goto out;
1223                         child->primary = primary;
1224                         pci_bus_insert_busn_res(child, secondary, subordinate);
1225                         child->bridge_ctl = bctl;
1226                 }
1227
1228                 cmax = pci_scan_child_bus(child);
1229                 if (cmax > subordinate)
1230                         pci_warn(dev, "bridge has subordinate %02x but max busn %02x\n",
1231                                  subordinate, cmax);
1232
1233                 /* Subordinate should equal child->busn_res.end */
1234                 if (subordinate > max)
1235                         max = subordinate;
1236         } else {
1237
1238                 /*
1239                  * We need to assign a number to this bus which we always
1240                  * do in the second pass.
1241                  */
1242                 if (!pass) {
1243                         if (pcibios_assign_all_busses() || broken || is_cardbus)
1244
1245                                 /*
1246                                  * Temporarily disable forwarding of the
1247                                  * configuration cycles on all bridges in
1248                                  * this bus segment to avoid possible
1249                                  * conflicts in the second pass between two
1250                                  * bridges programmed with overlapping bus
1251                                  * ranges.
1252                                  */
1253                                 pci_write_config_dword(dev, PCI_PRIMARY_BUS,
1254                                                        buses & ~0xffffff);
1255                         goto out;
1256                 }
1257
1258                 /* Clear errors */
1259                 pci_write_config_word(dev, PCI_STATUS, 0xffff);
1260
1261                 /* Read bus numbers from EA Capability (if present) */
1262                 fixed_buses = pci_ea_fixed_busnrs(dev, &fixed_sec, &fixed_sub);
1263                 if (fixed_buses)
1264                         next_busnr = fixed_sec;
1265                 else
1266                         next_busnr = max + 1;
1267
1268                 /*
1269                  * Prevent assigning a bus number that already exists.
1270                  * This can happen when a bridge is hot-plugged, so in this
1271                  * case we only re-scan this bus.
1272                  */
1273                 child = pci_find_bus(pci_domain_nr(bus), next_busnr);
1274                 if (!child) {
1275                         child = pci_add_new_bus(bus, dev, next_busnr);
1276                         if (!child)
1277                                 goto out;
1278                         pci_bus_insert_busn_res(child, next_busnr,
1279                                                 bus->busn_res.end);
1280                 }
1281                 max++;
1282                 if (available_buses)
1283                         available_buses--;
1284
1285                 buses = (buses & 0xff000000)
1286                       | ((unsigned int)(child->primary)     <<  0)
1287                       | ((unsigned int)(child->busn_res.start)   <<  8)
1288                       | ((unsigned int)(child->busn_res.end) << 16);
1289
1290                 /*
1291                  * yenta.c forces a secondary latency timer of 176.
1292                  * Copy that behaviour here.
1293                  */
1294                 if (is_cardbus) {
1295                         buses &= ~0xff000000;
1296                         buses |= CARDBUS_LATENCY_TIMER << 24;
1297                 }
1298
1299                 /* We need to blast all three values with a single write */
1300                 pci_write_config_dword(dev, PCI_PRIMARY_BUS, buses);
1301
1302                 if (!is_cardbus) {
1303                         child->bridge_ctl = bctl;
1304                         max = pci_scan_child_bus_extend(child, available_buses);
1305                 } else {
1306
1307                         /*
1308                          * For CardBus bridges, we leave 4 bus numbers as
1309                          * cards with a PCI-to-PCI bridge can be inserted
1310                          * later.
1311                          */
1312                         for (i = 0; i < CARDBUS_RESERVE_BUSNR; i++) {
1313                                 struct pci_bus *parent = bus;
1314                                 if (pci_find_bus(pci_domain_nr(bus),
1315                                                         max+i+1))
1316                                         break;
1317                                 while (parent->parent) {
1318                                         if ((!pcibios_assign_all_busses()) &&
1319                                             (parent->busn_res.end > max) &&
1320                                             (parent->busn_res.end <= max+i)) {
1321                                                 j = 1;
1322                                         }
1323                                         parent = parent->parent;
1324                                 }
1325                                 if (j) {
1326
1327                                         /*
1328                                          * Often, there are two CardBus
1329                                          * bridges -- try to leave one
1330                                          * valid bus number for each one.
1331                                          */
1332                                         i /= 2;
1333                                         break;
1334                                 }
1335                         }
1336                         max += i;
1337                 }
1338
1339                 /*
1340                  * Set subordinate bus number to its real value.
1341                  * If fixed subordinate bus number exists from EA
1342                  * capability then use it.
1343                  */
1344                 if (fixed_buses)
1345                         max = fixed_sub;
1346                 pci_bus_update_busn_res_end(child, max);
1347                 pci_write_config_byte(dev, PCI_SUBORDINATE_BUS, max);
1348         }
1349
1350         sprintf(child->name,
1351                 (is_cardbus ? "PCI CardBus %04x:%02x" : "PCI Bus %04x:%02x"),
1352                 pci_domain_nr(bus), child->number);
1353
1354         /* Check that all devices are accessible */
1355         while (bus->parent) {
1356                 if ((child->busn_res.end > bus->busn_res.end) ||
1357                     (child->number > bus->busn_res.end) ||
1358                     (child->number < bus->number) ||
1359                     (child->busn_res.end < bus->number)) {
1360                         dev_info(&dev->dev, "devices behind bridge are unusable because %pR cannot be assigned for them\n",
1361                                  &child->busn_res);
1362                         break;
1363                 }
1364                 bus = bus->parent;
1365         }
1366
1367 out:
1368         pci_write_config_word(dev, PCI_BRIDGE_CONTROL, bctl);
1369
1370         pm_runtime_put(&dev->dev);
1371
1372         return max;
1373 }
1374
1375 /*
1376  * pci_scan_bridge() - Scan buses behind a bridge
1377  * @bus: Parent bus the bridge is on
1378  * @dev: Bridge itself
1379  * @max: Starting subordinate number of buses behind this bridge
1380  * @pass: Either %0 (scan already configured bridges) or %1 (scan bridges
1381  *        that need to be reconfigured.
1382  *
1383  * If it's a bridge, configure it and scan the bus behind it.
1384  * For CardBus bridges, we don't scan behind as the devices will
1385  * be handled by the bridge driver itself.
1386  *
1387  * We need to process bridges in two passes -- first we scan those
1388  * already configured by the BIOS and after we are done with all of
1389  * them, we proceed to assigning numbers to the remaining buses in
1390  * order to avoid overlaps between old and new bus numbers.
1391  *
1392  * Return: New subordinate number covering all buses behind this bridge.
1393  */
1394 int pci_scan_bridge(struct pci_bus *bus, struct pci_dev *dev, int max, int pass)
1395 {
1396         return pci_scan_bridge_extend(bus, dev, max, 0, pass);
1397 }
1398 EXPORT_SYMBOL(pci_scan_bridge);
1399
1400 /*
1401  * Read interrupt line and base address registers.
1402  * The architecture-dependent code can tweak these, of course.
1403  */
1404 static void pci_read_irq(struct pci_dev *dev)
1405 {
1406         unsigned char irq;
1407
1408         /* VFs are not allowed to use INTx, so skip the config reads */
1409         if (dev->is_virtfn) {
1410                 dev->pin = 0;
1411                 dev->irq = 0;
1412                 return;
1413         }
1414
1415         pci_read_config_byte(dev, PCI_INTERRUPT_PIN, &irq);
1416         dev->pin = irq;
1417         if (irq)
1418                 pci_read_config_byte(dev, PCI_INTERRUPT_LINE, &irq);
1419         dev->irq = irq;
1420 }
1421
1422 void set_pcie_port_type(struct pci_dev *pdev)
1423 {
1424         int pos;
1425         u16 reg16;
1426         int type;
1427         struct pci_dev *parent;
1428
1429         pos = pci_find_capability(pdev, PCI_CAP_ID_EXP);
1430         if (!pos)
1431                 return;
1432
1433         pdev->pcie_cap = pos;
1434         pci_read_config_word(pdev, pos + PCI_EXP_FLAGS, &reg16);
1435         pdev->pcie_flags_reg = reg16;
1436         pci_read_config_word(pdev, pos + PCI_EXP_DEVCAP, &reg16);
1437         pdev->pcie_mpss = reg16 & PCI_EXP_DEVCAP_PAYLOAD;
1438
1439         parent = pci_upstream_bridge(pdev);
1440         if (!parent)
1441                 return;
1442
1443         /*
1444          * Some systems do not identify their upstream/downstream ports
1445          * correctly so detect impossible configurations here and correct
1446          * the port type accordingly.
1447          */
1448         type = pci_pcie_type(pdev);
1449         if (type == PCI_EXP_TYPE_DOWNSTREAM) {
1450                 /*
1451                  * If pdev claims to be downstream port but the parent
1452                  * device is also downstream port assume pdev is actually
1453                  * upstream port.
1454                  */
1455                 if (pcie_downstream_port(parent)) {
1456                         pci_info(pdev, "claims to be downstream port but is acting as upstream port, correcting type\n");
1457                         pdev->pcie_flags_reg &= ~PCI_EXP_FLAGS_TYPE;
1458                         pdev->pcie_flags_reg |= PCI_EXP_TYPE_UPSTREAM;
1459                 }
1460         } else if (type == PCI_EXP_TYPE_UPSTREAM) {
1461                 /*
1462                  * If pdev claims to be upstream port but the parent
1463                  * device is also upstream port assume pdev is actually
1464                  * downstream port.
1465                  */
1466                 if (pci_pcie_type(parent) == PCI_EXP_TYPE_UPSTREAM) {
1467                         pci_info(pdev, "claims to be upstream port but is acting as downstream port, correcting type\n");
1468                         pdev->pcie_flags_reg &= ~PCI_EXP_FLAGS_TYPE;
1469                         pdev->pcie_flags_reg |= PCI_EXP_TYPE_DOWNSTREAM;
1470                 }
1471         }
1472 }
1473
1474 void set_pcie_hotplug_bridge(struct pci_dev *pdev)
1475 {
1476         u32 reg32;
1477
1478         pcie_capability_read_dword(pdev, PCI_EXP_SLTCAP, &reg32);
1479         if (reg32 & PCI_EXP_SLTCAP_HPC)
1480                 pdev->is_hotplug_bridge = 1;
1481 }
1482
1483 static void set_pcie_thunderbolt(struct pci_dev *dev)
1484 {
1485         int vsec = 0;
1486         u32 header;
1487
1488         while ((vsec = pci_find_next_ext_capability(dev, vsec,
1489                                                     PCI_EXT_CAP_ID_VNDR))) {
1490                 pci_read_config_dword(dev, vsec + PCI_VNDR_HEADER, &header);
1491
1492                 /* Is the device part of a Thunderbolt controller? */
1493                 if (dev->vendor == PCI_VENDOR_ID_INTEL &&
1494                     PCI_VNDR_HEADER_ID(header) == PCI_VSEC_ID_INTEL_TBT) {
1495                         dev->is_thunderbolt = 1;
1496                         return;
1497                 }
1498         }
1499 }
1500
1501 static void set_pcie_untrusted(struct pci_dev *dev)
1502 {
1503         struct pci_dev *parent;
1504
1505         /*
1506          * If the upstream bridge is untrusted we treat this device
1507          * untrusted as well.
1508          */
1509         parent = pci_upstream_bridge(dev);
1510         if (parent && parent->untrusted)
1511                 dev->untrusted = true;
1512 }
1513
1514 /**
1515  * pci_ext_cfg_is_aliased - Is ext config space just an alias of std config?
1516  * @dev: PCI device
1517  *
1518  * PCI Express to PCI/PCI-X Bridge Specification, rev 1.0, 4.1.4 says that
1519  * when forwarding a type1 configuration request the bridge must check that
1520  * the extended register address field is zero.  The bridge is not permitted
1521  * to forward the transactions and must handle it as an Unsupported Request.
1522  * Some bridges do not follow this rule and simply drop the extended register
1523  * bits, resulting in the standard config space being aliased, every 256
1524  * bytes across the entire configuration space.  Test for this condition by
1525  * comparing the first dword of each potential alias to the vendor/device ID.
1526  * Known offenders:
1527  *   ASM1083/1085 PCIe-to-PCI Reversible Bridge (1b21:1080, rev 01 & 03)
1528  *   AMD/ATI SBx00 PCI to PCI Bridge (1002:4384, rev 40)
1529  */
1530 static bool pci_ext_cfg_is_aliased(struct pci_dev *dev)
1531 {
1532 #ifdef CONFIG_PCI_QUIRKS
1533         int pos;
1534         u32 header, tmp;
1535
1536         pci_read_config_dword(dev, PCI_VENDOR_ID, &header);
1537
1538         for (pos = PCI_CFG_SPACE_SIZE;
1539              pos < PCI_CFG_SPACE_EXP_SIZE; pos += PCI_CFG_SPACE_SIZE) {
1540                 if (pci_read_config_dword(dev, pos, &tmp) != PCIBIOS_SUCCESSFUL
1541                     || header != tmp)
1542                         return false;
1543         }
1544
1545         return true;
1546 #else
1547         return false;
1548 #endif
1549 }
1550
1551 /**
1552  * pci_cfg_space_size - Get the configuration space size of the PCI device
1553  * @dev: PCI device
1554  *
1555  * Regular PCI devices have 256 bytes, but PCI-X 2 and PCI Express devices
1556  * have 4096 bytes.  Even if the device is capable, that doesn't mean we can
1557  * access it.  Maybe we don't have a way to generate extended config space
1558  * accesses, or the device is behind a reverse Express bridge.  So we try
1559  * reading the dword at 0x100 which must either be 0 or a valid extended
1560  * capability header.
1561  */
1562 static int pci_cfg_space_size_ext(struct pci_dev *dev)
1563 {
1564         u32 status;
1565         int pos = PCI_CFG_SPACE_SIZE;
1566
1567         if (pci_read_config_dword(dev, pos, &status) != PCIBIOS_SUCCESSFUL)
1568                 return PCI_CFG_SPACE_SIZE;
1569         if (status == 0xffffffff || pci_ext_cfg_is_aliased(dev))
1570                 return PCI_CFG_SPACE_SIZE;
1571
1572         return PCI_CFG_SPACE_EXP_SIZE;
1573 }
1574
1575 int pci_cfg_space_size(struct pci_dev *dev)
1576 {
1577         int pos;
1578         u32 status;
1579         u16 class;
1580
1581 #ifdef CONFIG_PCI_IOV
1582         /*
1583          * Per the SR-IOV specification (rev 1.1, sec 3.5), VFs are required to
1584          * implement a PCIe capability and therefore must implement extended
1585          * config space.  We can skip the NO_EXTCFG test below and the
1586          * reachability/aliasing test in pci_cfg_space_size_ext() by virtue of
1587          * the fact that the SR-IOV capability on the PF resides in extended
1588          * config space and must be accessible and non-aliased to have enabled
1589          * support for this VF.  This is a micro performance optimization for
1590          * systems supporting many VFs.
1591          */
1592         if (dev->is_virtfn)
1593                 return PCI_CFG_SPACE_EXP_SIZE;
1594 #endif
1595
1596         if (dev->bus->bus_flags & PCI_BUS_FLAGS_NO_EXTCFG)
1597                 return PCI_CFG_SPACE_SIZE;
1598
1599         class = dev->class >> 8;
1600         if (class == PCI_CLASS_BRIDGE_HOST)
1601                 return pci_cfg_space_size_ext(dev);
1602
1603         if (pci_is_pcie(dev))
1604                 return pci_cfg_space_size_ext(dev);
1605
1606         pos = pci_find_capability(dev, PCI_CAP_ID_PCIX);
1607         if (!pos)
1608                 return PCI_CFG_SPACE_SIZE;
1609
1610         pci_read_config_dword(dev, pos + PCI_X_STATUS, &status);
1611         if (status & (PCI_X_STATUS_266MHZ | PCI_X_STATUS_533MHZ))
1612                 return pci_cfg_space_size_ext(dev);
1613
1614         return PCI_CFG_SPACE_SIZE;
1615 }
1616
1617 static u32 pci_class(struct pci_dev *dev)
1618 {
1619         u32 class;
1620
1621 #ifdef CONFIG_PCI_IOV
1622         if (dev->is_virtfn)
1623                 return dev->physfn->sriov->class;
1624 #endif
1625         pci_read_config_dword(dev, PCI_CLASS_REVISION, &class);
1626         return class;
1627 }
1628
1629 static void pci_subsystem_ids(struct pci_dev *dev, u16 *vendor, u16 *device)
1630 {
1631 #ifdef CONFIG_PCI_IOV
1632         if (dev->is_virtfn) {
1633                 *vendor = dev->physfn->sriov->subsystem_vendor;
1634                 *device = dev->physfn->sriov->subsystem_device;
1635                 return;
1636         }
1637 #endif
1638         pci_read_config_word(dev, PCI_SUBSYSTEM_VENDOR_ID, vendor);
1639         pci_read_config_word(dev, PCI_SUBSYSTEM_ID, device);
1640 }
1641
1642 static u8 pci_hdr_type(struct pci_dev *dev)
1643 {
1644         u8 hdr_type;
1645
1646 #ifdef CONFIG_PCI_IOV
1647         if (dev->is_virtfn)
1648                 return dev->physfn->sriov->hdr_type;
1649 #endif
1650         pci_read_config_byte(dev, PCI_HEADER_TYPE, &hdr_type);
1651         return hdr_type;
1652 }
1653
1654 #define LEGACY_IO_RESOURCE      (IORESOURCE_IO | IORESOURCE_PCI_FIXED)
1655
1656 static void pci_msi_setup_pci_dev(struct pci_dev *dev)
1657 {
1658         /*
1659          * Disable the MSI hardware to avoid screaming interrupts
1660          * during boot.  This is the power on reset default so
1661          * usually this should be a noop.
1662          */
1663         dev->msi_cap = pci_find_capability(dev, PCI_CAP_ID_MSI);
1664         if (dev->msi_cap)
1665                 pci_msi_set_enable(dev, 0);
1666
1667         dev->msix_cap = pci_find_capability(dev, PCI_CAP_ID_MSIX);
1668         if (dev->msix_cap)
1669                 pci_msix_clear_and_set_ctrl(dev, PCI_MSIX_FLAGS_ENABLE, 0);
1670 }
1671
1672 /**
1673  * pci_intx_mask_broken - Test PCI_COMMAND_INTX_DISABLE writability
1674  * @dev: PCI device
1675  *
1676  * Test whether PCI_COMMAND_INTX_DISABLE is writable for @dev.  Check this
1677  * at enumeration-time to avoid modifying PCI_COMMAND at run-time.
1678  */
1679 static int pci_intx_mask_broken(struct pci_dev *dev)
1680 {
1681         u16 orig, toggle, new;
1682
1683         pci_read_config_word(dev, PCI_COMMAND, &orig);
1684         toggle = orig ^ PCI_COMMAND_INTX_DISABLE;
1685         pci_write_config_word(dev, PCI_COMMAND, toggle);
1686         pci_read_config_word(dev, PCI_COMMAND, &new);
1687
1688         pci_write_config_word(dev, PCI_COMMAND, orig);
1689
1690         /*
1691          * PCI_COMMAND_INTX_DISABLE was reserved and read-only prior to PCI
1692          * r2.3, so strictly speaking, a device is not *broken* if it's not
1693          * writable.  But we'll live with the misnomer for now.
1694          */
1695         if (new != toggle)
1696                 return 1;
1697         return 0;
1698 }
1699
1700 static void early_dump_pci_device(struct pci_dev *pdev)
1701 {
1702         u32 value[256 / 4];
1703         int i;
1704
1705         pci_info(pdev, "config space:\n");
1706
1707         for (i = 0; i < 256; i += 4)
1708                 pci_read_config_dword(pdev, i, &value[i / 4]);
1709
1710         print_hex_dump(KERN_INFO, "", DUMP_PREFIX_OFFSET, 16, 1,
1711                        value, 256, false);
1712 }
1713
1714 /**
1715  * pci_setup_device - Fill in class and map information of a device
1716  * @dev: the device structure to fill
1717  *
1718  * Initialize the device structure with information about the device's
1719  * vendor,class,memory and IO-space addresses, IRQ lines etc.
1720  * Called at initialisation of the PCI subsystem and by CardBus services.
1721  * Returns 0 on success and negative if unknown type of device (not normal,
1722  * bridge or CardBus).
1723  */
1724 int pci_setup_device(struct pci_dev *dev)
1725 {
1726         u32 class;
1727         u16 cmd;
1728         u8 hdr_type;
1729         int pos = 0;
1730         struct pci_bus_region region;
1731         struct resource *res;
1732
1733         hdr_type = pci_hdr_type(dev);
1734
1735         dev->sysdata = dev->bus->sysdata;
1736         dev->dev.parent = dev->bus->bridge;
1737         dev->dev.bus = &pci_bus_type;
1738         dev->hdr_type = hdr_type & 0x7f;
1739         dev->multifunction = !!(hdr_type & 0x80);
1740         dev->error_state = pci_channel_io_normal;
1741         set_pcie_port_type(dev);
1742
1743         pci_dev_assign_slot(dev);
1744
1745         /*
1746          * Assume 32-bit PCI; let 64-bit PCI cards (which are far rarer)
1747          * set this higher, assuming the system even supports it.
1748          */
1749         dev->dma_mask = 0xffffffff;
1750
1751         dev_set_name(&dev->dev, "%04x:%02x:%02x.%d", pci_domain_nr(dev->bus),
1752                      dev->bus->number, PCI_SLOT(dev->devfn),
1753                      PCI_FUNC(dev->devfn));
1754
1755         class = pci_class(dev);
1756
1757         dev->revision = class & 0xff;
1758         dev->class = class >> 8;                    /* upper 3 bytes */
1759
1760         pci_info(dev, "[%04x:%04x] type %02x class %#08x\n",
1761                    dev->vendor, dev->device, dev->hdr_type, dev->class);
1762
1763         if (pci_early_dump)
1764                 early_dump_pci_device(dev);
1765
1766         /* Need to have dev->class ready */
1767         dev->cfg_size = pci_cfg_space_size(dev);
1768
1769         /* Need to have dev->cfg_size ready */
1770         set_pcie_thunderbolt(dev);
1771
1772         set_pcie_untrusted(dev);
1773
1774         /* "Unknown power state" */
1775         dev->current_state = PCI_UNKNOWN;
1776
1777         /* Early fixups, before probing the BARs */
1778         pci_fixup_device(pci_fixup_early, dev);
1779
1780         /* Device class may be changed after fixup */
1781         class = dev->class >> 8;
1782
1783         if (dev->non_compliant_bars && !dev->mmio_always_on) {
1784                 pci_read_config_word(dev, PCI_COMMAND, &cmd);
1785                 if (cmd & (PCI_COMMAND_IO | PCI_COMMAND_MEMORY)) {
1786                         pci_info(dev, "device has non-compliant BARs; disabling IO/MEM decoding\n");
1787                         cmd &= ~PCI_COMMAND_IO;
1788                         cmd &= ~PCI_COMMAND_MEMORY;
1789                         pci_write_config_word(dev, PCI_COMMAND, cmd);
1790                 }
1791         }
1792
1793         dev->broken_intx_masking = pci_intx_mask_broken(dev);
1794
1795         switch (dev->hdr_type) {                    /* header type */
1796         case PCI_HEADER_TYPE_NORMAL:                /* standard header */
1797                 if (class == PCI_CLASS_BRIDGE_PCI)
1798                         goto bad;
1799                 pci_read_irq(dev);
1800                 pci_read_bases(dev, 6, PCI_ROM_ADDRESS);
1801
1802                 pci_subsystem_ids(dev, &dev->subsystem_vendor, &dev->subsystem_device);
1803
1804                 /*
1805                  * Do the ugly legacy mode stuff here rather than broken chip
1806                  * quirk code. Legacy mode ATA controllers have fixed
1807                  * addresses. These are not always echoed in BAR0-3, and
1808                  * BAR0-3 in a few cases contain junk!
1809                  */
1810                 if (class == PCI_CLASS_STORAGE_IDE) {
1811                         u8 progif;
1812                         pci_read_config_byte(dev, PCI_CLASS_PROG, &progif);
1813                         if ((progif & 1) == 0) {
1814                                 region.start = 0x1F0;
1815                                 region.end = 0x1F7;
1816                                 res = &dev->resource[0];
1817                                 res->flags = LEGACY_IO_RESOURCE;
1818                                 pcibios_bus_to_resource(dev->bus, res, &region);
1819                                 pci_info(dev, "legacy IDE quirk: reg 0x10: %pR\n",
1820                                          res);
1821                                 region.start = 0x3F6;
1822                                 region.end = 0x3F6;
1823                                 res = &dev->resource[1];
1824                                 res->flags = LEGACY_IO_RESOURCE;
1825                                 pcibios_bus_to_resource(dev->bus, res, &region);
1826                                 pci_info(dev, "legacy IDE quirk: reg 0x14: %pR\n",
1827                                          res);
1828                         }
1829                         if ((progif & 4) == 0) {
1830                                 region.start = 0x170;
1831                                 region.end = 0x177;
1832                                 res = &dev->resource[2];
1833                                 res->flags = LEGACY_IO_RESOURCE;
1834                                 pcibios_bus_to_resource(dev->bus, res, &region);
1835                                 pci_info(dev, "legacy IDE quirk: reg 0x18: %pR\n",
1836                                          res);
1837                                 region.start = 0x376;
1838                                 region.end = 0x376;
1839                                 res = &dev->resource[3];
1840                                 res->flags = LEGACY_IO_RESOURCE;
1841                                 pcibios_bus_to_resource(dev->bus, res, &region);
1842                                 pci_info(dev, "legacy IDE quirk: reg 0x1c: %pR\n",
1843                                          res);
1844                         }
1845                 }
1846                 break;
1847
1848         case PCI_HEADER_TYPE_BRIDGE:                /* bridge header */
1849                 /*
1850                  * The PCI-to-PCI bridge spec requires that subtractive
1851                  * decoding (i.e. transparent) bridge must have programming
1852                  * interface code of 0x01.
1853                  */
1854                 pci_read_irq(dev);
1855                 dev->transparent = ((dev->class & 0xff) == 1);
1856                 pci_read_bases(dev, 2, PCI_ROM_ADDRESS1);
1857                 pci_read_bridge_windows(dev);
1858                 set_pcie_hotplug_bridge(dev);
1859                 pos = pci_find_capability(dev, PCI_CAP_ID_SSVID);
1860                 if (pos) {
1861                         pci_read_config_word(dev, pos + PCI_SSVID_VENDOR_ID, &dev->subsystem_vendor);
1862                         pci_read_config_word(dev, pos + PCI_SSVID_DEVICE_ID, &dev->subsystem_device);
1863                 }
1864                 break;
1865
1866         case PCI_HEADER_TYPE_CARDBUS:               /* CardBus bridge header */
1867                 if (class != PCI_CLASS_BRIDGE_CARDBUS)
1868                         goto bad;
1869                 pci_read_irq(dev);
1870                 pci_read_bases(dev, 1, 0);
1871                 pci_read_config_word(dev, PCI_CB_SUBSYSTEM_VENDOR_ID, &dev->subsystem_vendor);
1872                 pci_read_config_word(dev, PCI_CB_SUBSYSTEM_ID, &dev->subsystem_device);
1873                 break;
1874
1875         default:                                    /* unknown header */
1876                 pci_err(dev, "unknown header type %02x, ignoring device\n",
1877                         dev->hdr_type);
1878                 return -EIO;
1879
1880         bad:
1881                 pci_err(dev, "ignoring class %#08x (doesn't match header type %02x)\n",
1882                         dev->class, dev->hdr_type);
1883                 dev->class = PCI_CLASS_NOT_DEFINED << 8;
1884         }
1885
1886         /* We found a fine healthy device, go go go... */
1887         return 0;
1888 }
1889
1890 static void pci_configure_mps(struct pci_dev *dev)
1891 {
1892         struct pci_dev *bridge = pci_upstream_bridge(dev);
1893         int mps, mpss, p_mps, rc;
1894
1895         if (!pci_is_pcie(dev))
1896                 return;
1897
1898         /* MPS and MRRS fields are of type 'RsvdP' for VFs, short-circuit out */
1899         if (dev->is_virtfn)
1900                 return;
1901
1902         /*
1903          * For Root Complex Integrated Endpoints, program the maximum
1904          * supported value unless limited by the PCIE_BUS_PEER2PEER case.
1905          */
1906         if (pci_pcie_type(dev) == PCI_EXP_TYPE_RC_END) {
1907                 if (pcie_bus_config == PCIE_BUS_PEER2PEER)
1908                         mps = 128;
1909                 else
1910                         mps = 128 << dev->pcie_mpss;
1911                 rc = pcie_set_mps(dev, mps);
1912                 if (rc) {
1913                         pci_warn(dev, "can't set Max Payload Size to %d; if necessary, use \"pci=pcie_bus_safe\" and report a bug\n",
1914                                  mps);
1915                 }
1916                 return;
1917         }
1918
1919         if (!bridge || !pci_is_pcie(bridge))
1920                 return;
1921
1922         mps = pcie_get_mps(dev);
1923         p_mps = pcie_get_mps(bridge);
1924
1925         if (mps == p_mps)
1926                 return;
1927
1928         if (pcie_bus_config == PCIE_BUS_TUNE_OFF) {
1929                 pci_warn(dev, "Max Payload Size %d, but upstream %s set to %d; if necessary, use \"pci=pcie_bus_safe\" and report a bug\n",
1930                          mps, pci_name(bridge), p_mps);
1931                 return;
1932         }
1933
1934         /*
1935          * Fancier MPS configuration is done later by
1936          * pcie_bus_configure_settings()
1937          */
1938         if (pcie_bus_config != PCIE_BUS_DEFAULT)
1939                 return;
1940
1941         mpss = 128 << dev->pcie_mpss;
1942         if (mpss < p_mps && pci_pcie_type(bridge) == PCI_EXP_TYPE_ROOT_PORT) {
1943                 pcie_set_mps(bridge, mpss);
1944                 pci_info(dev, "Upstream bridge's Max Payload Size set to %d (was %d, max %d)\n",
1945                          mpss, p_mps, 128 << bridge->pcie_mpss);
1946                 p_mps = pcie_get_mps(bridge);
1947         }
1948
1949         rc = pcie_set_mps(dev, p_mps);
1950         if (rc) {
1951                 pci_warn(dev, "can't set Max Payload Size to %d; if necessary, use \"pci=pcie_bus_safe\" and report a bug\n",
1952                          p_mps);
1953                 return;
1954         }
1955
1956         pci_info(dev, "Max Payload Size set to %d (was %d, max %d)\n",
1957                  p_mps, mps, mpss);
1958 }
1959
1960 int pci_configure_extended_tags(struct pci_dev *dev, void *ign)
1961 {
1962         struct pci_host_bridge *host;
1963         u32 cap;
1964         u16 ctl;
1965         int ret;
1966
1967         if (!pci_is_pcie(dev))
1968                 return 0;
1969
1970         ret = pcie_capability_read_dword(dev, PCI_EXP_DEVCAP, &cap);
1971         if (ret)
1972                 return 0;
1973
1974         if (!(cap & PCI_EXP_DEVCAP_EXT_TAG))
1975                 return 0;
1976
1977         ret = pcie_capability_read_word(dev, PCI_EXP_DEVCTL, &ctl);
1978         if (ret)
1979                 return 0;
1980
1981         host = pci_find_host_bridge(dev->bus);
1982         if (!host)
1983                 return 0;
1984
1985         /*
1986          * If some device in the hierarchy doesn't handle Extended Tags
1987          * correctly, make sure they're disabled.
1988          */
1989         if (host->no_ext_tags) {
1990                 if (ctl & PCI_EXP_DEVCTL_EXT_TAG) {
1991                         pci_info(dev, "disabling Extended Tags\n");
1992                         pcie_capability_clear_word(dev, PCI_EXP_DEVCTL,
1993                                                    PCI_EXP_DEVCTL_EXT_TAG);
1994                 }
1995                 return 0;
1996         }
1997
1998         if (!(ctl & PCI_EXP_DEVCTL_EXT_TAG)) {
1999                 pci_info(dev, "enabling Extended Tags\n");
2000                 pcie_capability_set_word(dev, PCI_EXP_DEVCTL,
2001                                          PCI_EXP_DEVCTL_EXT_TAG);
2002         }
2003         return 0;
2004 }
2005
2006 /**
2007  * pcie_relaxed_ordering_enabled - Probe for PCIe relaxed ordering enable
2008  * @dev: PCI device to query
2009  *
2010  * Returns true if the device has enabled relaxed ordering attribute.
2011  */
2012 bool pcie_relaxed_ordering_enabled(struct pci_dev *dev)
2013 {
2014         u16 v;
2015
2016         pcie_capability_read_word(dev, PCI_EXP_DEVCTL, &v);
2017
2018         return !!(v & PCI_EXP_DEVCTL_RELAX_EN);
2019 }
2020 EXPORT_SYMBOL(pcie_relaxed_ordering_enabled);
2021
2022 static void pci_configure_relaxed_ordering(struct pci_dev *dev)
2023 {
2024         struct pci_dev *root;
2025
2026         /* PCI_EXP_DEVICE_RELAX_EN is RsvdP in VFs */
2027         if (dev->is_virtfn)
2028                 return;
2029
2030         if (!pcie_relaxed_ordering_enabled(dev))
2031                 return;
2032
2033         /*
2034          * For now, we only deal with Relaxed Ordering issues with Root
2035          * Ports. Peer-to-Peer DMA is another can of worms.
2036          */
2037         root = pci_find_pcie_root_port(dev);
2038         if (!root)
2039                 return;
2040
2041         if (root->dev_flags & PCI_DEV_FLAGS_NO_RELAXED_ORDERING) {
2042                 pcie_capability_clear_word(dev, PCI_EXP_DEVCTL,
2043                                            PCI_EXP_DEVCTL_RELAX_EN);
2044                 pci_info(dev, "Relaxed Ordering disabled because the Root Port didn't support it\n");
2045         }
2046 }
2047
2048 static void pci_configure_ltr(struct pci_dev *dev)
2049 {
2050 #ifdef CONFIG_PCIEASPM
2051         struct pci_host_bridge *host = pci_find_host_bridge(dev->bus);
2052         struct pci_dev *bridge;
2053         u32 cap, ctl;
2054
2055         if (!pci_is_pcie(dev))
2056                 return;
2057
2058         pcie_capability_read_dword(dev, PCI_EXP_DEVCAP2, &cap);
2059         if (!(cap & PCI_EXP_DEVCAP2_LTR))
2060                 return;
2061
2062         pcie_capability_read_dword(dev, PCI_EXP_DEVCTL2, &ctl);
2063         if (ctl & PCI_EXP_DEVCTL2_LTR_EN) {
2064                 if (pci_pcie_type(dev) == PCI_EXP_TYPE_ROOT_PORT) {
2065                         dev->ltr_path = 1;
2066                         return;
2067                 }
2068
2069                 bridge = pci_upstream_bridge(dev);
2070                 if (bridge && bridge->ltr_path)
2071                         dev->ltr_path = 1;
2072
2073                 return;
2074         }
2075
2076         if (!host->native_ltr)
2077                 return;
2078
2079         /*
2080          * Software must not enable LTR in an Endpoint unless the Root
2081          * Complex and all intermediate Switches indicate support for LTR.
2082          * PCIe r4.0, sec 6.18.
2083          */
2084         if (pci_pcie_type(dev) == PCI_EXP_TYPE_ROOT_PORT ||
2085             ((bridge = pci_upstream_bridge(dev)) &&
2086               bridge->ltr_path)) {
2087                 pcie_capability_set_word(dev, PCI_EXP_DEVCTL2,
2088                                          PCI_EXP_DEVCTL2_LTR_EN);
2089                 dev->ltr_path = 1;
2090         }
2091 #endif
2092 }
2093
2094 static void pci_configure_eetlp_prefix(struct pci_dev *dev)
2095 {
2096 #ifdef CONFIG_PCI_PASID
2097         struct pci_dev *bridge;
2098         int pcie_type;
2099         u32 cap;
2100
2101         if (!pci_is_pcie(dev))
2102                 return;
2103
2104         pcie_capability_read_dword(dev, PCI_EXP_DEVCAP2, &cap);
2105         if (!(cap & PCI_EXP_DEVCAP2_EE_PREFIX))
2106                 return;
2107
2108         pcie_type = pci_pcie_type(dev);
2109         if (pcie_type == PCI_EXP_TYPE_ROOT_PORT ||
2110             pcie_type == PCI_EXP_TYPE_RC_END)
2111                 dev->eetlp_prefix_path = 1;
2112         else {
2113                 bridge = pci_upstream_bridge(dev);
2114                 if (bridge && bridge->eetlp_prefix_path)
2115                         dev->eetlp_prefix_path = 1;
2116         }
2117 #endif
2118 }
2119
2120 static void pci_configure_serr(struct pci_dev *dev)
2121 {
2122         u16 control;
2123
2124         if (dev->hdr_type == PCI_HEADER_TYPE_BRIDGE) {
2125
2126                 /*
2127                  * A bridge will not forward ERR_ messages coming from an
2128                  * endpoint unless SERR# forwarding is enabled.
2129                  */
2130                 pci_read_config_word(dev, PCI_BRIDGE_CONTROL, &control);
2131                 if (!(control & PCI_BRIDGE_CTL_SERR)) {
2132                         control |= PCI_BRIDGE_CTL_SERR;
2133                         pci_write_config_word(dev, PCI_BRIDGE_CONTROL, control);
2134                 }
2135         }
2136 }
2137
2138 static void pci_configure_device(struct pci_dev *dev)
2139 {
2140         pci_configure_mps(dev);
2141         pci_configure_extended_tags(dev, NULL);
2142         pci_configure_relaxed_ordering(dev);
2143         pci_configure_ltr(dev);
2144         pci_configure_eetlp_prefix(dev);
2145         pci_configure_serr(dev);
2146
2147         pci_acpi_program_hp_params(dev);
2148 }
2149
2150 static void pci_release_capabilities(struct pci_dev *dev)
2151 {
2152         pci_aer_exit(dev);
2153         pci_vpd_release(dev);
2154         pci_iov_release(dev);
2155         pci_free_cap_save_buffers(dev);
2156 }
2157
2158 /**
2159  * pci_release_dev - Free a PCI device structure when all users of it are
2160  *                   finished
2161  * @dev: device that's been disconnected
2162  *
2163  * Will be called only by the device core when all users of this PCI device are
2164  * done.
2165  */
2166 static void pci_release_dev(struct device *dev)
2167 {
2168         struct pci_dev *pci_dev;
2169
2170         pci_dev = to_pci_dev(dev);
2171         pci_release_capabilities(pci_dev);
2172         pci_release_of_node(pci_dev);
2173         pcibios_release_device(pci_dev);
2174         pci_bus_put(pci_dev->bus);
2175         kfree(pci_dev->driver_override);
2176         bitmap_free(pci_dev->dma_alias_mask);
2177         kfree(pci_dev);
2178 }
2179
2180 struct pci_dev *pci_alloc_dev(struct pci_bus *bus)
2181 {
2182         struct pci_dev *dev;
2183
2184         dev = kzalloc(sizeof(struct pci_dev), GFP_KERNEL);
2185         if (!dev)
2186                 return NULL;
2187
2188         INIT_LIST_HEAD(&dev->bus_list);
2189         dev->dev.type = &pci_dev_type;
2190         dev->bus = pci_bus_get(bus);
2191
2192         return dev;
2193 }
2194 EXPORT_SYMBOL(pci_alloc_dev);
2195
2196 static bool pci_bus_crs_vendor_id(u32 l)
2197 {
2198         return (l & 0xffff) == 0x0001;
2199 }
2200
2201 static bool pci_bus_wait_crs(struct pci_bus *bus, int devfn, u32 *l,
2202                              int timeout)
2203 {
2204         int delay = 1;
2205
2206         if (!pci_bus_crs_vendor_id(*l))
2207                 return true;    /* not a CRS completion */
2208
2209         if (!timeout)
2210                 return false;   /* CRS, but caller doesn't want to wait */
2211
2212         /*
2213          * We got the reserved Vendor ID that indicates a completion with
2214          * Configuration Request Retry Status (CRS).  Retry until we get a
2215          * valid Vendor ID or we time out.
2216          */
2217         while (pci_bus_crs_vendor_id(*l)) {
2218                 if (delay > timeout) {
2219                         pr_warn("pci %04x:%02x:%02x.%d: not ready after %dms; giving up\n",
2220                                 pci_domain_nr(bus), bus->number,
2221                                 PCI_SLOT(devfn), PCI_FUNC(devfn), delay - 1);
2222
2223                         return false;
2224                 }
2225                 if (delay >= 1000)
2226                         pr_info("pci %04x:%02x:%02x.%d: not ready after %dms; waiting\n",
2227                                 pci_domain_nr(bus), bus->number,
2228                                 PCI_SLOT(devfn), PCI_FUNC(devfn), delay - 1);
2229
2230                 msleep(delay);
2231                 delay *= 2;
2232
2233                 if (pci_bus_read_config_dword(bus, devfn, PCI_VENDOR_ID, l))
2234                         return false;
2235         }
2236
2237         if (delay >= 1000)
2238                 pr_info("pci %04x:%02x:%02x.%d: ready after %dms\n",
2239                         pci_domain_nr(bus), bus->number,
2240                         PCI_SLOT(devfn), PCI_FUNC(devfn), delay - 1);
2241
2242         return true;
2243 }
2244
2245 bool pci_bus_generic_read_dev_vendor_id(struct pci_bus *bus, int devfn, u32 *l,
2246                                         int timeout)
2247 {
2248         if (pci_bus_read_config_dword(bus, devfn, PCI_VENDOR_ID, l))
2249                 return false;
2250
2251         /* Some broken boards return 0 or ~0 if a slot is empty: */
2252         if (*l == 0xffffffff || *l == 0x00000000 ||
2253             *l == 0x0000ffff || *l == 0xffff0000)
2254                 return false;
2255
2256         if (pci_bus_crs_vendor_id(*l))
2257                 return pci_bus_wait_crs(bus, devfn, l, timeout);
2258
2259         return true;
2260 }
2261
2262 bool pci_bus_read_dev_vendor_id(struct pci_bus *bus, int devfn, u32 *l,
2263                                 int timeout)
2264 {
2265 #ifdef CONFIG_PCI_QUIRKS
2266         struct pci_dev *bridge = bus->self;
2267
2268         /*
2269          * Certain IDT switches have an issue where they improperly trigger
2270          * ACS Source Validation errors on completions for config reads.
2271          */
2272         if (bridge && bridge->vendor == PCI_VENDOR_ID_IDT &&
2273             bridge->device == 0x80b5)
2274                 return pci_idt_bus_quirk(bus, devfn, l, timeout);
2275 #endif
2276
2277         return pci_bus_generic_read_dev_vendor_id(bus, devfn, l, timeout);
2278 }
2279 EXPORT_SYMBOL(pci_bus_read_dev_vendor_id);
2280
2281 /*
2282  * Read the config data for a PCI device, sanity-check it,
2283  * and fill in the dev structure.
2284  */
2285 static struct pci_dev *pci_scan_device(struct pci_bus *bus, int devfn)
2286 {
2287         struct pci_dev *dev;
2288         u32 l;
2289
2290         if (!pci_bus_read_dev_vendor_id(bus, devfn, &l, 60*1000))
2291                 return NULL;
2292
2293         dev = pci_alloc_dev(bus);
2294         if (!dev)
2295                 return NULL;
2296
2297         dev->devfn = devfn;
2298         dev->vendor = l & 0xffff;
2299         dev->device = (l >> 16) & 0xffff;
2300
2301         pci_set_of_node(dev);
2302
2303         if (pci_setup_device(dev)) {
2304                 pci_release_of_node(dev);
2305                 pci_bus_put(dev->bus);
2306                 kfree(dev);
2307                 return NULL;
2308         }
2309
2310         return dev;
2311 }
2312
2313 void pcie_report_downtraining(struct pci_dev *dev)
2314 {
2315         if (!pci_is_pcie(dev))
2316                 return;
2317
2318         /* Look from the device up to avoid downstream ports with no devices */
2319         if ((pci_pcie_type(dev) != PCI_EXP_TYPE_ENDPOINT) &&
2320             (pci_pcie_type(dev) != PCI_EXP_TYPE_LEG_END) &&
2321             (pci_pcie_type(dev) != PCI_EXP_TYPE_UPSTREAM))
2322                 return;
2323
2324         /* Multi-function PCIe devices share the same link/status */
2325         if (PCI_FUNC(dev->devfn) != 0 || dev->is_virtfn)
2326                 return;
2327
2328         /* Print link status only if the device is constrained by the fabric */
2329         __pcie_print_link_status(dev, false);
2330 }
2331
2332 static void pci_init_capabilities(struct pci_dev *dev)
2333 {
2334         /* Enhanced Allocation */
2335         pci_ea_init(dev);
2336
2337         /* Setup MSI caps & disable MSI/MSI-X interrupts */
2338         pci_msi_setup_pci_dev(dev);
2339
2340         /* Buffers for saving PCIe and PCI-X capabilities */
2341         pci_allocate_cap_save_buffers(dev);
2342
2343         /* Power Management */
2344         pci_pm_init(dev);
2345
2346         /* Vital Product Data */
2347         pci_vpd_init(dev);
2348
2349         /* Alternative Routing-ID Forwarding */
2350         pci_configure_ari(dev);
2351
2352         /* Single Root I/O Virtualization */
2353         pci_iov_init(dev);
2354
2355         /* Address Translation Services */
2356         pci_ats_init(dev);
2357
2358         /* Enable ACS P2P upstream forwarding */
2359         pci_enable_acs(dev);
2360
2361         /* Precision Time Measurement */
2362         pci_ptm_init(dev);
2363
2364         /* Advanced Error Reporting */
2365         pci_aer_init(dev);
2366
2367         pcie_report_downtraining(dev);
2368
2369         if (pci_probe_reset_function(dev) == 0)
2370                 dev->reset_fn = 1;
2371 }
2372
2373 /*
2374  * This is the equivalent of pci_host_bridge_msi_domain() that acts on
2375  * devices. Firmware interfaces that can select the MSI domain on a
2376  * per-device basis should be called from here.
2377  */
2378 static struct irq_domain *pci_dev_msi_domain(struct pci_dev *dev)
2379 {
2380         struct irq_domain *d;
2381
2382         /*
2383          * If a domain has been set through the pcibios_add_device()
2384          * callback, then this is the one (platform code knows best).
2385          */
2386         d = dev_get_msi_domain(&dev->dev);
2387         if (d)
2388                 return d;
2389
2390         /*
2391          * Let's see if we have a firmware interface able to provide
2392          * the domain.
2393          */
2394         d = pci_msi_get_device_domain(dev);
2395         if (d)
2396                 return d;
2397
2398         return NULL;
2399 }
2400
2401 static void pci_set_msi_domain(struct pci_dev *dev)
2402 {
2403         struct irq_domain *d;
2404
2405         /*
2406          * If the platform or firmware interfaces cannot supply a
2407          * device-specific MSI domain, then inherit the default domain
2408          * from the host bridge itself.
2409          */
2410         d = pci_dev_msi_domain(dev);
2411         if (!d)
2412                 d = dev_get_msi_domain(&dev->bus->dev);
2413
2414         dev_set_msi_domain(&dev->dev, d);
2415 }
2416
2417 void pci_device_add(struct pci_dev *dev, struct pci_bus *bus)
2418 {
2419         int ret;
2420
2421         pci_configure_device(dev);
2422
2423         device_initialize(&dev->dev);
2424         dev->dev.release = pci_release_dev;
2425
2426         set_dev_node(&dev->dev, pcibus_to_node(bus));
2427         dev->dev.dma_mask = &dev->dma_mask;
2428         dev->dev.dma_parms = &dev->dma_parms;
2429         dev->dev.coherent_dma_mask = 0xffffffffull;
2430
2431         dma_set_max_seg_size(&dev->dev, 65536);
2432         dma_set_seg_boundary(&dev->dev, 0xffffffff);
2433
2434         /* Fix up broken headers */
2435         pci_fixup_device(pci_fixup_header, dev);
2436
2437         /* Moved out from quirk header fixup code */
2438         pci_reassigndev_resource_alignment(dev);
2439
2440         /* Clear the state_saved flag */
2441         dev->state_saved = false;
2442
2443         /* Initialize various capabilities */
2444         pci_init_capabilities(dev);
2445
2446         /*
2447          * Add the device to our list of discovered devices
2448          * and the bus list for fixup functions, etc.
2449          */
2450         down_write(&pci_bus_sem);
2451         list_add_tail(&dev->bus_list, &bus->devices);
2452         up_write(&pci_bus_sem);
2453
2454         ret = pcibios_add_device(dev);
2455         WARN_ON(ret < 0);
2456
2457         /* Set up MSI IRQ domain */
2458         pci_set_msi_domain(dev);
2459
2460         /* Notifier could use PCI capabilities */
2461         dev->match_driver = false;
2462         ret = device_add(&dev->dev);
2463         WARN_ON(ret < 0);
2464 }
2465
2466 struct pci_dev *pci_scan_single_device(struct pci_bus *bus, int devfn)
2467 {
2468         struct pci_dev *dev;
2469
2470         dev = pci_get_slot(bus, devfn);
2471         if (dev) {
2472                 pci_dev_put(dev);
2473                 return dev;
2474         }
2475
2476         dev = pci_scan_device(bus, devfn);
2477         if (!dev)
2478                 return NULL;
2479
2480         pci_device_add(dev, bus);
2481
2482         return dev;
2483 }
2484 EXPORT_SYMBOL(pci_scan_single_device);
2485
2486 static unsigned next_fn(struct pci_bus *bus, struct pci_dev *dev, unsigned fn)
2487 {
2488         int pos;
2489         u16 cap = 0;
2490         unsigned next_fn;
2491
2492         if (pci_ari_enabled(bus)) {
2493                 if (!dev)
2494                         return 0;
2495                 pos = pci_find_ext_capability(dev, PCI_EXT_CAP_ID_ARI);
2496                 if (!pos)
2497                         return 0;
2498
2499                 pci_read_config_word(dev, pos + PCI_ARI_CAP, &cap);
2500                 next_fn = PCI_ARI_CAP_NFN(cap);
2501                 if (next_fn <= fn)
2502                         return 0;       /* protect against malformed list */
2503
2504                 return next_fn;
2505         }
2506
2507         /* dev may be NULL for non-contiguous multifunction devices */
2508         if (!dev || dev->multifunction)
2509                 return (fn + 1) % 8;
2510
2511         return 0;
2512 }
2513
2514 static int only_one_child(struct pci_bus *bus)
2515 {
2516         struct pci_dev *bridge = bus->self;
2517
2518         /*
2519          * Systems with unusual topologies set PCI_SCAN_ALL_PCIE_DEVS so
2520          * we scan for all possible devices, not just Device 0.
2521          */
2522         if (pci_has_flag(PCI_SCAN_ALL_PCIE_DEVS))
2523                 return 0;
2524
2525         /*
2526          * A PCIe Downstream Port normally leads to a Link with only Device
2527          * 0 on it (PCIe spec r3.1, sec 7.3.1).  As an optimization, scan
2528          * only for Device 0 in that situation.
2529          */
2530         if (bridge && pci_is_pcie(bridge) && pcie_downstream_port(bridge))
2531                 return 1;
2532
2533         return 0;
2534 }
2535
2536 /**
2537  * pci_scan_slot - Scan a PCI slot on a bus for devices
2538  * @bus: PCI bus to scan
2539  * @devfn: slot number to scan (must have zero function)
2540  *
2541  * Scan a PCI slot on the specified PCI bus for devices, adding
2542  * discovered devices to the @bus->devices list.  New devices
2543  * will not have is_added set.
2544  *
2545  * Returns the number of new devices found.
2546  */
2547 int pci_scan_slot(struct pci_bus *bus, int devfn)
2548 {
2549         unsigned fn, nr = 0;
2550         struct pci_dev *dev;
2551
2552         if (only_one_child(bus) && (devfn > 0))
2553                 return 0; /* Already scanned the entire slot */
2554
2555         dev = pci_scan_single_device(bus, devfn);
2556         if (!dev)
2557                 return 0;
2558         if (!pci_dev_is_added(dev))
2559                 nr++;
2560
2561         for (fn = next_fn(bus, dev, 0); fn > 0; fn = next_fn(bus, dev, fn)) {
2562                 dev = pci_scan_single_device(bus, devfn + fn);
2563                 if (dev) {
2564                         if (!pci_dev_is_added(dev))
2565                                 nr++;
2566                         dev->multifunction = 1;
2567                 }
2568         }
2569
2570         /* Only one slot has PCIe device */
2571         if (bus->self && nr)
2572                 pcie_aspm_init_link_state(bus->self);
2573
2574         return nr;
2575 }
2576 EXPORT_SYMBOL(pci_scan_slot);
2577
2578 static int pcie_find_smpss(struct pci_dev *dev, void *data)
2579 {
2580         u8 *smpss = data;
2581
2582         if (!pci_is_pcie(dev))
2583                 return 0;
2584
2585         /*
2586          * We don't have a way to change MPS settings on devices that have
2587          * drivers attached.  A hot-added device might support only the minimum
2588          * MPS setting (MPS=128).  Therefore, if the fabric contains a bridge
2589          * where devices may be hot-added, we limit the fabric MPS to 128 so
2590          * hot-added devices will work correctly.
2591          *
2592          * However, if we hot-add a device to a slot directly below a Root
2593          * Port, it's impossible for there to be other existing devices below
2594          * the port.  We don't limit the MPS in this case because we can
2595          * reconfigure MPS on both the Root Port and the hot-added device,
2596          * and there are no other devices involved.
2597          *
2598          * Note that this PCIE_BUS_SAFE path assumes no peer-to-peer DMA.
2599          */
2600         if (dev->is_hotplug_bridge &&
2601             pci_pcie_type(dev) != PCI_EXP_TYPE_ROOT_PORT)
2602                 *smpss = 0;
2603
2604         if (*smpss > dev->pcie_mpss)
2605                 *smpss = dev->pcie_mpss;
2606
2607         return 0;
2608 }
2609
2610 static void pcie_write_mps(struct pci_dev *dev, int mps)
2611 {
2612         int rc;
2613
2614         if (pcie_bus_config == PCIE_BUS_PERFORMANCE) {
2615                 mps = 128 << dev->pcie_mpss;
2616
2617                 if (pci_pcie_type(dev) != PCI_EXP_TYPE_ROOT_PORT &&
2618                     dev->bus->self)
2619
2620                         /*
2621                          * For "Performance", the assumption is made that
2622                          * downstream communication will never be larger than
2623                          * the MRRS.  So, the MPS only needs to be configured
2624                          * for the upstream communication.  This being the case,
2625                          * walk from the top down and set the MPS of the child
2626                          * to that of the parent bus.
2627                          *
2628                          * Configure the device MPS with the smaller of the
2629                          * device MPSS or the bridge MPS (which is assumed to be
2630                          * properly configured at this point to the largest
2631                          * allowable MPS based on its parent bus).
2632                          */
2633                         mps = min(mps, pcie_get_mps(dev->bus->self));
2634         }
2635
2636         rc = pcie_set_mps(dev, mps);
2637         if (rc)
2638                 pci_err(dev, "Failed attempting to set the MPS\n");
2639 }
2640
2641 static void pcie_write_mrrs(struct pci_dev *dev)
2642 {
2643         int rc, mrrs;
2644
2645         /*
2646          * In the "safe" case, do not configure the MRRS.  There appear to be
2647          * issues with setting MRRS to 0 on a number of devices.
2648          */
2649         if (pcie_bus_config != PCIE_BUS_PERFORMANCE)
2650                 return;
2651
2652         /*
2653          * For max performance, the MRRS must be set to the largest supported
2654          * value.  However, it cannot be configured larger than the MPS the
2655          * device or the bus can support.  This should already be properly
2656          * configured by a prior call to pcie_write_mps().
2657          */
2658         mrrs = pcie_get_mps(dev);
2659
2660         /*
2661          * MRRS is a R/W register.  Invalid values can be written, but a
2662          * subsequent read will verify if the value is acceptable or not.
2663          * If the MRRS value provided is not acceptable (e.g., too large),
2664          * shrink the value until it is acceptable to the HW.
2665          */
2666         while (mrrs != pcie_get_readrq(dev) && mrrs >= 128) {
2667                 rc = pcie_set_readrq(dev, mrrs);
2668                 if (!rc)
2669                         break;
2670
2671                 pci_warn(dev, "Failed attempting to set the MRRS\n");
2672                 mrrs /= 2;
2673         }
2674
2675         if (mrrs < 128)
2676                 pci_err(dev, "MRRS was unable to be configured with a safe value.  If problems are experienced, try running with pci=pcie_bus_safe\n");
2677 }
2678
2679 static int pcie_bus_configure_set(struct pci_dev *dev, void *data)
2680 {
2681         int mps, orig_mps;
2682
2683         if (!pci_is_pcie(dev))
2684                 return 0;
2685
2686         if (pcie_bus_config == PCIE_BUS_TUNE_OFF ||
2687             pcie_bus_config == PCIE_BUS_DEFAULT)
2688                 return 0;
2689
2690         mps = 128 << *(u8 *)data;
2691         orig_mps = pcie_get_mps(dev);
2692
2693         pcie_write_mps(dev, mps);
2694         pcie_write_mrrs(dev);
2695
2696         pci_info(dev, "Max Payload Size set to %4d/%4d (was %4d), Max Read Rq %4d\n",
2697                  pcie_get_mps(dev), 128 << dev->pcie_mpss,
2698                  orig_mps, pcie_get_readrq(dev));
2699
2700         return 0;
2701 }
2702
2703 /*
2704  * pcie_bus_configure_settings() requires that pci_walk_bus work in a top-down,
2705  * parents then children fashion.  If this changes, then this code will not
2706  * work as designed.
2707  */
2708 void pcie_bus_configure_settings(struct pci_bus *bus)
2709 {
2710         u8 smpss = 0;
2711
2712         if (!bus->self)
2713                 return;
2714
2715         if (!pci_is_pcie(bus->self))
2716                 return;
2717
2718         /*
2719          * FIXME - Peer to peer DMA is possible, though the endpoint would need
2720          * to be aware of the MPS of the destination.  To work around this,
2721          * simply force the MPS of the entire system to the smallest possible.
2722          */
2723         if (pcie_bus_config == PCIE_BUS_PEER2PEER)
2724                 smpss = 0;
2725
2726         if (pcie_bus_config == PCIE_BUS_SAFE) {
2727                 smpss = bus->self->pcie_mpss;
2728
2729                 pcie_find_smpss(bus->self, &smpss);
2730                 pci_walk_bus(bus, pcie_find_smpss, &smpss);
2731         }
2732
2733         pcie_bus_configure_set(bus->self, &smpss);
2734         pci_walk_bus(bus, pcie_bus_configure_set, &smpss);
2735 }
2736 EXPORT_SYMBOL_GPL(pcie_bus_configure_settings);
2737
2738 /*
2739  * Called after each bus is probed, but before its children are examined.  This
2740  * is marked as __weak because multiple architectures define it.
2741  */
2742 void __weak pcibios_fixup_bus(struct pci_bus *bus)
2743 {
2744        /* nothing to do, expected to be removed in the future */
2745 }
2746
2747 /**
2748  * pci_scan_child_bus_extend() - Scan devices below a bus
2749  * @bus: Bus to scan for devices
2750  * @available_buses: Total number of buses available (%0 does not try to
2751  *                   extend beyond the minimal)
2752  *
2753  * Scans devices below @bus including subordinate buses. Returns new
2754  * subordinate number including all the found devices. Passing
2755  * @available_buses causes the remaining bus space to be distributed
2756  * equally between hotplug-capable bridges to allow future extension of the
2757  * hierarchy.
2758  */
2759 static unsigned int pci_scan_child_bus_extend(struct pci_bus *bus,
2760                                               unsigned int available_buses)
2761 {
2762         unsigned int used_buses, normal_bridges = 0, hotplug_bridges = 0;
2763         unsigned int start = bus->busn_res.start;
2764         unsigned int devfn, fn, cmax, max = start;
2765         struct pci_dev *dev;
2766         int nr_devs;
2767
2768         dev_dbg(&bus->dev, "scanning bus\n");
2769
2770         /* Go find them, Rover! */
2771         for (devfn = 0; devfn < 256; devfn += 8) {
2772                 nr_devs = pci_scan_slot(bus, devfn);
2773
2774                 /*
2775                  * The Jailhouse hypervisor may pass individual functions of a
2776                  * multi-function device to a guest without passing function 0.
2777                  * Look for them as well.
2778                  */
2779                 if (jailhouse_paravirt() && nr_devs == 0) {
2780                         for (fn = 1; fn < 8; fn++) {
2781                                 dev = pci_scan_single_device(bus, devfn + fn);
2782                                 if (dev)
2783                                         dev->multifunction = 1;
2784                         }
2785                 }
2786         }
2787
2788         /* Reserve buses for SR-IOV capability */
2789         used_buses = pci_iov_bus_range(bus);
2790         max += used_buses;
2791
2792         /*
2793          * After performing arch-dependent fixup of the bus, look behind
2794          * all PCI-to-PCI bridges on this bus.
2795          */
2796         if (!bus->is_added) {
2797                 dev_dbg(&bus->dev, "fixups for bus\n");
2798                 pcibios_fixup_bus(bus);
2799                 bus->is_added = 1;
2800         }
2801
2802         /*
2803          * Calculate how many hotplug bridges and normal bridges there
2804          * are on this bus. We will distribute the additional available
2805          * buses between hotplug bridges.
2806          */
2807         for_each_pci_bridge(dev, bus) {
2808                 if (dev->is_hotplug_bridge)
2809                         hotplug_bridges++;
2810                 else
2811                         normal_bridges++;
2812         }
2813
2814         /*
2815          * Scan bridges that are already configured. We don't touch them
2816          * unless they are misconfigured (which will be done in the second
2817          * scan below).
2818          */
2819         for_each_pci_bridge(dev, bus) {
2820                 cmax = max;
2821                 max = pci_scan_bridge_extend(bus, dev, max, 0, 0);
2822
2823                 /*
2824                  * Reserve one bus for each bridge now to avoid extending
2825                  * hotplug bridges too much during the second scan below.
2826                  */
2827                 used_buses++;
2828                 if (cmax - max > 1)
2829                         used_buses += cmax - max - 1;
2830         }
2831
2832         /* Scan bridges that need to be reconfigured */
2833         for_each_pci_bridge(dev, bus) {
2834                 unsigned int buses = 0;
2835
2836                 if (!hotplug_bridges && normal_bridges == 1) {
2837
2838                         /*
2839                          * There is only one bridge on the bus (upstream
2840                          * port) so it gets all available buses which it
2841                          * can then distribute to the possible hotplug
2842                          * bridges below.
2843                          */
2844                         buses = available_buses;
2845                 } else if (dev->is_hotplug_bridge) {
2846
2847                         /*
2848                          * Distribute the extra buses between hotplug
2849                          * bridges if any.
2850                          */
2851                         buses = available_buses / hotplug_bridges;
2852                         buses = min(buses, available_buses - used_buses + 1);
2853                 }
2854
2855                 cmax = max;
2856                 max = pci_scan_bridge_extend(bus, dev, cmax, buses, 1);
2857                 /* One bus is already accounted so don't add it again */
2858                 if (max - cmax > 1)
2859                         used_buses += max - cmax - 1;
2860         }
2861
2862         /*
2863          * Make sure a hotplug bridge has at least the minimum requested
2864          * number of buses but allow it to grow up to the maximum available
2865          * bus number of there is room.
2866          */
2867         if (bus->self && bus->self->is_hotplug_bridge) {
2868                 used_buses = max_t(unsigned int, available_buses,
2869                                    pci_hotplug_bus_size - 1);
2870                 if (max - start < used_buses) {
2871                         max = start + used_buses;
2872
2873                         /* Do not allocate more buses than we have room left */
2874                         if (max > bus->busn_res.end)
2875                                 max = bus->busn_res.end;
2876
2877                         dev_dbg(&bus->dev, "%pR extended by %#02x\n",
2878                                 &bus->busn_res, max - start);
2879                 }
2880         }
2881
2882         /*
2883          * We've scanned the bus and so we know all about what's on
2884          * the other side of any bridges that may be on this bus plus
2885          * any devices.
2886          *
2887          * Return how far we've got finding sub-buses.
2888          */
2889         dev_dbg(&bus->dev, "bus scan returning with max=%02x\n", max);
2890         return max;
2891 }
2892
2893 /**
2894  * pci_scan_child_bus() - Scan devices below a bus
2895  * @bus: Bus to scan for devices
2896  *
2897  * Scans devices below @bus including subordinate buses. Returns new
2898  * subordinate number including all the found devices.
2899  */
2900 unsigned int pci_scan_child_bus(struct pci_bus *bus)
2901 {
2902         return pci_scan_child_bus_extend(bus, 0);
2903 }
2904 EXPORT_SYMBOL_GPL(pci_scan_child_bus);
2905
2906 /**
2907  * pcibios_root_bridge_prepare - Platform-specific host bridge setup
2908  * @bridge: Host bridge to set up
2909  *
2910  * Default empty implementation.  Replace with an architecture-specific setup
2911  * routine, if necessary.
2912  */
2913 int __weak pcibios_root_bridge_prepare(struct pci_host_bridge *bridge)
2914 {
2915         return 0;
2916 }
2917
2918 void __weak pcibios_add_bus(struct pci_bus *bus)
2919 {
2920 }
2921
2922 void __weak pcibios_remove_bus(struct pci_bus *bus)
2923 {
2924 }
2925
2926 struct pci_bus *pci_create_root_bus(struct device *parent, int bus,
2927                 struct pci_ops *ops, void *sysdata, struct list_head *resources)
2928 {
2929         int error;
2930         struct pci_host_bridge *bridge;
2931
2932         bridge = pci_alloc_host_bridge(0);
2933         if (!bridge)
2934                 return NULL;
2935
2936         bridge->dev.parent = parent;
2937
2938         list_splice_init(resources, &bridge->windows);
2939         bridge->sysdata = sysdata;
2940         bridge->busnr = bus;
2941         bridge->ops = ops;
2942
2943         error = pci_register_host_bridge(bridge);
2944         if (error < 0)
2945                 goto err_out;
2946
2947         return bridge->bus;
2948
2949 err_out:
2950         put_device(&bridge->dev);
2951         return NULL;
2952 }
2953 EXPORT_SYMBOL_GPL(pci_create_root_bus);
2954
2955 int pci_host_probe(struct pci_host_bridge *bridge)
2956 {
2957         struct pci_bus *bus, *child;
2958         int ret;
2959
2960         ret = pci_scan_root_bus_bridge(bridge);
2961         if (ret < 0) {
2962                 dev_err(bridge->dev.parent, "Scanning root bridge failed");
2963                 return ret;
2964         }
2965
2966         bus = bridge->bus;
2967
2968         /*
2969          * We insert PCI resources into the iomem_resource and
2970          * ioport_resource trees in either pci_bus_claim_resources()
2971          * or pci_bus_assign_resources().
2972          */
2973         if (pci_has_flag(PCI_PROBE_ONLY)) {
2974                 pci_bus_claim_resources(bus);
2975         } else {
2976                 pci_bus_size_bridges(bus);
2977                 pci_bus_assign_resources(bus);
2978
2979                 list_for_each_entry(child, &bus->children, node)
2980                         pcie_bus_configure_settings(child);
2981         }
2982
2983         pci_bus_add_devices(bus);
2984         return 0;
2985 }
2986 EXPORT_SYMBOL_GPL(pci_host_probe);
2987
2988 int pci_bus_insert_busn_res(struct pci_bus *b, int bus, int bus_max)
2989 {
2990         struct resource *res = &b->busn_res;
2991         struct resource *parent_res, *conflict;
2992
2993         res->start = bus;
2994         res->end = bus_max;
2995         res->flags = IORESOURCE_BUS;
2996
2997         if (!pci_is_root_bus(b))
2998                 parent_res = &b->parent->busn_res;
2999         else {
3000                 parent_res = get_pci_domain_busn_res(pci_domain_nr(b));
3001                 res->flags |= IORESOURCE_PCI_FIXED;
3002         }
3003
3004         conflict = request_resource_conflict(parent_res, res);
3005
3006         if (conflict)
3007                 dev_info(&b->dev,
3008                            "busn_res: can not insert %pR under %s%pR (conflicts with %s %pR)\n",
3009                             res, pci_is_root_bus(b) ? "domain " : "",
3010                             parent_res, conflict->name, conflict);
3011
3012         return conflict == NULL;
3013 }
3014
3015 int pci_bus_update_busn_res_end(struct pci_bus *b, int bus_max)
3016 {
3017         struct resource *res = &b->busn_res;
3018         struct resource old_res = *res;
3019         resource_size_t size;
3020         int ret;
3021
3022         if (res->start > bus_max)
3023                 return -EINVAL;
3024
3025         size = bus_max - res->start + 1;
3026         ret = adjust_resource(res, res->start, size);
3027         dev_info(&b->dev, "busn_res: %pR end %s updated to %02x\n",
3028                         &old_res, ret ? "can not be" : "is", bus_max);
3029
3030         if (!ret && !res->parent)
3031                 pci_bus_insert_busn_res(b, res->start, res->end);
3032
3033         return ret;
3034 }
3035
3036 void pci_bus_release_busn_res(struct pci_bus *b)
3037 {
3038         struct resource *res = &b->busn_res;
3039         int ret;
3040
3041         if (!res->flags || !res->parent)
3042                 return;
3043
3044         ret = release_resource(res);
3045         dev_info(&b->dev, "busn_res: %pR %s released\n",
3046                         res, ret ? "can not be" : "is");
3047 }
3048
3049 int pci_scan_root_bus_bridge(struct pci_host_bridge *bridge)
3050 {
3051         struct resource_entry *window;
3052         bool found = false;
3053         struct pci_bus *b;
3054         int max, bus, ret;
3055
3056         if (!bridge)
3057                 return -EINVAL;
3058
3059         resource_list_for_each_entry(window, &bridge->windows)
3060                 if (window->res->flags & IORESOURCE_BUS) {
3061                         found = true;
3062                         break;
3063                 }
3064
3065         ret = pci_register_host_bridge(bridge);
3066         if (ret < 0)
3067                 return ret;
3068
3069         b = bridge->bus;
3070         bus = bridge->busnr;
3071
3072         if (!found) {
3073                 dev_info(&b->dev,
3074                  "No busn resource found for root bus, will use [bus %02x-ff]\n",
3075                         bus);
3076                 pci_bus_insert_busn_res(b, bus, 255);
3077         }
3078
3079         max = pci_scan_child_bus(b);
3080
3081         if (!found)
3082                 pci_bus_update_busn_res_end(b, max);
3083
3084         return 0;
3085 }
3086 EXPORT_SYMBOL(pci_scan_root_bus_bridge);
3087
3088 struct pci_bus *pci_scan_root_bus(struct device *parent, int bus,
3089                 struct pci_ops *ops, void *sysdata, struct list_head *resources)
3090 {
3091         struct resource_entry *window;
3092         bool found = false;
3093         struct pci_bus *b;
3094         int max;
3095
3096         resource_list_for_each_entry(window, resources)
3097                 if (window->res->flags & IORESOURCE_BUS) {
3098                         found = true;
3099                         break;
3100                 }
3101
3102         b = pci_create_root_bus(parent, bus, ops, sysdata, resources);
3103         if (!b)
3104                 return NULL;
3105
3106         if (!found) {
3107                 dev_info(&b->dev,
3108                  "No busn resource found for root bus, will use [bus %02x-ff]\n",
3109                         bus);
3110                 pci_bus_insert_busn_res(b, bus, 255);
3111         }
3112
3113         max = pci_scan_child_bus(b);
3114
3115         if (!found)
3116                 pci_bus_update_busn_res_end(b, max);
3117
3118         return b;
3119 }
3120 EXPORT_SYMBOL(pci_scan_root_bus);
3121
3122 struct pci_bus *pci_scan_bus(int bus, struct pci_ops *ops,
3123                                         void *sysdata)
3124 {
3125         LIST_HEAD(resources);
3126         struct pci_bus *b;
3127
3128         pci_add_resource(&resources, &ioport_resource);
3129         pci_add_resource(&resources, &iomem_resource);
3130         pci_add_resource(&resources, &busn_resource);
3131         b = pci_create_root_bus(NULL, bus, ops, sysdata, &resources);
3132         if (b) {
3133                 pci_scan_child_bus(b);
3134         } else {
3135                 pci_free_resource_list(&resources);
3136         }
3137         return b;
3138 }
3139 EXPORT_SYMBOL(pci_scan_bus);
3140
3141 /**
3142  * pci_rescan_bus_bridge_resize - Scan a PCI bus for devices
3143  * @bridge: PCI bridge for the bus to scan
3144  *
3145  * Scan a PCI bus and child buses for new devices, add them,
3146  * and enable them, resizing bridge mmio/io resource if necessary
3147  * and possible.  The caller must ensure the child devices are already
3148  * removed for resizing to occur.
3149  *
3150  * Returns the max number of subordinate bus discovered.
3151  */
3152 unsigned int pci_rescan_bus_bridge_resize(struct pci_dev *bridge)
3153 {
3154         unsigned int max;
3155         struct pci_bus *bus = bridge->subordinate;
3156
3157         max = pci_scan_child_bus(bus);
3158
3159         pci_assign_unassigned_bridge_resources(bridge);
3160
3161         pci_bus_add_devices(bus);
3162
3163         return max;
3164 }
3165
3166 /**
3167  * pci_rescan_bus - Scan a PCI bus for devices
3168  * @bus: PCI bus to scan
3169  *
3170  * Scan a PCI bus and child buses for new devices, add them,
3171  * and enable them.
3172  *
3173  * Returns the max number of subordinate bus discovered.
3174  */
3175 unsigned int pci_rescan_bus(struct pci_bus *bus)
3176 {
3177         unsigned int max;
3178
3179         max = pci_scan_child_bus(bus);
3180         pci_assign_unassigned_bus_resources(bus);
3181         pci_bus_add_devices(bus);
3182
3183         return max;
3184 }
3185 EXPORT_SYMBOL_GPL(pci_rescan_bus);
3186
3187 /*
3188  * pci_rescan_bus(), pci_rescan_bus_bridge_resize() and PCI device removal
3189  * routines should always be executed under this mutex.
3190  */
3191 static DEFINE_MUTEX(pci_rescan_remove_lock);
3192
3193 void pci_lock_rescan_remove(void)
3194 {
3195         mutex_lock(&pci_rescan_remove_lock);
3196 }
3197 EXPORT_SYMBOL_GPL(pci_lock_rescan_remove);
3198
3199 void pci_unlock_rescan_remove(void)
3200 {
3201         mutex_unlock(&pci_rescan_remove_lock);
3202 }
3203 EXPORT_SYMBOL_GPL(pci_unlock_rescan_remove);
3204
3205 static int __init pci_sort_bf_cmp(const struct device *d_a,
3206                                   const struct device *d_b)
3207 {
3208         const struct pci_dev *a = to_pci_dev(d_a);
3209         const struct pci_dev *b = to_pci_dev(d_b);
3210
3211         if      (pci_domain_nr(a->bus) < pci_domain_nr(b->bus)) return -1;
3212         else if (pci_domain_nr(a->bus) > pci_domain_nr(b->bus)) return  1;
3213
3214         if      (a->bus->number < b->bus->number) return -1;
3215         else if (a->bus->number > b->bus->number) return  1;
3216
3217         if      (a->devfn < b->devfn) return -1;
3218         else if (a->devfn > b->devfn) return  1;
3219
3220         return 0;
3221 }
3222
3223 void __init pci_sort_breadthfirst(void)
3224 {
3225         bus_sort_breadthfirst(&pci_bus_type, &pci_sort_bf_cmp);
3226 }
3227
3228 int pci_hp_add_bridge(struct pci_dev *dev)
3229 {
3230         struct pci_bus *parent = dev->bus;
3231         int busnr, start = parent->busn_res.start;
3232         unsigned int available_buses = 0;
3233         int end = parent->busn_res.end;
3234
3235         for (busnr = start; busnr <= end; busnr++) {
3236                 if (!pci_find_bus(pci_domain_nr(parent), busnr))
3237                         break;
3238         }
3239         if (busnr-- > end) {
3240                 pci_err(dev, "No bus number available for hot-added bridge\n");
3241                 return -1;
3242         }
3243
3244         /* Scan bridges that are already configured */
3245         busnr = pci_scan_bridge(parent, dev, busnr, 0);
3246
3247         /*
3248          * Distribute the available bus numbers between hotplug-capable
3249          * bridges to make extending the chain later possible.
3250          */
3251         available_buses = end - busnr;
3252
3253         /* Scan bridges that need to be reconfigured */
3254         pci_scan_bridge_extend(parent, dev, busnr, available_buses, 1);
3255
3256         if (!dev->subordinate)
3257                 return -1;
3258
3259         return 0;
3260 }
3261 EXPORT_SYMBOL_GPL(pci_hp_add_bridge);