drivers/pci/pcie/aspm.c

   1 /*
   2  * File:        drivers/pci/pcie/aspm.c
   3  * Enabling PCIe link L0s/L1 state and Clock Power Management
   4  *
   5  * Copyright (C) 2007 Intel
   6  * Copyright (C) Zhang Yanmin (yanmin.zhang@intel.com)
   7  * Copyright (C) Shaohua Li (shaohua.li@intel.com)
   8  */
   9
  10 #include <linux/kernel.h>
  11 #include <linux/module.h>
  12 #include <linux/moduleparam.h>
  13 #include <linux/pci.h>
  14 #include <linux/pci_regs.h>
  15 #include <linux/errno.h>
  16 #include <linux/pm.h>
  17 #include <linux/init.h>
  18 #include <linux/slab.h>
  19 #include <linux/jiffies.h>
  20 #include <linux/delay.h>
  21 #include <linux/pci-aspm.h>
  22 #include "../pci.h"
  23
  24 #ifdef MODULE_PARAM_PREFIX
  25 #undef MODULE_PARAM_PREFIX
  26 #endif
  27 #define MODULE_PARAM_PREFIX "pcie_aspm."
  28
  29 /* Note: those are not register definitions */
  30 #define ASPM_STATE_L0S_UP       (1)     /* Upstream direction L0s state */
  31 #define ASPM_STATE_L0S_DW       (2)     /* Downstream direction L0s state */
  32 #define ASPM_STATE_L1           (4)     /* L1 state */
  33 #define ASPM_STATE_L0S          (ASPM_STATE_L0S_UP | ASPM_STATE_L0S_DW)
  34 #define ASPM_STATE_ALL          (ASPM_STATE_L0S | ASPM_STATE_L1)
  35
  36 struct aspm_latency {
  37         u32 l0s;                        /* L0s latency (nsec) */
  38         u32 l1;                         /* L1 latency (nsec) */
  39 };
  40
  41 struct pcie_link_state {
  42         struct pci_dev *pdev;           /* Upstream component of the Link */
  43         struct pcie_link_state *root;   /* pointer to the root port link */
  44         struct pcie_link_state *parent; /* pointer to the parent Link state */
  45         struct list_head sibling;       /* node in link_list */
  46         struct list_head children;      /* list of child link states */
  47         struct list_head link;          /* node in parent's children list */
  48
  49         /* ASPM state */
  50         u32 aspm_support:3;             /* Supported ASPM state */
  51         u32 aspm_enabled:3;             /* Enabled ASPM state */
  52         u32 aspm_capable:3;             /* Capable ASPM state with latency */
  53         u32 aspm_default:3;             /* Default ASPM state by BIOS */
  54         u32 aspm_disable:3;             /* Disabled ASPM state */
  55
  56         /* Clock PM state */
  57         u32 clkpm_capable:1;            /* Clock PM capable? */
  58         u32 clkpm_enabled:1;            /* Current Clock PM state */
  59         u32 clkpm_default:1;            /* Default Clock PM state by BIOS */
  60
  61         /* Exit latencies */
  62         struct aspm_latency latency_up; /* Upstream direction exit latency */
  63         struct aspm_latency latency_dw; /* Downstream direction exit latency */
  64         /*
  65          * Endpoint acceptable latencies. A pcie downstream port only
  66          * has one slot under it, so at most there are 8 functions.
  67          */
  68         struct aspm_latency acceptable[8];
  69 };
  70
  71 static int aspm_disabled, aspm_force;
  72 static bool aspm_support_enabled = true;
  73 static DEFINE_MUTEX(aspm_lock);
  74 static LIST_HEAD(link_list);
  75
  76 #define POLICY_DEFAULT 0        /* BIOS default setting */
  77 #define POLICY_PERFORMANCE 1    /* high performance */
  78 #define POLICY_POWERSAVE 2      /* high power saving */
  79
  80 #ifdef CONFIG_PCIEASPM_PERFORMANCE
  81 static int aspm_policy = POLICY_PERFORMANCE;
  82 #elif defined CONFIG_PCIEASPM_POWERSAVE
  83 static int aspm_policy = POLICY_POWERSAVE;
  84 #else
  85 static int aspm_policy;
  86 #endif
  87
  88 static const char *policy_str[] = {
  89         [POLICY_DEFAULT] = "default",
  90         [POLICY_PERFORMANCE] = "performance",
  91         [POLICY_POWERSAVE] = "powersave"
  92 };
  93
  94 #define LINK_RETRAIN_TIMEOUT HZ
  95
  96 static int policy_to_aspm_state(struct pcie_link_state *link)
  97 {
  98         switch (aspm_policy) {
  99         case POLICY_PERFORMANCE:
 100                 /* Disable ASPM and Clock PM */
 101                 return 0;
 102         case POLICY_POWERSAVE:
 103                 /* Enable ASPM L0s/L1 */
 104                 return ASPM_STATE_ALL;
 105         case POLICY_DEFAULT:
 106                 return link->aspm_default;
 107         }
 108         return 0;
 109 }
 110
 111 static int policy_to_clkpm_state(struct pcie_link_state *link)
 112 {
 113         switch (aspm_policy) {
 114         case POLICY_PERFORMANCE:
 115                 /* Disable ASPM and Clock PM */
 116                 return 0;
 117         case POLICY_POWERSAVE:
 118                 /* Disable Clock PM */
 119                 return 1;
 120         case POLICY_DEFAULT:
 121                 return link->clkpm_default;
 122         }
 123         return 0;
 124 }
 125
 126 static void pcie_set_clkpm_nocheck(struct pcie_link_state *link, int enable)
 127 {
 128         struct pci_dev *child;
 129         struct pci_bus *linkbus = link->pdev->subordinate;
 130         u32 val = enable ? PCI_EXP_LNKCTL_CLKREQ_EN : 0;
 131
 132         list_for_each_entry(child, &linkbus->devices, bus_list)
 133                 pcie_capability_clear_and_set_word(child, PCI_EXP_LNKCTL,
 134                                                    PCI_EXP_LNKCTL_CLKREQ_EN,
 135                                                    val);
 136         link->clkpm_enabled = !!enable;
 137 }
 138
 139 static void pcie_set_clkpm(struct pcie_link_state *link, int enable)
 140 {
 141         /* Don't enable Clock PM if the link is not Clock PM capable */
 142         if (!link->clkpm_capable && enable)
 143                 enable = 0;
 144         /* Need nothing if the specified equals to current state */
 145         if (link->clkpm_enabled == enable)
 146                 return;
 147         pcie_set_clkpm_nocheck(link, enable);
 148 }
 149
 150 static void pcie_clkpm_cap_init(struct pcie_link_state *link, int blacklist)
 151 {
 152         int capable = 1, enabled = 1;
 153         u32 reg32;
 154         u16 reg16;
 155         struct pci_dev *child;
 156         struct pci_bus *linkbus = link->pdev->subordinate;
 157
 158         /* All functions should have the same cap and state, take the worst */
 159         list_for_each_entry(child, &linkbus->devices, bus_list) {
 160                 pcie_capability_read_dword(child, PCI_EXP_LNKCAP, &reg32);
 161                 if (!(reg32 & PCI_EXP_LNKCAP_CLKPM)) {
 162                         capable = 0;
 163                         enabled = 0;
 164                         break;
 165                 }
 166                 pcie_capability_read_word(child, PCI_EXP_LNKCTL, &reg16);
 167                 if (!(reg16 & PCI_EXP_LNKCTL_CLKREQ_EN))
 168                         enabled = 0;
 169         }
 170         link->clkpm_enabled = enabled;
 171         link->clkpm_default = enabled;
 172         link->clkpm_capable = (blacklist) ? 0 : capable;
 173 }
 174
 175 /*
 176  * pcie_aspm_configure_common_clock: check if the 2 ends of a link
 177  *   could use common clock. If they are, configure them to use the
 178  *   common clock. That will reduce the ASPM state exit latency.
 179  */
 180 static void pcie_aspm_configure_common_clock(struct pcie_link_state *link)
 181 {
 182         int same_clock = 1;
 183         u16 reg16, parent_reg, child_reg[8];
 184         unsigned long start_jiffies;
 185         struct pci_dev *child, *parent = link->pdev;
 186         struct pci_bus *linkbus = parent->subordinate;
 187         /*
 188          * All functions of a slot should have the same Slot Clock
 189          * Configuration, so just check one function
 190          */
 191         child = list_entry(linkbus->devices.next, struct pci_dev, bus_list);
 192         BUG_ON(!pci_is_pcie(child));
 193
 194         /* Check downstream component if bit Slot Clock Configuration is 1 */
 195         pcie_capability_read_word(child, PCI_EXP_LNKSTA, &reg16);
 196         if (!(reg16 & PCI_EXP_LNKSTA_SLC))
 197                 same_clock = 0;
 198
 199         /* Check upstream component if bit Slot Clock Configuration is 1 */
 200         pcie_capability_read_word(parent, PCI_EXP_LNKSTA, &reg16);
 201         if (!(reg16 & PCI_EXP_LNKSTA_SLC))
 202                 same_clock = 0;
 203
 204         /* Configure downstream component, all functions */
 205         list_for_each_entry(child, &linkbus->devices, bus_list) {
 206                 pcie_capability_read_word(child, PCI_EXP_LNKCTL, &reg16);
 207                 child_reg[PCI_FUNC(child->devfn)] = reg16;
 208                 if (same_clock)
 209                         reg16 |= PCI_EXP_LNKCTL_CCC;
 210                 else
 211                         reg16 &= ~PCI_EXP_LNKCTL_CCC;
 212                 pcie_capability_write_word(child, PCI_EXP_LNKCTL, reg16);
 213         }
 214
 215         /* Configure upstream component */
 216         pcie_capability_read_word(parent, PCI_EXP_LNKCTL, &reg16);
 217         parent_reg = reg16;
 218         if (same_clock)
 219                 reg16 |= PCI_EXP_LNKCTL_CCC;
 220         else
 221                 reg16 &= ~PCI_EXP_LNKCTL_CCC;
 222         pcie_capability_write_word(parent, PCI_EXP_LNKCTL, reg16);
 223
 224         /* Retrain link */
 225         reg16 |= PCI_EXP_LNKCTL_RL;
 226         pcie_capability_write_word(parent, PCI_EXP_LNKCTL, reg16);
 227
 228         /* Wait for link training end. Break out after waiting for timeout */
 229         start_jiffies = jiffies;
 230         for (;;) {
 231                 pcie_capability_read_word(parent, PCI_EXP_LNKSTA, &reg16);
 232                 if (!(reg16 & PCI_EXP_LNKSTA_LT))
 233                         break;
 234                 if (time_after(jiffies, start_jiffies + LINK_RETRAIN_TIMEOUT))
 235                         break;
 236                 msleep(1);
 237         }
 238         if (!(reg16 & PCI_EXP_LNKSTA_LT))
 239                 return;
 240
 241         /* Training failed. Restore common clock configurations */
 242         dev_err(&parent->dev, "ASPM: Could not configure common clock\n");
 243         list_for_each_entry(child, &linkbus->devices, bus_list)
 244                 pcie_capability_write_word(child, PCI_EXP_LNKCTL,
 245                                            child_reg[PCI_FUNC(child->devfn)]);
 246         pcie_capability_write_word(parent, PCI_EXP_LNKCTL, parent_reg);
 247 }
 248
 249 /* Convert L0s latency encoding to ns */
 250 static u32 calc_l0s_latency(u32 encoding)
 251 {
 252         if (encoding == 0x7)
 253                 return (5 * 1000);      /* > 4us */
 254         return (64 << encoding);
 255 }
 256
 257 /* Convert L0s acceptable latency encoding to ns */
 258 static u32 calc_l0s_acceptable(u32 encoding)
 259 {
 260         if (encoding == 0x7)
 261                 return -1U;
 262         return (64 << encoding);
 263 }
 264
 265 /* Convert L1 latency encoding to ns */
 266 static u32 calc_l1_latency(u32 encoding)
 267 {
 268         if (encoding == 0x7)
 269                 return (65 * 1000);     /* > 64us */
 270         return (1000 << encoding);
 271 }
 272
 273 /* Convert L1 acceptable latency encoding to ns */
 274 static u32 calc_l1_acceptable(u32 encoding)
 275 {
 276         if (encoding == 0x7)
 277                 return -1U;
 278         return (1000 << encoding);
 279 }
 280
 281 struct aspm_register_info {
 282         u32 support:2;
 283         u32 enabled:2;
 284         u32 latency_encoding_l0s;
 285         u32 latency_encoding_l1;
 286 };
 287
 288 static void pcie_get_aspm_reg(struct pci_dev *pdev,
 289                               struct aspm_register_info *info)
 290 {
 291         u16 reg16;
 292         u32 reg32;
 293
 294         pcie_capability_read_dword(pdev, PCI_EXP_LNKCAP, &reg32);
 295         info->support = (reg32 & PCI_EXP_LNKCAP_ASPMS) >> 10;
 296         info->latency_encoding_l0s = (reg32 & PCI_EXP_LNKCAP_L0SEL) >> 12;
 297         info->latency_encoding_l1  = (reg32 & PCI_EXP_LNKCAP_L1EL) >> 15;
 298         pcie_capability_read_word(pdev, PCI_EXP_LNKCTL, &reg16);
 299         info->enabled = reg16 & PCI_EXP_LNKCTL_ASPMC;
 300 }
 301
 302 static void pcie_aspm_check_latency(struct pci_dev *endpoint)
 303 {
 304         u32 latency, l1_switch_latency = 0;
 305         struct aspm_latency *acceptable;
 306         struct pcie_link_state *link;
 307
 308         /* Device not in D0 doesn't need latency check */
 309         if ((endpoint->current_state != PCI_D0) &&
 310             (endpoint->current_state != PCI_UNKNOWN))
 311                 return;
 312
 313         link = endpoint->bus->self->link_state;
 314         acceptable = &link->acceptable[PCI_FUNC(endpoint->devfn)];
 315
 316         while (link) {
 317                 /* Check upstream direction L0s latency */
 318                 if ((link->aspm_capable & ASPM_STATE_L0S_UP) &&
 319                     (link->latency_up.l0s > acceptable->l0s))
 320                         link->aspm_capable &= ~ASPM_STATE_L0S_UP;
 321
 322                 /* Check downstream direction L0s latency */
 323                 if ((link->aspm_capable & ASPM_STATE_L0S_DW) &&
 324                     (link->latency_dw.l0s > acceptable->l0s))
 325                         link->aspm_capable &= ~ASPM_STATE_L0S_DW;
 326                 /*
 327                  * Check L1 latency.
 328                  * Every switch on the path to root complex need 1
 329                  * more microsecond for L1. Spec doesn't mention L0s.
 330                  */
 331                 latency = max_t(u32, link->latency_up.l1, link->latency_dw.l1);
 332                 if ((link->aspm_capable & ASPM_STATE_L1) &&
 333                     (latency + l1_switch_latency > acceptable->l1))
 334                         link->aspm_capable &= ~ASPM_STATE_L1;
 335                 l1_switch_latency += 1000;
 336
 337                 link = link->parent;
 338         }
 339 }
 340
 341 static void pcie_aspm_cap_init(struct pcie_link_state *link, int blacklist)
 342 {
 343         struct pci_dev *child, *parent = link->pdev;
 344         struct pci_bus *linkbus = parent->subordinate;
 345         struct aspm_register_info upreg, dwreg;
 346
 347         if (blacklist) {
 348                 /* Set enabled/disable so that we will disable ASPM later */
 349                 link->aspm_enabled = ASPM_STATE_ALL;
 350                 link->aspm_disable = ASPM_STATE_ALL;
 351                 return;
 352         }
 353
 354         /* Configure common clock before checking latencies */
 355         pcie_aspm_configure_common_clock(link);
 356
 357         /* Get upstream/downstream components' register state */
 358         pcie_get_aspm_reg(parent, &upreg);
 359         child = list_entry(linkbus->devices.next, struct pci_dev, bus_list);
 360         pcie_get_aspm_reg(child, &dwreg);
 361
 362         /*
 363          * Setup L0s state
 364          *
 365          * Note that we must not enable L0s in either direction on a
 366          * given link unless components on both sides of the link each
 367          * support L0s.
 368          */
 369         if (dwreg.support & upreg.support & PCIE_LINK_STATE_L0S)
 370                 link->aspm_support |= ASPM_STATE_L0S;
 371         if (dwreg.enabled & PCIE_LINK_STATE_L0S)
 372                 link->aspm_enabled |= ASPM_STATE_L0S_UP;
 373         if (upreg.enabled & PCIE_LINK_STATE_L0S)
 374                 link->aspm_enabled |= ASPM_STATE_L0S_DW;
 375         link->latency_up.l0s = calc_l0s_latency(upreg.latency_encoding_l0s);
 376         link->latency_dw.l0s = calc_l0s_latency(dwreg.latency_encoding_l0s);
 377
 378         /* Setup L1 state */
 379         if (upreg.support & dwreg.support & PCIE_LINK_STATE_L1)
 380                 link->aspm_support |= ASPM_STATE_L1;
 381         if (upreg.enabled & dwreg.enabled & PCIE_LINK_STATE_L1)
 382                 link->aspm_enabled |= ASPM_STATE_L1;
 383         link->latency_up.l1 = calc_l1_latency(upreg.latency_encoding_l1);
 384         link->latency_dw.l1 = calc_l1_latency(dwreg.latency_encoding_l1);
 385
 386         /* Save default state */
 387         link->aspm_default = link->aspm_enabled;
 388
 389         /* Setup initial capable state. Will be updated later */
 390         link->aspm_capable = link->aspm_support;
 391
 392         /* Get and check endpoint acceptable latencies */
 393         list_for_each_entry(child, &linkbus->devices, bus_list) {
 394                 u32 reg32, encoding;
 395                 struct aspm_latency *acceptable =
 396                         &link->acceptable[PCI_FUNC(child->devfn)];
 397
 398                 if (pci_pcie_type(child) != PCI_EXP_TYPE_ENDPOINT &&
 399                     pci_pcie_type(child) != PCI_EXP_TYPE_LEG_END)
 400                         continue;
 401
 402                 pcie_capability_read_dword(child, PCI_EXP_DEVCAP, &reg32);
 403                 /* Calculate endpoint L0s acceptable latency */
 404                 encoding = (reg32 & PCI_EXP_DEVCAP_L0S) >> 6;
 405                 acceptable->l0s = calc_l0s_acceptable(encoding);
 406                 /* Calculate endpoint L1 acceptable latency */
 407                 encoding = (reg32 & PCI_EXP_DEVCAP_L1) >> 9;
 408                 acceptable->l1 = calc_l1_acceptable(encoding);
 409
 410                 pcie_aspm_check_latency(child);
 411         }
 412 }
 413
 414 static void pcie_config_aspm_dev(struct pci_dev *pdev, u32 val)
 415 {
 416         pcie_capability_clear_and_set_word(pdev, PCI_EXP_LNKCTL,
 417                                            PCI_EXP_LNKCTL_ASPMC, val);
 418 }
 419
 420 static void pcie_config_aspm_link(struct pcie_link_state *link, u32 state)
 421 {
 422         u32 upstream = 0, dwstream = 0;
 423         struct pci_dev *child, *parent = link->pdev;
 424         struct pci_bus *linkbus = parent->subordinate;
 425
 426         /* Nothing to do if the link is already in the requested state */
 427         state &= (link->aspm_capable & ~link->aspm_disable);
 428         if (link->aspm_enabled == state)
 429                 return;
 430         /* Convert ASPM state to upstream/downstream ASPM register state */
 431         if (state & ASPM_STATE_L0S_UP)
 432                 dwstream |= PCI_EXP_LNKCTL_ASPM_L0S;
 433         if (state & ASPM_STATE_L0S_DW)
 434                 upstream |= PCI_EXP_LNKCTL_ASPM_L0S;
 435         if (state & ASPM_STATE_L1) {
 436                 upstream |= PCI_EXP_LNKCTL_ASPM_L1;
 437                 dwstream |= PCI_EXP_LNKCTL_ASPM_L1;
 438         }
 439         /*
 440          * Spec 2.0 suggests all functions should be configured the
 441          * same setting for ASPM. Enabling ASPM L1 should be done in
 442          * upstream component first and then downstream, and vice
 443          * versa for disabling ASPM L1. Spec doesn't mention L0S.
 444          */
 445         if (state & ASPM_STATE_L1)
 446                 pcie_config_aspm_dev(parent, upstream);
 447         list_for_each_entry(child, &linkbus->devices, bus_list)
 448                 pcie_config_aspm_dev(child, dwstream);
 449         if (!(state & ASPM_STATE_L1))
 450                 pcie_config_aspm_dev(parent, upstream);
 451
 452         link->aspm_enabled = state;
 453 }
 454
 455 static void pcie_config_aspm_path(struct pcie_link_state *link)
 456 {
 457         while (link) {
 458                 pcie_config_aspm_link(link, policy_to_aspm_state(link));
 459                 link = link->parent;
 460         }
 461 }
 462
 463 static void free_link_state(struct pcie_link_state *link)
 464 {
 465         link->pdev->link_state = NULL;
 466         kfree(link);
 467 }
 468
 469 static int pcie_aspm_sanity_check(struct pci_dev *pdev)
 470 {
 471         struct pci_dev *child;
 472         u32 reg32;
 473
 474         /*
 475          * Some functions in a slot might not all be PCIe functions,
 476          * very strange. Disable ASPM for the whole slot
 477          */
 478         list_for_each_entry(child, &pdev->subordinate->devices, bus_list) {
 479                 if (!pci_is_pcie(child))
 480                         return -EINVAL;
 481
 482                 /*
 483                  * If ASPM is disabled then we're not going to change
 484                  * the BIOS state. It's safe to continue even if it's a
 485                  * pre-1.1 device
 486                  */
 487
 488                 if (aspm_disabled)
 489                         continue;
 490
 491                 /*
 492                  * Disable ASPM for pre-1.1 PCIe device, we follow MS to use
 493                  * RBER bit to determine if a function is 1.1 version device
 494                  */
 495                 pcie_capability_read_dword(child, PCI_EXP_DEVCAP, &reg32);
 496                 if (!(reg32 & PCI_EXP_DEVCAP_RBER) && !aspm_force) {
 497                         dev_info(&child->dev, "disabling ASPM on pre-1.1 PCIe device.  You can enable it with 'pcie_aspm=force'\n");
 498                         return -EINVAL;
 499                 }
 500         }
 501         return 0;
 502 }
 503
 504 static struct pcie_link_state *alloc_pcie_link_state(struct pci_dev *pdev)
 505 {
 506         struct pcie_link_state *link;
 507
 508         link = kzalloc(sizeof(*link), GFP_KERNEL);
 509         if (!link)
 510                 return NULL;
 511
 512         INIT_LIST_HEAD(&link->sibling);
 513         INIT_LIST_HEAD(&link->children);
 514         INIT_LIST_HEAD(&link->link);
 515         link->pdev = pdev;
 516
 517         /*
 518          * Root Ports and PCI/PCI-X to PCIe Bridges are roots of PCIe
 519          * hierarchies.
 520          */
 521         if (pci_pcie_type(pdev) == PCI_EXP_TYPE_ROOT_PORT ||
 522             pci_pcie_type(pdev) == PCI_EXP_TYPE_PCIE_BRIDGE) {
 523                 link->root = link;
 524         } else {
 525                 struct pcie_link_state *parent;
 526
 527                 parent = pdev->bus->parent->self->link_state;
 528                 if (!parent) {
 529                         kfree(link);
 530                         return NULL;
 531                 }
 532
 533                 link->parent = parent;
 534                 link->root = link->parent->root;
 535                 list_add(&link->link, &parent->children);
 536         }
 537
 538         list_add(&link->sibling, &link_list);
 539         pdev->link_state = link;
 540         return link;
 541 }
 542
 543 /*
 544  * pcie_aspm_init_link_state: Initiate PCI express link state.
 545  * It is called after the pcie and its children devices are scanned.
 546  * @pdev: the root port or switch downstream port
 547  */
 548 void pcie_aspm_init_link_state(struct pci_dev *pdev)
 549 {
 550         struct pcie_link_state *link;
 551         int blacklist = !!pcie_aspm_sanity_check(pdev);
 552
 553         if (!aspm_support_enabled)
 554                 return;
 555
 556         if (pdev->link_state)
 557                 return;
 558
 559         /*
 560          * We allocate pcie_link_state for the component on the upstream
 561          * end of a Link, so there's nothing to do unless this device has a
 562          * Link on its secondary side.
 563          */
 564         if (!pdev->has_secondary_link)
 565                 return;
 566
 567         /* VIA has a strange chipset, root port is under a bridge */
 568         if (pci_pcie_type(pdev) == PCI_EXP_TYPE_ROOT_PORT &&
 569             pdev->bus->self)
 570                 return;
 571
 572         down_read(&pci_bus_sem);
 573         if (list_empty(&pdev->subordinate->devices))
 574                 goto out;
 575
 576         mutex_lock(&aspm_lock);
 577         link = alloc_pcie_link_state(pdev);
 578         if (!link)
 579                 goto unlock;
 580         /*
 581          * Setup initial ASPM state. Note that we need to configure
 582          * upstream links also because capable state of them can be
 583          * update through pcie_aspm_cap_init().
 584          */
 585         pcie_aspm_cap_init(link, blacklist);
 586
 587         /* Setup initial Clock PM state */
 588         pcie_clkpm_cap_init(link, blacklist);
 589
 590         /*
 591          * At this stage drivers haven't had an opportunity to change the
 592          * link policy setting. Enabling ASPM on broken hardware can cripple
 593          * it even before the driver has had a chance to disable ASPM, so
 594          * default to a safe level right now. If we're enabling ASPM beyond
 595          * the BIOS's expectation, we'll do so once pci_enable_device() is
 596          * called.
 597          */
 598         if (aspm_policy != POLICY_POWERSAVE) {
 599                 pcie_config_aspm_path(link);
 600                 pcie_set_clkpm(link, policy_to_clkpm_state(link));
 601         }
 602
 603 unlock:
 604         mutex_unlock(&aspm_lock);
 605 out:
 606         up_read(&pci_bus_sem);
 607 }
 608
 609 /* Recheck latencies and update aspm_capable for links under the root */
 610 static void pcie_update_aspm_capable(struct pcie_link_state *root)
 611 {
 612         struct pcie_link_state *link;
 613         BUG_ON(root->parent);
 614         list_for_each_entry(link, &link_list, sibling) {
 615                 if (link->root != root)
 616                         continue;
 617                 link->aspm_capable = link->aspm_support;
 618         }
 619         list_for_each_entry(link, &link_list, sibling) {
 620                 struct pci_dev *child;
 621                 struct pci_bus *linkbus = link->pdev->subordinate;
 622                 if (link->root != root)
 623                         continue;
 624                 list_for_each_entry(child, &linkbus->devices, bus_list) {
 625                         if ((pci_pcie_type(child) != PCI_EXP_TYPE_ENDPOINT) &&
 626                             (pci_pcie_type(child) != PCI_EXP_TYPE_LEG_END))
 627                                 continue;
 628                         pcie_aspm_check_latency(child);
 629                 }
 630         }
 631 }
 632
 633 /* @pdev: the endpoint device */
 634 void pcie_aspm_exit_link_state(struct pci_dev *pdev)
 635 {
 636         struct pci_dev *parent = pdev->bus->self;
 637         struct pcie_link_state *link, *root, *parent_link;
 638
 639         if (!parent || !parent->link_state)
 640                 return;
 641
 642         down_read(&pci_bus_sem);
 643         mutex_lock(&aspm_lock);
 644         /*
 645          * All PCIe functions are in one slot, remove one function will remove
 646          * the whole slot, so just wait until we are the last function left.
 647          */
 648         if (!list_is_last(&pdev->bus_list, &parent->subordinate->devices))
 649                 goto out;
 650
 651         link = parent->link_state;
 652         root = link->root;
 653         parent_link = link->parent;
 654
 655         /* All functions are removed, so just disable ASPM for the link */
 656         pcie_config_aspm_link(link, 0);
 657         list_del(&link->sibling);
 658         list_del(&link->link);
 659         /* Clock PM is for endpoint device */
 660         free_link_state(link);
 661
 662         /* Recheck latencies and configure upstream links */
 663         if (parent_link) {
 664                 pcie_update_aspm_capable(root);
 665                 pcie_config_aspm_path(parent_link);
 666         }
 667 out:
 668         mutex_unlock(&aspm_lock);
 669         up_read(&pci_bus_sem);
 670 }
 671
 672 /* @pdev: the root port or switch downstream port */
 673 void pcie_aspm_pm_state_change(struct pci_dev *pdev)
 674 {
 675         struct pcie_link_state *link = pdev->link_state;
 676
 677         if (aspm_disabled || !link)
 678                 return;
 679         /*
 680          * Devices changed PM state, we should recheck if latency
 681          * meets all functions' requirement
 682          */
 683         down_read(&pci_bus_sem);
 684         mutex_lock(&aspm_lock);
 685         pcie_update_aspm_capable(link->root);
 686         pcie_config_aspm_path(link);
 687         mutex_unlock(&aspm_lock);
 688         up_read(&pci_bus_sem);
 689 }
 690
 691 void pcie_aspm_powersave_config_link(struct pci_dev *pdev)
 692 {
 693         struct pcie_link_state *link = pdev->link_state;
 694
 695         if (aspm_disabled || !link)
 696                 return;
 697
 698         if (aspm_policy != POLICY_POWERSAVE)
 699                 return;
 700
 701         down_read(&pci_bus_sem);
 702         mutex_lock(&aspm_lock);
 703         pcie_config_aspm_path(link);
 704         pcie_set_clkpm(link, policy_to_clkpm_state(link));
 705         mutex_unlock(&aspm_lock);
 706         up_read(&pci_bus_sem);
 707 }
 708
 709 static void __pci_disable_link_state(struct pci_dev *pdev, int state, bool sem)
 710 {
 711         struct pci_dev *parent = pdev->bus->self;
 712         struct pcie_link_state *link;
 713
 714         if (!pci_is_pcie(pdev))
 715                 return;
 716
 717         if (pdev->has_secondary_link)
 718                 parent = pdev;
 719         if (!parent || !parent->link_state)
 720                 return;
 721
 722         /*
 723          * A driver requested that ASPM be disabled on this device, but
 724          * if we don't have permission to manage ASPM (e.g., on ACPI
 725          * systems we have to observe the FADT ACPI_FADT_NO_ASPM bit and
 726          * the _OSC method), we can't honor that request.  Windows has
 727          * a similar mechanism using "PciASPMOptOut", which is also
 728          * ignored in this situation.
 729          */
 730         if (aspm_disabled) {
 731                 dev_warn(&pdev->dev, "can't disable ASPM; OS doesn't have ASPM control\n");
 732                 return;
 733         }
 734
 735         if (sem)
 736                 down_read(&pci_bus_sem);
 737         mutex_lock(&aspm_lock);
 738         link = parent->link_state;
 739         if (state & PCIE_LINK_STATE_L0S)
 740                 link->aspm_disable |= ASPM_STATE_L0S;
 741         if (state & PCIE_LINK_STATE_L1)
 742                 link->aspm_disable |= ASPM_STATE_L1;
 743         pcie_config_aspm_link(link, policy_to_aspm_state(link));
 744
 745         if (state & PCIE_LINK_STATE_CLKPM) {
 746                 link->clkpm_capable = 0;
 747                 pcie_set_clkpm(link, 0);
 748         }
 749         mutex_unlock(&aspm_lock);
 750         if (sem)
 751                 up_read(&pci_bus_sem);
 752 }
 753
 754 void pci_disable_link_state_locked(struct pci_dev *pdev, int state)
 755 {
 756         __pci_disable_link_state(pdev, state, false);
 757 }
 758 EXPORT_SYMBOL(pci_disable_link_state_locked);
 759
 760 /**
 761  * pci_disable_link_state - Disable device's link state, so the link will
 762  * never enter specific states.  Note that if the BIOS didn't grant ASPM
 763  * control to the OS, this does nothing because we can't touch the LNKCTL
 764  * register.
 765  *
 766  * @pdev: PCI device
 767  * @state: ASPM link state to disable
 768  */
 769 void pci_disable_link_state(struct pci_dev *pdev, int state)
 770 {
 771         __pci_disable_link_state(pdev, state, true);
 772 }
 773 EXPORT_SYMBOL(pci_disable_link_state);
 774
 775 static int pcie_aspm_set_policy(const char *val, struct kernel_param *kp)
 776 {
 777         int i;
 778         struct pcie_link_state *link;
 779
 780         if (aspm_disabled)
 781                 return -EPERM;
 782         for (i = 0; i < ARRAY_SIZE(policy_str); i++)
 783                 if (!strncmp(val, policy_str[i], strlen(policy_str[i])))
 784                         break;
 785         if (i >= ARRAY_SIZE(policy_str))
 786                 return -EINVAL;
 787         if (i == aspm_policy)
 788                 return 0;
 789
 790         down_read(&pci_bus_sem);
 791         mutex_lock(&aspm_lock);
 792         aspm_policy = i;
 793         list_for_each_entry(link, &link_list, sibling) {
 794                 pcie_config_aspm_link(link, policy_to_aspm_state(link));
 795                 pcie_set_clkpm(link, policy_to_clkpm_state(link));
 796         }
 797         mutex_unlock(&aspm_lock);
 798         up_read(&pci_bus_sem);
 799         return 0;
 800 }
 801
 802 static int pcie_aspm_get_policy(char *buffer, struct kernel_param *kp)
 803 {
 804         int i, cnt = 0;
 805         for (i = 0; i < ARRAY_SIZE(policy_str); i++)
 806                 if (i == aspm_policy)
 807                         cnt += sprintf(buffer + cnt, "[%s] ", policy_str[i]);
 808                 else
 809                         cnt += sprintf(buffer + cnt, "%s ", policy_str[i]);
 810         cnt += sprintf(buffer + cnt, "\n");
 811         return cnt;
 812 }
 813
 814 module_param_call(policy, pcie_aspm_set_policy, pcie_aspm_get_policy,
 815         NULL, 0644);
 816
 817 #ifdef CONFIG_PCIEASPM_DEBUG
 818 static ssize_t link_state_show(struct device *dev,
 819                 struct device_attribute *attr,
 820                 char *buf)
 821 {
 822         struct pci_dev *pci_device = to_pci_dev(dev);
 823         struct pcie_link_state *link_state = pci_device->link_state;
 824
 825         return sprintf(buf, "%d\n", link_state->aspm_enabled);
 826 }
 827
 828 static ssize_t link_state_store(struct device *dev,
 829                 struct device_attribute *attr,
 830                 const char *buf,
 831                 size_t n)
 832 {
 833         struct pci_dev *pdev = to_pci_dev(dev);
 834         struct pcie_link_state *link, *root = pdev->link_state->root;
 835         u32 val, state = 0;
 836
 837         if (kstrtouint(buf, 10, &val))
 838                 return -EINVAL;
 839
 840         if (aspm_disabled)
 841                 return -EPERM;
 842         if (n < 1 || val > 3)
 843                 return -EINVAL;
 844
 845         /* Convert requested state to ASPM state */
 846         if (val & PCIE_LINK_STATE_L0S)
 847                 state |= ASPM_STATE_L0S;
 848         if (val & PCIE_LINK_STATE_L1)
 849                 state |= ASPM_STATE_L1;
 850
 851         down_read(&pci_bus_sem);
 852         mutex_lock(&aspm_lock);
 853         list_for_each_entry(link, &link_list, sibling) {
 854                 if (link->root != root)
 855                         continue;
 856                 pcie_config_aspm_link(link, state);
 857         }
 858         mutex_unlock(&aspm_lock);
 859         up_read(&pci_bus_sem);
 860         return n;
 861 }
 862
 863 static ssize_t clk_ctl_show(struct device *dev,
 864                 struct device_attribute *attr,
 865                 char *buf)
 866 {
 867         struct pci_dev *pci_device = to_pci_dev(dev);
 868         struct pcie_link_state *link_state = pci_device->link_state;
 869
 870         return sprintf(buf, "%d\n", link_state->clkpm_enabled);
 871 }
 872
 873 static ssize_t clk_ctl_store(struct device *dev,
 874                 struct device_attribute *attr,
 875                 const char *buf,
 876                 size_t n)
 877 {
 878         struct pci_dev *pdev = to_pci_dev(dev);
 879         bool state;
 880
 881         if (strtobool(buf, &state))
 882                 return -EINVAL;
 883
 884         down_read(&pci_bus_sem);
 885         mutex_lock(&aspm_lock);
 886         pcie_set_clkpm_nocheck(pdev->link_state, state);
 887         mutex_unlock(&aspm_lock);
 888         up_read(&pci_bus_sem);
 889
 890         return n;
 891 }
 892
 893 static DEVICE_ATTR(link_state, 0644, link_state_show, link_state_store);
 894 static DEVICE_ATTR(clk_ctl, 0644, clk_ctl_show, clk_ctl_store);
 895
 896 static char power_group[] = "power";
 897 void pcie_aspm_create_sysfs_dev_files(struct pci_dev *pdev)
 898 {
 899         struct pcie_link_state *link_state = pdev->link_state;
 900
 901         if (!link_state)
 902                 return;
 903
 904         if (link_state->aspm_support)
 905                 sysfs_add_file_to_group(&pdev->dev.kobj,
 906                         &dev_attr_link_state.attr, power_group);
 907         if (link_state->clkpm_capable)
 908                 sysfs_add_file_to_group(&pdev->dev.kobj,
 909                         &dev_attr_clk_ctl.attr, power_group);
 910 }
 911
 912 void pcie_aspm_remove_sysfs_dev_files(struct pci_dev *pdev)
 913 {
 914         struct pcie_link_state *link_state = pdev->link_state;
 915
 916         if (!link_state)
 917                 return;
 918
 919         if (link_state->aspm_support)
 920                 sysfs_remove_file_from_group(&pdev->dev.kobj,
 921                         &dev_attr_link_state.attr, power_group);
 922         if (link_state->clkpm_capable)
 923                 sysfs_remove_file_from_group(&pdev->dev.kobj,
 924                         &dev_attr_clk_ctl.attr, power_group);
 925 }
 926 #endif
 927
 928 static int __init pcie_aspm_disable(char *str)
 929 {
 930         if (!strcmp(str, "off")) {
 931                 aspm_policy = POLICY_DEFAULT;
 932                 aspm_disabled = 1;
 933                 aspm_support_enabled = false;
 934                 printk(KERN_INFO "PCIe ASPM is disabled\n");
 935         } else if (!strcmp(str, "force")) {
 936                 aspm_force = 1;
 937                 printk(KERN_INFO "PCIe ASPM is forcibly enabled\n");
 938         }
 939         return 1;
 940 }
 941
 942 __setup("pcie_aspm=", pcie_aspm_disable);
 943
 944 void pcie_no_aspm(void)
 945 {
 946         /*
 947          * Disabling ASPM is intended to prevent the kernel from modifying
 948          * existing hardware state, not to clear existing state. To that end:
 949          * (a) set policy to POLICY_DEFAULT in order to avoid changing state
 950          * (b) prevent userspace from changing policy
 951          */
 952         if (!aspm_force) {
 953                 aspm_policy = POLICY_DEFAULT;
 954                 aspm_disabled = 1;
 955         }
 956 }
 957
 958 bool pcie_aspm_support_enabled(void)
 959 {
 960         return aspm_support_enabled;
 961 }
 962 EXPORT_SYMBOL(pcie_aspm_support_enabled);