drivers/net/wireless/mediatek/mt76/mt7915/mac.h

   1 /* SPDX-License-Identifier: ISC */
   2 /* Copyright (C) 2020 MediaTek Inc. */
   3
   4 #ifndef __MT7915_MAC_H
   5 #define __MT7915_MAC_H
   6
   7 #define MT_CT_PARSE_LEN                 72
   8 #define MT_CT_DMA_BUF_NUM               2
   9
  10 #define MT_RXD0_LENGTH                  GENMASK(15, 0)
  11 #define MT_RXD0_PKT_TYPE                GENMASK(31, 27)
  12
  13 #define MT_RXD0_NORMAL_ETH_TYPE_OFS     GENMASK(22, 16)
  14 #define MT_RXD0_NORMAL_IP_SUM           BIT(23)
  15 #define MT_RXD0_NORMAL_UDP_TCP_SUM      BIT(24)
  16
  17 enum rx_pkt_type {
  18         PKT_TYPE_TXS,
  19         PKT_TYPE_TXRXV,
  20         PKT_TYPE_NORMAL,
  21         PKT_TYPE_RX_DUP_RFB,
  22         PKT_TYPE_RX_TMR,
  23         PKT_TYPE_RETRIEVE,
  24         PKT_TYPE_TXRX_NOTIFY,
  25         PKT_TYPE_RX_EVENT,
  26         PKT_TYPE_RX_FW_MONITOR = 0x0c,
  27         PKT_TYPE_TXRX_NOTIFY_V0 = 0x18,
  28 };
  29
  30 /* RXD DW1 */
  31 #define MT_RXD1_NORMAL_WLAN_IDX         GENMASK(9, 0)
  32 #define MT_RXD1_NORMAL_GROUP_1          BIT(11)
  33 #define MT_RXD1_NORMAL_GROUP_2          BIT(12)
  34 #define MT_RXD1_NORMAL_GROUP_3          BIT(13)
  35 #define MT_RXD1_NORMAL_GROUP_4          BIT(14)
  36 #define MT_RXD1_NORMAL_GROUP_5          BIT(15)
  37 #define MT_RXD1_NORMAL_SEC_MODE         GENMASK(20, 16)
  38 #define MT_RXD1_NORMAL_KEY_ID           GENMASK(22, 21)
  39 #define MT_RXD1_NORMAL_CM               BIT(23)
  40 #define MT_RXD1_NORMAL_CLM              BIT(24)
  41 #define MT_RXD1_NORMAL_ICV_ERR          BIT(25)
  42 #define MT_RXD1_NORMAL_TKIP_MIC_ERR     BIT(26)
  43 #define MT_RXD1_NORMAL_FCS_ERR          BIT(27)
  44 #define MT_RXD1_NORMAL_BAND_IDX         BIT(28)
  45 #define MT_RXD1_NORMAL_SPP_EN           BIT(29)
  46 #define MT_RXD1_NORMAL_ADD_OM           BIT(30)
  47 #define MT_RXD1_NORMAL_SEC_DONE         BIT(31)
  48
  49 /* RXD DW2 */
  50 #define MT_RXD2_NORMAL_BSSID            GENMASK(5, 0)
  51 #define MT_RXD2_NORMAL_CO_ANT           BIT(6)
  52 #define MT_RXD2_NORMAL_BF_CQI           BIT(7)
  53 #define MT_RXD2_NORMAL_MAC_HDR_LEN      GENMASK(12, 8)
  54 #define MT_RXD2_NORMAL_HDR_TRANS        BIT(13)
  55 #define MT_RXD2_NORMAL_HDR_OFFSET       GENMASK(15, 14)
  56 #define MT_RXD2_NORMAL_TID              GENMASK(19, 16)
  57 #define MT_RXD2_NORMAL_MU_BAR           BIT(21)
  58 #define MT_RXD2_NORMAL_SW_BIT           BIT(22)
  59 #define MT_RXD2_NORMAL_AMSDU_ERR        BIT(23)
  60 #define MT_RXD2_NORMAL_MAX_LEN_ERROR    BIT(24)
  61 #define MT_RXD2_NORMAL_HDR_TRANS_ERROR  BIT(25)
  62 #define MT_RXD2_NORMAL_INT_FRAME        BIT(26)
  63 #define MT_RXD2_NORMAL_FRAG             BIT(27)
  64 #define MT_RXD2_NORMAL_NULL_FRAME       BIT(28)
  65 #define MT_RXD2_NORMAL_NDATA            BIT(29)
  66 #define MT_RXD2_NORMAL_NON_AMPDU        BIT(30)
  67 #define MT_RXD2_NORMAL_BF_REPORT        BIT(31)
  68
  69 /* RXD DW3 */
  70 #define MT_RXD3_NORMAL_RXV_SEQ          GENMASK(7, 0)
  71 #define MT_RXD3_NORMAL_CH_FREQ          GENMASK(15, 8)
  72 #define MT_RXD3_NORMAL_ADDR_TYPE        GENMASK(17, 16)
  73 #define MT_RXD3_NORMAL_U2M              BIT(0)
  74 #define MT_RXD3_NORMAL_HTC_VLD          BIT(0)
  75 #define MT_RXD3_NORMAL_TSF_COMPARE_LOSS BIT(19)
  76 #define MT_RXD3_NORMAL_BEACON_MC        BIT(20)
  77 #define MT_RXD3_NORMAL_BEACON_UC        BIT(21)
  78 #define MT_RXD3_NORMAL_AMSDU            BIT(22)
  79 #define MT_RXD3_NORMAL_MESH             BIT(23)
  80 #define MT_RXD3_NORMAL_MHCP             BIT(24)
  81 #define MT_RXD3_NORMAL_NO_INFO_WB       BIT(25)
  82 #define MT_RXD3_NORMAL_DISABLE_RX_HDR_TRANS     BIT(26)
  83 #define MT_RXD3_NORMAL_POWER_SAVE_STAT  BIT(27)
  84 #define MT_RXD3_NORMAL_MORE             BIT(28)
  85 #define MT_RXD3_NORMAL_UNWANT           BIT(29)
  86 #define MT_RXD3_NORMAL_RX_DROP          BIT(30)
  87 #define MT_RXD3_NORMAL_VLAN2ETH         BIT(31)
  88
  89 /* RXD DW4 */
  90 #define MT_RXD4_NORMAL_PAYLOAD_FORMAT   GENMASK(1, 0)
  91 #define MT_RXD4_FIRST_AMSDU_FRAME       GENMASK(1, 0)
  92 #define MT_RXD4_MID_AMSDU_FRAME         BIT(1)
  93 #define MT_RXD4_LAST_AMSDU_FRAME        BIT(0)
  94
  95 #define MT_RXD4_NORMAL_PATTERN_DROP     BIT(9)
  96 #define MT_RXD4_NORMAL_CLS              BIT(10)
  97 #define MT_RXD4_NORMAL_OFLD             GENMASK(12, 11)
  98 #define MT_RXD4_NORMAL_MAGIC_PKT        BIT(13)
  99 #define MT_RXD4_NORMAL_WOL              GENMASK(18, 14)
 100 #define MT_RXD4_NORMAL_CLS_BITMAP       GENMASK(28, 19)
 101 #define MT_RXD3_NORMAL_PF_MODE          BIT(29)
 102 #define MT_RXD3_NORMAL_PF_STS           GENMASK(31, 30)
 103
 104 #define MT_RXV_HDR_BAND_IDX             BIT(24)
 105
 106 /* RXD GROUP4 */
 107 #define MT_RXD6_FRAME_CONTROL           GENMASK(15, 0)
 108 #define MT_RXD6_TA_LO                   GENMASK(31, 16)
 109
 110 #define MT_RXD7_TA_HI                   GENMASK(31, 0)
 111
 112 #define MT_RXD8_SEQ_CTRL                GENMASK(15, 0)
 113 #define MT_RXD8_QOS_CTL                 GENMASK(31, 16)
 114
 115 #define MT_RXD9_HT_CONTROL              GENMASK(31, 0)
 116
 117 /* P-RXV */
 118 #define MT_PRXV_TX_RATE                 GENMASK(6, 0)
 119 #define MT_PRXV_TX_DCM                  BIT(4)
 120 #define MT_PRXV_TX_ER_SU_106T           BIT(5)
 121 #define MT_PRXV_NSTS                    GENMASK(9, 7)
 122 #define MT_PRXV_TXBF                    BIT(10)
 123 #define MT_PRXV_HT_AD_CODE              BIT(11)
 124 #define MT_PRXV_HE_RU_ALLOC_L           GENMASK(31, 28)
 125 #define MT_PRXV_HE_RU_ALLOC_H           GENMASK(3, 0)
 126 #define MT_PRXV_RCPI3                   GENMASK(31, 24)
 127 #define MT_PRXV_RCPI2                   GENMASK(23, 16)
 128 #define MT_PRXV_RCPI1                   GENMASK(15, 8)
 129 #define MT_PRXV_RCPI0                   GENMASK(7, 0)
 130 #define MT_PRXV_HT_SHORT_GI             GENMASK(16, 15)
 131 #define MT_PRXV_HT_STBC                 GENMASK(23, 22)
 132 #define MT_PRXV_TX_MODE                 GENMASK(27, 24)
 133 #define MT_PRXV_FRAME_MODE              GENMASK(14, 12)
 134 #define MT_PRXV_DCM                     BIT(17)
 135 #define MT_PRXV_NUM_RX                  BIT(20, 18)
 136
 137 /* C-RXV */
 138 #define MT_CRXV_HT_STBC                 GENMASK(1, 0)
 139 #define MT_CRXV_TX_MODE                 GENMASK(7, 4)
 140 #define MT_CRXV_FRAME_MODE              GENMASK(10, 8)
 141 #define MT_CRXV_HT_SHORT_GI             GENMASK(14, 13)
 142 #define MT_CRXV_HE_LTF_SIZE             GENMASK(18, 17)
 143 #define MT_CRXV_HE_LDPC_EXT_SYM         BIT(20)
 144 #define MT_CRXV_HE_PE_DISAMBIG          BIT(23)
 145 #define MT_CRXV_HE_NUM_USER             GENMASK(30, 24)
 146 #define MT_CRXV_HE_UPLINK               BIT(31)
 147 #define MT_CRXV_HE_RU0                  GENMASK(7, 0)
 148 #define MT_CRXV_HE_RU1                  GENMASK(15, 8)
 149 #define MT_CRXV_HE_RU2                  GENMASK(23, 16)
 150 #define MT_CRXV_HE_RU3                  GENMASK(31, 24)
 151
 152 #define MT_CRXV_HE_MU_AID               GENMASK(30, 20)
 153
 154 #define MT_CRXV_HE_SR_MASK              GENMASK(11, 8)
 155 #define MT_CRXV_HE_SR1_MASK             GENMASK(16, 12)
 156 #define MT_CRXV_HE_SR2_MASK             GENMASK(20, 17)
 157 #define MT_CRXV_HE_SR3_MASK             GENMASK(24, 21)
 158
 159 #define MT_CRXV_HE_BSS_COLOR            GENMASK(5, 0)
 160 #define MT_CRXV_HE_TXOP_DUR             GENMASK(12, 6)
 161 #define MT_CRXV_HE_BEAM_CHNG            BIT(13)
 162 #define MT_CRXV_HE_DOPPLER              BIT(16)
 163
 164 #define MT_CRXV_SNR             GENMASK(18, 13)
 165 #define MT_CRXV_FOE_LO          GENMASK(31, 19)
 166 #define MT_CRXV_FOE_HI          GENMASK(6, 0)
 167 #define MT_CRXV_FOE_SHIFT       13
 168
 169 enum tx_header_format {
 170         MT_HDR_FORMAT_802_3,
 171         MT_HDR_FORMAT_CMD,
 172         MT_HDR_FORMAT_802_11,
 173         MT_HDR_FORMAT_802_11_EXT,
 174 };
 175
 176 enum tx_pkt_type {
 177         MT_TX_TYPE_CT,
 178         MT_TX_TYPE_SF,
 179         MT_TX_TYPE_CMD,
 180         MT_TX_TYPE_FW,
 181 };
 182
 183 enum tx_port_idx {
 184         MT_TX_PORT_IDX_LMAC,
 185         MT_TX_PORT_IDX_MCU
 186 };
 187
 188 enum tx_mcu_port_q_idx {
 189         MT_TX_MCU_PORT_RX_Q0 = 0x20,
 190         MT_TX_MCU_PORT_RX_Q1,
 191         MT_TX_MCU_PORT_RX_Q2,
 192         MT_TX_MCU_PORT_RX_Q3,
 193         MT_TX_MCU_PORT_RX_FWDL = 0x3e
 194 };
 195
 196 #define MT_CT_INFO_APPLY_TXD            BIT(0)
 197 #define MT_CT_INFO_COPY_HOST_TXD_ALL    BIT(1)
 198 #define MT_CT_INFO_MGMT_FRAME           BIT(2)
 199 #define MT_CT_INFO_NONE_CIPHER_FRAME    BIT(3)
 200 #define MT_CT_INFO_HSR2_TX              BIT(4)
 201 #define MT_CT_INFO_FROM_HOST            BIT(7)
 202
 203 #define MT_TXD_SIZE                     (8 * 4)
 204
 205 #define MT_TXD0_Q_IDX                   GENMASK(31, 25)
 206 #define MT_TXD0_PKT_FMT                 GENMASK(24, 23)
 207 #define MT_TXD0_ETH_TYPE_OFFSET         GENMASK(22, 16)
 208 #define MT_TXD0_TX_BYTES                GENMASK(15, 0)
 209
 210 #define MT_TXD1_LONG_FORMAT             BIT(31)
 211 #define MT_TXD1_TGID                    BIT(30)
 212 #define MT_TXD1_OWN_MAC                 GENMASK(29, 24)
 213 #define MT_TXD1_AMSDU                   BIT(23)
 214 #define MT_TXD1_TID                     GENMASK(22, 20)
 215 #define MT_TXD1_HDR_PAD                 GENMASK(19, 18)
 216 #define MT_TXD1_HDR_FORMAT              GENMASK(17, 16)
 217 #define MT_TXD1_HDR_INFO                GENMASK(15, 11)
 218 #define MT_TXD1_ETH_802_3               BIT(15)
 219 #define MT_TXD1_VTA                     BIT(10)
 220 #define MT_TXD1_WLAN_IDX                GENMASK(9, 0)
 221
 222 #define MT_TXD2_FIX_RATE                BIT(31)
 223 #define MT_TXD2_FIXED_RATE              BIT(30)
 224 #define MT_TXD2_POWER_OFFSET            GENMASK(29, 24)
 225 #define MT_TXD2_MAX_TX_TIME             GENMASK(23, 16)
 226 #define MT_TXD2_FRAG                    GENMASK(15, 14)
 227 #define MT_TXD2_HTC_VLD                 BIT(13)
 228 #define MT_TXD2_DURATION                BIT(12)
 229 #define MT_TXD2_BIP                     BIT(11)
 230 #define MT_TXD2_MULTICAST               BIT(10)
 231 #define MT_TXD2_RTS                     BIT(9)
 232 #define MT_TXD2_SOUNDING                BIT(8)
 233 #define MT_TXD2_NDPA                    BIT(7)
 234 #define MT_TXD2_NDP                     BIT(6)
 235 #define MT_TXD2_FRAME_TYPE              GENMASK(5, 4)
 236 #define MT_TXD2_SUB_TYPE                GENMASK(3, 0)
 237
 238 #define MT_TXD3_SN_VALID                BIT(31)
 239 #define MT_TXD3_PN_VALID                BIT(30)
 240 #define MT_TXD3_SW_POWER_MGMT           BIT(29)
 241 #define MT_TXD3_BA_DISABLE              BIT(28)
 242 #define MT_TXD3_SEQ                     GENMASK(27, 16)
 243 #define MT_TXD3_REM_TX_COUNT            GENMASK(15, 11)
 244 #define MT_TXD3_TX_COUNT                GENMASK(10, 6)
 245 #define MT_TXD3_TIMING_MEASURE          BIT(5)
 246 #define MT_TXD3_DAS                     BIT(4)
 247 #define MT_TXD3_EEOSP                   BIT(3)
 248 #define MT_TXD3_EMRD                    BIT(2)
 249 #define MT_TXD3_PROTECT_FRAME           BIT(1)
 250 #define MT_TXD3_NO_ACK                  BIT(0)
 251
 252 #define MT_TXD4_PN_LOW                  GENMASK(31, 0)
 253
 254 #define MT_TXD5_PN_HIGH                 GENMASK(31, 16)
 255 #define MT_TXD5_MD                      BIT(15)
 256 #define MT_TXD5_ADD_BA                  BIT(14)
 257 #define MT_TXD5_TX_STATUS_HOST          BIT(10)
 258 #define MT_TXD5_TX_STATUS_MCU           BIT(9)
 259 #define MT_TXD5_TX_STATUS_FMT           BIT(8)
 260 #define MT_TXD5_PID                     GENMASK(7, 0)
 261
 262 #define MT_TXD6_TX_IBF                  BIT(31)
 263 #define MT_TXD6_TX_EBF                  BIT(30)
 264 #define MT_TXD6_TX_RATE                 GENMASK(29, 16)
 265 #define MT_TXD6_SGI                     GENMASK(15, 14)
 266 #define MT_TXD6_HELTF                   GENMASK(13, 12)
 267 #define MT_TXD6_LDPC                    BIT(11)
 268 #define MT_TXD6_SPE_ID_IDX              BIT(10)
 269 #define MT_TXD6_ANT_ID                  GENMASK(7, 4)
 270 #define MT_TXD6_DYN_BW                  BIT(3)
 271 #define MT_TXD6_FIXED_BW                BIT(2)
 272 #define MT_TXD6_BW                      GENMASK(1, 0)
 273
 274 #define MT_TXD7_TXD_LEN                 GENMASK(31, 30)
 275 #define MT_TXD7_UDP_TCP_SUM             BIT(29)
 276 #define MT_TXD7_IP_SUM                  BIT(28)
 277
 278 #define MT_TXD7_TYPE                    GENMASK(21, 20)
 279 #define MT_TXD7_SUB_TYPE                GENMASK(19, 16)
 280
 281 #define MT_TXD7_PSE_FID                 GENMASK(27, 16)
 282 #define MT_TXD7_SPE_IDX                 GENMASK(15, 11)
 283 #define MT_TXD7_HW_AMSDU                BIT(10)
 284 #define MT_TXD7_TX_TIME                 GENMASK(9, 0)
 285
 286 #define MT_TX_RATE_STBC                 BIT(13)
 287 #define MT_TX_RATE_NSS                  GENMASK(12, 10)
 288 #define MT_TX_RATE_MODE                 GENMASK(9, 6)
 289 #define MT_TX_RATE_SU_EXT_TONE          BIT(5)
 290 #define MT_TX_RATE_DCM                  BIT(4)
 291 /* VHT/HE only use bits 0-3 */
 292 #define MT_TX_RATE_IDX                  GENMASK(5, 0)
 293
 294 #define MT_TXP_MAX_BUF_NUM              6
 295
 296 struct mt7915_txp {
 297         __le16 flags;
 298         __le16 token;
 299         u8 bss_idx;
 300         __le16 rept_wds_wcid;
 301         u8 nbuf;
 302         __le32 buf[MT_TXP_MAX_BUF_NUM];
 303         __le16 len[MT_TXP_MAX_BUF_NUM];
 304 } __packed __aligned(4);
 305
 306 struct mt7915_tx_free {
 307         __le16 rx_byte_cnt;
 308         __le16 ctrl;
 309         __le32 txd;
 310         __le32 info[];
 311 } __packed __aligned(4);
 312
 313 #define MT_TX_FREE_VER                  GENMASK(18, 16)
 314 #define MT_TX_FREE_MSDU_CNT             GENMASK(9, 0)
 315 #define MT_TX_FREE_MSDU_CNT_V0  GENMASK(6, 0)
 316 #define MT_TX_FREE_WLAN_ID              GENMASK(23, 14)
 317 #define MT_TX_FREE_LATENCY              GENMASK(12, 0)
 318 /* 0: success, others: dropped */
 319 #define MT_TX_FREE_MSDU_ID              GENMASK(30, 16)
 320 #define MT_TX_FREE_PAIR                 BIT(31)
 321 #define MT_TX_FREE_MPDU_HEADER          BIT(30)
 322 #define MT_TX_FREE_MSDU_ID_V3           GENMASK(14, 0)
 323
 324 /* will support this field in further revision */
 325 #define MT_TX_FREE_RATE                 GENMASK(13, 0)
 326
 327 #define MT_TXS0_FIXED_RATE              BIT(31)
 328 #define MT_TXS0_BW                      GENMASK(30, 29)
 329 #define MT_TXS0_TID                     GENMASK(28, 26)
 330 #define MT_TXS0_AMPDU                   BIT(25)
 331 #define MT_TXS0_TXS_FORMAT              GENMASK(24, 23)
 332 #define MT_TXS0_BA_ERROR                BIT(22)
 333 #define MT_TXS0_PS_FLAG                 BIT(21)
 334 #define MT_TXS0_TXOP_TIMEOUT            BIT(20)
 335 #define MT_TXS0_BIP_ERROR               BIT(19)
 336
 337 #define MT_TXS0_QUEUE_TIMEOUT           BIT(18)
 338 #define MT_TXS0_RTS_TIMEOUT             BIT(17)
 339 #define MT_TXS0_ACK_TIMEOUT             BIT(16)
 340 #define MT_TXS0_ACK_ERROR_MASK          GENMASK(18, 16)
 341
 342 #define MT_TXS0_TX_STATUS_HOST          BIT(15)
 343 #define MT_TXS0_TX_STATUS_MCU           BIT(14)
 344 #define MT_TXS0_TX_RATE                 GENMASK(13, 0)
 345
 346 #define MT_TXS1_SEQNO                   GENMASK(31, 20)
 347 #define MT_TXS1_RESP_RATE               GENMASK(19, 16)
 348 #define MT_TXS1_RXV_SEQNO               GENMASK(15, 8)
 349 #define MT_TXS1_TX_POWER_DBM            GENMASK(7, 0)
 350
 351 #define MT_TXS2_BF_STATUS               GENMASK(31, 30)
 352 #define MT_TXS2_LAST_TX_RATE            GENMASK(29, 27)
 353 #define MT_TXS2_SHARED_ANTENNA          BIT(26)
 354 #define MT_TXS2_WCID                    GENMASK(25, 16)
 355 #define MT_TXS2_TX_DELAY                GENMASK(15, 0)
 356
 357 #define MT_TXS3_PID                     GENMASK(31, 24)
 358 #define MT_TXS3_ANT_ID                  GENMASK(23, 0)
 359
 360 #define MT_TXS4_TIMESTAMP               GENMASK(31, 0)
 361
 362 #define MT_TXS5_F0_FINAL_MPDU           BIT(31)
 363 #define MT_TXS5_F0_QOS                  BIT(30)
 364 #define MT_TXS5_F0_TX_COUNT             GENMASK(29, 25)
 365 #define MT_TXS5_F0_FRONT_TIME           GENMASK(24, 0)
 366 #define MT_TXS5_F1_MPDU_TX_COUNT        GENMASK(31, 24)
 367 #define MT_TXS5_F1_MPDU_TX_BYTES        GENMASK(23, 0)
 368
 369 #define MT_TXS6_F0_NOISE_3              GENMASK(31, 24)
 370 #define MT_TXS6_F0_NOISE_2              GENMASK(23, 16)
 371 #define MT_TXS6_F0_NOISE_1              GENMASK(15, 8)
 372 #define MT_TXS6_F0_NOISE_0              GENMASK(7, 0)
 373 #define MT_TXS6_F1_MPDU_FAIL_COUNT      GENMASK(31, 24)
 374 #define MT_TXS6_F1_MPDU_FAIL_BYTES      GENMASK(23, 0)
 375
 376 #define MT_TXS7_F0_RCPI_3               GENMASK(31, 24)
 377 #define MT_TXS7_F0_RCPI_2               GENMASK(23, 16)
 378 #define MT_TXS7_F0_RCPI_1               GENMASK(15, 8)
 379 #define MT_TXS7_F0_RCPI_0               GENMASK(7, 0)
 380 #define MT_TXS7_F1_MPDU_RETRY_COUNT     GENMASK(31, 24)
 381 #define MT_TXS7_F1_MPDU_RETRY_BYTES     GENMASK(23, 0)
 382
 383 struct mt7915_dfs_pulse {
 384         u32 max_width;          /* us */
 385         int max_pwr;            /* dbm */
 386         int min_pwr;            /* dbm */
 387         u32 min_stgr_pri;       /* us */
 388         u32 max_stgr_pri;       /* us */
 389         u32 min_cr_pri;         /* us */
 390         u32 max_cr_pri;         /* us */
 391 };
 392
 393 struct mt7915_dfs_pattern {
 394         u8 enb;
 395         u8 stgr;
 396         u8 min_crpn;
 397         u8 max_crpn;
 398         u8 min_crpr;
 399         u8 min_pw;
 400         u32 min_pri;
 401         u32 max_pri;
 402         u8 max_pw;
 403         u8 min_crbn;
 404         u8 max_crbn;
 405         u8 min_stgpn;
 406         u8 max_stgpn;
 407         u8 min_stgpr;
 408         u8 rsv[2];
 409         u32 min_stgpr_diff;
 410 } __packed;
 411
 412 struct mt7915_dfs_radar_spec {
 413         struct mt7915_dfs_pulse pulse_th;
 414         struct mt7915_dfs_pattern radar_pattern[16];
 415 };
 416
 417 static inline struct mt7915_txp *
 418 mt7915_txwi_to_txp(struct mt76_dev *dev, struct mt76_txwi_cache *t)
 419 {
 420         u8 *txwi;
 421
 422         if (!t)
 423                 return NULL;
 424
 425         txwi = mt76_get_txwi_ptr(dev, t);
 426
 427         return (struct mt7915_txp *)(txwi + MT_TXD_SIZE);
 428 }
 429
 430 #endif