drivers/net/ethernet/stmicro/stmmac/dwmac-meson8b.c

   1 /*
   2  * Amlogic Meson8b and GXBB DWMAC glue layer
   3  *
   4  * Copyright (C) 2016 Martin Blumenstingl <martin.blumenstingl@googlemail.com>
   5  *
   6  * This program is free software; you can redistribute it and/or modify
   7  * it under the terms of the GNU General Public License version 2 as
   8  * published by the Free Software Foundation.
   9  *
  10  * You should have received a copy of the GNU General Public License
  11  * along with this program. If not, see <http://www.gnu.org/licenses/>.
  12  */
  13
  14 #include <linux/clk.h>
  15 #include <linux/clk-provider.h>
  16 #include <linux/device.h>
  17 #include <linux/ethtool.h>
  18 #include <linux/io.h>
  19 #include <linux/ioport.h>
  20 #include <linux/module.h>
  21 #include <linux/of_net.h>
  22 #include <linux/mfd/syscon.h>
  23 #include <linux/platform_device.h>
  24 #include <linux/stmmac.h>
  25
  26 #include "stmmac_platform.h"
  27
  28 #define PRG_ETH0                        0x0
  29
  30 #define PRG_ETH0_RGMII_MODE             BIT(0)
  31
  32 /* mux to choose between fclk_div2 (bit unset) and mpll2 (bit set) */
  33 #define PRG_ETH0_CLK_M250_SEL_MASK      GENMASK(4, 4)
  34
  35 #define PRG_ETH0_TXDLY_SHIFT            5
  36 #define PRG_ETH0_TXDLY_MASK             GENMASK(6, 5)
  37 #define PRG_ETH0_TXDLY_OFF              (0x0 << PRG_ETH0_TXDLY_SHIFT)
  38 #define PRG_ETH0_TXDLY_QUARTER          (0x1 << PRG_ETH0_TXDLY_SHIFT)
  39 #define PRG_ETH0_TXDLY_HALF             (0x2 << PRG_ETH0_TXDLY_SHIFT)
  40 #define PRG_ETH0_TXDLY_THREE_QUARTERS   (0x3 << PRG_ETH0_TXDLY_SHIFT)
  41
  42 /* divider for the result of m250_sel */
  43 #define PRG_ETH0_CLK_M250_DIV_SHIFT     7
  44 #define PRG_ETH0_CLK_M250_DIV_WIDTH     3
  45
  46 /* divides the result of m25_sel by either 5 (bit unset) or 10 (bit set) */
  47 #define PRG_ETH0_CLK_M25_DIV_SHIFT      10
  48 #define PRG_ETH0_CLK_M25_DIV_WIDTH      1
  49
  50 #define PRG_ETH0_INVERTED_RMII_CLK      BIT(11)
  51 #define PRG_ETH0_TX_AND_PHY_REF_CLK     BIT(12)
  52
  53 #define MUX_CLK_NUM_PARENTS             2
  54
  55 struct meson8b_dwmac {
  56         struct platform_device  *pdev;
  57
  58         void __iomem            *regs;
  59
  60         phy_interface_t         phy_mode;
  61
  62         struct clk_mux          m250_mux;
  63         struct clk              *m250_mux_clk;
  64         struct clk              *m250_mux_parent[MUX_CLK_NUM_PARENTS];
  65
  66         struct clk_divider      m250_div;
  67         struct clk              *m250_div_clk;
  68
  69         struct clk_divider      m25_div;
  70         struct clk              *m25_div_clk;
  71 };
  72
  73 static void meson8b_dwmac_mask_bits(struct meson8b_dwmac *dwmac, u32 reg,
  74                                     u32 mask, u32 value)
  75 {
  76         u32 data;
  77
  78         data = readl(dwmac->regs + reg);
  79         data &= ~mask;
  80         data |= (value & mask);
  81
  82         writel(data, dwmac->regs + reg);
  83 }
  84
  85 static int meson8b_init_clk(struct meson8b_dwmac *dwmac)
  86 {
  87         struct clk_init_data init;
  88         int i, ret;
  89         struct device *dev = &dwmac->pdev->dev;
  90         char clk_name[32];
  91         const char *clk_div_parents[1];
  92         const char *mux_parent_names[MUX_CLK_NUM_PARENTS];
  93         static struct clk_div_table clk_25m_div_table[] = {
  94                 { .val = 0, .div = 5 },
  95                 { .val = 1, .div = 10 },
  96                 { /* sentinel */ },
  97         };
  98
  99         /* get the mux parents from DT */
 100         for (i = 0; i < MUX_CLK_NUM_PARENTS; i++) {
 101                 char name[16];
 102
 103                 snprintf(name, sizeof(name), "clkin%d", i);
 104                 dwmac->m250_mux_parent[i] = devm_clk_get(dev, name);
 105                 if (IS_ERR(dwmac->m250_mux_parent[i])) {
 106                         ret = PTR_ERR(dwmac->m250_mux_parent[i]);
 107                         if (ret != -EPROBE_DEFER)
 108                                 dev_err(dev, "Missing clock %s\n", name);
 109                         return ret;
 110                 }
 111
 112                 mux_parent_names[i] =
 113                         __clk_get_name(dwmac->m250_mux_parent[i]);
 114         }
 115
 116         /* create the m250_mux */
 117         snprintf(clk_name, sizeof(clk_name), "%s#m250_sel", dev_name(dev));
 118         init.name = clk_name;
 119         init.ops = &clk_mux_ops;
 120         init.flags = CLK_SET_RATE_PARENT;
 121         init.parent_names = mux_parent_names;
 122         init.num_parents = MUX_CLK_NUM_PARENTS;
 123
 124         dwmac->m250_mux.reg = dwmac->regs + PRG_ETH0;
 125         dwmac->m250_mux.shift = __ffs(PRG_ETH0_CLK_M250_SEL_MASK);
 126         dwmac->m250_mux.mask = PRG_ETH0_CLK_M250_SEL_MASK >>
 127                                dwmac->m250_mux.shift;
 128         dwmac->m250_mux.flags = 0;
 129         dwmac->m250_mux.table = NULL;
 130         dwmac->m250_mux.hw.init = &init;
 131
 132         dwmac->m250_mux_clk = devm_clk_register(dev, &dwmac->m250_mux.hw);
 133         if (WARN_ON(IS_ERR(dwmac->m250_mux_clk)))
 134                 return PTR_ERR(dwmac->m250_mux_clk);
 135
 136         /* create the m250_div */
 137         snprintf(clk_name, sizeof(clk_name), "%s#m250_div", dev_name(dev));
 138         init.name = devm_kstrdup(dev, clk_name, GFP_KERNEL);
 139         init.ops = &clk_divider_ops;
 140         init.flags = CLK_SET_RATE_PARENT;
 141         clk_div_parents[0] = __clk_get_name(dwmac->m250_mux_clk);
 142         init.parent_names = clk_div_parents;
 143         init.num_parents = ARRAY_SIZE(clk_div_parents);
 144
 145         dwmac->m250_div.reg = dwmac->regs + PRG_ETH0;
 146         dwmac->m250_div.shift = PRG_ETH0_CLK_M250_DIV_SHIFT;
 147         dwmac->m250_div.width = PRG_ETH0_CLK_M250_DIV_WIDTH;
 148         dwmac->m250_div.hw.init = &init;
 149         dwmac->m250_div.flags = CLK_DIVIDER_ONE_BASED |
 150                                 CLK_DIVIDER_ALLOW_ZERO |
 151                                 CLK_DIVIDER_ROUND_CLOSEST;
 152
 153         dwmac->m250_div_clk = devm_clk_register(dev, &dwmac->m250_div.hw);
 154         if (WARN_ON(IS_ERR(dwmac->m250_div_clk)))
 155                 return PTR_ERR(dwmac->m250_div_clk);
 156
 157         /* create the m25_div */
 158         snprintf(clk_name, sizeof(clk_name), "%s#m25_div", dev_name(dev));
 159         init.name = devm_kstrdup(dev, clk_name, GFP_KERNEL);
 160         init.ops = &clk_divider_ops;
 161         init.flags = CLK_IS_BASIC | CLK_SET_RATE_PARENT;
 162         clk_div_parents[0] = __clk_get_name(dwmac->m250_div_clk);
 163         init.parent_names = clk_div_parents;
 164         init.num_parents = ARRAY_SIZE(clk_div_parents);
 165
 166         dwmac->m25_div.reg = dwmac->regs + PRG_ETH0;
 167         dwmac->m25_div.shift = PRG_ETH0_CLK_M25_DIV_SHIFT;
 168         dwmac->m25_div.width = PRG_ETH0_CLK_M25_DIV_WIDTH;
 169         dwmac->m25_div.table = clk_25m_div_table;
 170         dwmac->m25_div.hw.init = &init;
 171         dwmac->m25_div.flags = CLK_DIVIDER_ALLOW_ZERO;
 172
 173         dwmac->m25_div_clk = devm_clk_register(dev, &dwmac->m25_div.hw);
 174         if (WARN_ON(IS_ERR(dwmac->m25_div_clk)))
 175                 return PTR_ERR(dwmac->m25_div_clk);
 176
 177         return 0;
 178 }
 179
 180 static int meson8b_init_prg_eth(struct meson8b_dwmac *dwmac)
 181 {
 182         int ret;
 183         unsigned long clk_rate;
 184
 185         switch (dwmac->phy_mode) {
 186         case PHY_INTERFACE_MODE_RGMII:
 187         case PHY_INTERFACE_MODE_RGMII_ID:
 188         case PHY_INTERFACE_MODE_RGMII_RXID:
 189         case PHY_INTERFACE_MODE_RGMII_TXID:
 190                 /* Generate a 25MHz clock for the PHY */
 191                 clk_rate = 25 * 1000 * 1000;
 192
 193                 /* enable RGMII mode */
 194                 meson8b_dwmac_mask_bits(dwmac, PRG_ETH0, PRG_ETH0_RGMII_MODE,
 195                                         PRG_ETH0_RGMII_MODE);
 196
 197                 /* only relevant for RMII mode -> disable in RGMII mode */
 198                 meson8b_dwmac_mask_bits(dwmac, PRG_ETH0,
 199                                         PRG_ETH0_INVERTED_RMII_CLK, 0);
 200
 201                 /* TX clock delay - all known boards use a 1/4 cycle delay */
 202                 meson8b_dwmac_mask_bits(dwmac, PRG_ETH0, PRG_ETH0_TXDLY_MASK,
 203                                         PRG_ETH0_TXDLY_QUARTER);
 204                 break;
 205
 206         case PHY_INTERFACE_MODE_RMII:
 207                 /* Use the rate of the mux clock for the internal RMII PHY */
 208                 clk_rate = clk_get_rate(dwmac->m250_mux_clk);
 209
 210                 /* disable RGMII mode -> enables RMII mode */
 211                 meson8b_dwmac_mask_bits(dwmac, PRG_ETH0, PRG_ETH0_RGMII_MODE,
 212                                         0);
 213
 214                 /* invert internal clk_rmii_i to generate 25/2.5 tx_rx_clk */
 215                 meson8b_dwmac_mask_bits(dwmac, PRG_ETH0,
 216                                         PRG_ETH0_INVERTED_RMII_CLK,
 217                                         PRG_ETH0_INVERTED_RMII_CLK);
 218
 219                 /* TX clock delay cannot be configured in RMII mode */
 220                 meson8b_dwmac_mask_bits(dwmac, PRG_ETH0, PRG_ETH0_TXDLY_MASK,
 221                                         0);
 222
 223                 break;
 224
 225         default:
 226                 dev_err(&dwmac->pdev->dev, "unsupported phy-mode %s\n",
 227                         phy_modes(dwmac->phy_mode));
 228                 return -EINVAL;
 229         }
 230
 231         ret = clk_prepare_enable(dwmac->m25_div_clk);
 232         if (ret) {
 233                 dev_err(&dwmac->pdev->dev, "failed to enable the PHY clock\n");
 234                 return ret;
 235         }
 236
 237         ret = clk_set_rate(dwmac->m25_div_clk, clk_rate);
 238         if (ret) {
 239                 clk_disable_unprepare(dwmac->m25_div_clk);
 240
 241                 dev_err(&dwmac->pdev->dev, "failed to set PHY clock\n");
 242                 return ret;
 243         }
 244
 245         /* enable TX_CLK and PHY_REF_CLK generator */
 246         meson8b_dwmac_mask_bits(dwmac, PRG_ETH0, PRG_ETH0_TX_AND_PHY_REF_CLK,
 247                                 PRG_ETH0_TX_AND_PHY_REF_CLK);
 248
 249         return 0;
 250 }
 251
 252 static int meson8b_dwmac_probe(struct platform_device *pdev)
 253 {
 254         struct plat_stmmacenet_data *plat_dat;
 255         struct stmmac_resources stmmac_res;
 256         struct resource *res;
 257         struct meson8b_dwmac *dwmac;
 258         int ret;
 259
 260         ret = stmmac_get_platform_resources(pdev, &stmmac_res);
 261         if (ret)
 262                 return ret;
 263
 264         plat_dat = stmmac_probe_config_dt(pdev, &stmmac_res.mac);
 265         if (IS_ERR(plat_dat))
 266                 return PTR_ERR(plat_dat);
 267
 268         dwmac = devm_kzalloc(&pdev->dev, sizeof(*dwmac), GFP_KERNEL);
 269         if (!dwmac) {
 270                 ret = -ENOMEM;
 271                 goto err_remove_config_dt;
 272         }
 273
 274         res = platform_get_resource(pdev, IORESOURCE_MEM, 1);
 275         dwmac->regs = devm_ioremap_resource(&pdev->dev, res);
 276         if (IS_ERR(dwmac->regs)) {
 277                 ret = PTR_ERR(dwmac->regs);
 278                 goto err_remove_config_dt;
 279         }
 280
 281         dwmac->pdev = pdev;
 282         dwmac->phy_mode = of_get_phy_mode(pdev->dev.of_node);
 283         if ((int)dwmac->phy_mode < 0) {
 284                 dev_err(&pdev->dev, "missing phy-mode property\n");
 285                 ret = -EINVAL;
 286                 goto err_remove_config_dt;
 287         }
 288
 289         ret = meson8b_init_clk(dwmac);
 290         if (ret)
 291                 goto err_remove_config_dt;
 292
 293         ret = meson8b_init_prg_eth(dwmac);
 294         if (ret)
 295                 goto err_remove_config_dt;
 296
 297         plat_dat->bsp_priv = dwmac;
 298
 299         ret = stmmac_dvr_probe(&pdev->dev, plat_dat, &stmmac_res);
 300         if (ret)
 301                 goto err_clk_disable;
 302
 303         return 0;
 304
 305 err_clk_disable:
 306         clk_disable_unprepare(dwmac->m25_div_clk);
 307 err_remove_config_dt:
 308         stmmac_remove_config_dt(pdev, plat_dat);
 309
 310         return ret;
 311 }
 312
 313 static int meson8b_dwmac_remove(struct platform_device *pdev)
 314 {
 315         struct meson8b_dwmac *dwmac = get_stmmac_bsp_priv(&pdev->dev);
 316
 317         clk_disable_unprepare(dwmac->m25_div_clk);
 318
 319         return stmmac_pltfr_remove(pdev);
 320 }
 321
 322 static const struct of_device_id meson8b_dwmac_match[] = {
 323         { .compatible = "amlogic,meson8b-dwmac" },
 324         { .compatible = "amlogic,meson-gxbb-dwmac" },
 325         { }
 326 };
 327 MODULE_DEVICE_TABLE(of, meson8b_dwmac_match);
 328
 329 static struct platform_driver meson8b_dwmac_driver = {
 330         .probe  = meson8b_dwmac_probe,
 331         .remove = meson8b_dwmac_remove,
 332         .driver = {
 333                 .name           = "meson8b-dwmac",
 334                 .pm             = &stmmac_pltfr_pm_ops,
 335                 .of_match_table = meson8b_dwmac_match,
 336         },
 337 };
 338 module_platform_driver(meson8b_dwmac_driver);
 339
 340 MODULE_AUTHOR("Martin Blumenstingl <martin.blumenstingl@googlemail.com>");
 341 MODULE_DESCRIPTION("Amlogic Meson8b and GXBB DWMAC glue layer");
 342 MODULE_LICENSE("GPL v2");