drivers/net/ethernet/renesas/ravb.h

   1 /* Renesas Ethernet AVB device driver
   2  *
   3  * Copyright (C) 2014-2015 Renesas Electronics Corporation
   4  * Copyright (C) 2015 Renesas Solutions Corp.
   5  * Copyright (C) 2015-2016 Cogent Embedded, Inc. <source@cogentembedded.com>
   6  *
   7  * Based on the SuperH Ethernet driver
   8  *
   9  * This program is free software; you can redistribute it and/or modify it
  10  * under the terms and conditions of the GNU General Public License version 2,
  11  * as published by the Free Software Foundation.
  12  */
  13
  14 #ifndef __RAVB_H__
  15 #define __RAVB_H__
  16
  17 #include <linux/interrupt.h>
  18 #include <linux/io.h>
  19 #include <linux/kernel.h>
  20 #include <linux/mdio-bitbang.h>
  21 #include <linux/netdevice.h>
  22 #include <linux/phy.h>
  23 #include <linux/platform_device.h>
  24 #include <linux/ptp_clock_kernel.h>
  25
  26 #define BE_TX_RING_SIZE 64      /* TX ring size for Best Effort */
  27 #define BE_RX_RING_SIZE 1024    /* RX ring size for Best Effort */
  28 #define NC_TX_RING_SIZE 64      /* TX ring size for Network Control */
  29 #define NC_RX_RING_SIZE 64      /* RX ring size for Network Control */
  30 #define BE_TX_RING_MIN  64
  31 #define BE_RX_RING_MIN  64
  32 #define BE_TX_RING_MAX  1024
  33 #define BE_RX_RING_MAX  2048
  34
  35 #define PKT_BUF_SZ      1538
  36
  37 /* Driver's parameters */
  38 #define RAVB_ALIGN      128
  39
  40 /* Hardware time stamp */
  41 #define RAVB_TXTSTAMP_VALID     0x00000001      /* TX timestamp valid */
  42 #define RAVB_TXTSTAMP_ENABLED   0x00000010      /* Enable TX timestamping */
  43
  44 #define RAVB_RXTSTAMP_VALID     0x00000001      /* RX timestamp valid */
  45 #define RAVB_RXTSTAMP_TYPE      0x00000006      /* RX type mask */
  46 #define RAVB_RXTSTAMP_TYPE_V2_L2_EVENT 0x00000002
  47 #define RAVB_RXTSTAMP_TYPE_ALL  0x00000006
  48 #define RAVB_RXTSTAMP_ENABLED   0x00000010      /* Enable RX timestamping */
  49
  50 enum ravb_reg {
  51         /* AVB-DMAC registers */
  52         CCC     = 0x0000,
  53         DBAT    = 0x0004,
  54         DLR     = 0x0008,
  55         CSR     = 0x000C,
  56         CDAR0   = 0x0010,
  57         CDAR1   = 0x0014,
  58         CDAR2   = 0x0018,
  59         CDAR3   = 0x001C,
  60         CDAR4   = 0x0020,
  61         CDAR5   = 0x0024,
  62         CDAR6   = 0x0028,
  63         CDAR7   = 0x002C,
  64         CDAR8   = 0x0030,
  65         CDAR9   = 0x0034,
  66         CDAR10  = 0x0038,
  67         CDAR11  = 0x003C,
  68         CDAR12  = 0x0040,
  69         CDAR13  = 0x0044,
  70         CDAR14  = 0x0048,
  71         CDAR15  = 0x004C,
  72         CDAR16  = 0x0050,
  73         CDAR17  = 0x0054,
  74         CDAR18  = 0x0058,
  75         CDAR19  = 0x005C,
  76         CDAR20  = 0x0060,
  77         CDAR21  = 0x0064,
  78         ESR     = 0x0088,
  79         RCR     = 0x0090,
  80         RQC0    = 0x0094,
  81         RQC1    = 0x0098,
  82         RQC2    = 0x009C,
  83         RQC3    = 0x00A0,
  84         RQC4    = 0x00A4,
  85         RPC     = 0x00B0,
  86         UFCW    = 0x00BC,
  87         UFCS    = 0x00C0,
  88         UFCV0   = 0x00C4,
  89         UFCV1   = 0x00C8,
  90         UFCV2   = 0x00CC,
  91         UFCV3   = 0x00D0,
  92         UFCV4   = 0x00D4,
  93         UFCD0   = 0x00E0,
  94         UFCD1   = 0x00E4,
  95         UFCD2   = 0x00E8,
  96         UFCD3   = 0x00EC,
  97         UFCD4   = 0x00F0,
  98         SFO     = 0x00FC,
  99         SFP0    = 0x0100,
 100         SFP1    = 0x0104,
 101         SFP2    = 0x0108,
 102         SFP3    = 0x010C,
 103         SFP4    = 0x0110,
 104         SFP5    = 0x0114,
 105         SFP6    = 0x0118,
 106         SFP7    = 0x011C,
 107         SFP8    = 0x0120,
 108         SFP9    = 0x0124,
 109         SFP10   = 0x0128,
 110         SFP11   = 0x012C,
 111         SFP12   = 0x0130,
 112         SFP13   = 0x0134,
 113         SFP14   = 0x0138,
 114         SFP15   = 0x013C,
 115         SFP16   = 0x0140,
 116         SFP17   = 0x0144,
 117         SFP18   = 0x0148,
 118         SFP19   = 0x014C,
 119         SFP20   = 0x0150,
 120         SFP21   = 0x0154,
 121         SFP22   = 0x0158,
 122         SFP23   = 0x015C,
 123         SFP24   = 0x0160,
 124         SFP25   = 0x0164,
 125         SFP26   = 0x0168,
 126         SFP27   = 0x016C,
 127         SFP28   = 0x0170,
 128         SFP29   = 0x0174,
 129         SFP30   = 0x0178,
 130         SFP31   = 0x017C,
 131         SFM0    = 0x01C0,
 132         SFM1    = 0x01C4,
 133         TGC     = 0x0300,
 134         TCCR    = 0x0304,
 135         TSR     = 0x0308,
 136         TFA0    = 0x0310,
 137         TFA1    = 0x0314,
 138         TFA2    = 0x0318,
 139         CIVR0   = 0x0320,
 140         CIVR1   = 0x0324,
 141         CDVR0   = 0x0328,
 142         CDVR1   = 0x032C,
 143         CUL0    = 0x0330,
 144         CUL1    = 0x0334,
 145         CLL0    = 0x0338,
 146         CLL1    = 0x033C,
 147         DIC     = 0x0350,
 148         DIS     = 0x0354,
 149         EIC     = 0x0358,
 150         EIS     = 0x035C,
 151         RIC0    = 0x0360,
 152         RIS0    = 0x0364,
 153         RIC1    = 0x0368,
 154         RIS1    = 0x036C,
 155         RIC2    = 0x0370,
 156         RIS2    = 0x0374,
 157         TIC     = 0x0378,
 158         TIS     = 0x037C,
 159         ISS     = 0x0380,
 160         CIE     = 0x0384,       /* R-Car Gen3 only */
 161         GCCR    = 0x0390,
 162         GMTT    = 0x0394,
 163         GPTC    = 0x0398,
 164         GTI     = 0x039C,
 165         GTO0    = 0x03A0,
 166         GTO1    = 0x03A4,
 167         GTO2    = 0x03A8,
 168         GIC     = 0x03AC,
 169         GIS     = 0x03B0,
 170         GCPT    = 0x03B4,       /* Undocumented? */
 171         GCT0    = 0x03B8,
 172         GCT1    = 0x03BC,
 173         GCT2    = 0x03C0,
 174         GIE     = 0x03CC,       /* R-Car Gen3 only */
 175         GID     = 0x03D0,       /* R-Car Gen3 only */
 176         DIL     = 0x0440,       /* R-Car Gen3 only */
 177         RIE0    = 0x0460,       /* R-Car Gen3 only */
 178         RID0    = 0x0464,       /* R-Car Gen3 only */
 179         RIE2    = 0x0470,       /* R-Car Gen3 only */
 180         RID2    = 0x0474,       /* R-Car Gen3 only */
 181         TIE     = 0x0478,       /* R-Car Gen3 only */
 182         TID     = 0x047c,       /* R-Car Gen3 only */
 183
 184         /* E-MAC registers */
 185         ECMR    = 0x0500,
 186         RFLR    = 0x0508,
 187         ECSR    = 0x0510,
 188         ECSIPR  = 0x0518,
 189         PIR     = 0x0520,
 190         PSR     = 0x0528,
 191         PIPR    = 0x052c,
 192         MPR     = 0x0558,
 193         PFTCR   = 0x055c,
 194         PFRCR   = 0x0560,
 195         GECMR   = 0x05b0,
 196         MAHR    = 0x05c0,
 197         MALR    = 0x05c8,
 198         TROCR   = 0x0700,       /* Undocumented? */
 199         CDCR    = 0x0708,       /* Undocumented? */
 200         LCCR    = 0x0710,       /* Undocumented? */
 201         CEFCR   = 0x0740,
 202         FRECR   = 0x0748,
 203         TSFRCR  = 0x0750,
 204         TLFRCR  = 0x0758,
 205         RFCR    = 0x0760,
 206         CERCR   = 0x0768,       /* Undocumented? */
 207         CEECR   = 0x0770,       /* Undocumented? */
 208         MAFCR   = 0x0778,
 209 };
 210
 211
 212 /* Register bits of the Ethernet AVB */
 213 /* CCC */
 214 enum CCC_BIT {
 215         CCC_OPC         = 0x00000003,
 216         CCC_OPC_RESET   = 0x00000000,
 217         CCC_OPC_CONFIG  = 0x00000001,
 218         CCC_OPC_OPERATION = 0x00000002,
 219         CCC_GAC         = 0x00000080,
 220         CCC_DTSR        = 0x00000100,
 221         CCC_CSEL        = 0x00030000,
 222         CCC_CSEL_HPB    = 0x00010000,
 223         CCC_CSEL_ETH_TX = 0x00020000,
 224         CCC_CSEL_GMII_REF = 0x00030000,
 225         CCC_BOC         = 0x00100000,   /* Undocumented? */
 226         CCC_LBME        = 0x01000000,
 227 };
 228
 229 /* CSR */
 230 enum CSR_BIT {
 231         CSR_OPS         = 0x0000000F,
 232         CSR_OPS_RESET   = 0x00000001,
 233         CSR_OPS_CONFIG  = 0x00000002,
 234         CSR_OPS_OPERATION = 0x00000004,
 235         CSR_OPS_STANDBY = 0x00000008,   /* Undocumented? */
 236         CSR_DTS         = 0x00000100,
 237         CSR_TPO0        = 0x00010000,
 238         CSR_TPO1        = 0x00020000,
 239         CSR_TPO2        = 0x00040000,
 240         CSR_TPO3        = 0x00080000,
 241         CSR_RPO         = 0x00100000,
 242 };
 243
 244 /* ESR */
 245 enum ESR_BIT {
 246         ESR_EQN         = 0x0000001F,
 247         ESR_ET          = 0x00000F00,
 248         ESR_EIL         = 0x00001000,
 249 };
 250
 251 /* RCR */
 252 enum RCR_BIT {
 253         RCR_EFFS        = 0x00000001,
 254         RCR_ENCF        = 0x00000002,
 255         RCR_ESF         = 0x0000000C,
 256         RCR_ETS0        = 0x00000010,
 257         RCR_ETS2        = 0x00000020,
 258         RCR_RFCL        = 0x1FFF0000,
 259 };
 260
 261 /* RQC0/1/2/3/4 */
 262 enum RQC_BIT {
 263         RQC_RSM0        = 0x00000003,
 264         RQC_UFCC0       = 0x00000030,
 265         RQC_RSM1        = 0x00000300,
 266         RQC_UFCC1       = 0x00003000,
 267         RQC_RSM2        = 0x00030000,
 268         RQC_UFCC2       = 0x00300000,
 269         RQC_RSM3        = 0x03000000,
 270         RQC_UFCC3       = 0x30000000,
 271 };
 272
 273 /* RPC */
 274 enum RPC_BIT {
 275         RPC_PCNT        = 0x00000700,
 276         RPC_DCNT        = 0x00FF0000,
 277 };
 278
 279 /* UFCW */
 280 enum UFCW_BIT {
 281         UFCW_WL0        = 0x0000003F,
 282         UFCW_WL1        = 0x00003F00,
 283         UFCW_WL2        = 0x003F0000,
 284         UFCW_WL3        = 0x3F000000,
 285 };
 286
 287 /* UFCS */
 288 enum UFCS_BIT {
 289         UFCS_SL0        = 0x0000003F,
 290         UFCS_SL1        = 0x00003F00,
 291         UFCS_SL2        = 0x003F0000,
 292         UFCS_SL3        = 0x3F000000,
 293 };
 294
 295 /* UFCV0/1/2/3/4 */
 296 enum UFCV_BIT {
 297         UFCV_CV0        = 0x0000003F,
 298         UFCV_CV1        = 0x00003F00,
 299         UFCV_CV2        = 0x003F0000,
 300         UFCV_CV3        = 0x3F000000,
 301 };
 302
 303 /* UFCD0/1/2/3/4 */
 304 enum UFCD_BIT {
 305         UFCD_DV0        = 0x0000003F,
 306         UFCD_DV1        = 0x00003F00,
 307         UFCD_DV2        = 0x003F0000,
 308         UFCD_DV3        = 0x3F000000,
 309 };
 310
 311 /* SFO */
 312 enum SFO_BIT {
 313         SFO_FPB         = 0x0000003F,
 314 };
 315
 316 /* RTC */
 317 enum RTC_BIT {
 318         RTC_MFL0        = 0x00000FFF,
 319         RTC_MFL1        = 0x0FFF0000,
 320 };
 321
 322 /* TGC */
 323 enum TGC_BIT {
 324         TGC_TSM0        = 0x00000001,
 325         TGC_TSM1        = 0x00000002,
 326         TGC_TSM2        = 0x00000004,
 327         TGC_TSM3        = 0x00000008,
 328         TGC_TQP         = 0x00000030,
 329         TGC_TQP_NONAVB  = 0x00000000,
 330         TGC_TQP_AVBMODE1 = 0x00000010,
 331         TGC_TQP_AVBMODE2 = 0x00000030,
 332         TGC_TBD0        = 0x00000300,
 333         TGC_TBD1        = 0x00003000,
 334         TGC_TBD2        = 0x00030000,
 335         TGC_TBD3        = 0x00300000,
 336 };
 337
 338 /* TCCR */
 339 enum TCCR_BIT {
 340         TCCR_TSRQ0      = 0x00000001,
 341         TCCR_TSRQ1      = 0x00000002,
 342         TCCR_TSRQ2      = 0x00000004,
 343         TCCR_TSRQ3      = 0x00000008,
 344         TCCR_TFEN       = 0x00000100,
 345         TCCR_TFR        = 0x00000200,
 346 };
 347
 348 /* TSR */
 349 enum TSR_BIT {
 350         TSR_CCS0        = 0x00000003,
 351         TSR_CCS1        = 0x0000000C,
 352         TSR_TFFL        = 0x00000700,
 353 };
 354
 355 /* TFA2 */
 356 enum TFA2_BIT {
 357         TFA2_TSV        = 0x0000FFFF,
 358         TFA2_TST        = 0x03FF0000,
 359 };
 360
 361 /* DIC */
 362 enum DIC_BIT {
 363         DIC_DPE1        = 0x00000002,
 364         DIC_DPE2        = 0x00000004,
 365         DIC_DPE3        = 0x00000008,
 366         DIC_DPE4        = 0x00000010,
 367         DIC_DPE5        = 0x00000020,
 368         DIC_DPE6        = 0x00000040,
 369         DIC_DPE7        = 0x00000080,
 370         DIC_DPE8        = 0x00000100,
 371         DIC_DPE9        = 0x00000200,
 372         DIC_DPE10       = 0x00000400,
 373         DIC_DPE11       = 0x00000800,
 374         DIC_DPE12       = 0x00001000,
 375         DIC_DPE13       = 0x00002000,
 376         DIC_DPE14       = 0x00004000,
 377         DIC_DPE15       = 0x00008000,
 378 };
 379
 380 /* DIS */
 381 enum DIS_BIT {
 382         DIS_DPF1        = 0x00000002,
 383         DIS_DPF2        = 0x00000004,
 384         DIS_DPF3        = 0x00000008,
 385         DIS_DPF4        = 0x00000010,
 386         DIS_DPF5        = 0x00000020,
 387         DIS_DPF6        = 0x00000040,
 388         DIS_DPF7        = 0x00000080,
 389         DIS_DPF8        = 0x00000100,
 390         DIS_DPF9        = 0x00000200,
 391         DIS_DPF10       = 0x00000400,
 392         DIS_DPF11       = 0x00000800,
 393         DIS_DPF12       = 0x00001000,
 394         DIS_DPF13       = 0x00002000,
 395         DIS_DPF14       = 0x00004000,
 396         DIS_DPF15       = 0x00008000,
 397 };
 398
 399 /* EIC */
 400 enum EIC_BIT {
 401         EIC_MREE        = 0x00000001,
 402         EIC_MTEE        = 0x00000002,
 403         EIC_QEE         = 0x00000004,
 404         EIC_SEE         = 0x00000008,
 405         EIC_CLLE0       = 0x00000010,
 406         EIC_CLLE1       = 0x00000020,
 407         EIC_CULE0       = 0x00000040,
 408         EIC_CULE1       = 0x00000080,
 409         EIC_TFFE        = 0x00000100,
 410 };
 411
 412 /* EIS */
 413 enum EIS_BIT {
 414         EIS_MREF        = 0x00000001,
 415         EIS_MTEF        = 0x00000002,
 416         EIS_QEF         = 0x00000004,
 417         EIS_SEF         = 0x00000008,
 418         EIS_CLLF0       = 0x00000010,
 419         EIS_CLLF1       = 0x00000020,
 420         EIS_CULF0       = 0x00000040,
 421         EIS_CULF1       = 0x00000080,
 422         EIS_TFFF        = 0x00000100,
 423         EIS_QFS         = 0x00010000,
 424         EIS_RESERVED    = (GENMASK(31, 17) | GENMASK(15, 11)),
 425 };
 426
 427 /* RIC0 */
 428 enum RIC0_BIT {
 429         RIC0_FRE0       = 0x00000001,
 430         RIC0_FRE1       = 0x00000002,
 431         RIC0_FRE2       = 0x00000004,
 432         RIC0_FRE3       = 0x00000008,
 433         RIC0_FRE4       = 0x00000010,
 434         RIC0_FRE5       = 0x00000020,
 435         RIC0_FRE6       = 0x00000040,
 436         RIC0_FRE7       = 0x00000080,
 437         RIC0_FRE8       = 0x00000100,
 438         RIC0_FRE9       = 0x00000200,
 439         RIC0_FRE10      = 0x00000400,
 440         RIC0_FRE11      = 0x00000800,
 441         RIC0_FRE12      = 0x00001000,
 442         RIC0_FRE13      = 0x00002000,
 443         RIC0_FRE14      = 0x00004000,
 444         RIC0_FRE15      = 0x00008000,
 445         RIC0_FRE16      = 0x00010000,
 446         RIC0_FRE17      = 0x00020000,
 447 };
 448
 449 /* RIC0 */
 450 enum RIS0_BIT {
 451         RIS0_FRF0       = 0x00000001,
 452         RIS0_FRF1       = 0x00000002,
 453         RIS0_FRF2       = 0x00000004,
 454         RIS0_FRF3       = 0x00000008,
 455         RIS0_FRF4       = 0x00000010,
 456         RIS0_FRF5       = 0x00000020,
 457         RIS0_FRF6       = 0x00000040,
 458         RIS0_FRF7       = 0x00000080,
 459         RIS0_FRF8       = 0x00000100,
 460         RIS0_FRF9       = 0x00000200,
 461         RIS0_FRF10      = 0x00000400,
 462         RIS0_FRF11      = 0x00000800,
 463         RIS0_FRF12      = 0x00001000,
 464         RIS0_FRF13      = 0x00002000,
 465         RIS0_FRF14      = 0x00004000,
 466         RIS0_FRF15      = 0x00008000,
 467         RIS0_FRF16      = 0x00010000,
 468         RIS0_FRF17      = 0x00020000,
 469         RIS0_RESERVED   = GENMASK(31, 18),
 470 };
 471
 472 /* RIC1 */
 473 enum RIC1_BIT {
 474         RIC1_RFWE       = 0x80000000,
 475 };
 476
 477 /* RIS1 */
 478 enum RIS1_BIT {
 479         RIS1_RFWF       = 0x80000000,
 480 };
 481
 482 /* RIC2 */
 483 enum RIC2_BIT {
 484         RIC2_QFE0       = 0x00000001,
 485         RIC2_QFE1       = 0x00000002,
 486         RIC2_QFE2       = 0x00000004,
 487         RIC2_QFE3       = 0x00000008,
 488         RIC2_QFE4       = 0x00000010,
 489         RIC2_QFE5       = 0x00000020,
 490         RIC2_QFE6       = 0x00000040,
 491         RIC2_QFE7       = 0x00000080,
 492         RIC2_QFE8       = 0x00000100,
 493         RIC2_QFE9       = 0x00000200,
 494         RIC2_QFE10      = 0x00000400,
 495         RIC2_QFE11      = 0x00000800,
 496         RIC2_QFE12      = 0x00001000,
 497         RIC2_QFE13      = 0x00002000,
 498         RIC2_QFE14      = 0x00004000,
 499         RIC2_QFE15      = 0x00008000,
 500         RIC2_QFE16      = 0x00010000,
 501         RIC2_QFE17      = 0x00020000,
 502         RIC2_RFFE       = 0x80000000,
 503 };
 504
 505 /* RIS2 */
 506 enum RIS2_BIT {
 507         RIS2_QFF0       = 0x00000001,
 508         RIS2_QFF1       = 0x00000002,
 509         RIS2_QFF2       = 0x00000004,
 510         RIS2_QFF3       = 0x00000008,
 511         RIS2_QFF4       = 0x00000010,
 512         RIS2_QFF5       = 0x00000020,
 513         RIS2_QFF6       = 0x00000040,
 514         RIS2_QFF7       = 0x00000080,
 515         RIS2_QFF8       = 0x00000100,
 516         RIS2_QFF9       = 0x00000200,
 517         RIS2_QFF10      = 0x00000400,
 518         RIS2_QFF11      = 0x00000800,
 519         RIS2_QFF12      = 0x00001000,
 520         RIS2_QFF13      = 0x00002000,
 521         RIS2_QFF14      = 0x00004000,
 522         RIS2_QFF15      = 0x00008000,
 523         RIS2_QFF16      = 0x00010000,
 524         RIS2_QFF17      = 0x00020000,
 525         RIS2_RFFF       = 0x80000000,
 526         RIS2_RESERVED   = GENMASK(30, 18),
 527 };
 528
 529 /* TIC */
 530 enum TIC_BIT {
 531         TIC_FTE0        = 0x00000001,   /* Undocumented? */
 532         TIC_FTE1        = 0x00000002,   /* Undocumented? */
 533         TIC_TFUE        = 0x00000100,
 534         TIC_TFWE        = 0x00000200,
 535 };
 536
 537 /* TIS */
 538 enum TIS_BIT {
 539         TIS_FTF0        = 0x00000001,   /* Undocumented? */
 540         TIS_FTF1        = 0x00000002,   /* Undocumented? */
 541         TIS_TFUF        = 0x00000100,
 542         TIS_TFWF        = 0x00000200,
 543         TIS_RESERVED    = (GENMASK(31, 20) | GENMASK(15, 12) | GENMASK(7, 4))
 544 };
 545
 546 /* ISS */
 547 enum ISS_BIT {
 548         ISS_FRS         = 0x00000001,   /* Undocumented? */
 549         ISS_FTS         = 0x00000004,   /* Undocumented? */
 550         ISS_ES          = 0x00000040,
 551         ISS_MS          = 0x00000080,
 552         ISS_TFUS        = 0x00000100,
 553         ISS_TFWS        = 0x00000200,
 554         ISS_RFWS        = 0x00001000,
 555         ISS_CGIS        = 0x00002000,
 556         ISS_DPS1        = 0x00020000,
 557         ISS_DPS2        = 0x00040000,
 558         ISS_DPS3        = 0x00080000,
 559         ISS_DPS4        = 0x00100000,
 560         ISS_DPS5        = 0x00200000,
 561         ISS_DPS6        = 0x00400000,
 562         ISS_DPS7        = 0x00800000,
 563         ISS_DPS8        = 0x01000000,
 564         ISS_DPS9        = 0x02000000,
 565         ISS_DPS10       = 0x04000000,
 566         ISS_DPS11       = 0x08000000,
 567         ISS_DPS12       = 0x10000000,
 568         ISS_DPS13       = 0x20000000,
 569         ISS_DPS14       = 0x40000000,
 570         ISS_DPS15       = 0x80000000,
 571 };
 572
 573 /* CIE (R-Car Gen3 only) */
 574 enum CIE_BIT {
 575         CIE_CRIE        = 0x00000001,
 576         CIE_CTIE        = 0x00000100,
 577         CIE_RQFM        = 0x00010000,
 578         CIE_CL0M        = 0x00020000,
 579         CIE_RFWL        = 0x00040000,
 580         CIE_RFFL        = 0x00080000,
 581 };
 582
 583 /* GCCR */
 584 enum GCCR_BIT {
 585         GCCR_TCR        = 0x00000003,
 586         GCCR_TCR_NOREQ  = 0x00000000, /* No request */
 587         GCCR_TCR_RESET  = 0x00000001, /* gPTP/AVTP presentation timer reset */
 588         GCCR_TCR_CAPTURE = 0x00000003, /* Capture value set in GCCR.TCSS */
 589         GCCR_LTO        = 0x00000004,
 590         GCCR_LTI        = 0x00000008,
 591         GCCR_LPTC       = 0x00000010,
 592         GCCR_LMTT       = 0x00000020,
 593         GCCR_TCSS       = 0x00000300,
 594         GCCR_TCSS_GPTP  = 0x00000000,   /* gPTP timer value */
 595         GCCR_TCSS_ADJGPTP = 0x00000100, /* Adjusted gPTP timer value */
 596         GCCR_TCSS_AVTP  = 0x00000200,   /* AVTP presentation time value */
 597 };
 598
 599 /* GTI */
 600 enum GTI_BIT {
 601         GTI_TIV         = 0x0FFFFFFF,
 602 };
 603
 604 #define GTI_TIV_MAX     GTI_TIV
 605 #define GTI_TIV_MIN     0x20
 606
 607 /* GIC */
 608 enum GIC_BIT {
 609         GIC_PTCE        = 0x00000001,   /* Undocumented? */
 610         GIC_PTME        = 0x00000004,
 611 };
 612
 613 /* GIS */
 614 enum GIS_BIT {
 615         GIS_PTCF        = 0x00000001,   /* Undocumented? */
 616         GIS_PTMF        = 0x00000004,
 617         GIS_RESERVED    = GENMASK(15, 10),
 618 };
 619
 620 /* GIE (R-Car Gen3 only) */
 621 enum GIE_BIT {
 622         GIE_PTCS        = 0x00000001,
 623         GIE_PTOS        = 0x00000002,
 624         GIE_PTMS0       = 0x00000004,
 625         GIE_PTMS1       = 0x00000008,
 626         GIE_PTMS2       = 0x00000010,
 627         GIE_PTMS3       = 0x00000020,
 628         GIE_PTMS4       = 0x00000040,
 629         GIE_PTMS5       = 0x00000080,
 630         GIE_PTMS6       = 0x00000100,
 631         GIE_PTMS7       = 0x00000200,
 632         GIE_ATCS0       = 0x00010000,
 633         GIE_ATCS1       = 0x00020000,
 634         GIE_ATCS2       = 0x00040000,
 635         GIE_ATCS3       = 0x00080000,
 636         GIE_ATCS4       = 0x00100000,
 637         GIE_ATCS5       = 0x00200000,
 638         GIE_ATCS6       = 0x00400000,
 639         GIE_ATCS7       = 0x00800000,
 640         GIE_ATCS8       = 0x01000000,
 641         GIE_ATCS9       = 0x02000000,
 642         GIE_ATCS10      = 0x04000000,
 643         GIE_ATCS11      = 0x08000000,
 644         GIE_ATCS12      = 0x10000000,
 645         GIE_ATCS13      = 0x20000000,
 646         GIE_ATCS14      = 0x40000000,
 647         GIE_ATCS15      = 0x80000000,
 648 };
 649
 650 /* GID (R-Car Gen3 only) */
 651 enum GID_BIT {
 652         GID_PTCD        = 0x00000001,
 653         GID_PTOD        = 0x00000002,
 654         GID_PTMD0       = 0x00000004,
 655         GID_PTMD1       = 0x00000008,
 656         GID_PTMD2       = 0x00000010,
 657         GID_PTMD3       = 0x00000020,
 658         GID_PTMD4       = 0x00000040,
 659         GID_PTMD5       = 0x00000080,
 660         GID_PTMD6       = 0x00000100,
 661         GID_PTMD7       = 0x00000200,
 662         GID_ATCD0       = 0x00010000,
 663         GID_ATCD1       = 0x00020000,
 664         GID_ATCD2       = 0x00040000,
 665         GID_ATCD3       = 0x00080000,
 666         GID_ATCD4       = 0x00100000,
 667         GID_ATCD5       = 0x00200000,
 668         GID_ATCD6       = 0x00400000,
 669         GID_ATCD7       = 0x00800000,
 670         GID_ATCD8       = 0x01000000,
 671         GID_ATCD9       = 0x02000000,
 672         GID_ATCD10      = 0x04000000,
 673         GID_ATCD11      = 0x08000000,
 674         GID_ATCD12      = 0x10000000,
 675         GID_ATCD13      = 0x20000000,
 676         GID_ATCD14      = 0x40000000,
 677         GID_ATCD15      = 0x80000000,
 678 };
 679
 680 /* RIE0 (R-Car Gen3 only) */
 681 enum RIE0_BIT {
 682         RIE0_FRS0       = 0x00000001,
 683         RIE0_FRS1       = 0x00000002,
 684         RIE0_FRS2       = 0x00000004,
 685         RIE0_FRS3       = 0x00000008,
 686         RIE0_FRS4       = 0x00000010,
 687         RIE0_FRS5       = 0x00000020,
 688         RIE0_FRS6       = 0x00000040,
 689         RIE0_FRS7       = 0x00000080,
 690         RIE0_FRS8       = 0x00000100,
 691         RIE0_FRS9       = 0x00000200,
 692         RIE0_FRS10      = 0x00000400,
 693         RIE0_FRS11      = 0x00000800,
 694         RIE0_FRS12      = 0x00001000,
 695         RIE0_FRS13      = 0x00002000,
 696         RIE0_FRS14      = 0x00004000,
 697         RIE0_FRS15      = 0x00008000,
 698         RIE0_FRS16      = 0x00010000,
 699         RIE0_FRS17      = 0x00020000,
 700 };
 701
 702 /* RID0 (R-Car Gen3 only) */
 703 enum RID0_BIT {
 704         RID0_FRD0       = 0x00000001,
 705         RID0_FRD1       = 0x00000002,
 706         RID0_FRD2       = 0x00000004,
 707         RID0_FRD3       = 0x00000008,
 708         RID0_FRD4       = 0x00000010,
 709         RID0_FRD5       = 0x00000020,
 710         RID0_FRD6       = 0x00000040,
 711         RID0_FRD7       = 0x00000080,
 712         RID0_FRD8       = 0x00000100,
 713         RID0_FRD9       = 0x00000200,
 714         RID0_FRD10      = 0x00000400,
 715         RID0_FRD11      = 0x00000800,
 716         RID0_FRD12      = 0x00001000,
 717         RID0_FRD13      = 0x00002000,
 718         RID0_FRD14      = 0x00004000,
 719         RID0_FRD15      = 0x00008000,
 720         RID0_FRD16      = 0x00010000,
 721         RID0_FRD17      = 0x00020000,
 722 };
 723
 724 /* RIE2 (R-Car Gen3 only) */
 725 enum RIE2_BIT {
 726         RIE2_QFS0       = 0x00000001,
 727         RIE2_QFS1       = 0x00000002,
 728         RIE2_QFS2       = 0x00000004,
 729         RIE2_QFS3       = 0x00000008,
 730         RIE2_QFS4       = 0x00000010,
 731         RIE2_QFS5       = 0x00000020,
 732         RIE2_QFS6       = 0x00000040,
 733         RIE2_QFS7       = 0x00000080,
 734         RIE2_QFS8       = 0x00000100,
 735         RIE2_QFS9       = 0x00000200,
 736         RIE2_QFS10      = 0x00000400,
 737         RIE2_QFS11      = 0x00000800,
 738         RIE2_QFS12      = 0x00001000,
 739         RIE2_QFS13      = 0x00002000,
 740         RIE2_QFS14      = 0x00004000,
 741         RIE2_QFS15      = 0x00008000,
 742         RIE2_QFS16      = 0x00010000,
 743         RIE2_QFS17      = 0x00020000,
 744         RIE2_RFFS       = 0x80000000,
 745 };
 746
 747 /* RID2 (R-Car Gen3 only) */
 748 enum RID2_BIT {
 749         RID2_QFD0       = 0x00000001,
 750         RID2_QFD1       = 0x00000002,
 751         RID2_QFD2       = 0x00000004,
 752         RID2_QFD3       = 0x00000008,
 753         RID2_QFD4       = 0x00000010,
 754         RID2_QFD5       = 0x00000020,
 755         RID2_QFD6       = 0x00000040,
 756         RID2_QFD7       = 0x00000080,
 757         RID2_QFD8       = 0x00000100,
 758         RID2_QFD9       = 0x00000200,
 759         RID2_QFD10      = 0x00000400,
 760         RID2_QFD11      = 0x00000800,
 761         RID2_QFD12      = 0x00001000,
 762         RID2_QFD13      = 0x00002000,
 763         RID2_QFD14      = 0x00004000,
 764         RID2_QFD15      = 0x00008000,
 765         RID2_QFD16      = 0x00010000,
 766         RID2_QFD17      = 0x00020000,
 767         RID2_RFFD       = 0x80000000,
 768 };
 769
 770 /* TIE (R-Car Gen3 only) */
 771 enum TIE_BIT {
 772         TIE_FTS0        = 0x00000001,
 773         TIE_FTS1        = 0x00000002,
 774         TIE_FTS2        = 0x00000004,
 775         TIE_FTS3        = 0x00000008,
 776         TIE_TFUS        = 0x00000100,
 777         TIE_TFWS        = 0x00000200,
 778         TIE_MFUS        = 0x00000400,
 779         TIE_MFWS        = 0x00000800,
 780         TIE_TDPS0       = 0x00010000,
 781         TIE_TDPS1       = 0x00020000,
 782         TIE_TDPS2       = 0x00040000,
 783         TIE_TDPS3       = 0x00080000,
 784 };
 785
 786 /* TID (R-Car Gen3 only) */
 787 enum TID_BIT {
 788         TID_FTD0        = 0x00000001,
 789         TID_FTD1        = 0x00000002,
 790         TID_FTD2        = 0x00000004,
 791         TID_FTD3        = 0x00000008,
 792         TID_TFUD        = 0x00000100,
 793         TID_TFWD        = 0x00000200,
 794         TID_MFUD        = 0x00000400,
 795         TID_MFWD        = 0x00000800,
 796         TID_TDPD0       = 0x00010000,
 797         TID_TDPD1       = 0x00020000,
 798         TID_TDPD2       = 0x00040000,
 799         TID_TDPD3       = 0x00080000,
 800 };
 801
 802 /* ECMR */
 803 enum ECMR_BIT {
 804         ECMR_PRM        = 0x00000001,
 805         ECMR_DM         = 0x00000002,
 806         ECMR_TE         = 0x00000020,
 807         ECMR_RE         = 0x00000040,
 808         ECMR_MPDE       = 0x00000200,
 809         ECMR_TXF        = 0x00010000,   /* Undocumented? */
 810         ECMR_RXF        = 0x00020000,
 811         ECMR_PFR        = 0x00040000,
 812         ECMR_ZPF        = 0x00080000,   /* Undocumented? */
 813         ECMR_RZPF       = 0x00100000,
 814         ECMR_DPAD       = 0x00200000,
 815         ECMR_RCSC       = 0x00800000,
 816         ECMR_TRCCM      = 0x04000000,
 817 };
 818
 819 /* ECSR */
 820 enum ECSR_BIT {
 821         ECSR_ICD        = 0x00000001,
 822         ECSR_MPD        = 0x00000002,
 823         ECSR_LCHNG      = 0x00000004,
 824         ECSR_PHYI       = 0x00000008,
 825 };
 826
 827 /* ECSIPR */
 828 enum ECSIPR_BIT {
 829         ECSIPR_ICDIP    = 0x00000001,
 830         ECSIPR_MPDIP    = 0x00000002,
 831         ECSIPR_LCHNGIP  = 0x00000004,   /* Undocumented? */
 832 };
 833
 834 /* PIR */
 835 enum PIR_BIT {
 836         PIR_MDC         = 0x00000001,
 837         PIR_MMD         = 0x00000002,
 838         PIR_MDO         = 0x00000004,
 839         PIR_MDI         = 0x00000008,
 840 };
 841
 842 /* PSR */
 843 enum PSR_BIT {
 844         PSR_LMON        = 0x00000001,
 845 };
 846
 847 /* PIPR */
 848 enum PIPR_BIT {
 849         PIPR_PHYIP      = 0x00000001,
 850 };
 851
 852 /* MPR */
 853 enum MPR_BIT {
 854         MPR_MP          = 0x0000ffff,
 855 };
 856
 857 /* GECMR */
 858 enum GECMR_BIT {
 859         GECMR_SPEED     = 0x00000001,
 860         GECMR_SPEED_100 = 0x00000000,
 861         GECMR_SPEED_1000 = 0x00000001,
 862 };
 863
 864 /* The Ethernet AVB descriptor definitions. */
 865 struct ravb_desc {
 866         __le16 ds;              /* Descriptor size */
 867         u8 cc;          /* Content control MSBs (reserved) */
 868         u8 die_dt;      /* Descriptor interrupt enable and type */
 869         __le32 dptr;    /* Descriptor pointer */
 870 };
 871
 872 #define DPTR_ALIGN      4       /* Required descriptor pointer alignment */
 873
 874 enum DIE_DT {
 875         /* Frame data */
 876         DT_FMID         = 0x40,
 877         DT_FSTART       = 0x50,
 878         DT_FEND         = 0x60,
 879         DT_FSINGLE      = 0x70,
 880         /* Chain control */
 881         DT_LINK         = 0x80,
 882         DT_LINKFIX      = 0x90,
 883         DT_EOS          = 0xa0,
 884         /* HW/SW arbitration */
 885         DT_FEMPTY       = 0xc0,
 886         DT_FEMPTY_IS    = 0xd0,
 887         DT_FEMPTY_IC    = 0xe0,
 888         DT_FEMPTY_ND    = 0xf0,
 889         DT_LEMPTY       = 0x20,
 890         DT_EEMPTY       = 0x30,
 891 };
 892
 893 struct ravb_rx_desc {
 894         __le16 ds_cc;   /* Descriptor size and content control LSBs */
 895         u8 msc;         /* MAC status code */
 896         u8 die_dt;      /* Descriptor interrupt enable and type */
 897         __le32 dptr;    /* Descpriptor pointer */
 898 };
 899
 900 struct ravb_ex_rx_desc {
 901         __le16 ds_cc;   /* Descriptor size and content control lower bits */
 902         u8 msc;         /* MAC status code */
 903         u8 die_dt;      /* Descriptor interrupt enable and type */
 904         __le32 dptr;    /* Descpriptor pointer */
 905         __le32 ts_n;    /* Timestampe nsec */
 906         __le32 ts_sl;   /* Timestamp low */
 907         __le16 ts_sh;   /* Timestamp high */
 908         __le16 res;     /* Reserved bits */
 909 };
 910
 911 enum RX_DS_CC_BIT {
 912         RX_DS           = 0x0fff, /* Data size */
 913         RX_TR           = 0x1000, /* Truncation indication */
 914         RX_EI           = 0x2000, /* Error indication */
 915         RX_PS           = 0xc000, /* Padding selection */
 916 };
 917
 918 /* E-MAC status code */
 919 enum MSC_BIT {
 920         MSC_CRC         = 0x01, /* Frame CRC error */
 921         MSC_RFE         = 0x02, /* Frame reception error (flagged by PHY) */
 922         MSC_RTSF        = 0x04, /* Frame length error (frame too short) */
 923         MSC_RTLF        = 0x08, /* Frame length error (frame too long) */
 924         MSC_FRE         = 0x10, /* Fraction error (not a multiple of 8 bits) */
 925         MSC_CRL         = 0x20, /* Carrier lost */
 926         MSC_CEEF        = 0x40, /* Carrier extension error */
 927         MSC_MC          = 0x80, /* Multicast frame reception */
 928 };
 929
 930 struct ravb_tx_desc {
 931         __le16 ds_tagl; /* Descriptor size and frame tag LSBs */
 932         u8 tagh_tsr;    /* Frame tag MSBs and timestamp storage request bit */
 933         u8 die_dt;      /* Descriptor interrupt enable and type */
 934         __le32 dptr;    /* Descpriptor pointer */
 935 };
 936
 937 enum TX_DS_TAGL_BIT {
 938         TX_DS           = 0x0fff, /* Data size */
 939         TX_TAGL         = 0xf000, /* Frame tag LSBs */
 940 };
 941
 942 enum TX_TAGH_TSR_BIT {
 943         TX_TAGH         = 0x3f, /* Frame tag MSBs */
 944         TX_TSR          = 0x40, /* Timestamp storage request */
 945 };
 946 enum RAVB_QUEUE {
 947         RAVB_BE = 0,    /* Best Effort Queue */
 948         RAVB_NC,        /* Network Control Queue */
 949 };
 950
 951 #define DBAT_ENTRY_NUM  22
 952 #define RX_QUEUE_OFFSET 4
 953 #define NUM_RX_QUEUE    2
 954 #define NUM_TX_QUEUE    2
 955 #define NUM_TX_DESC     2       /* TX descriptors per packet */
 956
 957 struct ravb_tstamp_skb {
 958         struct list_head list;
 959         struct sk_buff *skb;
 960         u16 tag;
 961 };
 962
 963 struct ravb_ptp_perout {
 964         u32 target;
 965         u32 period;
 966 };
 967
 968 #define N_EXT_TS        1
 969 #define N_PER_OUT       1
 970
 971 struct ravb_ptp {
 972         struct ptp_clock *clock;
 973         struct ptp_clock_info info;
 974         u32 default_addend;
 975         u32 current_addend;
 976         int extts[N_EXT_TS];
 977         struct ravb_ptp_perout perout[N_PER_OUT];
 978 };
 979
 980 enum ravb_chip_id {
 981         RCAR_GEN2,
 982         RCAR_GEN3,
 983 };
 984
 985 struct ravb_private {
 986         struct net_device *ndev;
 987         struct platform_device *pdev;
 988         void __iomem *addr;
 989         struct mdiobb_ctrl mdiobb;
 990         u32 num_rx_ring[NUM_RX_QUEUE];
 991         u32 num_tx_ring[NUM_TX_QUEUE];
 992         u32 desc_bat_size;
 993         dma_addr_t desc_bat_dma;
 994         struct ravb_desc *desc_bat;
 995         dma_addr_t rx_desc_dma[NUM_RX_QUEUE];
 996         dma_addr_t tx_desc_dma[NUM_TX_QUEUE];
 997         struct ravb_ex_rx_desc *rx_ring[NUM_RX_QUEUE];
 998         struct ravb_tx_desc *tx_ring[NUM_TX_QUEUE];
 999         void *tx_align[NUM_TX_QUEUE];
1000         struct sk_buff **rx_skb[NUM_RX_QUEUE];
1001         struct sk_buff **tx_skb[NUM_TX_QUEUE];
1002         u32 rx_over_errors;
1003         u32 rx_fifo_errors;
1004         struct net_device_stats stats[NUM_RX_QUEUE];
1005         u32 tstamp_tx_ctrl;
1006         u32 tstamp_rx_ctrl;
1007         struct list_head ts_skb_list;
1008         u32 ts_skb_tag;
1009         struct ravb_ptp ptp;
1010         spinlock_t lock;                /* Register access lock */
1011         u32 cur_rx[NUM_RX_QUEUE];       /* Consumer ring indices */
1012         u32 dirty_rx[NUM_RX_QUEUE];     /* Producer ring indices */
1013         u32 cur_tx[NUM_TX_QUEUE];
1014         u32 dirty_tx[NUM_TX_QUEUE];
1015         struct napi_struct napi[NUM_RX_QUEUE];
1016         struct work_struct work;
1017         /* MII transceiver section. */
1018         struct mii_bus *mii_bus;        /* MDIO bus control */
1019         int link;
1020         phy_interface_t phy_interface;
1021         int msg_enable;
1022         int speed;
1023         int duplex;
1024         int emac_irq;
1025         enum ravb_chip_id chip_id;
1026         int rx_irqs[NUM_RX_QUEUE];
1027         int tx_irqs[NUM_TX_QUEUE];
1028
1029         unsigned no_avb_link:1;
1030         unsigned avb_link_active_low:1;
1031 };
1032
1033 static inline u32 ravb_read(struct net_device *ndev, enum ravb_reg reg)
1034 {
1035         struct ravb_private *priv = netdev_priv(ndev);
1036
1037         return ioread32(priv->addr + reg);
1038 }
1039
1040 static inline void ravb_write(struct net_device *ndev, u32 data,
1041                               enum ravb_reg reg)
1042 {
1043         struct ravb_private *priv = netdev_priv(ndev);
1044
1045         iowrite32(data, priv->addr + reg);
1046 }
1047
1048 void ravb_modify(struct net_device *ndev, enum ravb_reg reg, u32 clear,
1049                  u32 set);
1050 int ravb_wait(struct net_device *ndev, enum ravb_reg reg, u32 mask, u32 value);
1051
1052 void ravb_ptp_interrupt(struct net_device *ndev);
1053 void ravb_ptp_init(struct net_device *ndev, struct platform_device *pdev);
1054 void ravb_ptp_stop(struct net_device *ndev);
1055
1056 #endif  /* #ifndef __RAVB_H__ */