drivers/net/ethernet/qlogic/qed/qed_reg_addr.h

   1 /* QLogic qed NIC Driver
   2  * Copyright (c) 2015 QLogic Corporation
   3  *
   4  * This software is available under the terms of the GNU General Public License
   5  * (GPL) Version 2, available from the file COPYING in the main directory of
   6  * this source tree.
   7  */
   8
   9 #ifndef REG_ADDR_H
  10 #define REG_ADDR_H
  11
  12 #define  CDU_REG_CID_ADDR_PARAMS_CONTEXT_SIZE_SHIFT \
  13         0
  14
  15 #define  CDU_REG_CID_ADDR_PARAMS_CONTEXT_SIZE           ( \
  16                 0xfff << 0)
  17
  18 #define  CDU_REG_CID_ADDR_PARAMS_BLOCK_WASTE_SHIFT \
  19         12
  20
  21 #define  CDU_REG_CID_ADDR_PARAMS_BLOCK_WASTE            ( \
  22                 0xfff << 12)
  23
  24 #define  CDU_REG_CID_ADDR_PARAMS_NCIB_SHIFT \
  25         24
  26
  27 #define  CDU_REG_CID_ADDR_PARAMS_NCIB                   ( \
  28                 0xff << 24)
  29
  30 #define CDU_REG_SEGMENT0_PARAMS \
  31         0x580904UL
  32 #define CDU_REG_SEGMENT0_PARAMS_T0_NUM_TIDS_IN_BLOCK \
  33         (0xfff << 0)
  34 #define CDU_REG_SEGMENT0_PARAMS_T0_NUM_TIDS_IN_BLOCK_SHIFT \
  35         0
  36 #define CDU_REG_SEGMENT0_PARAMS_T0_TID_BLOCK_WASTE \
  37         (0xff << 16)
  38 #define CDU_REG_SEGMENT0_PARAMS_T0_TID_BLOCK_WASTE_SHIFT \
  39         16
  40 #define CDU_REG_SEGMENT0_PARAMS_T0_TID_SIZE \
  41         (0xff << 24)
  42 #define CDU_REG_SEGMENT0_PARAMS_T0_TID_SIZE_SHIFT \
  43         24
  44 #define CDU_REG_SEGMENT1_PARAMS \
  45         0x580908UL
  46 #define CDU_REG_SEGMENT1_PARAMS_T1_NUM_TIDS_IN_BLOCK \
  47         (0xfff << 0)
  48 #define CDU_REG_SEGMENT1_PARAMS_T1_NUM_TIDS_IN_BLOCK_SHIFT \
  49         0
  50 #define CDU_REG_SEGMENT1_PARAMS_T1_TID_BLOCK_WASTE \
  51         (0xff << 16)
  52 #define CDU_REG_SEGMENT1_PARAMS_T1_TID_BLOCK_WASTE_SHIFT \
  53         16
  54 #define CDU_REG_SEGMENT1_PARAMS_T1_TID_SIZE \
  55         (0xff << 24)
  56 #define CDU_REG_SEGMENT1_PARAMS_T1_TID_SIZE_SHIFT \
  57         24
  58
  59 #define  XSDM_REG_OPERATION_GEN \
  60         0xf80408UL
  61 #define  NIG_REG_RX_BRB_OUT_EN \
  62         0x500e18UL
  63 #define  NIG_REG_STORM_OUT_EN \
  64         0x500e08UL
  65 #define  PSWRQ2_REG_L2P_VALIDATE_VFID \
  66         0x240c50UL
  67 #define  PGLUE_B_REG_USE_CLIENTID_IN_TAG        \
  68         0x2aae04UL
  69 #define  PGLUE_B_REG_INTERNAL_PFID_ENABLE_MASTER        \
  70         0x2aa16cUL
  71 #define PGLUE_B_REG_WAS_ERROR_VF_31_0_CLR \
  72         0x2aa118UL
  73 #define PSWHST_REG_ZONE_PERMISSION_TABLE \
  74         0x2a0800UL
  75 #define  BAR0_MAP_REG_MSDM_RAM \
  76         0x1d00000UL
  77 #define  BAR0_MAP_REG_USDM_RAM \
  78         0x1d80000UL
  79 #define  BAR0_MAP_REG_PSDM_RAM \
  80         0x1f00000UL
  81 #define  BAR0_MAP_REG_TSDM_RAM \
  82         0x1c80000UL
  83 #define BAR0_MAP_REG_XSDM_RAM \
  84         0x1e00000UL
  85 #define  NIG_REG_RX_LLH_BRB_GATE_DNTFWD_PERPF \
  86         0x5011f4UL
  87 #define  PRS_REG_SEARCH_TCP \
  88         0x1f0400UL
  89 #define  PRS_REG_SEARCH_UDP \
  90         0x1f0404UL
  91 #define  PRS_REG_SEARCH_FCOE \
  92         0x1f0408UL
  93 #define  PRS_REG_SEARCH_ROCE \
  94         0x1f040cUL
  95 #define  PRS_REG_SEARCH_OPENFLOW        \
  96         0x1f0434UL
  97 #define  TM_REG_PF_ENABLE_CONN \
  98         0x2c043cUL
  99 #define  TM_REG_PF_ENABLE_TASK \
 100         0x2c0444UL
 101 #define  TM_REG_PF_SCAN_ACTIVE_CONN \
 102         0x2c04fcUL
 103 #define  TM_REG_PF_SCAN_ACTIVE_TASK \
 104         0x2c0500UL
 105 #define  IGU_REG_LEADING_EDGE_LATCH \
 106         0x18082cUL
 107 #define  IGU_REG_TRAILING_EDGE_LATCH \
 108         0x180830UL
 109 #define  QM_REG_USG_CNT_PF_TX \
 110         0x2f2eacUL
 111 #define  QM_REG_USG_CNT_PF_OTHER        \
 112         0x2f2eb0UL
 113 #define  DORQ_REG_PF_DB_ENABLE \
 114         0x100508UL
 115 #define DORQ_REG_VF_USAGE_CNT \
 116         0x1009c4UL
 117 #define  QM_REG_PF_EN \
 118         0x2f2ea4UL
 119 #define TCFC_REG_WEAK_ENABLE_VF \
 120         0x2d0704UL
 121 #define  TCFC_REG_STRONG_ENABLE_PF \
 122         0x2d0708UL
 123 #define  TCFC_REG_STRONG_ENABLE_VF \
 124         0x2d070cUL
 125 #define CCFC_REG_WEAK_ENABLE_VF \
 126         0x2e0704UL
 127 #define  CCFC_REG_STRONG_ENABLE_PF \
 128         0x2e0708UL
 129 #define  PGLUE_B_REG_PGL_ADDR_88_F0 \
 130         0x2aa404UL
 131 #define  PGLUE_B_REG_PGL_ADDR_8C_F0 \
 132         0x2aa408UL
 133 #define  PGLUE_B_REG_PGL_ADDR_90_F0 \
 134         0x2aa40cUL
 135 #define  PGLUE_B_REG_PGL_ADDR_94_F0 \
 136         0x2aa410UL
 137 #define  PGLUE_B_REG_WAS_ERROR_PF_31_0_CLR \
 138         0x2aa138UL
 139 #define  PGLUE_B_REG_INTERNAL_PFID_ENABLE_TARGET_READ \
 140         0x2aa174UL
 141 #define  MISC_REG_GEN_PURP_CR0 \
 142         0x008c80UL
 143 #define  MCP_REG_SCRATCH        \
 144         0xe20000UL
 145 #define  CNIG_REG_NW_PORT_MODE_BB_B0 \
 146         0x218200UL
 147 #define  MISCS_REG_CHIP_NUM \
 148         0x00976cUL
 149 #define  MISCS_REG_CHIP_REV \
 150         0x009770UL
 151 #define  MISCS_REG_CMT_ENABLED_FOR_PAIR \
 152         0x00971cUL
 153 #define  MISCS_REG_CHIP_TEST_REG        \
 154         0x009778UL
 155 #define  MISCS_REG_CHIP_METAL \
 156         0x009774UL
 157 #define MISCS_REG_FUNCTION_HIDE \
 158         0x0096f0UL
 159 #define  BRB_REG_HEADER_SIZE \
 160         0x340804UL
 161 #define  BTB_REG_HEADER_SIZE \
 162         0xdb0804UL
 163 #define  CAU_REG_LONG_TIMEOUT_THRESHOLD \
 164         0x1c0708UL
 165 #define  CCFC_REG_ACTIVITY_COUNTER \
 166         0x2e8800UL
 167 #define CCFC_REG_STRONG_ENABLE_VF \
 168         0x2e070cUL
 169 #define  CDU_REG_CID_ADDR_PARAMS        \
 170         0x580900UL
 171 #define  DBG_REG_CLIENT_ENABLE \
 172         0x010004UL
 173 #define  DMAE_REG_INIT \
 174         0x00c000UL
 175 #define  DORQ_REG_IFEN \
 176         0x100040UL
 177 #define DORQ_REG_DB_DROP_REASON \
 178         0x100a2cUL
 179 #define DORQ_REG_DB_DROP_DETAILS \
 180         0x100a24UL
 181 #define DORQ_REG_DB_DROP_DETAILS_ADDRESS \
 182         0x100a1cUL
 183 #define  GRC_REG_TIMEOUT_EN \
 184         0x050404UL
 185 #define GRC_REG_TIMEOUT_ATTN_ACCESS_VALID \
 186         0x050054UL
 187 #define GRC_REG_TIMEOUT_ATTN_ACCESS_DATA_0 \
 188         0x05004cUL
 189 #define GRC_REG_TIMEOUT_ATTN_ACCESS_DATA_1 \
 190         0x050050UL
 191 #define  IGU_REG_BLOCK_CONFIGURATION \
 192         0x180040UL
 193 #define  MCM_REG_INIT \
 194         0x1200000UL
 195 #define  MCP2_REG_DBG_DWORD_ENABLE \
 196         0x052404UL
 197 #define  MISC_REG_PORT_MODE \
 198         0x008c00UL
 199 #define  MISCS_REG_CLK_100G_MODE        \
 200         0x009070UL
 201 #define  MSDM_REG_ENABLE_IN1 \
 202         0xfc0004UL
 203 #define  MSEM_REG_ENABLE_IN \
 204         0x1800004UL
 205 #define  NIG_REG_CM_HDR \
 206         0x500840UL
 207 #define NIG_REG_LLH_TAGMAC_DEF_PF_VECTOR \
 208         0x50196cUL
 209 #define NIG_REG_LLH_CLS_TYPE_DUALMODE \
 210         0x501964UL
 211 #define NIG_REG_LLH_FUNC_FILTER_VALUE \
 212         0x501a00UL
 213 #define NIG_REG_LLH_FUNC_FILTER_VALUE_SIZE \
 214         32
 215 #define NIG_REG_LLH_FUNC_FILTER_EN \
 216         0x501a80UL
 217 #define NIG_REG_LLH_FUNC_FILTER_EN_SIZE \
 218         16
 219 #define NIG_REG_LLH_FUNC_FILTER_MODE \
 220         0x501ac0UL
 221 #define NIG_REG_LLH_FUNC_FILTER_MODE_SIZE \
 222         16
 223 #define NIG_REG_LLH_FUNC_FILTER_PROTOCOL_TYPE \
 224         0x501b00UL
 225 #define NIG_REG_LLH_FUNC_FILTER_PROTOCOL_TYPE_SIZE \
 226         16
 227 #define NIG_REG_LLH_FUNC_FILTER_HDR_SEL \
 228         0x501b40UL
 229 #define NIG_REG_LLH_FUNC_FILTER_HDR_SEL_SIZE \
 230         16
 231 #define  NCSI_REG_CONFIG        \
 232         0x040200UL
 233 #define  PBF_REG_INIT \
 234         0xd80000UL
 235 #define PBF_REG_NUM_BLOCKS_ALLOCATED_PROD_VOQ0 \
 236         0xd806c8UL
 237 #define PBF_REG_NUM_BLOCKS_ALLOCATED_CONS_VOQ0 \
 238         0xd806ccUL
 239 #define  PTU_REG_ATC_INIT_ARRAY \
 240         0x560000UL
 241 #define  PCM_REG_INIT \
 242         0x1100000UL
 243 #define  PGLUE_B_REG_ADMIN_PER_PF_REGION        \
 244         0x2a9000UL
 245 #define PGLUE_B_REG_TX_ERR_WR_DETAILS2 \
 246         0x2aa150UL
 247 #define PGLUE_B_REG_TX_ERR_WR_ADD_31_0 \
 248         0x2aa144UL
 249 #define PGLUE_B_REG_TX_ERR_WR_ADD_63_32 \
 250         0x2aa148UL
 251 #define PGLUE_B_REG_TX_ERR_WR_DETAILS \
 252         0x2aa14cUL
 253 #define PGLUE_B_REG_TX_ERR_RD_ADD_31_0 \
 254         0x2aa154UL
 255 #define PGLUE_B_REG_TX_ERR_RD_ADD_63_32 \
 256         0x2aa158UL
 257 #define PGLUE_B_REG_TX_ERR_RD_DETAILS \
 258         0x2aa15cUL
 259 #define PGLUE_B_REG_TX_ERR_RD_DETAILS2 \
 260         0x2aa160UL
 261 #define PGLUE_B_REG_TX_ERR_WR_DETAILS_ICPL \
 262         0x2aa164UL
 263 #define PGLUE_B_REG_MASTER_ZLR_ERR_DETAILS \
 264         0x2aa54cUL
 265 #define PGLUE_B_REG_MASTER_ZLR_ERR_ADD_31_0 \
 266         0x2aa544UL
 267 #define PGLUE_B_REG_MASTER_ZLR_ERR_ADD_63_32 \
 268         0x2aa548UL
 269 #define PGLUE_B_REG_VF_ILT_ERR_ADD_31_0 \
 270         0x2aae74UL
 271 #define PGLUE_B_REG_VF_ILT_ERR_ADD_63_32 \
 272         0x2aae78UL
 273 #define PGLUE_B_REG_VF_ILT_ERR_DETAILS \
 274         0x2aae7cUL
 275 #define PGLUE_B_REG_VF_ILT_ERR_DETAILS2 \
 276         0x2aae80UL
 277 #define PGLUE_B_REG_LATCHED_ERRORS_CLR \
 278         0x2aa3bcUL
 279 #define  PRM_REG_DISABLE_PRM \
 280         0x230000UL
 281 #define  PRS_REG_SOFT_RST \
 282         0x1f0000UL
 283 #define PRS_REG_MSG_INFO \
 284         0x1f0a1cUL
 285 #define PRS_REG_ROCE_DEST_QP_MAX_PF \
 286         0x1f0430UL
 287 #define PRS_REG_USE_LIGHT_L2 \
 288         0x1f096cUL
 289 #define  PSDM_REG_ENABLE_IN1 \
 290         0xfa0004UL
 291 #define  PSEM_REG_ENABLE_IN \
 292         0x1600004UL
 293 #define  PSWRQ_REG_DBG_SELECT \
 294         0x280020UL
 295 #define  PSWRQ2_REG_CDUT_P_SIZE \
 296         0x24000cUL
 297 #define PSWRQ2_REG_ILT_MEMORY \
 298         0x260000UL
 299 #define  PSWHST_REG_DISCARD_INTERNAL_WRITES \
 300         0x2a0040UL
 301 #define  PSWHST2_REG_DBGSYN_ALMOST_FULL_THR \
 302         0x29e050UL
 303 #define PSWHST_REG_INCORRECT_ACCESS_VALID \
 304         0x2a0070UL
 305 #define PSWHST_REG_INCORRECT_ACCESS_ADDRESS \
 306         0x2a0074UL
 307 #define PSWHST_REG_INCORRECT_ACCESS_DATA \
 308         0x2a0068UL
 309 #define PSWHST_REG_INCORRECT_ACCESS_LENGTH \
 310         0x2a006cUL
 311 #define  PSWRD_REG_DBG_SELECT \
 312         0x29c040UL
 313 #define  PSWRD2_REG_CONF11 \
 314         0x29d064UL
 315 #define  PSWWR_REG_USDM_FULL_TH \
 316         0x29a040UL
 317 #define  PSWWR2_REG_CDU_FULL_TH2        \
 318         0x29b040UL
 319 #define  QM_REG_MAXPQSIZE_0 \
 320         0x2f0434UL
 321 #define  RSS_REG_RSS_INIT_EN \
 322         0x238804UL
 323 #define  RDIF_REG_STOP_ON_ERROR \
 324         0x300040UL
 325 #define  SRC_REG_SOFT_RST \
 326         0x23874cUL
 327 #define  TCFC_REG_ACTIVITY_COUNTER \
 328         0x2d8800UL
 329 #define  TCM_REG_INIT \
 330         0x1180000UL
 331 #define  TM_REG_PXP_READ_DATA_FIFO_INIT \
 332         0x2c0014UL
 333 #define  TSDM_REG_ENABLE_IN1 \
 334         0xfb0004UL
 335 #define  TSEM_REG_ENABLE_IN \
 336         0x1700004UL
 337 #define  TDIF_REG_STOP_ON_ERROR \
 338         0x310040UL
 339 #define  UCM_REG_INIT \
 340         0x1280000UL
 341 #define  UMAC_REG_IPG_HD_BKP_CNTL_BB_B0 \
 342         0x051004UL
 343 #define  USDM_REG_ENABLE_IN1 \
 344         0xfd0004UL
 345 #define  USEM_REG_ENABLE_IN \
 346         0x1900004UL
 347 #define  XCM_REG_INIT \
 348         0x1000000UL
 349 #define  XSDM_REG_ENABLE_IN1 \
 350         0xf80004UL
 351 #define  XSEM_REG_ENABLE_IN \
 352         0x1400004UL
 353 #define  YCM_REG_INIT \
 354         0x1080000UL
 355 #define  YSDM_REG_ENABLE_IN1 \
 356         0xf90004UL
 357 #define  YSEM_REG_ENABLE_IN \
 358         0x1500004UL
 359 #define  XYLD_REG_SCBD_STRICT_PRIO \
 360         0x4c0000UL
 361 #define  TMLD_REG_SCBD_STRICT_PRIO \
 362         0x4d0000UL
 363 #define  MULD_REG_SCBD_STRICT_PRIO \
 364         0x4e0000UL
 365 #define  YULD_REG_SCBD_STRICT_PRIO \
 366         0x4c8000UL
 367 #define  MISC_REG_SHARED_MEM_ADDR \
 368         0x008c20UL
 369 #define  DMAE_REG_GO_C0 \
 370         0x00c048UL
 371 #define  DMAE_REG_GO_C1 \
 372         0x00c04cUL
 373 #define  DMAE_REG_GO_C2 \
 374         0x00c050UL
 375 #define  DMAE_REG_GO_C3 \
 376         0x00c054UL
 377 #define  DMAE_REG_GO_C4 \
 378         0x00c058UL
 379 #define  DMAE_REG_GO_C5 \
 380         0x00c05cUL
 381 #define  DMAE_REG_GO_C6 \
 382         0x00c060UL
 383 #define  DMAE_REG_GO_C7 \
 384         0x00c064UL
 385 #define  DMAE_REG_GO_C8 \
 386         0x00c068UL
 387 #define  DMAE_REG_GO_C9 \
 388         0x00c06cUL
 389 #define  DMAE_REG_GO_C10        \
 390         0x00c070UL
 391 #define  DMAE_REG_GO_C11        \
 392         0x00c074UL
 393 #define  DMAE_REG_GO_C12        \
 394         0x00c078UL
 395 #define  DMAE_REG_GO_C13        \
 396         0x00c07cUL
 397 #define  DMAE_REG_GO_C14        \
 398         0x00c080UL
 399 #define  DMAE_REG_GO_C15        \
 400         0x00c084UL
 401 #define  DMAE_REG_GO_C16        \
 402         0x00c088UL
 403 #define  DMAE_REG_GO_C17        \
 404         0x00c08cUL
 405 #define  DMAE_REG_GO_C18        \
 406         0x00c090UL
 407 #define  DMAE_REG_GO_C19        \
 408         0x00c094UL
 409 #define  DMAE_REG_GO_C20        \
 410         0x00c098UL
 411 #define  DMAE_REG_GO_C21        \
 412         0x00c09cUL
 413 #define  DMAE_REG_GO_C22        \
 414         0x00c0a0UL
 415 #define  DMAE_REG_GO_C23        \
 416         0x00c0a4UL
 417 #define  DMAE_REG_GO_C24        \
 418         0x00c0a8UL
 419 #define  DMAE_REG_GO_C25        \
 420         0x00c0acUL
 421 #define  DMAE_REG_GO_C26        \
 422         0x00c0b0UL
 423 #define  DMAE_REG_GO_C27        \
 424         0x00c0b4UL
 425 #define  DMAE_REG_GO_C28        \
 426         0x00c0b8UL
 427 #define  DMAE_REG_GO_C29        \
 428         0x00c0bcUL
 429 #define  DMAE_REG_GO_C30        \
 430         0x00c0c0UL
 431 #define  DMAE_REG_GO_C31        \
 432         0x00c0c4UL
 433 #define  DMAE_REG_CMD_MEM \
 434         0x00c800UL
 435 #define  QM_REG_MAXPQSIZETXSEL_0        \
 436         0x2f0440UL
 437 #define  QM_REG_SDMCMDREADY \
 438         0x2f1e10UL
 439 #define  QM_REG_SDMCMDADDR \
 440         0x2f1e04UL
 441 #define  QM_REG_SDMCMDDATALSB \
 442         0x2f1e08UL
 443 #define  QM_REG_SDMCMDDATAMSB \
 444         0x2f1e0cUL
 445 #define  QM_REG_SDMCMDGO        \
 446         0x2f1e14UL
 447 #define  QM_REG_RLPFCRD \
 448         0x2f4d80UL
 449 #define  QM_REG_RLPFINCVAL \
 450         0x2f4c80UL
 451 #define  QM_REG_RLGLBLCRD \
 452         0x2f4400UL
 453 #define  QM_REG_RLGLBLINCVAL \
 454         0x2f3400UL
 455 #define  IGU_REG_ATTENTION_ENABLE \
 456         0x18083cUL
 457 #define  IGU_REG_ATTN_MSG_ADDR_L        \
 458         0x180820UL
 459 #define  IGU_REG_ATTN_MSG_ADDR_H        \
 460         0x180824UL
 461 #define  MISC_REG_AEU_GENERAL_ATTN_0 \
 462         0x008400UL
 463 #define  CAU_REG_SB_ADDR_MEMORY \
 464         0x1c8000UL
 465 #define  CAU_REG_SB_VAR_MEMORY \
 466         0x1c6000UL
 467 #define  CAU_REG_PI_MEMORY \
 468         0x1d0000UL
 469 #define  IGU_REG_PF_CONFIGURATION \
 470         0x180800UL
 471 #define IGU_REG_VF_CONFIGURATION \
 472         0x180804UL
 473 #define  MISC_REG_AEU_ENABLE1_IGU_OUT_0 \
 474         0x00849cUL
 475 #define MISC_REG_AEU_AFTER_INVERT_1_IGU \
 476         0x0087b4UL
 477 #define  MISC_REG_AEU_MASK_ATTN_IGU \
 478         0x008494UL
 479 #define  IGU_REG_CLEANUP_STATUS_0 \
 480         0x180980UL
 481 #define  IGU_REG_CLEANUP_STATUS_1 \
 482         0x180a00UL
 483 #define  IGU_REG_CLEANUP_STATUS_2 \
 484         0x180a80UL
 485 #define  IGU_REG_CLEANUP_STATUS_3 \
 486         0x180b00UL
 487 #define  IGU_REG_CLEANUP_STATUS_4 \
 488         0x180b80UL
 489 #define  IGU_REG_COMMAND_REG_32LSB_DATA \
 490         0x180840UL
 491 #define  IGU_REG_COMMAND_REG_CTRL \
 492         0x180848UL
 493 #define  IGU_REG_BLOCK_CONFIGURATION_VF_CLEANUP_EN      ( \
 494                 0x1 << 1)
 495 #define  IGU_REG_BLOCK_CONFIGURATION_PXP_TPH_INTERFACE_EN       ( \
 496                 0x1 << 0)
 497 #define  IGU_REG_MAPPING_MEMORY \
 498         0x184000UL
 499 #define IGU_REG_STATISTIC_NUM_VF_MSG_SENT \
 500         0x180408UL
 501 #define IGU_REG_WRITE_DONE_PENDING \
 502         0x180900UL
 503 #define  MISCS_REG_GENERIC_POR_0        \
 504         0x0096d4UL
 505 #define  MCP_REG_NVM_CFG4 \
 506         0xe0642cUL
 507 #define  MCP_REG_NVM_CFG4_FLASH_SIZE    ( \
 508                 0x7 << 0)
 509 #define  MCP_REG_NVM_CFG4_FLASH_SIZE_SHIFT \
 510         0
 511 #define MCP_REG_CPU_STATE \
 512         0xe05004UL
 513 #define MCP_REG_CPU_STATE_SOFT_HALTED   (0x1UL << 10)
 514 #define MCP_REG_CPU_EVENT_MASK \
 515         0xe05008UL
 516 #define PGLUE_B_REG_PF_BAR0_SIZE \
 517         0x2aae60UL
 518 #define PGLUE_B_REG_PF_BAR1_SIZE \
 519         0x2aae64UL
 520 #define PRS_REG_ENCAPSULATION_TYPE_EN   0x1f0730UL
 521 #define PRS_REG_GRE_PROTOCOL            0x1f0734UL
 522 #define PRS_REG_VXLAN_PORT              0x1f0738UL
 523 #define PRS_REG_OUTPUT_FORMAT_4_0       0x1f099cUL
 524 #define NIG_REG_ENC_TYPE_ENABLE         0x501058UL
 525
 526 #define NIG_REG_ENC_TYPE_ENABLE_ETH_OVER_GRE_ENABLE             (0x1 << 0)
 527 #define NIG_REG_ENC_TYPE_ENABLE_ETH_OVER_GRE_ENABLE_SHIFT       0
 528 #define NIG_REG_ENC_TYPE_ENABLE_IP_OVER_GRE_ENABLE              (0x1 << 1)
 529 #define NIG_REG_ENC_TYPE_ENABLE_IP_OVER_GRE_ENABLE_SHIFT        1
 530 #define NIG_REG_ENC_TYPE_ENABLE_VXLAN_ENABLE                    (0x1 << 2)
 531 #define NIG_REG_ENC_TYPE_ENABLE_VXLAN_ENABLE_SHIFT              2
 532
 533 #define NIG_REG_VXLAN_CTRL              0x50105cUL
 534 #define PBF_REG_VXLAN_PORT              0xd80518UL
 535 #define PBF_REG_NGE_PORT                0xd8051cUL
 536 #define PRS_REG_NGE_PORT                0x1f086cUL
 537 #define NIG_REG_NGE_PORT                0x508b38UL
 538
 539 #define DORQ_REG_L2_EDPM_TUNNEL_GRE_ETH_EN      0x10090cUL
 540 #define DORQ_REG_L2_EDPM_TUNNEL_GRE_IP_EN       0x100910UL
 541 #define DORQ_REG_L2_EDPM_TUNNEL_VXLAN_EN        0x100914UL
 542 #define DORQ_REG_L2_EDPM_TUNNEL_NGE_IP_EN       0x10092cUL
 543 #define DORQ_REG_L2_EDPM_TUNNEL_NGE_ETH_EN      0x100930UL
 544
 545 #define NIG_REG_NGE_IP_ENABLE                   0x508b28UL
 546 #define NIG_REG_NGE_ETH_ENABLE                  0x508b2cUL
 547 #define NIG_REG_NGE_COMP_VER                    0x508b30UL
 548 #define PBF_REG_NGE_COMP_VER                    0xd80524UL
 549 #define PRS_REG_NGE_COMP_VER                    0x1f0878UL
 550
 551 #define QM_REG_WFQPFWEIGHT      0x2f4e80UL
 552 #define QM_REG_WFQVPWEIGHT      0x2fa000UL
 553
 554 #define PGLCS_REG_DBG_SELECT \
 555         0x001d14UL
 556 #define PGLCS_REG_DBG_DWORD_ENABLE \
 557         0x001d18UL
 558 #define PGLCS_REG_DBG_SHIFT \
 559         0x001d1cUL
 560 #define PGLCS_REG_DBG_FORCE_VALID \
 561         0x001d20UL
 562 #define PGLCS_REG_DBG_FORCE_FRAME \
 563         0x001d24UL
 564 #define MISC_REG_RESET_PL_PDA_VMAIN_1 \
 565         0x008070UL
 566 #define MISC_REG_RESET_PL_PDA_VMAIN_2 \
 567         0x008080UL
 568 #define MISC_REG_RESET_PL_PDA_VAUX \
 569         0x008090UL
 570 #define MISCS_REG_RESET_PL_UA \
 571         0x009050UL
 572 #define MISCS_REG_RESET_PL_HV \
 573         0x009060UL
 574 #define MISCS_REG_RESET_PL_HV_2 \
 575         0x009150UL
 576 #define DMAE_REG_DBG_SELECT \
 577         0x00c510UL
 578 #define DMAE_REG_DBG_DWORD_ENABLE \
 579         0x00c514UL
 580 #define DMAE_REG_DBG_SHIFT \
 581         0x00c518UL
 582 #define DMAE_REG_DBG_FORCE_VALID \
 583         0x00c51cUL
 584 #define DMAE_REG_DBG_FORCE_FRAME \
 585         0x00c520UL
 586 #define NCSI_REG_DBG_SELECT \
 587         0x040474UL
 588 #define NCSI_REG_DBG_DWORD_ENABLE \
 589         0x040478UL
 590 #define NCSI_REG_DBG_SHIFT \
 591         0x04047cUL
 592 #define NCSI_REG_DBG_FORCE_VALID \
 593         0x040480UL
 594 #define NCSI_REG_DBG_FORCE_FRAME \
 595         0x040484UL
 596 #define GRC_REG_DBG_SELECT \
 597         0x0500a4UL
 598 #define GRC_REG_DBG_DWORD_ENABLE \
 599         0x0500a8UL
 600 #define GRC_REG_DBG_SHIFT \
 601         0x0500acUL
 602 #define GRC_REG_DBG_FORCE_VALID \
 603         0x0500b0UL
 604 #define GRC_REG_DBG_FORCE_FRAME \
 605         0x0500b4UL
 606 #define UMAC_REG_DBG_SELECT \
 607         0x051094UL
 608 #define UMAC_REG_DBG_DWORD_ENABLE \
 609         0x051098UL
 610 #define UMAC_REG_DBG_SHIFT \
 611         0x05109cUL
 612 #define UMAC_REG_DBG_FORCE_VALID \
 613         0x0510a0UL
 614 #define UMAC_REG_DBG_FORCE_FRAME \
 615         0x0510a4UL
 616 #define MCP2_REG_DBG_SELECT \
 617         0x052400UL
 618 #define MCP2_REG_DBG_DWORD_ENABLE \
 619         0x052404UL
 620 #define MCP2_REG_DBG_SHIFT \
 621         0x052408UL
 622 #define MCP2_REG_DBG_FORCE_VALID \
 623         0x052440UL
 624 #define MCP2_REG_DBG_FORCE_FRAME \
 625         0x052444UL
 626 #define PCIE_REG_DBG_SELECT \
 627         0x0547e8UL
 628 #define PCIE_REG_DBG_DWORD_ENABLE \
 629         0x0547ecUL
 630 #define PCIE_REG_DBG_SHIFT \
 631         0x0547f0UL
 632 #define PCIE_REG_DBG_FORCE_VALID \
 633         0x0547f4UL
 634 #define PCIE_REG_DBG_FORCE_FRAME \
 635         0x0547f8UL
 636 #define DORQ_REG_DBG_SELECT \
 637         0x100ad0UL
 638 #define DORQ_REG_DBG_DWORD_ENABLE \
 639         0x100ad4UL
 640 #define DORQ_REG_DBG_SHIFT \
 641         0x100ad8UL
 642 #define DORQ_REG_DBG_FORCE_VALID \
 643         0x100adcUL
 644 #define DORQ_REG_DBG_FORCE_FRAME \
 645         0x100ae0UL
 646 #define IGU_REG_DBG_SELECT \
 647         0x181578UL
 648 #define IGU_REG_DBG_DWORD_ENABLE \
 649         0x18157cUL
 650 #define IGU_REG_DBG_SHIFT \
 651         0x181580UL
 652 #define IGU_REG_DBG_FORCE_VALID \
 653         0x181584UL
 654 #define IGU_REG_DBG_FORCE_FRAME \
 655         0x181588UL
 656 #define CAU_REG_DBG_SELECT \
 657         0x1c0ea8UL
 658 #define CAU_REG_DBG_DWORD_ENABLE \
 659         0x1c0eacUL
 660 #define CAU_REG_DBG_SHIFT \
 661         0x1c0eb0UL
 662 #define CAU_REG_DBG_FORCE_VALID \
 663         0x1c0eb4UL
 664 #define CAU_REG_DBG_FORCE_FRAME \
 665         0x1c0eb8UL
 666 #define PRS_REG_DBG_SELECT \
 667         0x1f0b6cUL
 668 #define PRS_REG_DBG_DWORD_ENABLE \
 669         0x1f0b70UL
 670 #define PRS_REG_DBG_SHIFT \
 671         0x1f0b74UL
 672 #define PRS_REG_DBG_FORCE_VALID \
 673         0x1f0ba0UL
 674 #define PRS_REG_DBG_FORCE_FRAME \
 675         0x1f0ba4UL
 676 #define CNIG_REG_DBG_SELECT_K2 \
 677         0x218254UL
 678 #define CNIG_REG_DBG_DWORD_ENABLE_K2 \
 679         0x218258UL
 680 #define CNIG_REG_DBG_SHIFT_K2 \
 681         0x21825cUL
 682 #define CNIG_REG_DBG_FORCE_VALID_K2 \
 683         0x218260UL
 684 #define CNIG_REG_DBG_FORCE_FRAME_K2 \
 685         0x218264UL
 686 #define PRM_REG_DBG_SELECT \
 687         0x2306a8UL
 688 #define PRM_REG_DBG_DWORD_ENABLE \
 689         0x2306acUL
 690 #define PRM_REG_DBG_SHIFT \
 691         0x2306b0UL
 692 #define PRM_REG_DBG_FORCE_VALID \
 693         0x2306b4UL
 694 #define PRM_REG_DBG_FORCE_FRAME \
 695         0x2306b8UL
 696 #define SRC_REG_DBG_SELECT \
 697         0x238700UL
 698 #define SRC_REG_DBG_DWORD_ENABLE \
 699         0x238704UL
 700 #define SRC_REG_DBG_SHIFT \
 701         0x238708UL
 702 #define SRC_REG_DBG_FORCE_VALID \
 703         0x23870cUL
 704 #define SRC_REG_DBG_FORCE_FRAME \
 705         0x238710UL
 706 #define RSS_REG_DBG_SELECT \
 707         0x238c4cUL
 708 #define RSS_REG_DBG_DWORD_ENABLE \
 709         0x238c50UL
 710 #define RSS_REG_DBG_SHIFT \
 711         0x238c54UL
 712 #define RSS_REG_DBG_FORCE_VALID \
 713         0x238c58UL
 714 #define RSS_REG_DBG_FORCE_FRAME \
 715         0x238c5cUL
 716 #define RPB_REG_DBG_SELECT \
 717         0x23c728UL
 718 #define RPB_REG_DBG_DWORD_ENABLE \
 719         0x23c72cUL
 720 #define RPB_REG_DBG_SHIFT \
 721         0x23c730UL
 722 #define RPB_REG_DBG_FORCE_VALID \
 723         0x23c734UL
 724 #define RPB_REG_DBG_FORCE_FRAME \
 725         0x23c738UL
 726 #define PSWRQ2_REG_DBG_SELECT \
 727         0x240100UL
 728 #define PSWRQ2_REG_DBG_DWORD_ENABLE \
 729         0x240104UL
 730 #define PSWRQ2_REG_DBG_SHIFT \
 731         0x240108UL
 732 #define PSWRQ2_REG_DBG_FORCE_VALID \
 733         0x24010cUL
 734 #define PSWRQ2_REG_DBG_FORCE_FRAME \
 735         0x240110UL
 736 #define PSWRQ_REG_DBG_SELECT \
 737         0x280020UL
 738 #define PSWRQ_REG_DBG_DWORD_ENABLE \
 739         0x280024UL
 740 #define PSWRQ_REG_DBG_SHIFT \
 741         0x280028UL
 742 #define PSWRQ_REG_DBG_FORCE_VALID \
 743         0x28002cUL
 744 #define PSWRQ_REG_DBG_FORCE_FRAME \
 745         0x280030UL
 746 #define PSWWR_REG_DBG_SELECT \
 747         0x29a084UL
 748 #define PSWWR_REG_DBG_DWORD_ENABLE \
 749         0x29a088UL
 750 #define PSWWR_REG_DBG_SHIFT \
 751         0x29a08cUL
 752 #define PSWWR_REG_DBG_FORCE_VALID \
 753         0x29a090UL
 754 #define PSWWR_REG_DBG_FORCE_FRAME \
 755         0x29a094UL
 756 #define PSWRD_REG_DBG_SELECT \
 757         0x29c040UL
 758 #define PSWRD_REG_DBG_DWORD_ENABLE \
 759         0x29c044UL
 760 #define PSWRD_REG_DBG_SHIFT \
 761         0x29c048UL
 762 #define PSWRD_REG_DBG_FORCE_VALID \
 763         0x29c04cUL
 764 #define PSWRD_REG_DBG_FORCE_FRAME \
 765         0x29c050UL
 766 #define PSWRD2_REG_DBG_SELECT \
 767         0x29d400UL
 768 #define PSWRD2_REG_DBG_DWORD_ENABLE \
 769         0x29d404UL
 770 #define PSWRD2_REG_DBG_SHIFT \
 771         0x29d408UL
 772 #define PSWRD2_REG_DBG_FORCE_VALID \
 773         0x29d40cUL
 774 #define PSWRD2_REG_DBG_FORCE_FRAME \
 775         0x29d410UL
 776 #define PSWHST2_REG_DBG_SELECT \
 777         0x29e058UL
 778 #define PSWHST2_REG_DBG_DWORD_ENABLE \
 779         0x29e05cUL
 780 #define PSWHST2_REG_DBG_SHIFT \
 781         0x29e060UL
 782 #define PSWHST2_REG_DBG_FORCE_VALID \
 783         0x29e064UL
 784 #define PSWHST2_REG_DBG_FORCE_FRAME \
 785         0x29e068UL
 786 #define PSWHST_REG_DBG_SELECT \
 787         0x2a0100UL
 788 #define PSWHST_REG_DBG_DWORD_ENABLE \
 789         0x2a0104UL
 790 #define PSWHST_REG_DBG_SHIFT \
 791         0x2a0108UL
 792 #define PSWHST_REG_DBG_FORCE_VALID \
 793         0x2a010cUL
 794 #define PSWHST_REG_DBG_FORCE_FRAME \
 795         0x2a0110UL
 796 #define PGLUE_B_REG_DBG_SELECT \
 797         0x2a8400UL
 798 #define PGLUE_B_REG_DBG_DWORD_ENABLE \
 799         0x2a8404UL
 800 #define PGLUE_B_REG_DBG_SHIFT \
 801         0x2a8408UL
 802 #define PGLUE_B_REG_DBG_FORCE_VALID \
 803         0x2a840cUL
 804 #define PGLUE_B_REG_DBG_FORCE_FRAME \
 805         0x2a8410UL
 806 #define TM_REG_DBG_SELECT \
 807         0x2c07a8UL
 808 #define TM_REG_DBG_DWORD_ENABLE \
 809         0x2c07acUL
 810 #define TM_REG_DBG_SHIFT \
 811         0x2c07b0UL
 812 #define TM_REG_DBG_FORCE_VALID \
 813         0x2c07b4UL
 814 #define TM_REG_DBG_FORCE_FRAME \
 815         0x2c07b8UL
 816 #define TCFC_REG_DBG_SELECT \
 817         0x2d0500UL
 818 #define TCFC_REG_DBG_DWORD_ENABLE \
 819         0x2d0504UL
 820 #define TCFC_REG_DBG_SHIFT \
 821         0x2d0508UL
 822 #define TCFC_REG_DBG_FORCE_VALID \
 823         0x2d050cUL
 824 #define TCFC_REG_DBG_FORCE_FRAME \
 825         0x2d0510UL
 826 #define CCFC_REG_DBG_SELECT \
 827         0x2e0500UL
 828 #define CCFC_REG_DBG_DWORD_ENABLE \
 829         0x2e0504UL
 830 #define CCFC_REG_DBG_SHIFT \
 831         0x2e0508UL
 832 #define CCFC_REG_DBG_FORCE_VALID \
 833         0x2e050cUL
 834 #define CCFC_REG_DBG_FORCE_FRAME \
 835         0x2e0510UL
 836 #define QM_REG_DBG_SELECT \
 837         0x2f2e74UL
 838 #define QM_REG_DBG_DWORD_ENABLE \
 839         0x2f2e78UL
 840 #define QM_REG_DBG_SHIFT \
 841         0x2f2e7cUL
 842 #define QM_REG_DBG_FORCE_VALID \
 843         0x2f2e80UL
 844 #define QM_REG_DBG_FORCE_FRAME \
 845         0x2f2e84UL
 846 #define RDIF_REG_DBG_SELECT \
 847         0x300500UL
 848 #define RDIF_REG_DBG_DWORD_ENABLE \
 849         0x300504UL
 850 #define RDIF_REG_DBG_SHIFT \
 851         0x300508UL
 852 #define RDIF_REG_DBG_FORCE_VALID \
 853         0x30050cUL
 854 #define RDIF_REG_DBG_FORCE_FRAME \
 855         0x300510UL
 856 #define TDIF_REG_DBG_SELECT \
 857         0x310500UL
 858 #define TDIF_REG_DBG_DWORD_ENABLE \
 859         0x310504UL
 860 #define TDIF_REG_DBG_SHIFT \
 861         0x310508UL
 862 #define TDIF_REG_DBG_FORCE_VALID \
 863         0x31050cUL
 864 #define TDIF_REG_DBG_FORCE_FRAME \
 865         0x310510UL
 866 #define BRB_REG_DBG_SELECT \
 867         0x340ed0UL
 868 #define BRB_REG_DBG_DWORD_ENABLE \
 869         0x340ed4UL
 870 #define BRB_REG_DBG_SHIFT \
 871         0x340ed8UL
 872 #define BRB_REG_DBG_FORCE_VALID \
 873         0x340edcUL
 874 #define BRB_REG_DBG_FORCE_FRAME \
 875         0x340ee0UL
 876 #define XYLD_REG_DBG_SELECT \
 877         0x4c1600UL
 878 #define XYLD_REG_DBG_DWORD_ENABLE \
 879         0x4c1604UL
 880 #define XYLD_REG_DBG_SHIFT \
 881         0x4c1608UL
 882 #define XYLD_REG_DBG_FORCE_VALID \
 883         0x4c160cUL
 884 #define XYLD_REG_DBG_FORCE_FRAME \
 885         0x4c1610UL
 886 #define YULD_REG_DBG_SELECT \
 887         0x4c9600UL
 888 #define YULD_REG_DBG_DWORD_ENABLE \
 889         0x4c9604UL
 890 #define YULD_REG_DBG_SHIFT \
 891         0x4c9608UL
 892 #define YULD_REG_DBG_FORCE_VALID \
 893         0x4c960cUL
 894 #define YULD_REG_DBG_FORCE_FRAME \
 895         0x4c9610UL
 896 #define TMLD_REG_DBG_SELECT \
 897         0x4d1600UL
 898 #define TMLD_REG_DBG_DWORD_ENABLE \
 899         0x4d1604UL
 900 #define TMLD_REG_DBG_SHIFT \
 901         0x4d1608UL
 902 #define TMLD_REG_DBG_FORCE_VALID \
 903         0x4d160cUL
 904 #define TMLD_REG_DBG_FORCE_FRAME \
 905         0x4d1610UL
 906 #define MULD_REG_DBG_SELECT \
 907         0x4e1600UL
 908 #define MULD_REG_DBG_DWORD_ENABLE \
 909         0x4e1604UL
 910 #define MULD_REG_DBG_SHIFT \
 911         0x4e1608UL
 912 #define MULD_REG_DBG_FORCE_VALID \
 913         0x4e160cUL
 914 #define MULD_REG_DBG_FORCE_FRAME \
 915         0x4e1610UL
 916 #define NIG_REG_DBG_SELECT \
 917         0x502140UL
 918 #define NIG_REG_DBG_DWORD_ENABLE \
 919         0x502144UL
 920 #define NIG_REG_DBG_SHIFT \
 921         0x502148UL
 922 #define NIG_REG_DBG_FORCE_VALID \
 923         0x50214cUL
 924 #define NIG_REG_DBG_FORCE_FRAME \
 925         0x502150UL
 926 #define BMB_REG_DBG_SELECT \
 927         0x540a7cUL
 928 #define BMB_REG_DBG_DWORD_ENABLE \
 929         0x540a80UL
 930 #define BMB_REG_DBG_SHIFT \
 931         0x540a84UL
 932 #define BMB_REG_DBG_FORCE_VALID \
 933         0x540a88UL
 934 #define BMB_REG_DBG_FORCE_FRAME \
 935         0x540a8cUL
 936 #define PTU_REG_DBG_SELECT \
 937         0x560100UL
 938 #define PTU_REG_DBG_DWORD_ENABLE \
 939         0x560104UL
 940 #define PTU_REG_DBG_SHIFT \
 941         0x560108UL
 942 #define PTU_REG_DBG_FORCE_VALID \
 943         0x56010cUL
 944 #define PTU_REG_DBG_FORCE_FRAME \
 945         0x560110UL
 946 #define CDU_REG_DBG_SELECT \
 947         0x580704UL
 948 #define CDU_REG_DBG_DWORD_ENABLE \
 949         0x580708UL
 950 #define CDU_REG_DBG_SHIFT \
 951         0x58070cUL
 952 #define CDU_REG_DBG_FORCE_VALID \
 953         0x580710UL
 954 #define CDU_REG_DBG_FORCE_FRAME \
 955         0x580714UL
 956 #define WOL_REG_DBG_SELECT \
 957         0x600140UL
 958 #define WOL_REG_DBG_DWORD_ENABLE \
 959         0x600144UL
 960 #define WOL_REG_DBG_SHIFT \
 961         0x600148UL
 962 #define WOL_REG_DBG_FORCE_VALID \
 963         0x60014cUL
 964 #define WOL_REG_DBG_FORCE_FRAME \
 965         0x600150UL
 966 #define BMBN_REG_DBG_SELECT \
 967         0x610140UL
 968 #define BMBN_REG_DBG_DWORD_ENABLE \
 969         0x610144UL
 970 #define BMBN_REG_DBG_SHIFT \
 971         0x610148UL
 972 #define BMBN_REG_DBG_FORCE_VALID \
 973         0x61014cUL
 974 #define BMBN_REG_DBG_FORCE_FRAME \
 975         0x610150UL
 976 #define NWM_REG_DBG_SELECT \
 977         0x8000ecUL
 978 #define NWM_REG_DBG_DWORD_ENABLE \
 979         0x8000f0UL
 980 #define NWM_REG_DBG_SHIFT \
 981         0x8000f4UL
 982 #define NWM_REG_DBG_FORCE_VALID \
 983         0x8000f8UL
 984 #define NWM_REG_DBG_FORCE_FRAME \
 985         0x8000fcUL
 986 #define PBF_REG_DBG_SELECT \
 987         0xd80060UL
 988 #define PBF_REG_DBG_DWORD_ENABLE \
 989         0xd80064UL
 990 #define PBF_REG_DBG_SHIFT \
 991         0xd80068UL
 992 #define PBF_REG_DBG_FORCE_VALID \
 993         0xd8006cUL
 994 #define PBF_REG_DBG_FORCE_FRAME \
 995         0xd80070UL
 996 #define PBF_PB1_REG_DBG_SELECT \
 997         0xda0728UL
 998 #define PBF_PB1_REG_DBG_DWORD_ENABLE \
 999         0xda072cUL
1000 #define PBF_PB1_REG_DBG_SHIFT \
1001         0xda0730UL
1002 #define PBF_PB1_REG_DBG_FORCE_VALID \
1003         0xda0734UL
1004 #define PBF_PB1_REG_DBG_FORCE_FRAME \
1005         0xda0738UL
1006 #define PBF_PB2_REG_DBG_SELECT \
1007         0xda4728UL
1008 #define PBF_PB2_REG_DBG_DWORD_ENABLE \
1009         0xda472cUL
1010 #define PBF_PB2_REG_DBG_SHIFT \
1011         0xda4730UL
1012 #define PBF_PB2_REG_DBG_FORCE_VALID \
1013         0xda4734UL
1014 #define PBF_PB2_REG_DBG_FORCE_FRAME \
1015         0xda4738UL
1016 #define BTB_REG_DBG_SELECT \
1017         0xdb08c8UL
1018 #define BTB_REG_DBG_DWORD_ENABLE \
1019         0xdb08ccUL
1020 #define BTB_REG_DBG_SHIFT \
1021         0xdb08d0UL
1022 #define BTB_REG_DBG_FORCE_VALID \
1023         0xdb08d4UL
1024 #define BTB_REG_DBG_FORCE_FRAME \
1025         0xdb08d8UL
1026 #define XSDM_REG_DBG_SELECT \
1027         0xf80e28UL
1028 #define XSDM_REG_DBG_DWORD_ENABLE \
1029         0xf80e2cUL
1030 #define XSDM_REG_DBG_SHIFT \
1031         0xf80e30UL
1032 #define XSDM_REG_DBG_FORCE_VALID \
1033         0xf80e34UL
1034 #define XSDM_REG_DBG_FORCE_FRAME \
1035         0xf80e38UL
1036 #define YSDM_REG_DBG_SELECT \
1037         0xf90e28UL
1038 #define YSDM_REG_DBG_DWORD_ENABLE \
1039         0xf90e2cUL
1040 #define YSDM_REG_DBG_SHIFT \
1041         0xf90e30UL
1042 #define YSDM_REG_DBG_FORCE_VALID \
1043         0xf90e34UL
1044 #define YSDM_REG_DBG_FORCE_FRAME \
1045         0xf90e38UL
1046 #define PSDM_REG_DBG_SELECT \
1047         0xfa0e28UL
1048 #define PSDM_REG_DBG_DWORD_ENABLE \
1049         0xfa0e2cUL
1050 #define PSDM_REG_DBG_SHIFT \
1051         0xfa0e30UL
1052 #define PSDM_REG_DBG_FORCE_VALID \
1053         0xfa0e34UL
1054 #define PSDM_REG_DBG_FORCE_FRAME \
1055         0xfa0e38UL
1056 #define TSDM_REG_DBG_SELECT \
1057         0xfb0e28UL
1058 #define TSDM_REG_DBG_DWORD_ENABLE \
1059         0xfb0e2cUL
1060 #define TSDM_REG_DBG_SHIFT \
1061         0xfb0e30UL
1062 #define TSDM_REG_DBG_FORCE_VALID \
1063         0xfb0e34UL
1064 #define TSDM_REG_DBG_FORCE_FRAME \
1065         0xfb0e38UL
1066 #define MSDM_REG_DBG_SELECT \
1067         0xfc0e28UL
1068 #define MSDM_REG_DBG_DWORD_ENABLE \
1069         0xfc0e2cUL
1070 #define MSDM_REG_DBG_SHIFT \
1071         0xfc0e30UL
1072 #define MSDM_REG_DBG_FORCE_VALID \
1073         0xfc0e34UL
1074 #define MSDM_REG_DBG_FORCE_FRAME \
1075         0xfc0e38UL
1076 #define USDM_REG_DBG_SELECT \
1077         0xfd0e28UL
1078 #define USDM_REG_DBG_DWORD_ENABLE \
1079         0xfd0e2cUL
1080 #define USDM_REG_DBG_SHIFT \
1081         0xfd0e30UL
1082 #define USDM_REG_DBG_FORCE_VALID \
1083         0xfd0e34UL
1084 #define USDM_REG_DBG_FORCE_FRAME \
1085         0xfd0e38UL
1086 #define XCM_REG_DBG_SELECT \
1087         0x1000040UL
1088 #define XCM_REG_DBG_DWORD_ENABLE \
1089         0x1000044UL
1090 #define XCM_REG_DBG_SHIFT \
1091         0x1000048UL
1092 #define XCM_REG_DBG_FORCE_VALID \
1093         0x100004cUL
1094 #define XCM_REG_DBG_FORCE_FRAME \
1095         0x1000050UL
1096 #define YCM_REG_DBG_SELECT \
1097         0x1080040UL
1098 #define YCM_REG_DBG_DWORD_ENABLE \
1099         0x1080044UL
1100 #define YCM_REG_DBG_SHIFT \
1101         0x1080048UL
1102 #define YCM_REG_DBG_FORCE_VALID \
1103         0x108004cUL
1104 #define YCM_REG_DBG_FORCE_FRAME \
1105         0x1080050UL
1106 #define PCM_REG_DBG_SELECT \
1107         0x1100040UL
1108 #define PCM_REG_DBG_DWORD_ENABLE \
1109         0x1100044UL
1110 #define PCM_REG_DBG_SHIFT \
1111         0x1100048UL
1112 #define PCM_REG_DBG_FORCE_VALID \
1113         0x110004cUL
1114 #define PCM_REG_DBG_FORCE_FRAME \
1115         0x1100050UL
1116 #define TCM_REG_DBG_SELECT \
1117         0x1180040UL
1118 #define TCM_REG_DBG_DWORD_ENABLE \
1119         0x1180044UL
1120 #define TCM_REG_DBG_SHIFT \
1121         0x1180048UL
1122 #define TCM_REG_DBG_FORCE_VALID \
1123         0x118004cUL
1124 #define TCM_REG_DBG_FORCE_FRAME \
1125         0x1180050UL
1126 #define MCM_REG_DBG_SELECT \
1127         0x1200040UL
1128 #define MCM_REG_DBG_DWORD_ENABLE \
1129         0x1200044UL
1130 #define MCM_REG_DBG_SHIFT \
1131         0x1200048UL
1132 #define MCM_REG_DBG_FORCE_VALID \
1133         0x120004cUL
1134 #define MCM_REG_DBG_FORCE_FRAME \
1135         0x1200050UL
1136 #define UCM_REG_DBG_SELECT \
1137         0x1280050UL
1138 #define UCM_REG_DBG_DWORD_ENABLE \
1139         0x1280054UL
1140 #define UCM_REG_DBG_SHIFT \
1141         0x1280058UL
1142 #define UCM_REG_DBG_FORCE_VALID \
1143         0x128005cUL
1144 #define UCM_REG_DBG_FORCE_FRAME \
1145         0x1280060UL
1146 #define XSEM_REG_DBG_SELECT \
1147         0x1401528UL
1148 #define XSEM_REG_DBG_DWORD_ENABLE \
1149         0x140152cUL
1150 #define XSEM_REG_DBG_SHIFT \
1151         0x1401530UL
1152 #define XSEM_REG_DBG_FORCE_VALID \
1153         0x1401534UL
1154 #define XSEM_REG_DBG_FORCE_FRAME \
1155         0x1401538UL
1156 #define YSEM_REG_DBG_SELECT \
1157         0x1501528UL
1158 #define YSEM_REG_DBG_DWORD_ENABLE \
1159         0x150152cUL
1160 #define YSEM_REG_DBG_SHIFT \
1161         0x1501530UL
1162 #define YSEM_REG_DBG_FORCE_VALID \
1163         0x1501534UL
1164 #define YSEM_REG_DBG_FORCE_FRAME \
1165         0x1501538UL
1166 #define PSEM_REG_DBG_SELECT \
1167         0x1601528UL
1168 #define PSEM_REG_DBG_DWORD_ENABLE \
1169         0x160152cUL
1170 #define PSEM_REG_DBG_SHIFT \
1171         0x1601530UL
1172 #define PSEM_REG_DBG_FORCE_VALID \
1173         0x1601534UL
1174 #define PSEM_REG_DBG_FORCE_FRAME \
1175         0x1601538UL
1176 #define TSEM_REG_DBG_SELECT \
1177         0x1701528UL
1178 #define TSEM_REG_DBG_DWORD_ENABLE \
1179         0x170152cUL
1180 #define TSEM_REG_DBG_SHIFT \
1181         0x1701530UL
1182 #define TSEM_REG_DBG_FORCE_VALID \
1183         0x1701534UL
1184 #define TSEM_REG_DBG_FORCE_FRAME \
1185         0x1701538UL
1186 #define MSEM_REG_DBG_SELECT \
1187         0x1801528UL
1188 #define MSEM_REG_DBG_DWORD_ENABLE \
1189         0x180152cUL
1190 #define MSEM_REG_DBG_SHIFT \
1191         0x1801530UL
1192 #define MSEM_REG_DBG_FORCE_VALID \
1193         0x1801534UL
1194 #define MSEM_REG_DBG_FORCE_FRAME \
1195         0x1801538UL
1196 #define USEM_REG_DBG_SELECT \
1197         0x1901528UL
1198 #define USEM_REG_DBG_DWORD_ENABLE \
1199         0x190152cUL
1200 #define USEM_REG_DBG_SHIFT \
1201         0x1901530UL
1202 #define USEM_REG_DBG_FORCE_VALID \
1203         0x1901534UL
1204 #define USEM_REG_DBG_FORCE_FRAME \
1205         0x1901538UL
1206 #define PCIE_REG_DBG_COMMON_SELECT \
1207         0x054398UL
1208 #define PCIE_REG_DBG_COMMON_DWORD_ENABLE \
1209         0x05439cUL
1210 #define PCIE_REG_DBG_COMMON_SHIFT \
1211         0x0543a0UL
1212 #define PCIE_REG_DBG_COMMON_FORCE_VALID \
1213         0x0543a4UL
1214 #define PCIE_REG_DBG_COMMON_FORCE_FRAME \
1215         0x0543a8UL
1216 #define MISC_REG_RESET_PL_UA \
1217         0x008050UL
1218 #define MISC_REG_RESET_PL_HV \
1219         0x008060UL
1220 #define XCM_REG_CTX_RBC_ACCS \
1221         0x1001800UL
1222 #define XCM_REG_AGG_CON_CTX \
1223         0x1001804UL
1224 #define XCM_REG_SM_CON_CTX \
1225         0x1001808UL
1226 #define YCM_REG_CTX_RBC_ACCS \
1227         0x1081800UL
1228 #define YCM_REG_AGG_CON_CTX \
1229         0x1081804UL
1230 #define YCM_REG_AGG_TASK_CTX \
1231         0x1081808UL
1232 #define YCM_REG_SM_CON_CTX \
1233         0x108180cUL
1234 #define YCM_REG_SM_TASK_CTX \
1235         0x1081810UL
1236 #define PCM_REG_CTX_RBC_ACCS \
1237         0x1101440UL
1238 #define PCM_REG_SM_CON_CTX \
1239         0x1101444UL
1240 #define TCM_REG_CTX_RBC_ACCS \
1241         0x11814c0UL
1242 #define TCM_REG_AGG_CON_CTX \
1243         0x11814c4UL
1244 #define TCM_REG_AGG_TASK_CTX \
1245         0x11814c8UL
1246 #define TCM_REG_SM_CON_CTX \
1247         0x11814ccUL
1248 #define TCM_REG_SM_TASK_CTX \
1249         0x11814d0UL
1250 #define MCM_REG_CTX_RBC_ACCS \
1251         0x1201800UL
1252 #define MCM_REG_AGG_CON_CTX \
1253         0x1201804UL
1254 #define MCM_REG_AGG_TASK_CTX \
1255         0x1201808UL
1256 #define MCM_REG_SM_CON_CTX \
1257         0x120180cUL
1258 #define MCM_REG_SM_TASK_CTX \
1259         0x1201810UL
1260 #define UCM_REG_CTX_RBC_ACCS \
1261         0x1281700UL
1262 #define UCM_REG_AGG_CON_CTX \
1263         0x1281704UL
1264 #define UCM_REG_AGG_TASK_CTX \
1265         0x1281708UL
1266 #define UCM_REG_SM_CON_CTX \
1267         0x128170cUL
1268 #define UCM_REG_SM_TASK_CTX \
1269         0x1281710UL
1270 #define XSEM_REG_SLOW_DBG_EMPTY \
1271         0x1401140UL
1272 #define XSEM_REG_SYNC_DBG_EMPTY \
1273         0x1401160UL
1274 #define XSEM_REG_SLOW_DBG_ACTIVE \
1275         0x1401400UL
1276 #define XSEM_REG_SLOW_DBG_MODE \
1277         0x1401404UL
1278 #define XSEM_REG_DBG_FRAME_MODE \
1279         0x1401408UL
1280 #define XSEM_REG_DBG_MODE1_CFG \
1281         0x1401420UL
1282 #define XSEM_REG_FAST_MEMORY \
1283         0x1440000UL
1284 #define YSEM_REG_SYNC_DBG_EMPTY \
1285         0x1501160UL
1286 #define YSEM_REG_SLOW_DBG_ACTIVE \
1287         0x1501400UL
1288 #define YSEM_REG_SLOW_DBG_MODE \
1289         0x1501404UL
1290 #define YSEM_REG_DBG_FRAME_MODE \
1291         0x1501408UL
1292 #define YSEM_REG_DBG_MODE1_CFG \
1293         0x1501420UL
1294 #define YSEM_REG_FAST_MEMORY \
1295         0x1540000UL
1296 #define PSEM_REG_SLOW_DBG_EMPTY \
1297         0x1601140UL
1298 #define PSEM_REG_SYNC_DBG_EMPTY \
1299         0x1601160UL
1300 #define PSEM_REG_SLOW_DBG_ACTIVE \
1301         0x1601400UL
1302 #define PSEM_REG_SLOW_DBG_MODE \
1303         0x1601404UL
1304 #define PSEM_REG_DBG_FRAME_MODE \
1305         0x1601408UL
1306 #define PSEM_REG_DBG_MODE1_CFG \
1307         0x1601420UL
1308 #define PSEM_REG_FAST_MEMORY \
1309         0x1640000UL
1310 #define TSEM_REG_SLOW_DBG_EMPTY \
1311         0x1701140UL
1312 #define TSEM_REG_SYNC_DBG_EMPTY \
1313         0x1701160UL
1314 #define TSEM_REG_SLOW_DBG_ACTIVE \
1315         0x1701400UL
1316 #define TSEM_REG_SLOW_DBG_MODE \
1317         0x1701404UL
1318 #define TSEM_REG_DBG_FRAME_MODE \
1319         0x1701408UL
1320 #define TSEM_REG_DBG_MODE1_CFG \
1321         0x1701420UL
1322 #define TSEM_REG_FAST_MEMORY \
1323         0x1740000UL
1324 #define MSEM_REG_SLOW_DBG_EMPTY \
1325         0x1801140UL
1326 #define MSEM_REG_SYNC_DBG_EMPTY \
1327         0x1801160UL
1328 #define MSEM_REG_SLOW_DBG_ACTIVE \
1329         0x1801400UL
1330 #define MSEM_REG_SLOW_DBG_MODE \
1331         0x1801404UL
1332 #define MSEM_REG_DBG_FRAME_MODE \
1333         0x1801408UL
1334 #define MSEM_REG_DBG_MODE1_CFG \
1335         0x1801420UL
1336 #define MSEM_REG_FAST_MEMORY \
1337         0x1840000UL
1338 #define USEM_REG_SLOW_DBG_EMPTY \
1339         0x1901140UL
1340 #define USEM_REG_SYNC_DBG_EMPTY \
1341         0x1901160UL
1342 #define USEM_REG_SLOW_DBG_ACTIVE \
1343         0x1901400UL
1344 #define USEM_REG_SLOW_DBG_MODE \
1345         0x1901404UL
1346 #define USEM_REG_DBG_FRAME_MODE \
1347         0x1901408UL
1348 #define USEM_REG_DBG_MODE1_CFG \
1349         0x1901420UL
1350 #define USEM_REG_FAST_MEMORY \
1351         0x1940000UL
1352 #define SEM_FAST_REG_INT_RAM \
1353         0x020000UL
1354 #define SEM_FAST_REG_INT_RAM_SIZE \
1355         20480
1356 #define GRC_REG_TRACE_FIFO_VALID_DATA \
1357         0x050064UL
1358 #define GRC_REG_NUMBER_VALID_OVERRIDE_WINDOW \
1359         0x05040cUL
1360 #define GRC_REG_PROTECTION_OVERRIDE_WINDOW \
1361         0x050500UL
1362 #define IGU_REG_ERROR_HANDLING_MEMORY \
1363         0x181520UL
1364 #define MCP_REG_CPU_MODE \
1365         0xe05000UL
1366 #define MCP_REG_CPU_MODE_SOFT_HALT \
1367                 (0x1 << 10)
1368 #define BRB_REG_BIG_RAM_ADDRESS \
1369         0x340800UL
1370 #define BRB_REG_BIG_RAM_DATA \
1371         0x341500UL
1372 #define SEM_FAST_REG_STALL_0 \
1373         0x000488UL
1374 #define SEM_FAST_REG_STALLED \
1375         0x000494UL
1376 #define BTB_REG_BIG_RAM_ADDRESS \
1377         0xdb0800UL
1378 #define BTB_REG_BIG_RAM_DATA \
1379         0xdb0c00UL
1380 #define BMB_REG_BIG_RAM_ADDRESS \
1381         0x540800UL
1382 #define BMB_REG_BIG_RAM_DATA \
1383         0x540f00UL
1384 #define SEM_FAST_REG_STORM_REG_FILE \
1385         0x008000UL
1386 #define RSS_REG_RSS_RAM_ADDR \
1387         0x238c30UL
1388 #define MISCS_REG_BLOCK_256B_EN \
1389         0x009074UL
1390 #define MCP_REG_SCRATCH_SIZE \
1391         57344
1392 #define MCP_REG_CPU_REG_FILE \
1393         0xe05200UL
1394 #define MCP_REG_CPU_REG_FILE_SIZE \
1395         32
1396 #define DBG_REG_DEBUG_TARGET \
1397         0x01005cUL
1398 #define DBG_REG_FULL_MODE \
1399         0x010060UL
1400 #define DBG_REG_CALENDAR_OUT_DATA \
1401         0x010480UL
1402 #define GRC_REG_TRACE_FIFO \
1403         0x050068UL
1404 #define IGU_REG_ERROR_HANDLING_DATA_VALID \
1405         0x181530UL
1406 #define DBG_REG_DBG_BLOCK_ON \
1407         0x010454UL
1408 #define DBG_REG_FRAMING_MODE \
1409         0x010058UL
1410 #define SEM_FAST_REG_VFC_DATA_WR \
1411         0x000b40UL
1412 #define SEM_FAST_REG_VFC_ADDR \
1413         0x000b44UL
1414 #define SEM_FAST_REG_VFC_DATA_RD \
1415         0x000b48UL
1416 #define RSS_REG_RSS_RAM_DATA \
1417         0x238c20UL
1418 #define MISC_REG_BLOCK_256B_EN \
1419         0x008c14UL
1420 #define NWS_REG_NWS_CMU \
1421         0x720000UL
1422 #define PHY_NW_IP_REG_PHY0_TOP_TBUS_ADDR_7_0 \
1423         0x000680UL
1424 #define PHY_NW_IP_REG_PHY0_TOP_TBUS_ADDR_15_8 \
1425         0x000684UL
1426 #define PHY_NW_IP_REG_PHY0_TOP_TBUS_DATA_7_0 \
1427         0x0006c0UL
1428 #define PHY_NW_IP_REG_PHY0_TOP_TBUS_DATA_11_8 \
1429         0x0006c4UL
1430 #define MS_REG_MS_CMU \
1431         0x6a4000UL
1432 #define PHY_SGMII_IP_REG_AHB_CMU_CSR_0_X130 \
1433         0x000208UL
1434 #define PHY_SGMII_IP_REG_AHB_CMU_CSR_0_X132 \
1435         0x000210UL
1436 #define PHY_SGMII_IP_REG_AHB_CMU_CSR_0_X131 \
1437         0x00020cUL
1438 #define PHY_SGMII_IP_REG_AHB_CMU_CSR_0_X133 \
1439         0x000214UL
1440 #define PHY_PCIE_IP_REG_AHB_CMU_CSR_0_X130 \
1441         0x000208UL
1442 #define PHY_PCIE_IP_REG_AHB_CMU_CSR_0_X131 \
1443         0x00020cUL
1444 #define PHY_PCIE_IP_REG_AHB_CMU_CSR_0_X132 \
1445         0x000210UL
1446 #define PHY_PCIE_IP_REG_AHB_CMU_CSR_0_X133 \
1447         0x000214UL
1448 #define PHY_PCIE_REG_PHY0 \
1449         0x620000UL
1450 #define PHY_PCIE_REG_PHY1 \
1451         0x624000UL
1452 #define NIG_REG_ROCE_DUPLICATE_TO_HOST 0x5088f0UL
1453 #define PRS_REG_LIGHT_L2_ETHERTYPE_EN 0x1f0968UL
1454 #define NIG_REG_LLH_ENG_CLS_ENG_ID_TBL 0x501b90UL
1455 #define DORQ_REG_PF_DPM_ENABLE 0x100510UL
1456 #define DORQ_REG_PF_ICID_BIT_SHIFT_NORM 0x100448UL
1457 #define DORQ_REG_PF_MIN_ADDR_REG1 0x100400UL
1458 #define DORQ_REG_PF_DPI_BIT_SHIFT 0x100450UL
1459 #endif