drivers/net/ethernet/qlogic/netxen/netxen_nic_hdr.h

   1 /* SPDX-License-Identifier: GPL-2.0-or-later */
   2 /*
   3  * Copyright (C) 2003 - 2009 NetXen, Inc.
   4  * Copyright (C) 2009 - QLogic Corporation.
   5  * All rights reserved.
   6  */
   7
   8 #ifndef __NETXEN_NIC_HDR_H_
   9 #define __NETXEN_NIC_HDR_H_
  10
  11 #include <linux/kernel.h>
  12 #include <linux/types.h>
  13
  14 /*
  15  * The basic unit of access when reading/writing control registers.
  16  */
  17
  18 typedef __le32 netxen_crbword_t;        /* single word in CRB space */
  19
  20 enum {
  21         NETXEN_HW_H0_CH_HUB_ADR = 0x05,
  22         NETXEN_HW_H1_CH_HUB_ADR = 0x0E,
  23         NETXEN_HW_H2_CH_HUB_ADR = 0x03,
  24         NETXEN_HW_H3_CH_HUB_ADR = 0x01,
  25         NETXEN_HW_H4_CH_HUB_ADR = 0x06,
  26         NETXEN_HW_H5_CH_HUB_ADR = 0x07,
  27         NETXEN_HW_H6_CH_HUB_ADR = 0x08
  28 };
  29
  30 /*  Hub 0 */
  31 enum {
  32         NETXEN_HW_MN_CRB_AGT_ADR = 0x15,
  33         NETXEN_HW_MS_CRB_AGT_ADR = 0x25
  34 };
  35
  36 /*  Hub 1 */
  37 enum {
  38         NETXEN_HW_PS_CRB_AGT_ADR = 0x73,
  39         NETXEN_HW_SS_CRB_AGT_ADR = 0x20,
  40         NETXEN_HW_RPMX3_CRB_AGT_ADR = 0x0b,
  41         NETXEN_HW_QMS_CRB_AGT_ADR = 0x00,
  42         NETXEN_HW_SQGS0_CRB_AGT_ADR = 0x01,
  43         NETXEN_HW_SQGS1_CRB_AGT_ADR = 0x02,
  44         NETXEN_HW_SQGS2_CRB_AGT_ADR = 0x03,
  45         NETXEN_HW_SQGS3_CRB_AGT_ADR = 0x04,
  46         NETXEN_HW_C2C0_CRB_AGT_ADR = 0x58,
  47         NETXEN_HW_C2C1_CRB_AGT_ADR = 0x59,
  48         NETXEN_HW_C2C2_CRB_AGT_ADR = 0x5a,
  49         NETXEN_HW_RPMX2_CRB_AGT_ADR = 0x0a,
  50         NETXEN_HW_RPMX4_CRB_AGT_ADR = 0x0c,
  51         NETXEN_HW_RPMX7_CRB_AGT_ADR = 0x0f,
  52         NETXEN_HW_RPMX9_CRB_AGT_ADR = 0x12,
  53         NETXEN_HW_SMB_CRB_AGT_ADR = 0x18
  54 };
  55
  56 /*  Hub 2 */
  57 enum {
  58         NETXEN_HW_NIU_CRB_AGT_ADR = 0x31,
  59         NETXEN_HW_I2C0_CRB_AGT_ADR = 0x19,
  60         NETXEN_HW_I2C1_CRB_AGT_ADR = 0x29,
  61
  62         NETXEN_HW_SN_CRB_AGT_ADR = 0x10,
  63         NETXEN_HW_I2Q_CRB_AGT_ADR = 0x20,
  64         NETXEN_HW_LPC_CRB_AGT_ADR = 0x22,
  65         NETXEN_HW_ROMUSB_CRB_AGT_ADR = 0x21,
  66         NETXEN_HW_QM_CRB_AGT_ADR = 0x66,
  67         NETXEN_HW_SQG0_CRB_AGT_ADR = 0x60,
  68         NETXEN_HW_SQG1_CRB_AGT_ADR = 0x61,
  69         NETXEN_HW_SQG2_CRB_AGT_ADR = 0x62,
  70         NETXEN_HW_SQG3_CRB_AGT_ADR = 0x63,
  71         NETXEN_HW_RPMX1_CRB_AGT_ADR = 0x09,
  72         NETXEN_HW_RPMX5_CRB_AGT_ADR = 0x0d,
  73         NETXEN_HW_RPMX6_CRB_AGT_ADR = 0x0e,
  74         NETXEN_HW_RPMX8_CRB_AGT_ADR = 0x11
  75 };
  76
  77 /*  Hub 3 */
  78 enum {
  79         NETXEN_HW_PH_CRB_AGT_ADR = 0x1A,
  80         NETXEN_HW_SRE_CRB_AGT_ADR = 0x50,
  81         NETXEN_HW_EG_CRB_AGT_ADR = 0x51,
  82         NETXEN_HW_RPMX0_CRB_AGT_ADR = 0x08
  83 };
  84
  85 /*  Hub 4 */
  86 enum {
  87         NETXEN_HW_PEGN0_CRB_AGT_ADR = 0x40,
  88         NETXEN_HW_PEGN1_CRB_AGT_ADR,
  89         NETXEN_HW_PEGN2_CRB_AGT_ADR,
  90         NETXEN_HW_PEGN3_CRB_AGT_ADR,
  91         NETXEN_HW_PEGNI_CRB_AGT_ADR,
  92         NETXEN_HW_PEGND_CRB_AGT_ADR,
  93         NETXEN_HW_PEGNC_CRB_AGT_ADR,
  94         NETXEN_HW_PEGR0_CRB_AGT_ADR,
  95         NETXEN_HW_PEGR1_CRB_AGT_ADR,
  96         NETXEN_HW_PEGR2_CRB_AGT_ADR,
  97         NETXEN_HW_PEGR3_CRB_AGT_ADR,
  98         NETXEN_HW_PEGN4_CRB_AGT_ADR
  99 };
 100
 101 /*  Hub 5 */
 102 enum {
 103         NETXEN_HW_PEGS0_CRB_AGT_ADR = 0x40,
 104         NETXEN_HW_PEGS1_CRB_AGT_ADR,
 105         NETXEN_HW_PEGS2_CRB_AGT_ADR,
 106         NETXEN_HW_PEGS3_CRB_AGT_ADR,
 107         NETXEN_HW_PEGSI_CRB_AGT_ADR,
 108         NETXEN_HW_PEGSD_CRB_AGT_ADR,
 109         NETXEN_HW_PEGSC_CRB_AGT_ADR
 110 };
 111
 112 /*  Hub 6 */
 113 enum {
 114         NETXEN_HW_CAS0_CRB_AGT_ADR = 0x46,
 115         NETXEN_HW_CAS1_CRB_AGT_ADR = 0x47,
 116         NETXEN_HW_CAS2_CRB_AGT_ADR = 0x48,
 117         NETXEN_HW_CAS3_CRB_AGT_ADR = 0x49,
 118         NETXEN_HW_NCM_CRB_AGT_ADR = 0x16,
 119         NETXEN_HW_TMR_CRB_AGT_ADR = 0x17,
 120         NETXEN_HW_XDMA_CRB_AGT_ADR = 0x05,
 121         NETXEN_HW_OCM0_CRB_AGT_ADR = 0x06,
 122         NETXEN_HW_OCM1_CRB_AGT_ADR = 0x07
 123 };
 124
 125 /*  Floaters - non existent modules */
 126 #define NETXEN_HW_EFC_RPMX0_CRB_AGT_ADR 0x67
 127
 128 /*  This field defines PCI/X adr [25:20] of agents on the CRB */
 129 enum {
 130         NETXEN_HW_PX_MAP_CRB_PH = 0,
 131         NETXEN_HW_PX_MAP_CRB_PS,
 132         NETXEN_HW_PX_MAP_CRB_MN,
 133         NETXEN_HW_PX_MAP_CRB_MS,
 134         NETXEN_HW_PX_MAP_CRB_PGR1,
 135         NETXEN_HW_PX_MAP_CRB_SRE,
 136         NETXEN_HW_PX_MAP_CRB_NIU,
 137         NETXEN_HW_PX_MAP_CRB_QMN,
 138         NETXEN_HW_PX_MAP_CRB_SQN0,
 139         NETXEN_HW_PX_MAP_CRB_SQN1,
 140         NETXEN_HW_PX_MAP_CRB_SQN2,
 141         NETXEN_HW_PX_MAP_CRB_SQN3,
 142         NETXEN_HW_PX_MAP_CRB_QMS,
 143         NETXEN_HW_PX_MAP_CRB_SQS0,
 144         NETXEN_HW_PX_MAP_CRB_SQS1,
 145         NETXEN_HW_PX_MAP_CRB_SQS2,
 146         NETXEN_HW_PX_MAP_CRB_SQS3,
 147         NETXEN_HW_PX_MAP_CRB_PGN0,
 148         NETXEN_HW_PX_MAP_CRB_PGN1,
 149         NETXEN_HW_PX_MAP_CRB_PGN2,
 150         NETXEN_HW_PX_MAP_CRB_PGN3,
 151         NETXEN_HW_PX_MAP_CRB_PGND,
 152         NETXEN_HW_PX_MAP_CRB_PGNI,
 153         NETXEN_HW_PX_MAP_CRB_PGS0,
 154         NETXEN_HW_PX_MAP_CRB_PGS1,
 155         NETXEN_HW_PX_MAP_CRB_PGS2,
 156         NETXEN_HW_PX_MAP_CRB_PGS3,
 157         NETXEN_HW_PX_MAP_CRB_PGSD,
 158         NETXEN_HW_PX_MAP_CRB_PGSI,
 159         NETXEN_HW_PX_MAP_CRB_SN,
 160         NETXEN_HW_PX_MAP_CRB_PGR2,
 161         NETXEN_HW_PX_MAP_CRB_EG,
 162         NETXEN_HW_PX_MAP_CRB_PH2,
 163         NETXEN_HW_PX_MAP_CRB_PS2,
 164         NETXEN_HW_PX_MAP_CRB_CAM,
 165         NETXEN_HW_PX_MAP_CRB_CAS0,
 166         NETXEN_HW_PX_MAP_CRB_CAS1,
 167         NETXEN_HW_PX_MAP_CRB_CAS2,
 168         NETXEN_HW_PX_MAP_CRB_C2C0,
 169         NETXEN_HW_PX_MAP_CRB_C2C1,
 170         NETXEN_HW_PX_MAP_CRB_TIMR,
 171         NETXEN_HW_PX_MAP_CRB_PGR3,
 172         NETXEN_HW_PX_MAP_CRB_RPMX1,
 173         NETXEN_HW_PX_MAP_CRB_RPMX2,
 174         NETXEN_HW_PX_MAP_CRB_RPMX3,
 175         NETXEN_HW_PX_MAP_CRB_RPMX4,
 176         NETXEN_HW_PX_MAP_CRB_RPMX5,
 177         NETXEN_HW_PX_MAP_CRB_RPMX6,
 178         NETXEN_HW_PX_MAP_CRB_RPMX7,
 179         NETXEN_HW_PX_MAP_CRB_XDMA,
 180         NETXEN_HW_PX_MAP_CRB_I2Q,
 181         NETXEN_HW_PX_MAP_CRB_ROMUSB,
 182         NETXEN_HW_PX_MAP_CRB_CAS3,
 183         NETXEN_HW_PX_MAP_CRB_RPMX0,
 184         NETXEN_HW_PX_MAP_CRB_RPMX8,
 185         NETXEN_HW_PX_MAP_CRB_RPMX9,
 186         NETXEN_HW_PX_MAP_CRB_OCM0,
 187         NETXEN_HW_PX_MAP_CRB_OCM1,
 188         NETXEN_HW_PX_MAP_CRB_SMB,
 189         NETXEN_HW_PX_MAP_CRB_I2C0,
 190         NETXEN_HW_PX_MAP_CRB_I2C1,
 191         NETXEN_HW_PX_MAP_CRB_LPC,
 192         NETXEN_HW_PX_MAP_CRB_PGNC,
 193         NETXEN_HW_PX_MAP_CRB_PGR0
 194 };
 195
 196 /*  This field defines CRB adr [31:20] of the agents */
 197
 198 #define NETXEN_HW_CRB_HUB_AGT_ADR_MN    \
 199         ((NETXEN_HW_H0_CH_HUB_ADR << 7) | NETXEN_HW_MN_CRB_AGT_ADR)
 200 #define NETXEN_HW_CRB_HUB_AGT_ADR_PH    \
 201         ((NETXEN_HW_H0_CH_HUB_ADR << 7) | NETXEN_HW_PH_CRB_AGT_ADR)
 202 #define NETXEN_HW_CRB_HUB_AGT_ADR_MS    \
 203         ((NETXEN_HW_H0_CH_HUB_ADR << 7) | NETXEN_HW_MS_CRB_AGT_ADR)
 204
 205 #define NETXEN_HW_CRB_HUB_AGT_ADR_PS    \
 206         ((NETXEN_HW_H1_CH_HUB_ADR << 7) | NETXEN_HW_PS_CRB_AGT_ADR)
 207 #define NETXEN_HW_CRB_HUB_AGT_ADR_SS    \
 208         ((NETXEN_HW_H1_CH_HUB_ADR << 7) | NETXEN_HW_SS_CRB_AGT_ADR)
 209 #define NETXEN_HW_CRB_HUB_AGT_ADR_RPMX3 \
 210         ((NETXEN_HW_H1_CH_HUB_ADR << 7) | NETXEN_HW_RPMX3_CRB_AGT_ADR)
 211 #define NETXEN_HW_CRB_HUB_AGT_ADR_QMS   \
 212         ((NETXEN_HW_H1_CH_HUB_ADR << 7) | NETXEN_HW_QMS_CRB_AGT_ADR)
 213 #define NETXEN_HW_CRB_HUB_AGT_ADR_SQS0  \
 214         ((NETXEN_HW_H1_CH_HUB_ADR << 7) | NETXEN_HW_SQGS0_CRB_AGT_ADR)
 215 #define NETXEN_HW_CRB_HUB_AGT_ADR_SQS1  \
 216         ((NETXEN_HW_H1_CH_HUB_ADR << 7) | NETXEN_HW_SQGS1_CRB_AGT_ADR)
 217 #define NETXEN_HW_CRB_HUB_AGT_ADR_SQS2  \
 218         ((NETXEN_HW_H1_CH_HUB_ADR << 7) | NETXEN_HW_SQGS2_CRB_AGT_ADR)
 219 #define NETXEN_HW_CRB_HUB_AGT_ADR_SQS3  \
 220         ((NETXEN_HW_H1_CH_HUB_ADR << 7) | NETXEN_HW_SQGS3_CRB_AGT_ADR)
 221 #define NETXEN_HW_CRB_HUB_AGT_ADR_C2C0  \
 222         ((NETXEN_HW_H1_CH_HUB_ADR << 7) | NETXEN_HW_C2C0_CRB_AGT_ADR)
 223 #define NETXEN_HW_CRB_HUB_AGT_ADR_C2C1  \
 224         ((NETXEN_HW_H1_CH_HUB_ADR << 7) | NETXEN_HW_C2C1_CRB_AGT_ADR)
 225 #define NETXEN_HW_CRB_HUB_AGT_ADR_RPMX2 \
 226         ((NETXEN_HW_H1_CH_HUB_ADR << 7) | NETXEN_HW_RPMX2_CRB_AGT_ADR)
 227 #define NETXEN_HW_CRB_HUB_AGT_ADR_RPMX4 \
 228         ((NETXEN_HW_H1_CH_HUB_ADR << 7) | NETXEN_HW_RPMX4_CRB_AGT_ADR)
 229 #define NETXEN_HW_CRB_HUB_AGT_ADR_RPMX7 \
 230         ((NETXEN_HW_H1_CH_HUB_ADR << 7) | NETXEN_HW_RPMX7_CRB_AGT_ADR)
 231 #define NETXEN_HW_CRB_HUB_AGT_ADR_RPMX9 \
 232         ((NETXEN_HW_H1_CH_HUB_ADR << 7) | NETXEN_HW_RPMX9_CRB_AGT_ADR)
 233 #define NETXEN_HW_CRB_HUB_AGT_ADR_SMB   \
 234         ((NETXEN_HW_H1_CH_HUB_ADR << 7) | NETXEN_HW_SMB_CRB_AGT_ADR)
 235
 236 #define NETXEN_HW_CRB_HUB_AGT_ADR_NIU   \
 237         ((NETXEN_HW_H2_CH_HUB_ADR << 7) | NETXEN_HW_NIU_CRB_AGT_ADR)
 238 #define NETXEN_HW_CRB_HUB_AGT_ADR_I2C0  \
 239         ((NETXEN_HW_H2_CH_HUB_ADR << 7) | NETXEN_HW_I2C0_CRB_AGT_ADR)
 240 #define NETXEN_HW_CRB_HUB_AGT_ADR_I2C1  \
 241         ((NETXEN_HW_H2_CH_HUB_ADR << 7) | NETXEN_HW_I2C1_CRB_AGT_ADR)
 242
 243 #define NETXEN_HW_CRB_HUB_AGT_ADR_SRE   \
 244         ((NETXEN_HW_H3_CH_HUB_ADR << 7) | NETXEN_HW_SRE_CRB_AGT_ADR)
 245 #define NETXEN_HW_CRB_HUB_AGT_ADR_EG    \
 246         ((NETXEN_HW_H3_CH_HUB_ADR << 7) | NETXEN_HW_EG_CRB_AGT_ADR)
 247 #define NETXEN_HW_CRB_HUB_AGT_ADR_RPMX0 \
 248         ((NETXEN_HW_H3_CH_HUB_ADR << 7) | NETXEN_HW_RPMX0_CRB_AGT_ADR)
 249 #define NETXEN_HW_CRB_HUB_AGT_ADR_QMN   \
 250         ((NETXEN_HW_H3_CH_HUB_ADR << 7) | NETXEN_HW_QM_CRB_AGT_ADR)
 251 #define NETXEN_HW_CRB_HUB_AGT_ADR_SQN0  \
 252         ((NETXEN_HW_H3_CH_HUB_ADR << 7) | NETXEN_HW_SQG0_CRB_AGT_ADR)
 253 #define NETXEN_HW_CRB_HUB_AGT_ADR_SQN1  \
 254         ((NETXEN_HW_H3_CH_HUB_ADR << 7) | NETXEN_HW_SQG1_CRB_AGT_ADR)
 255 #define NETXEN_HW_CRB_HUB_AGT_ADR_SQN2  \
 256         ((NETXEN_HW_H3_CH_HUB_ADR << 7) | NETXEN_HW_SQG2_CRB_AGT_ADR)
 257 #define NETXEN_HW_CRB_HUB_AGT_ADR_SQN3  \
 258         ((NETXEN_HW_H3_CH_HUB_ADR << 7) | NETXEN_HW_SQG3_CRB_AGT_ADR)
 259 #define NETXEN_HW_CRB_HUB_AGT_ADR_RPMX1 \
 260         ((NETXEN_HW_H3_CH_HUB_ADR << 7) | NETXEN_HW_RPMX1_CRB_AGT_ADR)
 261 #define NETXEN_HW_CRB_HUB_AGT_ADR_RPMX5 \
 262         ((NETXEN_HW_H3_CH_HUB_ADR << 7) | NETXEN_HW_RPMX5_CRB_AGT_ADR)
 263 #define NETXEN_HW_CRB_HUB_AGT_ADR_RPMX6 \
 264         ((NETXEN_HW_H3_CH_HUB_ADR << 7) | NETXEN_HW_RPMX6_CRB_AGT_ADR)
 265 #define NETXEN_HW_CRB_HUB_AGT_ADR_RPMX8 \
 266         ((NETXEN_HW_H3_CH_HUB_ADR << 7) | NETXEN_HW_RPMX8_CRB_AGT_ADR)
 267 #define NETXEN_HW_CRB_HUB_AGT_ADR_CAS0  \
 268         ((NETXEN_HW_H3_CH_HUB_ADR << 7) | NETXEN_HW_CAS0_CRB_AGT_ADR)
 269 #define NETXEN_HW_CRB_HUB_AGT_ADR_CAS1  \
 270         ((NETXEN_HW_H3_CH_HUB_ADR << 7) | NETXEN_HW_CAS1_CRB_AGT_ADR)
 271 #define NETXEN_HW_CRB_HUB_AGT_ADR_CAS2  \
 272         ((NETXEN_HW_H3_CH_HUB_ADR << 7) | NETXEN_HW_CAS2_CRB_AGT_ADR)
 273 #define NETXEN_HW_CRB_HUB_AGT_ADR_CAS3  \
 274         ((NETXEN_HW_H3_CH_HUB_ADR << 7) | NETXEN_HW_CAS3_CRB_AGT_ADR)
 275
 276 #define NETXEN_HW_CRB_HUB_AGT_ADR_PGNI  \
 277         ((NETXEN_HW_H4_CH_HUB_ADR << 7) | NETXEN_HW_PEGNI_CRB_AGT_ADR)
 278 #define NETXEN_HW_CRB_HUB_AGT_ADR_PGND  \
 279         ((NETXEN_HW_H4_CH_HUB_ADR << 7) | NETXEN_HW_PEGND_CRB_AGT_ADR)
 280 #define NETXEN_HW_CRB_HUB_AGT_ADR_PGN0  \
 281         ((NETXEN_HW_H4_CH_HUB_ADR << 7) | NETXEN_HW_PEGN0_CRB_AGT_ADR)
 282 #define NETXEN_HW_CRB_HUB_AGT_ADR_PGN1  \
 283         ((NETXEN_HW_H4_CH_HUB_ADR << 7) | NETXEN_HW_PEGN1_CRB_AGT_ADR)
 284 #define NETXEN_HW_CRB_HUB_AGT_ADR_PGN2  \
 285         ((NETXEN_HW_H4_CH_HUB_ADR << 7) | NETXEN_HW_PEGN2_CRB_AGT_ADR)
 286 #define NETXEN_HW_CRB_HUB_AGT_ADR_PGN3  \
 287         ((NETXEN_HW_H4_CH_HUB_ADR << 7) | NETXEN_HW_PEGN3_CRB_AGT_ADR)
 288 #define NETXEN_HW_CRB_HUB_AGT_ADR_PGN4  \
 289         ((NETXEN_HW_H4_CH_HUB_ADR << 7) | NETXEN_HW_PEGN4_CRB_AGT_ADR)
 290 #define NETXEN_HW_CRB_HUB_AGT_ADR_PGNC  \
 291         ((NETXEN_HW_H4_CH_HUB_ADR << 7) | NETXEN_HW_PEGNC_CRB_AGT_ADR)
 292 #define NETXEN_HW_CRB_HUB_AGT_ADR_PGR0  \
 293         ((NETXEN_HW_H4_CH_HUB_ADR << 7) | NETXEN_HW_PEGR0_CRB_AGT_ADR)
 294 #define NETXEN_HW_CRB_HUB_AGT_ADR_PGR1  \
 295         ((NETXEN_HW_H4_CH_HUB_ADR << 7) | NETXEN_HW_PEGR1_CRB_AGT_ADR)
 296 #define NETXEN_HW_CRB_HUB_AGT_ADR_PGR2  \
 297         ((NETXEN_HW_H4_CH_HUB_ADR << 7) | NETXEN_HW_PEGR2_CRB_AGT_ADR)
 298 #define NETXEN_HW_CRB_HUB_AGT_ADR_PGR3  \
 299         ((NETXEN_HW_H4_CH_HUB_ADR << 7) | NETXEN_HW_PEGR3_CRB_AGT_ADR)
 300
 301 #define NETXEN_HW_CRB_HUB_AGT_ADR_PGSI  \
 302         ((NETXEN_HW_H5_CH_HUB_ADR << 7) | NETXEN_HW_PEGSI_CRB_AGT_ADR)
 303 #define NETXEN_HW_CRB_HUB_AGT_ADR_PGSD  \
 304         ((NETXEN_HW_H5_CH_HUB_ADR << 7) | NETXEN_HW_PEGSD_CRB_AGT_ADR)
 305 #define NETXEN_HW_CRB_HUB_AGT_ADR_PGS0  \
 306         ((NETXEN_HW_H5_CH_HUB_ADR << 7) | NETXEN_HW_PEGS0_CRB_AGT_ADR)
 307 #define NETXEN_HW_CRB_HUB_AGT_ADR_PGS1  \
 308         ((NETXEN_HW_H5_CH_HUB_ADR << 7) | NETXEN_HW_PEGS1_CRB_AGT_ADR)
 309 #define NETXEN_HW_CRB_HUB_AGT_ADR_PGS2  \
 310         ((NETXEN_HW_H5_CH_HUB_ADR << 7) | NETXEN_HW_PEGS2_CRB_AGT_ADR)
 311 #define NETXEN_HW_CRB_HUB_AGT_ADR_PGS3  \
 312         ((NETXEN_HW_H5_CH_HUB_ADR << 7) | NETXEN_HW_PEGS3_CRB_AGT_ADR)
 313 #define NETXEN_HW_CRB_HUB_AGT_ADR_PGSC  \
 314         ((NETXEN_HW_H5_CH_HUB_ADR << 7) | NETXEN_HW_PEGSC_CRB_AGT_ADR)
 315
 316 #define NETXEN_HW_CRB_HUB_AGT_ADR_CAM   \
 317         ((NETXEN_HW_H6_CH_HUB_ADR << 7) | NETXEN_HW_NCM_CRB_AGT_ADR)
 318 #define NETXEN_HW_CRB_HUB_AGT_ADR_TIMR  \
 319         ((NETXEN_HW_H6_CH_HUB_ADR << 7) | NETXEN_HW_TMR_CRB_AGT_ADR)
 320 #define NETXEN_HW_CRB_HUB_AGT_ADR_XDMA  \
 321         ((NETXEN_HW_H6_CH_HUB_ADR << 7) | NETXEN_HW_XDMA_CRB_AGT_ADR)
 322 #define NETXEN_HW_CRB_HUB_AGT_ADR_SN    \
 323         ((NETXEN_HW_H6_CH_HUB_ADR << 7) | NETXEN_HW_SN_CRB_AGT_ADR)
 324 #define NETXEN_HW_CRB_HUB_AGT_ADR_I2Q   \
 325         ((NETXEN_HW_H6_CH_HUB_ADR << 7) | NETXEN_HW_I2Q_CRB_AGT_ADR)
 326 #define NETXEN_HW_CRB_HUB_AGT_ADR_ROMUSB        \
 327         ((NETXEN_HW_H6_CH_HUB_ADR << 7) | NETXEN_HW_ROMUSB_CRB_AGT_ADR)
 328 #define NETXEN_HW_CRB_HUB_AGT_ADR_OCM0  \
 329         ((NETXEN_HW_H6_CH_HUB_ADR << 7) | NETXEN_HW_OCM0_CRB_AGT_ADR)
 330 #define NETXEN_HW_CRB_HUB_AGT_ADR_OCM1  \
 331         ((NETXEN_HW_H6_CH_HUB_ADR << 7) | NETXEN_HW_OCM1_CRB_AGT_ADR)
 332 #define NETXEN_HW_CRB_HUB_AGT_ADR_LPC   \
 333         ((NETXEN_HW_H6_CH_HUB_ADR << 7) | NETXEN_HW_LPC_CRB_AGT_ADR)
 334
 335 #define NETXEN_SRE_MISC                 (NETXEN_CRB_SRE + 0x0002c)
 336 #define NETXEN_SRE_INT_STATUS           (NETXEN_CRB_SRE + 0x00034)
 337 #define NETXEN_SRE_PBI_ACTIVE_STATUS    (NETXEN_CRB_SRE + 0x01014)
 338 #define NETXEN_SRE_L1RE_CTL             (NETXEN_CRB_SRE + 0x03000)
 339 #define NETXEN_SRE_L2RE_CTL             (NETXEN_CRB_SRE + 0x05000)
 340 #define NETXEN_SRE_BUF_CTL              (NETXEN_CRB_SRE + 0x01000)
 341
 342 #define NETXEN_DMA_BASE(U)      (NETXEN_CRB_PCIX_MD + 0x20000 + ((U)<<16))
 343 #define NETXEN_DMA_COMMAND(U)   (NETXEN_DMA_BASE(U) + 0x00008)
 344
 345 #define NETXEN_I2Q_CLR_PCI_HI   (NETXEN_CRB_I2Q + 0x00034)
 346
 347 #define PEG_NETWORK_BASE(N)     (NETXEN_CRB_PEG_NET_0 + (((N)&3) << 20))
 348 #define CRB_REG_EX_PC           0x3c
 349
 350 #define ROMUSB_GLB      (NETXEN_CRB_ROMUSB + 0x00000)
 351 #define ROMUSB_ROM      (NETXEN_CRB_ROMUSB + 0x10000)
 352
 353 #define NETXEN_ROMUSB_GLB_STATUS        (ROMUSB_GLB + 0x0004)
 354 #define NETXEN_ROMUSB_GLB_SW_RESET      (ROMUSB_GLB + 0x0008)
 355 #define NETXEN_ROMUSB_GLB_PAD_GPIO_I    (ROMUSB_GLB + 0x000c)
 356 #define NETXEN_ROMUSB_GLB_CAS_RST       (ROMUSB_GLB + 0x0038)
 357 #define NETXEN_ROMUSB_GLB_TEST_MUX_SEL  (ROMUSB_GLB + 0x0044)
 358 #define NETXEN_ROMUSB_GLB_PEGTUNE_DONE  (ROMUSB_GLB + 0x005c)
 359 #define NETXEN_ROMUSB_GLB_CHIP_CLK_CTRL (ROMUSB_GLB + 0x00A8)
 360
 361 #define NETXEN_ROMUSB_GPIO(n)           (ROMUSB_GLB + 0x60 + (4 * (n)))
 362
 363 #define NETXEN_ROMUSB_ROM_INSTR_OPCODE  (ROMUSB_ROM + 0x0004)
 364 #define NETXEN_ROMUSB_ROM_ADDRESS       (ROMUSB_ROM + 0x0008)
 365 #define NETXEN_ROMUSB_ROM_WDATA         (ROMUSB_ROM + 0x000c)
 366 #define NETXEN_ROMUSB_ROM_ABYTE_CNT     (ROMUSB_ROM + 0x0010)
 367 #define NETXEN_ROMUSB_ROM_DUMMY_BYTE_CNT (ROMUSB_ROM + 0x0014)
 368 #define NETXEN_ROMUSB_ROM_RDATA         (ROMUSB_ROM + 0x0018)
 369
 370 /* Lock IDs for ROM lock */
 371 #define ROM_LOCK_DRIVER 0x0d417340
 372
 373 /******************************************************************************
 374 *
 375 *    Definitions specific to M25P flash
 376 *
 377 *******************************************************************************
 378 *   Instructions
 379 */
 380 #define M25P_INSTR_WREN         0x06
 381 #define M25P_INSTR_WRDI         0x04
 382 #define M25P_INSTR_RDID         0x9f
 383 #define M25P_INSTR_RDSR         0x05
 384 #define M25P_INSTR_WRSR         0x01
 385 #define M25P_INSTR_READ         0x03
 386 #define M25P_INSTR_FAST_READ    0x0b
 387 #define M25P_INSTR_PP           0x02
 388 #define M25P_INSTR_SE           0xd8
 389 #define M25P_INSTR_BE           0xc7
 390 #define M25P_INSTR_DP           0xb9
 391 #define M25P_INSTR_RES          0xab
 392
 393 /* all are 1MB windows */
 394
 395 #define NETXEN_PCI_CRB_WINDOWSIZE       0x00100000
 396 #define NETXEN_PCI_CRB_WINDOW(A)        \
 397         (NETXEN_PCI_CRBSPACE + (A)*NETXEN_PCI_CRB_WINDOWSIZE)
 398
 399 #define NETXEN_CRB_NIU          NETXEN_PCI_CRB_WINDOW(NETXEN_HW_PX_MAP_CRB_NIU)
 400 #define NETXEN_CRB_SRE          NETXEN_PCI_CRB_WINDOW(NETXEN_HW_PX_MAP_CRB_SRE)
 401 #define NETXEN_CRB_ROMUSB       \
 402         NETXEN_PCI_CRB_WINDOW(NETXEN_HW_PX_MAP_CRB_ROMUSB)
 403 #define NETXEN_CRB_I2Q          NETXEN_PCI_CRB_WINDOW(NETXEN_HW_PX_MAP_CRB_I2Q)
 404 #define NETXEN_CRB_I2C0         NETXEN_PCI_CRB_WINDOW(NETXEN_HW_PX_MAP_CRB_I2C0)
 405 #define NETXEN_CRB_SMB          NETXEN_PCI_CRB_WINDOW(NETXEN_HW_PX_MAP_CRB_SMB)
 406 #define NETXEN_CRB_MAX          NETXEN_PCI_CRB_WINDOW(64)
 407
 408 #define NETXEN_CRB_PCIX_HOST    NETXEN_PCI_CRB_WINDOW(NETXEN_HW_PX_MAP_CRB_PH)
 409 #define NETXEN_CRB_PCIX_HOST2   NETXEN_PCI_CRB_WINDOW(NETXEN_HW_PX_MAP_CRB_PH2)
 410 #define NETXEN_CRB_PEG_NET_0    NETXEN_PCI_CRB_WINDOW(NETXEN_HW_PX_MAP_CRB_PGN0)
 411 #define NETXEN_CRB_PEG_NET_1    NETXEN_PCI_CRB_WINDOW(NETXEN_HW_PX_MAP_CRB_PGN1)
 412 #define NETXEN_CRB_PEG_NET_2    NETXEN_PCI_CRB_WINDOW(NETXEN_HW_PX_MAP_CRB_PGN2)
 413 #define NETXEN_CRB_PEG_NET_3    NETXEN_PCI_CRB_WINDOW(NETXEN_HW_PX_MAP_CRB_PGN3)
 414 #define NETXEN_CRB_PEG_NET_4    NETXEN_PCI_CRB_WINDOW(NETXEN_HW_PX_MAP_CRB_SQS2)
 415 #define NETXEN_CRB_PEG_NET_D    NETXEN_PCI_CRB_WINDOW(NETXEN_HW_PX_MAP_CRB_PGND)
 416 #define NETXEN_CRB_PEG_NET_I    NETXEN_PCI_CRB_WINDOW(NETXEN_HW_PX_MAP_CRB_PGNI)
 417 #define NETXEN_CRB_DDR_NET      NETXEN_PCI_CRB_WINDOW(NETXEN_HW_PX_MAP_CRB_MN)
 418 #define NETXEN_CRB_QDR_NET      NETXEN_PCI_CRB_WINDOW(NETXEN_HW_PX_MAP_CRB_SN)
 419
 420 #define NETXEN_CRB_PCIX_MD      NETXEN_PCI_CRB_WINDOW(NETXEN_HW_PX_MAP_CRB_PS)
 421 #define NETXEN_CRB_PCIE         NETXEN_CRB_PCIX_MD
 422
 423 #define ISR_INT_VECTOR          (NETXEN_PCIX_PS_REG(PCIX_INT_VECTOR))
 424 #define ISR_INT_MASK            (NETXEN_PCIX_PS_REG(PCIX_INT_MASK))
 425 #define ISR_INT_MASK_SLOW       (NETXEN_PCIX_PS_REG(PCIX_INT_MASK))
 426 #define ISR_INT_TARGET_STATUS   (NETXEN_PCIX_PS_REG(PCIX_TARGET_STATUS))
 427 #define ISR_INT_TARGET_MASK     (NETXEN_PCIX_PS_REG(PCIX_TARGET_MASK))
 428 #define ISR_INT_TARGET_STATUS_F1   (NETXEN_PCIX_PS_REG(PCIX_TARGET_STATUS_F1))
 429 #define ISR_INT_TARGET_MASK_F1     (NETXEN_PCIX_PS_REG(PCIX_TARGET_MASK_F1))
 430 #define ISR_INT_TARGET_STATUS_F2   (NETXEN_PCIX_PS_REG(PCIX_TARGET_STATUS_F2))
 431 #define ISR_INT_TARGET_MASK_F2     (NETXEN_PCIX_PS_REG(PCIX_TARGET_MASK_F2))
 432 #define ISR_INT_TARGET_STATUS_F3   (NETXEN_PCIX_PS_REG(PCIX_TARGET_STATUS_F3))
 433 #define ISR_INT_TARGET_MASK_F3     (NETXEN_PCIX_PS_REG(PCIX_TARGET_MASK_F3))
 434 #define ISR_INT_TARGET_STATUS_F4   (NETXEN_PCIX_PS_REG(PCIX_TARGET_STATUS_F4))
 435 #define ISR_INT_TARGET_MASK_F4     (NETXEN_PCIX_PS_REG(PCIX_TARGET_MASK_F4))
 436 #define ISR_INT_TARGET_STATUS_F5   (NETXEN_PCIX_PS_REG(PCIX_TARGET_STATUS_F5))
 437 #define ISR_INT_TARGET_MASK_F5     (NETXEN_PCIX_PS_REG(PCIX_TARGET_MASK_F5))
 438 #define ISR_INT_TARGET_STATUS_F6   (NETXEN_PCIX_PS_REG(PCIX_TARGET_STATUS_F6))
 439 #define ISR_INT_TARGET_MASK_F6     (NETXEN_PCIX_PS_REG(PCIX_TARGET_MASK_F6))
 440 #define ISR_INT_TARGET_STATUS_F7   (NETXEN_PCIX_PS_REG(PCIX_TARGET_STATUS_F7))
 441 #define ISR_INT_TARGET_MASK_F7     (NETXEN_PCIX_PS_REG(PCIX_TARGET_MASK_F7))
 442
 443 #define NETXEN_PCI_MAPSIZE      128
 444 #define NETXEN_PCI_DDR_NET      (0x00000000UL)
 445 #define NETXEN_PCI_QDR_NET      (0x04000000UL)
 446 #define NETXEN_PCI_DIRECT_CRB   (0x04400000UL)
 447 #define NETXEN_PCI_CAMQM        (0x04800000UL)
 448 #define NETXEN_PCI_CAMQM_MAX    (0x04ffffffUL)
 449 #define NETXEN_PCI_OCM0         (0x05000000UL)
 450 #define NETXEN_PCI_OCM0_MAX     (0x050fffffUL)
 451 #define NETXEN_PCI_OCM1         (0x05100000UL)
 452 #define NETXEN_PCI_OCM1_MAX     (0x051fffffUL)
 453 #define NETXEN_PCI_CRBSPACE     (0x06000000UL)
 454 #define NETXEN_PCI_128MB_SIZE   (0x08000000UL)
 455 #define NETXEN_PCI_32MB_SIZE    (0x02000000UL)
 456 #define NETXEN_PCI_2MB_SIZE     (0x00200000UL)
 457
 458 #define NETXEN_PCI_MN_2M        (0)
 459 #define NETXEN_PCI_MS_2M        (0x80000)
 460 #define NETXEN_PCI_OCM0_2M      (0x000c0000UL)
 461 #define NETXEN_PCI_CAMQM_2M_BASE        (0x000ff800UL)
 462 #define NETXEN_PCI_CAMQM_2M_END         (0x04800800UL)
 463
 464 #define NETXEN_CRB_CAM  NETXEN_PCI_CRB_WINDOW(NETXEN_HW_PX_MAP_CRB_CAM)
 465
 466 #define NETXEN_ADDR_DDR_NET     (0x0000000000000000ULL)
 467 #define NETXEN_ADDR_DDR_NET_MAX (0x000000000fffffffULL)
 468 #define NETXEN_ADDR_OCM0        (0x0000000200000000ULL)
 469 #define NETXEN_ADDR_OCM0_MAX    (0x00000002000fffffULL)
 470 #define NETXEN_ADDR_OCM1        (0x0000000200400000ULL)
 471 #define NETXEN_ADDR_OCM1_MAX    (0x00000002004fffffULL)
 472 #define NETXEN_ADDR_QDR_NET     (0x0000000300000000ULL)
 473 #define NETXEN_ADDR_QDR_NET_MAX_P2 (0x00000003003fffffULL)
 474 #define NETXEN_ADDR_QDR_NET_MAX_P3 (0x0000000303ffffffULL)
 475
 476 /*
 477  *   Register offsets for MN
 478  */
 479 #define NETXEN_MIU_CONTROL      (0x000)
 480 #define NETXEN_MIU_MN_CONTROL   (NETXEN_CRB_DDR_NET+NETXEN_MIU_CONTROL)
 481
 482         /* 200ms delay in each loop */
 483 #define NETXEN_NIU_PHY_WAITLEN          200000
 484         /* 10 seconds before we give up */
 485 #define NETXEN_NIU_PHY_WAITMAX          50
 486 #define NETXEN_NIU_MAX_GBE_PORTS        4
 487 #define NETXEN_NIU_MAX_XG_PORTS         2
 488
 489 #define NETXEN_NIU_MODE                 (NETXEN_CRB_NIU + 0x00000)
 490
 491 #define NETXEN_NIU_XG_SINGLE_TERM       (NETXEN_CRB_NIU + 0x00004)
 492 #define NETXEN_NIU_XG_DRIVE_HI          (NETXEN_CRB_NIU + 0x00008)
 493 #define NETXEN_NIU_XG_DRIVE_LO          (NETXEN_CRB_NIU + 0x0000c)
 494 #define NETXEN_NIU_XG_DTX               (NETXEN_CRB_NIU + 0x00010)
 495 #define NETXEN_NIU_XG_DEQ               (NETXEN_CRB_NIU + 0x00014)
 496 #define NETXEN_NIU_XG_WORD_ALIGN        (NETXEN_CRB_NIU + 0x00018)
 497 #define NETXEN_NIU_XG_RESET             (NETXEN_CRB_NIU + 0x0001c)
 498 #define NETXEN_NIU_XG_POWER_DOWN        (NETXEN_CRB_NIU + 0x00020)
 499 #define NETXEN_NIU_XG_RESET_PLL         (NETXEN_CRB_NIU + 0x00024)
 500 #define NETXEN_NIU_XG_SERDES_LOOPBACK   (NETXEN_CRB_NIU + 0x00028)
 501 #define NETXEN_NIU_XG_DO_BYTE_ALIGN     (NETXEN_CRB_NIU + 0x0002c)
 502 #define NETXEN_NIU_XG_TX_ENABLE         (NETXEN_CRB_NIU + 0x00030)
 503 #define NETXEN_NIU_XG_RX_ENABLE         (NETXEN_CRB_NIU + 0x00034)
 504 #define NETXEN_NIU_XG_STATUS            (NETXEN_CRB_NIU + 0x00038)
 505 #define NETXEN_NIU_XG_PAUSE_THRESHOLD   (NETXEN_CRB_NIU + 0x0003c)
 506 #define NETXEN_NIU_INT_MASK             (NETXEN_CRB_NIU + 0x00040)
 507 #define NETXEN_NIU_ACTIVE_INT           (NETXEN_CRB_NIU + 0x00044)
 508 #define NETXEN_NIU_MASKABLE_INT         (NETXEN_CRB_NIU + 0x00048)
 509
 510 #define NETXEN_NIU_STRAP_VALUE_SAVE_HIGHER      (NETXEN_CRB_NIU + 0x0004c)
 511
 512 #define NETXEN_NIU_GB_SERDES_RESET      (NETXEN_CRB_NIU + 0x00050)
 513 #define NETXEN_NIU_GB0_GMII_MODE        (NETXEN_CRB_NIU + 0x00054)
 514 #define NETXEN_NIU_GB0_MII_MODE         (NETXEN_CRB_NIU + 0x00058)
 515 #define NETXEN_NIU_GB1_GMII_MODE        (NETXEN_CRB_NIU + 0x0005c)
 516 #define NETXEN_NIU_GB1_MII_MODE         (NETXEN_CRB_NIU + 0x00060)
 517 #define NETXEN_NIU_GB2_GMII_MODE        (NETXEN_CRB_NIU + 0x00064)
 518 #define NETXEN_NIU_GB2_MII_MODE         (NETXEN_CRB_NIU + 0x00068)
 519 #define NETXEN_NIU_GB3_GMII_MODE        (NETXEN_CRB_NIU + 0x0006c)
 520 #define NETXEN_NIU_GB3_MII_MODE         (NETXEN_CRB_NIU + 0x00070)
 521 #define NETXEN_NIU_REMOTE_LOOPBACK      (NETXEN_CRB_NIU + 0x00074)
 522 #define NETXEN_NIU_GB0_HALF_DUPLEX      (NETXEN_CRB_NIU + 0x00078)
 523 #define NETXEN_NIU_GB1_HALF_DUPLEX      (NETXEN_CRB_NIU + 0x0007c)
 524 #define NETXEN_NIU_RESET_SYS_FIFOS      (NETXEN_CRB_NIU + 0x00088)
 525 #define NETXEN_NIU_GB_CRC_DROP          (NETXEN_CRB_NIU + 0x0008c)
 526 #define NETXEN_NIU_GB_DROP_WRONGADDR    (NETXEN_CRB_NIU + 0x00090)
 527 #define NETXEN_NIU_TEST_MUX_CTL         (NETXEN_CRB_NIU + 0x00094)
 528 #define NETXEN_NIU_XG_PAUSE_CTL         (NETXEN_CRB_NIU + 0x00098)
 529 #define NETXEN_NIU_XG_PAUSE_LEVEL       (NETXEN_CRB_NIU + 0x000dc)
 530 #define NETXEN_NIU_FRAME_COUNT_SELECT   (NETXEN_CRB_NIU + 0x000ac)
 531 #define NETXEN_NIU_FRAME_COUNT          (NETXEN_CRB_NIU + 0x000b0)
 532 #define NETXEN_NIU_XG_SEL               (NETXEN_CRB_NIU + 0x00128)
 533 #define NETXEN_NIU_GB_PAUSE_CTL         (NETXEN_CRB_NIU + 0x0030c)
 534
 535 #define NETXEN_NIU_FULL_LEVEL_XG        (NETXEN_CRB_NIU + 0x00450)
 536
 537 #define NETXEN_NIU_XG1_RESET            (NETXEN_CRB_NIU + 0x0011c)
 538 #define NETXEN_NIU_XG1_POWER_DOWN       (NETXEN_CRB_NIU + 0x00120)
 539 #define NETXEN_NIU_XG1_RESET_PLL        (NETXEN_CRB_NIU + 0x00124)
 540
 541 #define NETXEN_MAC_ADDR_CNTL_REG        (NETXEN_CRB_NIU + 0x1000)
 542
 543 #define NETXEN_MULTICAST_ADDR_HI_0      (NETXEN_CRB_NIU + 0x1010)
 544 #define NETXEN_MULTICAST_ADDR_HI_1      (NETXEN_CRB_NIU + 0x1014)
 545 #define NETXEN_MULTICAST_ADDR_HI_2      (NETXEN_CRB_NIU + 0x1018)
 546 #define NETXEN_MULTICAST_ADDR_HI_3      (NETXEN_CRB_NIU + 0x101c)
 547
 548 #define NETXEN_UNICAST_ADDR_BASE        (NETXEN_CRB_NIU + 0x1080)
 549 #define NETXEN_MULTICAST_ADDR_BASE      (NETXEN_CRB_NIU + 0x1100)
 550
 551 #define NETXEN_NIU_GB_MAC_CONFIG_0(I)           \
 552         (NETXEN_CRB_NIU + 0x30000 + (I)*0x10000)
 553 #define NETXEN_NIU_GB_MAC_CONFIG_1(I)           \
 554         (NETXEN_CRB_NIU + 0x30004 + (I)*0x10000)
 555 #define NETXEN_NIU_GB_MAC_IPG_IFG(I)            \
 556         (NETXEN_CRB_NIU + 0x30008 + (I)*0x10000)
 557 #define NETXEN_NIU_GB_HALF_DUPLEX_CTRL(I)       \
 558         (NETXEN_CRB_NIU + 0x3000c + (I)*0x10000)
 559 #define NETXEN_NIU_GB_MAX_FRAME_SIZE(I)         \
 560         (NETXEN_CRB_NIU + 0x30010 + (I)*0x10000)
 561 #define NETXEN_NIU_GB_TEST_REG(I)               \
 562         (NETXEN_CRB_NIU + 0x3001c + (I)*0x10000)
 563 #define NETXEN_NIU_GB_MII_MGMT_CONFIG(I)        \
 564         (NETXEN_CRB_NIU + 0x30020 + (I)*0x10000)
 565 #define NETXEN_NIU_GB_MII_MGMT_COMMAND(I)       \
 566         (NETXEN_CRB_NIU + 0x30024 + (I)*0x10000)
 567 #define NETXEN_NIU_GB_MII_MGMT_ADDR(I)          \
 568         (NETXEN_CRB_NIU + 0x30028 + (I)*0x10000)
 569 #define NETXEN_NIU_GB_MII_MGMT_CTRL(I)          \
 570         (NETXEN_CRB_NIU + 0x3002c + (I)*0x10000)
 571 #define NETXEN_NIU_GB_MII_MGMT_STATUS(I)        \
 572         (NETXEN_CRB_NIU + 0x30030 + (I)*0x10000)
 573 #define NETXEN_NIU_GB_MII_MGMT_INDICATE(I)      \
 574         (NETXEN_CRB_NIU + 0x30034 + (I)*0x10000)
 575 #define NETXEN_NIU_GB_INTERFACE_CTRL(I)         \
 576         (NETXEN_CRB_NIU + 0x30038 + (I)*0x10000)
 577 #define NETXEN_NIU_GB_INTERFACE_STATUS(I)       \
 578         (NETXEN_CRB_NIU + 0x3003c + (I)*0x10000)
 579 #define NETXEN_NIU_GB_STATION_ADDR_0(I)         \
 580         (NETXEN_CRB_NIU + 0x30040 + (I)*0x10000)
 581 #define NETXEN_NIU_GB_STATION_ADDR_1(I)         \
 582         (NETXEN_CRB_NIU + 0x30044 + (I)*0x10000)
 583
 584 #define NETXEN_NIU_XGE_CONFIG_0                 (NETXEN_CRB_NIU + 0x70000)
 585 #define NETXEN_NIU_XGE_CONFIG_1                 (NETXEN_CRB_NIU + 0x70004)
 586 #define NETXEN_NIU_XGE_IPG                      (NETXEN_CRB_NIU + 0x70008)
 587 #define NETXEN_NIU_XGE_STATION_ADDR_0_HI        (NETXEN_CRB_NIU + 0x7000c)
 588 #define NETXEN_NIU_XGE_STATION_ADDR_0_1         (NETXEN_CRB_NIU + 0x70010)
 589 #define NETXEN_NIU_XGE_STATION_ADDR_1_LO        (NETXEN_CRB_NIU + 0x70014)
 590 #define NETXEN_NIU_XGE_STATUS                   (NETXEN_CRB_NIU + 0x70018)
 591 #define NETXEN_NIU_XGE_MAX_FRAME_SIZE           (NETXEN_CRB_NIU + 0x7001c)
 592 #define NETXEN_NIU_XGE_PAUSE_FRAME_VALUE        (NETXEN_CRB_NIU + 0x70020)
 593 #define NETXEN_NIU_XGE_TX_BYTE_CNT              (NETXEN_CRB_NIU + 0x70024)
 594 #define NETXEN_NIU_XGE_TX_FRAME_CNT             (NETXEN_CRB_NIU + 0x70028)
 595 #define NETXEN_NIU_XGE_RX_BYTE_CNT              (NETXEN_CRB_NIU + 0x7002c)
 596 #define NETXEN_NIU_XGE_RX_FRAME_CNT             (NETXEN_CRB_NIU + 0x70030)
 597 #define NETXEN_NIU_XGE_AGGR_ERROR_CNT           (NETXEN_CRB_NIU + 0x70034)
 598 #define NETXEN_NIU_XGE_MULTICAST_FRAME_CNT      (NETXEN_CRB_NIU + 0x70038)
 599 #define NETXEN_NIU_XGE_UNICAST_FRAME_CNT        (NETXEN_CRB_NIU + 0x7003c)
 600 #define NETXEN_NIU_XGE_CRC_ERROR_CNT            (NETXEN_CRB_NIU + 0x70040)
 601 #define NETXEN_NIU_XGE_OVERSIZE_FRAME_ERR       (NETXEN_CRB_NIU + 0x70044)
 602 #define NETXEN_NIU_XGE_UNDERSIZE_FRAME_ERR      (NETXEN_CRB_NIU + 0x70048)
 603 #define NETXEN_NIU_XGE_LOCAL_ERROR_CNT          (NETXEN_CRB_NIU + 0x7004c)
 604 #define NETXEN_NIU_XGE_REMOTE_ERROR_CNT         (NETXEN_CRB_NIU + 0x70050)
 605 #define NETXEN_NIU_XGE_CONTROL_CHAR_CNT         (NETXEN_CRB_NIU + 0x70054)
 606 #define NETXEN_NIU_XGE_PAUSE_FRAME_CNT          (NETXEN_CRB_NIU + 0x70058)
 607 #define NETXEN_NIU_XG1_CONFIG_0                 (NETXEN_CRB_NIU + 0x80000)
 608 #define NETXEN_NIU_XG1_CONFIG_1                 (NETXEN_CRB_NIU + 0x80004)
 609 #define NETXEN_NIU_XG1_IPG                      (NETXEN_CRB_NIU + 0x80008)
 610 #define NETXEN_NIU_XG1_STATION_ADDR_0_HI        (NETXEN_CRB_NIU + 0x8000c)
 611 #define NETXEN_NIU_XG1_STATION_ADDR_0_1         (NETXEN_CRB_NIU + 0x80010)
 612 #define NETXEN_NIU_XG1_STATION_ADDR_1_LO        (NETXEN_CRB_NIU + 0x80014)
 613 #define NETXEN_NIU_XG1_STATUS                   (NETXEN_CRB_NIU + 0x80018)
 614 #define NETXEN_NIU_XG1_MAX_FRAME_SIZE           (NETXEN_CRB_NIU + 0x8001c)
 615 #define NETXEN_NIU_XG1_PAUSE_FRAME_VALUE        (NETXEN_CRB_NIU + 0x80020)
 616 #define NETXEN_NIU_XG1_TX_BYTE_CNT              (NETXEN_CRB_NIU + 0x80024)
 617 #define NETXEN_NIU_XG1_TX_FRAME_CNT             (NETXEN_CRB_NIU + 0x80028)
 618 #define NETXEN_NIU_XG1_RX_BYTE_CNT              (NETXEN_CRB_NIU + 0x8002c)
 619 #define NETXEN_NIU_XG1_RX_FRAME_CNT             (NETXEN_CRB_NIU + 0x80030)
 620 #define NETXEN_NIU_XG1_AGGR_ERROR_CNT           (NETXEN_CRB_NIU + 0x80034)
 621 #define NETXEN_NIU_XG1_MULTICAST_FRAME_CNT      (NETXEN_CRB_NIU + 0x80038)
 622 #define NETXEN_NIU_XG1_UNICAST_FRAME_CNT        (NETXEN_CRB_NIU + 0x8003c)
 623 #define NETXEN_NIU_XG1_CRC_ERROR_CNT            (NETXEN_CRB_NIU + 0x80040)
 624 #define NETXEN_NIU_XG1_OVERSIZE_FRAME_ERR       (NETXEN_CRB_NIU + 0x80044)
 625 #define NETXEN_NIU_XG1_UNDERSIZE_FRAME_ERR      (NETXEN_CRB_NIU + 0x80048)
 626 #define NETXEN_NIU_XG1_LOCAL_ERROR_CNT          (NETXEN_CRB_NIU + 0x8004c)
 627 #define NETXEN_NIU_XG1_REMOTE_ERROR_CNT         (NETXEN_CRB_NIU + 0x80050)
 628 #define NETXEN_NIU_XG1_CONTROL_CHAR_CNT         (NETXEN_CRB_NIU + 0x80054)
 629 #define NETXEN_NIU_XG1_PAUSE_FRAME_CNT          (NETXEN_CRB_NIU + 0x80058)
 630
 631 /* P3 802.3ap */
 632 #define NETXEN_NIU_AP_MAC_CONFIG_0(I)      (NETXEN_CRB_NIU+0xa0000+(I)*0x10000)
 633 #define NETXEN_NIU_AP_MAC_CONFIG_1(I)      (NETXEN_CRB_NIU+0xa0004+(I)*0x10000)
 634 #define NETXEN_NIU_AP_MAC_IPG_IFG(I)       (NETXEN_CRB_NIU+0xa0008+(I)*0x10000)
 635 #define NETXEN_NIU_AP_HALF_DUPLEX_CTRL(I)  (NETXEN_CRB_NIU+0xa000c+(I)*0x10000)
 636 #define NETXEN_NIU_AP_MAX_FRAME_SIZE(I)    (NETXEN_CRB_NIU+0xa0010+(I)*0x10000)
 637 #define NETXEN_NIU_AP_TEST_REG(I)          (NETXEN_CRB_NIU+0xa001c+(I)*0x10000)
 638 #define NETXEN_NIU_AP_MII_MGMT_CONFIG(I)   (NETXEN_CRB_NIU+0xa0020+(I)*0x10000)
 639 #define NETXEN_NIU_AP_MII_MGMT_COMMAND(I)  (NETXEN_CRB_NIU+0xa0024+(I)*0x10000)
 640 #define NETXEN_NIU_AP_MII_MGMT_ADDR(I)     (NETXEN_CRB_NIU+0xa0028+(I)*0x10000)
 641 #define NETXEN_NIU_AP_MII_MGMT_CTRL(I)     (NETXEN_CRB_NIU+0xa002c+(I)*0x10000)
 642 #define NETXEN_NIU_AP_MII_MGMT_STATUS(I)   (NETXEN_CRB_NIU+0xa0030+(I)*0x10000)
 643 #define NETXEN_NIU_AP_MII_MGMT_INDICATE(I) (NETXEN_CRB_NIU+0xa0034+(I)*0x10000)
 644 #define NETXEN_NIU_AP_INTERFACE_CTRL(I)    (NETXEN_CRB_NIU+0xa0038+(I)*0x10000)
 645 #define NETXEN_NIU_AP_INTERFACE_STATUS(I)  (NETXEN_CRB_NIU+0xa003c+(I)*0x10000)
 646 #define NETXEN_NIU_AP_STATION_ADDR_0(I)    (NETXEN_CRB_NIU+0xa0040+(I)*0x10000)
 647 #define NETXEN_NIU_AP_STATION_ADDR_1(I)    (NETXEN_CRB_NIU+0xa0044+(I)*0x10000)
 648
 649
 650 #define TEST_AGT_CTRL   (0x00)
 651
 652 #define TA_CTL_START    1
 653 #define TA_CTL_ENABLE   2
 654 #define TA_CTL_WRITE    4
 655 #define TA_CTL_BUSY     8
 656
 657 /*
 658  *   Register offsets for MN
 659  */
 660 #define MIU_TEST_AGT_BASE               (0x90)
 661
 662 #define MIU_TEST_AGT_ADDR_LO            (0x04)
 663 #define MIU_TEST_AGT_ADDR_HI            (0x08)
 664 #define MIU_TEST_AGT_WRDATA_LO          (0x10)
 665 #define MIU_TEST_AGT_WRDATA_HI          (0x14)
 666 #define MIU_TEST_AGT_RDDATA_LO          (0x18)
 667 #define MIU_TEST_AGT_RDDATA_HI          (0x1c)
 668
 669 #define MIU_TEST_AGT_ADDR_MASK          0xfffffff8
 670 #define MIU_TEST_AGT_UPPER_ADDR(off)    (0)
 671
 672 /*
 673  *   Register offsets for MS
 674  */
 675 #define SIU_TEST_AGT_BASE               (0x60)
 676
 677 #define SIU_TEST_AGT_ADDR_LO            (0x04)
 678 #define SIU_TEST_AGT_ADDR_HI            (0x18)
 679 #define SIU_TEST_AGT_WRDATA_LO          (0x08)
 680 #define SIU_TEST_AGT_WRDATA_HI          (0x0c)
 681 #define SIU_TEST_AGT_WRDATA(i)          (0x08+(4*(i)))
 682 #define SIU_TEST_AGT_RDDATA_LO          (0x10)
 683 #define SIU_TEST_AGT_RDDATA_HI          (0x14)
 684 #define SIU_TEST_AGT_RDDATA(i)          (0x10+(4*(i)))
 685
 686 #define SIU_TEST_AGT_ADDR_MASK          0x3ffff8
 687 #define SIU_TEST_AGT_UPPER_ADDR(off)    ((off)>>22)
 688
 689 /* XG Link status */
 690 #define XG_LINK_UP      0x10
 691 #define XG_LINK_DOWN    0x20
 692
 693 #define XG_LINK_UP_P3   0x01
 694 #define XG_LINK_DOWN_P3 0x02
 695 #define XG_LINK_STATE_P3_MASK 0xf
 696 #define XG_LINK_STATE_P3(pcifn,val) \
 697         (((val) >> ((pcifn) * 4)) & XG_LINK_STATE_P3_MASK)
 698
 699 #define P3_LINK_SPEED_MHZ       100
 700 #define P3_LINK_SPEED_MASK      0xff
 701 #define P3_LINK_SPEED_REG(pcifn)        \
 702         (CRB_PF_LINK_SPEED_1 + (((pcifn) / 4) * 4))
 703 #define P3_LINK_SPEED_VAL(pcifn, reg)   \
 704         (((reg) >> (8 * ((pcifn) & 0x3))) & P3_LINK_SPEED_MASK)
 705
 706 #define NETXEN_CAM_RAM_BASE     (NETXEN_CRB_CAM + 0x02000)
 707 #define NETXEN_CAM_RAM(reg)     (NETXEN_CAM_RAM_BASE + (reg))
 708 #define NETXEN_FW_VERSION_MAJOR (NETXEN_CAM_RAM(0x150))
 709 #define NETXEN_FW_VERSION_MINOR (NETXEN_CAM_RAM(0x154))
 710 #define NETXEN_FW_VERSION_SUB   (NETXEN_CAM_RAM(0x158))
 711 #define NETXEN_ROM_LOCK_ID      (NETXEN_CAM_RAM(0x100))
 712 #define NETXEN_PHY_LOCK_ID      (NETXEN_CAM_RAM(0x120))
 713 #define NETXEN_CRB_WIN_LOCK_ID  (NETXEN_CAM_RAM(0x124))
 714
 715 #define NIC_CRB_BASE            (NETXEN_CAM_RAM(0x200))
 716 #define NIC_CRB_BASE_2          (NETXEN_CAM_RAM(0x700))
 717 #define NETXEN_NIC_REG(X)       (NIC_CRB_BASE+(X))
 718 #define NETXEN_NIC_REG_2(X)     (NIC_CRB_BASE_2+(X))
 719 #define NETXEN_INTR_MODE_REG    NETXEN_NIC_REG(0x44)
 720 #define NETXEN_MSI_MODE         0x1
 721 #define NETXEN_INTX_MODE        0x2
 722
 723 #define NX_CDRP_CRB_OFFSET              (NETXEN_NIC_REG(0x18))
 724 #define NX_ARG1_CRB_OFFSET              (NETXEN_NIC_REG(0x1c))
 725 #define NX_ARG2_CRB_OFFSET              (NETXEN_NIC_REG(0x20))
 726 #define NX_ARG3_CRB_OFFSET              (NETXEN_NIC_REG(0x24))
 727 #define NX_SIGN_CRB_OFFSET              (NETXEN_NIC_REG(0x28))
 728
 729 #define CRB_HOST_DUMMY_BUF_ADDR_HI      (NETXEN_NIC_REG(0x3c))
 730 #define CRB_HOST_DUMMY_BUF_ADDR_LO      (NETXEN_NIC_REG(0x40))
 731
 732 #define CRB_CMDPEG_STATE                (NETXEN_NIC_REG(0x50))
 733 #define CRB_RCVPEG_STATE                (NETXEN_NIC_REG(0x13c))
 734
 735 #define CRB_XG_STATE                    (NETXEN_NIC_REG(0x94))
 736 #define CRB_XG_STATE_P3                 (NETXEN_NIC_REG(0x98))
 737 #define CRB_PF_LINK_SPEED_1             (NETXEN_NIC_REG(0xe8))
 738 #define CRB_PF_LINK_SPEED_2             (NETXEN_NIC_REG(0xec))
 739
 740 #define CRB_MPORT_MODE                  (NETXEN_NIC_REG(0xc4))
 741 #define CRB_DMA_SHIFT                   (NETXEN_NIC_REG(0xcc))
 742 #define CRB_INT_VECTOR                  (NETXEN_NIC_REG(0xd4))
 743
 744 #define CRB_CMD_PRODUCER_OFFSET         (NETXEN_NIC_REG(0x08))
 745 #define CRB_CMD_CONSUMER_OFFSET         (NETXEN_NIC_REG(0x0c))
 746 #define CRB_CMD_PRODUCER_OFFSET_1       (NETXEN_NIC_REG(0x1ac))
 747 #define CRB_CMD_CONSUMER_OFFSET_1       (NETXEN_NIC_REG(0x1b0))
 748 #define CRB_CMD_PRODUCER_OFFSET_2       (NETXEN_NIC_REG(0x1b8))
 749 #define CRB_CMD_CONSUMER_OFFSET_2       (NETXEN_NIC_REG(0x1bc))
 750 #define CRB_CMD_PRODUCER_OFFSET_3       (NETXEN_NIC_REG(0x1d0))
 751 #define CRB_CMD_CONSUMER_OFFSET_3       (NETXEN_NIC_REG(0x1d4))
 752 #define CRB_TEMP_STATE                  (NETXEN_NIC_REG(0x1b4))
 753
 754 #define CRB_V2P_0                       (NETXEN_NIC_REG(0x290))
 755 #define CRB_V2P(port)                   (CRB_V2P_0+((port)*4))
 756 #define CRB_DRIVER_VERSION              (NETXEN_NIC_REG(0x2a0))
 757
 758 #define CRB_SW_INT_MASK_0               (NETXEN_NIC_REG(0x1d8))
 759 #define CRB_SW_INT_MASK_1               (NETXEN_NIC_REG(0x1e0))
 760 #define CRB_SW_INT_MASK_2               (NETXEN_NIC_REG(0x1e4))
 761 #define CRB_SW_INT_MASK_3               (NETXEN_NIC_REG(0x1e8))
 762
 763 #define CRB_FW_CAPABILITIES_1           (NETXEN_CAM_RAM(0x128))
 764 #define CRB_FW_CAPABILITIES_2           (NETXEN_CAM_RAM(0x12c))
 765 #define CRB_MAC_BLOCK_START             (NETXEN_CAM_RAM(0x1c0))
 766
 767 /*
 768  * capabilities register, can be used to selectively enable/disable features
 769  * for backward compatibility
 770  */
 771 #define CRB_NIC_CAPABILITIES_HOST       NETXEN_NIC_REG(0x1a8)
 772 #define CRB_NIC_MSI_MODE_HOST           NETXEN_NIC_REG(0x270)
 773
 774 #define INTR_SCHEME_PERPORT             0x1
 775 #define MSI_MODE_MULTIFUNC              0x1
 776
 777 /* used for ethtool tests */
 778 #define CRB_SCRATCHPAD_TEST         NETXEN_NIC_REG(0x280)
 779
 780 /*
 781  * CrbPortPhanCntrHi/Lo is used to pass the address of HostPhantomIndex address
 782  * which can be read by the Phantom host to get producer/consumer indexes from
 783  * Phantom/Casper. If it is not HOST_SHARED_MEMORY, then the following
 784  * registers will be used for the addresses of the ring's shared memory
 785  * on the Phantom.
 786  */
 787
 788 #define nx_get_temp_val(x)              ((x) >> 16)
 789 #define nx_get_temp_state(x)            ((x) & 0xffff)
 790 #define nx_encode_temp(val, state)      (((val) << 16) | (state))
 791
 792 /*
 793  * Temperature control.
 794  */
 795 enum {
 796         NX_TEMP_NORMAL = 0x1,   /* Normal operating range */
 797         NX_TEMP_WARN,           /* Sound alert, temperature getting high */
 798         NX_TEMP_PANIC           /* Fatal error, hardware has shut down. */
 799 };
 800
 801 /* Lock IDs for PHY lock */
 802 #define PHY_LOCK_DRIVER         0x44524956
 803
 804 /* Used for PS PCI Memory access */
 805 #define PCIX_PS_OP_ADDR_LO      (0x10000)
 806 /*   via CRB  (PS side only)     */
 807 #define PCIX_PS_OP_ADDR_HI      (0x10004)
 808
 809 #define PCIX_INT_VECTOR         (0x10100)
 810 #define PCIX_INT_MASK           (0x10104)
 811
 812 #define PCIX_CRB_WINDOW         (0x10210)
 813 #define PCIX_CRB_WINDOW_F0      (0x10210)
 814 #define PCIX_CRB_WINDOW_F1      (0x10230)
 815 #define PCIX_CRB_WINDOW_F2      (0x10250)
 816 #define PCIX_CRB_WINDOW_F3      (0x10270)
 817 #define PCIX_CRB_WINDOW_F4      (0x102ac)
 818 #define PCIX_CRB_WINDOW_F5      (0x102bc)
 819 #define PCIX_CRB_WINDOW_F6      (0x102cc)
 820 #define PCIX_CRB_WINDOW_F7      (0x102dc)
 821 #define PCIE_CRB_WINDOW_REG(func)       (((func) < 4) ? \
 822                 (PCIX_CRB_WINDOW_F0 + (0x20 * (func))) :\
 823                 (PCIX_CRB_WINDOW_F4 + (0x10 * ((func)-4))))
 824
 825 #define PCIX_MN_WINDOW          (0x10200)
 826 #define PCIX_MN_WINDOW_F0       (0x10200)
 827 #define PCIX_MN_WINDOW_F1       (0x10220)
 828 #define PCIX_MN_WINDOW_F2       (0x10240)
 829 #define PCIX_MN_WINDOW_F3       (0x10260)
 830 #define PCIX_MN_WINDOW_F4       (0x102a0)
 831 #define PCIX_MN_WINDOW_F5       (0x102b0)
 832 #define PCIX_MN_WINDOW_F6       (0x102c0)
 833 #define PCIX_MN_WINDOW_F7       (0x102d0)
 834 #define PCIE_MN_WINDOW_REG(func)        (((func) < 4) ? \
 835                 (PCIX_MN_WINDOW_F0 + (0x20 * (func))) :\
 836                 (PCIX_MN_WINDOW_F4 + (0x10 * ((func)-4))))
 837
 838 #define PCIX_SN_WINDOW          (0x10208)
 839 #define PCIX_SN_WINDOW_F0       (0x10208)
 840 #define PCIX_SN_WINDOW_F1       (0x10228)
 841 #define PCIX_SN_WINDOW_F2       (0x10248)
 842 #define PCIX_SN_WINDOW_F3       (0x10268)
 843 #define PCIX_SN_WINDOW_F4       (0x102a8)
 844 #define PCIX_SN_WINDOW_F5       (0x102b8)
 845 #define PCIX_SN_WINDOW_F6       (0x102c8)
 846 #define PCIX_SN_WINDOW_F7       (0x102d8)
 847 #define PCIE_SN_WINDOW_REG(func)        (((func) < 4) ? \
 848                 (PCIX_SN_WINDOW_F0 + (0x20 * (func))) :\
 849                 (PCIX_SN_WINDOW_F4 + (0x10 * ((func)-4))))
 850
 851 #define PCIX_OCM_WINDOW         (0x10800)
 852 #define PCIX_OCM_WINDOW_REG(func)       (PCIX_OCM_WINDOW + 0x20 * (func))
 853
 854 #define PCIX_TARGET_STATUS      (0x10118)
 855 #define PCIX_TARGET_STATUS_F1   (0x10160)
 856 #define PCIX_TARGET_STATUS_F2   (0x10164)
 857 #define PCIX_TARGET_STATUS_F3   (0x10168)
 858 #define PCIX_TARGET_STATUS_F4   (0x10360)
 859 #define PCIX_TARGET_STATUS_F5   (0x10364)
 860 #define PCIX_TARGET_STATUS_F6   (0x10368)
 861 #define PCIX_TARGET_STATUS_F7   (0x1036c)
 862
 863 #define PCIX_TARGET_MASK        (0x10128)
 864 #define PCIX_TARGET_MASK_F1     (0x10170)
 865 #define PCIX_TARGET_MASK_F2     (0x10174)
 866 #define PCIX_TARGET_MASK_F3     (0x10178)
 867 #define PCIX_TARGET_MASK_F4     (0x10370)
 868 #define PCIX_TARGET_MASK_F5     (0x10374)
 869 #define PCIX_TARGET_MASK_F6     (0x10378)
 870 #define PCIX_TARGET_MASK_F7     (0x1037c)
 871
 872 #define PCIX_MSI_F0             (0x13000)
 873 #define PCIX_MSI_F1             (0x13004)
 874 #define PCIX_MSI_F2             (0x13008)
 875 #define PCIX_MSI_F3             (0x1300c)
 876 #define PCIX_MSI_F4             (0x13010)
 877 #define PCIX_MSI_F5             (0x13014)
 878 #define PCIX_MSI_F6             (0x13018)
 879 #define PCIX_MSI_F7             (0x1301c)
 880 #define PCIX_MSI_F(i)           (0x13000+((i)*4))
 881
 882 #define PCIX_PS_MEM_SPACE       (0x90000)
 883
 884 #define NETXEN_PCIX_PH_REG(reg) (NETXEN_CRB_PCIE + (reg))
 885 #define NETXEN_PCIX_PS_REG(reg) (NETXEN_CRB_PCIX_MD + (reg))
 886
 887 #define NETXEN_PCIE_REG(reg)    (NETXEN_CRB_PCIE + (reg))
 888
 889 #define PCIE_MAX_DMA_XFER_SIZE  (0x1404c)
 890
 891 #define PCIE_DCR                0x00d8
 892
 893 #define PCIE_SEM0_LOCK          (0x1c000)
 894 #define PCIE_SEM0_UNLOCK        (0x1c004)
 895 #define PCIE_SEM1_LOCK          (0x1c008)
 896 #define PCIE_SEM1_UNLOCK        (0x1c00c)
 897 #define PCIE_SEM2_LOCK          (0x1c010)       /* Flash lock   */
 898 #define PCIE_SEM2_UNLOCK        (0x1c014)       /* Flash unlock */
 899 #define PCIE_SEM3_LOCK          (0x1c018)       /* Phy lock     */
 900 #define PCIE_SEM3_UNLOCK        (0x1c01c)       /* Phy unlock   */
 901 #define PCIE_SEM4_LOCK          (0x1c020)
 902 #define PCIE_SEM4_UNLOCK        (0x1c024)
 903 #define PCIE_SEM5_LOCK          (0x1c028)       /* API lock     */
 904 #define PCIE_SEM5_UNLOCK        (0x1c02c)       /* API unlock   */
 905 #define PCIE_SEM6_LOCK          (0x1c030)       /* sw lock      */
 906 #define PCIE_SEM6_UNLOCK        (0x1c034)       /* sw unlock    */
 907 #define PCIE_SEM7_LOCK          (0x1c038)       /* crb win lock */
 908 #define PCIE_SEM7_UNLOCK        (0x1c03c)       /* crbwin unlock*/
 909 #define PCIE_SEM_LOCK(N)        (PCIE_SEM0_LOCK + 8*(N))
 910 #define PCIE_SEM_UNLOCK(N)      (PCIE_SEM0_UNLOCK + 8*(N))
 911
 912 #define PCIE_SETUP_FUNCTION     (0x12040)
 913 #define PCIE_SETUP_FUNCTION2    (0x12048)
 914 #define PCIE_MISCCFG_RC         (0x1206c)
 915 #define PCIE_TGT_SPLIT_CHICKEN  (0x12080)
 916 #define PCIE_CHICKEN3           (0x120c8)
 917
 918 #define ISR_INT_STATE_REG       (NETXEN_PCIX_PS_REG(PCIE_MISCCFG_RC))
 919 #define PCIE_MAX_MASTER_SPLIT   (0x14048)
 920
 921 #define NETXEN_PORT_MODE_NONE           0
 922 #define NETXEN_PORT_MODE_XG             1
 923 #define NETXEN_PORT_MODE_GB             2
 924 #define NETXEN_PORT_MODE_802_3_AP       3
 925 #define NETXEN_PORT_MODE_AUTO_NEG       4
 926 #define NETXEN_PORT_MODE_AUTO_NEG_1G    5
 927 #define NETXEN_PORT_MODE_AUTO_NEG_XG    6
 928 #define NETXEN_PORT_MODE_ADDR           (NETXEN_CAM_RAM(0x24))
 929 #define NETXEN_WOL_PORT_MODE            (NETXEN_CAM_RAM(0x198))
 930
 931 #define NETXEN_WOL_CONFIG_NV            (NETXEN_CAM_RAM(0x184))
 932 #define NETXEN_WOL_CONFIG               (NETXEN_CAM_RAM(0x188))
 933
 934 #define NX_PEG_TUNE_MN_PRESENT          0x1
 935 #define NX_PEG_TUNE_CAPABILITY          (NETXEN_CAM_RAM(0x02c))
 936
 937 #define NETXEN_DMA_WATCHDOG_CTRL        (NETXEN_CAM_RAM(0x14))
 938 #define NETXEN_PEG_ALIVE_COUNTER        (NETXEN_CAM_RAM(0xb0))
 939 #define NETXEN_PEG_HALT_STATUS1         (NETXEN_CAM_RAM(0xa8))
 940 #define NETXEN_PEG_HALT_STATUS2         (NETXEN_CAM_RAM(0xac))
 941 #define NX_CRB_DEV_REF_COUNT            (NETXEN_CAM_RAM(0x138))
 942 #define NX_CRB_DEV_STATE                (NETXEN_CAM_RAM(0x140))
 943 #define NETXEN_ULA_KEY                  (NETXEN_CAM_RAM(0x178))
 944
 945 /* MiniDIMM related macros */
 946 #define NETXEN_DIMM_CAPABILITY          (NETXEN_CAM_RAM(0x258))
 947 #define NETXEN_DIMM_PRESENT                     0x1
 948 #define NETXEN_DIMM_MEMTYPE_DDR2_SDRAM  0x2
 949 #define NETXEN_DIMM_SIZE                        0x4
 950 #define NETXEN_DIMM_MEMTYPE(VAL)                ((VAL >> 3) & 0xf)
 951 #define NETXEN_DIMM_NUMROWS(VAL)                ((VAL >> 7) & 0xf)
 952 #define NETXEN_DIMM_NUMCOLS(VAL)                ((VAL >> 11) & 0xf)
 953 #define NETXEN_DIMM_NUMRANKS(VAL)               ((VAL >> 15) & 0x3)
 954 #define NETXEN_DIMM_DATAWIDTH(VAL)              ((VAL >> 18) & 0x3)
 955 #define NETXEN_DIMM_NUMBANKS(VAL)               ((VAL >> 21) & 0xf)
 956 #define NETXEN_DIMM_TYPE(VAL)           ((VAL >> 25) & 0x3f)
 957 #define NETXEN_DIMM_VALID_FLAG          0x80000000
 958
 959 #define NETXEN_DIMM_MEM_DDR2_SDRAM      0x8
 960
 961 #define NETXEN_DIMM_STD_MEM_SIZE        512
 962
 963 #define NETXEN_DIMM_TYPE_RDIMM  0x1
 964 #define NETXEN_DIMM_TYPE_UDIMM  0x2
 965 #define NETXEN_DIMM_TYPE_SO_DIMM        0x4
 966 #define NETXEN_DIMM_TYPE_Micro_DIMM     0x8
 967 #define NETXEN_DIMM_TYPE_Mini_RDIMM     0x10
 968 #define NETXEN_DIMM_TYPE_Mini_UDIMM     0x20
 969
 970 /* Device State */
 971 #define NX_DEV_COLD             1
 972 #define NX_DEV_INITALIZING      2
 973 #define NX_DEV_READY            3
 974 #define NX_DEV_NEED_RESET       4
 975 #define NX_DEV_NEED_QUISCENT    5
 976 #define NX_DEV_NEED_AER         6
 977 #define NX_DEV_FAILED           7
 978
 979 #define NX_RCODE_DRIVER_INFO            0x20000000
 980 #define NX_RCODE_DRIVER_CAN_RELOAD      0x40000000
 981 #define NX_RCODE_FATAL_ERROR            0x80000000
 982 #define NX_FWERROR_PEGNUM(code)         ((code) & 0xff)
 983 #define NX_FWERROR_CODE(code)           ((code >> 8) & 0xfffff)
 984 #define NX_FWERROR_PEGSTAT1(code)       ((code >> 8) & 0x1fffff)
 985
 986 #define FW_POLL_DELAY                   (2 * HZ)
 987 #define FW_FAIL_THRESH                  3
 988 #define FW_POLL_THRESH                  10
 989
 990 #define ISR_MSI_INT_TRIGGER(FUNC) (NETXEN_PCIX_PS_REG(PCIX_MSI_F(FUNC)))
 991 #define ISR_LEGACY_INT_TRIGGERED(VAL)   (((VAL) & 0x300) == 0x200)
 992
 993 /*
 994  * PCI Interrupt Vector Values.
 995  */
 996 #define PCIX_INT_VECTOR_BIT_F0  0x0080
 997 #define PCIX_INT_VECTOR_BIT_F1  0x0100
 998 #define PCIX_INT_VECTOR_BIT_F2  0x0200
 999 #define PCIX_INT_VECTOR_BIT_F3  0x0400
1000 #define PCIX_INT_VECTOR_BIT_F4  0x0800
1001 #define PCIX_INT_VECTOR_BIT_F5  0x1000
1002 #define PCIX_INT_VECTOR_BIT_F6  0x2000
1003 #define PCIX_INT_VECTOR_BIT_F7  0x4000
1004
1005 struct netxen_legacy_intr_set {
1006         uint32_t        int_vec_bit;
1007         uint32_t        tgt_status_reg;
1008         uint32_t        tgt_mask_reg;
1009         uint32_t        pci_int_reg;
1010 };
1011
1012 #define NX_LEGACY_INTR_CONFIG                                           \
1013 {                                                                       \
1014         {                                                               \
1015                 .int_vec_bit    =       PCIX_INT_VECTOR_BIT_F0,         \
1016                 .tgt_status_reg =       ISR_INT_TARGET_STATUS,          \
1017                 .tgt_mask_reg   =       ISR_INT_TARGET_MASK,            \
1018                 .pci_int_reg    =       ISR_MSI_INT_TRIGGER(0) },       \
1019                                                                         \
1020         {                                                               \
1021                 .int_vec_bit    =       PCIX_INT_VECTOR_BIT_F1,         \
1022                 .tgt_status_reg =       ISR_INT_TARGET_STATUS_F1,       \
1023                 .tgt_mask_reg   =       ISR_INT_TARGET_MASK_F1,         \
1024                 .pci_int_reg    =       ISR_MSI_INT_TRIGGER(1) },       \
1025                                                                         \
1026         {                                                               \
1027                 .int_vec_bit    =       PCIX_INT_VECTOR_BIT_F2,         \
1028                 .tgt_status_reg =       ISR_INT_TARGET_STATUS_F2,       \
1029                 .tgt_mask_reg   =       ISR_INT_TARGET_MASK_F2,         \
1030                 .pci_int_reg    =       ISR_MSI_INT_TRIGGER(2) },       \
1031                                                                         \
1032         {                                                               \
1033                 .int_vec_bit    =       PCIX_INT_VECTOR_BIT_F3,         \
1034                 .tgt_status_reg =       ISR_INT_TARGET_STATUS_F3,       \
1035                 .tgt_mask_reg   =       ISR_INT_TARGET_MASK_F3,         \
1036                 .pci_int_reg    =       ISR_MSI_INT_TRIGGER(3) },       \
1037                                                                         \
1038         {                                                               \
1039                 .int_vec_bit    =       PCIX_INT_VECTOR_BIT_F4,         \
1040                 .tgt_status_reg =       ISR_INT_TARGET_STATUS_F4,       \
1041                 .tgt_mask_reg   =       ISR_INT_TARGET_MASK_F4,         \
1042                 .pci_int_reg    =       ISR_MSI_INT_TRIGGER(4) },       \
1043                                                                         \
1044         {                                                               \
1045                 .int_vec_bit    =       PCIX_INT_VECTOR_BIT_F5,         \
1046                 .tgt_status_reg =       ISR_INT_TARGET_STATUS_F5,       \
1047                 .tgt_mask_reg   =       ISR_INT_TARGET_MASK_F5,         \
1048                 .pci_int_reg    =       ISR_MSI_INT_TRIGGER(5) },       \
1049                                                                         \
1050         {                                                               \
1051                 .int_vec_bit    =       PCIX_INT_VECTOR_BIT_F6,         \
1052                 .tgt_status_reg =       ISR_INT_TARGET_STATUS_F6,       \
1053                 .tgt_mask_reg   =       ISR_INT_TARGET_MASK_F6,         \
1054                 .pci_int_reg    =       ISR_MSI_INT_TRIGGER(6) },       \
1055                                                                         \
1056         {                                                               \
1057                 .int_vec_bit    =       PCIX_INT_VECTOR_BIT_F7,         \
1058                 .tgt_status_reg =       ISR_INT_TARGET_STATUS_F7,       \
1059                 .tgt_mask_reg   =       ISR_INT_TARGET_MASK_F7,         \
1060                 .pci_int_reg    =       ISR_MSI_INT_TRIGGER(7) },       \
1061 }
1062
1063 #endif                          /* __NETXEN_NIC_HDR_H_ */