drivers/net/ethernet/marvell/skge.c

   1 /*
   2  * New driver for Marvell Yukon chipset and SysKonnect Gigabit
   3  * Ethernet adapters. Based on earlier sk98lin, e100 and
   4  * FreeBSD if_sk drivers.
   5  *
   6  * This driver intentionally does not support all the features
   7  * of the original driver such as link fail-over and link management because
   8  * those should be done at higher levels.
   9  *
  10  * Copyright (C) 2004, 2005 Stephen Hemminger <shemminger@osdl.org>
  11  *
  12  * This program is free software; you can redistribute it and/or modify
  13  * it under the terms of the GNU General Public License as published by
  14  * the Free Software Foundation; either version 2 of the License.
  15  *
  16  * This program is distributed in the hope that it will be useful,
  17  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  18  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  19  * GNU General Public License for more details.
  20  *
  21  * You should have received a copy of the GNU General Public License
  22  * along with this program; if not, write to the Free Software
  23  * Foundation, Inc., 675 Mass Ave, Cambridge, MA 02139, USA.
  24  */
  25
  26 #define pr_fmt(fmt) KBUILD_MODNAME ": " fmt
  27
  28 #include <linux/in.h>
  29 #include <linux/kernel.h>
  30 #include <linux/module.h>
  31 #include <linux/moduleparam.h>
  32 #include <linux/netdevice.h>
  33 #include <linux/etherdevice.h>
  34 #include <linux/ethtool.h>
  35 #include <linux/pci.h>
  36 #include <linux/if_vlan.h>
  37 #include <linux/ip.h>
  38 #include <linux/delay.h>
  39 #include <linux/crc32.h>
  40 #include <linux/dma-mapping.h>
  41 #include <linux/debugfs.h>
  42 #include <linux/sched.h>
  43 #include <linux/seq_file.h>
  44 #include <linux/mii.h>
  45 #include <linux/slab.h>
  46 #include <linux/dmi.h>
  47 #include <linux/prefetch.h>
  48 #include <asm/irq.h>
  49
  50 #include "skge.h"
  51
  52 #define DRV_NAME                "skge"
  53 #define DRV_VERSION             "1.14"
  54
  55 #define DEFAULT_TX_RING_SIZE    128
  56 #define DEFAULT_RX_RING_SIZE    512
  57 #define MAX_TX_RING_SIZE        1024
  58 #define TX_LOW_WATER            (MAX_SKB_FRAGS + 1)
  59 #define MAX_RX_RING_SIZE        4096
  60 #define RX_COPY_THRESHOLD       128
  61 #define RX_BUF_SIZE             1536
  62 #define PHY_RETRIES             1000
  63 #define ETH_JUMBO_MTU           9000
  64 #define TX_WATCHDOG             (5 * HZ)
  65 #define NAPI_WEIGHT             64
  66 #define BLINK_MS                250
  67 #define LINK_HZ                 HZ
  68
  69 #define SKGE_EEPROM_MAGIC       0x9933aabb
  70
  71
  72 MODULE_DESCRIPTION("SysKonnect Gigabit Ethernet driver");
  73 MODULE_AUTHOR("Stephen Hemminger <shemminger@linux-foundation.org>");
  74 MODULE_LICENSE("GPL");
  75 MODULE_VERSION(DRV_VERSION);
  76
  77 static const u32 default_msg = (NETIF_MSG_DRV | NETIF_MSG_PROBE |
  78                                 NETIF_MSG_LINK | NETIF_MSG_IFUP |
  79                                 NETIF_MSG_IFDOWN);
  80
  81 static int debug = -1;  /* defaults above */
  82 module_param(debug, int, 0);
  83 MODULE_PARM_DESC(debug, "Debug level (0=none,...,16=all)");
  84
  85 static const struct pci_device_id skge_id_table[] = {
  86         { PCI_DEVICE(PCI_VENDOR_ID_3COM, 0x1700) },       /* 3Com 3C940 */
  87         { PCI_DEVICE(PCI_VENDOR_ID_3COM, 0x80EB) },       /* 3Com 3C940B */
  88 #ifdef CONFIG_SKGE_GENESIS
  89         { PCI_DEVICE(PCI_VENDOR_ID_SYSKONNECT, 0x4300) }, /* SK-9xx */
  90 #endif
  91         { PCI_DEVICE(PCI_VENDOR_ID_SYSKONNECT, 0x4320) }, /* SK-98xx V2.0 */
  92         { PCI_DEVICE(PCI_VENDOR_ID_DLINK, 0x4b01) },      /* D-Link DGE-530T (rev.B) */
  93         { PCI_DEVICE(PCI_VENDOR_ID_DLINK, 0x4c00) },      /* D-Link DGE-530T */
  94         { PCI_DEVICE(PCI_VENDOR_ID_DLINK, 0x4302) },      /* D-Link DGE-530T Rev C1 */
  95         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4320) },    /* Marvell Yukon 88E8001/8003/8010 */
  96         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x5005) },    /* Belkin */
  97         { PCI_DEVICE(PCI_VENDOR_ID_CNET, 0x434E) },       /* CNet PowerG-2000 */
  98         { PCI_DEVICE(PCI_VENDOR_ID_LINKSYS, 0x1064) },    /* Linksys EG1064 v2 */
  99         { PCI_VENDOR_ID_LINKSYS, 0x1032, PCI_ANY_ID, 0x0015 }, /* Linksys EG1032 v2 */
 100         { 0 }
 101 };
 102 MODULE_DEVICE_TABLE(pci, skge_id_table);
 103
 104 static int skge_up(struct net_device *dev);
 105 static int skge_down(struct net_device *dev);
 106 static void skge_phy_reset(struct skge_port *skge);
 107 static void skge_tx_clean(struct net_device *dev);
 108 static int xm_phy_write(struct skge_hw *hw, int port, u16 reg, u16 val);
 109 static int gm_phy_write(struct skge_hw *hw, int port, u16 reg, u16 val);
 110 static void genesis_get_stats(struct skge_port *skge, u64 *data);
 111 static void yukon_get_stats(struct skge_port *skge, u64 *data);
 112 static void yukon_init(struct skge_hw *hw, int port);
 113 static void genesis_mac_init(struct skge_hw *hw, int port);
 114 static void genesis_link_up(struct skge_port *skge);
 115 static void skge_set_multicast(struct net_device *dev);
 116 static irqreturn_t skge_intr(int irq, void *dev_id);
 117
 118 /* Avoid conditionals by using array */
 119 static const int txqaddr[] = { Q_XA1, Q_XA2 };
 120 static const int rxqaddr[] = { Q_R1, Q_R2 };
 121 static const u32 rxirqmask[] = { IS_R1_F, IS_R2_F };
 122 static const u32 txirqmask[] = { IS_XA1_F, IS_XA2_F };
 123 static const u32 napimask[] = { IS_R1_F|IS_XA1_F, IS_R2_F|IS_XA2_F };
 124 static const u32 portmask[] = { IS_PORT_1, IS_PORT_2 };
 125
 126 static inline bool is_genesis(const struct skge_hw *hw)
 127 {
 128 #ifdef CONFIG_SKGE_GENESIS
 129         return hw->chip_id == CHIP_ID_GENESIS;
 130 #else
 131         return false;
 132 #endif
 133 }
 134
 135 static int skge_get_regs_len(struct net_device *dev)
 136 {
 137         return 0x4000;
 138 }
 139
 140 /*
 141  * Returns copy of whole control register region
 142  * Note: skip RAM address register because accessing it will
 143  *       cause bus hangs!
 144  */
 145 static void skge_get_regs(struct net_device *dev, struct ethtool_regs *regs,
 146                           void *p)
 147 {
 148         const struct skge_port *skge = netdev_priv(dev);
 149         const void __iomem *io = skge->hw->regs;
 150
 151         regs->version = 1;
 152         memset(p, 0, regs->len);
 153         memcpy_fromio(p, io, B3_RAM_ADDR);
 154
 155         if (regs->len > B3_RI_WTO_R1) {
 156                 memcpy_fromio(p + B3_RI_WTO_R1, io + B3_RI_WTO_R1,
 157                               regs->len - B3_RI_WTO_R1);
 158         }
 159 }
 160
 161 /* Wake on Lan only supported on Yukon chips with rev 1 or above */
 162 static u32 wol_supported(const struct skge_hw *hw)
 163 {
 164         if (is_genesis(hw))
 165                 return 0;
 166
 167         if (hw->chip_id == CHIP_ID_YUKON && hw->chip_rev == 0)
 168                 return 0;
 169
 170         return WAKE_MAGIC | WAKE_PHY;
 171 }
 172
 173 static void skge_wol_init(struct skge_port *skge)
 174 {
 175         struct skge_hw *hw = skge->hw;
 176         int port = skge->port;
 177         u16 ctrl;
 178
 179         skge_write16(hw, B0_CTST, CS_RST_CLR);
 180         skge_write16(hw, SK_REG(port, GMAC_LINK_CTRL), GMLC_RST_CLR);
 181
 182         /* Turn on Vaux */
 183         skge_write8(hw, B0_POWER_CTRL,
 184                     PC_VAUX_ENA | PC_VCC_ENA | PC_VAUX_ON | PC_VCC_OFF);
 185
 186         /* WA code for COMA mode -- clear PHY reset */
 187         if (hw->chip_id == CHIP_ID_YUKON_LITE &&
 188             hw->chip_rev >= CHIP_REV_YU_LITE_A3) {
 189                 u32 reg = skge_read32(hw, B2_GP_IO);
 190                 reg |= GP_DIR_9;
 191                 reg &= ~GP_IO_9;
 192                 skge_write32(hw, B2_GP_IO, reg);
 193         }
 194
 195         skge_write32(hw, SK_REG(port, GPHY_CTRL),
 196                      GPC_DIS_SLEEP |
 197                      GPC_HWCFG_M_3 | GPC_HWCFG_M_2 | GPC_HWCFG_M_1 | GPC_HWCFG_M_0 |
 198                      GPC_ANEG_1 | GPC_RST_SET);
 199
 200         skge_write32(hw, SK_REG(port, GPHY_CTRL),
 201                      GPC_DIS_SLEEP |
 202                      GPC_HWCFG_M_3 | GPC_HWCFG_M_2 | GPC_HWCFG_M_1 | GPC_HWCFG_M_0 |
 203                      GPC_ANEG_1 | GPC_RST_CLR);
 204
 205         skge_write32(hw, SK_REG(port, GMAC_CTRL), GMC_RST_CLR);
 206
 207         /* Force to 10/100 skge_reset will re-enable on resume   */
 208         gm_phy_write(hw, port, PHY_MARV_AUNE_ADV,
 209                      (PHY_AN_100FULL | PHY_AN_100HALF |
 210                       PHY_AN_10FULL | PHY_AN_10HALF | PHY_AN_CSMA));
 211         /* no 1000 HD/FD */
 212         gm_phy_write(hw, port, PHY_MARV_1000T_CTRL, 0);
 213         gm_phy_write(hw, port, PHY_MARV_CTRL,
 214                      PHY_CT_RESET | PHY_CT_SPS_LSB | PHY_CT_ANE |
 215                      PHY_CT_RE_CFG | PHY_CT_DUP_MD);
 216
 217
 218         /* Set GMAC to no flow control and auto update for speed/duplex */
 219         gma_write16(hw, port, GM_GP_CTRL,
 220                     GM_GPCR_FC_TX_DIS|GM_GPCR_TX_ENA|GM_GPCR_RX_ENA|
 221                     GM_GPCR_DUP_FULL|GM_GPCR_FC_RX_DIS|GM_GPCR_AU_FCT_DIS);
 222
 223         /* Set WOL address */
 224         memcpy_toio(hw->regs + WOL_REGS(port, WOL_MAC_ADDR),
 225                     skge->netdev->dev_addr, ETH_ALEN);
 226
 227         /* Turn on appropriate WOL control bits */
 228         skge_write16(hw, WOL_REGS(port, WOL_CTRL_STAT), WOL_CTL_CLEAR_RESULT);
 229         ctrl = 0;
 230         if (skge->wol & WAKE_PHY)
 231                 ctrl |= WOL_CTL_ENA_PME_ON_LINK_CHG|WOL_CTL_ENA_LINK_CHG_UNIT;
 232         else
 233                 ctrl |= WOL_CTL_DIS_PME_ON_LINK_CHG|WOL_CTL_DIS_LINK_CHG_UNIT;
 234
 235         if (skge->wol & WAKE_MAGIC)
 236                 ctrl |= WOL_CTL_ENA_PME_ON_MAGIC_PKT|WOL_CTL_ENA_MAGIC_PKT_UNIT;
 237         else
 238                 ctrl |= WOL_CTL_DIS_PME_ON_MAGIC_PKT|WOL_CTL_DIS_MAGIC_PKT_UNIT;
 239
 240         ctrl |= WOL_CTL_DIS_PME_ON_PATTERN|WOL_CTL_DIS_PATTERN_UNIT;
 241         skge_write16(hw, WOL_REGS(port, WOL_CTRL_STAT), ctrl);
 242
 243         /* block receiver */
 244         skge_write8(hw, SK_REG(port, RX_GMF_CTRL_T), GMF_RST_SET);
 245 }
 246
 247 static void skge_get_wol(struct net_device *dev, struct ethtool_wolinfo *wol)
 248 {
 249         struct skge_port *skge = netdev_priv(dev);
 250
 251         wol->supported = wol_supported(skge->hw);
 252         wol->wolopts = skge->wol;
 253 }
 254
 255 static int skge_set_wol(struct net_device *dev, struct ethtool_wolinfo *wol)
 256 {
 257         struct skge_port *skge = netdev_priv(dev);
 258         struct skge_hw *hw = skge->hw;
 259
 260         if ((wol->wolopts & ~wol_supported(hw)) ||
 261             !device_can_wakeup(&hw->pdev->dev))
 262                 return -EOPNOTSUPP;
 263
 264         skge->wol = wol->wolopts;
 265
 266         device_set_wakeup_enable(&hw->pdev->dev, skge->wol);
 267
 268         return 0;
 269 }
 270
 271 /* Determine supported/advertised modes based on hardware.
 272  * Note: ethtool ADVERTISED_xxx == SUPPORTED_xxx
 273  */
 274 static u32 skge_supported_modes(const struct skge_hw *hw)
 275 {
 276         u32 supported;
 277
 278         if (hw->copper) {
 279                 supported = (SUPPORTED_10baseT_Half |
 280                              SUPPORTED_10baseT_Full |
 281                              SUPPORTED_100baseT_Half |
 282                              SUPPORTED_100baseT_Full |
 283                              SUPPORTED_1000baseT_Half |
 284                              SUPPORTED_1000baseT_Full |
 285                              SUPPORTED_Autoneg |
 286                              SUPPORTED_TP);
 287
 288                 if (is_genesis(hw))
 289                         supported &= ~(SUPPORTED_10baseT_Half |
 290                                        SUPPORTED_10baseT_Full |
 291                                        SUPPORTED_100baseT_Half |
 292                                        SUPPORTED_100baseT_Full);
 293
 294                 else if (hw->chip_id == CHIP_ID_YUKON)
 295                         supported &= ~SUPPORTED_1000baseT_Half;
 296         } else
 297                 supported = (SUPPORTED_1000baseT_Full |
 298                              SUPPORTED_1000baseT_Half |
 299                              SUPPORTED_FIBRE |
 300                              SUPPORTED_Autoneg);
 301
 302         return supported;
 303 }
 304
 305 static int skge_get_settings(struct net_device *dev,
 306                              struct ethtool_cmd *ecmd)
 307 {
 308         struct skge_port *skge = netdev_priv(dev);
 309         struct skge_hw *hw = skge->hw;
 310
 311         ecmd->transceiver = XCVR_INTERNAL;
 312         ecmd->supported = skge_supported_modes(hw);
 313
 314         if (hw->copper) {
 315                 ecmd->port = PORT_TP;
 316                 ecmd->phy_address = hw->phy_addr;
 317         } else
 318                 ecmd->port = PORT_FIBRE;
 319
 320         ecmd->advertising = skge->advertising;
 321         ecmd->autoneg = skge->autoneg;
 322         ethtool_cmd_speed_set(ecmd, skge->speed);
 323         ecmd->duplex = skge->duplex;
 324         return 0;
 325 }
 326
 327 static int skge_set_settings(struct net_device *dev, struct ethtool_cmd *ecmd)
 328 {
 329         struct skge_port *skge = netdev_priv(dev);
 330         const struct skge_hw *hw = skge->hw;
 331         u32 supported = skge_supported_modes(hw);
 332         int err = 0;
 333
 334         if (ecmd->autoneg == AUTONEG_ENABLE) {
 335                 ecmd->advertising = supported;
 336                 skge->duplex = -1;
 337                 skge->speed = -1;
 338         } else {
 339                 u32 setting;
 340                 u32 speed = ethtool_cmd_speed(ecmd);
 341
 342                 switch (speed) {
 343                 case SPEED_1000:
 344                         if (ecmd->duplex == DUPLEX_FULL)
 345                                 setting = SUPPORTED_1000baseT_Full;
 346                         else if (ecmd->duplex == DUPLEX_HALF)
 347                                 setting = SUPPORTED_1000baseT_Half;
 348                         else
 349                                 return -EINVAL;
 350                         break;
 351                 case SPEED_100:
 352                         if (ecmd->duplex == DUPLEX_FULL)
 353                                 setting = SUPPORTED_100baseT_Full;
 354                         else if (ecmd->duplex == DUPLEX_HALF)
 355                                 setting = SUPPORTED_100baseT_Half;
 356                         else
 357                                 return -EINVAL;
 358                         break;
 359
 360                 case SPEED_10:
 361                         if (ecmd->duplex == DUPLEX_FULL)
 362                                 setting = SUPPORTED_10baseT_Full;
 363                         else if (ecmd->duplex == DUPLEX_HALF)
 364                                 setting = SUPPORTED_10baseT_Half;
 365                         else
 366                                 return -EINVAL;
 367                         break;
 368                 default:
 369                         return -EINVAL;
 370                 }
 371
 372                 if ((setting & supported) == 0)
 373                         return -EINVAL;
 374
 375                 skge->speed = speed;
 376                 skge->duplex = ecmd->duplex;
 377         }
 378
 379         skge->autoneg = ecmd->autoneg;
 380         skge->advertising = ecmd->advertising;
 381
 382         if (netif_running(dev)) {
 383                 skge_down(dev);
 384                 err = skge_up(dev);
 385                 if (err) {
 386                         dev_close(dev);
 387                         return err;
 388                 }
 389         }
 390
 391         return 0;
 392 }
 393
 394 static void skge_get_drvinfo(struct net_device *dev,
 395                              struct ethtool_drvinfo *info)
 396 {
 397         struct skge_port *skge = netdev_priv(dev);
 398
 399         strlcpy(info->driver, DRV_NAME, sizeof(info->driver));
 400         strlcpy(info->version, DRV_VERSION, sizeof(info->version));
 401         strlcpy(info->bus_info, pci_name(skge->hw->pdev),
 402                 sizeof(info->bus_info));
 403 }
 404
 405 static const struct skge_stat {
 406         char       name[ETH_GSTRING_LEN];
 407         u16        xmac_offset;
 408         u16        gma_offset;
 409 } skge_stats[] = {
 410         { "tx_bytes",           XM_TXO_OK_HI,  GM_TXO_OK_HI },
 411         { "rx_bytes",           XM_RXO_OK_HI,  GM_RXO_OK_HI },
 412
 413         { "tx_broadcast",       XM_TXF_BC_OK,  GM_TXF_BC_OK },
 414         { "rx_broadcast",       XM_RXF_BC_OK,  GM_RXF_BC_OK },
 415         { "tx_multicast",       XM_TXF_MC_OK,  GM_TXF_MC_OK },
 416         { "rx_multicast",       XM_RXF_MC_OK,  GM_RXF_MC_OK },
 417         { "tx_unicast",         XM_TXF_UC_OK,  GM_TXF_UC_OK },
 418         { "rx_unicast",         XM_RXF_UC_OK,  GM_RXF_UC_OK },
 419         { "tx_mac_pause",       XM_TXF_MPAUSE, GM_TXF_MPAUSE },
 420         { "rx_mac_pause",       XM_RXF_MPAUSE, GM_RXF_MPAUSE },
 421
 422         { "collisions",         XM_TXF_SNG_COL, GM_TXF_SNG_COL },
 423         { "multi_collisions",   XM_TXF_MUL_COL, GM_TXF_MUL_COL },
 424         { "aborted",            XM_TXF_ABO_COL, GM_TXF_ABO_COL },
 425         { "late_collision",     XM_TXF_LAT_COL, GM_TXF_LAT_COL },
 426         { "fifo_underrun",      XM_TXE_FIFO_UR, GM_TXE_FIFO_UR },
 427         { "fifo_overflow",      XM_RXE_FIFO_OV, GM_RXE_FIFO_OV },
 428
 429         { "rx_toolong",         XM_RXF_LNG_ERR, GM_RXF_LNG_ERR },
 430         { "rx_jabber",          XM_RXF_JAB_PKT, GM_RXF_JAB_PKT },
 431         { "rx_runt",            XM_RXE_RUNT,    GM_RXE_FRAG },
 432         { "rx_too_long",        XM_RXF_LNG_ERR, GM_RXF_LNG_ERR },
 433         { "rx_fcs_error",       XM_RXF_FCS_ERR, GM_RXF_FCS_ERR },
 434 };
 435
 436 static int skge_get_sset_count(struct net_device *dev, int sset)
 437 {
 438         switch (sset) {
 439         case ETH_SS_STATS:
 440                 return ARRAY_SIZE(skge_stats);
 441         default:
 442                 return -EOPNOTSUPP;
 443         }
 444 }
 445
 446 static void skge_get_ethtool_stats(struct net_device *dev,
 447                                    struct ethtool_stats *stats, u64 *data)
 448 {
 449         struct skge_port *skge = netdev_priv(dev);
 450
 451         if (is_genesis(skge->hw))
 452                 genesis_get_stats(skge, data);
 453         else
 454                 yukon_get_stats(skge, data);
 455 }
 456
 457 /* Use hardware MIB variables for critical path statistics and
 458  * transmit feedback not reported at interrupt.
 459  * Other errors are accounted for in interrupt handler.
 460  */
 461 static struct net_device_stats *skge_get_stats(struct net_device *dev)
 462 {
 463         struct skge_port *skge = netdev_priv(dev);
 464         u64 data[ARRAY_SIZE(skge_stats)];
 465
 466         if (is_genesis(skge->hw))
 467                 genesis_get_stats(skge, data);
 468         else
 469                 yukon_get_stats(skge, data);
 470
 471         dev->stats.tx_bytes = data[0];
 472         dev->stats.rx_bytes = data[1];
 473         dev->stats.tx_packets = data[2] + data[4] + data[6];
 474         dev->stats.rx_packets = data[3] + data[5] + data[7];
 475         dev->stats.multicast = data[3] + data[5];
 476         dev->stats.collisions = data[10];
 477         dev->stats.tx_aborted_errors = data[12];
 478
 479         return &dev->stats;
 480 }
 481
 482 static void skge_get_strings(struct net_device *dev, u32 stringset, u8 *data)
 483 {
 484         int i;
 485
 486         switch (stringset) {
 487         case ETH_SS_STATS:
 488                 for (i = 0; i < ARRAY_SIZE(skge_stats); i++)
 489                         memcpy(data + i * ETH_GSTRING_LEN,
 490                                skge_stats[i].name, ETH_GSTRING_LEN);
 491                 break;
 492         }
 493 }
 494
 495 static void skge_get_ring_param(struct net_device *dev,
 496                                 struct ethtool_ringparam *p)
 497 {
 498         struct skge_port *skge = netdev_priv(dev);
 499
 500         p->rx_max_pending = MAX_RX_RING_SIZE;
 501         p->tx_max_pending = MAX_TX_RING_SIZE;
 502
 503         p->rx_pending = skge->rx_ring.count;
 504         p->tx_pending = skge->tx_ring.count;
 505 }
 506
 507 static int skge_set_ring_param(struct net_device *dev,
 508                                struct ethtool_ringparam *p)
 509 {
 510         struct skge_port *skge = netdev_priv(dev);
 511         int err = 0;
 512
 513         if (p->rx_pending == 0 || p->rx_pending > MAX_RX_RING_SIZE ||
 514             p->tx_pending < TX_LOW_WATER || p->tx_pending > MAX_TX_RING_SIZE)
 515                 return -EINVAL;
 516
 517         skge->rx_ring.count = p->rx_pending;
 518         skge->tx_ring.count = p->tx_pending;
 519
 520         if (netif_running(dev)) {
 521                 skge_down(dev);
 522                 err = skge_up(dev);
 523                 if (err)
 524                         dev_close(dev);
 525         }
 526
 527         return err;
 528 }
 529
 530 static u32 skge_get_msglevel(struct net_device *netdev)
 531 {
 532         struct skge_port *skge = netdev_priv(netdev);
 533         return skge->msg_enable;
 534 }
 535
 536 static void skge_set_msglevel(struct net_device *netdev, u32 value)
 537 {
 538         struct skge_port *skge = netdev_priv(netdev);
 539         skge->msg_enable = value;
 540 }
 541
 542 static int skge_nway_reset(struct net_device *dev)
 543 {
 544         struct skge_port *skge = netdev_priv(dev);
 545
 546         if (skge->autoneg != AUTONEG_ENABLE || !netif_running(dev))
 547                 return -EINVAL;
 548
 549         skge_phy_reset(skge);
 550         return 0;
 551 }
 552
 553 static void skge_get_pauseparam(struct net_device *dev,
 554                                 struct ethtool_pauseparam *ecmd)
 555 {
 556         struct skge_port *skge = netdev_priv(dev);
 557
 558         ecmd->rx_pause = ((skge->flow_control == FLOW_MODE_SYMMETRIC) ||
 559                           (skge->flow_control == FLOW_MODE_SYM_OR_REM));
 560         ecmd->tx_pause = (ecmd->rx_pause ||
 561                           (skge->flow_control == FLOW_MODE_LOC_SEND));
 562
 563         ecmd->autoneg = ecmd->rx_pause || ecmd->tx_pause;
 564 }
 565
 566 static int skge_set_pauseparam(struct net_device *dev,
 567                                struct ethtool_pauseparam *ecmd)
 568 {
 569         struct skge_port *skge = netdev_priv(dev);
 570         struct ethtool_pauseparam old;
 571         int err = 0;
 572
 573         skge_get_pauseparam(dev, &old);
 574
 575         if (ecmd->autoneg != old.autoneg)
 576                 skge->flow_control = ecmd->autoneg ? FLOW_MODE_NONE : FLOW_MODE_SYMMETRIC;
 577         else {
 578                 if (ecmd->rx_pause && ecmd->tx_pause)
 579                         skge->flow_control = FLOW_MODE_SYMMETRIC;
 580                 else if (ecmd->rx_pause && !ecmd->tx_pause)
 581                         skge->flow_control = FLOW_MODE_SYM_OR_REM;
 582                 else if (!ecmd->rx_pause && ecmd->tx_pause)
 583                         skge->flow_control = FLOW_MODE_LOC_SEND;
 584                 else
 585                         skge->flow_control = FLOW_MODE_NONE;
 586         }
 587
 588         if (netif_running(dev)) {
 589                 skge_down(dev);
 590                 err = skge_up(dev);
 591                 if (err) {
 592                         dev_close(dev);
 593                         return err;
 594                 }
 595         }
 596
 597         return 0;
 598 }
 599
 600 /* Chip internal frequency for clock calculations */
 601 static inline u32 hwkhz(const struct skge_hw *hw)
 602 {
 603         return is_genesis(hw) ? 53125 : 78125;
 604 }
 605
 606 /* Chip HZ to microseconds */
 607 static inline u32 skge_clk2usec(const struct skge_hw *hw, u32 ticks)
 608 {
 609         return (ticks * 1000) / hwkhz(hw);
 610 }
 611
 612 /* Microseconds to chip HZ */
 613 static inline u32 skge_usecs2clk(const struct skge_hw *hw, u32 usec)
 614 {
 615         return hwkhz(hw) * usec / 1000;
 616 }
 617
 618 static int skge_get_coalesce(struct net_device *dev,
 619                              struct ethtool_coalesce *ecmd)
 620 {
 621         struct skge_port *skge = netdev_priv(dev);
 622         struct skge_hw *hw = skge->hw;
 623         int port = skge->port;
 624
 625         ecmd->rx_coalesce_usecs = 0;
 626         ecmd->tx_coalesce_usecs = 0;
 627
 628         if (skge_read32(hw, B2_IRQM_CTRL) & TIM_START) {
 629                 u32 delay = skge_clk2usec(hw, skge_read32(hw, B2_IRQM_INI));
 630                 u32 msk = skge_read32(hw, B2_IRQM_MSK);
 631
 632                 if (msk & rxirqmask[port])
 633                         ecmd->rx_coalesce_usecs = delay;
 634                 if (msk & txirqmask[port])
 635                         ecmd->tx_coalesce_usecs = delay;
 636         }
 637
 638         return 0;
 639 }
 640
 641 /* Note: interrupt timer is per board, but can turn on/off per port */
 642 static int skge_set_coalesce(struct net_device *dev,
 643                              struct ethtool_coalesce *ecmd)
 644 {
 645         struct skge_port *skge = netdev_priv(dev);
 646         struct skge_hw *hw = skge->hw;
 647         int port = skge->port;
 648         u32 msk = skge_read32(hw, B2_IRQM_MSK);
 649         u32 delay = 25;
 650
 651         if (ecmd->rx_coalesce_usecs == 0)
 652                 msk &= ~rxirqmask[port];
 653         else if (ecmd->rx_coalesce_usecs < 25 ||
 654                  ecmd->rx_coalesce_usecs > 33333)
 655                 return -EINVAL;
 656         else {
 657                 msk |= rxirqmask[port];
 658                 delay = ecmd->rx_coalesce_usecs;
 659         }
 660
 661         if (ecmd->tx_coalesce_usecs == 0)
 662                 msk &= ~txirqmask[port];
 663         else if (ecmd->tx_coalesce_usecs < 25 ||
 664                  ecmd->tx_coalesce_usecs > 33333)
 665                 return -EINVAL;
 666         else {
 667                 msk |= txirqmask[port];
 668                 delay = min(delay, ecmd->rx_coalesce_usecs);
 669         }
 670
 671         skge_write32(hw, B2_IRQM_MSK, msk);
 672         if (msk == 0)
 673                 skge_write32(hw, B2_IRQM_CTRL, TIM_STOP);
 674         else {
 675                 skge_write32(hw, B2_IRQM_INI, skge_usecs2clk(hw, delay));
 676                 skge_write32(hw, B2_IRQM_CTRL, TIM_START);
 677         }
 678         return 0;
 679 }
 680
 681 enum led_mode { LED_MODE_OFF, LED_MODE_ON, LED_MODE_TST };
 682 static void skge_led(struct skge_port *skge, enum led_mode mode)
 683 {
 684         struct skge_hw *hw = skge->hw;
 685         int port = skge->port;
 686
 687         spin_lock_bh(&hw->phy_lock);
 688         if (is_genesis(hw)) {
 689                 switch (mode) {
 690                 case LED_MODE_OFF:
 691                         if (hw->phy_type == SK_PHY_BCOM)
 692                                 xm_phy_write(hw, port, PHY_BCOM_P_EXT_CTRL, PHY_B_PEC_LED_OFF);
 693                         else {
 694                                 skge_write32(hw, SK_REG(port, TX_LED_VAL), 0);
 695                                 skge_write8(hw, SK_REG(port, TX_LED_CTRL), LED_T_OFF);
 696                         }
 697                         skge_write8(hw, SK_REG(port, LNK_LED_REG), LINKLED_OFF);
 698                         skge_write32(hw, SK_REG(port, RX_LED_VAL), 0);
 699                         skge_write8(hw, SK_REG(port, RX_LED_CTRL), LED_T_OFF);
 700                         break;
 701
 702                 case LED_MODE_ON:
 703                         skge_write8(hw, SK_REG(port, LNK_LED_REG), LINKLED_ON);
 704                         skge_write8(hw, SK_REG(port, LNK_LED_REG), LINKLED_LINKSYNC_ON);
 705
 706                         skge_write8(hw, SK_REG(port, RX_LED_CTRL), LED_START);
 707                         skge_write8(hw, SK_REG(port, TX_LED_CTRL), LED_START);
 708
 709                         break;
 710
 711                 case LED_MODE_TST:
 712                         skge_write8(hw, SK_REG(port, RX_LED_TST), LED_T_ON);
 713                         skge_write32(hw, SK_REG(port, RX_LED_VAL), 100);
 714                         skge_write8(hw, SK_REG(port, RX_LED_CTRL), LED_START);
 715
 716                         if (hw->phy_type == SK_PHY_BCOM)
 717                                 xm_phy_write(hw, port, PHY_BCOM_P_EXT_CTRL, PHY_B_PEC_LED_ON);
 718                         else {
 719                                 skge_write8(hw, SK_REG(port, TX_LED_TST), LED_T_ON);
 720                                 skge_write32(hw, SK_REG(port, TX_LED_VAL), 100);
 721                                 skge_write8(hw, SK_REG(port, TX_LED_CTRL), LED_START);
 722                         }
 723
 724                 }
 725         } else {
 726                 switch (mode) {
 727                 case LED_MODE_OFF:
 728                         gm_phy_write(hw, port, PHY_MARV_LED_CTRL, 0);
 729                         gm_phy_write(hw, port, PHY_MARV_LED_OVER,
 730                                      PHY_M_LED_MO_DUP(MO_LED_OFF)  |
 731                                      PHY_M_LED_MO_10(MO_LED_OFF)   |
 732                                      PHY_M_LED_MO_100(MO_LED_OFF)  |
 733                                      PHY_M_LED_MO_1000(MO_LED_OFF) |
 734                                      PHY_M_LED_MO_RX(MO_LED_OFF));
 735                         break;
 736                 case LED_MODE_ON:
 737                         gm_phy_write(hw, port, PHY_MARV_LED_CTRL,
 738                                      PHY_M_LED_PULS_DUR(PULS_170MS) |
 739                                      PHY_M_LED_BLINK_RT(BLINK_84MS) |
 740                                      PHY_M_LEDC_TX_CTRL |
 741                                      PHY_M_LEDC_DP_CTRL);
 742
 743                         gm_phy_write(hw, port, PHY_MARV_LED_OVER,
 744                                      PHY_M_LED_MO_RX(MO_LED_OFF) |
 745                                      (skge->speed == SPEED_100 ?
 746                                       PHY_M_LED_MO_100(MO_LED_ON) : 0));
 747                         break;
 748                 case LED_MODE_TST:
 749                         gm_phy_write(hw, port, PHY_MARV_LED_CTRL, 0);
 750                         gm_phy_write(hw, port, PHY_MARV_LED_OVER,
 751                                      PHY_M_LED_MO_DUP(MO_LED_ON)  |
 752                                      PHY_M_LED_MO_10(MO_LED_ON)   |
 753                                      PHY_M_LED_MO_100(MO_LED_ON)  |
 754                                      PHY_M_LED_MO_1000(MO_LED_ON) |
 755                                      PHY_M_LED_MO_RX(MO_LED_ON));
 756                 }
 757         }
 758         spin_unlock_bh(&hw->phy_lock);
 759 }
 760
 761 /* blink LED's for finding board */
 762 static int skge_set_phys_id(struct net_device *dev,
 763                             enum ethtool_phys_id_state state)
 764 {
 765         struct skge_port *skge = netdev_priv(dev);
 766
 767         switch (state) {
 768         case ETHTOOL_ID_ACTIVE:
 769                 return 2;       /* cycle on/off twice per second */
 770
 771         case ETHTOOL_ID_ON:
 772                 skge_led(skge, LED_MODE_TST);
 773                 break;
 774
 775         case ETHTOOL_ID_OFF:
 776                 skge_led(skge, LED_MODE_OFF);
 777                 break;
 778
 779         case ETHTOOL_ID_INACTIVE:
 780                 /* back to regular LED state */
 781                 skge_led(skge, netif_running(dev) ? LED_MODE_ON : LED_MODE_OFF);
 782         }
 783
 784         return 0;
 785 }
 786
 787 static int skge_get_eeprom_len(struct net_device *dev)
 788 {
 789         struct skge_port *skge = netdev_priv(dev);
 790         u32 reg2;
 791
 792         pci_read_config_dword(skge->hw->pdev, PCI_DEV_REG2, &reg2);
 793         return 1 << (((reg2 & PCI_VPD_ROM_SZ) >> 14) + 8);
 794 }
 795
 796 static u32 skge_vpd_read(struct pci_dev *pdev, int cap, u16 offset)
 797 {
 798         u32 val;
 799
 800         pci_write_config_word(pdev, cap + PCI_VPD_ADDR, offset);
 801
 802         do {
 803                 pci_read_config_word(pdev, cap + PCI_VPD_ADDR, &offset);
 804         } while (!(offset & PCI_VPD_ADDR_F));
 805
 806         pci_read_config_dword(pdev, cap + PCI_VPD_DATA, &val);
 807         return val;
 808 }
 809
 810 static void skge_vpd_write(struct pci_dev *pdev, int cap, u16 offset, u32 val)
 811 {
 812         pci_write_config_dword(pdev, cap + PCI_VPD_DATA, val);
 813         pci_write_config_word(pdev, cap + PCI_VPD_ADDR,
 814                               offset | PCI_VPD_ADDR_F);
 815
 816         do {
 817                 pci_read_config_word(pdev, cap + PCI_VPD_ADDR, &offset);
 818         } while (offset & PCI_VPD_ADDR_F);
 819 }
 820
 821 static int skge_get_eeprom(struct net_device *dev, struct ethtool_eeprom *eeprom,
 822                            u8 *data)
 823 {
 824         struct skge_port *skge = netdev_priv(dev);
 825         struct pci_dev *pdev = skge->hw->pdev;
 826         int cap = pci_find_capability(pdev, PCI_CAP_ID_VPD);
 827         int length = eeprom->len;
 828         u16 offset = eeprom->offset;
 829
 830         if (!cap)
 831                 return -EINVAL;
 832
 833         eeprom->magic = SKGE_EEPROM_MAGIC;
 834
 835         while (length > 0) {
 836                 u32 val = skge_vpd_read(pdev, cap, offset);
 837                 int n = min_t(int, length, sizeof(val));
 838
 839                 memcpy(data, &val, n);
 840                 length -= n;
 841                 data += n;
 842                 offset += n;
 843         }
 844         return 0;
 845 }
 846
 847 static int skge_set_eeprom(struct net_device *dev, struct ethtool_eeprom *eeprom,
 848                            u8 *data)
 849 {
 850         struct skge_port *skge = netdev_priv(dev);
 851         struct pci_dev *pdev = skge->hw->pdev;
 852         int cap = pci_find_capability(pdev, PCI_CAP_ID_VPD);
 853         int length = eeprom->len;
 854         u16 offset = eeprom->offset;
 855
 856         if (!cap)
 857                 return -EINVAL;
 858
 859         if (eeprom->magic != SKGE_EEPROM_MAGIC)
 860                 return -EINVAL;
 861
 862         while (length > 0) {
 863                 u32 val;
 864                 int n = min_t(int, length, sizeof(val));
 865
 866                 if (n < sizeof(val))
 867                         val = skge_vpd_read(pdev, cap, offset);
 868                 memcpy(&val, data, n);
 869
 870                 skge_vpd_write(pdev, cap, offset, val);
 871
 872                 length -= n;
 873                 data += n;
 874                 offset += n;
 875         }
 876         return 0;
 877 }
 878
 879 static const struct ethtool_ops skge_ethtool_ops = {
 880         .get_settings   = skge_get_settings,
 881         .set_settings   = skge_set_settings,
 882         .get_drvinfo    = skge_get_drvinfo,
 883         .get_regs_len   = skge_get_regs_len,
 884         .get_regs       = skge_get_regs,
 885         .get_wol        = skge_get_wol,
 886         .set_wol        = skge_set_wol,
 887         .get_msglevel   = skge_get_msglevel,
 888         .set_msglevel   = skge_set_msglevel,
 889         .nway_reset     = skge_nway_reset,
 890         .get_link       = ethtool_op_get_link,
 891         .get_eeprom_len = skge_get_eeprom_len,
 892         .get_eeprom     = skge_get_eeprom,
 893         .set_eeprom     = skge_set_eeprom,
 894         .get_ringparam  = skge_get_ring_param,
 895         .set_ringparam  = skge_set_ring_param,
 896         .get_pauseparam = skge_get_pauseparam,
 897         .set_pauseparam = skge_set_pauseparam,
 898         .get_coalesce   = skge_get_coalesce,
 899         .set_coalesce   = skge_set_coalesce,
 900         .get_strings    = skge_get_strings,
 901         .set_phys_id    = skge_set_phys_id,
 902         .get_sset_count = skge_get_sset_count,
 903         .get_ethtool_stats = skge_get_ethtool_stats,
 904 };
 905
 906 /*
 907  * Allocate ring elements and chain them together
 908  * One-to-one association of board descriptors with ring elements
 909  */
 910 static int skge_ring_alloc(struct skge_ring *ring, void *vaddr, u32 base)
 911 {
 912         struct skge_tx_desc *d;
 913         struct skge_element *e;
 914         int i;
 915
 916         ring->start = kcalloc(ring->count, sizeof(*e), GFP_KERNEL);
 917         if (!ring->start)
 918                 return -ENOMEM;
 919
 920         for (i = 0, e = ring->start, d = vaddr; i < ring->count; i++, e++, d++) {
 921                 e->desc = d;
 922                 if (i == ring->count - 1) {
 923                         e->next = ring->start;
 924                         d->next_offset = base;
 925                 } else {
 926                         e->next = e + 1;
 927                         d->next_offset = base + (i+1) * sizeof(*d);
 928                 }
 929         }
 930         ring->to_use = ring->to_clean = ring->start;
 931
 932         return 0;
 933 }
 934
 935 /* Allocate and setup a new buffer for receiving */
 936 static int skge_rx_setup(struct skge_port *skge, struct skge_element *e,
 937                          struct sk_buff *skb, unsigned int bufsize)
 938 {
 939         struct skge_rx_desc *rd = e->desc;
 940         dma_addr_t map;
 941
 942         map = pci_map_single(skge->hw->pdev, skb->data, bufsize,
 943                              PCI_DMA_FROMDEVICE);
 944
 945         if (pci_dma_mapping_error(skge->hw->pdev, map))
 946                 return -1;
 947
 948         rd->dma_lo = lower_32_bits(map);
 949         rd->dma_hi = upper_32_bits(map);
 950         e->skb = skb;
 951         rd->csum1_start = ETH_HLEN;
 952         rd->csum2_start = ETH_HLEN;
 953         rd->csum1 = 0;
 954         rd->csum2 = 0;
 955
 956         wmb();
 957
 958         rd->control = BMU_OWN | BMU_STF | BMU_IRQ_EOF | BMU_TCP_CHECK | bufsize;
 959         dma_unmap_addr_set(e, mapaddr, map);
 960         dma_unmap_len_set(e, maplen, bufsize);
 961         return 0;
 962 }
 963
 964 /* Resume receiving using existing skb,
 965  * Note: DMA address is not changed by chip.
 966  *       MTU not changed while receiver active.
 967  */
 968 static inline void skge_rx_reuse(struct skge_element *e, unsigned int size)
 969 {
 970         struct skge_rx_desc *rd = e->desc;
 971
 972         rd->csum2 = 0;
 973         rd->csum2_start = ETH_HLEN;
 974
 975         wmb();
 976
 977         rd->control = BMU_OWN | BMU_STF | BMU_IRQ_EOF | BMU_TCP_CHECK | size;
 978 }
 979
 980
 981 /* Free all  buffers in receive ring, assumes receiver stopped */
 982 static void skge_rx_clean(struct skge_port *skge)
 983 {
 984         struct skge_hw *hw = skge->hw;
 985         struct skge_ring *ring = &skge->rx_ring;
 986         struct skge_element *e;
 987
 988         e = ring->start;
 989         do {
 990                 struct skge_rx_desc *rd = e->desc;
 991                 rd->control = 0;
 992                 if (e->skb) {
 993                         pci_unmap_single(hw->pdev,
 994                                          dma_unmap_addr(e, mapaddr),
 995                                          dma_unmap_len(e, maplen),
 996                                          PCI_DMA_FROMDEVICE);
 997                         dev_kfree_skb(e->skb);
 998                         e->skb = NULL;
 999                 }
1000         } while ((e = e->next) != ring->start);
1001 }
1002
1003
1004 /* Allocate buffers for receive ring
1005  * For receive:  to_clean is next received frame.
1006  */
1007 static int skge_rx_fill(struct net_device *dev)
1008 {
1009         struct skge_port *skge = netdev_priv(dev);
1010         struct skge_ring *ring = &skge->rx_ring;
1011         struct skge_element *e;
1012
1013         e = ring->start;
1014         do {
1015                 struct sk_buff *skb;
1016
1017                 skb = __netdev_alloc_skb(dev, skge->rx_buf_size + NET_IP_ALIGN,
1018                                          GFP_KERNEL);
1019                 if (!skb)
1020                         return -ENOMEM;
1021
1022                 skb_reserve(skb, NET_IP_ALIGN);
1023                 if (skge_rx_setup(skge, e, skb, skge->rx_buf_size) < 0) {
1024                         dev_kfree_skb(skb);
1025                         return -EIO;
1026                 }
1027         } while ((e = e->next) != ring->start);
1028
1029         ring->to_clean = ring->start;
1030         return 0;
1031 }
1032
1033 static const char *skge_pause(enum pause_status status)
1034 {
1035         switch (status) {
1036         case FLOW_STAT_NONE:
1037                 return "none";
1038         case FLOW_STAT_REM_SEND:
1039                 return "rx only";
1040         case FLOW_STAT_LOC_SEND:
1041                 return "tx_only";
1042         case FLOW_STAT_SYMMETRIC:               /* Both station may send PAUSE */
1043                 return "both";
1044         default:
1045                 return "indeterminated";
1046         }
1047 }
1048
1049
1050 static void skge_link_up(struct skge_port *skge)
1051 {
1052         skge_write8(skge->hw, SK_REG(skge->port, LNK_LED_REG),
1053                     LED_BLK_OFF|LED_SYNC_OFF|LED_ON);
1054
1055         netif_carrier_on(skge->netdev);
1056         netif_wake_queue(skge->netdev);
1057
1058         netif_info(skge, link, skge->netdev,
1059                    "Link is up at %d Mbps, %s duplex, flow control %s\n",
1060                    skge->speed,
1061                    skge->duplex == DUPLEX_FULL ? "full" : "half",
1062                    skge_pause(skge->flow_status));
1063 }
1064
1065 static void skge_link_down(struct skge_port *skge)
1066 {
1067         skge_write8(skge->hw, SK_REG(skge->port, LNK_LED_REG), LED_OFF);
1068         netif_carrier_off(skge->netdev);
1069         netif_stop_queue(skge->netdev);
1070
1071         netif_info(skge, link, skge->netdev, "Link is down\n");
1072 }
1073
1074 static void xm_link_down(struct skge_hw *hw, int port)
1075 {
1076         struct net_device *dev = hw->dev[port];
1077         struct skge_port *skge = netdev_priv(dev);
1078
1079         xm_write16(hw, port, XM_IMSK, XM_IMSK_DISABLE);
1080
1081         if (netif_carrier_ok(dev))
1082                 skge_link_down(skge);
1083 }
1084
1085 static int __xm_phy_read(struct skge_hw *hw, int port, u16 reg, u16 *val)
1086 {
1087         int i;
1088
1089         xm_write16(hw, port, XM_PHY_ADDR, reg | hw->phy_addr);
1090         *val = xm_read16(hw, port, XM_PHY_DATA);
1091
1092         if (hw->phy_type == SK_PHY_XMAC)
1093                 goto ready;
1094
1095         for (i = 0; i < PHY_RETRIES; i++) {
1096                 if (xm_read16(hw, port, XM_MMU_CMD) & XM_MMU_PHY_RDY)
1097                         goto ready;
1098                 udelay(1);
1099         }
1100
1101         return -ETIMEDOUT;
1102  ready:
1103         *val = xm_read16(hw, port, XM_PHY_DATA);
1104
1105         return 0;
1106 }
1107
1108 static u16 xm_phy_read(struct skge_hw *hw, int port, u16 reg)
1109 {
1110         u16 v = 0;
1111         if (__xm_phy_read(hw, port, reg, &v))
1112                 pr_warn("%s: phy read timed out\n", hw->dev[port]->name);
1113         return v;
1114 }
1115
1116 static int xm_phy_write(struct skge_hw *hw, int port, u16 reg, u16 val)
1117 {
1118         int i;
1119
1120         xm_write16(hw, port, XM_PHY_ADDR, reg | hw->phy_addr);
1121         for (i = 0; i < PHY_RETRIES; i++) {
1122                 if (!(xm_read16(hw, port, XM_MMU_CMD) & XM_MMU_PHY_BUSY))
1123                         goto ready;
1124                 udelay(1);
1125         }
1126         return -EIO;
1127
1128  ready:
1129         xm_write16(hw, port, XM_PHY_DATA, val);
1130         for (i = 0; i < PHY_RETRIES; i++) {
1131                 if (!(xm_read16(hw, port, XM_MMU_CMD) & XM_MMU_PHY_BUSY))
1132                         return 0;
1133                 udelay(1);
1134         }
1135         return -ETIMEDOUT;
1136 }
1137
1138 static void genesis_init(struct skge_hw *hw)
1139 {
1140         /* set blink source counter */
1141         skge_write32(hw, B2_BSC_INI, (SK_BLK_DUR * SK_FACT_53) / 100);
1142         skge_write8(hw, B2_BSC_CTRL, BSC_START);
1143
1144         /* configure mac arbiter */
1145         skge_write16(hw, B3_MA_TO_CTRL, MA_RST_CLR);
1146
1147         /* configure mac arbiter timeout values */
1148         skge_write8(hw, B3_MA_TOINI_RX1, SK_MAC_TO_53);
1149         skge_write8(hw, B3_MA_TOINI_RX2, SK_MAC_TO_53);
1150         skge_write8(hw, B3_MA_TOINI_TX1, SK_MAC_TO_53);
1151         skge_write8(hw, B3_MA_TOINI_TX2, SK_MAC_TO_53);
1152
1153         skge_write8(hw, B3_MA_RCINI_RX1, 0);
1154         skge_write8(hw, B3_MA_RCINI_RX2, 0);
1155         skge_write8(hw, B3_MA_RCINI_TX1, 0);
1156         skge_write8(hw, B3_MA_RCINI_TX2, 0);
1157
1158         /* configure packet arbiter timeout */
1159         skge_write16(hw, B3_PA_CTRL, PA_RST_CLR);
1160         skge_write16(hw, B3_PA_TOINI_RX1, SK_PKT_TO_MAX);
1161         skge_write16(hw, B3_PA_TOINI_TX1, SK_PKT_TO_MAX);
1162         skge_write16(hw, B3_PA_TOINI_RX2, SK_PKT_TO_MAX);
1163         skge_write16(hw, B3_PA_TOINI_TX2, SK_PKT_TO_MAX);
1164 }
1165
1166 static void genesis_reset(struct skge_hw *hw, int port)
1167 {
1168         static const u8 zero[8]  = { 0 };
1169         u32 reg;
1170
1171         skge_write8(hw, SK_REG(port, GMAC_IRQ_MSK), 0);
1172
1173         /* reset the statistics module */
1174         xm_write32(hw, port, XM_GP_PORT, XM_GP_RES_STAT);
1175         xm_write16(hw, port, XM_IMSK, XM_IMSK_DISABLE);
1176         xm_write32(hw, port, XM_MODE, 0);               /* clear Mode Reg */
1177         xm_write16(hw, port, XM_TX_CMD, 0);     /* reset TX CMD Reg */
1178         xm_write16(hw, port, XM_RX_CMD, 0);     /* reset RX CMD Reg */
1179
1180         /* disable Broadcom PHY IRQ */
1181         if (hw->phy_type == SK_PHY_BCOM)
1182                 xm_write16(hw, port, PHY_BCOM_INT_MASK, 0xffff);
1183
1184         xm_outhash(hw, port, XM_HSM, zero);
1185
1186         /* Flush TX and RX fifo */
1187         reg = xm_read32(hw, port, XM_MODE);
1188         xm_write32(hw, port, XM_MODE, reg | XM_MD_FTF);
1189         xm_write32(hw, port, XM_MODE, reg | XM_MD_FRF);
1190 }
1191
1192 /* Convert mode to MII values  */
1193 static const u16 phy_pause_map[] = {
1194         [FLOW_MODE_NONE] =      0,
1195         [FLOW_MODE_LOC_SEND] =  PHY_AN_PAUSE_ASYM,
1196         [FLOW_MODE_SYMMETRIC] = PHY_AN_PAUSE_CAP,
1197         [FLOW_MODE_SYM_OR_REM]  = PHY_AN_PAUSE_CAP | PHY_AN_PAUSE_ASYM,
1198 };
1199
1200 /* special defines for FIBER (88E1011S only) */
1201 static const u16 fiber_pause_map[] = {
1202         [FLOW_MODE_NONE]        = PHY_X_P_NO_PAUSE,
1203         [FLOW_MODE_LOC_SEND]    = PHY_X_P_ASYM_MD,
1204         [FLOW_MODE_SYMMETRIC]   = PHY_X_P_SYM_MD,
1205         [FLOW_MODE_SYM_OR_REM]  = PHY_X_P_BOTH_MD,
1206 };
1207
1208
1209 /* Check status of Broadcom phy link */
1210 static void bcom_check_link(struct skge_hw *hw, int port)
1211 {
1212         struct net_device *dev = hw->dev[port];
1213         struct skge_port *skge = netdev_priv(dev);
1214         u16 status;
1215
1216         /* read twice because of latch */
1217         xm_phy_read(hw, port, PHY_BCOM_STAT);
1218         status = xm_phy_read(hw, port, PHY_BCOM_STAT);
1219
1220         if ((status & PHY_ST_LSYNC) == 0) {
1221                 xm_link_down(hw, port);
1222                 return;
1223         }
1224
1225         if (skge->autoneg == AUTONEG_ENABLE) {
1226                 u16 lpa, aux;
1227
1228                 if (!(status & PHY_ST_AN_OVER))
1229                         return;
1230
1231                 lpa = xm_phy_read(hw, port, PHY_XMAC_AUNE_LP);
1232                 if (lpa & PHY_B_AN_RF) {
1233                         netdev_notice(dev, "remote fault\n");
1234                         return;
1235                 }
1236
1237                 aux = xm_phy_read(hw, port, PHY_BCOM_AUX_STAT);
1238
1239                 /* Check Duplex mismatch */
1240                 switch (aux & PHY_B_AS_AN_RES_MSK) {
1241                 case PHY_B_RES_1000FD:
1242                         skge->duplex = DUPLEX_FULL;
1243                         break;
1244                 case PHY_B_RES_1000HD:
1245                         skge->duplex = DUPLEX_HALF;
1246                         break;
1247                 default:
1248                         netdev_notice(dev, "duplex mismatch\n");
1249                         return;
1250                 }
1251
1252                 /* We are using IEEE 802.3z/D5.0 Table 37-4 */
1253                 switch (aux & PHY_B_AS_PAUSE_MSK) {
1254                 case PHY_B_AS_PAUSE_MSK:
1255                         skge->flow_status = FLOW_STAT_SYMMETRIC;
1256                         break;
1257                 case PHY_B_AS_PRR:
1258                         skge->flow_status = FLOW_STAT_REM_SEND;
1259                         break;
1260                 case PHY_B_AS_PRT:
1261                         skge->flow_status = FLOW_STAT_LOC_SEND;
1262                         break;
1263                 default:
1264                         skge->flow_status = FLOW_STAT_NONE;
1265                 }
1266                 skge->speed = SPEED_1000;
1267         }
1268
1269         if (!netif_carrier_ok(dev))
1270                 genesis_link_up(skge);
1271 }
1272
1273 /* Broadcom 5400 only supports giagabit! SysKonnect did not put an additional
1274  * Phy on for 100 or 10Mbit operation
1275  */
1276 static void bcom_phy_init(struct skge_port *skge)
1277 {
1278         struct skge_hw *hw = skge->hw;
1279         int port = skge->port;
1280         int i;
1281         u16 id1, r, ext, ctl;
1282
1283         /* magic workaround patterns for Broadcom */
1284         static const struct {
1285                 u16 reg;
1286                 u16 val;
1287         } A1hack[] = {
1288                 { 0x18, 0x0c20 }, { 0x17, 0x0012 }, { 0x15, 0x1104 },
1289                 { 0x17, 0x0013 }, { 0x15, 0x0404 }, { 0x17, 0x8006 },
1290                 { 0x15, 0x0132 }, { 0x17, 0x8006 }, { 0x15, 0x0232 },
1291                 { 0x17, 0x800D }, { 0x15, 0x000F }, { 0x18, 0x0420 },
1292         }, C0hack[] = {
1293                 { 0x18, 0x0c20 }, { 0x17, 0x0012 }, { 0x15, 0x1204 },
1294                 { 0x17, 0x0013 }, { 0x15, 0x0A04 }, { 0x18, 0x0420 },
1295         };
1296
1297         /* read Id from external PHY (all have the same address) */
1298         id1 = xm_phy_read(hw, port, PHY_XMAC_ID1);
1299
1300         /* Optimize MDIO transfer by suppressing preamble. */
1301         r = xm_read16(hw, port, XM_MMU_CMD);
1302         r |=  XM_MMU_NO_PRE;
1303         xm_write16(hw, port, XM_MMU_CMD, r);
1304
1305         switch (id1) {
1306         case PHY_BCOM_ID1_C0:
1307                 /*
1308                  * Workaround BCOM Errata for the C0 type.
1309                  * Write magic patterns to reserved registers.
1310                  */
1311                 for (i = 0; i < ARRAY_SIZE(C0hack); i++)
1312                         xm_phy_write(hw, port,
1313                                      C0hack[i].reg, C0hack[i].val);
1314
1315                 break;
1316         case PHY_BCOM_ID1_A1:
1317                 /*
1318                  * Workaround BCOM Errata for the A1 type.
1319                  * Write magic patterns to reserved registers.
1320                  */
1321                 for (i = 0; i < ARRAY_SIZE(A1hack); i++)
1322                         xm_phy_write(hw, port,
1323                                      A1hack[i].reg, A1hack[i].val);
1324                 break;
1325         }
1326
1327         /*
1328          * Workaround BCOM Errata (#10523) for all BCom PHYs.
1329          * Disable Power Management after reset.
1330          */
1331         r = xm_phy_read(hw, port, PHY_BCOM_AUX_CTRL);
1332         r |= PHY_B_AC_DIS_PM;
1333         xm_phy_write(hw, port, PHY_BCOM_AUX_CTRL, r);
1334
1335         /* Dummy read */
1336         xm_read16(hw, port, XM_ISRC);
1337
1338         ext = PHY_B_PEC_EN_LTR; /* enable tx led */
1339         ctl = PHY_CT_SP1000;    /* always 1000mbit */
1340
1341         if (skge->autoneg == AUTONEG_ENABLE) {
1342                 /*
1343                  * Workaround BCOM Errata #1 for the C5 type.
1344                  * 1000Base-T Link Acquisition Failure in Slave Mode
1345                  * Set Repeater/DTE bit 10 of the 1000Base-T Control Register
1346                  */
1347                 u16 adv = PHY_B_1000C_RD;
1348                 if (skge->advertising & ADVERTISED_1000baseT_Half)
1349                         adv |= PHY_B_1000C_AHD;
1350                 if (skge->advertising & ADVERTISED_1000baseT_Full)
1351                         adv |= PHY_B_1000C_AFD;
1352                 xm_phy_write(hw, port, PHY_BCOM_1000T_CTRL, adv);
1353
1354                 ctl |= PHY_CT_ANE | PHY_CT_RE_CFG;
1355         } else {
1356                 if (skge->duplex == DUPLEX_FULL)
1357                         ctl |= PHY_CT_DUP_MD;
1358                 /* Force to slave */
1359                 xm_phy_write(hw, port, PHY_BCOM_1000T_CTRL, PHY_B_1000C_MSE);
1360         }
1361
1362         /* Set autonegotiation pause parameters */
1363         xm_phy_write(hw, port, PHY_BCOM_AUNE_ADV,
1364                      phy_pause_map[skge->flow_control] | PHY_AN_CSMA);
1365
1366         /* Handle Jumbo frames */
1367         if (hw->dev[port]->mtu > ETH_DATA_LEN) {
1368                 xm_phy_write(hw, port, PHY_BCOM_AUX_CTRL,
1369                              PHY_B_AC_TX_TST | PHY_B_AC_LONG_PACK);
1370
1371                 ext |= PHY_B_PEC_HIGH_LA;
1372
1373         }
1374
1375         xm_phy_write(hw, port, PHY_BCOM_P_EXT_CTRL, ext);
1376         xm_phy_write(hw, port, PHY_BCOM_CTRL, ctl);
1377
1378         /* Use link status change interrupt */
1379         xm_phy_write(hw, port, PHY_BCOM_INT_MASK, PHY_B_DEF_MSK);
1380 }
1381
1382 static void xm_phy_init(struct skge_port *skge)
1383 {
1384         struct skge_hw *hw = skge->hw;
1385         int port = skge->port;
1386         u16 ctrl = 0;
1387
1388         if (skge->autoneg == AUTONEG_ENABLE) {
1389                 if (skge->advertising & ADVERTISED_1000baseT_Half)
1390                         ctrl |= PHY_X_AN_HD;
1391                 if (skge->advertising & ADVERTISED_1000baseT_Full)
1392                         ctrl |= PHY_X_AN_FD;
1393
1394                 ctrl |= fiber_pause_map[skge->flow_control];
1395
1396                 xm_phy_write(hw, port, PHY_XMAC_AUNE_ADV, ctrl);
1397
1398                 /* Restart Auto-negotiation */
1399                 ctrl = PHY_CT_ANE | PHY_CT_RE_CFG;
1400         } else {
1401                 /* Set DuplexMode in Config register */
1402                 if (skge->duplex == DUPLEX_FULL)
1403                         ctrl |= PHY_CT_DUP_MD;
1404                 /*
1405                  * Do NOT enable Auto-negotiation here. This would hold
1406                  * the link down because no IDLEs are transmitted
1407                  */
1408         }
1409
1410         xm_phy_write(hw, port, PHY_XMAC_CTRL, ctrl);
1411
1412         /* Poll PHY for status changes */
1413         mod_timer(&skge->link_timer, jiffies + LINK_HZ);
1414 }
1415
1416 static int xm_check_link(struct net_device *dev)
1417 {
1418         struct skge_port *skge = netdev_priv(dev);
1419         struct skge_hw *hw = skge->hw;
1420         int port = skge->port;
1421         u16 status;
1422
1423         /* read twice because of latch */
1424         xm_phy_read(hw, port, PHY_XMAC_STAT);
1425         status = xm_phy_read(hw, port, PHY_XMAC_STAT);
1426
1427         if ((status & PHY_ST_LSYNC) == 0) {
1428                 xm_link_down(hw, port);
1429                 return 0;
1430         }
1431
1432         if (skge->autoneg == AUTONEG_ENABLE) {
1433                 u16 lpa, res;
1434
1435                 if (!(status & PHY_ST_AN_OVER))
1436                         return 0;
1437
1438                 lpa = xm_phy_read(hw, port, PHY_XMAC_AUNE_LP);
1439                 if (lpa & PHY_B_AN_RF) {
1440                         netdev_notice(dev, "remote fault\n");
1441                         return 0;
1442                 }
1443
1444                 res = xm_phy_read(hw, port, PHY_XMAC_RES_ABI);
1445
1446                 /* Check Duplex mismatch */
1447                 switch (res & (PHY_X_RS_HD | PHY_X_RS_FD)) {
1448                 case PHY_X_RS_FD:
1449                         skge->duplex = DUPLEX_FULL;
1450                         break;
1451                 case PHY_X_RS_HD:
1452                         skge->duplex = DUPLEX_HALF;
1453                         break;
1454                 default:
1455                         netdev_notice(dev, "duplex mismatch\n");
1456                         return 0;
1457                 }
1458
1459                 /* We are using IEEE 802.3z/D5.0 Table 37-4 */
1460                 if ((skge->flow_control == FLOW_MODE_SYMMETRIC ||
1461                      skge->flow_control == FLOW_MODE_SYM_OR_REM) &&
1462                     (lpa & PHY_X_P_SYM_MD))
1463                         skge->flow_status = FLOW_STAT_SYMMETRIC;
1464                 else if (skge->flow_control == FLOW_MODE_SYM_OR_REM &&
1465                          (lpa & PHY_X_RS_PAUSE) == PHY_X_P_ASYM_MD)
1466                         /* Enable PAUSE receive, disable PAUSE transmit */
1467                         skge->flow_status  = FLOW_STAT_REM_SEND;
1468                 else if (skge->flow_control == FLOW_MODE_LOC_SEND &&
1469                          (lpa & PHY_X_RS_PAUSE) == PHY_X_P_BOTH_MD)
1470                         /* Disable PAUSE receive, enable PAUSE transmit */
1471                         skge->flow_status = FLOW_STAT_LOC_SEND;
1472                 else
1473                         skge->flow_status = FLOW_STAT_NONE;
1474
1475                 skge->speed = SPEED_1000;
1476         }
1477
1478         if (!netif_carrier_ok(dev))
1479                 genesis_link_up(skge);
1480         return 1;
1481 }
1482
1483 /* Poll to check for link coming up.
1484  *
1485  * Since internal PHY is wired to a level triggered pin, can't
1486  * get an interrupt when carrier is detected, need to poll for
1487  * link coming up.
1488  */
1489 static void xm_link_timer(unsigned long arg)
1490 {
1491         struct skge_port *skge = (struct skge_port *) arg;
1492         struct net_device *dev = skge->netdev;
1493         struct skge_hw *hw = skge->hw;
1494         int port = skge->port;
1495         int i;
1496         unsigned long flags;
1497
1498         if (!netif_running(dev))
1499                 return;
1500
1501         spin_lock_irqsave(&hw->phy_lock, flags);
1502
1503         /*
1504          * Verify that the link by checking GPIO register three times.
1505          * This pin has the signal from the link_sync pin connected to it.
1506          */
1507         for (i = 0; i < 3; i++) {
1508                 if (xm_read16(hw, port, XM_GP_PORT) & XM_GP_INP_ASS)
1509                         goto link_down;
1510         }
1511
1512         /* Re-enable interrupt to detect link down */
1513         if (xm_check_link(dev)) {
1514                 u16 msk = xm_read16(hw, port, XM_IMSK);
1515                 msk &= ~XM_IS_INP_ASS;
1516                 xm_write16(hw, port, XM_IMSK, msk);
1517                 xm_read16(hw, port, XM_ISRC);
1518         } else {
1519 link_down:
1520                 mod_timer(&skge->link_timer,
1521                           round_jiffies(jiffies + LINK_HZ));
1522         }
1523         spin_unlock_irqrestore(&hw->phy_lock, flags);
1524 }
1525
1526 static void genesis_mac_init(struct skge_hw *hw, int port)
1527 {
1528         struct net_device *dev = hw->dev[port];
1529         struct skge_port *skge = netdev_priv(dev);
1530         int jumbo = hw->dev[port]->mtu > ETH_DATA_LEN;
1531         int i;
1532         u32 r;
1533         static const u8 zero[6]  = { 0 };
1534
1535         for (i = 0; i < 10; i++) {
1536                 skge_write16(hw, SK_REG(port, TX_MFF_CTRL1),
1537                              MFF_SET_MAC_RST);
1538                 if (skge_read16(hw, SK_REG(port, TX_MFF_CTRL1)) & MFF_SET_MAC_RST)
1539                         goto reset_ok;
1540                 udelay(1);
1541         }
1542
1543         netdev_warn(dev, "genesis reset failed\n");
1544
1545  reset_ok:
1546         /* Unreset the XMAC. */
1547         skge_write16(hw, SK_REG(port, TX_MFF_CTRL1), MFF_CLR_MAC_RST);
1548
1549         /*
1550          * Perform additional initialization for external PHYs,
1551          * namely for the 1000baseTX cards that use the XMAC's
1552          * GMII mode.
1553          */
1554         if (hw->phy_type != SK_PHY_XMAC) {
1555                 /* Take external Phy out of reset */
1556                 r = skge_read32(hw, B2_GP_IO);
1557                 if (port == 0)
1558                         r |= GP_DIR_0|GP_IO_0;
1559                 else
1560                         r |= GP_DIR_2|GP_IO_2;
1561
1562                 skge_write32(hw, B2_GP_IO, r);
1563
1564                 /* Enable GMII interface */
1565                 xm_write16(hw, port, XM_HW_CFG, XM_HW_GMII_MD);
1566         }
1567
1568
1569         switch (hw->phy_type) {
1570         case SK_PHY_XMAC:
1571                 xm_phy_init(skge);
1572                 break;
1573         case SK_PHY_BCOM:
1574                 bcom_phy_init(skge);
1575                 bcom_check_link(hw, port);
1576         }
1577
1578         /* Set Station Address */
1579         xm_outaddr(hw, port, XM_SA, dev->dev_addr);
1580
1581         /* We don't use match addresses so clear */
1582         for (i = 1; i < 16; i++)
1583                 xm_outaddr(hw, port, XM_EXM(i), zero);
1584
1585         /* Clear MIB counters */
1586         xm_write16(hw, port, XM_STAT_CMD,
1587                         XM_SC_CLR_RXC | XM_SC_CLR_TXC);
1588         /* Clear two times according to Errata #3 */
1589         xm_write16(hw, port, XM_STAT_CMD,
1590                         XM_SC_CLR_RXC | XM_SC_CLR_TXC);
1591
1592         /* configure Rx High Water Mark (XM_RX_HI_WM) */
1593         xm_write16(hw, port, XM_RX_HI_WM, 1450);
1594
1595         /* We don't need the FCS appended to the packet. */
1596         r = XM_RX_LENERR_OK | XM_RX_STRIP_FCS;
1597         if (jumbo)
1598                 r |= XM_RX_BIG_PK_OK;
1599
1600         if (skge->duplex == DUPLEX_HALF) {
1601                 /*
1602                  * If in manual half duplex mode the other side might be in
1603                  * full duplex mode, so ignore if a carrier extension is not seen
1604                  * on frames received
1605                  */
1606                 r |= XM_RX_DIS_CEXT;
1607         }
1608         xm_write16(hw, port, XM_RX_CMD, r);
1609
1610         /* We want short frames padded to 60 bytes. */
1611         xm_write16(hw, port, XM_TX_CMD, XM_TX_AUTO_PAD);
1612
1613         /* Increase threshold for jumbo frames on dual port */
1614         if (hw->ports > 1 && jumbo)
1615                 xm_write16(hw, port, XM_TX_THR, 1020);
1616         else
1617                 xm_write16(hw, port, XM_TX_THR, 512);
1618
1619         /*
1620          * Enable the reception of all error frames. This is is
1621          * a necessary evil due to the design of the XMAC. The
1622          * XMAC's receive FIFO is only 8K in size, however jumbo
1623          * frames can be up to 9000 bytes in length. When bad
1624          * frame filtering is enabled, the XMAC's RX FIFO operates
1625          * in 'store and forward' mode. For this to work, the
1626          * entire frame has to fit into the FIFO, but that means
1627          * that jumbo frames larger than 8192 bytes will be
1628          * truncated. Disabling all bad frame filtering causes
1629          * the RX FIFO to operate in streaming mode, in which
1630          * case the XMAC will start transferring frames out of the
1631          * RX FIFO as soon as the FIFO threshold is reached.
1632          */
1633         xm_write32(hw, port, XM_MODE, XM_DEF_MODE);
1634
1635
1636         /*
1637          * Initialize the Receive Counter Event Mask (XM_RX_EV_MSK)
1638          *      - Enable all bits excepting 'Octets Rx OK Low CntOv'
1639          *        and 'Octets Rx OK Hi Cnt Ov'.
1640          */
1641         xm_write32(hw, port, XM_RX_EV_MSK, XMR_DEF_MSK);
1642
1643         /*
1644          * Initialize the Transmit Counter Event Mask (XM_TX_EV_MSK)
1645          *      - Enable all bits excepting 'Octets Tx OK Low CntOv'
1646          *        and 'Octets Tx OK Hi Cnt Ov'.
1647          */
1648         xm_write32(hw, port, XM_TX_EV_MSK, XMT_DEF_MSK);
1649
1650         /* Configure MAC arbiter */
1651         skge_write16(hw, B3_MA_TO_CTRL, MA_RST_CLR);
1652
1653         /* configure timeout values */
1654         skge_write8(hw, B3_MA_TOINI_RX1, 72);
1655         skge_write8(hw, B3_MA_TOINI_RX2, 72);
1656         skge_write8(hw, B3_MA_TOINI_TX1, 72);
1657         skge_write8(hw, B3_MA_TOINI_TX2, 72);
1658
1659         skge_write8(hw, B3_MA_RCINI_RX1, 0);
1660         skge_write8(hw, B3_MA_RCINI_RX2, 0);
1661         skge_write8(hw, B3_MA_RCINI_TX1, 0);
1662         skge_write8(hw, B3_MA_RCINI_TX2, 0);
1663
1664         /* Configure Rx MAC FIFO */
1665         skge_write8(hw, SK_REG(port, RX_MFF_CTRL2), MFF_RST_CLR);
1666         skge_write16(hw, SK_REG(port, RX_MFF_CTRL1), MFF_ENA_TIM_PAT);
1667         skge_write8(hw, SK_REG(port, RX_MFF_CTRL2), MFF_ENA_OP_MD);
1668
1669         /* Configure Tx MAC FIFO */
1670         skge_write8(hw, SK_REG(port, TX_MFF_CTRL2), MFF_RST_CLR);
1671         skge_write16(hw, SK_REG(port, TX_MFF_CTRL1), MFF_TX_CTRL_DEF);
1672         skge_write8(hw, SK_REG(port, TX_MFF_CTRL2), MFF_ENA_OP_MD);
1673
1674         if (jumbo) {
1675                 /* Enable frame flushing if jumbo frames used */
1676                 skge_write16(hw, SK_REG(port, RX_MFF_CTRL1), MFF_ENA_FLUSH);
1677         } else {
1678                 /* enable timeout timers if normal frames */
1679                 skge_write16(hw, B3_PA_CTRL,
1680                              (port == 0) ? PA_ENA_TO_TX1 : PA_ENA_TO_TX2);
1681         }
1682 }
1683
1684 static void genesis_stop(struct skge_port *skge)
1685 {
1686         struct skge_hw *hw = skge->hw;
1687         int port = skge->port;
1688         unsigned retries = 1000;
1689         u16 cmd;
1690
1691         /* Disable Tx and Rx */
1692         cmd = xm_read16(hw, port, XM_MMU_CMD);
1693         cmd &= ~(XM_MMU_ENA_RX | XM_MMU_ENA_TX);
1694         xm_write16(hw, port, XM_MMU_CMD, cmd);
1695
1696         genesis_reset(hw, port);
1697
1698         /* Clear Tx packet arbiter timeout IRQ */
1699         skge_write16(hw, B3_PA_CTRL,
1700                      port == 0 ? PA_CLR_TO_TX1 : PA_CLR_TO_TX2);
1701
1702         /* Reset the MAC */
1703         skge_write16(hw, SK_REG(port, TX_MFF_CTRL1), MFF_CLR_MAC_RST);
1704         do {
1705                 skge_write16(hw, SK_REG(port, TX_MFF_CTRL1), MFF_SET_MAC_RST);
1706                 if (!(skge_read16(hw, SK_REG(port, TX_MFF_CTRL1)) & MFF_SET_MAC_RST))
1707                         break;
1708         } while (--retries > 0);
1709
1710         /* For external PHYs there must be special handling */
1711         if (hw->phy_type != SK_PHY_XMAC) {
1712                 u32 reg = skge_read32(hw, B2_GP_IO);
1713                 if (port == 0) {
1714                         reg |= GP_DIR_0;
1715                         reg &= ~GP_IO_0;
1716                 } else {
1717                         reg |= GP_DIR_2;
1718                         reg &= ~GP_IO_2;
1719                 }
1720                 skge_write32(hw, B2_GP_IO, reg);
1721                 skge_read32(hw, B2_GP_IO);
1722         }
1723
1724         xm_write16(hw, port, XM_MMU_CMD,
1725                         xm_read16(hw, port, XM_MMU_CMD)
1726                         & ~(XM_MMU_ENA_RX | XM_MMU_ENA_TX));
1727
1728         xm_read16(hw, port, XM_MMU_CMD);
1729 }
1730
1731
1732 static void genesis_get_stats(struct skge_port *skge, u64 *data)
1733 {
1734         struct skge_hw *hw = skge->hw;
1735         int port = skge->port;
1736         int i;
1737         unsigned long timeout = jiffies + HZ;
1738
1739         xm_write16(hw, port,
1740                         XM_STAT_CMD, XM_SC_SNP_TXC | XM_SC_SNP_RXC);
1741
1742         /* wait for update to complete */
1743         while (xm_read16(hw, port, XM_STAT_CMD)
1744                & (XM_SC_SNP_TXC | XM_SC_SNP_RXC)) {
1745                 if (time_after(jiffies, timeout))
1746                         break;
1747                 udelay(10);
1748         }
1749
1750         /* special case for 64 bit octet counter */
1751         data[0] = (u64) xm_read32(hw, port, XM_TXO_OK_HI) << 32
1752                 | xm_read32(hw, port, XM_TXO_OK_LO);
1753         data[1] = (u64) xm_read32(hw, port, XM_RXO_OK_HI) << 32
1754                 | xm_read32(hw, port, XM_RXO_OK_LO);
1755
1756         for (i = 2; i < ARRAY_SIZE(skge_stats); i++)
1757                 data[i] = xm_read32(hw, port, skge_stats[i].xmac_offset);
1758 }
1759
1760 static void genesis_mac_intr(struct skge_hw *hw, int port)
1761 {
1762         struct net_device *dev = hw->dev[port];
1763         struct skge_port *skge = netdev_priv(dev);
1764         u16 status = xm_read16(hw, port, XM_ISRC);
1765
1766         netif_printk(skge, intr, KERN_DEBUG, skge->netdev,
1767                      "mac interrupt status 0x%x\n", status);
1768
1769         if (hw->phy_type == SK_PHY_XMAC && (status & XM_IS_INP_ASS)) {
1770                 xm_link_down(hw, port);
1771                 mod_timer(&skge->link_timer, jiffies + 1);
1772         }
1773
1774         if (status & XM_IS_TXF_UR) {
1775                 xm_write32(hw, port, XM_MODE, XM_MD_FTF);
1776                 ++dev->stats.tx_fifo_errors;
1777         }
1778 }
1779
1780 static void genesis_link_up(struct skge_port *skge)
1781 {
1782         struct skge_hw *hw = skge->hw;
1783         int port = skge->port;
1784         u16 cmd, msk;
1785         u32 mode;
1786
1787         cmd = xm_read16(hw, port, XM_MMU_CMD);
1788
1789         /*
1790          * enabling pause frame reception is required for 1000BT
1791          * because the XMAC is not reset if the link is going down
1792          */
1793         if (skge->flow_status == FLOW_STAT_NONE ||
1794             skge->flow_status == FLOW_STAT_LOC_SEND)
1795                 /* Disable Pause Frame Reception */
1796                 cmd |= XM_MMU_IGN_PF;
1797         else
1798                 /* Enable Pause Frame Reception */
1799                 cmd &= ~XM_MMU_IGN_PF;
1800
1801         xm_write16(hw, port, XM_MMU_CMD, cmd);
1802
1803         mode = xm_read32(hw, port, XM_MODE);
1804         if (skge->flow_status == FLOW_STAT_SYMMETRIC ||
1805             skge->flow_status == FLOW_STAT_LOC_SEND) {
1806                 /*
1807                  * Configure Pause Frame Generation
1808                  * Use internal and external Pause Frame Generation.
1809                  * Sending pause frames is edge triggered.
1810                  * Send a Pause frame with the maximum pause time if
1811                  * internal oder external FIFO full condition occurs.
1812                  * Send a zero pause time frame to re-start transmission.
1813                  */
1814                 /* XM_PAUSE_DA = '010000C28001' (default) */
1815                 /* XM_MAC_PTIME = 0xffff (maximum) */
1816                 /* remember this value is defined in big endian (!) */
1817                 xm_write16(hw, port, XM_MAC_PTIME, 0xffff);
1818
1819                 mode |= XM_PAUSE_MODE;
1820                 skge_write16(hw, SK_REG(port, RX_MFF_CTRL1), MFF_ENA_PAUSE);
1821         } else {
1822                 /*
1823                  * disable pause frame generation is required for 1000BT
1824                  * because the XMAC is not reset if the link is going down
1825                  */
1826                 /* Disable Pause Mode in Mode Register */
1827                 mode &= ~XM_PAUSE_MODE;
1828
1829                 skge_write16(hw, SK_REG(port, RX_MFF_CTRL1), MFF_DIS_PAUSE);
1830         }
1831
1832         xm_write32(hw, port, XM_MODE, mode);
1833
1834         /* Turn on detection of Tx underrun */
1835         msk = xm_read16(hw, port, XM_IMSK);
1836         msk &= ~XM_IS_TXF_UR;
1837         xm_write16(hw, port, XM_IMSK, msk);
1838
1839         xm_read16(hw, port, XM_ISRC);
1840
1841         /* get MMU Command Reg. */
1842         cmd = xm_read16(hw, port, XM_MMU_CMD);
1843         if (hw->phy_type != SK_PHY_XMAC && skge->duplex == DUPLEX_FULL)
1844                 cmd |= XM_MMU_GMII_FD;
1845
1846         /*
1847          * Workaround BCOM Errata (#10523) for all BCom Phys
1848          * Enable Power Management after link up
1849          */
1850         if (hw->phy_type == SK_PHY_BCOM) {
1851                 xm_phy_write(hw, port, PHY_BCOM_AUX_CTRL,
1852                              xm_phy_read(hw, port, PHY_BCOM_AUX_CTRL)
1853                              & ~PHY_B_AC_DIS_PM);
1854                 xm_phy_write(hw, port, PHY_BCOM_INT_MASK, PHY_B_DEF_MSK);
1855         }
1856
1857         /* enable Rx/Tx */
1858         xm_write16(hw, port, XM_MMU_CMD,
1859                         cmd | XM_MMU_ENA_RX | XM_MMU_ENA_TX);
1860         skge_link_up(skge);
1861 }
1862
1863
1864 static inline void bcom_phy_intr(struct skge_port *skge)
1865 {
1866         struct skge_hw *hw = skge->hw;
1867         int port = skge->port;
1868         u16 isrc;
1869
1870         isrc = xm_phy_read(hw, port, PHY_BCOM_INT_STAT);
1871         netif_printk(skge, intr, KERN_DEBUG, skge->netdev,
1872                      "phy interrupt status 0x%x\n", isrc);
1873
1874         if (isrc & PHY_B_IS_PSE)
1875                 pr_err("%s: uncorrectable pair swap error\n",
1876                        hw->dev[port]->name);
1877
1878         /* Workaround BCom Errata:
1879          *      enable and disable loopback mode if "NO HCD" occurs.
1880          */
1881         if (isrc & PHY_B_IS_NO_HDCL) {
1882                 u16 ctrl = xm_phy_read(hw, port, PHY_BCOM_CTRL);
1883                 xm_phy_write(hw, port, PHY_BCOM_CTRL,
1884                                   ctrl | PHY_CT_LOOP);
1885                 xm_phy_write(hw, port, PHY_BCOM_CTRL,
1886                                   ctrl & ~PHY_CT_LOOP);
1887         }
1888
1889         if (isrc & (PHY_B_IS_AN_PR | PHY_B_IS_LST_CHANGE))
1890                 bcom_check_link(hw, port);
1891
1892 }
1893
1894 static int gm_phy_write(struct skge_hw *hw, int port, u16 reg, u16 val)
1895 {
1896         int i;
1897
1898         gma_write16(hw, port, GM_SMI_DATA, val);
1899         gma_write16(hw, port, GM_SMI_CTRL,
1900                          GM_SMI_CT_PHY_AD(hw->phy_addr) | GM_SMI_CT_REG_AD(reg));
1901         for (i = 0; i < PHY_RETRIES; i++) {
1902                 udelay(1);
1903
1904                 if (!(gma_read16(hw, port, GM_SMI_CTRL) & GM_SMI_CT_BUSY))
1905                         return 0;
1906         }
1907
1908         pr_warn("%s: phy write timeout\n", hw->dev[port]->name);
1909         return -EIO;
1910 }
1911
1912 static int __gm_phy_read(struct skge_hw *hw, int port, u16 reg, u16 *val)
1913 {
1914         int i;
1915
1916         gma_write16(hw, port, GM_SMI_CTRL,
1917                          GM_SMI_CT_PHY_AD(hw->phy_addr)
1918                          | GM_SMI_CT_REG_AD(reg) | GM_SMI_CT_OP_RD);
1919
1920         for (i = 0; i < PHY_RETRIES; i++) {
1921                 udelay(1);
1922                 if (gma_read16(hw, port, GM_SMI_CTRL) & GM_SMI_CT_RD_VAL)
1923                         goto ready;
1924         }
1925
1926         return -ETIMEDOUT;
1927  ready:
1928         *val = gma_read16(hw, port, GM_SMI_DATA);
1929         return 0;
1930 }
1931
1932 static u16 gm_phy_read(struct skge_hw *hw, int port, u16 reg)
1933 {
1934         u16 v = 0;
1935         if (__gm_phy_read(hw, port, reg, &v))
1936                 pr_warn("%s: phy read timeout\n", hw->dev[port]->name);
1937         return v;
1938 }
1939
1940 /* Marvell Phy Initialization */
1941 static void yukon_init(struct skge_hw *hw, int port)
1942 {
1943         struct skge_port *skge = netdev_priv(hw->dev[port]);
1944         u16 ctrl, ct1000, adv;
1945
1946         if (skge->autoneg == AUTONEG_ENABLE) {
1947                 u16 ectrl = gm_phy_read(hw, port, PHY_MARV_EXT_CTRL);
1948
1949                 ectrl &= ~(PHY_M_EC_M_DSC_MSK | PHY_M_EC_S_DSC_MSK |
1950                           PHY_M_EC_MAC_S_MSK);
1951                 ectrl |= PHY_M_EC_MAC_S(MAC_TX_CLK_25_MHZ);
1952
1953                 ectrl |= PHY_M_EC_M_DSC(0) | PHY_M_EC_S_DSC(1);
1954
1955                 gm_phy_write(hw, port, PHY_MARV_EXT_CTRL, ectrl);
1956         }
1957
1958         ctrl = gm_phy_read(hw, port, PHY_MARV_CTRL);
1959         if (skge->autoneg == AUTONEG_DISABLE)
1960                 ctrl &= ~PHY_CT_ANE;
1961
1962         ctrl |= PHY_CT_RESET;
1963         gm_phy_write(hw, port, PHY_MARV_CTRL, ctrl);
1964
1965         ctrl = 0;
1966         ct1000 = 0;
1967         adv = PHY_AN_CSMA;
1968
1969         if (skge->autoneg == AUTONEG_ENABLE) {
1970                 if (hw->copper) {
1971                         if (skge->advertising & ADVERTISED_1000baseT_Full)
1972                                 ct1000 |= PHY_M_1000C_AFD;
1973                         if (skge->advertising & ADVERTISED_1000baseT_Half)
1974                                 ct1000 |= PHY_M_1000C_AHD;
1975                         if (skge->advertising & ADVERTISED_100baseT_Full)
1976                                 adv |= PHY_M_AN_100_FD;
1977                         if (skge->advertising & ADVERTISED_100baseT_Half)
1978                                 adv |= PHY_M_AN_100_HD;
1979                         if (skge->advertising & ADVERTISED_10baseT_Full)
1980                                 adv |= PHY_M_AN_10_FD;
1981                         if (skge->advertising & ADVERTISED_10baseT_Half)
1982                                 adv |= PHY_M_AN_10_HD;
1983
1984                         /* Set Flow-control capabilities */
1985                         adv |= phy_pause_map[skge->flow_control];
1986                 } else {
1987                         if (skge->advertising & ADVERTISED_1000baseT_Full)
1988                                 adv |= PHY_M_AN_1000X_AFD;
1989                         if (skge->advertising & ADVERTISED_1000baseT_Half)
1990                                 adv |= PHY_M_AN_1000X_AHD;
1991
1992                         adv |= fiber_pause_map[skge->flow_control];
1993                 }
1994
1995                 /* Restart Auto-negotiation */
1996                 ctrl |= PHY_CT_ANE | PHY_CT_RE_CFG;
1997         } else {
1998                 /* forced speed/duplex settings */
1999                 ct1000 = PHY_M_1000C_MSE;
2000
2001                 if (skge->duplex == DUPLEX_FULL)
2002                         ctrl |= PHY_CT_DUP_MD;
2003
2004                 switch (skge->speed) {
2005                 case SPEED_1000:
2006                         ctrl |= PHY_CT_SP1000;
2007                         break;
2008                 case SPEED_100:
2009                         ctrl |= PHY_CT_SP100;
2010                         break;
2011                 }
2012
2013                 ctrl |= PHY_CT_RESET;
2014         }
2015
2016         gm_phy_write(hw, port, PHY_MARV_1000T_CTRL, ct1000);
2017
2018         gm_phy_write(hw, port, PHY_MARV_AUNE_ADV, adv);
2019         gm_phy_write(hw, port, PHY_MARV_CTRL, ctrl);
2020
2021         /* Enable phy interrupt on autonegotiation complete (or link up) */
2022         if (skge->autoneg == AUTONEG_ENABLE)
2023                 gm_phy_write(hw, port, PHY_MARV_INT_MASK, PHY_M_IS_AN_MSK);
2024         else
2025                 gm_phy_write(hw, port, PHY_MARV_INT_MASK, PHY_M_IS_DEF_MSK);
2026 }
2027
2028 static void yukon_reset(struct skge_hw *hw, int port)
2029 {
2030         gm_phy_write(hw, port, PHY_MARV_INT_MASK, 0);/* disable PHY IRQs */
2031         gma_write16(hw, port, GM_MC_ADDR_H1, 0);        /* clear MC hash */
2032         gma_write16(hw, port, GM_MC_ADDR_H2, 0);
2033         gma_write16(hw, port, GM_MC_ADDR_H3, 0);
2034         gma_write16(hw, port, GM_MC_ADDR_H4, 0);
2035
2036         gma_write16(hw, port, GM_RX_CTRL,
2037                          gma_read16(hw, port, GM_RX_CTRL)
2038                          | GM_RXCR_UCF_ENA | GM_RXCR_MCF_ENA);
2039 }
2040
2041 /* Apparently, early versions of Yukon-Lite had wrong chip_id? */
2042 static int is_yukon_lite_a0(struct skge_hw *hw)
2043 {
2044         u32 reg;
2045         int ret;
2046
2047         if (hw->chip_id != CHIP_ID_YUKON)
2048                 return 0;
2049
2050         reg = skge_read32(hw, B2_FAR);
2051         skge_write8(hw, B2_FAR + 3, 0xff);
2052         ret = (skge_read8(hw, B2_FAR + 3) != 0);
2053         skge_write32(hw, B2_FAR, reg);
2054         return ret;
2055 }
2056
2057 static void yukon_mac_init(struct skge_hw *hw, int port)
2058 {
2059         struct skge_port *skge = netdev_priv(hw->dev[port]);
2060         int i;
2061         u32 reg;
2062         const u8 *addr = hw->dev[port]->dev_addr;
2063
2064         /* WA code for COMA mode -- set PHY reset */
2065         if (hw->chip_id == CHIP_ID_YUKON_LITE &&
2066             hw->chip_rev >= CHIP_REV_YU_LITE_A3) {
2067                 reg = skge_read32(hw, B2_GP_IO);
2068                 reg |= GP_DIR_9 | GP_IO_9;
2069                 skge_write32(hw, B2_GP_IO, reg);
2070         }
2071
2072         /* hard reset */
2073         skge_write32(hw, SK_REG(port, GPHY_CTRL), GPC_RST_SET);
2074         skge_write32(hw, SK_REG(port, GMAC_CTRL), GMC_RST_SET);
2075
2076         /* WA code for COMA mode -- clear PHY reset */
2077         if (hw->chip_id == CHIP_ID_YUKON_LITE &&
2078             hw->chip_rev >= CHIP_REV_YU_LITE_A3) {
2079                 reg = skge_read32(hw, B2_GP_IO);
2080                 reg |= GP_DIR_9;
2081                 reg &= ~GP_IO_9;
2082                 skge_write32(hw, B2_GP_IO, reg);
2083         }
2084
2085         /* Set hardware config mode */
2086         reg = GPC_INT_POL_HI | GPC_DIS_FC | GPC_DIS_SLEEP |
2087                 GPC_ENA_XC | GPC_ANEG_ADV_ALL_M | GPC_ENA_PAUSE;
2088         reg |= hw->copper ? GPC_HWCFG_GMII_COP : GPC_HWCFG_GMII_FIB;
2089
2090         /* Clear GMC reset */
2091         skge_write32(hw, SK_REG(port, GPHY_CTRL), reg | GPC_RST_SET);
2092         skge_write32(hw, SK_REG(port, GPHY_CTRL), reg | GPC_RST_CLR);
2093         skge_write32(hw, SK_REG(port, GMAC_CTRL), GMC_PAUSE_ON | GMC_RST_CLR);
2094
2095         if (skge->autoneg == AUTONEG_DISABLE) {
2096                 reg = GM_GPCR_AU_ALL_DIS;
2097                 gma_write16(hw, port, GM_GP_CTRL,
2098                                  gma_read16(hw, port, GM_GP_CTRL) | reg);
2099
2100                 switch (skge->speed) {
2101                 case SPEED_1000:
2102                         reg &= ~GM_GPCR_SPEED_100;
2103                         reg |= GM_GPCR_SPEED_1000;
2104                         break;
2105                 case SPEED_100:
2106                         reg &= ~GM_GPCR_SPEED_1000;
2107                         reg |= GM_GPCR_SPEED_100;
2108                         break;
2109                 case SPEED_10:
2110                         reg &= ~(GM_GPCR_SPEED_1000 | GM_GPCR_SPEED_100);
2111                         break;
2112                 }
2113
2114                 if (skge->duplex == DUPLEX_FULL)
2115                         reg |= GM_GPCR_DUP_FULL;
2116         } else
2117                 reg = GM_GPCR_SPEED_1000 | GM_GPCR_SPEED_100 | GM_GPCR_DUP_FULL;
2118
2119         switch (skge->flow_control) {
2120         case FLOW_MODE_NONE:
2121                 skge_write32(hw, SK_REG(port, GMAC_CTRL), GMC_PAUSE_OFF);
2122                 reg |= GM_GPCR_FC_TX_DIS | GM_GPCR_FC_RX_DIS | GM_GPCR_AU_FCT_DIS;
2123                 break;
2124         case FLOW_MODE_LOC_SEND:
2125                 /* disable Rx flow-control */
2126                 reg |= GM_GPCR_FC_RX_DIS | GM_GPCR_AU_FCT_DIS;
2127                 break;
2128         case FLOW_MODE_SYMMETRIC:
2129         case FLOW_MODE_SYM_OR_REM:
2130                 /* enable Tx & Rx flow-control */
2131                 break;
2132         }
2133
2134         gma_write16(hw, port, GM_GP_CTRL, reg);
2135         skge_read16(hw, SK_REG(port, GMAC_IRQ_SRC));
2136
2137         yukon_init(hw, port);
2138
2139         /* MIB clear */
2140         reg = gma_read16(hw, port, GM_PHY_ADDR);
2141         gma_write16(hw, port, GM_PHY_ADDR, reg | GM_PAR_MIB_CLR);
2142
2143         for (i = 0; i < GM_MIB_CNT_SIZE; i++)
2144                 gma_read16(hw, port, GM_MIB_CNT_BASE + 8*i);
2145         gma_write16(hw, port, GM_PHY_ADDR, reg);
2146
2147         /* transmit control */
2148         gma_write16(hw, port, GM_TX_CTRL, TX_COL_THR(TX_COL_DEF));
2149
2150         /* receive control reg: unicast + multicast + no FCS  */
2151         gma_write16(hw, port, GM_RX_CTRL,
2152                          GM_RXCR_UCF_ENA | GM_RXCR_CRC_DIS | GM_RXCR_MCF_ENA);
2153
2154         /* transmit flow control */
2155         gma_write16(hw, port, GM_TX_FLOW_CTRL, 0xffff);
2156
2157         /* transmit parameter */
2158         gma_write16(hw, port, GM_TX_PARAM,
2159                          TX_JAM_LEN_VAL(TX_JAM_LEN_DEF) |
2160                          TX_JAM_IPG_VAL(TX_JAM_IPG_DEF) |
2161                          TX_IPG_JAM_DATA(TX_IPG_JAM_DEF));
2162
2163         /* configure the Serial Mode Register */
2164         reg = DATA_BLIND_VAL(DATA_BLIND_DEF)
2165                 | GM_SMOD_VLAN_ENA
2166                 | IPG_DATA_VAL(IPG_DATA_DEF);
2167
2168         if (hw->dev[port]->mtu > ETH_DATA_LEN)
2169                 reg |= GM_SMOD_JUMBO_ENA;
2170
2171         gma_write16(hw, port, GM_SERIAL_MODE, reg);
2172
2173         /* physical address: used for pause frames */
2174         gma_set_addr(hw, port, GM_SRC_ADDR_1L, addr);
2175         /* virtual address for data */
2176         gma_set_addr(hw, port, GM_SRC_ADDR_2L, addr);
2177
2178         /* enable interrupt mask for counter overflows */
2179         gma_write16(hw, port, GM_TX_IRQ_MSK, 0);
2180         gma_write16(hw, port, GM_RX_IRQ_MSK, 0);
2181         gma_write16(hw, port, GM_TR_IRQ_MSK, 0);
2182
2183         /* Initialize Mac Fifo */
2184
2185         /* Configure Rx MAC FIFO */
2186         skge_write16(hw, SK_REG(port, RX_GMF_FL_MSK), RX_FF_FL_DEF_MSK);
2187         reg = GMF_OPER_ON | GMF_RX_F_FL_ON;
2188
2189         /* disable Rx GMAC FIFO Flush for YUKON-Lite Rev. A0 only */
2190         if (is_yukon_lite_a0(hw))
2191                 reg &= ~GMF_RX_F_FL_ON;
2192
2193         skge_write8(hw, SK_REG(port, RX_GMF_CTRL_T), GMF_RST_CLR);
2194         skge_write16(hw, SK_REG(port, RX_GMF_CTRL_T), reg);
2195         /*
2196          * because Pause Packet Truncation in GMAC is not working
2197          * we have to increase the Flush Threshold to 64 bytes
2198          * in order to flush pause packets in Rx FIFO on Yukon-1
2199          */
2200         skge_write16(hw, SK_REG(port, RX_GMF_FL_THR), RX_GMF_FL_THR_DEF+1);
2201
2202         /* Configure Tx MAC FIFO */
2203         skge_write8(hw, SK_REG(port, TX_GMF_CTRL_T), GMF_RST_CLR);
2204         skge_write16(hw, SK_REG(port, TX_GMF_CTRL_T), GMF_OPER_ON);
2205 }
2206
2207 /* Go into power down mode */
2208 static void yukon_suspend(struct skge_hw *hw, int port)
2209 {
2210         u16 ctrl;
2211
2212         ctrl = gm_phy_read(hw, port, PHY_MARV_PHY_CTRL);
2213         ctrl |= PHY_M_PC_POL_R_DIS;
2214         gm_phy_write(hw, port, PHY_MARV_PHY_CTRL, ctrl);
2215
2216         ctrl = gm_phy_read(hw, port, PHY_MARV_CTRL);
2217         ctrl |= PHY_CT_RESET;
2218         gm_phy_write(hw, port, PHY_MARV_CTRL, ctrl);
2219
2220         /* switch IEEE compatible power down mode on */
2221         ctrl = gm_phy_read(hw, port, PHY_MARV_CTRL);
2222         ctrl |= PHY_CT_PDOWN;
2223         gm_phy_write(hw, port, PHY_MARV_CTRL, ctrl);
2224 }
2225
2226 static void yukon_stop(struct skge_port *skge)
2227 {
2228         struct skge_hw *hw = skge->hw;
2229         int port = skge->port;
2230
2231         skge_write8(hw, SK_REG(port, GMAC_IRQ_MSK), 0);
2232         yukon_reset(hw, port);
2233
2234         gma_write16(hw, port, GM_GP_CTRL,
2235                          gma_read16(hw, port, GM_GP_CTRL)
2236                          & ~(GM_GPCR_TX_ENA|GM_GPCR_RX_ENA));
2237         gma_read16(hw, port, GM_GP_CTRL);
2238
2239         yukon_suspend(hw, port);
2240
2241         /* set GPHY Control reset */
2242         skge_write8(hw, SK_REG(port, GPHY_CTRL), GPC_RST_SET);
2243         skge_write8(hw, SK_REG(port, GMAC_CTRL), GMC_RST_SET);
2244 }
2245
2246 static void yukon_get_stats(struct skge_port *skge, u64 *data)
2247 {
2248         struct skge_hw *hw = skge->hw;
2249         int port = skge->port;
2250         int i;
2251
2252         data[0] = (u64) gma_read32(hw, port, GM_TXO_OK_HI) << 32
2253                 | gma_read32(hw, port, GM_TXO_OK_LO);
2254         data[1] = (u64) gma_read32(hw, port, GM_RXO_OK_HI) << 32
2255                 | gma_read32(hw, port, GM_RXO_OK_LO);
2256
2257         for (i = 2; i < ARRAY_SIZE(skge_stats); i++)
2258                 data[i] = gma_read32(hw, port,
2259                                           skge_stats[i].gma_offset);
2260 }
2261
2262 static void yukon_mac_intr(struct skge_hw *hw, int port)
2263 {
2264         struct net_device *dev = hw->dev[port];
2265         struct skge_port *skge = netdev_priv(dev);
2266         u8 status = skge_read8(hw, SK_REG(port, GMAC_IRQ_SRC));
2267
2268         netif_printk(skge, intr, KERN_DEBUG, skge->netdev,
2269                      "mac interrupt status 0x%x\n", status);
2270
2271         if (status & GM_IS_RX_FF_OR) {
2272                 ++dev->stats.rx_fifo_errors;
2273                 skge_write8(hw, SK_REG(port, RX_GMF_CTRL_T), GMF_CLI_RX_FO);
2274         }
2275
2276         if (status & GM_IS_TX_FF_UR) {
2277                 ++dev->stats.tx_fifo_errors;
2278                 skge_write8(hw, SK_REG(port, TX_GMF_CTRL_T), GMF_CLI_TX_FU);
2279         }
2280
2281 }
2282
2283 static u16 yukon_speed(const struct skge_hw *hw, u16 aux)
2284 {
2285         switch (aux & PHY_M_PS_SPEED_MSK) {
2286         case PHY_M_PS_SPEED_1000:
2287                 return SPEED_1000;
2288         case PHY_M_PS_SPEED_100:
2289                 return SPEED_100;
2290         default:
2291                 return SPEED_10;
2292         }
2293 }
2294
2295 static void yukon_link_up(struct skge_port *skge)
2296 {
2297         struct skge_hw *hw = skge->hw;
2298         int port = skge->port;
2299         u16 reg;
2300
2301         /* Enable Transmit FIFO Underrun */
2302         skge_write8(hw, SK_REG(port, GMAC_IRQ_MSK), GMAC_DEF_MSK);
2303
2304         reg = gma_read16(hw, port, GM_GP_CTRL);
2305         if (skge->duplex == DUPLEX_FULL || skge->autoneg == AUTONEG_ENABLE)
2306                 reg |= GM_GPCR_DUP_FULL;
2307
2308         /* enable Rx/Tx */
2309         reg |= GM_GPCR_RX_ENA | GM_GPCR_TX_ENA;
2310         gma_write16(hw, port, GM_GP_CTRL, reg);
2311
2312         gm_phy_write(hw, port, PHY_MARV_INT_MASK, PHY_M_IS_DEF_MSK);
2313         skge_link_up(skge);
2314 }
2315
2316 static void yukon_link_down(struct skge_port *skge)
2317 {
2318         struct skge_hw *hw = skge->hw;
2319         int port = skge->port;
2320         u16 ctrl;
2321
2322         ctrl = gma_read16(hw, port, GM_GP_CTRL);
2323         ctrl &= ~(GM_GPCR_RX_ENA | GM_GPCR_TX_ENA);
2324         gma_write16(hw, port, GM_GP_CTRL, ctrl);
2325
2326         if (skge->flow_status == FLOW_STAT_REM_SEND) {
2327                 ctrl = gm_phy_read(hw, port, PHY_MARV_AUNE_ADV);
2328                 ctrl |= PHY_M_AN_ASP;
2329                 /* restore Asymmetric Pause bit */
2330                 gm_phy_write(hw, port, PHY_MARV_AUNE_ADV, ctrl);
2331         }
2332
2333         skge_link_down(skge);
2334
2335         yukon_init(hw, port);
2336 }
2337
2338 static void yukon_phy_intr(struct skge_port *skge)
2339 {
2340         struct skge_hw *hw = skge->hw;
2341         int port = skge->port;
2342         const char *reason = NULL;
2343         u16 istatus, phystat;
2344
2345         istatus = gm_phy_read(hw, port, PHY_MARV_INT_STAT);
2346         phystat = gm_phy_read(hw, port, PHY_MARV_PHY_STAT);
2347
2348         netif_printk(skge, intr, KERN_DEBUG, skge->netdev,
2349                      "phy interrupt status 0x%x 0x%x\n", istatus, phystat);
2350
2351         if (istatus & PHY_M_IS_AN_COMPL) {
2352                 if (gm_phy_read(hw, port, PHY_MARV_AUNE_LP)
2353                     & PHY_M_AN_RF) {
2354                         reason = "remote fault";
2355                         goto failed;
2356                 }
2357
2358                 if (gm_phy_read(hw, port, PHY_MARV_1000T_STAT) & PHY_B_1000S_MSF) {
2359                         reason = "master/slave fault";
2360                         goto failed;
2361                 }
2362
2363                 if (!(phystat & PHY_M_PS_SPDUP_RES)) {
2364                         reason = "speed/duplex";
2365                         goto failed;
2366                 }
2367
2368                 skge->duplex = (phystat & PHY_M_PS_FULL_DUP)
2369                         ? DUPLEX_FULL : DUPLEX_HALF;
2370                 skge->speed = yukon_speed(hw, phystat);
2371
2372                 /* We are using IEEE 802.3z/D5.0 Table 37-4 */
2373                 switch (phystat & PHY_M_PS_PAUSE_MSK) {
2374                 case PHY_M_PS_PAUSE_MSK:
2375                         skge->flow_status = FLOW_STAT_SYMMETRIC;
2376                         break;
2377                 case PHY_M_PS_RX_P_EN:
2378                         skge->flow_status = FLOW_STAT_REM_SEND;
2379                         break;
2380                 case PHY_M_PS_TX_P_EN:
2381                         skge->flow_status = FLOW_STAT_LOC_SEND;
2382                         break;
2383                 default:
2384                         skge->flow_status = FLOW_STAT_NONE;
2385                 }
2386
2387                 if (skge->flow_status == FLOW_STAT_NONE ||
2388                     (skge->speed < SPEED_1000 && skge->duplex == DUPLEX_HALF))
2389                         skge_write8(hw, SK_REG(port, GMAC_CTRL), GMC_PAUSE_OFF);
2390                 else
2391                         skge_write8(hw, SK_REG(port, GMAC_CTRL), GMC_PAUSE_ON);
2392                 yukon_link_up(skge);
2393                 return;
2394         }
2395
2396         if (istatus & PHY_M_IS_LSP_CHANGE)
2397                 skge->speed = yukon_speed(hw, phystat);
2398
2399         if (istatus & PHY_M_IS_DUP_CHANGE)
2400                 skge->duplex = (phystat & PHY_M_PS_FULL_DUP) ? DUPLEX_FULL : DUPLEX_HALF;
2401         if (istatus & PHY_M_IS_LST_CHANGE) {
2402                 if (phystat & PHY_M_PS_LINK_UP)
2403                         yukon_link_up(skge);
2404                 else
2405                         yukon_link_down(skge);
2406         }
2407         return;
2408  failed:
2409         pr_err("%s: autonegotiation failed (%s)\n", skge->netdev->name, reason);
2410
2411         /* XXX restart autonegotiation? */
2412 }
2413
2414 static void skge_phy_reset(struct skge_port *skge)
2415 {
2416         struct skge_hw *hw = skge->hw;
2417         int port = skge->port;
2418         struct net_device *dev = hw->dev[port];
2419
2420         netif_stop_queue(skge->netdev);
2421         netif_carrier_off(skge->netdev);
2422
2423         spin_lock_bh(&hw->phy_lock);
2424         if (is_genesis(hw)) {
2425                 genesis_reset(hw, port);
2426                 genesis_mac_init(hw, port);
2427         } else {
2428                 yukon_reset(hw, port);
2429                 yukon_init(hw, port);
2430         }
2431         spin_unlock_bh(&hw->phy_lock);
2432
2433         skge_set_multicast(dev);
2434 }
2435
2436 /* Basic MII support */
2437 static int skge_ioctl(struct net_device *dev, struct ifreq *ifr, int cmd)
2438 {
2439         struct mii_ioctl_data *data = if_mii(ifr);
2440         struct skge_port *skge = netdev_priv(dev);
2441         struct skge_hw *hw = skge->hw;
2442         int err = -EOPNOTSUPP;
2443
2444         if (!netif_running(dev))
2445                 return -ENODEV; /* Phy still in reset */
2446
2447         switch (cmd) {
2448         case SIOCGMIIPHY:
2449                 data->phy_id = hw->phy_addr;
2450
2451                 /* fallthru */
2452         case SIOCGMIIREG: {
2453                 u16 val = 0;
2454                 spin_lock_bh(&hw->phy_lock);
2455
2456                 if (is_genesis(hw))
2457                         err = __xm_phy_read(hw, skge->port, data->reg_num & 0x1f, &val);
2458                 else
2459                         err = __gm_phy_read(hw, skge->port, data->reg_num & 0x1f, &val);
2460                 spin_unlock_bh(&hw->phy_lock);
2461                 data->val_out = val;
2462                 break;
2463         }
2464
2465         case SIOCSMIIREG:
2466                 spin_lock_bh(&hw->phy_lock);
2467                 if (is_genesis(hw))
2468                         err = xm_phy_write(hw, skge->port, data->reg_num & 0x1f,
2469                                    data->val_in);
2470                 else
2471                         err = gm_phy_write(hw, skge->port, data->reg_num & 0x1f,
2472                                    data->val_in);
2473                 spin_unlock_bh(&hw->phy_lock);
2474                 break;
2475         }
2476         return err;
2477 }
2478
2479 static void skge_ramset(struct skge_hw *hw, u16 q, u32 start, size_t len)
2480 {
2481         u32 end;
2482
2483         start /= 8;
2484         len /= 8;
2485         end = start + len - 1;
2486
2487         skge_write8(hw, RB_ADDR(q, RB_CTRL), RB_RST_CLR);
2488         skge_write32(hw, RB_ADDR(q, RB_START), start);
2489         skge_write32(hw, RB_ADDR(q, RB_WP), start);
2490         skge_write32(hw, RB_ADDR(q, RB_RP), start);
2491         skge_write32(hw, RB_ADDR(q, RB_END), end);
2492
2493         if (q == Q_R1 || q == Q_R2) {
2494                 /* Set thresholds on receive queue's */
2495                 skge_write32(hw, RB_ADDR(q, RB_RX_UTPP),
2496                              start + (2*len)/3);
2497                 skge_write32(hw, RB_ADDR(q, RB_RX_LTPP),
2498                              start + (len/3));
2499         } else {
2500                 /* Enable store & forward on Tx queue's because
2501                  * Tx FIFO is only 4K on Genesis and 1K on Yukon
2502                  */
2503                 skge_write8(hw, RB_ADDR(q, RB_CTRL), RB_ENA_STFWD);
2504         }
2505
2506         skge_write8(hw, RB_ADDR(q, RB_CTRL), RB_ENA_OP_MD);
2507 }
2508
2509 /* Setup Bus Memory Interface */
2510 static void skge_qset(struct skge_port *skge, u16 q,
2511                       const struct skge_element *e)
2512 {
2513         struct skge_hw *hw = skge->hw;
2514         u32 watermark = 0x600;
2515         u64 base = skge->dma + (e->desc - skge->mem);
2516
2517         /* optimization to reduce window on 32bit/33mhz */
2518         if ((skge_read16(hw, B0_CTST) & (CS_BUS_CLOCK | CS_BUS_SLOT_SZ)) == 0)
2519                 watermark /= 2;
2520
2521         skge_write32(hw, Q_ADDR(q, Q_CSR), CSR_CLR_RESET);
2522         skge_write32(hw, Q_ADDR(q, Q_F), watermark);
2523         skge_write32(hw, Q_ADDR(q, Q_DA_H), (u32)(base >> 32));
2524         skge_write32(hw, Q_ADDR(q, Q_DA_L), (u32)base);
2525 }
2526
2527 static int skge_up(struct net_device *dev)
2528 {
2529         struct skge_port *skge = netdev_priv(dev);
2530         struct skge_hw *hw = skge->hw;
2531         int port = skge->port;
2532         u32 chunk, ram_addr;
2533         size_t rx_size, tx_size;
2534         int err;
2535
2536         if (!is_valid_ether_addr(dev->dev_addr))
2537                 return -EINVAL;
2538
2539         netif_info(skge, ifup, skge->netdev, "enabling interface\n");
2540
2541         if (dev->mtu > RX_BUF_SIZE)
2542                 skge->rx_buf_size = dev->mtu + ETH_HLEN;
2543         else
2544                 skge->rx_buf_size = RX_BUF_SIZE;
2545
2546
2547         rx_size = skge->rx_ring.count * sizeof(struct skge_rx_desc);
2548         tx_size = skge->tx_ring.count * sizeof(struct skge_tx_desc);
2549         skge->mem_size = tx_size + rx_size;
2550         skge->mem = pci_alloc_consistent(hw->pdev, skge->mem_size, &skge->dma);
2551         if (!skge->mem)
2552                 return -ENOMEM;
2553
2554         BUG_ON(skge->dma & 7);
2555
2556         if (upper_32_bits(skge->dma) != upper_32_bits(skge->dma + skge->mem_size)) {
2557                 dev_err(&hw->pdev->dev, "pci_alloc_consistent region crosses 4G boundary\n");
2558                 err = -EINVAL;
2559                 goto free_pci_mem;
2560         }
2561
2562         memset(skge->mem, 0, skge->mem_size);
2563
2564         err = skge_ring_alloc(&skge->rx_ring, skge->mem, skge->dma);
2565         if (err)
2566                 goto free_pci_mem;
2567
2568         err = skge_rx_fill(dev);
2569         if (err)
2570                 goto free_rx_ring;
2571
2572         err = skge_ring_alloc(&skge->tx_ring, skge->mem + rx_size,
2573                               skge->dma + rx_size);
2574         if (err)
2575                 goto free_rx_ring;
2576
2577         if (hw->ports == 1) {
2578                 err = request_irq(hw->pdev->irq, skge_intr, IRQF_SHARED,
2579                                   dev->name, hw);
2580                 if (err) {
2581                         netdev_err(dev, "Unable to allocate interrupt %d error: %d\n",
2582                                    hw->pdev->irq, err);
2583                         goto free_tx_ring;
2584                 }
2585         }
2586
2587         /* Initialize MAC */
2588         netif_carrier_off(dev);
2589         spin_lock_bh(&hw->phy_lock);
2590         if (is_genesis(hw))
2591                 genesis_mac_init(hw, port);
2592         else
2593                 yukon_mac_init(hw, port);
2594         spin_unlock_bh(&hw->phy_lock);
2595
2596         /* Configure RAMbuffers - equally between ports and tx/rx */
2597         chunk = (hw->ram_size  - hw->ram_offset) / (hw->ports * 2);
2598         ram_addr = hw->ram_offset + 2 * chunk * port;
2599
2600         skge_ramset(hw, rxqaddr[port], ram_addr, chunk);
2601         skge_qset(skge, rxqaddr[port], skge->rx_ring.to_clean);
2602
2603         BUG_ON(skge->tx_ring.to_use != skge->tx_ring.to_clean);
2604         skge_ramset(hw, txqaddr[port], ram_addr+chunk, chunk);
2605         skge_qset(skge, txqaddr[port], skge->tx_ring.to_use);
2606
2607         /* Start receiver BMU */
2608         wmb();
2609         skge_write8(hw, Q_ADDR(rxqaddr[port], Q_CSR), CSR_START | CSR_IRQ_CL_F);
2610         skge_led(skge, LED_MODE_ON);
2611
2612         spin_lock_irq(&hw->hw_lock);
2613         hw->intr_mask |= portmask[port];
2614         skge_write32(hw, B0_IMSK, hw->intr_mask);
2615         skge_read32(hw, B0_IMSK);
2616         spin_unlock_irq(&hw->hw_lock);
2617
2618         napi_enable(&skge->napi);
2619
2620         skge_set_multicast(dev);
2621
2622         return 0;
2623
2624  free_tx_ring:
2625         kfree(skge->tx_ring.start);
2626  free_rx_ring:
2627         skge_rx_clean(skge);
2628         kfree(skge->rx_ring.start);
2629  free_pci_mem:
2630         pci_free_consistent(hw->pdev, skge->mem_size, skge->mem, skge->dma);
2631         skge->mem = NULL;
2632
2633         return err;
2634 }
2635
2636 /* stop receiver */
2637 static void skge_rx_stop(struct skge_hw *hw, int port)
2638 {
2639         skge_write8(hw, Q_ADDR(rxqaddr[port], Q_CSR), CSR_STOP);
2640         skge_write32(hw, RB_ADDR(port ? Q_R2 : Q_R1, RB_CTRL),
2641                      RB_RST_SET|RB_DIS_OP_MD);
2642         skge_write32(hw, Q_ADDR(rxqaddr[port], Q_CSR), CSR_SET_RESET);
2643 }
2644
2645 static int skge_down(struct net_device *dev)
2646 {
2647         struct skge_port *skge = netdev_priv(dev);
2648         struct skge_hw *hw = skge->hw;
2649         int port = skge->port;
2650
2651         if (skge->mem == NULL)
2652                 return 0;
2653
2654         netif_info(skge, ifdown, skge->netdev, "disabling interface\n");
2655
2656         netif_tx_disable(dev);
2657
2658         if (is_genesis(hw) && hw->phy_type == SK_PHY_XMAC)
2659                 del_timer_sync(&skge->link_timer);
2660
2661         napi_disable(&skge->napi);
2662         netif_carrier_off(dev);
2663
2664         spin_lock_irq(&hw->hw_lock);
2665         hw->intr_mask &= ~portmask[port];
2666         skge_write32(hw, B0_IMSK, (hw->ports == 1) ? 0 : hw->intr_mask);
2667         skge_read32(hw, B0_IMSK);
2668         spin_unlock_irq(&hw->hw_lock);
2669
2670         if (hw->ports == 1)
2671                 free_irq(hw->pdev->irq, hw);
2672
2673         skge_write8(skge->hw, SK_REG(skge->port, LNK_LED_REG), LED_OFF);
2674         if (is_genesis(hw))
2675                 genesis_stop(skge);
2676         else
2677                 yukon_stop(skge);
2678
2679         /* Stop transmitter */
2680         skge_write8(hw, Q_ADDR(txqaddr[port], Q_CSR), CSR_STOP);
2681         skge_write32(hw, RB_ADDR(txqaddr[port], RB_CTRL),
2682                      RB_RST_SET|RB_DIS_OP_MD);
2683
2684
2685         /* Disable Force Sync bit and Enable Alloc bit */
2686         skge_write8(hw, SK_REG(port, TXA_CTRL),
2687                     TXA_DIS_FSYNC | TXA_DIS_ALLOC | TXA_STOP_RC);
2688
2689         /* Stop Interval Timer and Limit Counter of Tx Arbiter */
2690         skge_write32(hw, SK_REG(port, TXA_ITI_INI), 0L);
2691         skge_write32(hw, SK_REG(port, TXA_LIM_INI), 0L);
2692
2693         /* Reset PCI FIFO */
2694         skge_write32(hw, Q_ADDR(txqaddr[port], Q_CSR), CSR_SET_RESET);
2695         skge_write32(hw, RB_ADDR(txqaddr[port], RB_CTRL), RB_RST_SET);
2696
2697         /* Reset the RAM Buffer async Tx queue */
2698         skge_write8(hw, RB_ADDR(port == 0 ? Q_XA1 : Q_XA2, RB_CTRL), RB_RST_SET);
2699
2700         skge_rx_stop(hw, port);
2701
2702         if (is_genesis(hw)) {
2703                 skge_write8(hw, SK_REG(port, TX_MFF_CTRL2), MFF_RST_SET);
2704                 skge_write8(hw, SK_REG(port, RX_MFF_CTRL2), MFF_RST_SET);
2705         } else {
2706                 skge_write8(hw, SK_REG(port, RX_GMF_CTRL_T), GMF_RST_SET);
2707                 skge_write8(hw, SK_REG(port, TX_GMF_CTRL_T), GMF_RST_SET);
2708         }
2709
2710         skge_led(skge, LED_MODE_OFF);
2711
2712         netif_tx_lock_bh(dev);
2713         skge_tx_clean(dev);
2714         netif_tx_unlock_bh(dev);
2715
2716         skge_rx_clean(skge);
2717
2718         kfree(skge->rx_ring.start);
2719         kfree(skge->tx_ring.start);
2720         pci_free_consistent(hw->pdev, skge->mem_size, skge->mem, skge->dma);
2721         skge->mem = NULL;
2722         return 0;
2723 }
2724
2725 static inline int skge_avail(const struct skge_ring *ring)
2726 {
2727         smp_mb();
2728         return ((ring->to_clean > ring->to_use) ? 0 : ring->count)
2729                 + (ring->to_clean - ring->to_use) - 1;
2730 }
2731
2732 static netdev_tx_t skge_xmit_frame(struct sk_buff *skb,
2733                                    struct net_device *dev)
2734 {
2735         struct skge_port *skge = netdev_priv(dev);
2736         struct skge_hw *hw = skge->hw;
2737         struct skge_element *e;
2738         struct skge_tx_desc *td;
2739         int i;
2740         u32 control, len;
2741         dma_addr_t map;
2742
2743         if (skb_padto(skb, ETH_ZLEN))
2744                 return NETDEV_TX_OK;
2745
2746         if (unlikely(skge_avail(&skge->tx_ring) < skb_shinfo(skb)->nr_frags + 1))
2747                 return NETDEV_TX_BUSY;
2748
2749         e = skge->tx_ring.to_use;
2750         td = e->desc;
2751         BUG_ON(td->control & BMU_OWN);
2752         e->skb = skb;
2753         len = skb_headlen(skb);
2754         map = pci_map_single(hw->pdev, skb->data, len, PCI_DMA_TODEVICE);
2755         if (pci_dma_mapping_error(hw->pdev, map))
2756                 goto mapping_error;
2757
2758         dma_unmap_addr_set(e, mapaddr, map);
2759         dma_unmap_len_set(e, maplen, len);
2760
2761         td->dma_lo = lower_32_bits(map);
2762         td->dma_hi = upper_32_bits(map);
2763
2764         if (skb->ip_summed == CHECKSUM_PARTIAL) {
2765                 const int offset = skb_checksum_start_offset(skb);
2766
2767                 /* This seems backwards, but it is what the sk98lin
2768                  * does.  Looks like hardware is wrong?
2769                  */
2770                 if (ipip_hdr(skb)->protocol == IPPROTO_UDP &&
2771                     hw->chip_rev == 0 && hw->chip_id == CHIP_ID_YUKON)
2772                         control = BMU_TCP_CHECK;
2773                 else
2774                         control = BMU_UDP_CHECK;
2775
2776                 td->csum_offs = 0;
2777                 td->csum_start = offset;
2778                 td->csum_write = offset + skb->csum_offset;
2779         } else
2780                 control = BMU_CHECK;
2781
2782         if (!skb_shinfo(skb)->nr_frags) /* single buffer i.e. no fragments */
2783                 control |= BMU_EOF | BMU_IRQ_EOF;
2784         else {
2785                 struct skge_tx_desc *tf = td;
2786
2787                 control |= BMU_STFWD;
2788                 for (i = 0; i < skb_shinfo(skb)->nr_frags; i++) {
2789                         const skb_frag_t *frag = &skb_shinfo(skb)->frags[i];
2790
2791                         map = skb_frag_dma_map(&hw->pdev->dev, frag, 0,
2792                                                skb_frag_size(frag), DMA_TO_DEVICE);
2793                         if (dma_mapping_error(&hw->pdev->dev, map))
2794                                 goto mapping_unwind;
2795
2796                         e = e->next;
2797                         e->skb = skb;
2798                         tf = e->desc;
2799                         BUG_ON(tf->control & BMU_OWN);
2800
2801                         tf->dma_lo = lower_32_bits(map);
2802                         tf->dma_hi = upper_32_bits(map);
2803                         dma_unmap_addr_set(e, mapaddr, map);
2804                         dma_unmap_len_set(e, maplen, skb_frag_size(frag));
2805
2806                         tf->control = BMU_OWN | BMU_SW | control | skb_frag_size(frag);
2807                 }
2808                 tf->control |= BMU_EOF | BMU_IRQ_EOF;
2809         }
2810         /* Make sure all the descriptors written */
2811         wmb();
2812         td->control = BMU_OWN | BMU_SW | BMU_STF | control | len;
2813         wmb();
2814
2815         netdev_sent_queue(dev, skb->len);
2816
2817         skge_write8(hw, Q_ADDR(txqaddr[skge->port], Q_CSR), CSR_START);
2818
2819         netif_printk(skge, tx_queued, KERN_DEBUG, skge->netdev,
2820                      "tx queued, slot %td, len %d\n",
2821                      e - skge->tx_ring.start, skb->len);
2822
2823         skge->tx_ring.to_use = e->next;
2824         smp_wmb();
2825
2826         if (skge_avail(&skge->tx_ring) <= TX_LOW_WATER) {
2827                 netdev_dbg(dev, "transmit queue full\n");
2828                 netif_stop_queue(dev);
2829         }
2830
2831         return NETDEV_TX_OK;
2832
2833 mapping_unwind:
2834         e = skge->tx_ring.to_use;
2835         pci_unmap_single(hw->pdev,
2836                          dma_unmap_addr(e, mapaddr),
2837                          dma_unmap_len(e, maplen),
2838                          PCI_DMA_TODEVICE);
2839         while (i-- > 0) {
2840                 e = e->next;
2841                 pci_unmap_page(hw->pdev,
2842                                dma_unmap_addr(e, mapaddr),
2843                                dma_unmap_len(e, maplen),
2844                                PCI_DMA_TODEVICE);
2845         }
2846
2847 mapping_error:
2848         if (net_ratelimit())
2849                 dev_warn(&hw->pdev->dev, "%s: tx mapping error\n", dev->name);
2850         dev_kfree_skb_any(skb);
2851         return NETDEV_TX_OK;
2852 }
2853
2854
2855 /* Free resources associated with this reing element */
2856 static inline void skge_tx_unmap(struct pci_dev *pdev, struct skge_element *e,
2857                                  u32 control)
2858 {
2859         /* skb header vs. fragment */
2860         if (control & BMU_STF)
2861                 pci_unmap_single(pdev, dma_unmap_addr(e, mapaddr),
2862                                  dma_unmap_len(e, maplen),
2863                                  PCI_DMA_TODEVICE);
2864         else
2865                 pci_unmap_page(pdev, dma_unmap_addr(e, mapaddr),
2866                                dma_unmap_len(e, maplen),
2867                                PCI_DMA_TODEVICE);
2868 }
2869
2870 /* Free all buffers in transmit ring */
2871 static void skge_tx_clean(struct net_device *dev)
2872 {
2873         struct skge_port *skge = netdev_priv(dev);
2874         struct skge_element *e;
2875
2876         for (e = skge->tx_ring.to_clean; e != skge->tx_ring.to_use; e = e->next) {
2877                 struct skge_tx_desc *td = e->desc;
2878
2879                 skge_tx_unmap(skge->hw->pdev, e, td->control);
2880
2881                 if (td->control & BMU_EOF)
2882                         dev_kfree_skb(e->skb);
2883                 td->control = 0;
2884         }
2885
2886         netdev_reset_queue(dev);
2887         skge->tx_ring.to_clean = e;
2888 }
2889
2890 static void skge_tx_timeout(struct net_device *dev)
2891 {
2892         struct skge_port *skge = netdev_priv(dev);
2893
2894         netif_printk(skge, timer, KERN_DEBUG, skge->netdev, "tx timeout\n");
2895
2896         skge_write8(skge->hw, Q_ADDR(txqaddr[skge->port], Q_CSR), CSR_STOP);
2897         skge_tx_clean(dev);
2898         netif_wake_queue(dev);
2899 }
2900
2901 static int skge_change_mtu(struct net_device *dev, int new_mtu)
2902 {
2903         int err;
2904
2905         if (new_mtu < ETH_ZLEN || new_mtu > ETH_JUMBO_MTU)
2906                 return -EINVAL;
2907
2908         if (!netif_running(dev)) {
2909                 dev->mtu = new_mtu;
2910                 return 0;
2911         }
2912
2913         skge_down(dev);
2914
2915         dev->mtu = new_mtu;
2916
2917         err = skge_up(dev);
2918         if (err)
2919                 dev_close(dev);
2920
2921         return err;
2922 }
2923
2924 static const u8 pause_mc_addr[ETH_ALEN] = { 0x1, 0x80, 0xc2, 0x0, 0x0, 0x1 };
2925
2926 static void genesis_add_filter(u8 filter[8], const u8 *addr)
2927 {
2928         u32 crc, bit;
2929
2930         crc = ether_crc_le(ETH_ALEN, addr);
2931         bit = ~crc & 0x3f;
2932         filter[bit/8] |= 1 << (bit%8);
2933 }
2934
2935 static void genesis_set_multicast(struct net_device *dev)
2936 {
2937         struct skge_port *skge = netdev_priv(dev);
2938         struct skge_hw *hw = skge->hw;
2939         int port = skge->port;
2940         struct netdev_hw_addr *ha;
2941         u32 mode;
2942         u8 filter[8];
2943
2944         mode = xm_read32(hw, port, XM_MODE);
2945         mode |= XM_MD_ENA_HASH;
2946         if (dev->flags & IFF_PROMISC)
2947                 mode |= XM_MD_ENA_PROM;
2948         else
2949                 mode &= ~XM_MD_ENA_PROM;
2950
2951         if (dev->flags & IFF_ALLMULTI)
2952                 memset(filter, 0xff, sizeof(filter));
2953         else {
2954                 memset(filter, 0, sizeof(filter));
2955
2956                 if (skge->flow_status == FLOW_STAT_REM_SEND ||
2957                     skge->flow_status == FLOW_STAT_SYMMETRIC)
2958                         genesis_add_filter(filter, pause_mc_addr);
2959
2960                 netdev_for_each_mc_addr(ha, dev)
2961                         genesis_add_filter(filter, ha->addr);
2962         }
2963
2964         xm_write32(hw, port, XM_MODE, mode);
2965         xm_outhash(hw, port, XM_HSM, filter);
2966 }
2967
2968 static void yukon_add_filter(u8 filter[8], const u8 *addr)
2969 {
2970          u32 bit = ether_crc(ETH_ALEN, addr) & 0x3f;
2971          filter[bit/8] |= 1 << (bit%8);
2972 }
2973
2974 static void yukon_set_multicast(struct net_device *dev)
2975 {
2976         struct skge_port *skge = netdev_priv(dev);
2977         struct skge_hw *hw = skge->hw;
2978         int port = skge->port;
2979         struct netdev_hw_addr *ha;
2980         int rx_pause = (skge->flow_status == FLOW_STAT_REM_SEND ||
2981                         skge->flow_status == FLOW_STAT_SYMMETRIC);
2982         u16 reg;
2983         u8 filter[8];
2984
2985         memset(filter, 0, sizeof(filter));
2986
2987         reg = gma_read16(hw, port, GM_RX_CTRL);
2988         reg |= GM_RXCR_UCF_ENA;
2989
2990         if (dev->flags & IFF_PROMISC)           /* promiscuous */
2991                 reg &= ~(GM_RXCR_UCF_ENA | GM_RXCR_MCF_ENA);
2992         else if (dev->flags & IFF_ALLMULTI)     /* all multicast */
2993                 memset(filter, 0xff, sizeof(filter));
2994         else if (netdev_mc_empty(dev) && !rx_pause)/* no multicast */
2995                 reg &= ~GM_RXCR_MCF_ENA;
2996         else {
2997                 reg |= GM_RXCR_MCF_ENA;
2998
2999                 if (rx_pause)
3000                         yukon_add_filter(filter, pause_mc_addr);
3001
3002                 netdev_for_each_mc_addr(ha, dev)
3003                         yukon_add_filter(filter, ha->addr);
3004         }
3005
3006
3007         gma_write16(hw, port, GM_MC_ADDR_H1,
3008                          (u16)filter[0] | ((u16)filter[1] << 8));
3009         gma_write16(hw, port, GM_MC_ADDR_H2,
3010                          (u16)filter[2] | ((u16)filter[3] << 8));
3011         gma_write16(hw, port, GM_MC_ADDR_H3,
3012                          (u16)filter[4] | ((u16)filter[5] << 8));
3013         gma_write16(hw, port, GM_MC_ADDR_H4,
3014                          (u16)filter[6] | ((u16)filter[7] << 8));
3015
3016         gma_write16(hw, port, GM_RX_CTRL, reg);
3017 }
3018
3019 static inline u16 phy_length(const struct skge_hw *hw, u32 status)
3020 {
3021         if (is_genesis(hw))
3022                 return status >> XMR_FS_LEN_SHIFT;
3023         else
3024                 return status >> GMR_FS_LEN_SHIFT;
3025 }
3026
3027 static inline int bad_phy_status(const struct skge_hw *hw, u32 status)
3028 {
3029         if (is_genesis(hw))
3030                 return (status & (XMR_FS_ERR | XMR_FS_2L_VLAN)) != 0;
3031         else
3032                 return (status & GMR_FS_ANY_ERR) ||
3033                         (status & GMR_FS_RX_OK) == 0;
3034 }
3035
3036 static void skge_set_multicast(struct net_device *dev)
3037 {
3038         struct skge_port *skge = netdev_priv(dev);
3039
3040         if (is_genesis(skge->hw))
3041                 genesis_set_multicast(dev);
3042         else
3043                 yukon_set_multicast(dev);
3044
3045 }
3046
3047
3048 /* Get receive buffer from descriptor.
3049  * Handles copy of small buffers and reallocation failures
3050  */
3051 static struct sk_buff *skge_rx_get(struct net_device *dev,
3052                                    struct skge_element *e,
3053                                    u32 control, u32 status, u16 csum)
3054 {
3055         struct skge_port *skge = netdev_priv(dev);
3056         struct sk_buff *skb;
3057         u16 len = control & BMU_BBC;
3058
3059         netif_printk(skge, rx_status, KERN_DEBUG, skge->netdev,
3060                      "rx slot %td status 0x%x len %d\n",
3061                      e - skge->rx_ring.start, status, len);
3062
3063         if (len > skge->rx_buf_size)
3064                 goto error;
3065
3066         if ((control & (BMU_EOF|BMU_STF)) != (BMU_STF|BMU_EOF))
3067                 goto error;
3068
3069         if (bad_phy_status(skge->hw, status))
3070                 goto error;
3071
3072         if (phy_length(skge->hw, status) != len)
3073                 goto error;
3074
3075         if (len < RX_COPY_THRESHOLD) {
3076                 skb = netdev_alloc_skb_ip_align(dev, len);
3077                 if (!skb)
3078                         goto resubmit;
3079
3080                 pci_dma_sync_single_for_cpu(skge->hw->pdev,
3081                                             dma_unmap_addr(e, mapaddr),
3082                                             dma_unmap_len(e, maplen),
3083                                             PCI_DMA_FROMDEVICE);
3084                 skb_copy_from_linear_data(e->skb, skb->data, len);
3085                 pci_dma_sync_single_for_device(skge->hw->pdev,
3086                                                dma_unmap_addr(e, mapaddr),
3087                                                dma_unmap_len(e, maplen),
3088                                                PCI_DMA_FROMDEVICE);
3089                 skge_rx_reuse(e, skge->rx_buf_size);
3090         } else {
3091                 struct skge_element ee;
3092                 struct sk_buff *nskb;
3093
3094                 nskb = netdev_alloc_skb_ip_align(dev, skge->rx_buf_size);
3095                 if (!nskb)
3096                         goto resubmit;
3097
3098                 ee = *e;
3099
3100                 skb = ee.skb;
3101                 prefetch(skb->data);
3102
3103                 if (skge_rx_setup(skge, e, nskb, skge->rx_buf_size) < 0) {
3104                         dev_kfree_skb(nskb);
3105                         goto resubmit;
3106                 }
3107
3108                 pci_unmap_single(skge->hw->pdev,
3109                                  dma_unmap_addr(&ee, mapaddr),
3110                                  dma_unmap_len(&ee, maplen),
3111                                  PCI_DMA_FROMDEVICE);
3112         }
3113
3114         skb_put(skb, len);
3115
3116         if (dev->features & NETIF_F_RXCSUM) {
3117                 skb->csum = le16_to_cpu(csum);
3118                 skb->ip_summed = CHECKSUM_COMPLETE;
3119         }
3120
3121         skb->protocol = eth_type_trans(skb, dev);
3122
3123         return skb;
3124 error:
3125
3126         netif_printk(skge, rx_err, KERN_DEBUG, skge->netdev,
3127                      "rx err, slot %td control 0x%x status 0x%x\n",
3128                      e - skge->rx_ring.start, control, status);
3129
3130         if (is_genesis(skge->hw)) {
3131                 if (status & (XMR_FS_RUNT|XMR_FS_LNG_ERR))
3132                         dev->stats.rx_length_errors++;
3133                 if (status & XMR_FS_FRA_ERR)
3134                         dev->stats.rx_frame_errors++;
3135                 if (status & XMR_FS_FCS_ERR)
3136                         dev->stats.rx_crc_errors++;
3137         } else {
3138                 if (status & (GMR_FS_LONG_ERR|GMR_FS_UN_SIZE))
3139                         dev->stats.rx_length_errors++;
3140                 if (status & GMR_FS_FRAGMENT)
3141                         dev->stats.rx_frame_errors++;
3142                 if (status & GMR_FS_CRC_ERR)
3143                         dev->stats.rx_crc_errors++;
3144         }
3145
3146 resubmit:
3147         skge_rx_reuse(e, skge->rx_buf_size);
3148         return NULL;
3149 }
3150
3151 /* Free all buffers in Tx ring which are no longer owned by device */
3152 static void skge_tx_done(struct net_device *dev)
3153 {
3154         struct skge_port *skge = netdev_priv(dev);
3155         struct skge_ring *ring = &skge->tx_ring;
3156         struct skge_element *e;
3157         unsigned int bytes_compl = 0, pkts_compl = 0;
3158
3159         skge_write8(skge->hw, Q_ADDR(txqaddr[skge->port], Q_CSR), CSR_IRQ_CL_F);
3160
3161         for (e = ring->to_clean; e != ring->to_use; e = e->next) {
3162                 u32 control = ((const struct skge_tx_desc *) e->desc)->control;
3163
3164                 if (control & BMU_OWN)
3165                         break;
3166
3167                 skge_tx_unmap(skge->hw->pdev, e, control);
3168
3169                 if (control & BMU_EOF) {
3170                         netif_printk(skge, tx_done, KERN_DEBUG, skge->netdev,
3171                                      "tx done slot %td\n",
3172                                      e - skge->tx_ring.start);
3173
3174                         pkts_compl++;
3175                         bytes_compl += e->skb->len;
3176
3177                         dev_consume_skb_any(e->skb);
3178                 }
3179         }
3180         netdev_completed_queue(dev, pkts_compl, bytes_compl);
3181         skge->tx_ring.to_clean = e;
3182
3183         /* Can run lockless until we need to synchronize to restart queue. */
3184         smp_mb();
3185
3186         if (unlikely(netif_queue_stopped(dev) &&
3187                      skge_avail(&skge->tx_ring) > TX_LOW_WATER)) {
3188                 netif_tx_lock(dev);
3189                 if (unlikely(netif_queue_stopped(dev) &&
3190                              skge_avail(&skge->tx_ring) > TX_LOW_WATER)) {
3191                         netif_wake_queue(dev);
3192
3193                 }
3194                 netif_tx_unlock(dev);
3195         }
3196 }
3197
3198 static int skge_poll(struct napi_struct *napi, int to_do)
3199 {
3200         struct skge_port *skge = container_of(napi, struct skge_port, napi);
3201         struct net_device *dev = skge->netdev;
3202         struct skge_hw *hw = skge->hw;
3203         struct skge_ring *ring = &skge->rx_ring;
3204         struct skge_element *e;
3205         int work_done = 0;
3206
3207         skge_tx_done(dev);
3208
3209         skge_write8(hw, Q_ADDR(rxqaddr[skge->port], Q_CSR), CSR_IRQ_CL_F);
3210
3211         for (e = ring->to_clean; prefetch(e->next), work_done < to_do; e = e->next) {
3212                 struct skge_rx_desc *rd = e->desc;
3213                 struct sk_buff *skb;
3214                 u32 control;
3215
3216                 rmb();
3217                 control = rd->control;
3218                 if (control & BMU_OWN)
3219                         break;
3220
3221                 skb = skge_rx_get(dev, e, control, rd->status, rd->csum2);
3222                 if (likely(skb)) {
3223                         napi_gro_receive(napi, skb);
3224                         ++work_done;
3225                 }
3226         }
3227         ring->to_clean = e;
3228
3229         /* restart receiver */
3230         wmb();
3231         skge_write8(hw, Q_ADDR(rxqaddr[skge->port], Q_CSR), CSR_START);
3232
3233         if (work_done < to_do) {
3234                 unsigned long flags;
3235
3236                 napi_gro_flush(napi, false);
3237                 spin_lock_irqsave(&hw->hw_lock, flags);
3238                 __napi_complete(napi);
3239                 hw->intr_mask |= napimask[skge->port];
3240                 skge_write32(hw, B0_IMSK, hw->intr_mask);
3241                 skge_read32(hw, B0_IMSK);
3242                 spin_unlock_irqrestore(&hw->hw_lock, flags);
3243         }
3244
3245         return work_done;
3246 }
3247
3248 /* Parity errors seem to happen when Genesis is connected to a switch
3249  * with no other ports present. Heartbeat error??
3250  */
3251 static void skge_mac_parity(struct skge_hw *hw, int port)
3252 {
3253         struct net_device *dev = hw->dev[port];
3254
3255         ++dev->stats.tx_heartbeat_errors;
3256
3257         if (is_genesis(hw))
3258                 skge_write16(hw, SK_REG(port, TX_MFF_CTRL1),
3259                              MFF_CLR_PERR);
3260         else
3261                 /* HW-Bug #8: cleared by GMF_CLI_TX_FC instead of GMF_CLI_TX_PE */
3262                 skge_write8(hw, SK_REG(port, TX_GMF_CTRL_T),
3263                             (hw->chip_id == CHIP_ID_YUKON && hw->chip_rev == 0)
3264                             ? GMF_CLI_TX_FC : GMF_CLI_TX_PE);
3265 }
3266
3267 static void skge_mac_intr(struct skge_hw *hw, int port)
3268 {
3269         if (is_genesis(hw))
3270                 genesis_mac_intr(hw, port);
3271         else
3272                 yukon_mac_intr(hw, port);
3273 }
3274
3275 /* Handle device specific framing and timeout interrupts */
3276 static void skge_error_irq(struct skge_hw *hw)
3277 {
3278         struct pci_dev *pdev = hw->pdev;
3279         u32 hwstatus = skge_read32(hw, B0_HWE_ISRC);
3280
3281         if (is_genesis(hw)) {
3282                 /* clear xmac errors */
3283                 if (hwstatus & (IS_NO_STAT_M1|IS_NO_TIST_M1))
3284                         skge_write16(hw, RX_MFF_CTRL1, MFF_CLR_INSTAT);
3285                 if (hwstatus & (IS_NO_STAT_M2|IS_NO_TIST_M2))
3286                         skge_write16(hw, RX_MFF_CTRL2, MFF_CLR_INSTAT);
3287         } else {
3288                 /* Timestamp (unused) overflow */
3289                 if (hwstatus & IS_IRQ_TIST_OV)
3290                         skge_write8(hw, GMAC_TI_ST_CTRL, GMT_ST_CLR_IRQ);
3291         }
3292
3293         if (hwstatus & IS_RAM_RD_PAR) {
3294                 dev_err(&pdev->dev, "Ram read data parity error\n");
3295                 skge_write16(hw, B3_RI_CTRL, RI_CLR_RD_PERR);
3296         }
3297
3298         if (hwstatus & IS_RAM_WR_PAR) {
3299                 dev_err(&pdev->dev, "Ram write data parity error\n");
3300                 skge_write16(hw, B3_RI_CTRL, RI_CLR_WR_PERR);
3301         }
3302
3303         if (hwstatus & IS_M1_PAR_ERR)
3304                 skge_mac_parity(hw, 0);
3305
3306         if (hwstatus & IS_M2_PAR_ERR)
3307                 skge_mac_parity(hw, 1);
3308
3309         if (hwstatus & IS_R1_PAR_ERR) {
3310                 dev_err(&pdev->dev, "%s: receive queue parity error\n",
3311                         hw->dev[0]->name);
3312                 skge_write32(hw, B0_R1_CSR, CSR_IRQ_CL_P);
3313         }
3314
3315         if (hwstatus & IS_R2_PAR_ERR) {
3316                 dev_err(&pdev->dev, "%s: receive queue parity error\n",
3317                         hw->dev[1]->name);
3318                 skge_write32(hw, B0_R2_CSR, CSR_IRQ_CL_P);
3319         }
3320
3321         if (hwstatus & (IS_IRQ_MST_ERR|IS_IRQ_STAT)) {
3322                 u16 pci_status, pci_cmd;
3323
3324                 pci_read_config_word(pdev, PCI_COMMAND, &pci_cmd);
3325                 pci_read_config_word(pdev, PCI_STATUS, &pci_status);
3326
3327                 dev_err(&pdev->dev, "PCI error cmd=%#x status=%#x\n",
3328                         pci_cmd, pci_status);
3329
3330                 /* Write the error bits back to clear them. */
3331                 pci_status &= PCI_STATUS_ERROR_BITS;
3332                 skge_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_ON);
3333                 pci_write_config_word(pdev, PCI_COMMAND,
3334                                       pci_cmd | PCI_COMMAND_SERR | PCI_COMMAND_PARITY);
3335                 pci_write_config_word(pdev, PCI_STATUS, pci_status);
3336                 skge_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_OFF);
3337
3338                 /* if error still set then just ignore it */
3339                 hwstatus = skge_read32(hw, B0_HWE_ISRC);
3340                 if (hwstatus & IS_IRQ_STAT) {
3341                         dev_warn(&hw->pdev->dev, "unable to clear error (so ignoring them)\n");
3342                         hw->intr_mask &= ~IS_HW_ERR;
3343                 }
3344         }
3345 }
3346
3347 /*
3348  * Interrupt from PHY are handled in tasklet (softirq)
3349  * because accessing phy registers requires spin wait which might
3350  * cause excess interrupt latency.
3351  */
3352 static void skge_extirq(unsigned long arg)
3353 {
3354         struct skge_hw *hw = (struct skge_hw *) arg;
3355         int port;
3356
3357         for (port = 0; port < hw->ports; port++) {
3358                 struct net_device *dev = hw->dev[port];
3359
3360                 if (netif_running(dev)) {
3361                         struct skge_port *skge = netdev_priv(dev);
3362
3363                         spin_lock(&hw->phy_lock);
3364                         if (!is_genesis(hw))
3365                                 yukon_phy_intr(skge);
3366                         else if (hw->phy_type == SK_PHY_BCOM)
3367                                 bcom_phy_intr(skge);
3368                         spin_unlock(&hw->phy_lock);
3369                 }
3370         }
3371
3372         spin_lock_irq(&hw->hw_lock);
3373         hw->intr_mask |= IS_EXT_REG;
3374         skge_write32(hw, B0_IMSK, hw->intr_mask);
3375         skge_read32(hw, B0_IMSK);
3376         spin_unlock_irq(&hw->hw_lock);
3377 }
3378
3379 static irqreturn_t skge_intr(int irq, void *dev_id)
3380 {
3381         struct skge_hw *hw = dev_id;
3382         u32 status;
3383         int handled = 0;
3384
3385         spin_lock(&hw->hw_lock);
3386         /* Reading this register masks IRQ */
3387         status = skge_read32(hw, B0_SP_ISRC);
3388         if (status == 0 || status == ~0)
3389                 goto out;
3390
3391         handled = 1;
3392         status &= hw->intr_mask;
3393         if (status & IS_EXT_REG) {
3394                 hw->intr_mask &= ~IS_EXT_REG;
3395                 tasklet_schedule(&hw->phy_task);
3396         }
3397
3398         if (status & (IS_XA1_F|IS_R1_F)) {
3399                 struct skge_port *skge = netdev_priv(hw->dev[0]);
3400                 hw->intr_mask &= ~(IS_XA1_F|IS_R1_F);
3401                 napi_schedule(&skge->napi);
3402         }
3403
3404         if (status & IS_PA_TO_TX1)
3405                 skge_write16(hw, B3_PA_CTRL, PA_CLR_TO_TX1);
3406
3407         if (status & IS_PA_TO_RX1) {
3408                 ++hw->dev[0]->stats.rx_over_errors;
3409                 skge_write16(hw, B3_PA_CTRL, PA_CLR_TO_RX1);
3410         }
3411
3412
3413         if (status & IS_MAC1)
3414                 skge_mac_intr(hw, 0);
3415
3416         if (hw->dev[1]) {
3417                 struct skge_port *skge = netdev_priv(hw->dev[1]);
3418
3419                 if (status & (IS_XA2_F|IS_R2_F)) {
3420                         hw->intr_mask &= ~(IS_XA2_F|IS_R2_F);
3421                         napi_schedule(&skge->napi);
3422                 }
3423
3424                 if (status & IS_PA_TO_RX2) {
3425                         ++hw->dev[1]->stats.rx_over_errors;
3426                         skge_write16(hw, B3_PA_CTRL, PA_CLR_TO_RX2);
3427                 }
3428
3429                 if (status & IS_PA_TO_TX2)
3430                         skge_write16(hw, B3_PA_CTRL, PA_CLR_TO_TX2);
3431
3432                 if (status & IS_MAC2)
3433                         skge_mac_intr(hw, 1);
3434         }
3435
3436         if (status & IS_HW_ERR)
3437                 skge_error_irq(hw);
3438 out:
3439         skge_write32(hw, B0_IMSK, hw->intr_mask);
3440         skge_read32(hw, B0_IMSK);
3441         spin_unlock(&hw->hw_lock);
3442
3443         return IRQ_RETVAL(handled);
3444 }
3445
3446 #ifdef CONFIG_NET_POLL_CONTROLLER
3447 static void skge_netpoll(struct net_device *dev)
3448 {
3449         struct skge_port *skge = netdev_priv(dev);
3450
3451         disable_irq(dev->irq);
3452         skge_intr(dev->irq, skge->hw);
3453         enable_irq(dev->irq);
3454 }
3455 #endif
3456
3457 static int skge_set_mac_address(struct net_device *dev, void *p)
3458 {
3459         struct skge_port *skge = netdev_priv(dev);
3460         struct skge_hw *hw = skge->hw;
3461         unsigned port = skge->port;
3462         const struct sockaddr *addr = p;
3463         u16 ctrl;
3464
3465         if (!is_valid_ether_addr(addr->sa_data))
3466                 return -EADDRNOTAVAIL;
3467
3468         memcpy(dev->dev_addr, addr->sa_data, ETH_ALEN);
3469
3470         if (!netif_running(dev)) {
3471                 memcpy_toio(hw->regs + B2_MAC_1 + port*8, dev->dev_addr, ETH_ALEN);
3472                 memcpy_toio(hw->regs + B2_MAC_2 + port*8, dev->dev_addr, ETH_ALEN);
3473         } else {
3474                 /* disable Rx */
3475                 spin_lock_bh(&hw->phy_lock);
3476                 ctrl = gma_read16(hw, port, GM_GP_CTRL);
3477                 gma_write16(hw, port, GM_GP_CTRL, ctrl & ~GM_GPCR_RX_ENA);
3478
3479                 memcpy_toio(hw->regs + B2_MAC_1 + port*8, dev->dev_addr, ETH_ALEN);
3480                 memcpy_toio(hw->regs + B2_MAC_2 + port*8, dev->dev_addr, ETH_ALEN);
3481
3482                 if (is_genesis(hw))
3483                         xm_outaddr(hw, port, XM_SA, dev->dev_addr);
3484                 else {
3485                         gma_set_addr(hw, port, GM_SRC_ADDR_1L, dev->dev_addr);
3486                         gma_set_addr(hw, port, GM_SRC_ADDR_2L, dev->dev_addr);
3487                 }
3488
3489                 gma_write16(hw, port, GM_GP_CTRL, ctrl);
3490                 spin_unlock_bh(&hw->phy_lock);
3491         }
3492
3493         return 0;
3494 }
3495
3496 static const struct {
3497         u8 id;
3498         const char *name;
3499 } skge_chips[] = {
3500         { CHIP_ID_GENESIS,      "Genesis" },
3501         { CHIP_ID_YUKON,         "Yukon" },
3502         { CHIP_ID_YUKON_LITE,    "Yukon-Lite"},
3503         { CHIP_ID_YUKON_LP,      "Yukon-LP"},
3504 };
3505
3506 static const char *skge_board_name(const struct skge_hw *hw)
3507 {
3508         int i;
3509         static char buf[16];
3510
3511         for (i = 0; i < ARRAY_SIZE(skge_chips); i++)
3512                 if (skge_chips[i].id == hw->chip_id)
3513                         return skge_chips[i].name;
3514
3515         snprintf(buf, sizeof buf, "chipid 0x%x", hw->chip_id);
3516         return buf;
3517 }
3518
3519
3520 /*
3521  * Setup the board data structure, but don't bring up
3522  * the port(s)
3523  */
3524 static int skge_reset(struct skge_hw *hw)
3525 {
3526         u32 reg;
3527         u16 ctst, pci_status;
3528         u8 t8, mac_cfg, pmd_type;
3529         int i;
3530
3531         ctst = skge_read16(hw, B0_CTST);
3532
3533         /* do a SW reset */
3534         skge_write8(hw, B0_CTST, CS_RST_SET);
3535         skge_write8(hw, B0_CTST, CS_RST_CLR);
3536
3537         /* clear PCI errors, if any */
3538         skge_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_ON);
3539         skge_write8(hw, B2_TST_CTRL2, 0);
3540
3541         pci_read_config_word(hw->pdev, PCI_STATUS, &pci_status);
3542         pci_write_config_word(hw->pdev, PCI_STATUS,
3543                               pci_status | PCI_STATUS_ERROR_BITS);
3544         skge_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_OFF);
3545         skge_write8(hw, B0_CTST, CS_MRST_CLR);
3546
3547         /* restore CLK_RUN bits (for Yukon-Lite) */
3548         skge_write16(hw, B0_CTST,
3549                      ctst & (CS_CLK_RUN_HOT|CS_CLK_RUN_RST|CS_CLK_RUN_ENA));
3550
3551         hw->chip_id = skge_read8(hw, B2_CHIP_ID);
3552         hw->phy_type = skge_read8(hw, B2_E_1) & 0xf;
3553         pmd_type = skge_read8(hw, B2_PMD_TYP);
3554         hw->copper = (pmd_type == 'T' || pmd_type == '1');
3555
3556         switch (hw->chip_id) {
3557         case CHIP_ID_GENESIS:
3558 #ifdef CONFIG_SKGE_GENESIS
3559                 switch (hw->phy_type) {
3560                 case SK_PHY_XMAC:
3561                         hw->phy_addr = PHY_ADDR_XMAC;
3562                         break;
3563                 case SK_PHY_BCOM:
3564                         hw->phy_addr = PHY_ADDR_BCOM;
3565                         break;
3566                 default:
3567                         dev_err(&hw->pdev->dev, "unsupported phy type 0x%x\n",
3568                                hw->phy_type);
3569                         return -EOPNOTSUPP;
3570                 }
3571                 break;
3572 #else
3573                 dev_err(&hw->pdev->dev, "Genesis chip detected but not configured\n");
3574                 return -EOPNOTSUPP;
3575 #endif
3576
3577         case CHIP_ID_YUKON:
3578         case CHIP_ID_YUKON_LITE:
3579         case CHIP_ID_YUKON_LP:
3580                 if (hw->phy_type < SK_PHY_MARV_COPPER && pmd_type != 'S')
3581                         hw->copper = 1;
3582
3583                 hw->phy_addr = PHY_ADDR_MARV;
3584                 break;
3585
3586         default:
3587                 dev_err(&hw->pdev->dev, "unsupported chip type 0x%x\n",
3588                        hw->chip_id);
3589                 return -EOPNOTSUPP;
3590         }
3591
3592         mac_cfg = skge_read8(hw, B2_MAC_CFG);
3593         hw->ports = (mac_cfg & CFG_SNG_MAC) ? 1 : 2;
3594         hw->chip_rev = (mac_cfg & CFG_CHIP_R_MSK) >> 4;
3595
3596         /* read the adapters RAM size */
3597         t8 = skge_read8(hw, B2_E_0);
3598         if (is_genesis(hw)) {
3599                 if (t8 == 3) {
3600                         /* special case: 4 x 64k x 36, offset = 0x80000 */
3601                         hw->ram_size = 0x100000;
3602                         hw->ram_offset = 0x80000;
3603                 } else
3604                         hw->ram_size = t8 * 512;
3605         } else if (t8 == 0)
3606                 hw->ram_size = 0x20000;
3607         else
3608                 hw->ram_size = t8 * 4096;
3609
3610         hw->intr_mask = IS_HW_ERR;
3611
3612         /* Use PHY IRQ for all but fiber based Genesis board */
3613         if (!(is_genesis(hw) && hw->phy_type == SK_PHY_XMAC))
3614                 hw->intr_mask |= IS_EXT_REG;
3615
3616         if (is_genesis(hw))
3617                 genesis_init(hw);
3618         else {
3619                 /* switch power to VCC (WA for VAUX problem) */
3620                 skge_write8(hw, B0_POWER_CTRL,
3621                             PC_VAUX_ENA | PC_VCC_ENA | PC_VAUX_OFF | PC_VCC_ON);
3622
3623                 /* avoid boards with stuck Hardware error bits */
3624                 if ((skge_read32(hw, B0_ISRC) & IS_HW_ERR) &&
3625                     (skge_read32(hw, B0_HWE_ISRC) & IS_IRQ_SENSOR)) {
3626                         dev_warn(&hw->pdev->dev, "stuck hardware sensor bit\n");
3627                         hw->intr_mask &= ~IS_HW_ERR;
3628                 }
3629
3630                 /* Clear PHY COMA */
3631                 skge_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_ON);
3632                 pci_read_config_dword(hw->pdev, PCI_DEV_REG1, &reg);
3633                 reg &= ~PCI_PHY_COMA;
3634                 pci_write_config_dword(hw->pdev, PCI_DEV_REG1, reg);
3635                 skge_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_OFF);
3636
3637
3638                 for (i = 0; i < hw->ports; i++) {
3639                         skge_write16(hw, SK_REG(i, GMAC_LINK_CTRL), GMLC_RST_SET);
3640                         skge_write16(hw, SK_REG(i, GMAC_LINK_CTRL), GMLC_RST_CLR);
3641                 }
3642         }
3643
3644         /* turn off hardware timer (unused) */
3645         skge_write8(hw, B2_TI_CTRL, TIM_STOP);
3646         skge_write8(hw, B2_TI_CTRL, TIM_CLR_IRQ);
3647         skge_write8(hw, B0_LED, LED_STAT_ON);
3648
3649         /* enable the Tx Arbiters */
3650         for (i = 0; i < hw->ports; i++)
3651                 skge_write8(hw, SK_REG(i, TXA_CTRL), TXA_ENA_ARB);
3652
3653         /* Initialize ram interface */
3654         skge_write16(hw, B3_RI_CTRL, RI_RST_CLR);
3655
3656         skge_write8(hw, B3_RI_WTO_R1, SK_RI_TO_53);
3657         skge_write8(hw, B3_RI_WTO_XA1, SK_RI_TO_53);
3658         skge_write8(hw, B3_RI_WTO_XS1, SK_RI_TO_53);
3659         skge_write8(hw, B3_RI_RTO_R1, SK_RI_TO_53);
3660         skge_write8(hw, B3_RI_RTO_XA1, SK_RI_TO_53);
3661         skge_write8(hw, B3_RI_RTO_XS1, SK_RI_TO_53);
3662         skge_write8(hw, B3_RI_WTO_R2, SK_RI_TO_53);
3663         skge_write8(hw, B3_RI_WTO_XA2, SK_RI_TO_53);
3664         skge_write8(hw, B3_RI_WTO_XS2, SK_RI_TO_53);
3665         skge_write8(hw, B3_RI_RTO_R2, SK_RI_TO_53);
3666         skge_write8(hw, B3_RI_RTO_XA2, SK_RI_TO_53);
3667         skge_write8(hw, B3_RI_RTO_XS2, SK_RI_TO_53);
3668
3669         skge_write32(hw, B0_HWE_IMSK, IS_ERR_MSK);
3670
3671         /* Set interrupt moderation for Transmit only
3672          * Receive interrupts avoided by NAPI
3673          */
3674         skge_write32(hw, B2_IRQM_MSK, IS_XA1_F|IS_XA2_F);
3675         skge_write32(hw, B2_IRQM_INI, skge_usecs2clk(hw, 100));
3676         skge_write32(hw, B2_IRQM_CTRL, TIM_START);
3677
3678         /* Leave irq disabled until first port is brought up. */
3679         skge_write32(hw, B0_IMSK, 0);
3680
3681         for (i = 0; i < hw->ports; i++) {
3682                 if (is_genesis(hw))
3683                         genesis_reset(hw, i);
3684                 else
3685                         yukon_reset(hw, i);
3686         }
3687
3688         return 0;
3689 }
3690
3691
3692 #ifdef CONFIG_SKGE_DEBUG
3693
3694 static struct dentry *skge_debug;
3695
3696 static int skge_debug_show(struct seq_file *seq, void *v)
3697 {
3698         struct net_device *dev = seq->private;
3699         const struct skge_port *skge = netdev_priv(dev);
3700         const struct skge_hw *hw = skge->hw;
3701         const struct skge_element *e;
3702
3703         if (!netif_running(dev))
3704                 return -ENETDOWN;
3705
3706         seq_printf(seq, "IRQ src=%x mask=%x\n", skge_read32(hw, B0_ISRC),
3707                    skge_read32(hw, B0_IMSK));
3708
3709         seq_printf(seq, "Tx Ring: (%d)\n", skge_avail(&skge->tx_ring));
3710         for (e = skge->tx_ring.to_clean; e != skge->tx_ring.to_use; e = e->next) {
3711                 const struct skge_tx_desc *t = e->desc;
3712                 seq_printf(seq, "%#x dma=%#x%08x %#x csum=%#x/%x/%x\n",
3713                            t->control, t->dma_hi, t->dma_lo, t->status,
3714                            t->csum_offs, t->csum_write, t->csum_start);
3715         }
3716
3717         seq_printf(seq, "\nRx Ring:\n");
3718         for (e = skge->rx_ring.to_clean; ; e = e->next) {
3719                 const struct skge_rx_desc *r = e->desc;
3720
3721                 if (r->control & BMU_OWN)
3722                         break;
3723
3724                 seq_printf(seq, "%#x dma=%#x%08x %#x %#x csum=%#x/%x\n",
3725                            r->control, r->dma_hi, r->dma_lo, r->status,
3726                            r->timestamp, r->csum1, r->csum1_start);
3727         }
3728
3729         return 0;
3730 }
3731
3732 static int skge_debug_open(struct inode *inode, struct file *file)
3733 {
3734         return single_open(file, skge_debug_show, inode->i_private);
3735 }
3736
3737 static const struct file_operations skge_debug_fops = {
3738         .owner          = THIS_MODULE,
3739         .open           = skge_debug_open,
3740         .read           = seq_read,
3741         .llseek         = seq_lseek,
3742         .release        = single_release,
3743 };
3744
3745 /*
3746  * Use network device events to create/remove/rename
3747  * debugfs file entries
3748  */
3749 static int skge_device_event(struct notifier_block *unused,
3750                              unsigned long event, void *ptr)
3751 {
3752         struct net_device *dev = netdev_notifier_info_to_dev(ptr);
3753         struct skge_port *skge;
3754         struct dentry *d;
3755
3756         if (dev->netdev_ops->ndo_open != &skge_up || !skge_debug)
3757                 goto done;
3758
3759         skge = netdev_priv(dev);
3760         switch (event) {
3761         case NETDEV_CHANGENAME:
3762                 if (skge->debugfs) {
3763                         d = debugfs_rename(skge_debug, skge->debugfs,
3764                                            skge_debug, dev->name);
3765                         if (d)
3766                                 skge->debugfs = d;
3767                         else {
3768                                 netdev_info(dev, "rename failed\n");
3769                                 debugfs_remove(skge->debugfs);
3770                         }
3771                 }
3772                 break;
3773
3774         case NETDEV_GOING_DOWN:
3775                 if (skge->debugfs) {
3776                         debugfs_remove(skge->debugfs);
3777                         skge->debugfs = NULL;
3778                 }
3779                 break;
3780
3781         case NETDEV_UP:
3782                 d = debugfs_create_file(dev->name, S_IRUGO,
3783                                         skge_debug, dev,
3784                                         &skge_debug_fops);
3785                 if (!d || IS_ERR(d))
3786                         netdev_info(dev, "debugfs create failed\n");
3787                 else
3788                         skge->debugfs = d;
3789                 break;
3790         }
3791
3792 done:
3793         return NOTIFY_DONE;
3794 }
3795
3796 static struct notifier_block skge_notifier = {
3797         .notifier_call = skge_device_event,
3798 };
3799
3800
3801 static __init void skge_debug_init(void)
3802 {
3803         struct dentry *ent;
3804
3805         ent = debugfs_create_dir("skge", NULL);
3806         if (!ent || IS_ERR(ent)) {
3807                 pr_info("debugfs create directory failed\n");
3808                 return;
3809         }
3810
3811         skge_debug = ent;
3812         register_netdevice_notifier(&skge_notifier);
3813 }
3814
3815 static __exit void skge_debug_cleanup(void)
3816 {
3817         if (skge_debug) {
3818                 unregister_netdevice_notifier(&skge_notifier);
3819                 debugfs_remove(skge_debug);
3820                 skge_debug = NULL;
3821         }
3822 }
3823
3824 #else
3825 #define skge_debug_init()
3826 #define skge_debug_cleanup()
3827 #endif
3828
3829 static const struct net_device_ops skge_netdev_ops = {
3830         .ndo_open               = skge_up,
3831         .ndo_stop               = skge_down,
3832         .ndo_start_xmit         = skge_xmit_frame,
3833         .ndo_do_ioctl           = skge_ioctl,
3834         .ndo_get_stats          = skge_get_stats,
3835         .ndo_tx_timeout         = skge_tx_timeout,
3836         .ndo_change_mtu         = skge_change_mtu,
3837         .ndo_validate_addr      = eth_validate_addr,
3838         .ndo_set_rx_mode        = skge_set_multicast,
3839         .ndo_set_mac_address    = skge_set_mac_address,
3840 #ifdef CONFIG_NET_POLL_CONTROLLER
3841         .ndo_poll_controller    = skge_netpoll,
3842 #endif
3843 };
3844
3845
3846 /* Initialize network device */
3847 static struct net_device *skge_devinit(struct skge_hw *hw, int port,
3848                                        int highmem)
3849 {
3850         struct skge_port *skge;
3851         struct net_device *dev = alloc_etherdev(sizeof(*skge));
3852
3853         if (!dev)
3854                 return NULL;
3855
3856         SET_NETDEV_DEV(dev, &hw->pdev->dev);
3857         dev->netdev_ops = &skge_netdev_ops;
3858         dev->ethtool_ops = &skge_ethtool_ops;
3859         dev->watchdog_timeo = TX_WATCHDOG;
3860         dev->irq = hw->pdev->irq;
3861
3862         if (highmem)
3863                 dev->features |= NETIF_F_HIGHDMA;
3864
3865         skge = netdev_priv(dev);
3866         netif_napi_add(dev, &skge->napi, skge_poll, NAPI_WEIGHT);
3867         skge->netdev = dev;
3868         skge->hw = hw;
3869         skge->msg_enable = netif_msg_init(debug, default_msg);
3870
3871         skge->tx_ring.count = DEFAULT_TX_RING_SIZE;
3872         skge->rx_ring.count = DEFAULT_RX_RING_SIZE;
3873
3874         /* Auto speed and flow control */
3875         skge->autoneg = AUTONEG_ENABLE;
3876         skge->flow_control = FLOW_MODE_SYM_OR_REM;
3877         skge->duplex = -1;
3878         skge->speed = -1;
3879         skge->advertising = skge_supported_modes(hw);
3880
3881         if (device_can_wakeup(&hw->pdev->dev)) {
3882                 skge->wol = wol_supported(hw) & WAKE_MAGIC;
3883                 device_set_wakeup_enable(&hw->pdev->dev, skge->wol);
3884         }
3885
3886         hw->dev[port] = dev;
3887
3888         skge->port = port;
3889
3890         /* Only used for Genesis XMAC */
3891         if (is_genesis(hw))
3892             setup_timer(&skge->link_timer, xm_link_timer, (unsigned long) skge);
3893         else {
3894                 dev->hw_features = NETIF_F_IP_CSUM | NETIF_F_SG |
3895                                    NETIF_F_RXCSUM;
3896                 dev->features |= dev->hw_features;
3897         }
3898
3899         /* read the mac address */
3900         memcpy_fromio(dev->dev_addr, hw->regs + B2_MAC_1 + port*8, ETH_ALEN);
3901
3902         return dev;
3903 }
3904
3905 static void skge_show_addr(struct net_device *dev)
3906 {
3907         const struct skge_port *skge = netdev_priv(dev);
3908
3909         netif_info(skge, probe, skge->netdev, "addr %pM\n", dev->dev_addr);
3910 }
3911
3912 static int only_32bit_dma;
3913
3914 static int skge_probe(struct pci_dev *pdev, const struct pci_device_id *ent)
3915 {
3916         struct net_device *dev, *dev1;
3917         struct skge_hw *hw;
3918         int err, using_dac = 0;
3919
3920         err = pci_enable_device(pdev);
3921         if (err) {
3922                 dev_err(&pdev->dev, "cannot enable PCI device\n");
3923                 goto err_out;
3924         }
3925
3926         err = pci_request_regions(pdev, DRV_NAME);
3927         if (err) {
3928                 dev_err(&pdev->dev, "cannot obtain PCI resources\n");
3929                 goto err_out_disable_pdev;
3930         }
3931
3932         pci_set_master(pdev);
3933
3934         if (!only_32bit_dma && !pci_set_dma_mask(pdev, DMA_BIT_MASK(64))) {
3935                 using_dac = 1;
3936                 err = pci_set_consistent_dma_mask(pdev, DMA_BIT_MASK(64));
3937         } else if (!(err = pci_set_dma_mask(pdev, DMA_BIT_MASK(32)))) {
3938                 using_dac = 0;
3939                 err = pci_set_consistent_dma_mask(pdev, DMA_BIT_MASK(32));
3940         }
3941
3942         if (err) {
3943                 dev_err(&pdev->dev, "no usable DMA configuration\n");
3944                 goto err_out_free_regions;
3945         }
3946
3947 #ifdef __BIG_ENDIAN
3948         /* byte swap descriptors in hardware */
3949         {
3950                 u32 reg;
3951
3952                 pci_read_config_dword(pdev, PCI_DEV_REG2, &reg);
3953                 reg |= PCI_REV_DESC;
3954                 pci_write_config_dword(pdev, PCI_DEV_REG2, reg);
3955         }
3956 #endif
3957
3958         err = -ENOMEM;
3959         /* space for skge@pci:0000:04:00.0 */
3960         hw = kzalloc(sizeof(*hw) + strlen(DRV_NAME "@pci:")
3961                      + strlen(pci_name(pdev)) + 1, GFP_KERNEL);
3962         if (!hw)
3963                 goto err_out_free_regions;
3964
3965         sprintf(hw->irq_name, DRV_NAME "@pci:%s", pci_name(pdev));
3966
3967         hw->pdev = pdev;
3968         spin_lock_init(&hw->hw_lock);
3969         spin_lock_init(&hw->phy_lock);
3970         tasklet_init(&hw->phy_task, skge_extirq, (unsigned long) hw);
3971
3972         hw->regs = ioremap_nocache(pci_resource_start(pdev, 0), 0x4000);
3973         if (!hw->regs) {
3974                 dev_err(&pdev->dev, "cannot map device registers\n");
3975                 goto err_out_free_hw;
3976         }
3977
3978         err = skge_reset(hw);
3979         if (err)
3980                 goto err_out_iounmap;
3981
3982         pr_info("%s addr 0x%llx irq %d chip %s rev %d\n",
3983                 DRV_VERSION,
3984                 (unsigned long long)pci_resource_start(pdev, 0), pdev->irq,
3985                 skge_board_name(hw), hw->chip_rev);
3986
3987         dev = skge_devinit(hw, 0, using_dac);
3988         if (!dev) {
3989                 err = -ENOMEM;
3990                 goto err_out_led_off;
3991         }
3992
3993         /* Some motherboards are broken and has zero in ROM. */
3994         if (!is_valid_ether_addr(dev->dev_addr))
3995                 dev_warn(&pdev->dev, "bad (zero?) ethernet address in rom\n");
3996
3997         err = register_netdev(dev);
3998         if (err) {
3999                 dev_err(&pdev->dev, "cannot register net device\n");
4000                 goto err_out_free_netdev;
4001         }
4002
4003         skge_show_addr(dev);
4004
4005         if (hw->ports > 1) {
4006                 dev1 = skge_devinit(hw, 1, using_dac);
4007                 if (!dev1) {
4008                         err = -ENOMEM;
4009                         goto err_out_unregister;
4010                 }
4011
4012                 err = register_netdev(dev1);
4013                 if (err) {
4014                         dev_err(&pdev->dev, "cannot register second net device\n");
4015                         goto err_out_free_dev1;
4016                 }
4017
4018                 err = request_irq(pdev->irq, skge_intr, IRQF_SHARED,
4019                                   hw->irq_name, hw);
4020                 if (err) {
4021                         dev_err(&pdev->dev, "cannot assign irq %d\n",
4022                                 pdev->irq);
4023                         goto err_out_unregister_dev1;
4024                 }
4025
4026                 skge_show_addr(dev1);
4027         }
4028         pci_set_drvdata(pdev, hw);
4029
4030         return 0;
4031
4032 err_out_unregister_dev1:
4033         unregister_netdev(dev1);
4034 err_out_free_dev1:
4035         free_netdev(dev1);
4036 err_out_unregister:
4037         unregister_netdev(dev);
4038 err_out_free_netdev:
4039         free_netdev(dev);
4040 err_out_led_off:
4041         skge_write16(hw, B0_LED, LED_STAT_OFF);
4042 err_out_iounmap:
4043         iounmap(hw->regs);
4044 err_out_free_hw:
4045         kfree(hw);
4046 err_out_free_regions:
4047         pci_release_regions(pdev);
4048 err_out_disable_pdev:
4049         pci_disable_device(pdev);
4050 err_out:
4051         return err;
4052 }
4053
4054 static void skge_remove(struct pci_dev *pdev)
4055 {
4056         struct skge_hw *hw  = pci_get_drvdata(pdev);
4057         struct net_device *dev0, *dev1;
4058
4059         if (!hw)
4060                 return;
4061
4062         dev1 = hw->dev[1];
4063         if (dev1)
4064                 unregister_netdev(dev1);
4065         dev0 = hw->dev[0];
4066         unregister_netdev(dev0);
4067
4068         tasklet_kill(&hw->phy_task);
4069
4070         spin_lock_irq(&hw->hw_lock);
4071         hw->intr_mask = 0;
4072
4073         if (hw->ports > 1) {
4074                 skge_write32(hw, B0_IMSK, 0);
4075                 skge_read32(hw, B0_IMSK);
4076                 free_irq(pdev->irq, hw);
4077         }
4078         spin_unlock_irq(&hw->hw_lock);
4079
4080         skge_write16(hw, B0_LED, LED_STAT_OFF);
4081         skge_write8(hw, B0_CTST, CS_RST_SET);
4082
4083         if (hw->ports > 1)
4084                 free_irq(pdev->irq, hw);
4085         pci_release_regions(pdev);
4086         pci_disable_device(pdev);
4087         if (dev1)
4088                 free_netdev(dev1);
4089         free_netdev(dev0);
4090
4091         iounmap(hw->regs);
4092         kfree(hw);
4093 }
4094
4095 #ifdef CONFIG_PM_SLEEP
4096 static int skge_suspend(struct device *dev)
4097 {
4098         struct pci_dev *pdev = to_pci_dev(dev);
4099         struct skge_hw *hw  = pci_get_drvdata(pdev);
4100         int i;
4101
4102         if (!hw)
4103                 return 0;
4104
4105         for (i = 0; i < hw->ports; i++) {
4106                 struct net_device *dev = hw->dev[i];
4107                 struct skge_port *skge = netdev_priv(dev);
4108
4109                 if (netif_running(dev))
4110                         skge_down(dev);
4111
4112                 if (skge->wol)
4113                         skge_wol_init(skge);
4114         }
4115
4116         skge_write32(hw, B0_IMSK, 0);
4117
4118         return 0;
4119 }
4120
4121 static int skge_resume(struct device *dev)
4122 {
4123         struct pci_dev *pdev = to_pci_dev(dev);
4124         struct skge_hw *hw  = pci_get_drvdata(pdev);
4125         int i, err;
4126
4127         if (!hw)
4128                 return 0;
4129
4130         err = skge_reset(hw);
4131         if (err)
4132                 goto out;
4133
4134         for (i = 0; i < hw->ports; i++) {
4135                 struct net_device *dev = hw->dev[i];
4136
4137                 if (netif_running(dev)) {
4138                         err = skge_up(dev);
4139
4140                         if (err) {
4141                                 netdev_err(dev, "could not up: %d\n", err);
4142                                 dev_close(dev);
4143                                 goto out;
4144                         }
4145                 }
4146         }
4147 out:
4148         return err;
4149 }
4150
4151 static SIMPLE_DEV_PM_OPS(skge_pm_ops, skge_suspend, skge_resume);
4152 #define SKGE_PM_OPS (&skge_pm_ops)
4153
4154 #else
4155
4156 #define SKGE_PM_OPS NULL
4157 #endif /* CONFIG_PM_SLEEP */
4158
4159 static void skge_shutdown(struct pci_dev *pdev)
4160 {
4161         struct skge_hw *hw  = pci_get_drvdata(pdev);
4162         int i;
4163
4164         if (!hw)
4165                 return;
4166
4167         for (i = 0; i < hw->ports; i++) {
4168                 struct net_device *dev = hw->dev[i];
4169                 struct skge_port *skge = netdev_priv(dev);
4170
4171                 if (skge->wol)
4172                         skge_wol_init(skge);
4173         }
4174
4175         pci_wake_from_d3(pdev, device_may_wakeup(&pdev->dev));
4176         pci_set_power_state(pdev, PCI_D3hot);
4177 }
4178
4179 static struct pci_driver skge_driver = {
4180         .name =         DRV_NAME,
4181         .id_table =     skge_id_table,
4182         .probe =        skge_probe,
4183         .remove =       skge_remove,
4184         .shutdown =     skge_shutdown,
4185         .driver.pm =    SKGE_PM_OPS,
4186 };
4187
4188 static struct dmi_system_id skge_32bit_dma_boards[] = {
4189         {
4190                 .ident = "Gigabyte nForce boards",
4191                 .matches = {
4192                         DMI_MATCH(DMI_BOARD_VENDOR, "Gigabyte Technology Co"),
4193                         DMI_MATCH(DMI_BOARD_NAME, "nForce"),
4194                 },
4195         },
4196         {
4197                 .ident = "ASUS P5NSLI",
4198                 .matches = {
4199                         DMI_MATCH(DMI_BOARD_VENDOR, "ASUSTeK Computer INC."),
4200                         DMI_MATCH(DMI_BOARD_NAME, "P5NSLI")
4201                 },
4202         },
4203         {
4204                 .ident = "FUJITSU SIEMENS A8NE-FM",
4205                 .matches = {
4206                         DMI_MATCH(DMI_BOARD_VENDOR, "ASUSTek Computer INC."),
4207                         DMI_MATCH(DMI_BOARD_NAME, "A8NE-FM")
4208                 },
4209         },
4210         {}
4211 };
4212
4213 static int __init skge_init_module(void)
4214 {
4215         if (dmi_check_system(skge_32bit_dma_boards))
4216                 only_32bit_dma = 1;
4217         skge_debug_init();
4218         return pci_register_driver(&skge_driver);
4219 }
4220
4221 static void __exit skge_cleanup_module(void)
4222 {
4223         pci_unregister_driver(&skge_driver);
4224         skge_debug_cleanup();
4225 }
4226
4227 module_init(skge_init_module);
4228 module_exit(skge_cleanup_module);