drivers/net/ethernet/freescale/fec_ptp.c

   1 /*
   2  * Fast Ethernet Controller (ENET) PTP driver for MX6x.
   3  *
   4  * Copyright (C) 2012 Freescale Semiconductor, Inc.
   5  *
   6  * This program is free software; you can redistribute it and/or modify it
   7  * under the terms and conditions of the GNU General Public License,
   8  * version 2, as published by the Free Software Foundation.
   9  *
  10  * This program is distributed in the hope it will be useful, but WITHOUT
  11  * ANY WARRANTY; without even the implied warranty of MERCHANTABILITY or
  12  * FITNESS FOR A PARTICULAR PURPOSE.  See the GNU General Public License for
  13  * more details.
  14  *
  15  * You should have received a copy of the GNU General Public License along with
  16  * this program; if not, write to the Free Software Foundation, Inc.,
  17  * 51 Franklin St - Fifth Floor, Boston, MA 02110-1301 USA.
  18  */
  19
  20 #define pr_fmt(fmt) KBUILD_MODNAME ": " fmt
  21
  22 #include <linux/module.h>
  23 #include <linux/kernel.h>
  24 #include <linux/string.h>
  25 #include <linux/ptrace.h>
  26 #include <linux/errno.h>
  27 #include <linux/ioport.h>
  28 #include <linux/slab.h>
  29 #include <linux/interrupt.h>
  30 #include <linux/pci.h>
  31 #include <linux/delay.h>
  32 #include <linux/netdevice.h>
  33 #include <linux/etherdevice.h>
  34 #include <linux/skbuff.h>
  35 #include <linux/spinlock.h>
  36 #include <linux/workqueue.h>
  37 #include <linux/bitops.h>
  38 #include <linux/io.h>
  39 #include <linux/irq.h>
  40 #include <linux/clk.h>
  41 #include <linux/platform_device.h>
  42 #include <linux/phy.h>
  43 #include <linux/fec.h>
  44 #include <linux/of.h>
  45 #include <linux/of_device.h>
  46 #include <linux/of_gpio.h>
  47 #include <linux/of_net.h>
  48
  49 #include "fec.h"
  50
  51 /* FEC 1588 register bits */
  52 #define FEC_T_CTRL_SLAVE                0x00002000
  53 #define FEC_T_CTRL_CAPTURE              0x00000800
  54 #define FEC_T_CTRL_RESTART              0x00000200
  55 #define FEC_T_CTRL_PERIOD_RST           0x00000030
  56 #define FEC_T_CTRL_PERIOD_EN            0x00000010
  57 #define FEC_T_CTRL_ENABLE               0x00000001
  58
  59 #define FEC_T_INC_MASK                  0x0000007f
  60 #define FEC_T_INC_OFFSET                0
  61 #define FEC_T_INC_CORR_MASK             0x00007f00
  62 #define FEC_T_INC_CORR_OFFSET           8
  63
  64 #define FEC_T_CTRL_PINPER               0x00000080
  65 #define FEC_T_TF0_MASK                  0x00000001
  66 #define FEC_T_TF0_OFFSET                0
  67 #define FEC_T_TF1_MASK                  0x00000002
  68 #define FEC_T_TF1_OFFSET                1
  69 #define FEC_T_TF2_MASK                  0x00000004
  70 #define FEC_T_TF2_OFFSET                2
  71 #define FEC_T_TF3_MASK                  0x00000008
  72 #define FEC_T_TF3_OFFSET                3
  73 #define FEC_T_TDRE_MASK                 0x00000001
  74 #define FEC_T_TDRE_OFFSET               0
  75 #define FEC_T_TMODE_MASK                0x0000003C
  76 #define FEC_T_TMODE_OFFSET              2
  77 #define FEC_T_TIE_MASK                  0x00000040
  78 #define FEC_T_TIE_OFFSET                6
  79 #define FEC_T_TF_MASK                   0x00000080
  80 #define FEC_T_TF_OFFSET                 7
  81
  82 #define FEC_ATIME_CTRL          0x400
  83 #define FEC_ATIME               0x404
  84 #define FEC_ATIME_EVT_OFFSET    0x408
  85 #define FEC_ATIME_EVT_PERIOD    0x40c
  86 #define FEC_ATIME_CORR          0x410
  87 #define FEC_ATIME_INC           0x414
  88 #define FEC_TS_TIMESTAMP        0x418
  89
  90 #define FEC_TGSR                0x604
  91 #define FEC_TCSR(n)             (0x608 + n * 0x08)
  92 #define FEC_TCCR(n)             (0x60C + n * 0x08)
  93 #define MAX_TIMER_CHANNEL       3
  94 #define FEC_TMODE_TOGGLE        0x05
  95 #define FEC_HIGH_PULSE          0x0F
  96
  97 #define FEC_CC_MULT     (1 << 31)
  98 #define FEC_COUNTER_PERIOD      (1 << 31)
  99 #define PPS_OUPUT_RELOAD_PERIOD NSEC_PER_SEC
 100 #define FEC_CHANNLE_0           0
 101 #define DEFAULT_PPS_CHANNEL     FEC_CHANNLE_0
 102
 103 /**
 104  * fec_ptp_enable_pps
 105  * @fep: the fec_enet_private structure handle
 106  * @enable: enable the channel pps output
 107  *
 108  * This function enble the PPS ouput on the timer channel.
 109  */
 110 static int fec_ptp_enable_pps(struct fec_enet_private *fep, uint enable)
 111 {
 112         unsigned long flags;
 113         u32 val, tempval;
 114         int inc;
 115         struct timespec64 ts;
 116         u64 ns;
 117         val = 0;
 118
 119         if (!(fep->hwts_tx_en || fep->hwts_rx_en)) {
 120                 dev_err(&fep->pdev->dev, "No ptp stack is running\n");
 121                 return -EINVAL;
 122         }
 123
 124         if (fep->pps_enable == enable)
 125                 return 0;
 126
 127         fep->pps_channel = DEFAULT_PPS_CHANNEL;
 128         fep->reload_period = PPS_OUPUT_RELOAD_PERIOD;
 129         inc = fep->ptp_inc;
 130
 131         spin_lock_irqsave(&fep->tmreg_lock, flags);
 132
 133         if (enable) {
 134                 /* clear capture or output compare interrupt status if have.
 135                  */
 136                 writel(FEC_T_TF_MASK, fep->hwp + FEC_TCSR(fep->pps_channel));
 137
 138                 /* It is recommended to double check the TMODE field in the
 139                  * TCSR register to be cleared before the first compare counter
 140                  * is written into TCCR register. Just add a double check.
 141                  */
 142                 val = readl(fep->hwp + FEC_TCSR(fep->pps_channel));
 143                 do {
 144                         val &= ~(FEC_T_TMODE_MASK);
 145                         writel(val, fep->hwp + FEC_TCSR(fep->pps_channel));
 146                         val = readl(fep->hwp + FEC_TCSR(fep->pps_channel));
 147                 } while (val & FEC_T_TMODE_MASK);
 148
 149                 /* Dummy read counter to update the counter */
 150                 timecounter_read(&fep->tc);
 151                 /* We want to find the first compare event in the next
 152                  * second point. So we need to know what the ptp time
 153                  * is now and how many nanoseconds is ahead to get next second.
 154                  * The remaining nanosecond ahead before the next second would be
 155                  * NSEC_PER_SEC - ts.tv_nsec. Add the remaining nanoseconds
 156                  * to current timer would be next second.
 157                  */
 158                 tempval = fep->cc.read(&fep->cc);
 159                 /* Convert the ptp local counter to 1588 timestamp */
 160                 ns = timecounter_cyc2time(&fep->tc, tempval);
 161                 ts = ns_to_timespec64(ns);
 162
 163                 /* The tempval is  less than 3 seconds, and  so val is less than
 164                  * 4 seconds. No overflow for 32bit calculation.
 165                  */
 166                 val = NSEC_PER_SEC - (u32)ts.tv_nsec + tempval;
 167
 168                 /* Need to consider the situation that the current time is
 169                  * very close to the second point, which means NSEC_PER_SEC
 170                  * - ts.tv_nsec is close to be zero(For example 20ns); Since the timer
 171                  * is still running when we calculate the first compare event, it is
 172                  * possible that the remaining nanoseonds run out before the compare
 173                  * counter is calculated and written into TCCR register. To avoid
 174                  * this possibility, we will set the compare event to be the next
 175                  * of next second. The current setting is 31-bit timer and wrap
 176                  * around over 2 seconds. So it is okay to set the next of next
 177                  * seond for the timer.
 178                  */
 179                 val += NSEC_PER_SEC;
 180
 181                 /* We add (2 * NSEC_PER_SEC - (u32)ts.tv_nsec) to current
 182                  * ptp counter, which maybe cause 32-bit wrap. Since the
 183                  * (NSEC_PER_SEC - (u32)ts.tv_nsec) is less than 2 second.
 184                  * We can ensure the wrap will not cause issue. If the offset
 185                  * is bigger than fep->cc.mask would be a error.
 186                  */
 187                 val &= fep->cc.mask;
 188                 writel(val, fep->hwp + FEC_TCCR(fep->pps_channel));
 189
 190                 /* Calculate the second the compare event timestamp */
 191                 fep->next_counter = (val + fep->reload_period) & fep->cc.mask;
 192
 193                 /* * Enable compare event when overflow */
 194                 val = readl(fep->hwp + FEC_ATIME_CTRL);
 195                 val |= FEC_T_CTRL_PINPER;
 196                 writel(val, fep->hwp + FEC_ATIME_CTRL);
 197
 198                 /* Compare channel setting. */
 199                 val = readl(fep->hwp + FEC_TCSR(fep->pps_channel));
 200                 val |= (1 << FEC_T_TF_OFFSET | 1 << FEC_T_TIE_OFFSET);
 201                 val &= ~(1 << FEC_T_TDRE_OFFSET);
 202                 val &= ~(FEC_T_TMODE_MASK);
 203                 val |= (FEC_HIGH_PULSE << FEC_T_TMODE_OFFSET);
 204                 writel(val, fep->hwp + FEC_TCSR(fep->pps_channel));
 205
 206                 /* Write the second compare event timestamp and calculate
 207                  * the third timestamp. Refer the TCCR register detail in the spec.
 208                  */
 209                 writel(fep->next_counter, fep->hwp + FEC_TCCR(fep->pps_channel));
 210                 fep->next_counter = (fep->next_counter + fep->reload_period) & fep->cc.mask;
 211         } else {
 212                 writel(0, fep->hwp + FEC_TCSR(fep->pps_channel));
 213         }
 214
 215         fep->pps_enable = enable;
 216         spin_unlock_irqrestore(&fep->tmreg_lock, flags);
 217
 218         return 0;
 219 }
 220
 221 /**
 222  * fec_ptp_read - read raw cycle counter (to be used by time counter)
 223  * @cc: the cyclecounter structure
 224  *
 225  * this function reads the cyclecounter registers and is called by the
 226  * cyclecounter structure used to construct a ns counter from the
 227  * arbitrary fixed point registers
 228  */
 229 static cycle_t fec_ptp_read(const struct cyclecounter *cc)
 230 {
 231         struct fec_enet_private *fep =
 232                 container_of(cc, struct fec_enet_private, cc);
 233         const struct platform_device_id *id_entry =
 234                 platform_get_device_id(fep->pdev);
 235         u32 tempval;
 236
 237         tempval = readl(fep->hwp + FEC_ATIME_CTRL);
 238         tempval |= FEC_T_CTRL_CAPTURE;
 239         writel(tempval, fep->hwp + FEC_ATIME_CTRL);
 240
 241         if (id_entry->driver_data & FEC_QUIRK_BUG_CAPTURE)
 242                 udelay(1);
 243
 244         return readl(fep->hwp + FEC_ATIME);
 245 }
 246
 247 /**
 248  * fec_ptp_start_cyclecounter - create the cycle counter from hw
 249  * @ndev: network device
 250  *
 251  * this function initializes the timecounter and cyclecounter
 252  * structures for use in generated a ns counter from the arbitrary
 253  * fixed point cycles registers in the hardware.
 254  */
 255 void fec_ptp_start_cyclecounter(struct net_device *ndev)
 256 {
 257         struct fec_enet_private *fep = netdev_priv(ndev);
 258         unsigned long flags;
 259         int inc;
 260
 261         inc = 1000000000 / fep->cycle_speed;
 262
 263         /* grab the ptp lock */
 264         spin_lock_irqsave(&fep->tmreg_lock, flags);
 265
 266         /* 1ns counter */
 267         writel(inc << FEC_T_INC_OFFSET, fep->hwp + FEC_ATIME_INC);
 268
 269         /* use 31-bit timer counter */
 270         writel(FEC_COUNTER_PERIOD, fep->hwp + FEC_ATIME_EVT_PERIOD);
 271
 272         writel(FEC_T_CTRL_ENABLE | FEC_T_CTRL_PERIOD_RST,
 273                 fep->hwp + FEC_ATIME_CTRL);
 274
 275         memset(&fep->cc, 0, sizeof(fep->cc));
 276         fep->cc.read = fec_ptp_read;
 277         fep->cc.mask = CLOCKSOURCE_MASK(31);
 278         fep->cc.shift = 31;
 279         fep->cc.mult = FEC_CC_MULT;
 280
 281         /* reset the ns time counter */
 282         timecounter_init(&fep->tc, &fep->cc, ktime_to_ns(ktime_get_real()));
 283
 284         spin_unlock_irqrestore(&fep->tmreg_lock, flags);
 285 }
 286
 287 /**
 288  * fec_ptp_adjfreq - adjust ptp cycle frequency
 289  * @ptp: the ptp clock structure
 290  * @ppb: parts per billion adjustment from base
 291  *
 292  * Adjust the frequency of the ptp cycle counter by the
 293  * indicated ppb from the base frequency.
 294  *
 295  * Because ENET hardware frequency adjust is complex,
 296  * using software method to do that.
 297  */
 298 static int fec_ptp_adjfreq(struct ptp_clock_info *ptp, s32 ppb)
 299 {
 300         unsigned long flags;
 301         int neg_adj = 0;
 302         u32 i, tmp;
 303         u32 corr_inc, corr_period;
 304         u32 corr_ns;
 305         u64 lhs, rhs;
 306
 307         struct fec_enet_private *fep =
 308             container_of(ptp, struct fec_enet_private, ptp_caps);
 309
 310         if (ppb == 0)
 311                 return 0;
 312
 313         if (ppb < 0) {
 314                 ppb = -ppb;
 315                 neg_adj = 1;
 316         }
 317
 318         /* In theory, corr_inc/corr_period = ppb/NSEC_PER_SEC;
 319          * Try to find the corr_inc  between 1 to fep->ptp_inc to
 320          * meet adjustment requirement.
 321          */
 322         lhs = NSEC_PER_SEC;
 323         rhs = (u64)ppb * (u64)fep->ptp_inc;
 324         for (i = 1; i <= fep->ptp_inc; i++) {
 325                 if (lhs >= rhs) {
 326                         corr_inc = i;
 327                         corr_period = div_u64(lhs, rhs);
 328                         break;
 329                 }
 330                 lhs += NSEC_PER_SEC;
 331         }
 332         /* Not found? Set it to high value - double speed
 333          * correct in every clock step.
 334          */
 335         if (i > fep->ptp_inc) {
 336                 corr_inc = fep->ptp_inc;
 337                 corr_period = 1;
 338         }
 339
 340         if (neg_adj)
 341                 corr_ns = fep->ptp_inc - corr_inc;
 342         else
 343                 corr_ns = fep->ptp_inc + corr_inc;
 344
 345         spin_lock_irqsave(&fep->tmreg_lock, flags);
 346
 347         tmp = readl(fep->hwp + FEC_ATIME_INC) & FEC_T_INC_MASK;
 348         tmp |= corr_ns << FEC_T_INC_CORR_OFFSET;
 349         writel(tmp, fep->hwp + FEC_ATIME_INC);
 350         corr_period = corr_period > 1 ? corr_period - 1 : corr_period;
 351         writel(corr_period, fep->hwp + FEC_ATIME_CORR);
 352         /* dummy read to update the timer. */
 353         timecounter_read(&fep->tc);
 354
 355         spin_unlock_irqrestore(&fep->tmreg_lock, flags);
 356
 357         return 0;
 358 }
 359
 360 /**
 361  * fec_ptp_adjtime
 362  * @ptp: the ptp clock structure
 363  * @delta: offset to adjust the cycle counter by
 364  *
 365  * adjust the timer by resetting the timecounter structure.
 366  */
 367 static int fec_ptp_adjtime(struct ptp_clock_info *ptp, s64 delta)
 368 {
 369         struct fec_enet_private *fep =
 370             container_of(ptp, struct fec_enet_private, ptp_caps);
 371         unsigned long flags;
 372
 373         spin_lock_irqsave(&fep->tmreg_lock, flags);
 374         timecounter_adjtime(&fep->tc, delta);
 375         spin_unlock_irqrestore(&fep->tmreg_lock, flags);
 376
 377         return 0;
 378 }
 379
 380 /**
 381  * fec_ptp_gettime
 382  * @ptp: the ptp clock structure
 383  * @ts: timespec structure to hold the current time value
 384  *
 385  * read the timecounter and return the correct value on ns,
 386  * after converting it into a struct timespec.
 387  */
 388 static int fec_ptp_gettime(struct ptp_clock_info *ptp, struct timespec64 *ts)
 389 {
 390         struct fec_enet_private *adapter =
 391             container_of(ptp, struct fec_enet_private, ptp_caps);
 392         u64 ns;
 393         unsigned long flags;
 394
 395         mutex_lock(&adapter->ptp_clk_mutex);
 396         /* Check the ptp clock */
 397         if (!adapter->ptp_clk_on) {
 398                 mutex_unlock(&adapter->ptp_clk_mutex);
 399                 return -EINVAL;
 400         }
 401         spin_lock_irqsave(&adapter->tmreg_lock, flags);
 402         ns = timecounter_read(&adapter->tc);
 403         spin_unlock_irqrestore(&adapter->tmreg_lock, flags);
 404         mutex_unlock(&adapter->ptp_clk_mutex);
 405
 406         *ts = ns_to_timespec64(ns);
 407
 408         return 0;
 409 }
 410
 411 /**
 412  * fec_ptp_settime
 413  * @ptp: the ptp clock structure
 414  * @ts: the timespec containing the new time for the cycle counter
 415  *
 416  * reset the timecounter to use a new base value instead of the kernel
 417  * wall timer value.
 418  */
 419 static int fec_ptp_settime(struct ptp_clock_info *ptp,
 420                            const struct timespec64 *ts)
 421 {
 422         struct fec_enet_private *fep =
 423             container_of(ptp, struct fec_enet_private, ptp_caps);
 424
 425         u64 ns;
 426         unsigned long flags;
 427         u32 counter;
 428
 429         mutex_lock(&fep->ptp_clk_mutex);
 430         /* Check the ptp clock */
 431         if (!fep->ptp_clk_on) {
 432                 mutex_unlock(&fep->ptp_clk_mutex);
 433                 return -EINVAL;
 434         }
 435
 436         ns = timespec64_to_ns(ts);
 437         /* Get the timer value based on timestamp.
 438          * Update the counter with the masked value.
 439          */
 440         counter = ns & fep->cc.mask;
 441
 442         spin_lock_irqsave(&fep->tmreg_lock, flags);
 443         writel(counter, fep->hwp + FEC_ATIME);
 444         timecounter_init(&fep->tc, &fep->cc, ns);
 445         spin_unlock_irqrestore(&fep->tmreg_lock, flags);
 446         mutex_unlock(&fep->ptp_clk_mutex);
 447         return 0;
 448 }
 449
 450 /**
 451  * fec_ptp_enable
 452  * @ptp: the ptp clock structure
 453  * @rq: the requested feature to change
 454  * @on: whether to enable or disable the feature
 455  *
 456  */
 457 static int fec_ptp_enable(struct ptp_clock_info *ptp,
 458                           struct ptp_clock_request *rq, int on)
 459 {
 460         struct fec_enet_private *fep =
 461             container_of(ptp, struct fec_enet_private, ptp_caps);
 462         int ret = 0;
 463
 464         if (rq->type == PTP_CLK_REQ_PPS) {
 465                 ret = fec_ptp_enable_pps(fep, on);
 466
 467                 return ret;
 468         }
 469         return -EOPNOTSUPP;
 470 }
 471
 472 /**
 473  * fec_ptp_hwtstamp_ioctl - control hardware time stamping
 474  * @ndev: pointer to net_device
 475  * @ifreq: ioctl data
 476  * @cmd: particular ioctl requested
 477  */
 478 int fec_ptp_set(struct net_device *ndev, struct ifreq *ifr)
 479 {
 480         struct fec_enet_private *fep = netdev_priv(ndev);
 481
 482         struct hwtstamp_config config;
 483
 484         if (copy_from_user(&config, ifr->ifr_data, sizeof(config)))
 485                 return -EFAULT;
 486
 487         /* reserved for future extensions */
 488         if (config.flags)
 489                 return -EINVAL;
 490
 491         switch (config.tx_type) {
 492         case HWTSTAMP_TX_OFF:
 493                 fep->hwts_tx_en = 0;
 494                 break;
 495         case HWTSTAMP_TX_ON:
 496                 fep->hwts_tx_en = 1;
 497                 break;
 498         default:
 499                 return -ERANGE;
 500         }
 501
 502         switch (config.rx_filter) {
 503         case HWTSTAMP_FILTER_NONE:
 504                 if (fep->hwts_rx_en)
 505                         fep->hwts_rx_en = 0;
 506                 config.rx_filter = HWTSTAMP_FILTER_NONE;
 507                 break;
 508
 509         default:
 510                 fep->hwts_rx_en = 1;
 511                 config.rx_filter = HWTSTAMP_FILTER_ALL;
 512                 break;
 513         }
 514
 515         return copy_to_user(ifr->ifr_data, &config, sizeof(config)) ?
 516             -EFAULT : 0;
 517 }
 518
 519 int fec_ptp_get(struct net_device *ndev, struct ifreq *ifr)
 520 {
 521         struct fec_enet_private *fep = netdev_priv(ndev);
 522         struct hwtstamp_config config;
 523
 524         config.flags = 0;
 525         config.tx_type = fep->hwts_tx_en ? HWTSTAMP_TX_ON : HWTSTAMP_TX_OFF;
 526         config.rx_filter = (fep->hwts_rx_en ?
 527                             HWTSTAMP_FILTER_ALL : HWTSTAMP_FILTER_NONE);
 528
 529         return copy_to_user(ifr->ifr_data, &config, sizeof(config)) ?
 530                 -EFAULT : 0;
 531 }
 532
 533 /**
 534  * fec_time_keep - call timecounter_read every second to avoid timer overrun
 535  *                 because ENET just support 32bit counter, will timeout in 4s
 536  */
 537 static void fec_time_keep(struct work_struct *work)
 538 {
 539         struct delayed_work *dwork = to_delayed_work(work);
 540         struct fec_enet_private *fep = container_of(dwork, struct fec_enet_private, time_keep);
 541         u64 ns;
 542         unsigned long flags;
 543
 544         mutex_lock(&fep->ptp_clk_mutex);
 545         if (fep->ptp_clk_on) {
 546                 spin_lock_irqsave(&fep->tmreg_lock, flags);
 547                 ns = timecounter_read(&fep->tc);
 548                 spin_unlock_irqrestore(&fep->tmreg_lock, flags);
 549         }
 550         mutex_unlock(&fep->ptp_clk_mutex);
 551
 552         schedule_delayed_work(&fep->time_keep, HZ);
 553 }
 554
 555 /**
 556  * fec_ptp_init
 557  * @ndev: The FEC network adapter
 558  *
 559  * This function performs the required steps for enabling ptp
 560  * support. If ptp support has already been loaded it simply calls the
 561  * cyclecounter init routine and exits.
 562  */
 563
 564 void fec_ptp_init(struct platform_device *pdev)
 565 {
 566         struct net_device *ndev = platform_get_drvdata(pdev);
 567         struct fec_enet_private *fep = netdev_priv(ndev);
 568
 569         fep->ptp_caps.owner = THIS_MODULE;
 570         snprintf(fep->ptp_caps.name, 16, "fec ptp");
 571
 572         fep->ptp_caps.max_adj = 250000000;
 573         fep->ptp_caps.n_alarm = 0;
 574         fep->ptp_caps.n_ext_ts = 0;
 575         fep->ptp_caps.n_per_out = 0;
 576         fep->ptp_caps.n_pins = 0;
 577         fep->ptp_caps.pps = 1;
 578         fep->ptp_caps.adjfreq = fec_ptp_adjfreq;
 579         fep->ptp_caps.adjtime = fec_ptp_adjtime;
 580         fep->ptp_caps.gettime64 = fec_ptp_gettime;
 581         fep->ptp_caps.settime64 = fec_ptp_settime;
 582         fep->ptp_caps.enable = fec_ptp_enable;
 583
 584         fep->cycle_speed = clk_get_rate(fep->clk_ptp);
 585         if (!fep->cycle_speed) {
 586                 fep->cycle_speed = NSEC_PER_SEC;
 587                 dev_err(&fep->pdev->dev, "clk_ptp clock rate is zero\n");
 588         }
 589         fep->ptp_inc = NSEC_PER_SEC / fep->cycle_speed;
 590
 591         spin_lock_init(&fep->tmreg_lock);
 592
 593         fec_ptp_start_cyclecounter(ndev);
 594
 595         INIT_DELAYED_WORK(&fep->time_keep, fec_time_keep);
 596
 597         fep->ptp_clock = ptp_clock_register(&fep->ptp_caps, &pdev->dev);
 598         if (IS_ERR(fep->ptp_clock)) {
 599                 fep->ptp_clock = NULL;
 600                 pr_err("ptp_clock_register failed\n");
 601         }
 602
 603         schedule_delayed_work(&fep->time_keep, HZ);
 604 }
 605
 606 void fec_ptp_stop(struct platform_device *pdev)
 607 {
 608         struct net_device *ndev = platform_get_drvdata(pdev);
 609         struct fec_enet_private *fep = netdev_priv(ndev);
 610
 611         cancel_delayed_work_sync(&fep->time_keep);
 612         if (fep->ptp_clock)
 613                 ptp_clock_unregister(fep->ptp_clock);
 614 }
 615
 616 /**
 617  * fec_ptp_check_pps_event
 618  * @fep: the fec_enet_private structure handle
 619  *
 620  * This function check the pps event and reload the timer compare counter.
 621  */
 622 uint fec_ptp_check_pps_event(struct fec_enet_private *fep)
 623 {
 624         u32 val;
 625         u8 channel = fep->pps_channel;
 626         struct ptp_clock_event event;
 627
 628         val = readl(fep->hwp + FEC_TCSR(channel));
 629         if (val & FEC_T_TF_MASK) {
 630                 /* Write the next next compare(not the next according the spec)
 631                  * value to the register
 632                  */
 633                 writel(fep->next_counter, fep->hwp + FEC_TCCR(channel));
 634                 do {
 635                         writel(val, fep->hwp + FEC_TCSR(channel));
 636                 } while (readl(fep->hwp + FEC_TCSR(channel)) & FEC_T_TF_MASK);
 637
 638                 /* Update the counter; */
 639                 fep->next_counter = (fep->next_counter + fep->reload_period) & fep->cc.mask;
 640
 641                 event.type = PTP_CLOCK_PPS;
 642                 ptp_clock_event(fep->ptp_clock, &event);
 643                 return 1;
 644         }
 645
 646         return 0;
 647 }