drivers/net/dsa/mt7530.c

   1 // SPDX-License-Identifier: GPL-2.0-only
   2 /*
   3  * Mediatek MT7530 DSA Switch driver
   4  * Copyright (C) 2017 Sean Wang <sean.wang@mediatek.com>
   5  */
   6 #include <linux/etherdevice.h>
   7 #include <linux/if_bridge.h>
   8 #include <linux/iopoll.h>
   9 #include <linux/mdio.h>
  10 #include <linux/mfd/syscon.h>
  11 #include <linux/module.h>
  12 #include <linux/netdevice.h>
  13 #include <linux/of_irq.h>
  14 #include <linux/of_mdio.h>
  15 #include <linux/of_net.h>
  16 #include <linux/of_platform.h>
  17 #include <linux/phylink.h>
  18 #include <linux/regmap.h>
  19 #include <linux/regulator/consumer.h>
  20 #include <linux/reset.h>
  21 #include <linux/gpio/consumer.h>
  22 #include <linux/gpio/driver.h>
  23 #include <net/dsa.h>
  24
  25 #include "mt7530.h"
  26
  27 static struct mt753x_pcs *pcs_to_mt753x_pcs(struct phylink_pcs *pcs)
  28 {
  29         return container_of(pcs, struct mt753x_pcs, pcs);
  30 }
  31
  32 /* String, offset, and register size in bytes if different from 4 bytes */
  33 static const struct mt7530_mib_desc mt7530_mib[] = {
  34         MIB_DESC(1, 0x00, "TxDrop"),
  35         MIB_DESC(1, 0x04, "TxCrcErr"),
  36         MIB_DESC(1, 0x08, "TxUnicast"),
  37         MIB_DESC(1, 0x0c, "TxMulticast"),
  38         MIB_DESC(1, 0x10, "TxBroadcast"),
  39         MIB_DESC(1, 0x14, "TxCollision"),
  40         MIB_DESC(1, 0x18, "TxSingleCollision"),
  41         MIB_DESC(1, 0x1c, "TxMultipleCollision"),
  42         MIB_DESC(1, 0x20, "TxDeferred"),
  43         MIB_DESC(1, 0x24, "TxLateCollision"),
  44         MIB_DESC(1, 0x28, "TxExcessiveCollistion"),
  45         MIB_DESC(1, 0x2c, "TxPause"),
  46         MIB_DESC(1, 0x30, "TxPktSz64"),
  47         MIB_DESC(1, 0x34, "TxPktSz65To127"),
  48         MIB_DESC(1, 0x38, "TxPktSz128To255"),
  49         MIB_DESC(1, 0x3c, "TxPktSz256To511"),
  50         MIB_DESC(1, 0x40, "TxPktSz512To1023"),
  51         MIB_DESC(1, 0x44, "Tx1024ToMax"),
  52         MIB_DESC(2, 0x48, "TxBytes"),
  53         MIB_DESC(1, 0x60, "RxDrop"),
  54         MIB_DESC(1, 0x64, "RxFiltering"),
  55         MIB_DESC(1, 0x68, "RxUnicast"),
  56         MIB_DESC(1, 0x6c, "RxMulticast"),
  57         MIB_DESC(1, 0x70, "RxBroadcast"),
  58         MIB_DESC(1, 0x74, "RxAlignErr"),
  59         MIB_DESC(1, 0x78, "RxCrcErr"),
  60         MIB_DESC(1, 0x7c, "RxUnderSizeErr"),
  61         MIB_DESC(1, 0x80, "RxFragErr"),
  62         MIB_DESC(1, 0x84, "RxOverSzErr"),
  63         MIB_DESC(1, 0x88, "RxJabberErr"),
  64         MIB_DESC(1, 0x8c, "RxPause"),
  65         MIB_DESC(1, 0x90, "RxPktSz64"),
  66         MIB_DESC(1, 0x94, "RxPktSz65To127"),
  67         MIB_DESC(1, 0x98, "RxPktSz128To255"),
  68         MIB_DESC(1, 0x9c, "RxPktSz256To511"),
  69         MIB_DESC(1, 0xa0, "RxPktSz512To1023"),
  70         MIB_DESC(1, 0xa4, "RxPktSz1024ToMax"),
  71         MIB_DESC(2, 0xa8, "RxBytes"),
  72         MIB_DESC(1, 0xb0, "RxCtrlDrop"),
  73         MIB_DESC(1, 0xb4, "RxIngressDrop"),
  74         MIB_DESC(1, 0xb8, "RxArlDrop"),
  75 };
  76
  77 /* Since phy_device has not yet been created and
  78  * phy_{read,write}_mmd_indirect is not available, we provide our own
  79  * core_{read,write}_mmd_indirect with core_{clear,write,set} wrappers
  80  * to complete this function.
  81  */
  82 static int
  83 core_read_mmd_indirect(struct mt7530_priv *priv, int prtad, int devad)
  84 {
  85         struct mii_bus *bus = priv->bus;
  86         int value, ret;
  87
  88         /* Write the desired MMD Devad */
  89         ret = bus->write(bus, 0, MII_MMD_CTRL, devad);
  90         if (ret < 0)
  91                 goto err;
  92
  93         /* Write the desired MMD register address */
  94         ret = bus->write(bus, 0, MII_MMD_DATA, prtad);
  95         if (ret < 0)
  96                 goto err;
  97
  98         /* Select the Function : DATA with no post increment */
  99         ret = bus->write(bus, 0, MII_MMD_CTRL, (devad | MII_MMD_CTRL_NOINCR));
 100         if (ret < 0)
 101                 goto err;
 102
 103         /* Read the content of the MMD's selected register */
 104         value = bus->read(bus, 0, MII_MMD_DATA);
 105
 106         return value;
 107 err:
 108         dev_err(&bus->dev,  "failed to read mmd register\n");
 109
 110         return ret;
 111 }
 112
 113 static int
 114 core_write_mmd_indirect(struct mt7530_priv *priv, int prtad,
 115                         int devad, u32 data)
 116 {
 117         struct mii_bus *bus = priv->bus;
 118         int ret;
 119
 120         /* Write the desired MMD Devad */
 121         ret = bus->write(bus, 0, MII_MMD_CTRL, devad);
 122         if (ret < 0)
 123                 goto err;
 124
 125         /* Write the desired MMD register address */
 126         ret = bus->write(bus, 0, MII_MMD_DATA, prtad);
 127         if (ret < 0)
 128                 goto err;
 129
 130         /* Select the Function : DATA with no post increment */
 131         ret = bus->write(bus, 0, MII_MMD_CTRL, (devad | MII_MMD_CTRL_NOINCR));
 132         if (ret < 0)
 133                 goto err;
 134
 135         /* Write the data into MMD's selected register */
 136         ret = bus->write(bus, 0, MII_MMD_DATA, data);
 137 err:
 138         if (ret < 0)
 139                 dev_err(&bus->dev,
 140                         "failed to write mmd register\n");
 141         return ret;
 142 }
 143
 144 static void
 145 mt7530_mutex_lock(struct mt7530_priv *priv)
 146 {
 147         if (priv->bus)
 148                 mutex_lock_nested(&priv->bus->mdio_lock, MDIO_MUTEX_NESTED);
 149 }
 150
 151 static void
 152 mt7530_mutex_unlock(struct mt7530_priv *priv)
 153 {
 154         if (priv->bus)
 155                 mutex_unlock(&priv->bus->mdio_lock);
 156 }
 157
 158 static void
 159 core_write(struct mt7530_priv *priv, u32 reg, u32 val)
 160 {
 161         mt7530_mutex_lock(priv);
 162
 163         core_write_mmd_indirect(priv, reg, MDIO_MMD_VEND2, val);
 164
 165         mt7530_mutex_unlock(priv);
 166 }
 167
 168 static void
 169 core_rmw(struct mt7530_priv *priv, u32 reg, u32 mask, u32 set)
 170 {
 171         u32 val;
 172
 173         mt7530_mutex_lock(priv);
 174
 175         val = core_read_mmd_indirect(priv, reg, MDIO_MMD_VEND2);
 176         val &= ~mask;
 177         val |= set;
 178         core_write_mmd_indirect(priv, reg, MDIO_MMD_VEND2, val);
 179
 180         mt7530_mutex_unlock(priv);
 181 }
 182
 183 static void
 184 core_set(struct mt7530_priv *priv, u32 reg, u32 val)
 185 {
 186         core_rmw(priv, reg, 0, val);
 187 }
 188
 189 static void
 190 core_clear(struct mt7530_priv *priv, u32 reg, u32 val)
 191 {
 192         core_rmw(priv, reg, val, 0);
 193 }
 194
 195 static int
 196 mt7530_mii_write(struct mt7530_priv *priv, u32 reg, u32 val)
 197 {
 198         int ret;
 199
 200         ret = regmap_write(priv->regmap, reg, val);
 201
 202         if (ret < 0)
 203                 dev_err(priv->dev,
 204                         "failed to write mt7530 register\n");
 205
 206         return ret;
 207 }
 208
 209 static u32
 210 mt7530_mii_read(struct mt7530_priv *priv, u32 reg)
 211 {
 212         int ret;
 213         u32 val;
 214
 215         ret = regmap_read(priv->regmap, reg, &val);
 216         if (ret) {
 217                 WARN_ON_ONCE(1);
 218                 dev_err(priv->dev,
 219                         "failed to read mt7530 register\n");
 220                 return 0;
 221         }
 222
 223         return val;
 224 }
 225
 226 static void
 227 mt7530_write(struct mt7530_priv *priv, u32 reg, u32 val)
 228 {
 229         mt7530_mutex_lock(priv);
 230
 231         mt7530_mii_write(priv, reg, val);
 232
 233         mt7530_mutex_unlock(priv);
 234 }
 235
 236 static u32
 237 _mt7530_unlocked_read(struct mt7530_dummy_poll *p)
 238 {
 239         return mt7530_mii_read(p->priv, p->reg);
 240 }
 241
 242 static u32
 243 _mt7530_read(struct mt7530_dummy_poll *p)
 244 {
 245         u32 val;
 246
 247         mt7530_mutex_lock(p->priv);
 248
 249         val = mt7530_mii_read(p->priv, p->reg);
 250
 251         mt7530_mutex_unlock(p->priv);
 252
 253         return val;
 254 }
 255
 256 static u32
 257 mt7530_read(struct mt7530_priv *priv, u32 reg)
 258 {
 259         struct mt7530_dummy_poll p;
 260
 261         INIT_MT7530_DUMMY_POLL(&p, priv, reg);
 262         return _mt7530_read(&p);
 263 }
 264
 265 static void
 266 mt7530_rmw(struct mt7530_priv *priv, u32 reg,
 267            u32 mask, u32 set)
 268 {
 269         mt7530_mutex_lock(priv);
 270
 271         regmap_update_bits(priv->regmap, reg, mask, set);
 272
 273         mt7530_mutex_unlock(priv);
 274 }
 275
 276 static void
 277 mt7530_set(struct mt7530_priv *priv, u32 reg, u32 val)
 278 {
 279         mt7530_rmw(priv, reg, val, val);
 280 }
 281
 282 static void
 283 mt7530_clear(struct mt7530_priv *priv, u32 reg, u32 val)
 284 {
 285         mt7530_rmw(priv, reg, val, 0);
 286 }
 287
 288 static int
 289 mt7530_fdb_cmd(struct mt7530_priv *priv, enum mt7530_fdb_cmd cmd, u32 *rsp)
 290 {
 291         u32 val;
 292         int ret;
 293         struct mt7530_dummy_poll p;
 294
 295         /* Set the command operating upon the MAC address entries */
 296         val = ATC_BUSY | ATC_MAT(0) | cmd;
 297         mt7530_write(priv, MT7530_ATC, val);
 298
 299         INIT_MT7530_DUMMY_POLL(&p, priv, MT7530_ATC);
 300         ret = readx_poll_timeout(_mt7530_read, &p, val,
 301                                  !(val & ATC_BUSY), 20, 20000);
 302         if (ret < 0) {
 303                 dev_err(priv->dev, "reset timeout\n");
 304                 return ret;
 305         }
 306
 307         /* Additional sanity for read command if the specified
 308          * entry is invalid
 309          */
 310         val = mt7530_read(priv, MT7530_ATC);
 311         if ((cmd == MT7530_FDB_READ) && (val & ATC_INVALID))
 312                 return -EINVAL;
 313
 314         if (rsp)
 315                 *rsp = val;
 316
 317         return 0;
 318 }
 319
 320 static void
 321 mt7530_fdb_read(struct mt7530_priv *priv, struct mt7530_fdb *fdb)
 322 {
 323         u32 reg[3];
 324         int i;
 325
 326         /* Read from ARL table into an array */
 327         for (i = 0; i < 3; i++) {
 328                 reg[i] = mt7530_read(priv, MT7530_TSRA1 + (i * 4));
 329
 330                 dev_dbg(priv->dev, "%s(%d) reg[%d]=0x%x\n",
 331                         __func__, __LINE__, i, reg[i]);
 332         }
 333
 334         fdb->vid = (reg[1] >> CVID) & CVID_MASK;
 335         fdb->aging = (reg[2] >> AGE_TIMER) & AGE_TIMER_MASK;
 336         fdb->port_mask = (reg[2] >> PORT_MAP) & PORT_MAP_MASK;
 337         fdb->mac[0] = (reg[0] >> MAC_BYTE_0) & MAC_BYTE_MASK;
 338         fdb->mac[1] = (reg[0] >> MAC_BYTE_1) & MAC_BYTE_MASK;
 339         fdb->mac[2] = (reg[0] >> MAC_BYTE_2) & MAC_BYTE_MASK;
 340         fdb->mac[3] = (reg[0] >> MAC_BYTE_3) & MAC_BYTE_MASK;
 341         fdb->mac[4] = (reg[1] >> MAC_BYTE_4) & MAC_BYTE_MASK;
 342         fdb->mac[5] = (reg[1] >> MAC_BYTE_5) & MAC_BYTE_MASK;
 343         fdb->noarp = ((reg[2] >> ENT_STATUS) & ENT_STATUS_MASK) == STATIC_ENT;
 344 }
 345
 346 static void
 347 mt7530_fdb_write(struct mt7530_priv *priv, u16 vid,
 348                  u8 port_mask, const u8 *mac,
 349                  u8 aging, u8 type)
 350 {
 351         u32 reg[3] = { 0 };
 352         int i;
 353
 354         reg[1] |= vid & CVID_MASK;
 355         reg[1] |= ATA2_IVL;
 356         reg[1] |= ATA2_FID(FID_BRIDGED);
 357         reg[2] |= (aging & AGE_TIMER_MASK) << AGE_TIMER;
 358         reg[2] |= (port_mask & PORT_MAP_MASK) << PORT_MAP;
 359         /* STATIC_ENT indicate that entry is static wouldn't
 360          * be aged out and STATIC_EMP specified as erasing an
 361          * entry
 362          */
 363         reg[2] |= (type & ENT_STATUS_MASK) << ENT_STATUS;
 364         reg[1] |= mac[5] << MAC_BYTE_5;
 365         reg[1] |= mac[4] << MAC_BYTE_4;
 366         reg[0] |= mac[3] << MAC_BYTE_3;
 367         reg[0] |= mac[2] << MAC_BYTE_2;
 368         reg[0] |= mac[1] << MAC_BYTE_1;
 369         reg[0] |= mac[0] << MAC_BYTE_0;
 370
 371         /* Write array into the ARL table */
 372         for (i = 0; i < 3; i++)
 373                 mt7530_write(priv, MT7530_ATA1 + (i * 4), reg[i]);
 374 }
 375
 376 /* Set up switch core clock for MT7530 */
 377 static void mt7530_pll_setup(struct mt7530_priv *priv)
 378 {
 379         /* Disable core clock */
 380         core_clear(priv, CORE_TRGMII_GSW_CLK_CG, REG_GSWCK_EN);
 381
 382         /* Disable PLL */
 383         core_write(priv, CORE_GSWPLL_GRP1, 0);
 384
 385         /* Set core clock into 500Mhz */
 386         core_write(priv, CORE_GSWPLL_GRP2,
 387                    RG_GSWPLL_POSDIV_500M(1) |
 388                    RG_GSWPLL_FBKDIV_500M(25));
 389
 390         /* Enable PLL */
 391         core_write(priv, CORE_GSWPLL_GRP1,
 392                    RG_GSWPLL_EN_PRE |
 393                    RG_GSWPLL_POSDIV_200M(2) |
 394                    RG_GSWPLL_FBKDIV_200M(32));
 395
 396         udelay(20);
 397
 398         /* Enable core clock */
 399         core_set(priv, CORE_TRGMII_GSW_CLK_CG, REG_GSWCK_EN);
 400 }
 401
 402 /* If port 6 is available as a CPU port, always prefer that as the default,
 403  * otherwise don't care.
 404  */
 405 static struct dsa_port *
 406 mt753x_preferred_default_local_cpu_port(struct dsa_switch *ds)
 407 {
 408         struct dsa_port *cpu_dp = dsa_to_port(ds, 6);
 409
 410         if (dsa_port_is_cpu(cpu_dp))
 411                 return cpu_dp;
 412
 413         return NULL;
 414 }
 415
 416 /* Setup port 6 interface mode and TRGMII TX circuit */
 417 static int
 418 mt7530_pad_clk_setup(struct dsa_switch *ds, phy_interface_t interface)
 419 {
 420         struct mt7530_priv *priv = ds->priv;
 421         u32 ncpo1, ssc_delta, trgint, xtal;
 422
 423         xtal = mt7530_read(priv, MT7530_MHWTRAP) & HWTRAP_XTAL_MASK;
 424
 425         if (xtal == HWTRAP_XTAL_20MHZ) {
 426                 dev_err(priv->dev,
 427                         "%s: MT7530 with a 20MHz XTAL is not supported!\n",
 428                         __func__);
 429                 return -EINVAL;
 430         }
 431
 432         switch (interface) {
 433         case PHY_INTERFACE_MODE_RGMII:
 434                 trgint = 0;
 435                 break;
 436         case PHY_INTERFACE_MODE_TRGMII:
 437                 trgint = 1;
 438                 if (xtal == HWTRAP_XTAL_25MHZ)
 439                         ssc_delta = 0x57;
 440                 else
 441                         ssc_delta = 0x87;
 442                 if (priv->id == ID_MT7621) {
 443                         /* PLL frequency: 125MHz: 1.0GBit */
 444                         if (xtal == HWTRAP_XTAL_40MHZ)
 445                                 ncpo1 = 0x0640;
 446                         if (xtal == HWTRAP_XTAL_25MHZ)
 447                                 ncpo1 = 0x0a00;
 448                 } else { /* PLL frequency: 250MHz: 2.0Gbit */
 449                         if (xtal == HWTRAP_XTAL_40MHZ)
 450                                 ncpo1 = 0x0c80;
 451                         if (xtal == HWTRAP_XTAL_25MHZ)
 452                                 ncpo1 = 0x1400;
 453                 }
 454                 break;
 455         default:
 456                 dev_err(priv->dev, "xMII interface %d not supported\n",
 457                         interface);
 458                 return -EINVAL;
 459         }
 460
 461         mt7530_rmw(priv, MT7530_P6ECR, P6_INTF_MODE_MASK,
 462                    P6_INTF_MODE(trgint));
 463
 464         if (trgint) {
 465                 /* Disable the MT7530 TRGMII clocks */
 466                 core_clear(priv, CORE_TRGMII_GSW_CLK_CG, REG_TRGMIICK_EN);
 467
 468                 /* Setup the MT7530 TRGMII Tx Clock */
 469                 core_write(priv, CORE_PLL_GROUP5, RG_LCDDS_PCW_NCPO1(ncpo1));
 470                 core_write(priv, CORE_PLL_GROUP6, RG_LCDDS_PCW_NCPO0(0));
 471                 core_write(priv, CORE_PLL_GROUP10, RG_LCDDS_SSC_DELTA(ssc_delta));
 472                 core_write(priv, CORE_PLL_GROUP11, RG_LCDDS_SSC_DELTA1(ssc_delta));
 473                 core_write(priv, CORE_PLL_GROUP4,
 474                            RG_SYSPLL_DDSFBK_EN | RG_SYSPLL_BIAS_EN |
 475                            RG_SYSPLL_BIAS_LPF_EN);
 476                 core_write(priv, CORE_PLL_GROUP2,
 477                            RG_SYSPLL_EN_NORMAL | RG_SYSPLL_VODEN |
 478                            RG_SYSPLL_POSDIV(1));
 479                 core_write(priv, CORE_PLL_GROUP7,
 480                            RG_LCDDS_PCW_NCPO_CHG | RG_LCCDS_C(3) |
 481                            RG_LCDDS_PWDB | RG_LCDDS_ISO_EN);
 482
 483                 /* Enable the MT7530 TRGMII clocks */
 484                 core_set(priv, CORE_TRGMII_GSW_CLK_CG, REG_TRGMIICK_EN);
 485         }
 486
 487         return 0;
 488 }
 489
 490 static bool mt7531_dual_sgmii_supported(struct mt7530_priv *priv)
 491 {
 492         u32 val;
 493
 494         val = mt7530_read(priv, MT7531_TOP_SIG_SR);
 495
 496         return (val & PAD_DUAL_SGMII_EN) != 0;
 497 }
 498
 499 static int
 500 mt7531_pad_setup(struct dsa_switch *ds, phy_interface_t interface)
 501 {
 502         return 0;
 503 }
 504
 505 static void
 506 mt7531_pll_setup(struct mt7530_priv *priv)
 507 {
 508         u32 top_sig;
 509         u32 hwstrap;
 510         u32 xtal;
 511         u32 val;
 512
 513         if (mt7531_dual_sgmii_supported(priv))
 514                 return;
 515
 516         val = mt7530_read(priv, MT7531_CREV);
 517         top_sig = mt7530_read(priv, MT7531_TOP_SIG_SR);
 518         hwstrap = mt7530_read(priv, MT7531_HWTRAP);
 519         if ((val & CHIP_REV_M) > 0)
 520                 xtal = (top_sig & PAD_MCM_SMI_EN) ? HWTRAP_XTAL_FSEL_40MHZ :
 521                                                     HWTRAP_XTAL_FSEL_25MHZ;
 522         else
 523                 xtal = hwstrap & HWTRAP_XTAL_FSEL_MASK;
 524
 525         /* Step 1 : Disable MT7531 COREPLL */
 526         val = mt7530_read(priv, MT7531_PLLGP_EN);
 527         val &= ~EN_COREPLL;
 528         mt7530_write(priv, MT7531_PLLGP_EN, val);
 529
 530         /* Step 2: switch to XTAL output */
 531         val = mt7530_read(priv, MT7531_PLLGP_EN);
 532         val |= SW_CLKSW;
 533         mt7530_write(priv, MT7531_PLLGP_EN, val);
 534
 535         val = mt7530_read(priv, MT7531_PLLGP_CR0);
 536         val &= ~RG_COREPLL_EN;
 537         mt7530_write(priv, MT7531_PLLGP_CR0, val);
 538
 539         /* Step 3: disable PLLGP and enable program PLLGP */
 540         val = mt7530_read(priv, MT7531_PLLGP_EN);
 541         val |= SW_PLLGP;
 542         mt7530_write(priv, MT7531_PLLGP_EN, val);
 543
 544         /* Step 4: program COREPLL output frequency to 500MHz */
 545         val = mt7530_read(priv, MT7531_PLLGP_CR0);
 546         val &= ~RG_COREPLL_POSDIV_M;
 547         val |= 2 << RG_COREPLL_POSDIV_S;
 548         mt7530_write(priv, MT7531_PLLGP_CR0, val);
 549         usleep_range(25, 35);
 550
 551         switch (xtal) {
 552         case HWTRAP_XTAL_FSEL_25MHZ:
 553                 val = mt7530_read(priv, MT7531_PLLGP_CR0);
 554                 val &= ~RG_COREPLL_SDM_PCW_M;
 555                 val |= 0x140000 << RG_COREPLL_SDM_PCW_S;
 556                 mt7530_write(priv, MT7531_PLLGP_CR0, val);
 557                 break;
 558         case HWTRAP_XTAL_FSEL_40MHZ:
 559                 val = mt7530_read(priv, MT7531_PLLGP_CR0);
 560                 val &= ~RG_COREPLL_SDM_PCW_M;
 561                 val |= 0x190000 << RG_COREPLL_SDM_PCW_S;
 562                 mt7530_write(priv, MT7531_PLLGP_CR0, val);
 563                 break;
 564         }
 565
 566         /* Set feedback divide ratio update signal to high */
 567         val = mt7530_read(priv, MT7531_PLLGP_CR0);
 568         val |= RG_COREPLL_SDM_PCW_CHG;
 569         mt7530_write(priv, MT7531_PLLGP_CR0, val);
 570         /* Wait for at least 16 XTAL clocks */
 571         usleep_range(10, 20);
 572
 573         /* Step 5: set feedback divide ratio update signal to low */
 574         val = mt7530_read(priv, MT7531_PLLGP_CR0);
 575         val &= ~RG_COREPLL_SDM_PCW_CHG;
 576         mt7530_write(priv, MT7531_PLLGP_CR0, val);
 577
 578         /* Enable 325M clock for SGMII */
 579         mt7530_write(priv, MT7531_ANA_PLLGP_CR5, 0xad0000);
 580
 581         /* Enable 250SSC clock for RGMII */
 582         mt7530_write(priv, MT7531_ANA_PLLGP_CR2, 0x4f40000);
 583
 584         /* Step 6: Enable MT7531 PLL */
 585         val = mt7530_read(priv, MT7531_PLLGP_CR0);
 586         val |= RG_COREPLL_EN;
 587         mt7530_write(priv, MT7531_PLLGP_CR0, val);
 588
 589         val = mt7530_read(priv, MT7531_PLLGP_EN);
 590         val |= EN_COREPLL;
 591         mt7530_write(priv, MT7531_PLLGP_EN, val);
 592         usleep_range(25, 35);
 593 }
 594
 595 static void
 596 mt7530_mib_reset(struct dsa_switch *ds)
 597 {
 598         struct mt7530_priv *priv = ds->priv;
 599
 600         mt7530_write(priv, MT7530_MIB_CCR, CCR_MIB_FLUSH);
 601         mt7530_write(priv, MT7530_MIB_CCR, CCR_MIB_ACTIVATE);
 602 }
 603
 604 static int mt7530_phy_read_c22(struct mt7530_priv *priv, int port, int regnum)
 605 {
 606         return mdiobus_read_nested(priv->bus, port, regnum);
 607 }
 608
 609 static int mt7530_phy_write_c22(struct mt7530_priv *priv, int port, int regnum,
 610                                 u16 val)
 611 {
 612         return mdiobus_write_nested(priv->bus, port, regnum, val);
 613 }
 614
 615 static int mt7530_phy_read_c45(struct mt7530_priv *priv, int port,
 616                                int devad, int regnum)
 617 {
 618         return mdiobus_c45_read_nested(priv->bus, port, devad, regnum);
 619 }
 620
 621 static int mt7530_phy_write_c45(struct mt7530_priv *priv, int port, int devad,
 622                                 int regnum, u16 val)
 623 {
 624         return mdiobus_c45_write_nested(priv->bus, port, devad, regnum, val);
 625 }
 626
 627 static int
 628 mt7531_ind_c45_phy_read(struct mt7530_priv *priv, int port, int devad,
 629                         int regnum)
 630 {
 631         struct mt7530_dummy_poll p;
 632         u32 reg, val;
 633         int ret;
 634
 635         INIT_MT7530_DUMMY_POLL(&p, priv, MT7531_PHY_IAC);
 636
 637         mt7530_mutex_lock(priv);
 638
 639         ret = readx_poll_timeout(_mt7530_unlocked_read, &p, val,
 640                                  !(val & MT7531_PHY_ACS_ST), 20, 100000);
 641         if (ret < 0) {
 642                 dev_err(priv->dev, "poll timeout\n");
 643                 goto out;
 644         }
 645
 646         reg = MT7531_MDIO_CL45_ADDR | MT7531_MDIO_PHY_ADDR(port) |
 647               MT7531_MDIO_DEV_ADDR(devad) | regnum;
 648         mt7530_mii_write(priv, MT7531_PHY_IAC, reg | MT7531_PHY_ACS_ST);
 649
 650         ret = readx_poll_timeout(_mt7530_unlocked_read, &p, val,
 651                                  !(val & MT7531_PHY_ACS_ST), 20, 100000);
 652         if (ret < 0) {
 653                 dev_err(priv->dev, "poll timeout\n");
 654                 goto out;
 655         }
 656
 657         reg = MT7531_MDIO_CL45_READ | MT7531_MDIO_PHY_ADDR(port) |
 658               MT7531_MDIO_DEV_ADDR(devad);
 659         mt7530_mii_write(priv, MT7531_PHY_IAC, reg | MT7531_PHY_ACS_ST);
 660
 661         ret = readx_poll_timeout(_mt7530_unlocked_read, &p, val,
 662                                  !(val & MT7531_PHY_ACS_ST), 20, 100000);
 663         if (ret < 0) {
 664                 dev_err(priv->dev, "poll timeout\n");
 665                 goto out;
 666         }
 667
 668         ret = val & MT7531_MDIO_RW_DATA_MASK;
 669 out:
 670         mt7530_mutex_unlock(priv);
 671
 672         return ret;
 673 }
 674
 675 static int
 676 mt7531_ind_c45_phy_write(struct mt7530_priv *priv, int port, int devad,
 677                          int regnum, u16 data)
 678 {
 679         struct mt7530_dummy_poll p;
 680         u32 val, reg;
 681         int ret;
 682
 683         INIT_MT7530_DUMMY_POLL(&p, priv, MT7531_PHY_IAC);
 684
 685         mt7530_mutex_lock(priv);
 686
 687         ret = readx_poll_timeout(_mt7530_unlocked_read, &p, val,
 688                                  !(val & MT7531_PHY_ACS_ST), 20, 100000);
 689         if (ret < 0) {
 690                 dev_err(priv->dev, "poll timeout\n");
 691                 goto out;
 692         }
 693
 694         reg = MT7531_MDIO_CL45_ADDR | MT7531_MDIO_PHY_ADDR(port) |
 695               MT7531_MDIO_DEV_ADDR(devad) | regnum;
 696         mt7530_mii_write(priv, MT7531_PHY_IAC, reg | MT7531_PHY_ACS_ST);
 697
 698         ret = readx_poll_timeout(_mt7530_unlocked_read, &p, val,
 699                                  !(val & MT7531_PHY_ACS_ST), 20, 100000);
 700         if (ret < 0) {
 701                 dev_err(priv->dev, "poll timeout\n");
 702                 goto out;
 703         }
 704
 705         reg = MT7531_MDIO_CL45_WRITE | MT7531_MDIO_PHY_ADDR(port) |
 706               MT7531_MDIO_DEV_ADDR(devad) | data;
 707         mt7530_mii_write(priv, MT7531_PHY_IAC, reg | MT7531_PHY_ACS_ST);
 708
 709         ret = readx_poll_timeout(_mt7530_unlocked_read, &p, val,
 710                                  !(val & MT7531_PHY_ACS_ST), 20, 100000);
 711         if (ret < 0) {
 712                 dev_err(priv->dev, "poll timeout\n");
 713                 goto out;
 714         }
 715
 716 out:
 717         mt7530_mutex_unlock(priv);
 718
 719         return ret;
 720 }
 721
 722 static int
 723 mt7531_ind_c22_phy_read(struct mt7530_priv *priv, int port, int regnum)
 724 {
 725         struct mt7530_dummy_poll p;
 726         int ret;
 727         u32 val;
 728
 729         INIT_MT7530_DUMMY_POLL(&p, priv, MT7531_PHY_IAC);
 730
 731         mt7530_mutex_lock(priv);
 732
 733         ret = readx_poll_timeout(_mt7530_unlocked_read, &p, val,
 734                                  !(val & MT7531_PHY_ACS_ST), 20, 100000);
 735         if (ret < 0) {
 736                 dev_err(priv->dev, "poll timeout\n");
 737                 goto out;
 738         }
 739
 740         val = MT7531_MDIO_CL22_READ | MT7531_MDIO_PHY_ADDR(port) |
 741               MT7531_MDIO_REG_ADDR(regnum);
 742
 743         mt7530_mii_write(priv, MT7531_PHY_IAC, val | MT7531_PHY_ACS_ST);
 744
 745         ret = readx_poll_timeout(_mt7530_unlocked_read, &p, val,
 746                                  !(val & MT7531_PHY_ACS_ST), 20, 100000);
 747         if (ret < 0) {
 748                 dev_err(priv->dev, "poll timeout\n");
 749                 goto out;
 750         }
 751
 752         ret = val & MT7531_MDIO_RW_DATA_MASK;
 753 out:
 754         mt7530_mutex_unlock(priv);
 755
 756         return ret;
 757 }
 758
 759 static int
 760 mt7531_ind_c22_phy_write(struct mt7530_priv *priv, int port, int regnum,
 761                          u16 data)
 762 {
 763         struct mt7530_dummy_poll p;
 764         int ret;
 765         u32 reg;
 766
 767         INIT_MT7530_DUMMY_POLL(&p, priv, MT7531_PHY_IAC);
 768
 769         mt7530_mutex_lock(priv);
 770
 771         ret = readx_poll_timeout(_mt7530_unlocked_read, &p, reg,
 772                                  !(reg & MT7531_PHY_ACS_ST), 20, 100000);
 773         if (ret < 0) {
 774                 dev_err(priv->dev, "poll timeout\n");
 775                 goto out;
 776         }
 777
 778         reg = MT7531_MDIO_CL22_WRITE | MT7531_MDIO_PHY_ADDR(port) |
 779               MT7531_MDIO_REG_ADDR(regnum) | data;
 780
 781         mt7530_mii_write(priv, MT7531_PHY_IAC, reg | MT7531_PHY_ACS_ST);
 782
 783         ret = readx_poll_timeout(_mt7530_unlocked_read, &p, reg,
 784                                  !(reg & MT7531_PHY_ACS_ST), 20, 100000);
 785         if (ret < 0) {
 786                 dev_err(priv->dev, "poll timeout\n");
 787                 goto out;
 788         }
 789
 790 out:
 791         mt7530_mutex_unlock(priv);
 792
 793         return ret;
 794 }
 795
 796 static int
 797 mt753x_phy_read_c22(struct mii_bus *bus, int port, int regnum)
 798 {
 799         struct mt7530_priv *priv = bus->priv;
 800
 801         return priv->info->phy_read_c22(priv, port, regnum);
 802 }
 803
 804 static int
 805 mt753x_phy_read_c45(struct mii_bus *bus, int port, int devad, int regnum)
 806 {
 807         struct mt7530_priv *priv = bus->priv;
 808
 809         return priv->info->phy_read_c45(priv, port, devad, regnum);
 810 }
 811
 812 static int
 813 mt753x_phy_write_c22(struct mii_bus *bus, int port, int regnum, u16 val)
 814 {
 815         struct mt7530_priv *priv = bus->priv;
 816
 817         return priv->info->phy_write_c22(priv, port, regnum, val);
 818 }
 819
 820 static int
 821 mt753x_phy_write_c45(struct mii_bus *bus, int port, int devad, int regnum,
 822                      u16 val)
 823 {
 824         struct mt7530_priv *priv = bus->priv;
 825
 826         return priv->info->phy_write_c45(priv, port, devad, regnum, val);
 827 }
 828
 829 static void
 830 mt7530_get_strings(struct dsa_switch *ds, int port, u32 stringset,
 831                    uint8_t *data)
 832 {
 833         int i;
 834
 835         if (stringset != ETH_SS_STATS)
 836                 return;
 837
 838         for (i = 0; i < ARRAY_SIZE(mt7530_mib); i++)
 839                 ethtool_puts(&data, mt7530_mib[i].name);
 840 }
 841
 842 static void
 843 mt7530_get_ethtool_stats(struct dsa_switch *ds, int port,
 844                          uint64_t *data)
 845 {
 846         struct mt7530_priv *priv = ds->priv;
 847         const struct mt7530_mib_desc *mib;
 848         u32 reg, i;
 849         u64 hi;
 850
 851         for (i = 0; i < ARRAY_SIZE(mt7530_mib); i++) {
 852                 mib = &mt7530_mib[i];
 853                 reg = MT7530_PORT_MIB_COUNTER(port) + mib->offset;
 854
 855                 data[i] = mt7530_read(priv, reg);
 856                 if (mib->size == 2) {
 857                         hi = mt7530_read(priv, reg + 4);
 858                         data[i] |= hi << 32;
 859                 }
 860         }
 861 }
 862
 863 static int
 864 mt7530_get_sset_count(struct dsa_switch *ds, int port, int sset)
 865 {
 866         if (sset != ETH_SS_STATS)
 867                 return 0;
 868
 869         return ARRAY_SIZE(mt7530_mib);
 870 }
 871
 872 static int
 873 mt7530_set_ageing_time(struct dsa_switch *ds, unsigned int msecs)
 874 {
 875         struct mt7530_priv *priv = ds->priv;
 876         unsigned int secs = msecs / 1000;
 877         unsigned int tmp_age_count;
 878         unsigned int error = -1;
 879         unsigned int age_count;
 880         unsigned int age_unit;
 881
 882         /* Applied timer is (AGE_CNT + 1) * (AGE_UNIT + 1) seconds */
 883         if (secs < 1 || secs > (AGE_CNT_MAX + 1) * (AGE_UNIT_MAX + 1))
 884                 return -ERANGE;
 885
 886         /* iterate through all possible age_count to find the closest pair */
 887         for (tmp_age_count = 0; tmp_age_count <= AGE_CNT_MAX; ++tmp_age_count) {
 888                 unsigned int tmp_age_unit = secs / (tmp_age_count + 1) - 1;
 889
 890                 if (tmp_age_unit <= AGE_UNIT_MAX) {
 891                         unsigned int tmp_error = secs -
 892                                 (tmp_age_count + 1) * (tmp_age_unit + 1);
 893
 894                         /* found a closer pair */
 895                         if (error > tmp_error) {
 896                                 error = tmp_error;
 897                                 age_count = tmp_age_count;
 898                                 age_unit = tmp_age_unit;
 899                         }
 900
 901                         /* found the exact match, so break the loop */
 902                         if (!error)
 903                                 break;
 904                 }
 905         }
 906
 907         mt7530_write(priv, MT7530_AAC, AGE_CNT(age_count) | AGE_UNIT(age_unit));
 908
 909         return 0;
 910 }
 911
 912 static const char *p5_intf_modes(unsigned int p5_interface)
 913 {
 914         switch (p5_interface) {
 915         case P5_DISABLED:
 916                 return "DISABLED";
 917         case P5_INTF_SEL_PHY_P0:
 918                 return "PHY P0";
 919         case P5_INTF_SEL_PHY_P4:
 920                 return "PHY P4";
 921         case P5_INTF_SEL_GMAC5:
 922                 return "GMAC5";
 923         case P5_INTF_SEL_GMAC5_SGMII:
 924                 return "GMAC5_SGMII";
 925         default:
 926                 return "unknown";
 927         }
 928 }
 929
 930 static void mt7530_setup_port5(struct dsa_switch *ds, phy_interface_t interface)
 931 {
 932         struct mt7530_priv *priv = ds->priv;
 933         u8 tx_delay = 0;
 934         int val;
 935
 936         mutex_lock(&priv->reg_mutex);
 937
 938         val = mt7530_read(priv, MT7530_MHWTRAP);
 939
 940         val |= MHWTRAP_MANUAL | MHWTRAP_P5_MAC_SEL | MHWTRAP_P5_DIS;
 941         val &= ~MHWTRAP_P5_RGMII_MODE & ~MHWTRAP_PHY0_SEL;
 942
 943         switch (priv->p5_intf_sel) {
 944         case P5_INTF_SEL_PHY_P0:
 945                 /* MT7530_P5_MODE_GPHY_P0: 2nd GMAC -> P5 -> P0 */
 946                 val |= MHWTRAP_PHY0_SEL;
 947                 fallthrough;
 948         case P5_INTF_SEL_PHY_P4:
 949                 /* MT7530_P5_MODE_GPHY_P4: 2nd GMAC -> P5 -> P4 */
 950                 val &= ~MHWTRAP_P5_MAC_SEL & ~MHWTRAP_P5_DIS;
 951
 952                 /* Setup the MAC by default for the cpu port */
 953                 mt7530_write(priv, MT7530_PMCR_P(5), 0x56300);
 954                 break;
 955         case P5_INTF_SEL_GMAC5:
 956                 /* MT7530_P5_MODE_GMAC: P5 -> External phy or 2nd GMAC */
 957                 val &= ~MHWTRAP_P5_DIS;
 958                 break;
 959         case P5_DISABLED:
 960                 interface = PHY_INTERFACE_MODE_NA;
 961                 break;
 962         default:
 963                 dev_err(ds->dev, "Unsupported p5_intf_sel %d\n",
 964                         priv->p5_intf_sel);
 965                 goto unlock_exit;
 966         }
 967
 968         /* Setup RGMII settings */
 969         if (phy_interface_mode_is_rgmii(interface)) {
 970                 val |= MHWTRAP_P5_RGMII_MODE;
 971
 972                 /* P5 RGMII RX Clock Control: delay setting for 1000M */
 973                 mt7530_write(priv, MT7530_P5RGMIIRXCR, CSR_RGMII_EDGE_ALIGN);
 974
 975                 /* Don't set delay in DSA mode */
 976                 if (!dsa_is_dsa_port(priv->ds, 5) &&
 977                     (interface == PHY_INTERFACE_MODE_RGMII_TXID ||
 978                      interface == PHY_INTERFACE_MODE_RGMII_ID))
 979                         tx_delay = 4; /* n * 0.5 ns */
 980
 981                 /* P5 RGMII TX Clock Control: delay x */
 982                 mt7530_write(priv, MT7530_P5RGMIITXCR,
 983                              CSR_RGMII_TXC_CFG(0x10 + tx_delay));
 984
 985                 /* reduce P5 RGMII Tx driving, 8mA */
 986                 mt7530_write(priv, MT7530_IO_DRV_CR,
 987                              P5_IO_CLK_DRV(1) | P5_IO_DATA_DRV(1));
 988         }
 989
 990         mt7530_write(priv, MT7530_MHWTRAP, val);
 991
 992         dev_dbg(ds->dev, "Setup P5, HWTRAP=0x%x, intf_sel=%s, phy-mode=%s\n",
 993                 val, p5_intf_modes(priv->p5_intf_sel), phy_modes(interface));
 994
 995         priv->p5_interface = interface;
 996
 997 unlock_exit:
 998         mutex_unlock(&priv->reg_mutex);
 999 }
1000
1001 /* In Clause 5 of IEEE Std 802-2014, two sublayers of the data link layer (DLL)
1002  * of the Open Systems Interconnection basic reference model (OSI/RM) are
1003  * described; the medium access control (MAC) and logical link control (LLC)
1004  * sublayers. The MAC sublayer is the one facing the physical layer.
1005  *
1006  * In 8.2 of IEEE Std 802.1Q-2022, the Bridge architecture is described. A
1007  * Bridge component comprises a MAC Relay Entity for interconnecting the Ports
1008  * of the Bridge, at least two Ports, and higher layer entities with at least a
1009  * Spanning Tree Protocol Entity included.
1010  *
1011  * Each Bridge Port also functions as an end station and shall provide the MAC
1012  * Service to an LLC Entity. Each instance of the MAC Service is provided to a
1013  * distinct LLC Entity that supports protocol identification, multiplexing, and
1014  * demultiplexing, for protocol data unit (PDU) transmission and reception by
1015  * one or more higher layer entities.
1016  *
1017  * It is described in 8.13.9 of IEEE Std 802.1Q-2022 that in a Bridge, the LLC
1018  * Entity associated with each Bridge Port is modeled as being directly
1019  * connected to the attached Local Area Network (LAN).
1020  *
1021  * On the switch with CPU port architecture, CPU port functions as Management
1022  * Port, and the Management Port functionality is provided by software which
1023  * functions as an end station. Software is connected to an IEEE 802 LAN that is
1024  * wholly contained within the system that incorporates the Bridge. Software
1025  * provides access to the LLC Entity associated with each Bridge Port by the
1026  * value of the source port field on the special tag on the frame received by
1027  * software.
1028  *
1029  * We call frames that carry control information to determine the active
1030  * topology and current extent of each Virtual Local Area Network (VLAN), i.e.,
1031  * spanning tree or Shortest Path Bridging (SPB) and Multiple VLAN Registration
1032  * Protocol Data Units (MVRPDUs), and frames from other link constrained
1033  * protocols, such as Extensible Authentication Protocol over LAN (EAPOL) and
1034  * Link Layer Discovery Protocol (LLDP), link-local frames. They are not
1035  * forwarded by a Bridge. Permanently configured entries in the filtering
1036  * database (FDB) ensure that such frames are discarded by the Forwarding
1037  * Process. In 8.6.3 of IEEE Std 802.1Q-2022, this is described in detail:
1038  *
1039  * Each of the reserved MAC addresses specified in Table 8-1
1040  * (01-80-C2-00-00-[00,01,02,03,04,05,06,07,08,09,0A,0B,0C,0D,0E,0F]) shall be
1041  * permanently configured in the FDB in C-VLAN components and ERs.
1042  *
1043  * Each of the reserved MAC addresses specified in Table 8-2
1044  * (01-80-C2-00-00-[01,02,03,04,05,06,07,08,09,0A,0E]) shall be permanently
1045  * configured in the FDB in S-VLAN components.
1046  *
1047  * Each of the reserved MAC addresses specified in Table 8-3
1048  * (01-80-C2-00-00-[01,02,04,0E]) shall be permanently configured in the FDB in
1049  * TPMR components.
1050  *
1051  * The FDB entries for reserved MAC addresses shall specify filtering for all
1052  * Bridge Ports and all VIDs. Management shall not provide the capability to
1053  * modify or remove entries for reserved MAC addresses.
1054  *
1055  * The addresses in Table 8-1, Table 8-2, and Table 8-3 determine the scope of
1056  * propagation of PDUs within a Bridged Network, as follows:
1057  *
1058  *   The Nearest Bridge group address (01-80-C2-00-00-0E) is an address that no
1059  *   conformant Two-Port MAC Relay (TPMR) component, Service VLAN (S-VLAN)
1060  *   component, Customer VLAN (C-VLAN) component, or MAC Bridge can forward.
1061  *   PDUs transmitted using this destination address, or any other addresses
1062  *   that appear in Table 8-1, Table 8-2, and Table 8-3
1063  *   (01-80-C2-00-00-[00,01,02,03,04,05,06,07,08,09,0A,0B,0C,0D,0E,0F]), can
1064  *   therefore travel no further than those stations that can be reached via a
1065  *   single individual LAN from the originating station.
1066  *
1067  *   The Nearest non-TPMR Bridge group address (01-80-C2-00-00-03), is an
1068  *   address that no conformant S-VLAN component, C-VLAN component, or MAC
1069  *   Bridge can forward; however, this address is relayed by a TPMR component.
1070  *   PDUs using this destination address, or any of the other addresses that
1071  *   appear in both Table 8-1 and Table 8-2 but not in Table 8-3
1072  *   (01-80-C2-00-00-[00,03,05,06,07,08,09,0A,0B,0C,0D,0F]), will be relayed by
1073  *   any TPMRs but will propagate no further than the nearest S-VLAN component,
1074  *   C-VLAN component, or MAC Bridge.
1075  *
1076  *   The Nearest Customer Bridge group address (01-80-C2-00-00-00) is an address
1077  *   that no conformant C-VLAN component, MAC Bridge can forward; however, it is
1078  *   relayed by TPMR components and S-VLAN components. PDUs using this
1079  *   destination address, or any of the other addresses that appear in Table 8-1
1080  *   but not in either Table 8-2 or Table 8-3 (01-80-C2-00-00-[00,0B,0C,0D,0F]),
1081  *   will be relayed by TPMR components and S-VLAN components but will propagate
1082  *   no further than the nearest C-VLAN component or MAC Bridge.
1083  *
1084  * Because the LLC Entity associated with each Bridge Port is provided via CPU
1085  * port, we must not filter these frames but forward them to CPU port.
1086  *
1087  * In a Bridge, the transmission Port is majorly decided by ingress and egress
1088  * rules, FDB, and spanning tree Port State functions of the Forwarding Process.
1089  * For link-local frames, only CPU port should be designated as destination port
1090  * in the FDB, and the other functions of the Forwarding Process must not
1091  * interfere with the decision of the transmission Port. We call this process
1092  * trapping frames to CPU port.
1093  *
1094  * Therefore, on the switch with CPU port architecture, link-local frames must
1095  * be trapped to CPU port, and certain link-local frames received by a Port of a
1096  * Bridge comprising a TPMR component or an S-VLAN component must be excluded
1097  * from it.
1098  *
1099  * A Bridge of the switch with CPU port architecture cannot comprise a Two-Port
1100  * MAC Relay (TPMR) component as a TPMR component supports only a subset of the
1101  * functionality of a MAC Bridge. A Bridge comprising two Ports (Management Port
1102  * doesn't count) of this architecture will either function as a standard MAC
1103  * Bridge or a standard VLAN Bridge.
1104  *
1105  * Therefore, a Bridge of this architecture can only comprise S-VLAN components,
1106  * C-VLAN components, or MAC Bridge components. Since there's no TPMR component,
1107  * we don't need to relay PDUs using the destination addresses specified on the
1108  * Nearest non-TPMR section, and the proportion of the Nearest Customer Bridge
1109  * section where they must be relayed by TPMR components.
1110  *
1111  * One option to trap link-local frames to CPU port is to add static FDB entries
1112  * with CPU port designated as destination port. However, because that
1113  * Independent VLAN Learning (IVL) is being used on every VID, each entry only
1114  * applies to a single VLAN Identifier (VID). For a Bridge comprising a MAC
1115  * Bridge component or a C-VLAN component, there would have to be 16 times 4096
1116  * entries. This switch intellectual property can only hold a maximum of 2048
1117  * entries. Using this option, there also isn't a mechanism to prevent
1118  * link-local frames from being discarded when the spanning tree Port State of
1119  * the reception Port is discarding.
1120  *
1121  * The remaining option is to utilise the BPC, RGAC1, RGAC2, RGAC3, and RGAC4
1122  * registers. Whilst this applies to every VID, it doesn't contain all of the
1123  * reserved MAC addresses without affecting the remaining Standard Group MAC
1124  * Addresses. The REV_UN frame tag utilised using the RGAC4 register covers the
1125  * remaining 01-80-C2-00-00-[04,05,06,07,08,09,0A,0B,0C,0D,0F] destination
1126  * addresses. It also includes the 01-80-C2-00-00-22 to 01-80-C2-00-00-FF
1127  * destination addresses which may be relayed by MAC Bridges or VLAN Bridges.
1128  * The latter option provides better but not complete conformance.
1129  *
1130  * This switch intellectual property also does not provide a mechanism to trap
1131  * link-local frames with specific destination addresses to CPU port by Bridge,
1132  * to conform to the filtering rules for the distinct Bridge components.
1133  *
1134  * Therefore, regardless of the type of the Bridge component, link-local frames
1135  * with these destination addresses will be trapped to CPU port:
1136  *
1137  * 01-80-C2-00-00-[00,01,02,03,0E]
1138  *
1139  * In a Bridge comprising a MAC Bridge component or a C-VLAN component:
1140  *
1141  *   Link-local frames with these destination addresses won't be trapped to CPU
1142  *   port which won't conform to IEEE Std 802.1Q-2022:
1143  *
1144  *   01-80-C2-00-00-[04,05,06,07,08,09,0A,0B,0C,0D,0F]
1145  *
1146  * In a Bridge comprising an S-VLAN component:
1147  *
1148  *   Link-local frames with these destination addresses will be trapped to CPU
1149  *   port which won't conform to IEEE Std 802.1Q-2022:
1150  *
1151  *   01-80-C2-00-00-00
1152  *
1153  *   Link-local frames with these destination addresses won't be trapped to CPU
1154  *   port which won't conform to IEEE Std 802.1Q-2022:
1155  *
1156  *   01-80-C2-00-00-[04,05,06,07,08,09,0A]
1157  *
1158  * To trap link-local frames to CPU port as conformant as this switch
1159  * intellectual property can allow, link-local frames are made to be regarded as
1160  * Bridge Protocol Data Units (BPDUs). This is because this switch intellectual
1161  * property only lets the frames regarded as BPDUs bypass the spanning tree Port
1162  * State function of the Forwarding Process.
1163  *
1164  * The only remaining interference is the ingress rules. When the reception Port
1165  * has no PVID assigned on software, VLAN-untagged frames won't be allowed in.
1166  * There doesn't seem to be a mechanism on the switch intellectual property to
1167  * have link-local frames bypass this function of the Forwarding Process.
1168  */
1169 static void
1170 mt753x_trap_frames(struct mt7530_priv *priv)
1171 {
1172         /* Trap 802.1X PAE frames and BPDUs to the CPU port(s) and egress them
1173          * VLAN-untagged.
1174          */
1175         mt7530_rmw(priv, MT753X_BPC,
1176                    MT753X_PAE_BPDU_FR | MT753X_PAE_EG_TAG_MASK |
1177                            MT753X_PAE_PORT_FW_MASK | MT753X_BPDU_EG_TAG_MASK |
1178                            MT753X_BPDU_PORT_FW_MASK,
1179                    MT753X_PAE_BPDU_FR |
1180                            MT753X_PAE_EG_TAG(MT7530_VLAN_EG_UNTAGGED) |
1181                            MT753X_PAE_PORT_FW(MT753X_BPDU_CPU_ONLY) |
1182                            MT753X_BPDU_EG_TAG(MT7530_VLAN_EG_UNTAGGED) |
1183                            MT753X_BPDU_CPU_ONLY);
1184
1185         /* Trap frames with :01 and :02 MAC DAs to the CPU port(s) and egress
1186          * them VLAN-untagged.
1187          */
1188         mt7530_rmw(priv, MT753X_RGAC1,
1189                    MT753X_R02_BPDU_FR | MT753X_R02_EG_TAG_MASK |
1190                            MT753X_R02_PORT_FW_MASK | MT753X_R01_BPDU_FR |
1191                            MT753X_R01_EG_TAG_MASK | MT753X_R01_PORT_FW_MASK,
1192                    MT753X_R02_BPDU_FR |
1193                            MT753X_R02_EG_TAG(MT7530_VLAN_EG_UNTAGGED) |
1194                            MT753X_R02_PORT_FW(MT753X_BPDU_CPU_ONLY) |
1195                            MT753X_R01_BPDU_FR |
1196                            MT753X_R01_EG_TAG(MT7530_VLAN_EG_UNTAGGED) |
1197                            MT753X_BPDU_CPU_ONLY);
1198
1199         /* Trap frames with :03 and :0E MAC DAs to the CPU port(s) and egress
1200          * them VLAN-untagged.
1201          */
1202         mt7530_rmw(priv, MT753X_RGAC2,
1203                    MT753X_R0E_BPDU_FR | MT753X_R0E_EG_TAG_MASK |
1204                            MT753X_R0E_PORT_FW_MASK | MT753X_R03_BPDU_FR |
1205                            MT753X_R03_EG_TAG_MASK | MT753X_R03_PORT_FW_MASK,
1206                    MT753X_R0E_BPDU_FR |
1207                            MT753X_R0E_EG_TAG(MT7530_VLAN_EG_UNTAGGED) |
1208                            MT753X_R0E_PORT_FW(MT753X_BPDU_CPU_ONLY) |
1209                            MT753X_R03_BPDU_FR |
1210                            MT753X_R03_EG_TAG(MT7530_VLAN_EG_UNTAGGED) |
1211                            MT753X_BPDU_CPU_ONLY);
1212 }
1213
1214 static int
1215 mt753x_cpu_port_enable(struct dsa_switch *ds, int port)
1216 {
1217         struct mt7530_priv *priv = ds->priv;
1218         int ret;
1219
1220         /* Setup max capability of CPU port at first */
1221         if (priv->info->cpu_port_config) {
1222                 ret = priv->info->cpu_port_config(ds, port);
1223                 if (ret)
1224                         return ret;
1225         }
1226
1227         /* Enable Mediatek header mode on the cpu port */
1228         mt7530_write(priv, MT7530_PVC_P(port),
1229                      PORT_SPEC_TAG);
1230
1231         /* Enable flooding on the CPU port */
1232         mt7530_set(priv, MT7530_MFC, BC_FFP(BIT(port)) | UNM_FFP(BIT(port)) |
1233                    UNU_FFP(BIT(port)));
1234
1235         /* Set CPU port number */
1236         if (priv->id == ID_MT7530 || priv->id == ID_MT7621)
1237                 mt7530_rmw(priv, MT7530_MFC, CPU_MASK, CPU_EN | CPU_PORT(port));
1238
1239         /* Add the CPU port to the CPU port bitmap for MT7531 and the switch on
1240          * the MT7988 SoC. Trapped frames will be forwarded to the CPU port that
1241          * is affine to the inbound user port.
1242          */
1243         if (priv->id == ID_MT7531 || priv->id == ID_MT7988)
1244                 mt7530_set(priv, MT7531_CFC, MT7531_CPU_PMAP(BIT(port)));
1245
1246         /* CPU port gets connected to all user ports of
1247          * the switch.
1248          */
1249         mt7530_write(priv, MT7530_PCR_P(port),
1250                      PCR_MATRIX(dsa_user_ports(priv->ds)));
1251
1252         /* Set to fallback mode for independent VLAN learning */
1253         mt7530_rmw(priv, MT7530_PCR_P(port), PCR_PORT_VLAN_MASK,
1254                    MT7530_PORT_FALLBACK_MODE);
1255
1256         return 0;
1257 }
1258
1259 static int
1260 mt7530_port_enable(struct dsa_switch *ds, int port,
1261                    struct phy_device *phy)
1262 {
1263         struct dsa_port *dp = dsa_to_port(ds, port);
1264         struct mt7530_priv *priv = ds->priv;
1265
1266         mutex_lock(&priv->reg_mutex);
1267
1268         /* Allow the user port gets connected to the cpu port and also
1269          * restore the port matrix if the port is the member of a certain
1270          * bridge.
1271          */
1272         if (dsa_port_is_user(dp)) {
1273                 struct dsa_port *cpu_dp = dp->cpu_dp;
1274
1275                 priv->ports[port].pm |= PCR_MATRIX(BIT(cpu_dp->index));
1276         }
1277         priv->ports[port].enable = true;
1278         mt7530_rmw(priv, MT7530_PCR_P(port), PCR_MATRIX_MASK,
1279                    priv->ports[port].pm);
1280         mt7530_clear(priv, MT7530_PMCR_P(port), PMCR_LINK_SETTINGS_MASK);
1281
1282         mutex_unlock(&priv->reg_mutex);
1283
1284         return 0;
1285 }
1286
1287 static void
1288 mt7530_port_disable(struct dsa_switch *ds, int port)
1289 {
1290         struct mt7530_priv *priv = ds->priv;
1291
1292         mutex_lock(&priv->reg_mutex);
1293
1294         /* Clear up all port matrix which could be restored in the next
1295          * enablement for the port.
1296          */
1297         priv->ports[port].enable = false;
1298         mt7530_rmw(priv, MT7530_PCR_P(port), PCR_MATRIX_MASK,
1299                    PCR_MATRIX_CLR);
1300         mt7530_clear(priv, MT7530_PMCR_P(port), PMCR_LINK_SETTINGS_MASK);
1301
1302         mutex_unlock(&priv->reg_mutex);
1303 }
1304
1305 static int
1306 mt7530_port_change_mtu(struct dsa_switch *ds, int port, int new_mtu)
1307 {
1308         struct mt7530_priv *priv = ds->priv;
1309         int length;
1310         u32 val;
1311
1312         /* When a new MTU is set, DSA always set the CPU port's MTU to the
1313          * largest MTU of the user ports. Because the switch only has a global
1314          * RX length register, only allowing CPU port here is enough.
1315          */
1316         if (!dsa_is_cpu_port(ds, port))
1317                 return 0;
1318
1319         mt7530_mutex_lock(priv);
1320
1321         val = mt7530_mii_read(priv, MT7530_GMACCR);
1322         val &= ~MAX_RX_PKT_LEN_MASK;
1323
1324         /* RX length also includes Ethernet header, MTK tag, and FCS length */
1325         length = new_mtu + ETH_HLEN + MTK_HDR_LEN + ETH_FCS_LEN;
1326         if (length <= 1522) {
1327                 val |= MAX_RX_PKT_LEN_1522;
1328         } else if (length <= 1536) {
1329                 val |= MAX_RX_PKT_LEN_1536;
1330         } else if (length <= 1552) {
1331                 val |= MAX_RX_PKT_LEN_1552;
1332         } else {
1333                 val &= ~MAX_RX_JUMBO_MASK;
1334                 val |= MAX_RX_JUMBO(DIV_ROUND_UP(length, 1024));
1335                 val |= MAX_RX_PKT_LEN_JUMBO;
1336         }
1337
1338         mt7530_mii_write(priv, MT7530_GMACCR, val);
1339
1340         mt7530_mutex_unlock(priv);
1341
1342         return 0;
1343 }
1344
1345 static int
1346 mt7530_port_max_mtu(struct dsa_switch *ds, int port)
1347 {
1348         return MT7530_MAX_MTU;
1349 }
1350
1351 static void
1352 mt7530_stp_state_set(struct dsa_switch *ds, int port, u8 state)
1353 {
1354         struct mt7530_priv *priv = ds->priv;
1355         u32 stp_state;
1356
1357         switch (state) {
1358         case BR_STATE_DISABLED:
1359                 stp_state = MT7530_STP_DISABLED;
1360                 break;
1361         case BR_STATE_BLOCKING:
1362                 stp_state = MT7530_STP_BLOCKING;
1363                 break;
1364         case BR_STATE_LISTENING:
1365                 stp_state = MT7530_STP_LISTENING;
1366                 break;
1367         case BR_STATE_LEARNING:
1368                 stp_state = MT7530_STP_LEARNING;
1369                 break;
1370         case BR_STATE_FORWARDING:
1371         default:
1372                 stp_state = MT7530_STP_FORWARDING;
1373                 break;
1374         }
1375
1376         mt7530_rmw(priv, MT7530_SSP_P(port), FID_PST_MASK(FID_BRIDGED),
1377                    FID_PST(FID_BRIDGED, stp_state));
1378 }
1379
1380 static int
1381 mt7530_port_pre_bridge_flags(struct dsa_switch *ds, int port,
1382                              struct switchdev_brport_flags flags,
1383                              struct netlink_ext_ack *extack)
1384 {
1385         if (flags.mask & ~(BR_LEARNING | BR_FLOOD | BR_MCAST_FLOOD |
1386                            BR_BCAST_FLOOD))
1387                 return -EINVAL;
1388
1389         return 0;
1390 }
1391
1392 static int
1393 mt7530_port_bridge_flags(struct dsa_switch *ds, int port,
1394                          struct switchdev_brport_flags flags,
1395                          struct netlink_ext_ack *extack)
1396 {
1397         struct mt7530_priv *priv = ds->priv;
1398
1399         if (flags.mask & BR_LEARNING)
1400                 mt7530_rmw(priv, MT7530_PSC_P(port), SA_DIS,
1401                            flags.val & BR_LEARNING ? 0 : SA_DIS);
1402
1403         if (flags.mask & BR_FLOOD)
1404                 mt7530_rmw(priv, MT7530_MFC, UNU_FFP(BIT(port)),
1405                            flags.val & BR_FLOOD ? UNU_FFP(BIT(port)) : 0);
1406
1407         if (flags.mask & BR_MCAST_FLOOD)
1408                 mt7530_rmw(priv, MT7530_MFC, UNM_FFP(BIT(port)),
1409                            flags.val & BR_MCAST_FLOOD ? UNM_FFP(BIT(port)) : 0);
1410
1411         if (flags.mask & BR_BCAST_FLOOD)
1412                 mt7530_rmw(priv, MT7530_MFC, BC_FFP(BIT(port)),
1413                            flags.val & BR_BCAST_FLOOD ? BC_FFP(BIT(port)) : 0);
1414
1415         return 0;
1416 }
1417
1418 static int
1419 mt7530_port_bridge_join(struct dsa_switch *ds, int port,
1420                         struct dsa_bridge bridge, bool *tx_fwd_offload,
1421                         struct netlink_ext_ack *extack)
1422 {
1423         struct dsa_port *dp = dsa_to_port(ds, port), *other_dp;
1424         struct dsa_port *cpu_dp = dp->cpu_dp;
1425         u32 port_bitmap = BIT(cpu_dp->index);
1426         struct mt7530_priv *priv = ds->priv;
1427
1428         mutex_lock(&priv->reg_mutex);
1429
1430         dsa_switch_for_each_user_port(other_dp, ds) {
1431                 int other_port = other_dp->index;
1432
1433                 if (dp == other_dp)
1434                         continue;
1435
1436                 /* Add this port to the port matrix of the other ports in the
1437                  * same bridge. If the port is disabled, port matrix is kept
1438                  * and not being setup until the port becomes enabled.
1439                  */
1440                 if (!dsa_port_offloads_bridge(other_dp, &bridge))
1441                         continue;
1442
1443                 if (priv->ports[other_port].enable)
1444                         mt7530_set(priv, MT7530_PCR_P(other_port),
1445                                    PCR_MATRIX(BIT(port)));
1446                 priv->ports[other_port].pm |= PCR_MATRIX(BIT(port));
1447
1448                 port_bitmap |= BIT(other_port);
1449         }
1450
1451         /* Add the all other ports to this port matrix. */
1452         if (priv->ports[port].enable)
1453                 mt7530_rmw(priv, MT7530_PCR_P(port),
1454                            PCR_MATRIX_MASK, PCR_MATRIX(port_bitmap));
1455         priv->ports[port].pm |= PCR_MATRIX(port_bitmap);
1456
1457         /* Set to fallback mode for independent VLAN learning */
1458         mt7530_rmw(priv, MT7530_PCR_P(port), PCR_PORT_VLAN_MASK,
1459                    MT7530_PORT_FALLBACK_MODE);
1460
1461         mutex_unlock(&priv->reg_mutex);
1462
1463         return 0;
1464 }
1465
1466 static void
1467 mt7530_port_set_vlan_unaware(struct dsa_switch *ds, int port)
1468 {
1469         struct mt7530_priv *priv = ds->priv;
1470         bool all_user_ports_removed = true;
1471         int i;
1472
1473         /* This is called after .port_bridge_leave when leaving a VLAN-aware
1474          * bridge. Don't set standalone ports to fallback mode.
1475          */
1476         if (dsa_port_bridge_dev_get(dsa_to_port(ds, port)))
1477                 mt7530_rmw(priv, MT7530_PCR_P(port), PCR_PORT_VLAN_MASK,
1478                            MT7530_PORT_FALLBACK_MODE);
1479
1480         mt7530_rmw(priv, MT7530_PVC_P(port),
1481                    VLAN_ATTR_MASK | PVC_EG_TAG_MASK | ACC_FRM_MASK,
1482                    VLAN_ATTR(MT7530_VLAN_TRANSPARENT) |
1483                    PVC_EG_TAG(MT7530_VLAN_EG_CONSISTENT) |
1484                    MT7530_VLAN_ACC_ALL);
1485
1486         /* Set PVID to 0 */
1487         mt7530_rmw(priv, MT7530_PPBV1_P(port), G0_PORT_VID_MASK,
1488                    G0_PORT_VID_DEF);
1489
1490         for (i = 0; i < MT7530_NUM_PORTS; i++) {
1491                 if (dsa_is_user_port(ds, i) &&
1492                     dsa_port_is_vlan_filtering(dsa_to_port(ds, i))) {
1493                         all_user_ports_removed = false;
1494                         break;
1495                 }
1496         }
1497
1498         /* CPU port also does the same thing until all user ports belonging to
1499          * the CPU port get out of VLAN filtering mode.
1500          */
1501         if (all_user_ports_removed) {
1502                 struct dsa_port *dp = dsa_to_port(ds, port);
1503                 struct dsa_port *cpu_dp = dp->cpu_dp;
1504
1505                 mt7530_write(priv, MT7530_PCR_P(cpu_dp->index),
1506                              PCR_MATRIX(dsa_user_ports(priv->ds)));
1507                 mt7530_write(priv, MT7530_PVC_P(cpu_dp->index), PORT_SPEC_TAG
1508                              | PVC_EG_TAG(MT7530_VLAN_EG_CONSISTENT));
1509         }
1510 }
1511
1512 static void
1513 mt7530_port_set_vlan_aware(struct dsa_switch *ds, int port)
1514 {
1515         struct mt7530_priv *priv = ds->priv;
1516
1517         /* Trapped into security mode allows packet forwarding through VLAN
1518          * table lookup.
1519          */
1520         if (dsa_is_user_port(ds, port)) {
1521                 mt7530_rmw(priv, MT7530_PCR_P(port), PCR_PORT_VLAN_MASK,
1522                            MT7530_PORT_SECURITY_MODE);
1523                 mt7530_rmw(priv, MT7530_PPBV1_P(port), G0_PORT_VID_MASK,
1524                            G0_PORT_VID(priv->ports[port].pvid));
1525
1526                 /* Only accept tagged frames if PVID is not set */
1527                 if (!priv->ports[port].pvid)
1528                         mt7530_rmw(priv, MT7530_PVC_P(port), ACC_FRM_MASK,
1529                                    MT7530_VLAN_ACC_TAGGED);
1530
1531                 /* Set the port as a user port which is to be able to recognize
1532                  * VID from incoming packets before fetching entry within the
1533                  * VLAN table.
1534                  */
1535                 mt7530_rmw(priv, MT7530_PVC_P(port),
1536                            VLAN_ATTR_MASK | PVC_EG_TAG_MASK,
1537                            VLAN_ATTR(MT7530_VLAN_USER) |
1538                            PVC_EG_TAG(MT7530_VLAN_EG_DISABLED));
1539         } else {
1540                 /* Also set CPU ports to the "user" VLAN port attribute, to
1541                  * allow VLAN classification, but keep the EG_TAG attribute as
1542                  * "consistent" (i.o.w. don't change its value) for packets
1543                  * received by the switch from the CPU, so that tagged packets
1544                  * are forwarded to user ports as tagged, and untagged as
1545                  * untagged.
1546                  */
1547                 mt7530_rmw(priv, MT7530_PVC_P(port), VLAN_ATTR_MASK,
1548                            VLAN_ATTR(MT7530_VLAN_USER));
1549         }
1550 }
1551
1552 static void
1553 mt7530_port_bridge_leave(struct dsa_switch *ds, int port,
1554                          struct dsa_bridge bridge)
1555 {
1556         struct dsa_port *dp = dsa_to_port(ds, port), *other_dp;
1557         struct dsa_port *cpu_dp = dp->cpu_dp;
1558         struct mt7530_priv *priv = ds->priv;
1559
1560         mutex_lock(&priv->reg_mutex);
1561
1562         dsa_switch_for_each_user_port(other_dp, ds) {
1563                 int other_port = other_dp->index;
1564
1565                 if (dp == other_dp)
1566                         continue;
1567
1568                 /* Remove this port from the port matrix of the other ports
1569                  * in the same bridge. If the port is disabled, port matrix
1570                  * is kept and not being setup until the port becomes enabled.
1571                  */
1572                 if (!dsa_port_offloads_bridge(other_dp, &bridge))
1573                         continue;
1574
1575                 if (priv->ports[other_port].enable)
1576                         mt7530_clear(priv, MT7530_PCR_P(other_port),
1577                                      PCR_MATRIX(BIT(port)));
1578                 priv->ports[other_port].pm &= ~PCR_MATRIX(BIT(port));
1579         }
1580
1581         /* Set the cpu port to be the only one in the port matrix of
1582          * this port.
1583          */
1584         if (priv->ports[port].enable)
1585                 mt7530_rmw(priv, MT7530_PCR_P(port), PCR_MATRIX_MASK,
1586                            PCR_MATRIX(BIT(cpu_dp->index)));
1587         priv->ports[port].pm = PCR_MATRIX(BIT(cpu_dp->index));
1588
1589         /* When a port is removed from the bridge, the port would be set up
1590          * back to the default as is at initial boot which is a VLAN-unaware
1591          * port.
1592          */
1593         mt7530_rmw(priv, MT7530_PCR_P(port), PCR_PORT_VLAN_MASK,
1594                    MT7530_PORT_MATRIX_MODE);
1595
1596         mutex_unlock(&priv->reg_mutex);
1597 }
1598
1599 static int
1600 mt7530_port_fdb_add(struct dsa_switch *ds, int port,
1601                     const unsigned char *addr, u16 vid,
1602                     struct dsa_db db)
1603 {
1604         struct mt7530_priv *priv = ds->priv;
1605         int ret;
1606         u8 port_mask = BIT(port);
1607
1608         mutex_lock(&priv->reg_mutex);
1609         mt7530_fdb_write(priv, vid, port_mask, addr, -1, STATIC_ENT);
1610         ret = mt7530_fdb_cmd(priv, MT7530_FDB_WRITE, NULL);
1611         mutex_unlock(&priv->reg_mutex);
1612
1613         return ret;
1614 }
1615
1616 static int
1617 mt7530_port_fdb_del(struct dsa_switch *ds, int port,
1618                     const unsigned char *addr, u16 vid,
1619                     struct dsa_db db)
1620 {
1621         struct mt7530_priv *priv = ds->priv;
1622         int ret;
1623         u8 port_mask = BIT(port);
1624
1625         mutex_lock(&priv->reg_mutex);
1626         mt7530_fdb_write(priv, vid, port_mask, addr, -1, STATIC_EMP);
1627         ret = mt7530_fdb_cmd(priv, MT7530_FDB_WRITE, NULL);
1628         mutex_unlock(&priv->reg_mutex);
1629
1630         return ret;
1631 }
1632
1633 static int
1634 mt7530_port_fdb_dump(struct dsa_switch *ds, int port,
1635                      dsa_fdb_dump_cb_t *cb, void *data)
1636 {
1637         struct mt7530_priv *priv = ds->priv;
1638         struct mt7530_fdb _fdb = { 0 };
1639         int cnt = MT7530_NUM_FDB_RECORDS;
1640         int ret = 0;
1641         u32 rsp = 0;
1642
1643         mutex_lock(&priv->reg_mutex);
1644
1645         ret = mt7530_fdb_cmd(priv, MT7530_FDB_START, &rsp);
1646         if (ret < 0)
1647                 goto err;
1648
1649         do {
1650                 if (rsp & ATC_SRCH_HIT) {
1651                         mt7530_fdb_read(priv, &_fdb);
1652                         if (_fdb.port_mask & BIT(port)) {
1653                                 ret = cb(_fdb.mac, _fdb.vid, _fdb.noarp,
1654                                          data);
1655                                 if (ret < 0)
1656                                         break;
1657                         }
1658                 }
1659         } while (--cnt &&
1660                  !(rsp & ATC_SRCH_END) &&
1661                  !mt7530_fdb_cmd(priv, MT7530_FDB_NEXT, &rsp));
1662 err:
1663         mutex_unlock(&priv->reg_mutex);
1664
1665         return 0;
1666 }
1667
1668 static int
1669 mt7530_port_mdb_add(struct dsa_switch *ds, int port,
1670                     const struct switchdev_obj_port_mdb *mdb,
1671                     struct dsa_db db)
1672 {
1673         struct mt7530_priv *priv = ds->priv;
1674         const u8 *addr = mdb->addr;
1675         u16 vid = mdb->vid;
1676         u8 port_mask = 0;
1677         int ret;
1678
1679         mutex_lock(&priv->reg_mutex);
1680
1681         mt7530_fdb_write(priv, vid, 0, addr, 0, STATIC_EMP);
1682         if (!mt7530_fdb_cmd(priv, MT7530_FDB_READ, NULL))
1683                 port_mask = (mt7530_read(priv, MT7530_ATRD) >> PORT_MAP)
1684                             & PORT_MAP_MASK;
1685
1686         port_mask |= BIT(port);
1687         mt7530_fdb_write(priv, vid, port_mask, addr, -1, STATIC_ENT);
1688         ret = mt7530_fdb_cmd(priv, MT7530_FDB_WRITE, NULL);
1689
1690         mutex_unlock(&priv->reg_mutex);
1691
1692         return ret;
1693 }
1694
1695 static int
1696 mt7530_port_mdb_del(struct dsa_switch *ds, int port,
1697                     const struct switchdev_obj_port_mdb *mdb,
1698                     struct dsa_db db)
1699 {
1700         struct mt7530_priv *priv = ds->priv;
1701         const u8 *addr = mdb->addr;
1702         u16 vid = mdb->vid;
1703         u8 port_mask = 0;
1704         int ret;
1705
1706         mutex_lock(&priv->reg_mutex);
1707
1708         mt7530_fdb_write(priv, vid, 0, addr, 0, STATIC_EMP);
1709         if (!mt7530_fdb_cmd(priv, MT7530_FDB_READ, NULL))
1710                 port_mask = (mt7530_read(priv, MT7530_ATRD) >> PORT_MAP)
1711                             & PORT_MAP_MASK;
1712
1713         port_mask &= ~BIT(port);
1714         mt7530_fdb_write(priv, vid, port_mask, addr, -1,
1715                          port_mask ? STATIC_ENT : STATIC_EMP);
1716         ret = mt7530_fdb_cmd(priv, MT7530_FDB_WRITE, NULL);
1717
1718         mutex_unlock(&priv->reg_mutex);
1719
1720         return ret;
1721 }
1722
1723 static int
1724 mt7530_vlan_cmd(struct mt7530_priv *priv, enum mt7530_vlan_cmd cmd, u16 vid)
1725 {
1726         struct mt7530_dummy_poll p;
1727         u32 val;
1728         int ret;
1729
1730         val = VTCR_BUSY | VTCR_FUNC(cmd) | vid;
1731         mt7530_write(priv, MT7530_VTCR, val);
1732
1733         INIT_MT7530_DUMMY_POLL(&p, priv, MT7530_VTCR);
1734         ret = readx_poll_timeout(_mt7530_read, &p, val,
1735                                  !(val & VTCR_BUSY), 20, 20000);
1736         if (ret < 0) {
1737                 dev_err(priv->dev, "poll timeout\n");
1738                 return ret;
1739         }
1740
1741         val = mt7530_read(priv, MT7530_VTCR);
1742         if (val & VTCR_INVALID) {
1743                 dev_err(priv->dev, "read VTCR invalid\n");
1744                 return -EINVAL;
1745         }
1746
1747         return 0;
1748 }
1749
1750 static int
1751 mt7530_port_vlan_filtering(struct dsa_switch *ds, int port, bool vlan_filtering,
1752                            struct netlink_ext_ack *extack)
1753 {
1754         struct dsa_port *dp = dsa_to_port(ds, port);
1755         struct dsa_port *cpu_dp = dp->cpu_dp;
1756
1757         if (vlan_filtering) {
1758                 /* The port is being kept as VLAN-unaware port when bridge is
1759                  * set up with vlan_filtering not being set, Otherwise, the
1760                  * port and the corresponding CPU port is required the setup
1761                  * for becoming a VLAN-aware port.
1762                  */
1763                 mt7530_port_set_vlan_aware(ds, port);
1764                 mt7530_port_set_vlan_aware(ds, cpu_dp->index);
1765         } else {
1766                 mt7530_port_set_vlan_unaware(ds, port);
1767         }
1768
1769         return 0;
1770 }
1771
1772 static void
1773 mt7530_hw_vlan_add(struct mt7530_priv *priv,
1774                    struct mt7530_hw_vlan_entry *entry)
1775 {
1776         struct dsa_port *dp = dsa_to_port(priv->ds, entry->port);
1777         u8 new_members;
1778         u32 val;
1779
1780         new_members = entry->old_members | BIT(entry->port);
1781
1782         /* Validate the entry with independent learning, create egress tag per
1783          * VLAN and joining the port as one of the port members.
1784          */
1785         val = IVL_MAC | VTAG_EN | PORT_MEM(new_members) | FID(FID_BRIDGED) |
1786               VLAN_VALID;
1787         mt7530_write(priv, MT7530_VAWD1, val);
1788
1789         /* Decide whether adding tag or not for those outgoing packets from the
1790          * port inside the VLAN.
1791          * CPU port is always taken as a tagged port for serving more than one
1792          * VLANs across and also being applied with egress type stack mode for
1793          * that VLAN tags would be appended after hardware special tag used as
1794          * DSA tag.
1795          */
1796         if (dsa_port_is_cpu(dp))
1797                 val = MT7530_VLAN_EGRESS_STACK;
1798         else if (entry->untagged)
1799                 val = MT7530_VLAN_EGRESS_UNTAG;
1800         else
1801                 val = MT7530_VLAN_EGRESS_TAG;
1802         mt7530_rmw(priv, MT7530_VAWD2,
1803                    ETAG_CTRL_P_MASK(entry->port),
1804                    ETAG_CTRL_P(entry->port, val));
1805 }
1806
1807 static void
1808 mt7530_hw_vlan_del(struct mt7530_priv *priv,
1809                    struct mt7530_hw_vlan_entry *entry)
1810 {
1811         u8 new_members;
1812         u32 val;
1813
1814         new_members = entry->old_members & ~BIT(entry->port);
1815
1816         val = mt7530_read(priv, MT7530_VAWD1);
1817         if (!(val & VLAN_VALID)) {
1818                 dev_err(priv->dev,
1819                         "Cannot be deleted due to invalid entry\n");
1820                 return;
1821         }
1822
1823         if (new_members) {
1824                 val = IVL_MAC | VTAG_EN | PORT_MEM(new_members) |
1825                       VLAN_VALID;
1826                 mt7530_write(priv, MT7530_VAWD1, val);
1827         } else {
1828                 mt7530_write(priv, MT7530_VAWD1, 0);
1829                 mt7530_write(priv, MT7530_VAWD2, 0);
1830         }
1831 }
1832
1833 static void
1834 mt7530_hw_vlan_update(struct mt7530_priv *priv, u16 vid,
1835                       struct mt7530_hw_vlan_entry *entry,
1836                       mt7530_vlan_op vlan_op)
1837 {
1838         u32 val;
1839
1840         /* Fetch entry */
1841         mt7530_vlan_cmd(priv, MT7530_VTCR_RD_VID, vid);
1842
1843         val = mt7530_read(priv, MT7530_VAWD1);
1844
1845         entry->old_members = (val >> PORT_MEM_SHFT) & PORT_MEM_MASK;
1846
1847         /* Manipulate entry */
1848         vlan_op(priv, entry);
1849
1850         /* Flush result to hardware */
1851         mt7530_vlan_cmd(priv, MT7530_VTCR_WR_VID, vid);
1852 }
1853
1854 static int
1855 mt7530_setup_vlan0(struct mt7530_priv *priv)
1856 {
1857         u32 val;
1858
1859         /* Validate the entry with independent learning, keep the original
1860          * ingress tag attribute.
1861          */
1862         val = IVL_MAC | EG_CON | PORT_MEM(MT7530_ALL_MEMBERS) | FID(FID_BRIDGED) |
1863               VLAN_VALID;
1864         mt7530_write(priv, MT7530_VAWD1, val);
1865
1866         return mt7530_vlan_cmd(priv, MT7530_VTCR_WR_VID, 0);
1867 }
1868
1869 static int
1870 mt7530_port_vlan_add(struct dsa_switch *ds, int port,
1871                      const struct switchdev_obj_port_vlan *vlan,
1872                      struct netlink_ext_ack *extack)
1873 {
1874         bool untagged = vlan->flags & BRIDGE_VLAN_INFO_UNTAGGED;
1875         bool pvid = vlan->flags & BRIDGE_VLAN_INFO_PVID;
1876         struct mt7530_hw_vlan_entry new_entry;
1877         struct mt7530_priv *priv = ds->priv;
1878
1879         mutex_lock(&priv->reg_mutex);
1880
1881         mt7530_hw_vlan_entry_init(&new_entry, port, untagged);
1882         mt7530_hw_vlan_update(priv, vlan->vid, &new_entry, mt7530_hw_vlan_add);
1883
1884         if (pvid) {
1885                 priv->ports[port].pvid = vlan->vid;
1886
1887                 /* Accept all frames if PVID is set */
1888                 mt7530_rmw(priv, MT7530_PVC_P(port), ACC_FRM_MASK,
1889                            MT7530_VLAN_ACC_ALL);
1890
1891                 /* Only configure PVID if VLAN filtering is enabled */
1892                 if (dsa_port_is_vlan_filtering(dsa_to_port(ds, port)))
1893                         mt7530_rmw(priv, MT7530_PPBV1_P(port),
1894                                    G0_PORT_VID_MASK,
1895                                    G0_PORT_VID(vlan->vid));
1896         } else if (vlan->vid && priv->ports[port].pvid == vlan->vid) {
1897                 /* This VLAN is overwritten without PVID, so unset it */
1898                 priv->ports[port].pvid = G0_PORT_VID_DEF;
1899
1900                 /* Only accept tagged frames if the port is VLAN-aware */
1901                 if (dsa_port_is_vlan_filtering(dsa_to_port(ds, port)))
1902                         mt7530_rmw(priv, MT7530_PVC_P(port), ACC_FRM_MASK,
1903                                    MT7530_VLAN_ACC_TAGGED);
1904
1905                 mt7530_rmw(priv, MT7530_PPBV1_P(port), G0_PORT_VID_MASK,
1906                            G0_PORT_VID_DEF);
1907         }
1908
1909         mutex_unlock(&priv->reg_mutex);
1910
1911         return 0;
1912 }
1913
1914 static int
1915 mt7530_port_vlan_del(struct dsa_switch *ds, int port,
1916                      const struct switchdev_obj_port_vlan *vlan)
1917 {
1918         struct mt7530_hw_vlan_entry target_entry;
1919         struct mt7530_priv *priv = ds->priv;
1920
1921         mutex_lock(&priv->reg_mutex);
1922
1923         mt7530_hw_vlan_entry_init(&target_entry, port, 0);
1924         mt7530_hw_vlan_update(priv, vlan->vid, &target_entry,
1925                               mt7530_hw_vlan_del);
1926
1927         /* PVID is being restored to the default whenever the PVID port
1928          * is being removed from the VLAN.
1929          */
1930         if (priv->ports[port].pvid == vlan->vid) {
1931                 priv->ports[port].pvid = G0_PORT_VID_DEF;
1932
1933                 /* Only accept tagged frames if the port is VLAN-aware */
1934                 if (dsa_port_is_vlan_filtering(dsa_to_port(ds, port)))
1935                         mt7530_rmw(priv, MT7530_PVC_P(port), ACC_FRM_MASK,
1936                                    MT7530_VLAN_ACC_TAGGED);
1937
1938                 mt7530_rmw(priv, MT7530_PPBV1_P(port), G0_PORT_VID_MASK,
1939                            G0_PORT_VID_DEF);
1940         }
1941
1942
1943         mutex_unlock(&priv->reg_mutex);
1944
1945         return 0;
1946 }
1947
1948 static int mt753x_mirror_port_get(unsigned int id, u32 val)
1949 {
1950         return (id == ID_MT7531 || id == ID_MT7988) ?
1951                        MT7531_MIRROR_PORT_GET(val) :
1952                        MIRROR_PORT(val);
1953 }
1954
1955 static int mt753x_mirror_port_set(unsigned int id, u32 val)
1956 {
1957         return (id == ID_MT7531 || id == ID_MT7988) ?
1958                        MT7531_MIRROR_PORT_SET(val) :
1959                        MIRROR_PORT(val);
1960 }
1961
1962 static int mt753x_port_mirror_add(struct dsa_switch *ds, int port,
1963                                   struct dsa_mall_mirror_tc_entry *mirror,
1964                                   bool ingress, struct netlink_ext_ack *extack)
1965 {
1966         struct mt7530_priv *priv = ds->priv;
1967         int monitor_port;
1968         u32 val;
1969
1970         /* Check for existent entry */
1971         if ((ingress ? priv->mirror_rx : priv->mirror_tx) & BIT(port))
1972                 return -EEXIST;
1973
1974         val = mt7530_read(priv, MT753X_MIRROR_REG(priv->id));
1975
1976         /* MT7530 only supports one monitor port */
1977         monitor_port = mt753x_mirror_port_get(priv->id, val);
1978         if (val & MT753X_MIRROR_EN(priv->id) &&
1979             monitor_port != mirror->to_local_port)
1980                 return -EEXIST;
1981
1982         val |= MT753X_MIRROR_EN(priv->id);
1983         val &= ~MT753X_MIRROR_MASK(priv->id);
1984         val |= mt753x_mirror_port_set(priv->id, mirror->to_local_port);
1985         mt7530_write(priv, MT753X_MIRROR_REG(priv->id), val);
1986
1987         val = mt7530_read(priv, MT7530_PCR_P(port));
1988         if (ingress) {
1989                 val |= PORT_RX_MIR;
1990                 priv->mirror_rx |= BIT(port);
1991         } else {
1992                 val |= PORT_TX_MIR;
1993                 priv->mirror_tx |= BIT(port);
1994         }
1995         mt7530_write(priv, MT7530_PCR_P(port), val);
1996
1997         return 0;
1998 }
1999
2000 static void mt753x_port_mirror_del(struct dsa_switch *ds, int port,
2001                                    struct dsa_mall_mirror_tc_entry *mirror)
2002 {
2003         struct mt7530_priv *priv = ds->priv;
2004         u32 val;
2005
2006         val = mt7530_read(priv, MT7530_PCR_P(port));
2007         if (mirror->ingress) {
2008                 val &= ~PORT_RX_MIR;
2009                 priv->mirror_rx &= ~BIT(port);
2010         } else {
2011                 val &= ~PORT_TX_MIR;
2012                 priv->mirror_tx &= ~BIT(port);
2013         }
2014         mt7530_write(priv, MT7530_PCR_P(port), val);
2015
2016         if (!priv->mirror_rx && !priv->mirror_tx) {
2017                 val = mt7530_read(priv, MT753X_MIRROR_REG(priv->id));
2018                 val &= ~MT753X_MIRROR_EN(priv->id);
2019                 mt7530_write(priv, MT753X_MIRROR_REG(priv->id), val);
2020         }
2021 }
2022
2023 static enum dsa_tag_protocol
2024 mtk_get_tag_protocol(struct dsa_switch *ds, int port,
2025                      enum dsa_tag_protocol mp)
2026 {
2027         return DSA_TAG_PROTO_MTK;
2028 }
2029
2030 #ifdef CONFIG_GPIOLIB
2031 static inline u32
2032 mt7530_gpio_to_bit(unsigned int offset)
2033 {
2034         /* Map GPIO offset to register bit
2035          * [ 2: 0]  port 0 LED 0..2 as GPIO 0..2
2036          * [ 6: 4]  port 1 LED 0..2 as GPIO 3..5
2037          * [10: 8]  port 2 LED 0..2 as GPIO 6..8
2038          * [14:12]  port 3 LED 0..2 as GPIO 9..11
2039          * [18:16]  port 4 LED 0..2 as GPIO 12..14
2040          */
2041         return BIT(offset + offset / 3);
2042 }
2043
2044 static int
2045 mt7530_gpio_get(struct gpio_chip *gc, unsigned int offset)
2046 {
2047         struct mt7530_priv *priv = gpiochip_get_data(gc);
2048         u32 bit = mt7530_gpio_to_bit(offset);
2049
2050         return !!(mt7530_read(priv, MT7530_LED_GPIO_DATA) & bit);
2051 }
2052
2053 static void
2054 mt7530_gpio_set(struct gpio_chip *gc, unsigned int offset, int value)
2055 {
2056         struct mt7530_priv *priv = gpiochip_get_data(gc);
2057         u32 bit = mt7530_gpio_to_bit(offset);
2058
2059         if (value)
2060                 mt7530_set(priv, MT7530_LED_GPIO_DATA, bit);
2061         else
2062                 mt7530_clear(priv, MT7530_LED_GPIO_DATA, bit);
2063 }
2064
2065 static int
2066 mt7530_gpio_get_direction(struct gpio_chip *gc, unsigned int offset)
2067 {
2068         struct mt7530_priv *priv = gpiochip_get_data(gc);
2069         u32 bit = mt7530_gpio_to_bit(offset);
2070
2071         return (mt7530_read(priv, MT7530_LED_GPIO_DIR) & bit) ?
2072                 GPIO_LINE_DIRECTION_OUT : GPIO_LINE_DIRECTION_IN;
2073 }
2074
2075 static int
2076 mt7530_gpio_direction_input(struct gpio_chip *gc, unsigned int offset)
2077 {
2078         struct mt7530_priv *priv = gpiochip_get_data(gc);
2079         u32 bit = mt7530_gpio_to_bit(offset);
2080
2081         mt7530_clear(priv, MT7530_LED_GPIO_OE, bit);
2082         mt7530_clear(priv, MT7530_LED_GPIO_DIR, bit);
2083
2084         return 0;
2085 }
2086
2087 static int
2088 mt7530_gpio_direction_output(struct gpio_chip *gc, unsigned int offset, int value)
2089 {
2090         struct mt7530_priv *priv = gpiochip_get_data(gc);
2091         u32 bit = mt7530_gpio_to_bit(offset);
2092
2093         mt7530_set(priv, MT7530_LED_GPIO_DIR, bit);
2094
2095         if (value)
2096                 mt7530_set(priv, MT7530_LED_GPIO_DATA, bit);
2097         else
2098                 mt7530_clear(priv, MT7530_LED_GPIO_DATA, bit);
2099
2100         mt7530_set(priv, MT7530_LED_GPIO_OE, bit);
2101
2102         return 0;
2103 }
2104
2105 static int
2106 mt7530_setup_gpio(struct mt7530_priv *priv)
2107 {
2108         struct device *dev = priv->dev;
2109         struct gpio_chip *gc;
2110
2111         gc = devm_kzalloc(dev, sizeof(*gc), GFP_KERNEL);
2112         if (!gc)
2113                 return -ENOMEM;
2114
2115         mt7530_write(priv, MT7530_LED_GPIO_OE, 0);
2116         mt7530_write(priv, MT7530_LED_GPIO_DIR, 0);
2117         mt7530_write(priv, MT7530_LED_IO_MODE, 0);
2118
2119         gc->label = "mt7530";
2120         gc->parent = dev;
2121         gc->owner = THIS_MODULE;
2122         gc->get_direction = mt7530_gpio_get_direction;
2123         gc->direction_input = mt7530_gpio_direction_input;
2124         gc->direction_output = mt7530_gpio_direction_output;
2125         gc->get = mt7530_gpio_get;
2126         gc->set = mt7530_gpio_set;
2127         gc->base = -1;
2128         gc->ngpio = 15;
2129         gc->can_sleep = true;
2130
2131         return devm_gpiochip_add_data(dev, gc, priv);
2132 }
2133 #endif /* CONFIG_GPIOLIB */
2134
2135 static irqreturn_t
2136 mt7530_irq_thread_fn(int irq, void *dev_id)
2137 {
2138         struct mt7530_priv *priv = dev_id;
2139         bool handled = false;
2140         u32 val;
2141         int p;
2142
2143         mt7530_mutex_lock(priv);
2144         val = mt7530_mii_read(priv, MT7530_SYS_INT_STS);
2145         mt7530_mii_write(priv, MT7530_SYS_INT_STS, val);
2146         mt7530_mutex_unlock(priv);
2147
2148         for (p = 0; p < MT7530_NUM_PHYS; p++) {
2149                 if (BIT(p) & val) {
2150                         unsigned int irq;
2151
2152                         irq = irq_find_mapping(priv->irq_domain, p);
2153                         handle_nested_irq(irq);
2154                         handled = true;
2155                 }
2156         }
2157
2158         return IRQ_RETVAL(handled);
2159 }
2160
2161 static void
2162 mt7530_irq_mask(struct irq_data *d)
2163 {
2164         struct mt7530_priv *priv = irq_data_get_irq_chip_data(d);
2165
2166         priv->irq_enable &= ~BIT(d->hwirq);
2167 }
2168
2169 static void
2170 mt7530_irq_unmask(struct irq_data *d)
2171 {
2172         struct mt7530_priv *priv = irq_data_get_irq_chip_data(d);
2173
2174         priv->irq_enable |= BIT(d->hwirq);
2175 }
2176
2177 static void
2178 mt7530_irq_bus_lock(struct irq_data *d)
2179 {
2180         struct mt7530_priv *priv = irq_data_get_irq_chip_data(d);
2181
2182         mt7530_mutex_lock(priv);
2183 }
2184
2185 static void
2186 mt7530_irq_bus_sync_unlock(struct irq_data *d)
2187 {
2188         struct mt7530_priv *priv = irq_data_get_irq_chip_data(d);
2189
2190         mt7530_mii_write(priv, MT7530_SYS_INT_EN, priv->irq_enable);
2191         mt7530_mutex_unlock(priv);
2192 }
2193
2194 static struct irq_chip mt7530_irq_chip = {
2195         .name = KBUILD_MODNAME,
2196         .irq_mask = mt7530_irq_mask,
2197         .irq_unmask = mt7530_irq_unmask,
2198         .irq_bus_lock = mt7530_irq_bus_lock,
2199         .irq_bus_sync_unlock = mt7530_irq_bus_sync_unlock,
2200 };
2201
2202 static int
2203 mt7530_irq_map(struct irq_domain *domain, unsigned int irq,
2204                irq_hw_number_t hwirq)
2205 {
2206         irq_set_chip_data(irq, domain->host_data);
2207         irq_set_chip_and_handler(irq, &mt7530_irq_chip, handle_simple_irq);
2208         irq_set_nested_thread(irq, true);
2209         irq_set_noprobe(irq);
2210
2211         return 0;
2212 }
2213
2214 static const struct irq_domain_ops mt7530_irq_domain_ops = {
2215         .map = mt7530_irq_map,
2216         .xlate = irq_domain_xlate_onecell,
2217 };
2218
2219 static void
2220 mt7988_irq_mask(struct irq_data *d)
2221 {
2222         struct mt7530_priv *priv = irq_data_get_irq_chip_data(d);
2223
2224         priv->irq_enable &= ~BIT(d->hwirq);
2225         mt7530_mii_write(priv, MT7530_SYS_INT_EN, priv->irq_enable);
2226 }
2227
2228 static void
2229 mt7988_irq_unmask(struct irq_data *d)
2230 {
2231         struct mt7530_priv *priv = irq_data_get_irq_chip_data(d);
2232
2233         priv->irq_enable |= BIT(d->hwirq);
2234         mt7530_mii_write(priv, MT7530_SYS_INT_EN, priv->irq_enable);
2235 }
2236
2237 static struct irq_chip mt7988_irq_chip = {
2238         .name = KBUILD_MODNAME,
2239         .irq_mask = mt7988_irq_mask,
2240         .irq_unmask = mt7988_irq_unmask,
2241 };
2242
2243 static int
2244 mt7988_irq_map(struct irq_domain *domain, unsigned int irq,
2245                irq_hw_number_t hwirq)
2246 {
2247         irq_set_chip_data(irq, domain->host_data);
2248         irq_set_chip_and_handler(irq, &mt7988_irq_chip, handle_simple_irq);
2249         irq_set_nested_thread(irq, true);
2250         irq_set_noprobe(irq);
2251
2252         return 0;
2253 }
2254
2255 static const struct irq_domain_ops mt7988_irq_domain_ops = {
2256         .map = mt7988_irq_map,
2257         .xlate = irq_domain_xlate_onecell,
2258 };
2259
2260 static void
2261 mt7530_setup_mdio_irq(struct mt7530_priv *priv)
2262 {
2263         struct dsa_switch *ds = priv->ds;
2264         int p;
2265
2266         for (p = 0; p < MT7530_NUM_PHYS; p++) {
2267                 if (BIT(p) & ds->phys_mii_mask) {
2268                         unsigned int irq;
2269
2270                         irq = irq_create_mapping(priv->irq_domain, p);
2271                         ds->user_mii_bus->irq[p] = irq;
2272                 }
2273         }
2274 }
2275
2276 static int
2277 mt7530_setup_irq(struct mt7530_priv *priv)
2278 {
2279         struct device *dev = priv->dev;
2280         struct device_node *np = dev->of_node;
2281         int ret;
2282
2283         if (!of_property_read_bool(np, "interrupt-controller")) {
2284                 dev_info(dev, "no interrupt support\n");
2285                 return 0;
2286         }
2287
2288         priv->irq = of_irq_get(np, 0);
2289         if (priv->irq <= 0) {
2290                 dev_err(dev, "failed to get parent IRQ: %d\n", priv->irq);
2291                 return priv->irq ? : -EINVAL;
2292         }
2293
2294         if (priv->id == ID_MT7988)
2295                 priv->irq_domain = irq_domain_add_linear(np, MT7530_NUM_PHYS,
2296                                                          &mt7988_irq_domain_ops,
2297                                                          priv);
2298         else
2299                 priv->irq_domain = irq_domain_add_linear(np, MT7530_NUM_PHYS,
2300                                                          &mt7530_irq_domain_ops,
2301                                                          priv);
2302
2303         if (!priv->irq_domain) {
2304                 dev_err(dev, "failed to create IRQ domain\n");
2305                 return -ENOMEM;
2306         }
2307
2308         /* This register must be set for MT7530 to properly fire interrupts */
2309         if (priv->id != ID_MT7531)
2310                 mt7530_set(priv, MT7530_TOP_SIG_CTRL, TOP_SIG_CTRL_NORMAL);
2311
2312         ret = request_threaded_irq(priv->irq, NULL, mt7530_irq_thread_fn,
2313                                    IRQF_ONESHOT, KBUILD_MODNAME, priv);
2314         if (ret) {
2315                 irq_domain_remove(priv->irq_domain);
2316                 dev_err(dev, "failed to request IRQ: %d\n", ret);
2317                 return ret;
2318         }
2319
2320         return 0;
2321 }
2322
2323 static void
2324 mt7530_free_mdio_irq(struct mt7530_priv *priv)
2325 {
2326         int p;
2327
2328         for (p = 0; p < MT7530_NUM_PHYS; p++) {
2329                 if (BIT(p) & priv->ds->phys_mii_mask) {
2330                         unsigned int irq;
2331
2332                         irq = irq_find_mapping(priv->irq_domain, p);
2333                         irq_dispose_mapping(irq);
2334                 }
2335         }
2336 }
2337
2338 static void
2339 mt7530_free_irq_common(struct mt7530_priv *priv)
2340 {
2341         free_irq(priv->irq, priv);
2342         irq_domain_remove(priv->irq_domain);
2343 }
2344
2345 static void
2346 mt7530_free_irq(struct mt7530_priv *priv)
2347 {
2348         mt7530_free_mdio_irq(priv);
2349         mt7530_free_irq_common(priv);
2350 }
2351
2352 static int
2353 mt7530_setup_mdio(struct mt7530_priv *priv)
2354 {
2355         struct dsa_switch *ds = priv->ds;
2356         struct device *dev = priv->dev;
2357         struct mii_bus *bus;
2358         static int idx;
2359         int ret;
2360
2361         bus = devm_mdiobus_alloc(dev);
2362         if (!bus)
2363                 return -ENOMEM;
2364
2365         ds->user_mii_bus = bus;
2366         bus->priv = priv;
2367         bus->name = KBUILD_MODNAME "-mii";
2368         snprintf(bus->id, MII_BUS_ID_SIZE, KBUILD_MODNAME "-%d", idx++);
2369         bus->read = mt753x_phy_read_c22;
2370         bus->write = mt753x_phy_write_c22;
2371         bus->read_c45 = mt753x_phy_read_c45;
2372         bus->write_c45 = mt753x_phy_write_c45;
2373         bus->parent = dev;
2374         bus->phy_mask = ~ds->phys_mii_mask;
2375
2376         if (priv->irq)
2377                 mt7530_setup_mdio_irq(priv);
2378
2379         ret = devm_mdiobus_register(dev, bus);
2380         if (ret) {
2381                 dev_err(dev, "failed to register MDIO bus: %d\n", ret);
2382                 if (priv->irq)
2383                         mt7530_free_mdio_irq(priv);
2384         }
2385
2386         return ret;
2387 }
2388
2389 static int
2390 mt7530_setup(struct dsa_switch *ds)
2391 {
2392         struct mt7530_priv *priv = ds->priv;
2393         struct device_node *dn = NULL;
2394         struct device_node *phy_node;
2395         struct device_node *mac_np;
2396         struct mt7530_dummy_poll p;
2397         phy_interface_t interface;
2398         struct dsa_port *cpu_dp;
2399         u32 id, val;
2400         int ret, i;
2401
2402         /* The parent node of conduit netdev which holds the common system
2403          * controller also is the container for two GMACs nodes representing
2404          * as two netdev instances.
2405          */
2406         dsa_switch_for_each_cpu_port(cpu_dp, ds) {
2407                 dn = cpu_dp->conduit->dev.of_node->parent;
2408                 /* It doesn't matter which CPU port is found first,
2409                  * their conduits should share the same parent OF node
2410                  */
2411                 break;
2412         }
2413
2414         if (!dn) {
2415                 dev_err(ds->dev, "parent OF node of DSA conduit not found");
2416                 return -EINVAL;
2417         }
2418
2419         ds->assisted_learning_on_cpu_port = true;
2420         ds->mtu_enforcement_ingress = true;
2421
2422         if (priv->id == ID_MT7530) {
2423                 regulator_set_voltage(priv->core_pwr, 1000000, 1000000);
2424                 ret = regulator_enable(priv->core_pwr);
2425                 if (ret < 0) {
2426                         dev_err(priv->dev,
2427                                 "Failed to enable core power: %d\n", ret);
2428                         return ret;
2429                 }
2430
2431                 regulator_set_voltage(priv->io_pwr, 3300000, 3300000);
2432                 ret = regulator_enable(priv->io_pwr);
2433                 if (ret < 0) {
2434                         dev_err(priv->dev, "Failed to enable io pwr: %d\n",
2435                                 ret);
2436                         return ret;
2437                 }
2438         }
2439
2440         /* Reset whole chip through gpio pin or memory-mapped registers for
2441          * different type of hardware
2442          */
2443         if (priv->mcm) {
2444                 reset_control_assert(priv->rstc);
2445                 usleep_range(5000, 5100);
2446                 reset_control_deassert(priv->rstc);
2447         } else {
2448                 gpiod_set_value_cansleep(priv->reset, 0);
2449                 usleep_range(5000, 5100);
2450                 gpiod_set_value_cansleep(priv->reset, 1);
2451         }
2452
2453         /* Waiting for MT7530 got to stable */
2454         INIT_MT7530_DUMMY_POLL(&p, priv, MT7530_HWTRAP);
2455         ret = readx_poll_timeout(_mt7530_read, &p, val, val != 0,
2456                                  20, 1000000);
2457         if (ret < 0) {
2458                 dev_err(priv->dev, "reset timeout\n");
2459                 return ret;
2460         }
2461
2462         id = mt7530_read(priv, MT7530_CREV);
2463         id >>= CHIP_NAME_SHIFT;
2464         if (id != MT7530_ID) {
2465                 dev_err(priv->dev, "chip %x can't be supported\n", id);
2466                 return -ENODEV;
2467         }
2468
2469         /* Reset the switch through internal reset */
2470         mt7530_write(priv, MT7530_SYS_CTRL,
2471                      SYS_CTRL_PHY_RST | SYS_CTRL_SW_RST |
2472                      SYS_CTRL_REG_RST);
2473
2474         /* Lower Tx driving for TRGMII path */
2475         for (i = 0; i < NUM_TRGMII_CTRL; i++)
2476                 mt7530_write(priv, MT7530_TRGMII_TD_ODT(i),
2477                              TD_DM_DRVP(8) | TD_DM_DRVN(8));
2478
2479         for (i = 0; i < NUM_TRGMII_CTRL; i++)
2480                 mt7530_rmw(priv, MT7530_TRGMII_RD(i),
2481                            RD_TAP_MASK, RD_TAP(16));
2482
2483         /* Enable port 6 */
2484         val = mt7530_read(priv, MT7530_MHWTRAP);
2485         val &= ~MHWTRAP_P6_DIS & ~MHWTRAP_PHY_ACCESS;
2486         val |= MHWTRAP_MANUAL;
2487         mt7530_write(priv, MT7530_MHWTRAP, val);
2488
2489         priv->p6_interface = PHY_INTERFACE_MODE_NA;
2490
2491         if ((val & HWTRAP_XTAL_MASK) == HWTRAP_XTAL_40MHZ)
2492                 mt7530_pll_setup(priv);
2493
2494         mt753x_trap_frames(priv);
2495
2496         /* Enable and reset MIB counters */
2497         mt7530_mib_reset(ds);
2498
2499         for (i = 0; i < MT7530_NUM_PORTS; i++) {
2500                 /* Disable forwarding by default on all ports */
2501                 mt7530_rmw(priv, MT7530_PCR_P(i), PCR_MATRIX_MASK,
2502                            PCR_MATRIX_CLR);
2503
2504                 /* Disable learning by default on all ports */
2505                 mt7530_set(priv, MT7530_PSC_P(i), SA_DIS);
2506
2507                 if (dsa_is_cpu_port(ds, i)) {
2508                         ret = mt753x_cpu_port_enable(ds, i);
2509                         if (ret)
2510                                 return ret;
2511                 } else {
2512                         mt7530_port_disable(ds, i);
2513
2514                         /* Set default PVID to 0 on all user ports */
2515                         mt7530_rmw(priv, MT7530_PPBV1_P(i), G0_PORT_VID_MASK,
2516                                    G0_PORT_VID_DEF);
2517                 }
2518                 /* Enable consistent egress tag */
2519                 mt7530_rmw(priv, MT7530_PVC_P(i), PVC_EG_TAG_MASK,
2520                            PVC_EG_TAG(MT7530_VLAN_EG_CONSISTENT));
2521         }
2522
2523         /* Allow mirroring frames received on the local port (monitor port). */
2524         mt7530_set(priv, MT753X_AGC, LOCAL_EN);
2525
2526         /* Setup VLAN ID 0 for VLAN-unaware bridges */
2527         ret = mt7530_setup_vlan0(priv);
2528         if (ret)
2529                 return ret;
2530
2531         /* Setup port 5 */
2532         priv->p5_intf_sel = P5_DISABLED;
2533         interface = PHY_INTERFACE_MODE_NA;
2534
2535         if (!dsa_is_unused_port(ds, 5)) {
2536                 priv->p5_intf_sel = P5_INTF_SEL_GMAC5;
2537                 ret = of_get_phy_mode(dsa_to_port(ds, 5)->dn, &interface);
2538                 if (ret && ret != -ENODEV)
2539                         return ret;
2540         } else {
2541                 /* Scan the ethernet nodes. look for GMAC1, lookup used phy */
2542                 for_each_child_of_node(dn, mac_np) {
2543                         if (!of_device_is_compatible(mac_np,
2544                                                      "mediatek,eth-mac"))
2545                                 continue;
2546
2547                         ret = of_property_read_u32(mac_np, "reg", &id);
2548                         if (ret < 0 || id != 1)
2549                                 continue;
2550
2551                         phy_node = of_parse_phandle(mac_np, "phy-handle", 0);
2552                         if (!phy_node)
2553                                 continue;
2554
2555                         if (phy_node->parent == priv->dev->of_node->parent) {
2556                                 ret = of_get_phy_mode(mac_np, &interface);
2557                                 if (ret && ret != -ENODEV) {
2558                                         of_node_put(mac_np);
2559                                         of_node_put(phy_node);
2560                                         return ret;
2561                                 }
2562                                 id = of_mdio_parse_addr(ds->dev, phy_node);
2563                                 if (id == 0)
2564                                         priv->p5_intf_sel = P5_INTF_SEL_PHY_P0;
2565                                 if (id == 4)
2566                                         priv->p5_intf_sel = P5_INTF_SEL_PHY_P4;
2567                         }
2568                         of_node_put(mac_np);
2569                         of_node_put(phy_node);
2570                         break;
2571                 }
2572         }
2573
2574 #ifdef CONFIG_GPIOLIB
2575         if (of_property_read_bool(priv->dev->of_node, "gpio-controller")) {
2576                 ret = mt7530_setup_gpio(priv);
2577                 if (ret)
2578                         return ret;
2579         }
2580 #endif /* CONFIG_GPIOLIB */
2581
2582         mt7530_setup_port5(ds, interface);
2583
2584         /* Flush the FDB table */
2585         ret = mt7530_fdb_cmd(priv, MT7530_FDB_FLUSH, NULL);
2586         if (ret < 0)
2587                 return ret;
2588
2589         return 0;
2590 }
2591
2592 static int
2593 mt7531_setup_common(struct dsa_switch *ds)
2594 {
2595         struct mt7530_priv *priv = ds->priv;
2596         int ret, i;
2597
2598         mt753x_trap_frames(priv);
2599
2600         /* Enable and reset MIB counters */
2601         mt7530_mib_reset(ds);
2602
2603         /* Disable flooding on all ports */
2604         mt7530_clear(priv, MT7530_MFC, BC_FFP_MASK | UNM_FFP_MASK |
2605                      UNU_FFP_MASK);
2606
2607         for (i = 0; i < MT7530_NUM_PORTS; i++) {
2608                 /* Disable forwarding by default on all ports */
2609                 mt7530_rmw(priv, MT7530_PCR_P(i), PCR_MATRIX_MASK,
2610                            PCR_MATRIX_CLR);
2611
2612                 /* Disable learning by default on all ports */
2613                 mt7530_set(priv, MT7530_PSC_P(i), SA_DIS);
2614
2615                 mt7530_set(priv, MT7531_DBG_CNT(i), MT7531_DIS_CLR);
2616
2617                 if (dsa_is_cpu_port(ds, i)) {
2618                         ret = mt753x_cpu_port_enable(ds, i);
2619                         if (ret)
2620                                 return ret;
2621                 } else {
2622                         mt7530_port_disable(ds, i);
2623
2624                         /* Set default PVID to 0 on all user ports */
2625                         mt7530_rmw(priv, MT7530_PPBV1_P(i), G0_PORT_VID_MASK,
2626                                    G0_PORT_VID_DEF);
2627                 }
2628
2629                 /* Enable consistent egress tag */
2630                 mt7530_rmw(priv, MT7530_PVC_P(i), PVC_EG_TAG_MASK,
2631                            PVC_EG_TAG(MT7530_VLAN_EG_CONSISTENT));
2632         }
2633
2634         /* Allow mirroring frames received on the local port (monitor port). */
2635         mt7530_set(priv, MT753X_AGC, LOCAL_EN);
2636
2637         /* Flush the FDB table */
2638         ret = mt7530_fdb_cmd(priv, MT7530_FDB_FLUSH, NULL);
2639         if (ret < 0)
2640                 return ret;
2641
2642         return 0;
2643 }
2644
2645 static int
2646 mt7531_setup(struct dsa_switch *ds)
2647 {
2648         struct mt7530_priv *priv = ds->priv;
2649         struct mt7530_dummy_poll p;
2650         u32 val, id;
2651         int ret, i;
2652
2653         /* Reset whole chip through gpio pin or memory-mapped registers for
2654          * different type of hardware
2655          */
2656         if (priv->mcm) {
2657                 reset_control_assert(priv->rstc);
2658                 usleep_range(5000, 5100);
2659                 reset_control_deassert(priv->rstc);
2660         } else {
2661                 gpiod_set_value_cansleep(priv->reset, 0);
2662                 usleep_range(5000, 5100);
2663                 gpiod_set_value_cansleep(priv->reset, 1);
2664         }
2665
2666         /* Waiting for MT7530 got to stable */
2667         INIT_MT7530_DUMMY_POLL(&p, priv, MT7530_HWTRAP);
2668         ret = readx_poll_timeout(_mt7530_read, &p, val, val != 0,
2669                                  20, 1000000);
2670         if (ret < 0) {
2671                 dev_err(priv->dev, "reset timeout\n");
2672                 return ret;
2673         }
2674
2675         id = mt7530_read(priv, MT7531_CREV);
2676         id >>= CHIP_NAME_SHIFT;
2677
2678         if (id != MT7531_ID) {
2679                 dev_err(priv->dev, "chip %x can't be supported\n", id);
2680                 return -ENODEV;
2681         }
2682
2683         /* all MACs must be forced link-down before sw reset */
2684         for (i = 0; i < MT7530_NUM_PORTS; i++)
2685                 mt7530_write(priv, MT7530_PMCR_P(i), MT7531_FORCE_LNK);
2686
2687         /* Reset the switch through internal reset */
2688         mt7530_write(priv, MT7530_SYS_CTRL,
2689                      SYS_CTRL_PHY_RST | SYS_CTRL_SW_RST |
2690                      SYS_CTRL_REG_RST);
2691
2692         mt7531_pll_setup(priv);
2693
2694         if (mt7531_dual_sgmii_supported(priv)) {
2695                 priv->p5_intf_sel = P5_INTF_SEL_GMAC5_SGMII;
2696
2697                 /* Let ds->user_mii_bus be able to access external phy. */
2698                 mt7530_rmw(priv, MT7531_GPIO_MODE1, MT7531_GPIO11_RG_RXD2_MASK,
2699                            MT7531_EXT_P_MDC_11);
2700                 mt7530_rmw(priv, MT7531_GPIO_MODE1, MT7531_GPIO12_RG_RXD3_MASK,
2701                            MT7531_EXT_P_MDIO_12);
2702         } else {
2703                 priv->p5_intf_sel = P5_INTF_SEL_GMAC5;
2704         }
2705         dev_dbg(ds->dev, "P5 support %s interface\n",
2706                 p5_intf_modes(priv->p5_intf_sel));
2707
2708         mt7530_rmw(priv, MT7531_GPIO_MODE0, MT7531_GPIO0_MASK,
2709                    MT7531_GPIO0_INTERRUPT);
2710
2711         /* Let phylink decide the interface later. */
2712         priv->p5_interface = PHY_INTERFACE_MODE_NA;
2713         priv->p6_interface = PHY_INTERFACE_MODE_NA;
2714
2715         /* Enable Energy-Efficient Ethernet (EEE) and PHY core PLL, since
2716          * phy_device has not yet been created provided for
2717          * phy_[read,write]_mmd_indirect is called, we provide our own
2718          * mt7531_ind_mmd_phy_[read,write] to complete this function.
2719          */
2720         val = mt7531_ind_c45_phy_read(priv, MT753X_CTRL_PHY_ADDR,
2721                                       MDIO_MMD_VEND2, CORE_PLL_GROUP4);
2722         val |= MT7531_RG_SYSPLL_DMY2 | MT7531_PHY_PLL_BYPASS_MODE;
2723         val &= ~MT7531_PHY_PLL_OFF;
2724         mt7531_ind_c45_phy_write(priv, MT753X_CTRL_PHY_ADDR, MDIO_MMD_VEND2,
2725                                  CORE_PLL_GROUP4, val);
2726
2727         /* Disable EEE advertisement on the switch PHYs. */
2728         for (i = MT753X_CTRL_PHY_ADDR;
2729              i < MT753X_CTRL_PHY_ADDR + MT7530_NUM_PHYS; i++) {
2730                 mt7531_ind_c45_phy_write(priv, i, MDIO_MMD_AN, MDIO_AN_EEE_ADV,
2731                                          0);
2732         }
2733
2734         mt7531_setup_common(ds);
2735
2736         /* Setup VLAN ID 0 for VLAN-unaware bridges */
2737         ret = mt7530_setup_vlan0(priv);
2738         if (ret)
2739                 return ret;
2740
2741         ds->assisted_learning_on_cpu_port = true;
2742         ds->mtu_enforcement_ingress = true;
2743
2744         return 0;
2745 }
2746
2747 static void mt7530_mac_port_get_caps(struct dsa_switch *ds, int port,
2748                                      struct phylink_config *config)
2749 {
2750         switch (port) {
2751         case 0 ... 4: /* Internal phy */
2752                 __set_bit(PHY_INTERFACE_MODE_GMII,
2753                           config->supported_interfaces);
2754                 break;
2755
2756         case 5: /* 2nd cpu port with phy of port 0 or 4 / external phy */
2757                 phy_interface_set_rgmii(config->supported_interfaces);
2758                 __set_bit(PHY_INTERFACE_MODE_MII,
2759                           config->supported_interfaces);
2760                 __set_bit(PHY_INTERFACE_MODE_GMII,
2761                           config->supported_interfaces);
2762                 break;
2763
2764         case 6: /* 1st cpu port */
2765                 __set_bit(PHY_INTERFACE_MODE_RGMII,
2766                           config->supported_interfaces);
2767                 __set_bit(PHY_INTERFACE_MODE_TRGMII,
2768                           config->supported_interfaces);
2769                 break;
2770         }
2771 }
2772
2773 static bool mt7531_is_rgmii_port(struct mt7530_priv *priv, u32 port)
2774 {
2775         return (port == 5) && (priv->p5_intf_sel != P5_INTF_SEL_GMAC5_SGMII);
2776 }
2777
2778 static void mt7531_mac_port_get_caps(struct dsa_switch *ds, int port,
2779                                      struct phylink_config *config)
2780 {
2781         struct mt7530_priv *priv = ds->priv;
2782
2783         switch (port) {
2784         case 0 ... 4: /* Internal phy */
2785                 __set_bit(PHY_INTERFACE_MODE_GMII,
2786                           config->supported_interfaces);
2787                 break;
2788
2789         case 5: /* 2nd cpu port supports either rgmii or sgmii/8023z */
2790                 if (mt7531_is_rgmii_port(priv, port)) {
2791                         phy_interface_set_rgmii(config->supported_interfaces);
2792                         break;
2793                 }
2794                 fallthrough;
2795
2796         case 6: /* 1st cpu port supports sgmii/8023z only */
2797                 __set_bit(PHY_INTERFACE_MODE_SGMII,
2798                           config->supported_interfaces);
2799                 __set_bit(PHY_INTERFACE_MODE_1000BASEX,
2800                           config->supported_interfaces);
2801                 __set_bit(PHY_INTERFACE_MODE_2500BASEX,
2802                           config->supported_interfaces);
2803
2804                 config->mac_capabilities |= MAC_2500FD;
2805                 break;
2806         }
2807 }
2808
2809 static void mt7988_mac_port_get_caps(struct dsa_switch *ds, int port,
2810                                      struct phylink_config *config)
2811 {
2812         phy_interface_zero(config->supported_interfaces);
2813
2814         switch (port) {
2815         case 0 ... 4: /* Internal phy */
2816                 __set_bit(PHY_INTERFACE_MODE_INTERNAL,
2817                           config->supported_interfaces);
2818                 break;
2819
2820         case 6:
2821                 __set_bit(PHY_INTERFACE_MODE_INTERNAL,
2822                           config->supported_interfaces);
2823                 config->mac_capabilities = MAC_ASYM_PAUSE | MAC_SYM_PAUSE |
2824                                            MAC_10000FD;
2825         }
2826 }
2827
2828 static int
2829 mt753x_pad_setup(struct dsa_switch *ds, const struct phylink_link_state *state)
2830 {
2831         struct mt7530_priv *priv = ds->priv;
2832
2833         return priv->info->pad_setup(ds, state->interface);
2834 }
2835
2836 static int
2837 mt7530_mac_config(struct dsa_switch *ds, int port, unsigned int mode,
2838                   phy_interface_t interface)
2839 {
2840         struct mt7530_priv *priv = ds->priv;
2841
2842         /* Only need to setup port5. */
2843         if (port != 5)
2844                 return 0;
2845
2846         mt7530_setup_port5(priv->ds, interface);
2847
2848         return 0;
2849 }
2850
2851 static int mt7531_rgmii_setup(struct mt7530_priv *priv, u32 port,
2852                               phy_interface_t interface,
2853                               struct phy_device *phydev)
2854 {
2855         u32 val;
2856
2857         if (!mt7531_is_rgmii_port(priv, port)) {
2858                 dev_err(priv->dev, "RGMII mode is not available for port %d\n",
2859                         port);
2860                 return -EINVAL;
2861         }
2862
2863         val = mt7530_read(priv, MT7531_CLKGEN_CTRL);
2864         val |= GP_CLK_EN;
2865         val &= ~GP_MODE_MASK;
2866         val |= GP_MODE(MT7531_GP_MODE_RGMII);
2867         val &= ~CLK_SKEW_IN_MASK;
2868         val |= CLK_SKEW_IN(MT7531_CLK_SKEW_NO_CHG);
2869         val &= ~CLK_SKEW_OUT_MASK;
2870         val |= CLK_SKEW_OUT(MT7531_CLK_SKEW_NO_CHG);
2871         val |= TXCLK_NO_REVERSE | RXCLK_NO_DELAY;
2872
2873         /* Do not adjust rgmii delay when vendor phy driver presents. */
2874         if (!phydev || phy_driver_is_genphy(phydev)) {
2875                 val &= ~(TXCLK_NO_REVERSE | RXCLK_NO_DELAY);
2876                 switch (interface) {
2877                 case PHY_INTERFACE_MODE_RGMII:
2878                         val |= TXCLK_NO_REVERSE;
2879                         val |= RXCLK_NO_DELAY;
2880                         break;
2881                 case PHY_INTERFACE_MODE_RGMII_RXID:
2882                         val |= TXCLK_NO_REVERSE;
2883                         break;
2884                 case PHY_INTERFACE_MODE_RGMII_TXID:
2885                         val |= RXCLK_NO_DELAY;
2886                         break;
2887                 case PHY_INTERFACE_MODE_RGMII_ID:
2888                         break;
2889                 default:
2890                         return -EINVAL;
2891                 }
2892         }
2893         mt7530_write(priv, MT7531_CLKGEN_CTRL, val);
2894
2895         return 0;
2896 }
2897
2898 static bool mt753x_is_mac_port(u32 port)
2899 {
2900         return (port == 5 || port == 6);
2901 }
2902
2903 static int
2904 mt7988_mac_config(struct dsa_switch *ds, int port, unsigned int mode,
2905                   phy_interface_t interface)
2906 {
2907         if (dsa_is_cpu_port(ds, port) &&
2908             interface == PHY_INTERFACE_MODE_INTERNAL)
2909                 return 0;
2910
2911         return -EINVAL;
2912 }
2913
2914 static int
2915 mt7531_mac_config(struct dsa_switch *ds, int port, unsigned int mode,
2916                   phy_interface_t interface)
2917 {
2918         struct mt7530_priv *priv = ds->priv;
2919         struct phy_device *phydev;
2920         struct dsa_port *dp;
2921
2922         if (!mt753x_is_mac_port(port)) {
2923                 dev_err(priv->dev, "port %d is not a MAC port\n", port);
2924                 return -EINVAL;
2925         }
2926
2927         switch (interface) {
2928         case PHY_INTERFACE_MODE_RGMII:
2929         case PHY_INTERFACE_MODE_RGMII_ID:
2930         case PHY_INTERFACE_MODE_RGMII_RXID:
2931         case PHY_INTERFACE_MODE_RGMII_TXID:
2932                 dp = dsa_to_port(ds, port);
2933                 phydev = dp->user->phydev;
2934                 return mt7531_rgmii_setup(priv, port, interface, phydev);
2935         case PHY_INTERFACE_MODE_SGMII:
2936         case PHY_INTERFACE_MODE_NA:
2937         case PHY_INTERFACE_MODE_1000BASEX:
2938         case PHY_INTERFACE_MODE_2500BASEX:
2939                 /* handled in SGMII PCS driver */
2940                 return 0;
2941         default:
2942                 return -EINVAL;
2943         }
2944
2945         return -EINVAL;
2946 }
2947
2948 static int
2949 mt753x_mac_config(struct dsa_switch *ds, int port, unsigned int mode,
2950                   const struct phylink_link_state *state)
2951 {
2952         struct mt7530_priv *priv = ds->priv;
2953
2954         return priv->info->mac_port_config(ds, port, mode, state->interface);
2955 }
2956
2957 static struct phylink_pcs *
2958 mt753x_phylink_mac_select_pcs(struct dsa_switch *ds, int port,
2959                               phy_interface_t interface)
2960 {
2961         struct mt7530_priv *priv = ds->priv;
2962
2963         switch (interface) {
2964         case PHY_INTERFACE_MODE_TRGMII:
2965                 return &priv->pcs[port].pcs;
2966         case PHY_INTERFACE_MODE_SGMII:
2967         case PHY_INTERFACE_MODE_1000BASEX:
2968         case PHY_INTERFACE_MODE_2500BASEX:
2969                 return priv->ports[port].sgmii_pcs;
2970         default:
2971                 return NULL;
2972         }
2973 }
2974
2975 static void
2976 mt753x_phylink_mac_config(struct dsa_switch *ds, int port, unsigned int mode,
2977                           const struct phylink_link_state *state)
2978 {
2979         struct mt7530_priv *priv = ds->priv;
2980         u32 mcr_cur, mcr_new;
2981
2982         switch (port) {
2983         case 0 ... 4: /* Internal phy */
2984                 if (state->interface != PHY_INTERFACE_MODE_GMII &&
2985                     state->interface != PHY_INTERFACE_MODE_INTERNAL)
2986                         goto unsupported;
2987                 break;
2988         case 5: /* 2nd cpu port with phy of port 0 or 4 / external phy */
2989                 if (priv->p5_interface == state->interface)
2990                         break;
2991
2992                 if (mt753x_mac_config(ds, port, mode, state) < 0)
2993                         goto unsupported;
2994
2995                 if (priv->p5_intf_sel != P5_DISABLED)
2996                         priv->p5_interface = state->interface;
2997                 break;
2998         case 6: /* 1st cpu port */
2999                 if (priv->p6_interface == state->interface)
3000                         break;
3001
3002                 mt753x_pad_setup(ds, state);
3003
3004                 if (mt753x_mac_config(ds, port, mode, state) < 0)
3005                         goto unsupported;
3006
3007                 priv->p6_interface = state->interface;
3008                 break;
3009         default:
3010 unsupported:
3011                 dev_err(ds->dev, "%s: unsupported %s port: %i\n",
3012                         __func__, phy_modes(state->interface), port);
3013                 return;
3014         }
3015
3016         mcr_cur = mt7530_read(priv, MT7530_PMCR_P(port));
3017         mcr_new = mcr_cur;
3018         mcr_new &= ~PMCR_LINK_SETTINGS_MASK;
3019         mcr_new |= PMCR_IFG_XMIT(1) | PMCR_MAC_MODE | PMCR_BACKOFF_EN |
3020                    PMCR_BACKPR_EN | PMCR_FORCE_MODE_ID(priv->id);
3021
3022         /* Are we connected to external phy */
3023         if (port == 5 && dsa_is_user_port(ds, 5))
3024                 mcr_new |= PMCR_EXT_PHY;
3025
3026         if (mcr_new != mcr_cur)
3027                 mt7530_write(priv, MT7530_PMCR_P(port), mcr_new);
3028 }
3029
3030 static void mt753x_phylink_mac_link_down(struct dsa_switch *ds, int port,
3031                                          unsigned int mode,
3032                                          phy_interface_t interface)
3033 {
3034         struct mt7530_priv *priv = ds->priv;
3035
3036         mt7530_clear(priv, MT7530_PMCR_P(port), PMCR_LINK_SETTINGS_MASK);
3037 }
3038
3039 static void mt753x_phylink_mac_link_up(struct dsa_switch *ds, int port,
3040                                        unsigned int mode,
3041                                        phy_interface_t interface,
3042                                        struct phy_device *phydev,
3043                                        int speed, int duplex,
3044                                        bool tx_pause, bool rx_pause)
3045 {
3046         struct mt7530_priv *priv = ds->priv;
3047         u32 mcr;
3048
3049         mcr = PMCR_RX_EN | PMCR_TX_EN | PMCR_FORCE_LNK;
3050
3051         /* MT753x MAC works in 1G full duplex mode for all up-clocked
3052          * variants.
3053          */
3054         if (interface == PHY_INTERFACE_MODE_TRGMII ||
3055             (phy_interface_mode_is_8023z(interface))) {
3056                 speed = SPEED_1000;
3057                 duplex = DUPLEX_FULL;
3058         }
3059
3060         switch (speed) {
3061         case SPEED_1000:
3062                 mcr |= PMCR_FORCE_SPEED_1000;
3063                 break;
3064         case SPEED_100:
3065                 mcr |= PMCR_FORCE_SPEED_100;
3066                 break;
3067         }
3068         if (duplex == DUPLEX_FULL) {
3069                 mcr |= PMCR_FORCE_FDX;
3070                 if (tx_pause)
3071                         mcr |= PMCR_TX_FC_EN;
3072                 if (rx_pause)
3073                         mcr |= PMCR_RX_FC_EN;
3074         }
3075
3076         if (mode == MLO_AN_PHY && phydev && phy_init_eee(phydev, false) >= 0) {
3077                 switch (speed) {
3078                 case SPEED_1000:
3079                         mcr |= PMCR_FORCE_EEE1G;
3080                         break;
3081                 case SPEED_100:
3082                         mcr |= PMCR_FORCE_EEE100;
3083                         break;
3084                 }
3085         }
3086
3087         mt7530_set(priv, MT7530_PMCR_P(port), mcr);
3088 }
3089
3090 static int
3091 mt7531_cpu_port_config(struct dsa_switch *ds, int port)
3092 {
3093         struct mt7530_priv *priv = ds->priv;
3094         phy_interface_t interface;
3095         int speed;
3096         int ret;
3097
3098         switch (port) {
3099         case 5:
3100                 if (mt7531_is_rgmii_port(priv, port))
3101                         interface = PHY_INTERFACE_MODE_RGMII;
3102                 else
3103                         interface = PHY_INTERFACE_MODE_2500BASEX;
3104
3105                 priv->p5_interface = interface;
3106                 break;
3107         case 6:
3108                 interface = PHY_INTERFACE_MODE_2500BASEX;
3109
3110                 priv->p6_interface = interface;
3111                 break;
3112         default:
3113                 return -EINVAL;
3114         }
3115
3116         if (interface == PHY_INTERFACE_MODE_2500BASEX)
3117                 speed = SPEED_2500;
3118         else
3119                 speed = SPEED_1000;
3120
3121         ret = mt7531_mac_config(ds, port, MLO_AN_FIXED, interface);
3122         if (ret)
3123                 return ret;
3124         mt7530_write(priv, MT7530_PMCR_P(port),
3125                      PMCR_CPU_PORT_SETTING(priv->id));
3126         mt753x_phylink_mac_link_up(ds, port, MLO_AN_FIXED, interface, NULL,
3127                                    speed, DUPLEX_FULL, true, true);
3128
3129         return 0;
3130 }
3131
3132 static int
3133 mt7988_cpu_port_config(struct dsa_switch *ds, int port)
3134 {
3135         struct mt7530_priv *priv = ds->priv;
3136
3137         mt7530_write(priv, MT7530_PMCR_P(port),
3138                      PMCR_CPU_PORT_SETTING(priv->id));
3139
3140         mt753x_phylink_mac_link_up(ds, port, MLO_AN_FIXED,
3141                                    PHY_INTERFACE_MODE_INTERNAL, NULL,
3142                                    SPEED_10000, DUPLEX_FULL, true, true);
3143
3144         return 0;
3145 }
3146
3147 static void mt753x_phylink_get_caps(struct dsa_switch *ds, int port,
3148                                     struct phylink_config *config)
3149 {
3150         struct mt7530_priv *priv = ds->priv;
3151
3152         /* This switch only supports full-duplex at 1Gbps */
3153         config->mac_capabilities = MAC_ASYM_PAUSE | MAC_SYM_PAUSE |
3154                                    MAC_10 | MAC_100 | MAC_1000FD;
3155
3156         priv->info->mac_port_get_caps(ds, port, config);
3157 }
3158
3159 static int mt753x_pcs_validate(struct phylink_pcs *pcs,
3160                                unsigned long *supported,
3161                                const struct phylink_link_state *state)
3162 {
3163         /* Autonegotiation is not supported in TRGMII nor 802.3z modes */
3164         if (state->interface == PHY_INTERFACE_MODE_TRGMII ||
3165             phy_interface_mode_is_8023z(state->interface))
3166                 phylink_clear(supported, Autoneg);
3167
3168         return 0;
3169 }
3170
3171 static void mt7530_pcs_get_state(struct phylink_pcs *pcs,
3172                                  struct phylink_link_state *state)
3173 {
3174         struct mt7530_priv *priv = pcs_to_mt753x_pcs(pcs)->priv;
3175         int port = pcs_to_mt753x_pcs(pcs)->port;
3176         u32 pmsr;
3177
3178         pmsr = mt7530_read(priv, MT7530_PMSR_P(port));
3179
3180         state->link = (pmsr & PMSR_LINK);
3181         state->an_complete = state->link;
3182         state->duplex = !!(pmsr & PMSR_DPX);
3183
3184         switch (pmsr & PMSR_SPEED_MASK) {
3185         case PMSR_SPEED_10:
3186                 state->speed = SPEED_10;
3187                 break;
3188         case PMSR_SPEED_100:
3189                 state->speed = SPEED_100;
3190                 break;
3191         case PMSR_SPEED_1000:
3192                 state->speed = SPEED_1000;
3193                 break;
3194         default:
3195                 state->speed = SPEED_UNKNOWN;
3196                 break;
3197         }
3198
3199         state->pause &= ~(MLO_PAUSE_RX | MLO_PAUSE_TX);
3200         if (pmsr & PMSR_RX_FC)
3201                 state->pause |= MLO_PAUSE_RX;
3202         if (pmsr & PMSR_TX_FC)
3203                 state->pause |= MLO_PAUSE_TX;
3204 }
3205
3206 static int mt753x_pcs_config(struct phylink_pcs *pcs, unsigned int neg_mode,
3207                              phy_interface_t interface,
3208                              const unsigned long *advertising,
3209                              bool permit_pause_to_mac)
3210 {
3211         return 0;
3212 }
3213
3214 static void mt7530_pcs_an_restart(struct phylink_pcs *pcs)
3215 {
3216 }
3217
3218 static const struct phylink_pcs_ops mt7530_pcs_ops = {
3219         .pcs_validate = mt753x_pcs_validate,
3220         .pcs_get_state = mt7530_pcs_get_state,
3221         .pcs_config = mt753x_pcs_config,
3222         .pcs_an_restart = mt7530_pcs_an_restart,
3223 };
3224
3225 static int
3226 mt753x_setup(struct dsa_switch *ds)
3227 {
3228         struct mt7530_priv *priv = ds->priv;
3229         int i, ret;
3230
3231         /* Initialise the PCS devices */
3232         for (i = 0; i < priv->ds->num_ports; i++) {
3233                 priv->pcs[i].pcs.ops = priv->info->pcs_ops;
3234                 priv->pcs[i].pcs.neg_mode = true;
3235                 priv->pcs[i].priv = priv;
3236                 priv->pcs[i].port = i;
3237         }
3238
3239         ret = priv->info->sw_setup(ds);
3240         if (ret)
3241                 return ret;
3242
3243         ret = mt7530_setup_irq(priv);
3244         if (ret)
3245                 return ret;
3246
3247         ret = mt7530_setup_mdio(priv);
3248         if (ret && priv->irq)
3249                 mt7530_free_irq_common(priv);
3250
3251         if (priv->create_sgmii) {
3252                 ret = priv->create_sgmii(priv, mt7531_dual_sgmii_supported(priv));
3253                 if (ret && priv->irq)
3254                         mt7530_free_irq(priv);
3255         }
3256
3257         return ret;
3258 }
3259
3260 static int mt753x_get_mac_eee(struct dsa_switch *ds, int port,
3261                               struct ethtool_eee *e)
3262 {
3263         struct mt7530_priv *priv = ds->priv;
3264         u32 eeecr = mt7530_read(priv, MT7530_PMEEECR_P(port));
3265
3266         e->tx_lpi_enabled = !(eeecr & LPI_MODE_EN);
3267         e->tx_lpi_timer = GET_LPI_THRESH(eeecr);
3268
3269         return 0;
3270 }
3271
3272 static int mt753x_set_mac_eee(struct dsa_switch *ds, int port,
3273                               struct ethtool_eee *e)
3274 {
3275         struct mt7530_priv *priv = ds->priv;
3276         u32 set, mask = LPI_THRESH_MASK | LPI_MODE_EN;
3277
3278         if (e->tx_lpi_timer > 0xFFF)
3279                 return -EINVAL;
3280
3281         set = SET_LPI_THRESH(e->tx_lpi_timer);
3282         if (!e->tx_lpi_enabled)
3283                 /* Force LPI Mode without a delay */
3284                 set |= LPI_MODE_EN;
3285         mt7530_rmw(priv, MT7530_PMEEECR_P(port), mask, set);
3286
3287         return 0;
3288 }
3289
3290 static int mt7988_pad_setup(struct dsa_switch *ds, phy_interface_t interface)
3291 {
3292         return 0;
3293 }
3294
3295 static int mt7988_setup(struct dsa_switch *ds)
3296 {
3297         struct mt7530_priv *priv = ds->priv;
3298
3299         /* Reset the switch */
3300         reset_control_assert(priv->rstc);
3301         usleep_range(20, 50);
3302         reset_control_deassert(priv->rstc);
3303         usleep_range(20, 50);
3304
3305         /* Reset the switch PHYs */
3306         mt7530_write(priv, MT7530_SYS_CTRL, SYS_CTRL_PHY_RST);
3307
3308         return mt7531_setup_common(ds);
3309 }
3310
3311 const struct dsa_switch_ops mt7530_switch_ops = {
3312         .get_tag_protocol       = mtk_get_tag_protocol,
3313         .setup                  = mt753x_setup,
3314         .preferred_default_local_cpu_port = mt753x_preferred_default_local_cpu_port,
3315         .get_strings            = mt7530_get_strings,
3316         .get_ethtool_stats      = mt7530_get_ethtool_stats,
3317         .get_sset_count         = mt7530_get_sset_count,
3318         .set_ageing_time        = mt7530_set_ageing_time,
3319         .port_enable            = mt7530_port_enable,
3320         .port_disable           = mt7530_port_disable,
3321         .port_change_mtu        = mt7530_port_change_mtu,
3322         .port_max_mtu           = mt7530_port_max_mtu,
3323         .port_stp_state_set     = mt7530_stp_state_set,
3324         .port_pre_bridge_flags  = mt7530_port_pre_bridge_flags,
3325         .port_bridge_flags      = mt7530_port_bridge_flags,
3326         .port_bridge_join       = mt7530_port_bridge_join,
3327         .port_bridge_leave      = mt7530_port_bridge_leave,
3328         .port_fdb_add           = mt7530_port_fdb_add,
3329         .port_fdb_del           = mt7530_port_fdb_del,
3330         .port_fdb_dump          = mt7530_port_fdb_dump,
3331         .port_mdb_add           = mt7530_port_mdb_add,
3332         .port_mdb_del           = mt7530_port_mdb_del,
3333         .port_vlan_filtering    = mt7530_port_vlan_filtering,
3334         .port_vlan_add          = mt7530_port_vlan_add,
3335         .port_vlan_del          = mt7530_port_vlan_del,
3336         .port_mirror_add        = mt753x_port_mirror_add,
3337         .port_mirror_del        = mt753x_port_mirror_del,
3338         .phylink_get_caps       = mt753x_phylink_get_caps,
3339         .phylink_mac_select_pcs = mt753x_phylink_mac_select_pcs,
3340         .phylink_mac_config     = mt753x_phylink_mac_config,
3341         .phylink_mac_link_down  = mt753x_phylink_mac_link_down,
3342         .phylink_mac_link_up    = mt753x_phylink_mac_link_up,
3343         .get_mac_eee            = mt753x_get_mac_eee,
3344         .set_mac_eee            = mt753x_set_mac_eee,
3345 };
3346 EXPORT_SYMBOL_GPL(mt7530_switch_ops);
3347
3348 const struct mt753x_info mt753x_table[] = {
3349         [ID_MT7621] = {
3350                 .id = ID_MT7621,
3351                 .pcs_ops = &mt7530_pcs_ops,
3352                 .sw_setup = mt7530_setup,
3353                 .phy_read_c22 = mt7530_phy_read_c22,
3354                 .phy_write_c22 = mt7530_phy_write_c22,
3355                 .phy_read_c45 = mt7530_phy_read_c45,
3356                 .phy_write_c45 = mt7530_phy_write_c45,
3357                 .pad_setup = mt7530_pad_clk_setup,
3358                 .mac_port_get_caps = mt7530_mac_port_get_caps,
3359                 .mac_port_config = mt7530_mac_config,
3360         },
3361         [ID_MT7530] = {
3362                 .id = ID_MT7530,
3363                 .pcs_ops = &mt7530_pcs_ops,
3364                 .sw_setup = mt7530_setup,
3365                 .phy_read_c22 = mt7530_phy_read_c22,
3366                 .phy_write_c22 = mt7530_phy_write_c22,
3367                 .phy_read_c45 = mt7530_phy_read_c45,
3368                 .phy_write_c45 = mt7530_phy_write_c45,
3369                 .pad_setup = mt7530_pad_clk_setup,
3370                 .mac_port_get_caps = mt7530_mac_port_get_caps,
3371                 .mac_port_config = mt7530_mac_config,
3372         },
3373         [ID_MT7531] = {
3374                 .id = ID_MT7531,
3375                 .pcs_ops = &mt7530_pcs_ops,
3376                 .sw_setup = mt7531_setup,
3377                 .phy_read_c22 = mt7531_ind_c22_phy_read,
3378                 .phy_write_c22 = mt7531_ind_c22_phy_write,
3379                 .phy_read_c45 = mt7531_ind_c45_phy_read,
3380                 .phy_write_c45 = mt7531_ind_c45_phy_write,
3381                 .pad_setup = mt7531_pad_setup,
3382                 .cpu_port_config = mt7531_cpu_port_config,
3383                 .mac_port_get_caps = mt7531_mac_port_get_caps,
3384                 .mac_port_config = mt7531_mac_config,
3385         },
3386         [ID_MT7988] = {
3387                 .id = ID_MT7988,
3388                 .pcs_ops = &mt7530_pcs_ops,
3389                 .sw_setup = mt7988_setup,
3390                 .phy_read_c22 = mt7531_ind_c22_phy_read,
3391                 .phy_write_c22 = mt7531_ind_c22_phy_write,
3392                 .phy_read_c45 = mt7531_ind_c45_phy_read,
3393                 .phy_write_c45 = mt7531_ind_c45_phy_write,
3394                 .pad_setup = mt7988_pad_setup,
3395                 .cpu_port_config = mt7988_cpu_port_config,
3396                 .mac_port_get_caps = mt7988_mac_port_get_caps,
3397                 .mac_port_config = mt7988_mac_config,
3398         },
3399 };
3400 EXPORT_SYMBOL_GPL(mt753x_table);
3401
3402 int
3403 mt7530_probe_common(struct mt7530_priv *priv)
3404 {
3405         struct device *dev = priv->dev;
3406
3407         priv->ds = devm_kzalloc(dev, sizeof(*priv->ds), GFP_KERNEL);
3408         if (!priv->ds)
3409                 return -ENOMEM;
3410
3411         priv->ds->dev = dev;
3412         priv->ds->num_ports = MT7530_NUM_PORTS;
3413
3414         /* Get the hardware identifier from the devicetree node.
3415          * We will need it for some of the clock and regulator setup.
3416          */
3417         priv->info = of_device_get_match_data(dev);
3418         if (!priv->info)
3419                 return -EINVAL;
3420
3421         /* Sanity check if these required device operations are filled
3422          * properly.
3423          */
3424         if (!priv->info->sw_setup || !priv->info->pad_setup ||
3425             !priv->info->phy_read_c22 || !priv->info->phy_write_c22 ||
3426             !priv->info->mac_port_get_caps ||
3427             !priv->info->mac_port_config)
3428                 return -EINVAL;
3429
3430         priv->id = priv->info->id;
3431         priv->dev = dev;
3432         priv->ds->priv = priv;
3433         priv->ds->ops = &mt7530_switch_ops;
3434         mutex_init(&priv->reg_mutex);
3435         dev_set_drvdata(dev, priv);
3436
3437         return 0;
3438 }
3439 EXPORT_SYMBOL_GPL(mt7530_probe_common);
3440
3441 void
3442 mt7530_remove_common(struct mt7530_priv *priv)
3443 {
3444         if (priv->irq)
3445                 mt7530_free_irq(priv);
3446
3447         dsa_unregister_switch(priv->ds);
3448
3449         mutex_destroy(&priv->reg_mutex);
3450 }
3451 EXPORT_SYMBOL_GPL(mt7530_remove_common);
3452
3453 MODULE_AUTHOR("Sean Wang <sean.wang@mediatek.com>");
3454 MODULE_DESCRIPTION("Driver for Mediatek MT7530 Switch");
3455 MODULE_LICENSE("GPL");