drivers/net/can/m_can/m_can.c

   1 // SPDX-License-Identifier: GPL-2.0
   2 // CAN bus driver for Bosch M_CAN controller
   3 // Copyright (C) 2014 Freescale Semiconductor, Inc.
   4 //      Dong Aisheng <b29396@freescale.com>
   5 // Copyright (C) 2018-19 Texas Instruments Incorporated - http://www.ti.com/
   6
   7 /* Bosch M_CAN user manual can be obtained from:
   8  * http://www.bosch-semiconductors.de/media/pdf_1/ipmodules_1/m_can/
   9  * mcan_users_manual_v302.pdf
  10  */
  11
  12 #include <linux/interrupt.h>
  13 #include <linux/io.h>
  14 #include <linux/kernel.h>
  15 #include <linux/module.h>
  16 #include <linux/netdevice.h>
  17 #include <linux/of.h>
  18 #include <linux/of_device.h>
  19 #include <linux/platform_device.h>
  20 #include <linux/pm_runtime.h>
  21 #include <linux/iopoll.h>
  22 #include <linux/can/dev.h>
  23 #include <linux/pinctrl/consumer.h>
  24
  25 #include "m_can.h"
  26
  27 /* registers definition */
  28 enum m_can_reg {
  29         M_CAN_CREL      = 0x0,
  30         M_CAN_ENDN      = 0x4,
  31         M_CAN_CUST      = 0x8,
  32         M_CAN_DBTP      = 0xc,
  33         M_CAN_TEST      = 0x10,
  34         M_CAN_RWD       = 0x14,
  35         M_CAN_CCCR      = 0x18,
  36         M_CAN_NBTP      = 0x1c,
  37         M_CAN_TSCC      = 0x20,
  38         M_CAN_TSCV      = 0x24,
  39         M_CAN_TOCC      = 0x28,
  40         M_CAN_TOCV      = 0x2c,
  41         M_CAN_ECR       = 0x40,
  42         M_CAN_PSR       = 0x44,
  43 /* TDCR Register only available for version >=3.1.x */
  44         M_CAN_TDCR      = 0x48,
  45         M_CAN_IR        = 0x50,
  46         M_CAN_IE        = 0x54,
  47         M_CAN_ILS       = 0x58,
  48         M_CAN_ILE       = 0x5c,
  49         M_CAN_GFC       = 0x80,
  50         M_CAN_SIDFC     = 0x84,
  51         M_CAN_XIDFC     = 0x88,
  52         M_CAN_XIDAM     = 0x90,
  53         M_CAN_HPMS      = 0x94,
  54         M_CAN_NDAT1     = 0x98,
  55         M_CAN_NDAT2     = 0x9c,
  56         M_CAN_RXF0C     = 0xa0,
  57         M_CAN_RXF0S     = 0xa4,
  58         M_CAN_RXF0A     = 0xa8,
  59         M_CAN_RXBC      = 0xac,
  60         M_CAN_RXF1C     = 0xb0,
  61         M_CAN_RXF1S     = 0xb4,
  62         M_CAN_RXF1A     = 0xb8,
  63         M_CAN_RXESC     = 0xbc,
  64         M_CAN_TXBC      = 0xc0,
  65         M_CAN_TXFQS     = 0xc4,
  66         M_CAN_TXESC     = 0xc8,
  67         M_CAN_TXBRP     = 0xcc,
  68         M_CAN_TXBAR     = 0xd0,
  69         M_CAN_TXBCR     = 0xd4,
  70         M_CAN_TXBTO     = 0xd8,
  71         M_CAN_TXBCF     = 0xdc,
  72         M_CAN_TXBTIE    = 0xe0,
  73         M_CAN_TXBCIE    = 0xe4,
  74         M_CAN_TXEFC     = 0xf0,
  75         M_CAN_TXEFS     = 0xf4,
  76         M_CAN_TXEFA     = 0xf8,
  77 };
  78
  79 /* napi related */
  80 #define M_CAN_NAPI_WEIGHT       64
  81
  82 /* message ram configuration data length */
  83 #define MRAM_CFG_LEN    8
  84
  85 /* Core Release Register (CREL) */
  86 #define CREL_REL_SHIFT          28
  87 #define CREL_REL_MASK           (0xF << CREL_REL_SHIFT)
  88 #define CREL_STEP_SHIFT         24
  89 #define CREL_STEP_MASK          (0xF << CREL_STEP_SHIFT)
  90 #define CREL_SUBSTEP_SHIFT      20
  91 #define CREL_SUBSTEP_MASK       (0xF << CREL_SUBSTEP_SHIFT)
  92
  93 /* Data Bit Timing & Prescaler Register (DBTP) */
  94 #define DBTP_TDC                BIT(23)
  95 #define DBTP_DBRP_SHIFT         16
  96 #define DBTP_DBRP_MASK          (0x1f << DBTP_DBRP_SHIFT)
  97 #define DBTP_DTSEG1_SHIFT       8
  98 #define DBTP_DTSEG1_MASK        (0x1f << DBTP_DTSEG1_SHIFT)
  99 #define DBTP_DTSEG2_SHIFT       4
 100 #define DBTP_DTSEG2_MASK        (0xf << DBTP_DTSEG2_SHIFT)
 101 #define DBTP_DSJW_SHIFT         0
 102 #define DBTP_DSJW_MASK          (0xf << DBTP_DSJW_SHIFT)
 103
 104 /* Transmitter Delay Compensation Register (TDCR) */
 105 #define TDCR_TDCO_SHIFT         8
 106 #define TDCR_TDCO_MASK          (0x7F << TDCR_TDCO_SHIFT)
 107 #define TDCR_TDCF_SHIFT         0
 108 #define TDCR_TDCF_MASK          (0x7F << TDCR_TDCF_SHIFT)
 109
 110 /* Test Register (TEST) */
 111 #define TEST_LBCK               BIT(4)
 112
 113 /* CC Control Register(CCCR) */
 114 #define CCCR_CMR_MASK           0x3
 115 #define CCCR_CMR_SHIFT          10
 116 #define CCCR_CMR_CANFD          0x1
 117 #define CCCR_CMR_CANFD_BRS      0x2
 118 #define CCCR_CMR_CAN            0x3
 119 #define CCCR_CME_MASK           0x3
 120 #define CCCR_CME_SHIFT          8
 121 #define CCCR_CME_CAN            0
 122 #define CCCR_CME_CANFD          0x1
 123 #define CCCR_CME_CANFD_BRS      0x2
 124 #define CCCR_TXP                BIT(14)
 125 #define CCCR_TEST               BIT(7)
 126 #define CCCR_DAR                BIT(6)
 127 #define CCCR_MON                BIT(5)
 128 #define CCCR_CSR                BIT(4)
 129 #define CCCR_CSA                BIT(3)
 130 #define CCCR_ASM                BIT(2)
 131 #define CCCR_CCE                BIT(1)
 132 #define CCCR_INIT               BIT(0)
 133 #define CCCR_CANFD              0x10
 134 /* for version >=3.1.x */
 135 #define CCCR_EFBI               BIT(13)
 136 #define CCCR_PXHD               BIT(12)
 137 #define CCCR_BRSE               BIT(9)
 138 #define CCCR_FDOE               BIT(8)
 139 /* only for version >=3.2.x */
 140 #define CCCR_NISO               BIT(15)
 141
 142 /* Nominal Bit Timing & Prescaler Register (NBTP) */
 143 #define NBTP_NSJW_SHIFT         25
 144 #define NBTP_NSJW_MASK          (0x7f << NBTP_NSJW_SHIFT)
 145 #define NBTP_NBRP_SHIFT         16
 146 #define NBTP_NBRP_MASK          (0x1ff << NBTP_NBRP_SHIFT)
 147 #define NBTP_NTSEG1_SHIFT       8
 148 #define NBTP_NTSEG1_MASK        (0xff << NBTP_NTSEG1_SHIFT)
 149 #define NBTP_NTSEG2_SHIFT       0
 150 #define NBTP_NTSEG2_MASK        (0x7f << NBTP_NTSEG2_SHIFT)
 151
 152 /* Error Counter Register(ECR) */
 153 #define ECR_RP                  BIT(15)
 154 #define ECR_REC_SHIFT           8
 155 #define ECR_REC_MASK            (0x7f << ECR_REC_SHIFT)
 156 #define ECR_TEC_SHIFT           0
 157 #define ECR_TEC_MASK            0xff
 158
 159 /* Protocol Status Register(PSR) */
 160 #define PSR_BO          BIT(7)
 161 #define PSR_EW          BIT(6)
 162 #define PSR_EP          BIT(5)
 163 #define PSR_LEC_MASK    0x7
 164
 165 /* Interrupt Register(IR) */
 166 #define IR_ALL_INT      0xffffffff
 167
 168 /* Renamed bits for versions > 3.1.x */
 169 #define IR_ARA          BIT(29)
 170 #define IR_PED          BIT(28)
 171 #define IR_PEA          BIT(27)
 172
 173 /* Bits for version 3.0.x */
 174 #define IR_STE          BIT(31)
 175 #define IR_FOE          BIT(30)
 176 #define IR_ACKE         BIT(29)
 177 #define IR_BE           BIT(28)
 178 #define IR_CRCE         BIT(27)
 179 #define IR_WDI          BIT(26)
 180 #define IR_BO           BIT(25)
 181 #define IR_EW           BIT(24)
 182 #define IR_EP           BIT(23)
 183 #define IR_ELO          BIT(22)
 184 #define IR_BEU          BIT(21)
 185 #define IR_BEC          BIT(20)
 186 #define IR_DRX          BIT(19)
 187 #define IR_TOO          BIT(18)
 188 #define IR_MRAF         BIT(17)
 189 #define IR_TSW          BIT(16)
 190 #define IR_TEFL         BIT(15)
 191 #define IR_TEFF         BIT(14)
 192 #define IR_TEFW         BIT(13)
 193 #define IR_TEFN         BIT(12)
 194 #define IR_TFE          BIT(11)
 195 #define IR_TCF          BIT(10)
 196 #define IR_TC           BIT(9)
 197 #define IR_HPM          BIT(8)
 198 #define IR_RF1L         BIT(7)
 199 #define IR_RF1F         BIT(6)
 200 #define IR_RF1W         BIT(5)
 201 #define IR_RF1N         BIT(4)
 202 #define IR_RF0L         BIT(3)
 203 #define IR_RF0F         BIT(2)
 204 #define IR_RF0W         BIT(1)
 205 #define IR_RF0N         BIT(0)
 206 #define IR_ERR_STATE    (IR_BO | IR_EW | IR_EP)
 207
 208 /* Interrupts for version 3.0.x */
 209 #define IR_ERR_LEC_30X  (IR_STE | IR_FOE | IR_ACKE | IR_BE | IR_CRCE)
 210 #define IR_ERR_BUS_30X  (IR_ERR_LEC_30X | IR_WDI | IR_BEU | IR_BEC | \
 211                          IR_TOO | IR_MRAF | IR_TSW | IR_TEFL | IR_RF1L | \
 212                          IR_RF0L)
 213 #define IR_ERR_ALL_30X  (IR_ERR_STATE | IR_ERR_BUS_30X)
 214 /* Interrupts for version >= 3.1.x */
 215 #define IR_ERR_LEC_31X  (IR_PED | IR_PEA)
 216 #define IR_ERR_BUS_31X      (IR_ERR_LEC_31X | IR_WDI | IR_BEU | IR_BEC | \
 217                          IR_TOO | IR_MRAF | IR_TSW | IR_TEFL | IR_RF1L | \
 218                          IR_RF0L)
 219 #define IR_ERR_ALL_31X  (IR_ERR_STATE | IR_ERR_BUS_31X)
 220
 221 /* Interrupt Line Select (ILS) */
 222 #define ILS_ALL_INT0    0x0
 223 #define ILS_ALL_INT1    0xFFFFFFFF
 224
 225 /* Interrupt Line Enable (ILE) */
 226 #define ILE_EINT1       BIT(1)
 227 #define ILE_EINT0       BIT(0)
 228
 229 /* Rx FIFO 0/1 Configuration (RXF0C/RXF1C) */
 230 #define RXFC_FWM_SHIFT  24
 231 #define RXFC_FWM_MASK   (0x7f << RXFC_FWM_SHIFT)
 232 #define RXFC_FS_SHIFT   16
 233 #define RXFC_FS_MASK    (0x7f << RXFC_FS_SHIFT)
 234
 235 /* Rx FIFO 0/1 Status (RXF0S/RXF1S) */
 236 #define RXFS_RFL        BIT(25)
 237 #define RXFS_FF         BIT(24)
 238 #define RXFS_FPI_SHIFT  16
 239 #define RXFS_FPI_MASK   0x3f0000
 240 #define RXFS_FGI_SHIFT  8
 241 #define RXFS_FGI_MASK   0x3f00
 242 #define RXFS_FFL_MASK   0x7f
 243
 244 /* Rx Buffer / FIFO Element Size Configuration (RXESC) */
 245 #define M_CAN_RXESC_8BYTES      0x0
 246 #define M_CAN_RXESC_64BYTES     0x777
 247
 248 /* Tx Buffer Configuration(TXBC) */
 249 #define TXBC_NDTB_SHIFT         16
 250 #define TXBC_NDTB_MASK          (0x3f << TXBC_NDTB_SHIFT)
 251 #define TXBC_TFQS_SHIFT         24
 252 #define TXBC_TFQS_MASK          (0x3f << TXBC_TFQS_SHIFT)
 253
 254 /* Tx FIFO/Queue Status (TXFQS) */
 255 #define TXFQS_TFQF              BIT(21)
 256 #define TXFQS_TFQPI_SHIFT       16
 257 #define TXFQS_TFQPI_MASK        (0x1f << TXFQS_TFQPI_SHIFT)
 258 #define TXFQS_TFGI_SHIFT        8
 259 #define TXFQS_TFGI_MASK         (0x1f << TXFQS_TFGI_SHIFT)
 260 #define TXFQS_TFFL_SHIFT        0
 261 #define TXFQS_TFFL_MASK         (0x3f << TXFQS_TFFL_SHIFT)
 262
 263 /* Tx Buffer Element Size Configuration(TXESC) */
 264 #define TXESC_TBDS_8BYTES       0x0
 265 #define TXESC_TBDS_64BYTES      0x7
 266
 267 /* Tx Event FIFO Configuration (TXEFC) */
 268 #define TXEFC_EFS_SHIFT         16
 269 #define TXEFC_EFS_MASK          (0x3f << TXEFC_EFS_SHIFT)
 270
 271 /* Tx Event FIFO Status (TXEFS) */
 272 #define TXEFS_TEFL              BIT(25)
 273 #define TXEFS_EFF               BIT(24)
 274 #define TXEFS_EFGI_SHIFT        8
 275 #define TXEFS_EFGI_MASK         (0x1f << TXEFS_EFGI_SHIFT)
 276 #define TXEFS_EFFL_SHIFT        0
 277 #define TXEFS_EFFL_MASK         (0x3f << TXEFS_EFFL_SHIFT)
 278
 279 /* Tx Event FIFO Acknowledge (TXEFA) */
 280 #define TXEFA_EFAI_SHIFT        0
 281 #define TXEFA_EFAI_MASK         (0x1f << TXEFA_EFAI_SHIFT)
 282
 283 /* Message RAM Configuration (in bytes) */
 284 #define SIDF_ELEMENT_SIZE       4
 285 #define XIDF_ELEMENT_SIZE       8
 286 #define RXF0_ELEMENT_SIZE       72
 287 #define RXF1_ELEMENT_SIZE       72
 288 #define RXB_ELEMENT_SIZE        72
 289 #define TXE_ELEMENT_SIZE        8
 290 #define TXB_ELEMENT_SIZE        72
 291
 292 /* Message RAM Elements */
 293 #define M_CAN_FIFO_ID           0x0
 294 #define M_CAN_FIFO_DLC          0x4
 295 #define M_CAN_FIFO_DATA(n)      (0x8 + ((n) << 2))
 296
 297 /* Rx Buffer Element */
 298 /* R0 */
 299 #define RX_BUF_ESI              BIT(31)
 300 #define RX_BUF_XTD              BIT(30)
 301 #define RX_BUF_RTR              BIT(29)
 302 /* R1 */
 303 #define RX_BUF_ANMF             BIT(31)
 304 #define RX_BUF_FDF              BIT(21)
 305 #define RX_BUF_BRS              BIT(20)
 306
 307 /* Tx Buffer Element */
 308 /* T0 */
 309 #define TX_BUF_ESI              BIT(31)
 310 #define TX_BUF_XTD              BIT(30)
 311 #define TX_BUF_RTR              BIT(29)
 312 /* T1 */
 313 #define TX_BUF_EFC              BIT(23)
 314 #define TX_BUF_FDF              BIT(21)
 315 #define TX_BUF_BRS              BIT(20)
 316 #define TX_BUF_MM_SHIFT         24
 317 #define TX_BUF_MM_MASK          (0xff << TX_BUF_MM_SHIFT)
 318
 319 /* Tx event FIFO Element */
 320 /* E1 */
 321 #define TX_EVENT_MM_SHIFT       TX_BUF_MM_SHIFT
 322 #define TX_EVENT_MM_MASK        (0xff << TX_EVENT_MM_SHIFT)
 323
 324 static inline u32 m_can_read(struct m_can_classdev *cdev, enum m_can_reg reg)
 325 {
 326         return cdev->ops->read_reg(cdev, reg);
 327 }
 328
 329 static inline void m_can_write(struct m_can_classdev *cdev, enum m_can_reg reg,
 330                                u32 val)
 331 {
 332         cdev->ops->write_reg(cdev, reg, val);
 333 }
 334
 335 static u32 m_can_fifo_read(struct m_can_classdev *cdev,
 336                            u32 fgi, unsigned int offset)
 337 {
 338         u32 addr_offset = cdev->mcfg[MRAM_RXF0].off + fgi * RXF0_ELEMENT_SIZE +
 339                           offset;
 340
 341         return cdev->ops->read_fifo(cdev, addr_offset);
 342 }
 343
 344 static void m_can_fifo_write(struct m_can_classdev *cdev,
 345                              u32 fpi, unsigned int offset, u32 val)
 346 {
 347         u32 addr_offset = cdev->mcfg[MRAM_TXB].off + fpi * TXB_ELEMENT_SIZE +
 348                           offset;
 349
 350         cdev->ops->write_fifo(cdev, addr_offset, val);
 351 }
 352
 353 static inline void m_can_fifo_write_no_off(struct m_can_classdev *cdev,
 354                                            u32 fpi, u32 val)
 355 {
 356         cdev->ops->write_fifo(cdev, fpi, val);
 357 }
 358
 359 static u32 m_can_txe_fifo_read(struct m_can_classdev *cdev, u32 fgi, u32 offset)
 360 {
 361         u32 addr_offset = cdev->mcfg[MRAM_TXE].off + fgi * TXE_ELEMENT_SIZE +
 362                           offset;
 363
 364         return cdev->ops->read_fifo(cdev, addr_offset);
 365 }
 366
 367 static inline bool m_can_tx_fifo_full(struct m_can_classdev *cdev)
 368 {
 369                 return !!(m_can_read(cdev, M_CAN_TXFQS) & TXFQS_TFQF);
 370 }
 371
 372 void m_can_config_endisable(struct m_can_classdev *cdev, bool enable)
 373 {
 374         u32 cccr = m_can_read(cdev, M_CAN_CCCR);
 375         u32 timeout = 10;
 376         u32 val = 0;
 377
 378         /* Clear the Clock stop request if it was set */
 379         if (cccr & CCCR_CSR)
 380                 cccr &= ~CCCR_CSR;
 381
 382         if (enable) {
 383                 /* enable m_can configuration */
 384                 m_can_write(cdev, M_CAN_CCCR, cccr | CCCR_INIT);
 385                 udelay(5);
 386                 /* CCCR.CCE can only be set/reset while CCCR.INIT = '1' */
 387                 m_can_write(cdev, M_CAN_CCCR, cccr | CCCR_INIT | CCCR_CCE);
 388         } else {
 389                 m_can_write(cdev, M_CAN_CCCR, cccr & ~(CCCR_INIT | CCCR_CCE));
 390         }
 391
 392         /* there's a delay for module initialization */
 393         if (enable)
 394                 val = CCCR_INIT | CCCR_CCE;
 395
 396         while ((m_can_read(cdev, M_CAN_CCCR) & (CCCR_INIT | CCCR_CCE)) != val) {
 397                 if (timeout == 0) {
 398                         netdev_warn(cdev->net, "Failed to init module\n");
 399                         return;
 400                 }
 401                 timeout--;
 402                 udelay(1);
 403         }
 404 }
 405
 406 static inline void m_can_enable_all_interrupts(struct m_can_classdev *cdev)
 407 {
 408         /* Only interrupt line 0 is used in this driver */
 409         m_can_write(cdev, M_CAN_ILE, ILE_EINT0);
 410 }
 411
 412 static inline void m_can_disable_all_interrupts(struct m_can_classdev *cdev)
 413 {
 414         m_can_write(cdev, M_CAN_ILE, 0x0);
 415 }
 416
 417 static void m_can_clean(struct net_device *net)
 418 {
 419         struct m_can_classdev *cdev = netdev_priv(net);
 420
 421         if (cdev->tx_skb) {
 422                 int putidx = 0;
 423
 424                 net->stats.tx_errors++;
 425                 if (cdev->version > 30)
 426                         putidx = ((m_can_read(cdev, M_CAN_TXFQS) &
 427                                    TXFQS_TFQPI_MASK) >> TXFQS_TFQPI_SHIFT);
 428
 429                 can_free_echo_skb(cdev->net, putidx);
 430                 cdev->tx_skb = NULL;
 431         }
 432 }
 433
 434 static void m_can_read_fifo(struct net_device *dev, u32 rxfs)
 435 {
 436         struct net_device_stats *stats = &dev->stats;
 437         struct m_can_classdev *cdev = netdev_priv(dev);
 438         struct canfd_frame *cf;
 439         struct sk_buff *skb;
 440         u32 id, fgi, dlc;
 441         int i;
 442
 443         /* calculate the fifo get index for where to read data */
 444         fgi = (rxfs & RXFS_FGI_MASK) >> RXFS_FGI_SHIFT;
 445         dlc = m_can_fifo_read(cdev, fgi, M_CAN_FIFO_DLC);
 446         if (dlc & RX_BUF_FDF)
 447                 skb = alloc_canfd_skb(dev, &cf);
 448         else
 449                 skb = alloc_can_skb(dev, (struct can_frame **)&cf);
 450         if (!skb) {
 451                 stats->rx_dropped++;
 452                 return;
 453         }
 454
 455         if (dlc & RX_BUF_FDF)
 456                 cf->len = can_dlc2len((dlc >> 16) & 0x0F);
 457         else
 458                 cf->len = get_can_dlc((dlc >> 16) & 0x0F);
 459
 460         id = m_can_fifo_read(cdev, fgi, M_CAN_FIFO_ID);
 461         if (id & RX_BUF_XTD)
 462                 cf->can_id = (id & CAN_EFF_MASK) | CAN_EFF_FLAG;
 463         else
 464                 cf->can_id = (id >> 18) & CAN_SFF_MASK;
 465
 466         if (id & RX_BUF_ESI) {
 467                 cf->flags |= CANFD_ESI;
 468                 netdev_dbg(dev, "ESI Error\n");
 469         }
 470
 471         if (!(dlc & RX_BUF_FDF) && (id & RX_BUF_RTR)) {
 472                 cf->can_id |= CAN_RTR_FLAG;
 473         } else {
 474                 if (dlc & RX_BUF_BRS)
 475                         cf->flags |= CANFD_BRS;
 476
 477                 for (i = 0; i < cf->len; i += 4)
 478                         *(u32 *)(cf->data + i) =
 479                                 m_can_fifo_read(cdev, fgi,
 480                                                 M_CAN_FIFO_DATA(i / 4));
 481         }
 482
 483         /* acknowledge rx fifo 0 */
 484         m_can_write(cdev, M_CAN_RXF0A, fgi);
 485
 486         stats->rx_packets++;
 487         stats->rx_bytes += cf->len;
 488
 489         netif_receive_skb(skb);
 490 }
 491
 492 static int m_can_do_rx_poll(struct net_device *dev, int quota)
 493 {
 494         struct m_can_classdev *cdev = netdev_priv(dev);
 495         u32 pkts = 0;
 496         u32 rxfs;
 497
 498         rxfs = m_can_read(cdev, M_CAN_RXF0S);
 499         if (!(rxfs & RXFS_FFL_MASK)) {
 500                 netdev_dbg(dev, "no messages in fifo0\n");
 501                 return 0;
 502         }
 503
 504         while ((rxfs & RXFS_FFL_MASK) && (quota > 0)) {
 505                 m_can_read_fifo(dev, rxfs);
 506
 507                 quota--;
 508                 pkts++;
 509                 rxfs = m_can_read(cdev, M_CAN_RXF0S);
 510         }
 511
 512         if (pkts)
 513                 can_led_event(dev, CAN_LED_EVENT_RX);
 514
 515         return pkts;
 516 }
 517
 518 static int m_can_handle_lost_msg(struct net_device *dev)
 519 {
 520         struct net_device_stats *stats = &dev->stats;
 521         struct sk_buff *skb;
 522         struct can_frame *frame;
 523
 524         netdev_err(dev, "msg lost in rxf0\n");
 525
 526         stats->rx_errors++;
 527         stats->rx_over_errors++;
 528
 529         skb = alloc_can_err_skb(dev, &frame);
 530         if (unlikely(!skb))
 531                 return 0;
 532
 533         frame->can_id |= CAN_ERR_CRTL;
 534         frame->data[1] = CAN_ERR_CRTL_RX_OVERFLOW;
 535
 536         netif_receive_skb(skb);
 537
 538         return 1;
 539 }
 540
 541 static int m_can_handle_lec_err(struct net_device *dev,
 542                                 enum m_can_lec_type lec_type)
 543 {
 544         struct m_can_classdev *cdev = netdev_priv(dev);
 545         struct net_device_stats *stats = &dev->stats;
 546         struct can_frame *cf;
 547         struct sk_buff *skb;
 548
 549         cdev->can.can_stats.bus_error++;
 550         stats->rx_errors++;
 551
 552         /* propagate the error condition to the CAN stack */
 553         skb = alloc_can_err_skb(dev, &cf);
 554         if (unlikely(!skb))
 555                 return 0;
 556
 557         /* check for 'last error code' which tells us the
 558          * type of the last error to occur on the CAN bus
 559          */
 560         cf->can_id |= CAN_ERR_PROT | CAN_ERR_BUSERROR;
 561
 562         switch (lec_type) {
 563         case LEC_STUFF_ERROR:
 564                 netdev_dbg(dev, "stuff error\n");
 565                 cf->data[2] |= CAN_ERR_PROT_STUFF;
 566                 break;
 567         case LEC_FORM_ERROR:
 568                 netdev_dbg(dev, "form error\n");
 569                 cf->data[2] |= CAN_ERR_PROT_FORM;
 570                 break;
 571         case LEC_ACK_ERROR:
 572                 netdev_dbg(dev, "ack error\n");
 573                 cf->data[3] = CAN_ERR_PROT_LOC_ACK;
 574                 break;
 575         case LEC_BIT1_ERROR:
 576                 netdev_dbg(dev, "bit1 error\n");
 577                 cf->data[2] |= CAN_ERR_PROT_BIT1;
 578                 break;
 579         case LEC_BIT0_ERROR:
 580                 netdev_dbg(dev, "bit0 error\n");
 581                 cf->data[2] |= CAN_ERR_PROT_BIT0;
 582                 break;
 583         case LEC_CRC_ERROR:
 584                 netdev_dbg(dev, "CRC error\n");
 585                 cf->data[3] = CAN_ERR_PROT_LOC_CRC_SEQ;
 586                 break;
 587         default:
 588                 break;
 589         }
 590
 591         stats->rx_packets++;
 592         stats->rx_bytes += cf->can_dlc;
 593         netif_receive_skb(skb);
 594
 595         return 1;
 596 }
 597
 598 static int __m_can_get_berr_counter(const struct net_device *dev,
 599                                     struct can_berr_counter *bec)
 600 {
 601         struct m_can_classdev *cdev = netdev_priv(dev);
 602         unsigned int ecr;
 603
 604         ecr = m_can_read(cdev, M_CAN_ECR);
 605         bec->rxerr = (ecr & ECR_REC_MASK) >> ECR_REC_SHIFT;
 606         bec->txerr = (ecr & ECR_TEC_MASK) >> ECR_TEC_SHIFT;
 607
 608         return 0;
 609 }
 610
 611 static int m_can_clk_start(struct m_can_classdev *cdev)
 612 {
 613         int err;
 614
 615         if (cdev->pm_clock_support == 0)
 616                 return 0;
 617
 618         err = pm_runtime_get_sync(cdev->dev);
 619         if (err < 0) {
 620                 pm_runtime_put_noidle(cdev->dev);
 621                 return err;
 622         }
 623
 624         return 0;
 625 }
 626
 627 static void m_can_clk_stop(struct m_can_classdev *cdev)
 628 {
 629         if (cdev->pm_clock_support)
 630                 pm_runtime_put_sync(cdev->dev);
 631 }
 632
 633 static int m_can_get_berr_counter(const struct net_device *dev,
 634                                   struct can_berr_counter *bec)
 635 {
 636         struct m_can_classdev *cdev = netdev_priv(dev);
 637         int err;
 638
 639         err = m_can_clk_start(cdev);
 640         if (err)
 641                 return err;
 642
 643         __m_can_get_berr_counter(dev, bec);
 644
 645         m_can_clk_stop(cdev);
 646
 647         return 0;
 648 }
 649
 650 static int m_can_handle_state_change(struct net_device *dev,
 651                                      enum can_state new_state)
 652 {
 653         struct m_can_classdev *cdev = netdev_priv(dev);
 654         struct net_device_stats *stats = &dev->stats;
 655         struct can_frame *cf;
 656         struct sk_buff *skb;
 657         struct can_berr_counter bec;
 658         unsigned int ecr;
 659
 660         switch (new_state) {
 661         case CAN_STATE_ERROR_WARNING:
 662                 /* error warning state */
 663                 cdev->can.can_stats.error_warning++;
 664                 cdev->can.state = CAN_STATE_ERROR_WARNING;
 665                 break;
 666         case CAN_STATE_ERROR_PASSIVE:
 667                 /* error passive state */
 668                 cdev->can.can_stats.error_passive++;
 669                 cdev->can.state = CAN_STATE_ERROR_PASSIVE;
 670                 break;
 671         case CAN_STATE_BUS_OFF:
 672                 /* bus-off state */
 673                 cdev->can.state = CAN_STATE_BUS_OFF;
 674                 m_can_disable_all_interrupts(cdev);
 675                 cdev->can.can_stats.bus_off++;
 676                 can_bus_off(dev);
 677                 break;
 678         default:
 679                 break;
 680         }
 681
 682         /* propagate the error condition to the CAN stack */
 683         skb = alloc_can_err_skb(dev, &cf);
 684         if (unlikely(!skb))
 685                 return 0;
 686
 687         __m_can_get_berr_counter(dev, &bec);
 688
 689         switch (new_state) {
 690         case CAN_STATE_ERROR_WARNING:
 691                 /* error warning state */
 692                 cf->can_id |= CAN_ERR_CRTL;
 693                 cf->data[1] = (bec.txerr > bec.rxerr) ?
 694                         CAN_ERR_CRTL_TX_WARNING :
 695                         CAN_ERR_CRTL_RX_WARNING;
 696                 cf->data[6] = bec.txerr;
 697                 cf->data[7] = bec.rxerr;
 698                 break;
 699         case CAN_STATE_ERROR_PASSIVE:
 700                 /* error passive state */
 701                 cf->can_id |= CAN_ERR_CRTL;
 702                 ecr = m_can_read(cdev, M_CAN_ECR);
 703                 if (ecr & ECR_RP)
 704                         cf->data[1] |= CAN_ERR_CRTL_RX_PASSIVE;
 705                 if (bec.txerr > 127)
 706                         cf->data[1] |= CAN_ERR_CRTL_TX_PASSIVE;
 707                 cf->data[6] = bec.txerr;
 708                 cf->data[7] = bec.rxerr;
 709                 break;
 710         case CAN_STATE_BUS_OFF:
 711                 /* bus-off state */
 712                 cf->can_id |= CAN_ERR_BUSOFF;
 713                 break;
 714         default:
 715                 break;
 716         }
 717
 718         stats->rx_packets++;
 719         stats->rx_bytes += cf->can_dlc;
 720         netif_receive_skb(skb);
 721
 722         return 1;
 723 }
 724
 725 static int m_can_handle_state_errors(struct net_device *dev, u32 psr)
 726 {
 727         struct m_can_classdev *cdev = netdev_priv(dev);
 728         int work_done = 0;
 729
 730         if (psr & PSR_EW && cdev->can.state != CAN_STATE_ERROR_WARNING) {
 731                 netdev_dbg(dev, "entered error warning state\n");
 732                 work_done += m_can_handle_state_change(dev,
 733                                                        CAN_STATE_ERROR_WARNING);
 734         }
 735
 736         if (psr & PSR_EP && cdev->can.state != CAN_STATE_ERROR_PASSIVE) {
 737                 netdev_dbg(dev, "entered error passive state\n");
 738                 work_done += m_can_handle_state_change(dev,
 739                                                        CAN_STATE_ERROR_PASSIVE);
 740         }
 741
 742         if (psr & PSR_BO && cdev->can.state != CAN_STATE_BUS_OFF) {
 743                 netdev_dbg(dev, "entered error bus off state\n");
 744                 work_done += m_can_handle_state_change(dev,
 745                                                        CAN_STATE_BUS_OFF);
 746         }
 747
 748         return work_done;
 749 }
 750
 751 static void m_can_handle_other_err(struct net_device *dev, u32 irqstatus)
 752 {
 753         if (irqstatus & IR_WDI)
 754                 netdev_err(dev, "Message RAM Watchdog event due to missing READY\n");
 755         if (irqstatus & IR_BEU)
 756                 netdev_err(dev, "Bit Error Uncorrected\n");
 757         if (irqstatus & IR_BEC)
 758                 netdev_err(dev, "Bit Error Corrected\n");
 759         if (irqstatus & IR_TOO)
 760                 netdev_err(dev, "Timeout reached\n");
 761         if (irqstatus & IR_MRAF)
 762                 netdev_err(dev, "Message RAM access failure occurred\n");
 763 }
 764
 765 static inline bool is_lec_err(u32 psr)
 766 {
 767         psr &= LEC_UNUSED;
 768
 769         return psr && (psr != LEC_UNUSED);
 770 }
 771
 772 static inline bool m_can_is_protocol_err(u32 irqstatus)
 773 {
 774         return irqstatus & IR_ERR_LEC_31X;
 775 }
 776
 777 static int m_can_handle_protocol_error(struct net_device *dev, u32 irqstatus)
 778 {
 779         struct net_device_stats *stats = &dev->stats;
 780         struct m_can_classdev *cdev = netdev_priv(dev);
 781         struct can_frame *cf;
 782         struct sk_buff *skb;
 783
 784         /* propagate the error condition to the CAN stack */
 785         skb = alloc_can_err_skb(dev, &cf);
 786
 787         /* update tx error stats since there is protocol error */
 788         stats->tx_errors++;
 789
 790         /* update arbitration lost status */
 791         if (cdev->version >= 31 && (irqstatus & IR_PEA)) {
 792                 netdev_dbg(dev, "Protocol error in Arbitration fail\n");
 793                 cdev->can.can_stats.arbitration_lost++;
 794                 if (skb) {
 795                         cf->can_id |= CAN_ERR_LOSTARB;
 796                         cf->data[0] |= CAN_ERR_LOSTARB_UNSPEC;
 797                 }
 798         }
 799
 800         if (unlikely(!skb)) {
 801                 netdev_dbg(dev, "allocation of skb failed\n");
 802                 return 0;
 803         }
 804         netif_receive_skb(skb);
 805
 806         return 1;
 807 }
 808
 809 static int m_can_handle_bus_errors(struct net_device *dev, u32 irqstatus,
 810                                    u32 psr)
 811 {
 812         struct m_can_classdev *cdev = netdev_priv(dev);
 813         int work_done = 0;
 814
 815         if (irqstatus & IR_RF0L)
 816                 work_done += m_can_handle_lost_msg(dev);
 817
 818         /* handle lec errors on the bus */
 819         if ((cdev->can.ctrlmode & CAN_CTRLMODE_BERR_REPORTING) &&
 820             is_lec_err(psr))
 821                 work_done += m_can_handle_lec_err(dev, psr & LEC_UNUSED);
 822
 823         /* handle protocol errors in arbitration phase */
 824         if ((cdev->can.ctrlmode & CAN_CTRLMODE_BERR_REPORTING) &&
 825             m_can_is_protocol_err(irqstatus))
 826                 work_done += m_can_handle_protocol_error(dev, irqstatus);
 827
 828         /* other unproccessed error interrupts */
 829         m_can_handle_other_err(dev, irqstatus);
 830
 831         return work_done;
 832 }
 833
 834 static int m_can_rx_handler(struct net_device *dev, int quota)
 835 {
 836         struct m_can_classdev *cdev = netdev_priv(dev);
 837         int work_done = 0;
 838         u32 irqstatus, psr;
 839
 840         irqstatus = cdev->irqstatus | m_can_read(cdev, M_CAN_IR);
 841         if (!irqstatus)
 842                 goto end;
 843
 844         /* Errata workaround for issue "Needless activation of MRAF irq"
 845          * During frame reception while the MCAN is in Error Passive state
 846          * and the Receive Error Counter has the value MCAN_ECR.REC = 127,
 847          * it may happen that MCAN_IR.MRAF is set although there was no
 848          * Message RAM access failure.
 849          * If MCAN_IR.MRAF is enabled, an interrupt to the Host CPU is generated
 850          * The Message RAM Access Failure interrupt routine needs to check
 851          * whether MCAN_ECR.RP = ’1’ and MCAN_ECR.REC = 127.
 852          * In this case, reset MCAN_IR.MRAF. No further action is required.
 853          */
 854         if (cdev->version <= 31 && irqstatus & IR_MRAF &&
 855             m_can_read(cdev, M_CAN_ECR) & ECR_RP) {
 856                 struct can_berr_counter bec;
 857
 858                 __m_can_get_berr_counter(dev, &bec);
 859                 if (bec.rxerr == 127) {
 860                         m_can_write(cdev, M_CAN_IR, IR_MRAF);
 861                         irqstatus &= ~IR_MRAF;
 862                 }
 863         }
 864
 865         psr = m_can_read(cdev, M_CAN_PSR);
 866
 867         if (irqstatus & IR_ERR_STATE)
 868                 work_done += m_can_handle_state_errors(dev, psr);
 869
 870         if (irqstatus & IR_ERR_BUS_30X)
 871                 work_done += m_can_handle_bus_errors(dev, irqstatus, psr);
 872
 873         if (irqstatus & IR_RF0N)
 874                 work_done += m_can_do_rx_poll(dev, (quota - work_done));
 875 end:
 876         return work_done;
 877 }
 878
 879 static int m_can_rx_peripheral(struct net_device *dev)
 880 {
 881         struct m_can_classdev *cdev = netdev_priv(dev);
 882
 883         m_can_rx_handler(dev, M_CAN_NAPI_WEIGHT);
 884
 885         m_can_enable_all_interrupts(cdev);
 886
 887         return 0;
 888 }
 889
 890 static int m_can_poll(struct napi_struct *napi, int quota)
 891 {
 892         struct net_device *dev = napi->dev;
 893         struct m_can_classdev *cdev = netdev_priv(dev);
 894         int work_done;
 895
 896         work_done = m_can_rx_handler(dev, quota);
 897         if (work_done < quota) {
 898                 napi_complete_done(napi, work_done);
 899                 m_can_enable_all_interrupts(cdev);
 900         }
 901
 902         return work_done;
 903 }
 904
 905 static void m_can_echo_tx_event(struct net_device *dev)
 906 {
 907         u32 txe_count = 0;
 908         u32 m_can_txefs;
 909         u32 fgi = 0;
 910         int i = 0;
 911         unsigned int msg_mark;
 912
 913         struct m_can_classdev *cdev = netdev_priv(dev);
 914         struct net_device_stats *stats = &dev->stats;
 915
 916         /* read tx event fifo status */
 917         m_can_txefs = m_can_read(cdev, M_CAN_TXEFS);
 918
 919         /* Get Tx Event fifo element count */
 920         txe_count = (m_can_txefs & TXEFS_EFFL_MASK)
 921                         >> TXEFS_EFFL_SHIFT;
 922
 923         /* Get and process all sent elements */
 924         for (i = 0; i < txe_count; i++) {
 925                 /* retrieve get index */
 926                 fgi = (m_can_read(cdev, M_CAN_TXEFS) & TXEFS_EFGI_MASK)
 927                         >> TXEFS_EFGI_SHIFT;
 928
 929                 /* get message marker */
 930                 msg_mark = (m_can_txe_fifo_read(cdev, fgi, 4) &
 931                             TX_EVENT_MM_MASK) >> TX_EVENT_MM_SHIFT;
 932
 933                 /* ack txe element */
 934                 m_can_write(cdev, M_CAN_TXEFA, (TXEFA_EFAI_MASK &
 935                                                 (fgi << TXEFA_EFAI_SHIFT)));
 936
 937                 /* update stats */
 938                 stats->tx_bytes += can_get_echo_skb(dev, msg_mark);
 939                 stats->tx_packets++;
 940         }
 941 }
 942
 943 static irqreturn_t m_can_isr(int irq, void *dev_id)
 944 {
 945         struct net_device *dev = (struct net_device *)dev_id;
 946         struct m_can_classdev *cdev = netdev_priv(dev);
 947         struct net_device_stats *stats = &dev->stats;
 948         u32 ir;
 949
 950         if (pm_runtime_suspended(cdev->dev))
 951                 return IRQ_NONE;
 952         ir = m_can_read(cdev, M_CAN_IR);
 953         if (!ir)
 954                 return IRQ_NONE;
 955
 956         /* ACK all irqs */
 957         if (ir & IR_ALL_INT)
 958                 m_can_write(cdev, M_CAN_IR, ir);
 959
 960         if (cdev->ops->clear_interrupts)
 961                 cdev->ops->clear_interrupts(cdev);
 962
 963         /* schedule NAPI in case of
 964          * - rx IRQ
 965          * - state change IRQ
 966          * - bus error IRQ and bus error reporting
 967          */
 968         if ((ir & IR_RF0N) || (ir & IR_ERR_ALL_30X)) {
 969                 cdev->irqstatus = ir;
 970                 m_can_disable_all_interrupts(cdev);
 971                 if (!cdev->is_peripheral)
 972                         napi_schedule(&cdev->napi);
 973                 else
 974                         m_can_rx_peripheral(dev);
 975         }
 976
 977         if (cdev->version == 30) {
 978                 if (ir & IR_TC) {
 979                         /* Transmission Complete Interrupt*/
 980                         stats->tx_bytes += can_get_echo_skb(dev, 0);
 981                         stats->tx_packets++;
 982                         can_led_event(dev, CAN_LED_EVENT_TX);
 983                         netif_wake_queue(dev);
 984                 }
 985         } else  {
 986                 if (ir & IR_TEFN) {
 987                         /* New TX FIFO Element arrived */
 988                         m_can_echo_tx_event(dev);
 989                         can_led_event(dev, CAN_LED_EVENT_TX);
 990                         if (netif_queue_stopped(dev) &&
 991                             !m_can_tx_fifo_full(cdev))
 992                                 netif_wake_queue(dev);
 993                 }
 994         }
 995
 996         return IRQ_HANDLED;
 997 }
 998
 999 static const struct can_bittiming_const m_can_bittiming_const_30X = {
1000         .name = KBUILD_MODNAME,
1001         .tseg1_min = 2,         /* Time segment 1 = prop_seg + phase_seg1 */
1002         .tseg1_max = 64,
1003         .tseg2_min = 1,         /* Time segment 2 = phase_seg2 */
1004         .tseg2_max = 16,
1005         .sjw_max = 16,
1006         .brp_min = 1,
1007         .brp_max = 1024,
1008         .brp_inc = 1,
1009 };
1010
1011 static const struct can_bittiming_const m_can_data_bittiming_const_30X = {
1012         .name = KBUILD_MODNAME,
1013         .tseg1_min = 2,         /* Time segment 1 = prop_seg + phase_seg1 */
1014         .tseg1_max = 16,
1015         .tseg2_min = 1,         /* Time segment 2 = phase_seg2 */
1016         .tseg2_max = 8,
1017         .sjw_max = 4,
1018         .brp_min = 1,
1019         .brp_max = 32,
1020         .brp_inc = 1,
1021 };
1022
1023 static const struct can_bittiming_const m_can_bittiming_const_31X = {
1024         .name = KBUILD_MODNAME,
1025         .tseg1_min = 2,         /* Time segment 1 = prop_seg + phase_seg1 */
1026         .tseg1_max = 256,
1027         .tseg2_min = 2,         /* Time segment 2 = phase_seg2 */
1028         .tseg2_max = 128,
1029         .sjw_max = 128,
1030         .brp_min = 1,
1031         .brp_max = 512,
1032         .brp_inc = 1,
1033 };
1034
1035 static const struct can_bittiming_const m_can_data_bittiming_const_31X = {
1036         .name = KBUILD_MODNAME,
1037         .tseg1_min = 1,         /* Time segment 1 = prop_seg + phase_seg1 */
1038         .tseg1_max = 32,
1039         .tseg2_min = 1,         /* Time segment 2 = phase_seg2 */
1040         .tseg2_max = 16,
1041         .sjw_max = 16,
1042         .brp_min = 1,
1043         .brp_max = 32,
1044         .brp_inc = 1,
1045 };
1046
1047 static int m_can_set_bittiming(struct net_device *dev)
1048 {
1049         struct m_can_classdev *cdev = netdev_priv(dev);
1050         const struct can_bittiming *bt = &cdev->can.bittiming;
1051         const struct can_bittiming *dbt = &cdev->can.data_bittiming;
1052         u16 brp, sjw, tseg1, tseg2;
1053         u32 reg_btp;
1054
1055         brp = bt->brp - 1;
1056         sjw = bt->sjw - 1;
1057         tseg1 = bt->prop_seg + bt->phase_seg1 - 1;
1058         tseg2 = bt->phase_seg2 - 1;
1059         reg_btp = (brp << NBTP_NBRP_SHIFT) | (sjw << NBTP_NSJW_SHIFT) |
1060                 (tseg1 << NBTP_NTSEG1_SHIFT) | (tseg2 << NBTP_NTSEG2_SHIFT);
1061         m_can_write(cdev, M_CAN_NBTP, reg_btp);
1062
1063         if (cdev->can.ctrlmode & CAN_CTRLMODE_FD) {
1064                 reg_btp = 0;
1065                 brp = dbt->brp - 1;
1066                 sjw = dbt->sjw - 1;
1067                 tseg1 = dbt->prop_seg + dbt->phase_seg1 - 1;
1068                 tseg2 = dbt->phase_seg2 - 1;
1069
1070                 /* TDC is only needed for bitrates beyond 2.5 MBit/s.
1071                  * This is mentioned in the "Bit Time Requirements for CAN FD"
1072                  * paper presented at the International CAN Conference 2013
1073                  */
1074                 if (dbt->bitrate > 2500000) {
1075                         u32 tdco, ssp;
1076
1077                         /* Use the same value of secondary sampling point
1078                          * as the data sampling point
1079                          */
1080                         ssp = dbt->sample_point;
1081
1082                         /* Equation based on Bosch's M_CAN User Manual's
1083                          * Transmitter Delay Compensation Section
1084                          */
1085                         tdco = (cdev->can.clock.freq / 1000) *
1086                                ssp / dbt->bitrate;
1087
1088                         /* Max valid TDCO value is 127 */
1089                         if (tdco > 127) {
1090                                 netdev_warn(dev, "TDCO value of %u is beyond maximum. Using maximum possible value\n",
1091                                             tdco);
1092                                 tdco = 127;
1093                         }
1094
1095                         reg_btp |= DBTP_TDC;
1096                         m_can_write(cdev, M_CAN_TDCR,
1097                                     tdco << TDCR_TDCO_SHIFT);
1098                 }
1099
1100                 reg_btp |= (brp << DBTP_DBRP_SHIFT) |
1101                            (sjw << DBTP_DSJW_SHIFT) |
1102                            (tseg1 << DBTP_DTSEG1_SHIFT) |
1103                            (tseg2 << DBTP_DTSEG2_SHIFT);
1104
1105                 m_can_write(cdev, M_CAN_DBTP, reg_btp);
1106         }
1107
1108         return 0;
1109 }
1110
1111 /* Configure M_CAN chip:
1112  * - set rx buffer/fifo element size
1113  * - configure rx fifo
1114  * - accept non-matching frame into fifo 0
1115  * - configure tx buffer
1116  *              - >= v3.1.x: TX FIFO is used
1117  * - configure mode
1118  * - setup bittiming
1119  */
1120 static void m_can_chip_config(struct net_device *dev)
1121 {
1122         struct m_can_classdev *cdev = netdev_priv(dev);
1123         u32 cccr, test;
1124
1125         m_can_config_endisable(cdev, true);
1126
1127         /* RX Buffer/FIFO Element Size 64 bytes data field */
1128         m_can_write(cdev, M_CAN_RXESC, M_CAN_RXESC_64BYTES);
1129
1130         /* Accept Non-matching Frames Into FIFO 0 */
1131         m_can_write(cdev, M_CAN_GFC, 0x0);
1132
1133         if (cdev->version == 30) {
1134                 /* only support one Tx Buffer currently */
1135                 m_can_write(cdev, M_CAN_TXBC, (1 << TXBC_NDTB_SHIFT) |
1136                                 cdev->mcfg[MRAM_TXB].off);
1137         } else {
1138                 /* TX FIFO is used for newer IP Core versions */
1139                 m_can_write(cdev, M_CAN_TXBC,
1140                             (cdev->mcfg[MRAM_TXB].num << TXBC_TFQS_SHIFT) |
1141                             (cdev->mcfg[MRAM_TXB].off));
1142         }
1143
1144         /* support 64 bytes payload */
1145         m_can_write(cdev, M_CAN_TXESC, TXESC_TBDS_64BYTES);
1146
1147         /* TX Event FIFO */
1148         if (cdev->version == 30) {
1149                 m_can_write(cdev, M_CAN_TXEFC, (1 << TXEFC_EFS_SHIFT) |
1150                                 cdev->mcfg[MRAM_TXE].off);
1151         } else {
1152                 /* Full TX Event FIFO is used */
1153                 m_can_write(cdev, M_CAN_TXEFC,
1154                             ((cdev->mcfg[MRAM_TXE].num << TXEFC_EFS_SHIFT)
1155                              & TXEFC_EFS_MASK) |
1156                             cdev->mcfg[MRAM_TXE].off);
1157         }
1158
1159         /* rx fifo configuration, blocking mode, fifo size 1 */
1160         m_can_write(cdev, M_CAN_RXF0C,
1161                     (cdev->mcfg[MRAM_RXF0].num << RXFC_FS_SHIFT) |
1162                      cdev->mcfg[MRAM_RXF0].off);
1163
1164         m_can_write(cdev, M_CAN_RXF1C,
1165                     (cdev->mcfg[MRAM_RXF1].num << RXFC_FS_SHIFT) |
1166                      cdev->mcfg[MRAM_RXF1].off);
1167
1168         cccr = m_can_read(cdev, M_CAN_CCCR);
1169         test = m_can_read(cdev, M_CAN_TEST);
1170         test &= ~TEST_LBCK;
1171         if (cdev->version == 30) {
1172         /* Version 3.0.x */
1173
1174                 cccr &= ~(CCCR_TEST | CCCR_MON | CCCR_DAR |
1175                         (CCCR_CMR_MASK << CCCR_CMR_SHIFT) |
1176                         (CCCR_CME_MASK << CCCR_CME_SHIFT));
1177
1178                 if (cdev->can.ctrlmode & CAN_CTRLMODE_FD)
1179                         cccr |= CCCR_CME_CANFD_BRS << CCCR_CME_SHIFT;
1180
1181         } else {
1182         /* Version 3.1.x or 3.2.x */
1183                 cccr &= ~(CCCR_TEST | CCCR_MON | CCCR_BRSE | CCCR_FDOE |
1184                           CCCR_NISO | CCCR_DAR);
1185
1186                 /* Only 3.2.x has NISO Bit implemented */
1187                 if (cdev->can.ctrlmode & CAN_CTRLMODE_FD_NON_ISO)
1188                         cccr |= CCCR_NISO;
1189
1190                 if (cdev->can.ctrlmode & CAN_CTRLMODE_FD)
1191                         cccr |= (CCCR_BRSE | CCCR_FDOE);
1192         }
1193
1194         /* Loopback Mode */
1195         if (cdev->can.ctrlmode & CAN_CTRLMODE_LOOPBACK) {
1196                 cccr |= CCCR_TEST | CCCR_MON;
1197                 test |= TEST_LBCK;
1198         }
1199
1200         /* Enable Monitoring (all versions) */
1201         if (cdev->can.ctrlmode & CAN_CTRLMODE_LISTENONLY)
1202                 cccr |= CCCR_MON;
1203
1204         /* Disable Auto Retransmission (all versions) */
1205         if (cdev->can.ctrlmode & CAN_CTRLMODE_ONE_SHOT)
1206                 cccr |= CCCR_DAR;
1207
1208         /* Write config */
1209         m_can_write(cdev, M_CAN_CCCR, cccr);
1210         m_can_write(cdev, M_CAN_TEST, test);
1211
1212         /* Enable interrupts */
1213         m_can_write(cdev, M_CAN_IR, IR_ALL_INT);
1214         if (!(cdev->can.ctrlmode & CAN_CTRLMODE_BERR_REPORTING))
1215                 if (cdev->version == 30)
1216                         m_can_write(cdev, M_CAN_IE, IR_ALL_INT &
1217                                     ~(IR_ERR_LEC_30X));
1218                 else
1219                         m_can_write(cdev, M_CAN_IE, IR_ALL_INT &
1220                                     ~(IR_ERR_LEC_31X));
1221         else
1222                 m_can_write(cdev, M_CAN_IE, IR_ALL_INT);
1223
1224         /* route all interrupts to INT0 */
1225         m_can_write(cdev, M_CAN_ILS, ILS_ALL_INT0);
1226
1227         /* set bittiming params */
1228         m_can_set_bittiming(dev);
1229
1230         m_can_config_endisable(cdev, false);
1231
1232         if (cdev->ops->init)
1233                 cdev->ops->init(cdev);
1234 }
1235
1236 static void m_can_start(struct net_device *dev)
1237 {
1238         struct m_can_classdev *cdev = netdev_priv(dev);
1239
1240         /* basic m_can configuration */
1241         m_can_chip_config(dev);
1242
1243         cdev->can.state = CAN_STATE_ERROR_ACTIVE;
1244
1245         m_can_enable_all_interrupts(cdev);
1246 }
1247
1248 static int m_can_set_mode(struct net_device *dev, enum can_mode mode)
1249 {
1250         switch (mode) {
1251         case CAN_MODE_START:
1252                 m_can_clean(dev);
1253                 m_can_start(dev);
1254                 netif_wake_queue(dev);
1255                 break;
1256         default:
1257                 return -EOPNOTSUPP;
1258         }
1259
1260         return 0;
1261 }
1262
1263 /* Checks core release number of M_CAN
1264  * returns 0 if an unsupported device is detected
1265  * else it returns the release and step coded as:
1266  * return value = 10 * <release> + 1 * <step>
1267  */
1268 static int m_can_check_core_release(struct m_can_classdev *cdev)
1269 {
1270         u32 crel_reg;
1271         u8 rel;
1272         u8 step;
1273         int res;
1274
1275         /* Read Core Release Version and split into version number
1276          * Example: Version 3.2.1 => rel = 3; step = 2; substep = 1;
1277          */
1278         crel_reg = m_can_read(cdev, M_CAN_CREL);
1279         rel = (u8)((crel_reg & CREL_REL_MASK) >> CREL_REL_SHIFT);
1280         step = (u8)((crel_reg & CREL_STEP_MASK) >> CREL_STEP_SHIFT);
1281
1282         if (rel == 3) {
1283                 /* M_CAN v3.x.y: create return value */
1284                 res = 30 + step;
1285         } else {
1286                 /* Unsupported M_CAN version */
1287                 res = 0;
1288         }
1289
1290         return res;
1291 }
1292
1293 /* Selectable Non ISO support only in version 3.2.x
1294  * This function checks if the bit is writable.
1295  */
1296 static bool m_can_niso_supported(struct m_can_classdev *cdev)
1297 {
1298         u32 cccr_reg, cccr_poll = 0;
1299         int niso_timeout = -ETIMEDOUT;
1300         int i;
1301
1302         m_can_config_endisable(cdev, true);
1303         cccr_reg = m_can_read(cdev, M_CAN_CCCR);
1304         cccr_reg |= CCCR_NISO;
1305         m_can_write(cdev, M_CAN_CCCR, cccr_reg);
1306
1307         for (i = 0; i <= 10; i++) {
1308                 cccr_poll = m_can_read(cdev, M_CAN_CCCR);
1309                 if (cccr_poll == cccr_reg) {
1310                         niso_timeout = 0;
1311                         break;
1312                 }
1313
1314                 usleep_range(1, 5);
1315         }
1316
1317         /* Clear NISO */
1318         cccr_reg &= ~(CCCR_NISO);
1319         m_can_write(cdev, M_CAN_CCCR, cccr_reg);
1320
1321         m_can_config_endisable(cdev, false);
1322
1323         /* return false if time out (-ETIMEDOUT), else return true */
1324         return !niso_timeout;
1325 }
1326
1327 static int m_can_dev_setup(struct m_can_classdev *m_can_dev)
1328 {
1329         struct net_device *dev = m_can_dev->net;
1330         int m_can_version;
1331
1332         m_can_version = m_can_check_core_release(m_can_dev);
1333         /* return if unsupported version */
1334         if (!m_can_version) {
1335                 dev_err(m_can_dev->dev, "Unsupported version number: %2d",
1336                         m_can_version);
1337                 return -EINVAL;
1338         }
1339
1340         if (!m_can_dev->is_peripheral)
1341                 netif_napi_add(dev, &m_can_dev->napi,
1342                                m_can_poll, M_CAN_NAPI_WEIGHT);
1343
1344         /* Shared properties of all M_CAN versions */
1345         m_can_dev->version = m_can_version;
1346         m_can_dev->can.do_set_mode = m_can_set_mode;
1347         m_can_dev->can.do_get_berr_counter = m_can_get_berr_counter;
1348
1349         /* Set M_CAN supported operations */
1350         m_can_dev->can.ctrlmode_supported = CAN_CTRLMODE_LOOPBACK |
1351                                         CAN_CTRLMODE_LISTENONLY |
1352                                         CAN_CTRLMODE_BERR_REPORTING |
1353                                         CAN_CTRLMODE_FD |
1354                                         CAN_CTRLMODE_ONE_SHOT;
1355
1356         /* Set properties depending on M_CAN version */
1357         switch (m_can_dev->version) {
1358         case 30:
1359                 /* CAN_CTRLMODE_FD_NON_ISO is fixed with M_CAN IP v3.0.x */
1360                 can_set_static_ctrlmode(dev, CAN_CTRLMODE_FD_NON_ISO);
1361                 m_can_dev->can.bittiming_const = m_can_dev->bit_timing ?
1362                         m_can_dev->bit_timing : &m_can_bittiming_const_30X;
1363
1364                 m_can_dev->can.data_bittiming_const = m_can_dev->data_timing ?
1365                                                 m_can_dev->data_timing :
1366                                                 &m_can_data_bittiming_const_30X;
1367                 break;
1368         case 31:
1369                 /* CAN_CTRLMODE_FD_NON_ISO is fixed with M_CAN IP v3.1.x */
1370                 can_set_static_ctrlmode(dev, CAN_CTRLMODE_FD_NON_ISO);
1371                 m_can_dev->can.bittiming_const = m_can_dev->bit_timing ?
1372                         m_can_dev->bit_timing : &m_can_bittiming_const_31X;
1373
1374                 m_can_dev->can.data_bittiming_const = m_can_dev->data_timing ?
1375                                                 m_can_dev->data_timing :
1376                                                 &m_can_data_bittiming_const_31X;
1377                 break;
1378         case 32:
1379         case 33:
1380                 /* Support both MCAN version v3.2.x and v3.3.0 */
1381                 m_can_dev->can.bittiming_const = m_can_dev->bit_timing ?
1382                         m_can_dev->bit_timing : &m_can_bittiming_const_31X;
1383
1384                 m_can_dev->can.data_bittiming_const = m_can_dev->data_timing ?
1385                                                 m_can_dev->data_timing :
1386                                                 &m_can_data_bittiming_const_31X;
1387
1388                 m_can_dev->can.ctrlmode_supported |=
1389                                                 (m_can_niso_supported(m_can_dev)
1390                                                 ? CAN_CTRLMODE_FD_NON_ISO
1391                                                 : 0);
1392                 break;
1393         default:
1394                 dev_err(m_can_dev->dev, "Unsupported version number: %2d",
1395                         m_can_dev->version);
1396                 return -EINVAL;
1397         }
1398
1399         if (m_can_dev->ops->init)
1400                 m_can_dev->ops->init(m_can_dev);
1401
1402         return 0;
1403 }
1404
1405 static void m_can_stop(struct net_device *dev)
1406 {
1407         struct m_can_classdev *cdev = netdev_priv(dev);
1408
1409         /* disable all interrupts */
1410         m_can_disable_all_interrupts(cdev);
1411
1412         /* Set init mode to disengage from the network */
1413         m_can_config_endisable(cdev, true);
1414
1415         /* set the state as STOPPED */
1416         cdev->can.state = CAN_STATE_STOPPED;
1417 }
1418
1419 static int m_can_close(struct net_device *dev)
1420 {
1421         struct m_can_classdev *cdev = netdev_priv(dev);
1422
1423         netif_stop_queue(dev);
1424
1425         if (!cdev->is_peripheral)
1426                 napi_disable(&cdev->napi);
1427
1428         m_can_stop(dev);
1429         m_can_clk_stop(cdev);
1430         free_irq(dev->irq, dev);
1431
1432         if (cdev->is_peripheral) {
1433                 cdev->tx_skb = NULL;
1434                 destroy_workqueue(cdev->tx_wq);
1435                 cdev->tx_wq = NULL;
1436         }
1437
1438         close_candev(dev);
1439         can_led_event(dev, CAN_LED_EVENT_STOP);
1440
1441         return 0;
1442 }
1443
1444 static int m_can_next_echo_skb_occupied(struct net_device *dev, int putidx)
1445 {
1446         struct m_can_classdev *cdev = netdev_priv(dev);
1447         /*get wrap around for loopback skb index */
1448         unsigned int wrap = cdev->can.echo_skb_max;
1449         int next_idx;
1450
1451         /* calculate next index */
1452         next_idx = (++putidx >= wrap ? 0 : putidx);
1453
1454         /* check if occupied */
1455         return !!cdev->can.echo_skb[next_idx];
1456 }
1457
1458 static netdev_tx_t m_can_tx_handler(struct m_can_classdev *cdev)
1459 {
1460         struct canfd_frame *cf = (struct canfd_frame *)cdev->tx_skb->data;
1461         struct net_device *dev = cdev->net;
1462         struct sk_buff *skb = cdev->tx_skb;
1463         u32 id, cccr, fdflags;
1464         int i;
1465         int putidx;
1466
1467         cdev->tx_skb = NULL;
1468
1469         /* Generate ID field for TX buffer Element */
1470         /* Common to all supported M_CAN versions */
1471         if (cf->can_id & CAN_EFF_FLAG) {
1472                 id = cf->can_id & CAN_EFF_MASK;
1473                 id |= TX_BUF_XTD;
1474         } else {
1475                 id = ((cf->can_id & CAN_SFF_MASK) << 18);
1476         }
1477
1478         if (cf->can_id & CAN_RTR_FLAG)
1479                 id |= TX_BUF_RTR;
1480
1481         if (cdev->version == 30) {
1482                 netif_stop_queue(dev);
1483
1484                 /* message ram configuration */
1485                 m_can_fifo_write(cdev, 0, M_CAN_FIFO_ID, id);
1486                 m_can_fifo_write(cdev, 0, M_CAN_FIFO_DLC,
1487                                  can_len2dlc(cf->len) << 16);
1488
1489                 for (i = 0; i < cf->len; i += 4)
1490                         m_can_fifo_write(cdev, 0,
1491                                          M_CAN_FIFO_DATA(i / 4),
1492                                          *(u32 *)(cf->data + i));
1493
1494                 if (cdev->can.ctrlmode & CAN_CTRLMODE_FD) {
1495                         cccr = m_can_read(cdev, M_CAN_CCCR);
1496                         cccr &= ~(CCCR_CMR_MASK << CCCR_CMR_SHIFT);
1497                         if (can_is_canfd_skb(skb)) {
1498                                 if (cf->flags & CANFD_BRS)
1499                                         cccr |= CCCR_CMR_CANFD_BRS <<
1500                                                 CCCR_CMR_SHIFT;
1501                                 else
1502                                         cccr |= CCCR_CMR_CANFD <<
1503                                                 CCCR_CMR_SHIFT;
1504                         } else {
1505                                 cccr |= CCCR_CMR_CAN << CCCR_CMR_SHIFT;
1506                         }
1507                         m_can_write(cdev, M_CAN_CCCR, cccr);
1508                 }
1509                 m_can_write(cdev, M_CAN_TXBTIE, 0x1);
1510
1511                 can_put_echo_skb(skb, dev, 0);
1512
1513                 m_can_write(cdev, M_CAN_TXBAR, 0x1);
1514                 /* End of xmit function for version 3.0.x */
1515         } else {
1516                 /* Transmit routine for version >= v3.1.x */
1517
1518                 /* Check if FIFO full */
1519                 if (m_can_tx_fifo_full(cdev)) {
1520                         /* This shouldn't happen */
1521                         netif_stop_queue(dev);
1522                         netdev_warn(dev,
1523                                     "TX queue active although FIFO is full.");
1524
1525                         if (cdev->is_peripheral) {
1526                                 kfree_skb(skb);
1527                                 dev->stats.tx_dropped++;
1528                                 return NETDEV_TX_OK;
1529                         } else {
1530                                 return NETDEV_TX_BUSY;
1531                         }
1532                 }
1533
1534                 /* get put index for frame */
1535                 putidx = ((m_can_read(cdev, M_CAN_TXFQS) & TXFQS_TFQPI_MASK)
1536                                   >> TXFQS_TFQPI_SHIFT);
1537                 /* Write ID Field to FIFO Element */
1538                 m_can_fifo_write(cdev, putidx, M_CAN_FIFO_ID, id);
1539
1540                 /* get CAN FD configuration of frame */
1541                 fdflags = 0;
1542                 if (can_is_canfd_skb(skb)) {
1543                         fdflags |= TX_BUF_FDF;
1544                         if (cf->flags & CANFD_BRS)
1545                                 fdflags |= TX_BUF_BRS;
1546                 }
1547
1548                 /* Construct DLC Field. Also contains CAN-FD configuration
1549                  * use put index of fifo as message marker
1550                  * it is used in TX interrupt for
1551                  * sending the correct echo frame
1552                  */
1553                 m_can_fifo_write(cdev, putidx, M_CAN_FIFO_DLC,
1554                                  ((putidx << TX_BUF_MM_SHIFT) &
1555                                   TX_BUF_MM_MASK) |
1556                                  (can_len2dlc(cf->len) << 16) |
1557                                  fdflags | TX_BUF_EFC);
1558
1559                 for (i = 0; i < cf->len; i += 4)
1560                         m_can_fifo_write(cdev, putidx, M_CAN_FIFO_DATA(i / 4),
1561                                          *(u32 *)(cf->data + i));
1562
1563                 /* Push loopback echo.
1564                  * Will be looped back on TX interrupt based on message marker
1565                  */
1566                 can_put_echo_skb(skb, dev, putidx);
1567
1568                 /* Enable TX FIFO element to start transfer  */
1569                 m_can_write(cdev, M_CAN_TXBAR, (1 << putidx));
1570
1571                 /* stop network queue if fifo full */
1572                 if (m_can_tx_fifo_full(cdev) ||
1573                     m_can_next_echo_skb_occupied(dev, putidx))
1574                         netif_stop_queue(dev);
1575         }
1576
1577         return NETDEV_TX_OK;
1578 }
1579
1580 static void m_can_tx_work_queue(struct work_struct *ws)
1581 {
1582         struct m_can_classdev *cdev = container_of(ws, struct m_can_classdev,
1583                                                 tx_work);
1584
1585         m_can_tx_handler(cdev);
1586 }
1587
1588 static netdev_tx_t m_can_start_xmit(struct sk_buff *skb,
1589                                     struct net_device *dev)
1590 {
1591         struct m_can_classdev *cdev = netdev_priv(dev);
1592
1593         if (can_dropped_invalid_skb(dev, skb))
1594                 return NETDEV_TX_OK;
1595
1596         if (cdev->is_peripheral) {
1597                 if (cdev->tx_skb) {
1598                         netdev_err(dev, "hard_xmit called while tx busy\n");
1599                         return NETDEV_TX_BUSY;
1600                 }
1601
1602                 if (cdev->can.state == CAN_STATE_BUS_OFF) {
1603                         m_can_clean(dev);
1604                 } else {
1605                         /* Need to stop the queue to avoid numerous requests
1606                          * from being sent.  Suggested improvement is to create
1607                          * a queueing mechanism that will queue the skbs and
1608                          * process them in order.
1609                          */
1610                         cdev->tx_skb = skb;
1611                         netif_stop_queue(cdev->net);
1612                         queue_work(cdev->tx_wq, &cdev->tx_work);
1613                 }
1614         } else {
1615                 cdev->tx_skb = skb;
1616                 return m_can_tx_handler(cdev);
1617         }
1618
1619         return NETDEV_TX_OK;
1620 }
1621
1622 static int m_can_open(struct net_device *dev)
1623 {
1624         struct m_can_classdev *cdev = netdev_priv(dev);
1625         int err;
1626
1627         err = m_can_clk_start(cdev);
1628         if (err)
1629                 return err;
1630
1631         /* open the can device */
1632         err = open_candev(dev);
1633         if (err) {
1634                 netdev_err(dev, "failed to open can device\n");
1635                 goto exit_disable_clks;
1636         }
1637
1638         /* register interrupt handler */
1639         if (cdev->is_peripheral) {
1640                 cdev->tx_skb = NULL;
1641                 cdev->tx_wq = alloc_workqueue("mcan_wq",
1642                                               WQ_FREEZABLE | WQ_MEM_RECLAIM, 0);
1643                 if (!cdev->tx_wq) {
1644                         err = -ENOMEM;
1645                         goto out_wq_fail;
1646                 }
1647
1648                 INIT_WORK(&cdev->tx_work, m_can_tx_work_queue);
1649
1650                 err = request_threaded_irq(dev->irq, NULL, m_can_isr,
1651                                            IRQF_ONESHOT,
1652                                            dev->name, dev);
1653         } else {
1654                 err = request_irq(dev->irq, m_can_isr, IRQF_SHARED, dev->name,
1655                                   dev);
1656         }
1657
1658         if (err < 0) {
1659                 netdev_err(dev, "failed to request interrupt\n");
1660                 goto exit_irq_fail;
1661         }
1662
1663         /* start the m_can controller */
1664         m_can_start(dev);
1665
1666         can_led_event(dev, CAN_LED_EVENT_OPEN);
1667
1668         if (!cdev->is_peripheral)
1669                 napi_enable(&cdev->napi);
1670
1671         netif_start_queue(dev);
1672
1673         return 0;
1674
1675 exit_irq_fail:
1676         if (cdev->is_peripheral)
1677                 destroy_workqueue(cdev->tx_wq);
1678 out_wq_fail:
1679         close_candev(dev);
1680 exit_disable_clks:
1681         m_can_clk_stop(cdev);
1682         return err;
1683 }
1684
1685 static const struct net_device_ops m_can_netdev_ops = {
1686         .ndo_open = m_can_open,
1687         .ndo_stop = m_can_close,
1688         .ndo_start_xmit = m_can_start_xmit,
1689         .ndo_change_mtu = can_change_mtu,
1690 };
1691
1692 static int register_m_can_dev(struct net_device *dev)
1693 {
1694         dev->flags |= IFF_ECHO; /* we support local echo */
1695         dev->netdev_ops = &m_can_netdev_ops;
1696
1697         return register_candev(dev);
1698 }
1699
1700 static void m_can_of_parse_mram(struct m_can_classdev *cdev,
1701                                 const u32 *mram_config_vals)
1702 {
1703         cdev->mcfg[MRAM_SIDF].off = mram_config_vals[0];
1704         cdev->mcfg[MRAM_SIDF].num = mram_config_vals[1];
1705         cdev->mcfg[MRAM_XIDF].off = cdev->mcfg[MRAM_SIDF].off +
1706                         cdev->mcfg[MRAM_SIDF].num * SIDF_ELEMENT_SIZE;
1707         cdev->mcfg[MRAM_XIDF].num = mram_config_vals[2];
1708         cdev->mcfg[MRAM_RXF0].off = cdev->mcfg[MRAM_XIDF].off +
1709                         cdev->mcfg[MRAM_XIDF].num * XIDF_ELEMENT_SIZE;
1710         cdev->mcfg[MRAM_RXF0].num = mram_config_vals[3] &
1711                         (RXFC_FS_MASK >> RXFC_FS_SHIFT);
1712         cdev->mcfg[MRAM_RXF1].off = cdev->mcfg[MRAM_RXF0].off +
1713                         cdev->mcfg[MRAM_RXF0].num * RXF0_ELEMENT_SIZE;
1714         cdev->mcfg[MRAM_RXF1].num = mram_config_vals[4] &
1715                         (RXFC_FS_MASK >> RXFC_FS_SHIFT);
1716         cdev->mcfg[MRAM_RXB].off = cdev->mcfg[MRAM_RXF1].off +
1717                         cdev->mcfg[MRAM_RXF1].num * RXF1_ELEMENT_SIZE;
1718         cdev->mcfg[MRAM_RXB].num = mram_config_vals[5];
1719         cdev->mcfg[MRAM_TXE].off = cdev->mcfg[MRAM_RXB].off +
1720                         cdev->mcfg[MRAM_RXB].num * RXB_ELEMENT_SIZE;
1721         cdev->mcfg[MRAM_TXE].num = mram_config_vals[6];
1722         cdev->mcfg[MRAM_TXB].off = cdev->mcfg[MRAM_TXE].off +
1723                         cdev->mcfg[MRAM_TXE].num * TXE_ELEMENT_SIZE;
1724         cdev->mcfg[MRAM_TXB].num = mram_config_vals[7] &
1725                         (TXBC_NDTB_MASK >> TXBC_NDTB_SHIFT);
1726
1727         dev_dbg(cdev->dev,
1728                 "sidf 0x%x %d xidf 0x%x %d rxf0 0x%x %d rxf1 0x%x %d rxb 0x%x %d txe 0x%x %d txb 0x%x %d\n",
1729                 cdev->mcfg[MRAM_SIDF].off, cdev->mcfg[MRAM_SIDF].num,
1730                 cdev->mcfg[MRAM_XIDF].off, cdev->mcfg[MRAM_XIDF].num,
1731                 cdev->mcfg[MRAM_RXF0].off, cdev->mcfg[MRAM_RXF0].num,
1732                 cdev->mcfg[MRAM_RXF1].off, cdev->mcfg[MRAM_RXF1].num,
1733                 cdev->mcfg[MRAM_RXB].off, cdev->mcfg[MRAM_RXB].num,
1734                 cdev->mcfg[MRAM_TXE].off, cdev->mcfg[MRAM_TXE].num,
1735                 cdev->mcfg[MRAM_TXB].off, cdev->mcfg[MRAM_TXB].num);
1736 }
1737
1738 void m_can_init_ram(struct m_can_classdev *cdev)
1739 {
1740         int end, i, start;
1741
1742         /* initialize the entire Message RAM in use to avoid possible
1743          * ECC/parity checksum errors when reading an uninitialized buffer
1744          */
1745         start = cdev->mcfg[MRAM_SIDF].off;
1746         end = cdev->mcfg[MRAM_TXB].off +
1747                 cdev->mcfg[MRAM_TXB].num * TXB_ELEMENT_SIZE;
1748
1749         for (i = start; i < end; i += 4)
1750                 m_can_fifo_write_no_off(cdev, i, 0x0);
1751 }
1752 EXPORT_SYMBOL_GPL(m_can_init_ram);
1753
1754 int m_can_class_get_clocks(struct m_can_classdev *m_can_dev)
1755 {
1756         int ret = 0;
1757
1758         m_can_dev->hclk = devm_clk_get(m_can_dev->dev, "hclk");
1759         m_can_dev->cclk = devm_clk_get(m_can_dev->dev, "cclk");
1760
1761         if (IS_ERR(m_can_dev->cclk)) {
1762                 dev_err(m_can_dev->dev, "no clock found\n");
1763                 ret = -ENODEV;
1764         }
1765
1766         return ret;
1767 }
1768 EXPORT_SYMBOL_GPL(m_can_class_get_clocks);
1769
1770 struct m_can_classdev *m_can_class_allocate_dev(struct device *dev)
1771 {
1772         struct m_can_classdev *class_dev = NULL;
1773         u32 mram_config_vals[MRAM_CFG_LEN];
1774         struct net_device *net_dev;
1775         u32 tx_fifo_size;
1776         int ret;
1777
1778         ret = fwnode_property_read_u32_array(dev_fwnode(dev),
1779                                              "bosch,mram-cfg",
1780                                              mram_config_vals,
1781                                              sizeof(mram_config_vals) / 4);
1782         if (ret) {
1783                 dev_err(dev, "Could not get Message RAM configuration.");
1784                 goto out;
1785         }
1786
1787         /* Get TX FIFO size
1788          * Defines the total amount of echo buffers for loopback
1789          */
1790         tx_fifo_size = mram_config_vals[7];
1791
1792         /* allocate the m_can device */
1793         net_dev = alloc_candev(sizeof(*class_dev), tx_fifo_size);
1794         if (!net_dev) {
1795                 dev_err(dev, "Failed to allocate CAN device");
1796                 goto out;
1797         }
1798
1799         class_dev = netdev_priv(net_dev);
1800         if (!class_dev) {
1801                 dev_err(dev, "Failed to init netdev cdevate");
1802                 goto out;
1803         }
1804
1805         class_dev->net = net_dev;
1806         class_dev->dev = dev;
1807         SET_NETDEV_DEV(net_dev, dev);
1808
1809         m_can_of_parse_mram(class_dev, mram_config_vals);
1810 out:
1811         return class_dev;
1812 }
1813 EXPORT_SYMBOL_GPL(m_can_class_allocate_dev);
1814
1815 void m_can_class_free_dev(struct net_device *net)
1816 {
1817         free_candev(net);
1818 }
1819 EXPORT_SYMBOL_GPL(m_can_class_free_dev);
1820
1821 int m_can_class_register(struct m_can_classdev *m_can_dev)
1822 {
1823         int ret;
1824
1825         if (m_can_dev->pm_clock_support) {
1826                 pm_runtime_enable(m_can_dev->dev);
1827                 ret = m_can_clk_start(m_can_dev);
1828                 if (ret)
1829                         goto pm_runtime_fail;
1830         }
1831
1832         ret = m_can_dev_setup(m_can_dev);
1833         if (ret)
1834                 goto clk_disable;
1835
1836         ret = register_m_can_dev(m_can_dev->net);
1837         if (ret) {
1838                 dev_err(m_can_dev->dev, "registering %s failed (err=%d)\n",
1839                         m_can_dev->net->name, ret);
1840                 goto clk_disable;
1841         }
1842
1843         devm_can_led_init(m_can_dev->net);
1844
1845         of_can_transceiver(m_can_dev->net);
1846
1847         dev_info(m_can_dev->dev, "%s device registered (irq=%d, version=%d)\n",
1848                  KBUILD_MODNAME, m_can_dev->net->irq, m_can_dev->version);
1849
1850         /* Probe finished
1851          * Stop clocks. They will be reactivated once the M_CAN device is opened
1852          */
1853 clk_disable:
1854         m_can_clk_stop(m_can_dev);
1855 pm_runtime_fail:
1856         if (ret) {
1857                 if (m_can_dev->pm_clock_support)
1858                         pm_runtime_disable(m_can_dev->dev);
1859         }
1860
1861         return ret;
1862 }
1863 EXPORT_SYMBOL_GPL(m_can_class_register);
1864
1865 int m_can_class_suspend(struct device *dev)
1866 {
1867         struct net_device *ndev = dev_get_drvdata(dev);
1868         struct m_can_classdev *cdev = netdev_priv(ndev);
1869
1870         if (netif_running(ndev)) {
1871                 netif_stop_queue(ndev);
1872                 netif_device_detach(ndev);
1873                 m_can_stop(ndev);
1874                 m_can_clk_stop(cdev);
1875         }
1876
1877         pinctrl_pm_select_sleep_state(dev);
1878
1879         cdev->can.state = CAN_STATE_SLEEPING;
1880
1881         return 0;
1882 }
1883 EXPORT_SYMBOL_GPL(m_can_class_suspend);
1884
1885 int m_can_class_resume(struct device *dev)
1886 {
1887         struct net_device *ndev = dev_get_drvdata(dev);
1888         struct m_can_classdev *cdev = netdev_priv(ndev);
1889
1890         pinctrl_pm_select_default_state(dev);
1891
1892         cdev->can.state = CAN_STATE_ERROR_ACTIVE;
1893
1894         if (netif_running(ndev)) {
1895                 int ret;
1896
1897                 ret = m_can_clk_start(cdev);
1898                 if (ret)
1899                         return ret;
1900
1901                 m_can_init_ram(cdev);
1902                 m_can_start(ndev);
1903                 netif_device_attach(ndev);
1904                 netif_start_queue(ndev);
1905         }
1906
1907         return 0;
1908 }
1909 EXPORT_SYMBOL_GPL(m_can_class_resume);
1910
1911 void m_can_class_unregister(struct m_can_classdev *m_can_dev)
1912 {
1913         unregister_candev(m_can_dev->net);
1914 }
1915 EXPORT_SYMBOL_GPL(m_can_class_unregister);
1916
1917 MODULE_AUTHOR("Dong Aisheng <b29396@freescale.com>");
1918 MODULE_AUTHOR("Dan Murphy <dmurphy@ti.com>");
1919 MODULE_LICENSE("GPL v2");
1920 MODULE_DESCRIPTION("CAN bus driver for Bosch M_CAN controller");