drivers/iommu/qcom_iommu.c

   1 // SPDX-License-Identifier: GPL-2.0-only
   2 /*
   3  * IOMMU API for QCOM secure IOMMUs.  Somewhat based on arm-smmu.c
   4  *
   5  * Copyright (C) 2013 ARM Limited
   6  * Copyright (C) 2017 Red Hat
   7  */
   8
   9 #include <linux/atomic.h>
  10 #include <linux/bitfield.h>
  11 #include <linux/clk.h>
  12 #include <linux/delay.h>
  13 #include <linux/dma-iommu.h>
  14 #include <linux/dma-mapping.h>
  15 #include <linux/err.h>
  16 #include <linux/interrupt.h>
  17 #include <linux/io.h>
  18 #include <linux/io-64-nonatomic-hi-lo.h>
  19 #include <linux/io-pgtable.h>
  20 #include <linux/iommu.h>
  21 #include <linux/iopoll.h>
  22 #include <linux/kconfig.h>
  23 #include <linux/init.h>
  24 #include <linux/mutex.h>
  25 #include <linux/of.h>
  26 #include <linux/of_address.h>
  27 #include <linux/of_device.h>
  28 #include <linux/of_iommu.h>
  29 #include <linux/platform_device.h>
  30 #include <linux/pm.h>
  31 #include <linux/pm_runtime.h>
  32 #include <linux/qcom_scm.h>
  33 #include <linux/slab.h>
  34 #include <linux/spinlock.h>
  35
  36 #include "arm-smmu.h"
  37
  38 #define SMMU_INTR_SEL_NS     0x2000
  39
  40 struct qcom_iommu_ctx;
  41
  42 struct qcom_iommu_dev {
  43         /* IOMMU core code handle */
  44         struct iommu_device      iommu;
  45         struct device           *dev;
  46         struct clk              *iface_clk;
  47         struct clk              *bus_clk;
  48         void __iomem            *local_base;
  49         u32                      sec_id;
  50         u8                       num_ctxs;
  51         struct qcom_iommu_ctx   *ctxs[0];   /* indexed by asid-1 */
  52 };
  53
  54 struct qcom_iommu_ctx {
  55         struct device           *dev;
  56         void __iomem            *base;
  57         bool                     secure_init;
  58         u8                       asid;      /* asid and ctx bank # are 1:1 */
  59         struct iommu_domain     *domain;
  60 };
  61
  62 struct qcom_iommu_domain {
  63         struct io_pgtable_ops   *pgtbl_ops;
  64         spinlock_t               pgtbl_lock;
  65         struct mutex             init_mutex; /* Protects iommu pointer */
  66         struct iommu_domain      domain;
  67         struct qcom_iommu_dev   *iommu;
  68 };
  69
  70 static struct qcom_iommu_domain *to_qcom_iommu_domain(struct iommu_domain *dom)
  71 {
  72         return container_of(dom, struct qcom_iommu_domain, domain);
  73 }
  74
  75 static const struct iommu_ops qcom_iommu_ops;
  76
  77 static struct qcom_iommu_dev * to_iommu(struct iommu_fwspec *fwspec)
  78 {
  79         if (!fwspec || fwspec->ops != &qcom_iommu_ops)
  80                 return NULL;
  81         return fwspec->iommu_priv;
  82 }
  83
  84 static struct qcom_iommu_ctx * to_ctx(struct iommu_fwspec *fwspec, unsigned asid)
  85 {
  86         struct qcom_iommu_dev *qcom_iommu = to_iommu(fwspec);
  87         if (!qcom_iommu)
  88                 return NULL;
  89         return qcom_iommu->ctxs[asid - 1];
  90 }
  91
  92 static inline void
  93 iommu_writel(struct qcom_iommu_ctx *ctx, unsigned reg, u32 val)
  94 {
  95         writel_relaxed(val, ctx->base + reg);
  96 }
  97
  98 static inline void
  99 iommu_writeq(struct qcom_iommu_ctx *ctx, unsigned reg, u64 val)
 100 {
 101         writeq_relaxed(val, ctx->base + reg);
 102 }
 103
 104 static inline u32
 105 iommu_readl(struct qcom_iommu_ctx *ctx, unsigned reg)
 106 {
 107         return readl_relaxed(ctx->base + reg);
 108 }
 109
 110 static inline u64
 111 iommu_readq(struct qcom_iommu_ctx *ctx, unsigned reg)
 112 {
 113         return readq_relaxed(ctx->base + reg);
 114 }
 115
 116 static void qcom_iommu_tlb_sync(void *cookie)
 117 {
 118         struct iommu_fwspec *fwspec = cookie;
 119         unsigned i;
 120
 121         for (i = 0; i < fwspec->num_ids; i++) {
 122                 struct qcom_iommu_ctx *ctx = to_ctx(fwspec, fwspec->ids[i]);
 123                 unsigned int val, ret;
 124
 125                 iommu_writel(ctx, ARM_SMMU_CB_TLBSYNC, 0);
 126
 127                 ret = readl_poll_timeout(ctx->base + ARM_SMMU_CB_TLBSTATUS, val,
 128                                          (val & 0x1) == 0, 0, 5000000);
 129                 if (ret)
 130                         dev_err(ctx->dev, "timeout waiting for TLB SYNC\n");
 131         }
 132 }
 133
 134 static void qcom_iommu_tlb_inv_context(void *cookie)
 135 {
 136         struct iommu_fwspec *fwspec = cookie;
 137         unsigned i;
 138
 139         for (i = 0; i < fwspec->num_ids; i++) {
 140                 struct qcom_iommu_ctx *ctx = to_ctx(fwspec, fwspec->ids[i]);
 141                 iommu_writel(ctx, ARM_SMMU_CB_S1_TLBIASID, ctx->asid);
 142         }
 143
 144         qcom_iommu_tlb_sync(cookie);
 145 }
 146
 147 static void qcom_iommu_tlb_inv_range_nosync(unsigned long iova, size_t size,
 148                                             size_t granule, bool leaf, void *cookie)
 149 {
 150         struct iommu_fwspec *fwspec = cookie;
 151         unsigned i, reg;
 152
 153         reg = leaf ? ARM_SMMU_CB_S1_TLBIVAL : ARM_SMMU_CB_S1_TLBIVA;
 154
 155         for (i = 0; i < fwspec->num_ids; i++) {
 156                 struct qcom_iommu_ctx *ctx = to_ctx(fwspec, fwspec->ids[i]);
 157                 size_t s = size;
 158
 159                 iova = (iova >> 12) << 12;
 160                 iova |= ctx->asid;
 161                 do {
 162                         iommu_writel(ctx, reg, iova);
 163                         iova += granule;
 164                 } while (s -= granule);
 165         }
 166 }
 167
 168 static void qcom_iommu_tlb_flush_walk(unsigned long iova, size_t size,
 169                                       size_t granule, void *cookie)
 170 {
 171         qcom_iommu_tlb_inv_range_nosync(iova, size, granule, false, cookie);
 172         qcom_iommu_tlb_sync(cookie);
 173 }
 174
 175 static void qcom_iommu_tlb_flush_leaf(unsigned long iova, size_t size,
 176                                       size_t granule, void *cookie)
 177 {
 178         qcom_iommu_tlb_inv_range_nosync(iova, size, granule, true, cookie);
 179         qcom_iommu_tlb_sync(cookie);
 180 }
 181
 182 static void qcom_iommu_tlb_add_page(struct iommu_iotlb_gather *gather,
 183                                     unsigned long iova, size_t granule,
 184                                     void *cookie)
 185 {
 186         qcom_iommu_tlb_inv_range_nosync(iova, granule, granule, true, cookie);
 187 }
 188
 189 static const struct iommu_flush_ops qcom_flush_ops = {
 190         .tlb_flush_all  = qcom_iommu_tlb_inv_context,
 191         .tlb_flush_walk = qcom_iommu_tlb_flush_walk,
 192         .tlb_flush_leaf = qcom_iommu_tlb_flush_leaf,
 193         .tlb_add_page   = qcom_iommu_tlb_add_page,
 194 };
 195
 196 static irqreturn_t qcom_iommu_fault(int irq, void *dev)
 197 {
 198         struct qcom_iommu_ctx *ctx = dev;
 199         u32 fsr, fsynr;
 200         u64 iova;
 201
 202         fsr = iommu_readl(ctx, ARM_SMMU_CB_FSR);
 203
 204         if (!(fsr & FSR_FAULT))
 205                 return IRQ_NONE;
 206
 207         fsynr = iommu_readl(ctx, ARM_SMMU_CB_FSYNR0);
 208         iova = iommu_readq(ctx, ARM_SMMU_CB_FAR);
 209
 210         if (!report_iommu_fault(ctx->domain, ctx->dev, iova, 0)) {
 211                 dev_err_ratelimited(ctx->dev,
 212                                     "Unhandled context fault: fsr=0x%x, "
 213                                     "iova=0x%016llx, fsynr=0x%x, cb=%d\n",
 214                                     fsr, iova, fsynr, ctx->asid);
 215         }
 216
 217         iommu_writel(ctx, ARM_SMMU_CB_FSR, fsr);
 218         iommu_writel(ctx, ARM_SMMU_CB_RESUME, RESUME_TERMINATE);
 219
 220         return IRQ_HANDLED;
 221 }
 222
 223 static int qcom_iommu_init_domain(struct iommu_domain *domain,
 224                                   struct qcom_iommu_dev *qcom_iommu,
 225                                   struct iommu_fwspec *fwspec)
 226 {
 227         struct qcom_iommu_domain *qcom_domain = to_qcom_iommu_domain(domain);
 228         struct io_pgtable_ops *pgtbl_ops;
 229         struct io_pgtable_cfg pgtbl_cfg;
 230         int i, ret = 0;
 231         u32 reg;
 232
 233         mutex_lock(&qcom_domain->init_mutex);
 234         if (qcom_domain->iommu)
 235                 goto out_unlock;
 236
 237         pgtbl_cfg = (struct io_pgtable_cfg) {
 238                 .pgsize_bitmap  = qcom_iommu_ops.pgsize_bitmap,
 239                 .ias            = 32,
 240                 .oas            = 40,
 241                 .tlb            = &qcom_flush_ops,
 242                 .iommu_dev      = qcom_iommu->dev,
 243         };
 244
 245         qcom_domain->iommu = qcom_iommu;
 246         pgtbl_ops = alloc_io_pgtable_ops(ARM_32_LPAE_S1, &pgtbl_cfg, fwspec);
 247         if (!pgtbl_ops) {
 248                 dev_err(qcom_iommu->dev, "failed to allocate pagetable ops\n");
 249                 ret = -ENOMEM;
 250                 goto out_clear_iommu;
 251         }
 252
 253         /* Update the domain's page sizes to reflect the page table format */
 254         domain->pgsize_bitmap = pgtbl_cfg.pgsize_bitmap;
 255         domain->geometry.aperture_end = (1ULL << pgtbl_cfg.ias) - 1;
 256         domain->geometry.force_aperture = true;
 257
 258         for (i = 0; i < fwspec->num_ids; i++) {
 259                 struct qcom_iommu_ctx *ctx = to_ctx(fwspec, fwspec->ids[i]);
 260
 261                 if (!ctx->secure_init) {
 262                         ret = qcom_scm_restore_sec_cfg(qcom_iommu->sec_id, ctx->asid);
 263                         if (ret) {
 264                                 dev_err(qcom_iommu->dev, "secure init failed: %d\n", ret);
 265                                 goto out_clear_iommu;
 266                         }
 267                         ctx->secure_init = true;
 268                 }
 269
 270                 /* TTBRs */
 271                 iommu_writeq(ctx, ARM_SMMU_CB_TTBR0,
 272                                 pgtbl_cfg.arm_lpae_s1_cfg.ttbr[0] |
 273                                 FIELD_PREP(TTBRn_ASID, ctx->asid));
 274                 iommu_writeq(ctx, ARM_SMMU_CB_TTBR1,
 275                                 pgtbl_cfg.arm_lpae_s1_cfg.ttbr[1] |
 276                                 FIELD_PREP(TTBRn_ASID, ctx->asid));
 277
 278                 /* TCR */
 279                 iommu_writel(ctx, ARM_SMMU_CB_TCR2,
 280                                 (pgtbl_cfg.arm_lpae_s1_cfg.tcr >> 32) |
 281                                 FIELD_PREP(TCR2_SEP, TCR2_SEP_UPSTREAM));
 282                 iommu_writel(ctx, ARM_SMMU_CB_TCR,
 283                                 pgtbl_cfg.arm_lpae_s1_cfg.tcr);
 284
 285                 /* MAIRs (stage-1 only) */
 286                 iommu_writel(ctx, ARM_SMMU_CB_S1_MAIR0,
 287                                 pgtbl_cfg.arm_lpae_s1_cfg.mair[0]);
 288                 iommu_writel(ctx, ARM_SMMU_CB_S1_MAIR1,
 289                                 pgtbl_cfg.arm_lpae_s1_cfg.mair[1]);
 290
 291                 /* SCTLR */
 292                 reg = SCTLR_CFIE | SCTLR_CFRE | SCTLR_AFE | SCTLR_TRE |
 293                         SCTLR_M | SCTLR_S1_ASIDPNE | SCTLR_CFCFG;
 294
 295                 if (IS_ENABLED(CONFIG_BIG_ENDIAN))
 296                         reg |= SCTLR_E;
 297
 298                 iommu_writel(ctx, ARM_SMMU_CB_SCTLR, reg);
 299
 300                 ctx->domain = domain;
 301         }
 302
 303         mutex_unlock(&qcom_domain->init_mutex);
 304
 305         /* Publish page table ops for map/unmap */
 306         qcom_domain->pgtbl_ops = pgtbl_ops;
 307
 308         return 0;
 309
 310 out_clear_iommu:
 311         qcom_domain->iommu = NULL;
 312 out_unlock:
 313         mutex_unlock(&qcom_domain->init_mutex);
 314         return ret;
 315 }
 316
 317 static struct iommu_domain *qcom_iommu_domain_alloc(unsigned type)
 318 {
 319         struct qcom_iommu_domain *qcom_domain;
 320
 321         if (type != IOMMU_DOMAIN_UNMANAGED && type != IOMMU_DOMAIN_DMA)
 322                 return NULL;
 323         /*
 324          * Allocate the domain and initialise some of its data structures.
 325          * We can't really do anything meaningful until we've added a
 326          * master.
 327          */
 328         qcom_domain = kzalloc(sizeof(*qcom_domain), GFP_KERNEL);
 329         if (!qcom_domain)
 330                 return NULL;
 331
 332         if (type == IOMMU_DOMAIN_DMA &&
 333             iommu_get_dma_cookie(&qcom_domain->domain)) {
 334                 kfree(qcom_domain);
 335                 return NULL;
 336         }
 337
 338         mutex_init(&qcom_domain->init_mutex);
 339         spin_lock_init(&qcom_domain->pgtbl_lock);
 340
 341         return &qcom_domain->domain;
 342 }
 343
 344 static void qcom_iommu_domain_free(struct iommu_domain *domain)
 345 {
 346         struct qcom_iommu_domain *qcom_domain = to_qcom_iommu_domain(domain);
 347
 348         iommu_put_dma_cookie(domain);
 349
 350         if (qcom_domain->iommu) {
 351                 /*
 352                  * NOTE: unmap can be called after client device is powered
 353                  * off, for example, with GPUs or anything involving dma-buf.
 354                  * So we cannot rely on the device_link.  Make sure the IOMMU
 355                  * is on to avoid unclocked accesses in the TLB inv path:
 356                  */
 357                 pm_runtime_get_sync(qcom_domain->iommu->dev);
 358                 free_io_pgtable_ops(qcom_domain->pgtbl_ops);
 359                 pm_runtime_put_sync(qcom_domain->iommu->dev);
 360         }
 361
 362         kfree(qcom_domain);
 363 }
 364
 365 static int qcom_iommu_attach_dev(struct iommu_domain *domain, struct device *dev)
 366 {
 367         struct iommu_fwspec *fwspec = dev_iommu_fwspec_get(dev);
 368         struct qcom_iommu_dev *qcom_iommu = to_iommu(fwspec);
 369         struct qcom_iommu_domain *qcom_domain = to_qcom_iommu_domain(domain);
 370         int ret;
 371
 372         if (!qcom_iommu) {
 373                 dev_err(dev, "cannot attach to IOMMU, is it on the same bus?\n");
 374                 return -ENXIO;
 375         }
 376
 377         /* Ensure that the domain is finalized */
 378         pm_runtime_get_sync(qcom_iommu->dev);
 379         ret = qcom_iommu_init_domain(domain, qcom_iommu, fwspec);
 380         pm_runtime_put_sync(qcom_iommu->dev);
 381         if (ret < 0)
 382                 return ret;
 383
 384         /*
 385          * Sanity check the domain. We don't support domains across
 386          * different IOMMUs.
 387          */
 388         if (qcom_domain->iommu != qcom_iommu) {
 389                 dev_err(dev, "cannot attach to IOMMU %s while already "
 390                         "attached to domain on IOMMU %s\n",
 391                         dev_name(qcom_domain->iommu->dev),
 392                         dev_name(qcom_iommu->dev));
 393                 return -EINVAL;
 394         }
 395
 396         return 0;
 397 }
 398
 399 static void qcom_iommu_detach_dev(struct iommu_domain *domain, struct device *dev)
 400 {
 401         struct iommu_fwspec *fwspec = dev_iommu_fwspec_get(dev);
 402         struct qcom_iommu_dev *qcom_iommu = to_iommu(fwspec);
 403         struct qcom_iommu_domain *qcom_domain = to_qcom_iommu_domain(domain);
 404         unsigned i;
 405
 406         if (WARN_ON(!qcom_domain->iommu))
 407                 return;
 408
 409         pm_runtime_get_sync(qcom_iommu->dev);
 410         for (i = 0; i < fwspec->num_ids; i++) {
 411                 struct qcom_iommu_ctx *ctx = to_ctx(fwspec, fwspec->ids[i]);
 412
 413                 /* Disable the context bank: */
 414                 iommu_writel(ctx, ARM_SMMU_CB_SCTLR, 0);
 415
 416                 ctx->domain = NULL;
 417         }
 418         pm_runtime_put_sync(qcom_iommu->dev);
 419 }
 420
 421 static int qcom_iommu_map(struct iommu_domain *domain, unsigned long iova,
 422                           phys_addr_t paddr, size_t size, int prot, gfp_t gfp)
 423 {
 424         int ret;
 425         unsigned long flags;
 426         struct qcom_iommu_domain *qcom_domain = to_qcom_iommu_domain(domain);
 427         struct io_pgtable_ops *ops = qcom_domain->pgtbl_ops;
 428
 429         if (!ops)
 430                 return -ENODEV;
 431
 432         spin_lock_irqsave(&qcom_domain->pgtbl_lock, flags);
 433         ret = ops->map(ops, iova, paddr, size, prot);
 434         spin_unlock_irqrestore(&qcom_domain->pgtbl_lock, flags);
 435         return ret;
 436 }
 437
 438 static size_t qcom_iommu_unmap(struct iommu_domain *domain, unsigned long iova,
 439                                size_t size, struct iommu_iotlb_gather *gather)
 440 {
 441         size_t ret;
 442         unsigned long flags;
 443         struct qcom_iommu_domain *qcom_domain = to_qcom_iommu_domain(domain);
 444         struct io_pgtable_ops *ops = qcom_domain->pgtbl_ops;
 445
 446         if (!ops)
 447                 return 0;
 448
 449         /* NOTE: unmap can be called after client device is powered off,
 450          * for example, with GPUs or anything involving dma-buf.  So we
 451          * cannot rely on the device_link.  Make sure the IOMMU is on to
 452          * avoid unclocked accesses in the TLB inv path:
 453          */
 454         pm_runtime_get_sync(qcom_domain->iommu->dev);
 455         spin_lock_irqsave(&qcom_domain->pgtbl_lock, flags);
 456         ret = ops->unmap(ops, iova, size, gather);
 457         spin_unlock_irqrestore(&qcom_domain->pgtbl_lock, flags);
 458         pm_runtime_put_sync(qcom_domain->iommu->dev);
 459
 460         return ret;
 461 }
 462
 463 static void qcom_iommu_flush_iotlb_all(struct iommu_domain *domain)
 464 {
 465         struct qcom_iommu_domain *qcom_domain = to_qcom_iommu_domain(domain);
 466         struct io_pgtable *pgtable = container_of(qcom_domain->pgtbl_ops,
 467                                                   struct io_pgtable, ops);
 468         if (!qcom_domain->pgtbl_ops)
 469                 return;
 470
 471         pm_runtime_get_sync(qcom_domain->iommu->dev);
 472         qcom_iommu_tlb_sync(pgtable->cookie);
 473         pm_runtime_put_sync(qcom_domain->iommu->dev);
 474 }
 475
 476 static void qcom_iommu_iotlb_sync(struct iommu_domain *domain,
 477                                   struct iommu_iotlb_gather *gather)
 478 {
 479         qcom_iommu_flush_iotlb_all(domain);
 480 }
 481
 482 static phys_addr_t qcom_iommu_iova_to_phys(struct iommu_domain *domain,
 483                                            dma_addr_t iova)
 484 {
 485         phys_addr_t ret;
 486         unsigned long flags;
 487         struct qcom_iommu_domain *qcom_domain = to_qcom_iommu_domain(domain);
 488         struct io_pgtable_ops *ops = qcom_domain->pgtbl_ops;
 489
 490         if (!ops)
 491                 return 0;
 492
 493         spin_lock_irqsave(&qcom_domain->pgtbl_lock, flags);
 494         ret = ops->iova_to_phys(ops, iova);
 495         spin_unlock_irqrestore(&qcom_domain->pgtbl_lock, flags);
 496
 497         return ret;
 498 }
 499
 500 static bool qcom_iommu_capable(enum iommu_cap cap)
 501 {
 502         switch (cap) {
 503         case IOMMU_CAP_CACHE_COHERENCY:
 504                 /*
 505                  * Return true here as the SMMU can always send out coherent
 506                  * requests.
 507                  */
 508                 return true;
 509         case IOMMU_CAP_NOEXEC:
 510                 return true;
 511         default:
 512                 return false;
 513         }
 514 }
 515
 516 static int qcom_iommu_add_device(struct device *dev)
 517 {
 518         struct qcom_iommu_dev *qcom_iommu = to_iommu(dev_iommu_fwspec_get(dev));
 519         struct iommu_group *group;
 520         struct device_link *link;
 521
 522         if (!qcom_iommu)
 523                 return -ENODEV;
 524
 525         /*
 526          * Establish the link between iommu and master, so that the
 527          * iommu gets runtime enabled/disabled as per the master's
 528          * needs.
 529          */
 530         link = device_link_add(dev, qcom_iommu->dev, DL_FLAG_PM_RUNTIME);
 531         if (!link) {
 532                 dev_err(qcom_iommu->dev, "Unable to create device link between %s and %s\n",
 533                         dev_name(qcom_iommu->dev), dev_name(dev));
 534                 return -ENODEV;
 535         }
 536
 537         group = iommu_group_get_for_dev(dev);
 538         if (IS_ERR_OR_NULL(group))
 539                 return PTR_ERR_OR_ZERO(group);
 540
 541         iommu_group_put(group);
 542         iommu_device_link(&qcom_iommu->iommu, dev);
 543
 544         return 0;
 545 }
 546
 547 static void qcom_iommu_remove_device(struct device *dev)
 548 {
 549         struct qcom_iommu_dev *qcom_iommu = to_iommu(dev_iommu_fwspec_get(dev));
 550
 551         if (!qcom_iommu)
 552                 return;
 553
 554         iommu_device_unlink(&qcom_iommu->iommu, dev);
 555         iommu_group_remove_device(dev);
 556         iommu_fwspec_free(dev);
 557 }
 558
 559 static int qcom_iommu_of_xlate(struct device *dev, struct of_phandle_args *args)
 560 {
 561         struct iommu_fwspec *fwspec = dev_iommu_fwspec_get(dev);
 562         struct qcom_iommu_dev *qcom_iommu;
 563         struct platform_device *iommu_pdev;
 564         unsigned asid = args->args[0];
 565
 566         if (args->args_count != 1) {
 567                 dev_err(dev, "incorrect number of iommu params found for %s "
 568                         "(found %d, expected 1)\n",
 569                         args->np->full_name, args->args_count);
 570                 return -EINVAL;
 571         }
 572
 573         iommu_pdev = of_find_device_by_node(args->np);
 574         if (WARN_ON(!iommu_pdev))
 575                 return -EINVAL;
 576
 577         qcom_iommu = platform_get_drvdata(iommu_pdev);
 578
 579         /* make sure the asid specified in dt is valid, so we don't have
 580          * to sanity check this elsewhere, since 'asid - 1' is used to
 581          * index into qcom_iommu->ctxs:
 582          */
 583         if (WARN_ON(asid < 1) ||
 584             WARN_ON(asid > qcom_iommu->num_ctxs))
 585                 return -EINVAL;
 586
 587         if (!fwspec->iommu_priv) {
 588                 fwspec->iommu_priv = qcom_iommu;
 589         } else {
 590                 /* make sure devices iommus dt node isn't referring to
 591                  * multiple different iommu devices.  Multiple context
 592                  * banks are ok, but multiple devices are not:
 593                  */
 594                 if (WARN_ON(qcom_iommu != fwspec->iommu_priv))
 595                         return -EINVAL;
 596         }
 597
 598         return iommu_fwspec_add_ids(dev, &asid, 1);
 599 }
 600
 601 static const struct iommu_ops qcom_iommu_ops = {
 602         .capable        = qcom_iommu_capable,
 603         .domain_alloc   = qcom_iommu_domain_alloc,
 604         .domain_free    = qcom_iommu_domain_free,
 605         .attach_dev     = qcom_iommu_attach_dev,
 606         .detach_dev     = qcom_iommu_detach_dev,
 607         .map            = qcom_iommu_map,
 608         .unmap          = qcom_iommu_unmap,
 609         .flush_iotlb_all = qcom_iommu_flush_iotlb_all,
 610         .iotlb_sync     = qcom_iommu_iotlb_sync,
 611         .iova_to_phys   = qcom_iommu_iova_to_phys,
 612         .add_device     = qcom_iommu_add_device,
 613         .remove_device  = qcom_iommu_remove_device,
 614         .device_group   = generic_device_group,
 615         .of_xlate       = qcom_iommu_of_xlate,
 616         .pgsize_bitmap  = SZ_4K | SZ_64K | SZ_1M | SZ_16M,
 617 };
 618
 619 static int qcom_iommu_enable_clocks(struct qcom_iommu_dev *qcom_iommu)
 620 {
 621         int ret;
 622
 623         ret = clk_prepare_enable(qcom_iommu->iface_clk);
 624         if (ret) {
 625                 dev_err(qcom_iommu->dev, "Couldn't enable iface_clk\n");
 626                 return ret;
 627         }
 628
 629         ret = clk_prepare_enable(qcom_iommu->bus_clk);
 630         if (ret) {
 631                 dev_err(qcom_iommu->dev, "Couldn't enable bus_clk\n");
 632                 clk_disable_unprepare(qcom_iommu->iface_clk);
 633                 return ret;
 634         }
 635
 636         return 0;
 637 }
 638
 639 static void qcom_iommu_disable_clocks(struct qcom_iommu_dev *qcom_iommu)
 640 {
 641         clk_disable_unprepare(qcom_iommu->bus_clk);
 642         clk_disable_unprepare(qcom_iommu->iface_clk);
 643 }
 644
 645 static int qcom_iommu_sec_ptbl_init(struct device *dev)
 646 {
 647         size_t psize = 0;
 648         unsigned int spare = 0;
 649         void *cpu_addr;
 650         dma_addr_t paddr;
 651         unsigned long attrs;
 652         static bool allocated = false;
 653         int ret;
 654
 655         if (allocated)
 656                 return 0;
 657
 658         ret = qcom_scm_iommu_secure_ptbl_size(spare, &psize);
 659         if (ret) {
 660                 dev_err(dev, "failed to get iommu secure pgtable size (%d)\n",
 661                         ret);
 662                 return ret;
 663         }
 664
 665         dev_info(dev, "iommu sec: pgtable size: %zu\n", psize);
 666
 667         attrs = DMA_ATTR_NO_KERNEL_MAPPING;
 668
 669         cpu_addr = dma_alloc_attrs(dev, psize, &paddr, GFP_KERNEL, attrs);
 670         if (!cpu_addr) {
 671                 dev_err(dev, "failed to allocate %zu bytes for pgtable\n",
 672                         psize);
 673                 return -ENOMEM;
 674         }
 675
 676         ret = qcom_scm_iommu_secure_ptbl_init(paddr, psize, spare);
 677         if (ret) {
 678                 dev_err(dev, "failed to init iommu pgtable (%d)\n", ret);
 679                 goto free_mem;
 680         }
 681
 682         allocated = true;
 683         return 0;
 684
 685 free_mem:
 686         dma_free_attrs(dev, psize, cpu_addr, paddr, attrs);
 687         return ret;
 688 }
 689
 690 static int get_asid(const struct device_node *np)
 691 {
 692         u32 reg;
 693
 694         /* read the "reg" property directly to get the relative address
 695          * of the context bank, and calculate the asid from that:
 696          */
 697         if (of_property_read_u32_index(np, "reg", 0, &reg))
 698                 return -ENODEV;
 699
 700         return reg / 0x1000;      /* context banks are 0x1000 apart */
 701 }
 702
 703 static int qcom_iommu_ctx_probe(struct platform_device *pdev)
 704 {
 705         struct qcom_iommu_ctx *ctx;
 706         struct device *dev = &pdev->dev;
 707         struct qcom_iommu_dev *qcom_iommu = dev_get_drvdata(dev->parent);
 708         struct resource *res;
 709         int ret, irq;
 710
 711         ctx = devm_kzalloc(dev, sizeof(*ctx), GFP_KERNEL);
 712         if (!ctx)
 713                 return -ENOMEM;
 714
 715         ctx->dev = dev;
 716         platform_set_drvdata(pdev, ctx);
 717
 718         res = platform_get_resource(pdev, IORESOURCE_MEM, 0);
 719         ctx->base = devm_ioremap_resource(dev, res);
 720         if (IS_ERR(ctx->base))
 721                 return PTR_ERR(ctx->base);
 722
 723         irq = platform_get_irq(pdev, 0);
 724         if (irq < 0)
 725                 return -ENODEV;
 726
 727         /* clear IRQs before registering fault handler, just in case the
 728          * boot-loader left us a surprise:
 729          */
 730         iommu_writel(ctx, ARM_SMMU_CB_FSR, iommu_readl(ctx, ARM_SMMU_CB_FSR));
 731
 732         ret = devm_request_irq(dev, irq,
 733                                qcom_iommu_fault,
 734                                IRQF_SHARED,
 735                                "qcom-iommu-fault",
 736                                ctx);
 737         if (ret) {
 738                 dev_err(dev, "failed to request IRQ %u\n", irq);
 739                 return ret;
 740         }
 741
 742         ret = get_asid(dev->of_node);
 743         if (ret < 0) {
 744                 dev_err(dev, "missing reg property\n");
 745                 return ret;
 746         }
 747
 748         ctx->asid = ret;
 749
 750         dev_dbg(dev, "found asid %u\n", ctx->asid);
 751
 752         qcom_iommu->ctxs[ctx->asid - 1] = ctx;
 753
 754         return 0;
 755 }
 756
 757 static int qcom_iommu_ctx_remove(struct platform_device *pdev)
 758 {
 759         struct qcom_iommu_dev *qcom_iommu = dev_get_drvdata(pdev->dev.parent);
 760         struct qcom_iommu_ctx *ctx = platform_get_drvdata(pdev);
 761
 762         platform_set_drvdata(pdev, NULL);
 763
 764         qcom_iommu->ctxs[ctx->asid - 1] = NULL;
 765
 766         return 0;
 767 }
 768
 769 static const struct of_device_id ctx_of_match[] = {
 770         { .compatible = "qcom,msm-iommu-v1-ns" },
 771         { .compatible = "qcom,msm-iommu-v1-sec" },
 772         { /* sentinel */ }
 773 };
 774
 775 static struct platform_driver qcom_iommu_ctx_driver = {
 776         .driver = {
 777                 .name           = "qcom-iommu-ctx",
 778                 .of_match_table = of_match_ptr(ctx_of_match),
 779         },
 780         .probe  = qcom_iommu_ctx_probe,
 781         .remove = qcom_iommu_ctx_remove,
 782 };
 783
 784 static bool qcom_iommu_has_secure_context(struct qcom_iommu_dev *qcom_iommu)
 785 {
 786         struct device_node *child;
 787
 788         for_each_child_of_node(qcom_iommu->dev->of_node, child) {
 789                 if (of_device_is_compatible(child, "qcom,msm-iommu-v1-sec")) {
 790                         of_node_put(child);
 791                         return true;
 792                 }
 793         }
 794
 795         return false;
 796 }
 797
 798 static int qcom_iommu_device_probe(struct platform_device *pdev)
 799 {
 800         struct device_node *child;
 801         struct qcom_iommu_dev *qcom_iommu;
 802         struct device *dev = &pdev->dev;
 803         struct resource *res;
 804         int ret, max_asid = 0;
 805
 806         /* find the max asid (which is 1:1 to ctx bank idx), so we know how
 807          * many child ctx devices we have:
 808          */
 809         for_each_child_of_node(dev->of_node, child)
 810                 max_asid = max(max_asid, get_asid(child));
 811
 812         qcom_iommu = devm_kzalloc(dev, struct_size(qcom_iommu, ctxs, max_asid),
 813                                   GFP_KERNEL);
 814         if (!qcom_iommu)
 815                 return -ENOMEM;
 816         qcom_iommu->num_ctxs = max_asid;
 817         qcom_iommu->dev = dev;
 818
 819         res = platform_get_resource(pdev, IORESOURCE_MEM, 0);
 820         if (res) {
 821                 qcom_iommu->local_base = devm_ioremap_resource(dev, res);
 822                 if (IS_ERR(qcom_iommu->local_base))
 823                         return PTR_ERR(qcom_iommu->local_base);
 824         }
 825
 826         qcom_iommu->iface_clk = devm_clk_get(dev, "iface");
 827         if (IS_ERR(qcom_iommu->iface_clk)) {
 828                 dev_err(dev, "failed to get iface clock\n");
 829                 return PTR_ERR(qcom_iommu->iface_clk);
 830         }
 831
 832         qcom_iommu->bus_clk = devm_clk_get(dev, "bus");
 833         if (IS_ERR(qcom_iommu->bus_clk)) {
 834                 dev_err(dev, "failed to get bus clock\n");
 835                 return PTR_ERR(qcom_iommu->bus_clk);
 836         }
 837
 838         if (of_property_read_u32(dev->of_node, "qcom,iommu-secure-id",
 839                                  &qcom_iommu->sec_id)) {
 840                 dev_err(dev, "missing qcom,iommu-secure-id property\n");
 841                 return -ENODEV;
 842         }
 843
 844         if (qcom_iommu_has_secure_context(qcom_iommu)) {
 845                 ret = qcom_iommu_sec_ptbl_init(dev);
 846                 if (ret) {
 847                         dev_err(dev, "cannot init secure pg table(%d)\n", ret);
 848                         return ret;
 849                 }
 850         }
 851
 852         platform_set_drvdata(pdev, qcom_iommu);
 853
 854         pm_runtime_enable(dev);
 855
 856         /* register context bank devices, which are child nodes: */
 857         ret = devm_of_platform_populate(dev);
 858         if (ret) {
 859                 dev_err(dev, "Failed to populate iommu contexts\n");
 860                 return ret;
 861         }
 862
 863         ret = iommu_device_sysfs_add(&qcom_iommu->iommu, dev, NULL,
 864                                      dev_name(dev));
 865         if (ret) {
 866                 dev_err(dev, "Failed to register iommu in sysfs\n");
 867                 return ret;
 868         }
 869
 870         iommu_device_set_ops(&qcom_iommu->iommu, &qcom_iommu_ops);
 871         iommu_device_set_fwnode(&qcom_iommu->iommu, dev->fwnode);
 872
 873         ret = iommu_device_register(&qcom_iommu->iommu);
 874         if (ret) {
 875                 dev_err(dev, "Failed to register iommu\n");
 876                 return ret;
 877         }
 878
 879         bus_set_iommu(&platform_bus_type, &qcom_iommu_ops);
 880
 881         if (qcom_iommu->local_base) {
 882                 pm_runtime_get_sync(dev);
 883                 writel_relaxed(0xffffffff, qcom_iommu->local_base + SMMU_INTR_SEL_NS);
 884                 pm_runtime_put_sync(dev);
 885         }
 886
 887         return 0;
 888 }
 889
 890 static int qcom_iommu_device_remove(struct platform_device *pdev)
 891 {
 892         struct qcom_iommu_dev *qcom_iommu = platform_get_drvdata(pdev);
 893
 894         bus_set_iommu(&platform_bus_type, NULL);
 895
 896         pm_runtime_force_suspend(&pdev->dev);
 897         platform_set_drvdata(pdev, NULL);
 898         iommu_device_sysfs_remove(&qcom_iommu->iommu);
 899         iommu_device_unregister(&qcom_iommu->iommu);
 900
 901         return 0;
 902 }
 903
 904 static int __maybe_unused qcom_iommu_resume(struct device *dev)
 905 {
 906         struct qcom_iommu_dev *qcom_iommu = dev_get_drvdata(dev);
 907
 908         return qcom_iommu_enable_clocks(qcom_iommu);
 909 }
 910
 911 static int __maybe_unused qcom_iommu_suspend(struct device *dev)
 912 {
 913         struct qcom_iommu_dev *qcom_iommu = dev_get_drvdata(dev);
 914
 915         qcom_iommu_disable_clocks(qcom_iommu);
 916
 917         return 0;
 918 }
 919
 920 static const struct dev_pm_ops qcom_iommu_pm_ops = {
 921         SET_RUNTIME_PM_OPS(qcom_iommu_suspend, qcom_iommu_resume, NULL)
 922         SET_SYSTEM_SLEEP_PM_OPS(pm_runtime_force_suspend,
 923                                 pm_runtime_force_resume)
 924 };
 925
 926 static const struct of_device_id qcom_iommu_of_match[] = {
 927         { .compatible = "qcom,msm-iommu-v1" },
 928         { /* sentinel */ }
 929 };
 930
 931 static struct platform_driver qcom_iommu_driver = {
 932         .driver = {
 933                 .name           = "qcom-iommu",
 934                 .of_match_table = of_match_ptr(qcom_iommu_of_match),
 935                 .pm             = &qcom_iommu_pm_ops,
 936         },
 937         .probe  = qcom_iommu_device_probe,
 938         .remove = qcom_iommu_device_remove,
 939 };
 940
 941 static int __init qcom_iommu_init(void)
 942 {
 943         int ret;
 944
 945         ret = platform_driver_register(&qcom_iommu_ctx_driver);
 946         if (ret)
 947                 return ret;
 948
 949         ret = platform_driver_register(&qcom_iommu_driver);
 950         if (ret)
 951                 platform_driver_unregister(&qcom_iommu_ctx_driver);
 952
 953         return ret;
 954 }
 955 device_initcall(qcom_iommu_init);