drivers/iommu/io-pgtable-arm-v7s.c

   1 /*
   2  * CPU-agnostic ARM page table allocator.
   3  *
   4  * ARMv7 Short-descriptor format, supporting
   5  * - Basic memory attributes
   6  * - Simplified access permissions (AP[2:1] model)
   7  * - Backwards-compatible TEX remap
   8  * - Large pages/supersections (if indicated by the caller)
   9  *
  10  * Not supporting:
  11  * - Legacy access permissions (AP[2:0] model)
  12  *
  13  * Almost certainly never supporting:
  14  * - PXN
  15  * - Domains
  16  *
  17  * This program is free software; you can redistribute it and/or modify
  18  * it under the terms of the GNU General Public License version 2 as
  19  * published by the Free Software Foundation.
  20  *
  21  * This program is distributed in the hope that it will be useful,
  22  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  23  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  24  * GNU General Public License for more details.
  25  *
  26  * You should have received a copy of the GNU General Public License
  27  * along with this program.  If not, see <http://www.gnu.org/licenses/>.
  28  *
  29  * Copyright (C) 2014-2015 ARM Limited
  30  * Copyright (c) 2014-2015 MediaTek Inc.
  31  */
  32
  33 #define pr_fmt(fmt)     "arm-v7s io-pgtable: " fmt
  34
  35 #include <linux/atomic.h>
  36 #include <linux/dma-mapping.h>
  37 #include <linux/gfp.h>
  38 #include <linux/iommu.h>
  39 #include <linux/kernel.h>
  40 #include <linux/kmemleak.h>
  41 #include <linux/sizes.h>
  42 #include <linux/slab.h>
  43 #include <linux/spinlock.h>
  44 #include <linux/types.h>
  45
  46 #include <asm/barrier.h>
  47
  48 #include "io-pgtable.h"
  49
  50 /* Struct accessors */
  51 #define io_pgtable_to_data(x)                                           \
  52         container_of((x), struct arm_v7s_io_pgtable, iop)
  53
  54 #define io_pgtable_ops_to_data(x)                                       \
  55         io_pgtable_to_data(io_pgtable_ops_to_pgtable(x))
  56
  57 /*
  58  * We have 32 bits total; 12 bits resolved at level 1, 8 bits at level 2,
  59  * and 12 bits in a page. With some carefully-chosen coefficients we can
  60  * hide the ugly inconsistencies behind these macros and at least let the
  61  * rest of the code pretend to be somewhat sane.
  62  */
  63 #define ARM_V7S_ADDR_BITS               32
  64 #define _ARM_V7S_LVL_BITS(lvl)          (16 - (lvl) * 4)
  65 #define ARM_V7S_LVL_SHIFT(lvl)          (ARM_V7S_ADDR_BITS - (4 + 8 * (lvl)))
  66 #define ARM_V7S_TABLE_SHIFT             10
  67
  68 #define ARM_V7S_PTES_PER_LVL(lvl)       (1 << _ARM_V7S_LVL_BITS(lvl))
  69 #define ARM_V7S_TABLE_SIZE(lvl)                                         \
  70         (ARM_V7S_PTES_PER_LVL(lvl) * sizeof(arm_v7s_iopte))
  71
  72 #define ARM_V7S_BLOCK_SIZE(lvl)         (1UL << ARM_V7S_LVL_SHIFT(lvl))
  73 #define ARM_V7S_LVL_MASK(lvl)           ((u32)(~0U << ARM_V7S_LVL_SHIFT(lvl)))
  74 #define ARM_V7S_TABLE_MASK              ((u32)(~0U << ARM_V7S_TABLE_SHIFT))
  75 #define _ARM_V7S_IDX_MASK(lvl)          (ARM_V7S_PTES_PER_LVL(lvl) - 1)
  76 #define ARM_V7S_LVL_IDX(addr, lvl)      ({                              \
  77         int _l = lvl;                                                   \
  78         ((u32)(addr) >> ARM_V7S_LVL_SHIFT(_l)) & _ARM_V7S_IDX_MASK(_l); \
  79 })
  80
  81 /*
  82  * Large page/supersection entries are effectively a block of 16 page/section
  83  * entries, along the lines of the LPAE contiguous hint, but all with the
  84  * same output address. For want of a better common name we'll call them
  85  * "contiguous" versions of their respective page/section entries here, but
  86  * noting the distinction (WRT to TLB maintenance) that they represent *one*
  87  * entry repeated 16 times, not 16 separate entries (as in the LPAE case).
  88  */
  89 #define ARM_V7S_CONT_PAGES              16
  90
  91 /* PTE type bits: these are all mixed up with XN/PXN bits in most cases */
  92 #define ARM_V7S_PTE_TYPE_TABLE          0x1
  93 #define ARM_V7S_PTE_TYPE_PAGE           0x2
  94 #define ARM_V7S_PTE_TYPE_CONT_PAGE      0x1
  95
  96 #define ARM_V7S_PTE_IS_VALID(pte)       (((pte) & 0x3) != 0)
  97 #define ARM_V7S_PTE_IS_TABLE(pte, lvl) \
  98         ((lvl) == 1 && (((pte) & 0x3) == ARM_V7S_PTE_TYPE_TABLE))
  99
 100 /* Page table bits */
 101 #define ARM_V7S_ATTR_XN(lvl)            BIT(4 * (2 - (lvl)))
 102 #define ARM_V7S_ATTR_B                  BIT(2)
 103 #define ARM_V7S_ATTR_C                  BIT(3)
 104 #define ARM_V7S_ATTR_NS_TABLE           BIT(3)
 105 #define ARM_V7S_ATTR_NS_SECTION         BIT(19)
 106
 107 #define ARM_V7S_CONT_SECTION            BIT(18)
 108 #define ARM_V7S_CONT_PAGE_XN_SHIFT      15
 109
 110 /*
 111  * The attribute bits are consistently ordered*, but occupy bits [17:10] of
 112  * a level 1 PTE vs. bits [11:4] at level 2. Thus we define the individual
 113  * fields relative to that 8-bit block, plus a total shift relative to the PTE.
 114  */
 115 #define ARM_V7S_ATTR_SHIFT(lvl)         (16 - (lvl) * 6)
 116
 117 #define ARM_V7S_ATTR_MASK               0xff
 118 #define ARM_V7S_ATTR_AP0                BIT(0)
 119 #define ARM_V7S_ATTR_AP1                BIT(1)
 120 #define ARM_V7S_ATTR_AP2                BIT(5)
 121 #define ARM_V7S_ATTR_S                  BIT(6)
 122 #define ARM_V7S_ATTR_NG                 BIT(7)
 123 #define ARM_V7S_TEX_SHIFT               2
 124 #define ARM_V7S_TEX_MASK                0x7
 125 #define ARM_V7S_ATTR_TEX(val)           (((val) & ARM_V7S_TEX_MASK) << ARM_V7S_TEX_SHIFT)
 126
 127 #define ARM_V7S_ATTR_MTK_4GB            BIT(9) /* MTK extend it for 4GB mode */
 128
 129 /* *well, except for TEX on level 2 large pages, of course :( */
 130 #define ARM_V7S_CONT_PAGE_TEX_SHIFT     6
 131 #define ARM_V7S_CONT_PAGE_TEX_MASK      (ARM_V7S_TEX_MASK << ARM_V7S_CONT_PAGE_TEX_SHIFT)
 132
 133 /* Simplified access permissions */
 134 #define ARM_V7S_PTE_AF                  ARM_V7S_ATTR_AP0
 135 #define ARM_V7S_PTE_AP_UNPRIV           ARM_V7S_ATTR_AP1
 136 #define ARM_V7S_PTE_AP_RDONLY           ARM_V7S_ATTR_AP2
 137
 138 /* Register bits */
 139 #define ARM_V7S_RGN_NC                  0
 140 #define ARM_V7S_RGN_WBWA                1
 141 #define ARM_V7S_RGN_WT                  2
 142 #define ARM_V7S_RGN_WB                  3
 143
 144 #define ARM_V7S_PRRR_TYPE_DEVICE        1
 145 #define ARM_V7S_PRRR_TYPE_NORMAL        2
 146 #define ARM_V7S_PRRR_TR(n, type)        (((type) & 0x3) << ((n) * 2))
 147 #define ARM_V7S_PRRR_DS0                BIT(16)
 148 #define ARM_V7S_PRRR_DS1                BIT(17)
 149 #define ARM_V7S_PRRR_NS0                BIT(18)
 150 #define ARM_V7S_PRRR_NS1                BIT(19)
 151 #define ARM_V7S_PRRR_NOS(n)             BIT((n) + 24)
 152
 153 #define ARM_V7S_NMRR_IR(n, attr)        (((attr) & 0x3) << ((n) * 2))
 154 #define ARM_V7S_NMRR_OR(n, attr)        (((attr) & 0x3) << ((n) * 2 + 16))
 155
 156 #define ARM_V7S_TTBR_S                  BIT(1)
 157 #define ARM_V7S_TTBR_NOS                BIT(5)
 158 #define ARM_V7S_TTBR_ORGN_ATTR(attr)    (((attr) & 0x3) << 3)
 159 #define ARM_V7S_TTBR_IRGN_ATTR(attr)                                    \
 160         ((((attr) & 0x1) << 6) | (((attr) & 0x2) >> 1))
 161
 162 #define ARM_V7S_TCR_PD1                 BIT(5)
 163
 164 #ifdef CONFIG_ZONE_DMA32
 165 #define ARM_V7S_TABLE_GFP_DMA GFP_DMA32
 166 #define ARM_V7S_TABLE_SLAB_FLAGS SLAB_CACHE_DMA32
 167 #else
 168 #define ARM_V7S_TABLE_GFP_DMA GFP_DMA
 169 #define ARM_V7S_TABLE_SLAB_FLAGS SLAB_CACHE_DMA
 170 #endif
 171
 172 typedef u32 arm_v7s_iopte;
 173
 174 static bool selftest_running;
 175
 176 struct arm_v7s_io_pgtable {
 177         struct io_pgtable       iop;
 178
 179         arm_v7s_iopte           *pgd;
 180         struct kmem_cache       *l2_tables;
 181         spinlock_t              split_lock;
 182 };
 183
 184 static dma_addr_t __arm_v7s_dma_addr(void *pages)
 185 {
 186         return (dma_addr_t)virt_to_phys(pages);
 187 }
 188
 189 static arm_v7s_iopte *iopte_deref(arm_v7s_iopte pte, int lvl)
 190 {
 191         if (ARM_V7S_PTE_IS_TABLE(pte, lvl))
 192                 pte &= ARM_V7S_TABLE_MASK;
 193         else
 194                 pte &= ARM_V7S_LVL_MASK(lvl);
 195         return phys_to_virt(pte);
 196 }
 197
 198 static void *__arm_v7s_alloc_table(int lvl, gfp_t gfp,
 199                                    struct arm_v7s_io_pgtable *data)
 200 {
 201         struct io_pgtable_cfg *cfg = &data->iop.cfg;
 202         struct device *dev = cfg->iommu_dev;
 203         phys_addr_t phys;
 204         dma_addr_t dma;
 205         size_t size = ARM_V7S_TABLE_SIZE(lvl);
 206         void *table = NULL;
 207
 208         if (lvl == 1)
 209                 table = (void *)__get_free_pages(
 210                         __GFP_ZERO | ARM_V7S_TABLE_GFP_DMA, get_order(size));
 211         else if (lvl == 2)
 212                 table = kmem_cache_zalloc(data->l2_tables, gfp);
 213         phys = virt_to_phys(table);
 214         if (phys != (arm_v7s_iopte)phys) {
 215                 /* Doesn't fit in PTE */
 216                 dev_err(dev, "Page table does not fit in PTE: %pa", &phys);
 217                 goto out_free;
 218         }
 219         if (table && !(cfg->quirks & IO_PGTABLE_QUIRK_NO_DMA)) {
 220                 dma = dma_map_single(dev, table, size, DMA_TO_DEVICE);
 221                 if (dma_mapping_error(dev, dma))
 222                         goto out_free;
 223                 /*
 224                  * We depend on the IOMMU being able to work with any physical
 225                  * address directly, so if the DMA layer suggests otherwise by
 226                  * translating or truncating them, that bodes very badly...
 227                  */
 228                 if (dma != phys)
 229                         goto out_unmap;
 230         }
 231         if (lvl == 2)
 232                 kmemleak_ignore(table);
 233         return table;
 234
 235 out_unmap:
 236         dev_err(dev, "Cannot accommodate DMA translation for IOMMU page tables\n");
 237         dma_unmap_single(dev, dma, size, DMA_TO_DEVICE);
 238 out_free:
 239         if (lvl == 1)
 240                 free_pages((unsigned long)table, get_order(size));
 241         else
 242                 kmem_cache_free(data->l2_tables, table);
 243         return NULL;
 244 }
 245
 246 static void __arm_v7s_free_table(void *table, int lvl,
 247                                  struct arm_v7s_io_pgtable *data)
 248 {
 249         struct io_pgtable_cfg *cfg = &data->iop.cfg;
 250         struct device *dev = cfg->iommu_dev;
 251         size_t size = ARM_V7S_TABLE_SIZE(lvl);
 252
 253         if (!(cfg->quirks & IO_PGTABLE_QUIRK_NO_DMA))
 254                 dma_unmap_single(dev, __arm_v7s_dma_addr(table), size,
 255                                  DMA_TO_DEVICE);
 256         if (lvl == 1)
 257                 free_pages((unsigned long)table, get_order(size));
 258         else
 259                 kmem_cache_free(data->l2_tables, table);
 260 }
 261
 262 static void __arm_v7s_pte_sync(arm_v7s_iopte *ptep, int num_entries,
 263                                struct io_pgtable_cfg *cfg)
 264 {
 265         if (cfg->quirks & IO_PGTABLE_QUIRK_NO_DMA)
 266                 return;
 267
 268         dma_sync_single_for_device(cfg->iommu_dev, __arm_v7s_dma_addr(ptep),
 269                                    num_entries * sizeof(*ptep), DMA_TO_DEVICE);
 270 }
 271 static void __arm_v7s_set_pte(arm_v7s_iopte *ptep, arm_v7s_iopte pte,
 272                               int num_entries, struct io_pgtable_cfg *cfg)
 273 {
 274         int i;
 275
 276         for (i = 0; i < num_entries; i++)
 277                 ptep[i] = pte;
 278
 279         __arm_v7s_pte_sync(ptep, num_entries, cfg);
 280 }
 281
 282 static arm_v7s_iopte arm_v7s_prot_to_pte(int prot, int lvl,
 283                                          struct io_pgtable_cfg *cfg)
 284 {
 285         bool ap = !(cfg->quirks & IO_PGTABLE_QUIRK_NO_PERMS);
 286         arm_v7s_iopte pte = ARM_V7S_ATTR_NG | ARM_V7S_ATTR_S;
 287
 288         if (!(prot & IOMMU_MMIO))
 289                 pte |= ARM_V7S_ATTR_TEX(1);
 290         if (ap) {
 291                 pte |= ARM_V7S_PTE_AF;
 292                 if (!(prot & IOMMU_PRIV))
 293                         pte |= ARM_V7S_PTE_AP_UNPRIV;
 294                 if (!(prot & IOMMU_WRITE))
 295                         pte |= ARM_V7S_PTE_AP_RDONLY;
 296         }
 297         pte <<= ARM_V7S_ATTR_SHIFT(lvl);
 298
 299         if ((prot & IOMMU_NOEXEC) && ap)
 300                 pte |= ARM_V7S_ATTR_XN(lvl);
 301         if (prot & IOMMU_MMIO)
 302                 pte |= ARM_V7S_ATTR_B;
 303         else if (prot & IOMMU_CACHE)
 304                 pte |= ARM_V7S_ATTR_B | ARM_V7S_ATTR_C;
 305
 306         pte |= ARM_V7S_PTE_TYPE_PAGE;
 307         if (lvl == 1 && (cfg->quirks & IO_PGTABLE_QUIRK_ARM_NS))
 308                 pte |= ARM_V7S_ATTR_NS_SECTION;
 309
 310         if (cfg->quirks & IO_PGTABLE_QUIRK_ARM_MTK_4GB)
 311                 pte |= ARM_V7S_ATTR_MTK_4GB;
 312
 313         return pte;
 314 }
 315
 316 static int arm_v7s_pte_to_prot(arm_v7s_iopte pte, int lvl)
 317 {
 318         int prot = IOMMU_READ;
 319         arm_v7s_iopte attr = pte >> ARM_V7S_ATTR_SHIFT(lvl);
 320
 321         if (!(attr & ARM_V7S_PTE_AP_RDONLY))
 322                 prot |= IOMMU_WRITE;
 323         if (!(attr & ARM_V7S_PTE_AP_UNPRIV))
 324                 prot |= IOMMU_PRIV;
 325         if ((attr & (ARM_V7S_TEX_MASK << ARM_V7S_TEX_SHIFT)) == 0)
 326                 prot |= IOMMU_MMIO;
 327         else if (pte & ARM_V7S_ATTR_C)
 328                 prot |= IOMMU_CACHE;
 329         if (pte & ARM_V7S_ATTR_XN(lvl))
 330                 prot |= IOMMU_NOEXEC;
 331
 332         return prot;
 333 }
 334
 335 static arm_v7s_iopte arm_v7s_pte_to_cont(arm_v7s_iopte pte, int lvl)
 336 {
 337         if (lvl == 1) {
 338                 pte |= ARM_V7S_CONT_SECTION;
 339         } else if (lvl == 2) {
 340                 arm_v7s_iopte xn = pte & ARM_V7S_ATTR_XN(lvl);
 341                 arm_v7s_iopte tex = pte & ARM_V7S_CONT_PAGE_TEX_MASK;
 342
 343                 pte ^= xn | tex | ARM_V7S_PTE_TYPE_PAGE;
 344                 pte |= (xn << ARM_V7S_CONT_PAGE_XN_SHIFT) |
 345                        (tex << ARM_V7S_CONT_PAGE_TEX_SHIFT) |
 346                        ARM_V7S_PTE_TYPE_CONT_PAGE;
 347         }
 348         return pte;
 349 }
 350
 351 static arm_v7s_iopte arm_v7s_cont_to_pte(arm_v7s_iopte pte, int lvl)
 352 {
 353         if (lvl == 1) {
 354                 pte &= ~ARM_V7S_CONT_SECTION;
 355         } else if (lvl == 2) {
 356                 arm_v7s_iopte xn = pte & BIT(ARM_V7S_CONT_PAGE_XN_SHIFT);
 357                 arm_v7s_iopte tex = pte & (ARM_V7S_CONT_PAGE_TEX_MASK <<
 358                                            ARM_V7S_CONT_PAGE_TEX_SHIFT);
 359
 360                 pte ^= xn | tex | ARM_V7S_PTE_TYPE_CONT_PAGE;
 361                 pte |= (xn >> ARM_V7S_CONT_PAGE_XN_SHIFT) |
 362                        (tex >> ARM_V7S_CONT_PAGE_TEX_SHIFT) |
 363                        ARM_V7S_PTE_TYPE_PAGE;
 364         }
 365         return pte;
 366 }
 367
 368 static bool arm_v7s_pte_is_cont(arm_v7s_iopte pte, int lvl)
 369 {
 370         if (lvl == 1 && !ARM_V7S_PTE_IS_TABLE(pte, lvl))
 371                 return pte & ARM_V7S_CONT_SECTION;
 372         else if (lvl == 2)
 373                 return !(pte & ARM_V7S_PTE_TYPE_PAGE);
 374         return false;
 375 }
 376
 377 static size_t __arm_v7s_unmap(struct arm_v7s_io_pgtable *, unsigned long,
 378                               size_t, int, arm_v7s_iopte *);
 379
 380 static int arm_v7s_init_pte(struct arm_v7s_io_pgtable *data,
 381                             unsigned long iova, phys_addr_t paddr, int prot,
 382                             int lvl, int num_entries, arm_v7s_iopte *ptep)
 383 {
 384         struct io_pgtable_cfg *cfg = &data->iop.cfg;
 385         arm_v7s_iopte pte;
 386         int i;
 387
 388         for (i = 0; i < num_entries; i++)
 389                 if (ARM_V7S_PTE_IS_TABLE(ptep[i], lvl)) {
 390                         /*
 391                          * We need to unmap and free the old table before
 392                          * overwriting it with a block entry.
 393                          */
 394                         arm_v7s_iopte *tblp;
 395                         size_t sz = ARM_V7S_BLOCK_SIZE(lvl);
 396
 397                         tblp = ptep - ARM_V7S_LVL_IDX(iova, lvl);
 398                         if (WARN_ON(__arm_v7s_unmap(data, iova + i * sz,
 399                                                     sz, lvl, tblp) != sz))
 400                                 return -EINVAL;
 401                 } else if (ptep[i]) {
 402                         /* We require an unmap first */
 403                         WARN_ON(!selftest_running);
 404                         return -EEXIST;
 405                 }
 406
 407         pte = arm_v7s_prot_to_pte(prot, lvl, cfg);
 408         if (num_entries > 1)
 409                 pte = arm_v7s_pte_to_cont(pte, lvl);
 410
 411         pte |= paddr & ARM_V7S_LVL_MASK(lvl);
 412
 413         __arm_v7s_set_pte(ptep, pte, num_entries, cfg);
 414         return 0;
 415 }
 416
 417 static arm_v7s_iopte arm_v7s_install_table(arm_v7s_iopte *table,
 418                                            arm_v7s_iopte *ptep,
 419                                            arm_v7s_iopte curr,
 420                                            struct io_pgtable_cfg *cfg)
 421 {
 422         arm_v7s_iopte old, new;
 423
 424         new = virt_to_phys(table) | ARM_V7S_PTE_TYPE_TABLE;
 425         if (cfg->quirks & IO_PGTABLE_QUIRK_ARM_NS)
 426                 new |= ARM_V7S_ATTR_NS_TABLE;
 427
 428         /*
 429          * Ensure the table itself is visible before its PTE can be.
 430          * Whilst we could get away with cmpxchg64_release below, this
 431          * doesn't have any ordering semantics when !CONFIG_SMP.
 432          */
 433         dma_wmb();
 434
 435         old = cmpxchg_relaxed(ptep, curr, new);
 436         __arm_v7s_pte_sync(ptep, 1, cfg);
 437
 438         return old;
 439 }
 440
 441 static int __arm_v7s_map(struct arm_v7s_io_pgtable *data, unsigned long iova,
 442                          phys_addr_t paddr, size_t size, int prot,
 443                          int lvl, arm_v7s_iopte *ptep)
 444 {
 445         struct io_pgtable_cfg *cfg = &data->iop.cfg;
 446         arm_v7s_iopte pte, *cptep;
 447         int num_entries = size >> ARM_V7S_LVL_SHIFT(lvl);
 448
 449         /* Find our entry at the current level */
 450         ptep += ARM_V7S_LVL_IDX(iova, lvl);
 451
 452         /* If we can install a leaf entry at this level, then do so */
 453         if (num_entries)
 454                 return arm_v7s_init_pte(data, iova, paddr, prot,
 455                                         lvl, num_entries, ptep);
 456
 457         /* We can't allocate tables at the final level */
 458         if (WARN_ON(lvl == 2))
 459                 return -EINVAL;
 460
 461         /* Grab a pointer to the next level */
 462         pte = READ_ONCE(*ptep);
 463         if (!pte) {
 464                 cptep = __arm_v7s_alloc_table(lvl + 1, GFP_ATOMIC, data);
 465                 if (!cptep)
 466                         return -ENOMEM;
 467
 468                 pte = arm_v7s_install_table(cptep, ptep, 0, cfg);
 469                 if (pte)
 470                         __arm_v7s_free_table(cptep, lvl + 1, data);
 471         } else {
 472                 /* We've no easy way of knowing if it's synced yet, so... */
 473                 __arm_v7s_pte_sync(ptep, 1, cfg);
 474         }
 475
 476         if (ARM_V7S_PTE_IS_TABLE(pte, lvl)) {
 477                 cptep = iopte_deref(pte, lvl);
 478         } else if (pte) {
 479                 /* We require an unmap first */
 480                 WARN_ON(!selftest_running);
 481                 return -EEXIST;
 482         }
 483
 484         /* Rinse, repeat */
 485         return __arm_v7s_map(data, iova, paddr, size, prot, lvl + 1, cptep);
 486 }
 487
 488 static int arm_v7s_map(struct io_pgtable_ops *ops, unsigned long iova,
 489                         phys_addr_t paddr, size_t size, int prot)
 490 {
 491         struct arm_v7s_io_pgtable *data = io_pgtable_ops_to_data(ops);
 492         struct io_pgtable *iop = &data->iop;
 493         int ret;
 494
 495         /* If no access, then nothing to do */
 496         if (!(prot & (IOMMU_READ | IOMMU_WRITE)))
 497                 return 0;
 498
 499         if (WARN_ON(upper_32_bits(iova) || upper_32_bits(paddr)))
 500                 return -ERANGE;
 501
 502         ret = __arm_v7s_map(data, iova, paddr, size, prot, 1, data->pgd);
 503         /*
 504          * Synchronise all PTE updates for the new mapping before there's
 505          * a chance for anything to kick off a table walk for the new iova.
 506          */
 507         if (iop->cfg.quirks & IO_PGTABLE_QUIRK_TLBI_ON_MAP) {
 508                 io_pgtable_tlb_add_flush(iop, iova, size,
 509                                          ARM_V7S_BLOCK_SIZE(2), false);
 510                 io_pgtable_tlb_sync(iop);
 511         } else {
 512                 wmb();
 513         }
 514
 515         return ret;
 516 }
 517
 518 static void arm_v7s_free_pgtable(struct io_pgtable *iop)
 519 {
 520         struct arm_v7s_io_pgtable *data = io_pgtable_to_data(iop);
 521         int i;
 522
 523         for (i = 0; i < ARM_V7S_PTES_PER_LVL(1); i++) {
 524                 arm_v7s_iopte pte = data->pgd[i];
 525
 526                 if (ARM_V7S_PTE_IS_TABLE(pte, 1))
 527                         __arm_v7s_free_table(iopte_deref(pte, 1), 2, data);
 528         }
 529         __arm_v7s_free_table(data->pgd, 1, data);
 530         kmem_cache_destroy(data->l2_tables);
 531         kfree(data);
 532 }
 533
 534 static arm_v7s_iopte arm_v7s_split_cont(struct arm_v7s_io_pgtable *data,
 535                                         unsigned long iova, int idx, int lvl,
 536                                         arm_v7s_iopte *ptep)
 537 {
 538         struct io_pgtable *iop = &data->iop;
 539         arm_v7s_iopte pte;
 540         size_t size = ARM_V7S_BLOCK_SIZE(lvl);
 541         int i;
 542
 543         /* Check that we didn't lose a race to get the lock */
 544         pte = *ptep;
 545         if (!arm_v7s_pte_is_cont(pte, lvl))
 546                 return pte;
 547
 548         ptep -= idx & (ARM_V7S_CONT_PAGES - 1);
 549         pte = arm_v7s_cont_to_pte(pte, lvl);
 550         for (i = 0; i < ARM_V7S_CONT_PAGES; i++)
 551                 ptep[i] = pte + i * size;
 552
 553         __arm_v7s_pte_sync(ptep, ARM_V7S_CONT_PAGES, &iop->cfg);
 554
 555         size *= ARM_V7S_CONT_PAGES;
 556         io_pgtable_tlb_add_flush(iop, iova, size, size, true);
 557         io_pgtable_tlb_sync(iop);
 558         return pte;
 559 }
 560
 561 static size_t arm_v7s_split_blk_unmap(struct arm_v7s_io_pgtable *data,
 562                                       unsigned long iova, size_t size,
 563                                       arm_v7s_iopte blk_pte,
 564                                       arm_v7s_iopte *ptep)
 565 {
 566         struct io_pgtable_cfg *cfg = &data->iop.cfg;
 567         arm_v7s_iopte pte, *tablep;
 568         int i, unmap_idx, num_entries, num_ptes;
 569
 570         tablep = __arm_v7s_alloc_table(2, GFP_ATOMIC, data);
 571         if (!tablep)
 572                 return 0; /* Bytes unmapped */
 573
 574         num_ptes = ARM_V7S_PTES_PER_LVL(2);
 575         num_entries = size >> ARM_V7S_LVL_SHIFT(2);
 576         unmap_idx = ARM_V7S_LVL_IDX(iova, 2);
 577
 578         pte = arm_v7s_prot_to_pte(arm_v7s_pte_to_prot(blk_pte, 1), 2, cfg);
 579         if (num_entries > 1)
 580                 pte = arm_v7s_pte_to_cont(pte, 2);
 581
 582         for (i = 0; i < num_ptes; i += num_entries, pte += size) {
 583                 /* Unmap! */
 584                 if (i == unmap_idx)
 585                         continue;
 586
 587                 __arm_v7s_set_pte(&tablep[i], pte, num_entries, cfg);
 588         }
 589
 590         pte = arm_v7s_install_table(tablep, ptep, blk_pte, cfg);
 591         if (pte != blk_pte) {
 592                 __arm_v7s_free_table(tablep, 2, data);
 593
 594                 if (!ARM_V7S_PTE_IS_TABLE(pte, 1))
 595                         return 0;
 596
 597                 tablep = iopte_deref(pte, 1);
 598                 return __arm_v7s_unmap(data, iova, size, 2, tablep);
 599         }
 600
 601         io_pgtable_tlb_add_flush(&data->iop, iova, size, size, true);
 602         return size;
 603 }
 604
 605 static size_t __arm_v7s_unmap(struct arm_v7s_io_pgtable *data,
 606                               unsigned long iova, size_t size, int lvl,
 607                               arm_v7s_iopte *ptep)
 608 {
 609         arm_v7s_iopte pte[ARM_V7S_CONT_PAGES];
 610         struct io_pgtable *iop = &data->iop;
 611         int idx, i = 0, num_entries = size >> ARM_V7S_LVL_SHIFT(lvl);
 612
 613         /* Something went horribly wrong and we ran out of page table */
 614         if (WARN_ON(lvl > 2))
 615                 return 0;
 616
 617         idx = ARM_V7S_LVL_IDX(iova, lvl);
 618         ptep += idx;
 619         do {
 620                 pte[i] = READ_ONCE(ptep[i]);
 621                 if (WARN_ON(!ARM_V7S_PTE_IS_VALID(pte[i])))
 622                         return 0;
 623         } while (++i < num_entries);
 624
 625         /*
 626          * If we've hit a contiguous 'large page' entry at this level, it
 627          * needs splitting first, unless we're unmapping the whole lot.
 628          *
 629          * For splitting, we can't rewrite 16 PTEs atomically, and since we
 630          * can't necessarily assume TEX remap we don't have a software bit to
 631          * mark live entries being split. In practice (i.e. DMA API code), we
 632          * will never be splitting large pages anyway, so just wrap this edge
 633          * case in a lock for the sake of correctness and be done with it.
 634          */
 635         if (num_entries <= 1 && arm_v7s_pte_is_cont(pte[0], lvl)) {
 636                 unsigned long flags;
 637
 638                 spin_lock_irqsave(&data->split_lock, flags);
 639                 pte[0] = arm_v7s_split_cont(data, iova, idx, lvl, ptep);
 640                 spin_unlock_irqrestore(&data->split_lock, flags);
 641         }
 642
 643         /* If the size matches this level, we're in the right place */
 644         if (num_entries) {
 645                 size_t blk_size = ARM_V7S_BLOCK_SIZE(lvl);
 646
 647                 __arm_v7s_set_pte(ptep, 0, num_entries, &iop->cfg);
 648
 649                 for (i = 0; i < num_entries; i++) {
 650                         if (ARM_V7S_PTE_IS_TABLE(pte[i], lvl)) {
 651                                 /* Also flush any partial walks */
 652                                 io_pgtable_tlb_add_flush(iop, iova, blk_size,
 653                                         ARM_V7S_BLOCK_SIZE(lvl + 1), false);
 654                                 io_pgtable_tlb_sync(iop);
 655                                 ptep = iopte_deref(pte[i], lvl);
 656                                 __arm_v7s_free_table(ptep, lvl + 1, data);
 657                         } else {
 658                                 io_pgtable_tlb_add_flush(iop, iova, blk_size,
 659                                                          blk_size, true);
 660                         }
 661                         iova += blk_size;
 662                 }
 663                 return size;
 664         } else if (lvl == 1 && !ARM_V7S_PTE_IS_TABLE(pte[0], lvl)) {
 665                 /*
 666                  * Insert a table at the next level to map the old region,
 667                  * minus the part we want to unmap
 668                  */
 669                 return arm_v7s_split_blk_unmap(data, iova, size, pte[0], ptep);
 670         }
 671
 672         /* Keep on walkin' */
 673         ptep = iopte_deref(pte[0], lvl);
 674         return __arm_v7s_unmap(data, iova, size, lvl + 1, ptep);
 675 }
 676
 677 static size_t arm_v7s_unmap(struct io_pgtable_ops *ops, unsigned long iova,
 678                             size_t size)
 679 {
 680         struct arm_v7s_io_pgtable *data = io_pgtable_ops_to_data(ops);
 681
 682         if (WARN_ON(upper_32_bits(iova)))
 683                 return 0;
 684
 685         return __arm_v7s_unmap(data, iova, size, 1, data->pgd);
 686 }
 687
 688 static phys_addr_t arm_v7s_iova_to_phys(struct io_pgtable_ops *ops,
 689                                         unsigned long iova)
 690 {
 691         struct arm_v7s_io_pgtable *data = io_pgtable_ops_to_data(ops);
 692         arm_v7s_iopte *ptep = data->pgd, pte;
 693         int lvl = 0;
 694         u32 mask;
 695
 696         do {
 697                 ptep += ARM_V7S_LVL_IDX(iova, ++lvl);
 698                 pte = READ_ONCE(*ptep);
 699                 ptep = iopte_deref(pte, lvl);
 700         } while (ARM_V7S_PTE_IS_TABLE(pte, lvl));
 701
 702         if (!ARM_V7S_PTE_IS_VALID(pte))
 703                 return 0;
 704
 705         mask = ARM_V7S_LVL_MASK(lvl);
 706         if (arm_v7s_pte_is_cont(pte, lvl))
 707                 mask *= ARM_V7S_CONT_PAGES;
 708         return (pte & mask) | (iova & ~mask);
 709 }
 710
 711 static struct io_pgtable *arm_v7s_alloc_pgtable(struct io_pgtable_cfg *cfg,
 712                                                 void *cookie)
 713 {
 714         struct arm_v7s_io_pgtable *data;
 715
 716 #ifdef PHYS_OFFSET
 717         if (upper_32_bits(PHYS_OFFSET))
 718                 return NULL;
 719 #endif
 720         if (cfg->ias > ARM_V7S_ADDR_BITS || cfg->oas > ARM_V7S_ADDR_BITS)
 721                 return NULL;
 722
 723         if (cfg->quirks & ~(IO_PGTABLE_QUIRK_ARM_NS |
 724                             IO_PGTABLE_QUIRK_NO_PERMS |
 725                             IO_PGTABLE_QUIRK_TLBI_ON_MAP |
 726                             IO_PGTABLE_QUIRK_ARM_MTK_4GB |
 727                             IO_PGTABLE_QUIRK_NO_DMA))
 728                 return NULL;
 729
 730         /* If ARM_MTK_4GB is enabled, the NO_PERMS is also expected. */
 731         if (cfg->quirks & IO_PGTABLE_QUIRK_ARM_MTK_4GB &&
 732             !(cfg->quirks & IO_PGTABLE_QUIRK_NO_PERMS))
 733                         return NULL;
 734
 735         data = kmalloc(sizeof(*data), GFP_KERNEL);
 736         if (!data)
 737                 return NULL;
 738
 739         spin_lock_init(&data->split_lock);
 740         data->l2_tables = kmem_cache_create("io-pgtable_armv7s_l2",
 741                                             ARM_V7S_TABLE_SIZE(2),
 742                                             ARM_V7S_TABLE_SIZE(2),
 743                                             ARM_V7S_TABLE_SLAB_FLAGS, NULL);
 744         if (!data->l2_tables)
 745                 goto out_free_data;
 746
 747         data->iop.ops = (struct io_pgtable_ops) {
 748                 .map            = arm_v7s_map,
 749                 .unmap          = arm_v7s_unmap,
 750                 .iova_to_phys   = arm_v7s_iova_to_phys,
 751         };
 752
 753         /* We have to do this early for __arm_v7s_alloc_table to work... */
 754         data->iop.cfg = *cfg;
 755
 756         /*
 757          * Unless the IOMMU driver indicates supersection support by
 758          * having SZ_16M set in the initial bitmap, they won't be used.
 759          */
 760         cfg->pgsize_bitmap &= SZ_4K | SZ_64K | SZ_1M | SZ_16M;
 761
 762         /* TCR: T0SZ=0, disable TTBR1 */
 763         cfg->arm_v7s_cfg.tcr = ARM_V7S_TCR_PD1;
 764
 765         /*
 766          * TEX remap: the indices used map to the closest equivalent types
 767          * under the non-TEX-remap interpretation of those attribute bits,
 768          * excepting various implementation-defined aspects of shareability.
 769          */
 770         cfg->arm_v7s_cfg.prrr = ARM_V7S_PRRR_TR(1, ARM_V7S_PRRR_TYPE_DEVICE) |
 771                                 ARM_V7S_PRRR_TR(4, ARM_V7S_PRRR_TYPE_NORMAL) |
 772                                 ARM_V7S_PRRR_TR(7, ARM_V7S_PRRR_TYPE_NORMAL) |
 773                                 ARM_V7S_PRRR_DS0 | ARM_V7S_PRRR_DS1 |
 774                                 ARM_V7S_PRRR_NS1 | ARM_V7S_PRRR_NOS(7);
 775         cfg->arm_v7s_cfg.nmrr = ARM_V7S_NMRR_IR(7, ARM_V7S_RGN_WBWA) |
 776                                 ARM_V7S_NMRR_OR(7, ARM_V7S_RGN_WBWA);
 777
 778         /* Looking good; allocate a pgd */
 779         data->pgd = __arm_v7s_alloc_table(1, GFP_KERNEL, data);
 780         if (!data->pgd)
 781                 goto out_free_data;
 782
 783         /* Ensure the empty pgd is visible before any actual TTBR write */
 784         wmb();
 785
 786         /* TTBRs */
 787         cfg->arm_v7s_cfg.ttbr[0] = virt_to_phys(data->pgd) |
 788                                    ARM_V7S_TTBR_S | ARM_V7S_TTBR_NOS |
 789                                    ARM_V7S_TTBR_IRGN_ATTR(ARM_V7S_RGN_WBWA) |
 790                                    ARM_V7S_TTBR_ORGN_ATTR(ARM_V7S_RGN_WBWA);
 791         cfg->arm_v7s_cfg.ttbr[1] = 0;
 792         return &data->iop;
 793
 794 out_free_data:
 795         kmem_cache_destroy(data->l2_tables);
 796         kfree(data);
 797         return NULL;
 798 }
 799
 800 struct io_pgtable_init_fns io_pgtable_arm_v7s_init_fns = {
 801         .alloc  = arm_v7s_alloc_pgtable,
 802         .free   = arm_v7s_free_pgtable,
 803 };
 804
 805 #ifdef CONFIG_IOMMU_IO_PGTABLE_ARMV7S_SELFTEST
 806
 807 static struct io_pgtable_cfg *cfg_cookie;
 808
 809 static void dummy_tlb_flush_all(void *cookie)
 810 {
 811         WARN_ON(cookie != cfg_cookie);
 812 }
 813
 814 static void dummy_tlb_add_flush(unsigned long iova, size_t size,
 815                                 size_t granule, bool leaf, void *cookie)
 816 {
 817         WARN_ON(cookie != cfg_cookie);
 818         WARN_ON(!(size & cfg_cookie->pgsize_bitmap));
 819 }
 820
 821 static void dummy_tlb_sync(void *cookie)
 822 {
 823         WARN_ON(cookie != cfg_cookie);
 824 }
 825
 826 static const struct iommu_gather_ops dummy_tlb_ops = {
 827         .tlb_flush_all  = dummy_tlb_flush_all,
 828         .tlb_add_flush  = dummy_tlb_add_flush,
 829         .tlb_sync       = dummy_tlb_sync,
 830 };
 831
 832 #define __FAIL(ops)     ({                              \
 833                 WARN(1, "selftest: test failed\n");     \
 834                 selftest_running = false;               \
 835                 -EFAULT;                                \
 836 })
 837
 838 static int __init arm_v7s_do_selftests(void)
 839 {
 840         struct io_pgtable_ops *ops;
 841         struct io_pgtable_cfg cfg = {
 842                 .tlb = &dummy_tlb_ops,
 843                 .oas = 32,
 844                 .ias = 32,
 845                 .quirks = IO_PGTABLE_QUIRK_ARM_NS | IO_PGTABLE_QUIRK_NO_DMA,
 846                 .pgsize_bitmap = SZ_4K | SZ_64K | SZ_1M | SZ_16M,
 847         };
 848         unsigned int iova, size, iova_start;
 849         unsigned int i, loopnr = 0;
 850
 851         selftest_running = true;
 852
 853         cfg_cookie = &cfg;
 854
 855         ops = alloc_io_pgtable_ops(ARM_V7S, &cfg, &cfg);
 856         if (!ops) {
 857                 pr_err("selftest: failed to allocate io pgtable ops\n");
 858                 return -EINVAL;
 859         }
 860
 861         /*
 862          * Initial sanity checks.
 863          * Empty page tables shouldn't provide any translations.
 864          */
 865         if (ops->iova_to_phys(ops, 42))
 866                 return __FAIL(ops);
 867
 868         if (ops->iova_to_phys(ops, SZ_1G + 42))
 869                 return __FAIL(ops);
 870
 871         if (ops->iova_to_phys(ops, SZ_2G + 42))
 872                 return __FAIL(ops);
 873
 874         /*
 875          * Distinct mappings of different granule sizes.
 876          */
 877         iova = 0;
 878         for_each_set_bit(i, &cfg.pgsize_bitmap, BITS_PER_LONG) {
 879                 size = 1UL << i;
 880                 if (ops->map(ops, iova, iova, size, IOMMU_READ |
 881                                                     IOMMU_WRITE |
 882                                                     IOMMU_NOEXEC |
 883                                                     IOMMU_CACHE))
 884                         return __FAIL(ops);
 885
 886                 /* Overlapping mappings */
 887                 if (!ops->map(ops, iova, iova + size, size,
 888                               IOMMU_READ | IOMMU_NOEXEC))
 889                         return __FAIL(ops);
 890
 891                 if (ops->iova_to_phys(ops, iova + 42) != (iova + 42))
 892                         return __FAIL(ops);
 893
 894                 iova += SZ_16M;
 895                 loopnr++;
 896         }
 897
 898         /* Partial unmap */
 899         i = 1;
 900         size = 1UL << __ffs(cfg.pgsize_bitmap);
 901         while (i < loopnr) {
 902                 iova_start = i * SZ_16M;
 903                 if (ops->unmap(ops, iova_start + size, size) != size)
 904                         return __FAIL(ops);
 905
 906                 /* Remap of partial unmap */
 907                 if (ops->map(ops, iova_start + size, size, size, IOMMU_READ))
 908                         return __FAIL(ops);
 909
 910                 if (ops->iova_to_phys(ops, iova_start + size + 42)
 911                     != (size + 42))
 912                         return __FAIL(ops);
 913                 i++;
 914         }
 915
 916         /* Full unmap */
 917         iova = 0;
 918         for_each_set_bit(i, &cfg.pgsize_bitmap, BITS_PER_LONG) {
 919                 size = 1UL << i;
 920
 921                 if (ops->unmap(ops, iova, size) != size)
 922                         return __FAIL(ops);
 923
 924                 if (ops->iova_to_phys(ops, iova + 42))
 925                         return __FAIL(ops);
 926
 927                 /* Remap full block */
 928                 if (ops->map(ops, iova, iova, size, IOMMU_WRITE))
 929                         return __FAIL(ops);
 930
 931                 if (ops->iova_to_phys(ops, iova + 42) != (iova + 42))
 932                         return __FAIL(ops);
 933
 934                 iova += SZ_16M;
 935         }
 936
 937         free_io_pgtable_ops(ops);
 938
 939         selftest_running = false;
 940
 941         pr_info("self test ok\n");
 942         return 0;
 943 }
 944 subsys_initcall(arm_v7s_do_selftests);
 945 #endif