drivers/iommu/amd_iommu.c

   1 // SPDX-License-Identifier: GPL-2.0-only
   2 /*
   3  * Copyright (C) 2007-2010 Advanced Micro Devices, Inc.
   4  * Author: Joerg Roedel <jroedel@suse.de>
   5  *         Leo Duran <leo.duran@amd.com>
   6  */
   7
   8 #define pr_fmt(fmt)     "AMD-Vi: " fmt
   9 #define dev_fmt(fmt)    pr_fmt(fmt)
  10
  11 #include <linux/ratelimit.h>
  12 #include <linux/pci.h>
  13 #include <linux/acpi.h>
  14 #include <linux/amba/bus.h>
  15 #include <linux/platform_device.h>
  16 #include <linux/pci-ats.h>
  17 #include <linux/bitmap.h>
  18 #include <linux/slab.h>
  19 #include <linux/debugfs.h>
  20 #include <linux/scatterlist.h>
  21 #include <linux/dma-mapping.h>
  22 #include <linux/dma-direct.h>
  23 #include <linux/iommu-helper.h>
  24 #include <linux/iommu.h>
  25 #include <linux/delay.h>
  26 #include <linux/amd-iommu.h>
  27 #include <linux/notifier.h>
  28 #include <linux/export.h>
  29 #include <linux/irq.h>
  30 #include <linux/msi.h>
  31 #include <linux/dma-contiguous.h>
  32 #include <linux/irqdomain.h>
  33 #include <linux/percpu.h>
  34 #include <linux/iova.h>
  35 #include <asm/irq_remapping.h>
  36 #include <asm/io_apic.h>
  37 #include <asm/apic.h>
  38 #include <asm/hw_irq.h>
  39 #include <asm/msidef.h>
  40 #include <asm/proto.h>
  41 #include <asm/iommu.h>
  42 #include <asm/gart.h>
  43 #include <asm/dma.h>
  44
  45 #include "amd_iommu_proto.h"
  46 #include "amd_iommu_types.h"
  47 #include "irq_remapping.h"
  48
  49 #define CMD_SET_TYPE(cmd, t) ((cmd)->data[1] |= ((t) << 28))
  50
  51 #define LOOP_TIMEOUT    100000
  52
  53 /* IO virtual address start page frame number */
  54 #define IOVA_START_PFN          (1)
  55 #define IOVA_PFN(addr)          ((addr) >> PAGE_SHIFT)
  56
  57 /* Reserved IOVA ranges */
  58 #define MSI_RANGE_START         (0xfee00000)
  59 #define MSI_RANGE_END           (0xfeefffff)
  60 #define HT_RANGE_START          (0xfd00000000ULL)
  61 #define HT_RANGE_END            (0xffffffffffULL)
  62
  63 /*
  64  * This bitmap is used to advertise the page sizes our hardware support
  65  * to the IOMMU core, which will then use this information to split
  66  * physically contiguous memory regions it is mapping into page sizes
  67  * that we support.
  68  *
  69  * 512GB Pages are not supported due to a hardware bug
  70  */
  71 #define AMD_IOMMU_PGSIZES       ((~0xFFFUL) & ~(2ULL << 38))
  72
  73 static DEFINE_SPINLOCK(pd_bitmap_lock);
  74
  75 /* List of all available dev_data structures */
  76 static LLIST_HEAD(dev_data_list);
  77
  78 LIST_HEAD(ioapic_map);
  79 LIST_HEAD(hpet_map);
  80 LIST_HEAD(acpihid_map);
  81
  82 /*
  83  * Domain for untranslated devices - only allocated
  84  * if iommu=pt passed on kernel cmd line.
  85  */
  86 const struct iommu_ops amd_iommu_ops;
  87
  88 static ATOMIC_NOTIFIER_HEAD(ppr_notifier);
  89 int amd_iommu_max_glx_val = -1;
  90
  91 static const struct dma_map_ops amd_iommu_dma_ops;
  92
  93 /*
  94  * general struct to manage commands send to an IOMMU
  95  */
  96 struct iommu_cmd {
  97         u32 data[4];
  98 };
  99
 100 struct kmem_cache *amd_iommu_irq_cache;
 101
 102 static void update_domain(struct protection_domain *domain);
 103 static int protection_domain_init(struct protection_domain *domain);
 104 static void detach_device(struct device *dev);
 105 static void iova_domain_flush_tlb(struct iova_domain *iovad);
 106
 107 /*
 108  * Data container for a dma_ops specific protection domain
 109  */
 110 struct dma_ops_domain {
 111         /* generic protection domain information */
 112         struct protection_domain domain;
 113
 114         /* IOVA RB-Tree */
 115         struct iova_domain iovad;
 116 };
 117
 118 static struct iova_domain reserved_iova_ranges;
 119 static struct lock_class_key reserved_rbtree_key;
 120
 121 /****************************************************************************
 122  *
 123  * Helper functions
 124  *
 125  ****************************************************************************/
 126
 127 static inline int match_hid_uid(struct device *dev,
 128                                 struct acpihid_map_entry *entry)
 129 {
 130         struct acpi_device *adev = ACPI_COMPANION(dev);
 131         const char *hid, *uid;
 132
 133         if (!adev)
 134                 return -ENODEV;
 135
 136         hid = acpi_device_hid(adev);
 137         uid = acpi_device_uid(adev);
 138
 139         if (!hid || !(*hid))
 140                 return -ENODEV;
 141
 142         if (!uid || !(*uid))
 143                 return strcmp(hid, entry->hid);
 144
 145         if (!(*entry->uid))
 146                 return strcmp(hid, entry->hid);
 147
 148         return (strcmp(hid, entry->hid) || strcmp(uid, entry->uid));
 149 }
 150
 151 static inline u16 get_pci_device_id(struct device *dev)
 152 {
 153         struct pci_dev *pdev = to_pci_dev(dev);
 154
 155         return pci_dev_id(pdev);
 156 }
 157
 158 static inline int get_acpihid_device_id(struct device *dev,
 159                                         struct acpihid_map_entry **entry)
 160 {
 161         struct acpihid_map_entry *p;
 162
 163         list_for_each_entry(p, &acpihid_map, list) {
 164                 if (!match_hid_uid(dev, p)) {
 165                         if (entry)
 166                                 *entry = p;
 167                         return p->devid;
 168                 }
 169         }
 170         return -EINVAL;
 171 }
 172
 173 static inline int get_device_id(struct device *dev)
 174 {
 175         int devid;
 176
 177         if (dev_is_pci(dev))
 178                 devid = get_pci_device_id(dev);
 179         else
 180                 devid = get_acpihid_device_id(dev, NULL);
 181
 182         return devid;
 183 }
 184
 185 static struct protection_domain *to_pdomain(struct iommu_domain *dom)
 186 {
 187         return container_of(dom, struct protection_domain, domain);
 188 }
 189
 190 static struct dma_ops_domain* to_dma_ops_domain(struct protection_domain *domain)
 191 {
 192         BUG_ON(domain->flags != PD_DMA_OPS_MASK);
 193         return container_of(domain, struct dma_ops_domain, domain);
 194 }
 195
 196 static struct iommu_dev_data *alloc_dev_data(u16 devid)
 197 {
 198         struct iommu_dev_data *dev_data;
 199
 200         dev_data = kzalloc(sizeof(*dev_data), GFP_KERNEL);
 201         if (!dev_data)
 202                 return NULL;
 203
 204         spin_lock_init(&dev_data->lock);
 205         dev_data->devid = devid;
 206         ratelimit_default_init(&dev_data->rs);
 207
 208         llist_add(&dev_data->dev_data_list, &dev_data_list);
 209         return dev_data;
 210 }
 211
 212 static struct iommu_dev_data *search_dev_data(u16 devid)
 213 {
 214         struct iommu_dev_data *dev_data;
 215         struct llist_node *node;
 216
 217         if (llist_empty(&dev_data_list))
 218                 return NULL;
 219
 220         node = dev_data_list.first;
 221         llist_for_each_entry(dev_data, node, dev_data_list) {
 222                 if (dev_data->devid == devid)
 223                         return dev_data;
 224         }
 225
 226         return NULL;
 227 }
 228
 229 static int clone_alias(struct pci_dev *pdev, u16 alias, void *data)
 230 {
 231         u16 devid = pci_dev_id(pdev);
 232
 233         if (devid == alias)
 234                 return 0;
 235
 236         amd_iommu_rlookup_table[alias] =
 237                 amd_iommu_rlookup_table[devid];
 238         memcpy(amd_iommu_dev_table[alias].data,
 239                amd_iommu_dev_table[devid].data,
 240                sizeof(amd_iommu_dev_table[alias].data));
 241
 242         return 0;
 243 }
 244
 245 static void clone_aliases(struct pci_dev *pdev)
 246 {
 247         if (!pdev)
 248                 return;
 249
 250         /*
 251          * The IVRS alias stored in the alias table may not be
 252          * part of the PCI DMA aliases if it's bus differs
 253          * from the original device.
 254          */
 255         clone_alias(pdev, amd_iommu_alias_table[pci_dev_id(pdev)], NULL);
 256
 257         pci_for_each_dma_alias(pdev, clone_alias, NULL);
 258 }
 259
 260 static struct pci_dev *setup_aliases(struct device *dev)
 261 {
 262         struct pci_dev *pdev = to_pci_dev(dev);
 263         u16 ivrs_alias;
 264
 265         /* For ACPI HID devices, there are no aliases */
 266         if (!dev_is_pci(dev))
 267                 return NULL;
 268
 269         /*
 270          * Add the IVRS alias to the pci aliases if it is on the same
 271          * bus. The IVRS table may know about a quirk that we don't.
 272          */
 273         ivrs_alias = amd_iommu_alias_table[pci_dev_id(pdev)];
 274         if (ivrs_alias != pci_dev_id(pdev) &&
 275             PCI_BUS_NUM(ivrs_alias) == pdev->bus->number)
 276                 pci_add_dma_alias(pdev, ivrs_alias & 0xff, 1);
 277
 278         clone_aliases(pdev);
 279
 280         return pdev;
 281 }
 282
 283 static struct iommu_dev_data *find_dev_data(u16 devid)
 284 {
 285         struct iommu_dev_data *dev_data;
 286         struct amd_iommu *iommu = amd_iommu_rlookup_table[devid];
 287
 288         dev_data = search_dev_data(devid);
 289
 290         if (dev_data == NULL) {
 291                 dev_data = alloc_dev_data(devid);
 292                 if (!dev_data)
 293                         return NULL;
 294
 295                 if (translation_pre_enabled(iommu))
 296                         dev_data->defer_attach = true;
 297         }
 298
 299         return dev_data;
 300 }
 301
 302 struct iommu_dev_data *get_dev_data(struct device *dev)
 303 {
 304         return dev->archdata.iommu;
 305 }
 306 EXPORT_SYMBOL(get_dev_data);
 307
 308 /*
 309 * Find or create an IOMMU group for a acpihid device.
 310 */
 311 static struct iommu_group *acpihid_device_group(struct device *dev)
 312 {
 313         struct acpihid_map_entry *p, *entry = NULL;
 314         int devid;
 315
 316         devid = get_acpihid_device_id(dev, &entry);
 317         if (devid < 0)
 318                 return ERR_PTR(devid);
 319
 320         list_for_each_entry(p, &acpihid_map, list) {
 321                 if ((devid == p->devid) && p->group)
 322                         entry->group = p->group;
 323         }
 324
 325         if (!entry->group)
 326                 entry->group = generic_device_group(dev);
 327         else
 328                 iommu_group_ref_get(entry->group);
 329
 330         return entry->group;
 331 }
 332
 333 static bool pci_iommuv2_capable(struct pci_dev *pdev)
 334 {
 335         static const int caps[] = {
 336                 PCI_EXT_CAP_ID_ATS,
 337                 PCI_EXT_CAP_ID_PRI,
 338                 PCI_EXT_CAP_ID_PASID,
 339         };
 340         int i, pos;
 341
 342         if (pci_ats_disabled())
 343                 return false;
 344
 345         for (i = 0; i < 3; ++i) {
 346                 pos = pci_find_ext_capability(pdev, caps[i]);
 347                 if (pos == 0)
 348                         return false;
 349         }
 350
 351         return true;
 352 }
 353
 354 static bool pdev_pri_erratum(struct pci_dev *pdev, u32 erratum)
 355 {
 356         struct iommu_dev_data *dev_data;
 357
 358         dev_data = get_dev_data(&pdev->dev);
 359
 360         return dev_data->errata & (1 << erratum) ? true : false;
 361 }
 362
 363 /*
 364  * This function checks if the driver got a valid device from the caller to
 365  * avoid dereferencing invalid pointers.
 366  */
 367 static bool check_device(struct device *dev)
 368 {
 369         int devid;
 370
 371         if (!dev || !dev->dma_mask)
 372                 return false;
 373
 374         devid = get_device_id(dev);
 375         if (devid < 0)
 376                 return false;
 377
 378         /* Out of our scope? */
 379         if (devid > amd_iommu_last_bdf)
 380                 return false;
 381
 382         if (amd_iommu_rlookup_table[devid] == NULL)
 383                 return false;
 384
 385         return true;
 386 }
 387
 388 static void init_iommu_group(struct device *dev)
 389 {
 390         struct iommu_group *group;
 391
 392         group = iommu_group_get_for_dev(dev);
 393         if (IS_ERR(group))
 394                 return;
 395
 396         iommu_group_put(group);
 397 }
 398
 399 static int iommu_init_device(struct device *dev)
 400 {
 401         struct iommu_dev_data *dev_data;
 402         struct amd_iommu *iommu;
 403         int devid;
 404
 405         if (dev->archdata.iommu)
 406                 return 0;
 407
 408         devid = get_device_id(dev);
 409         if (devid < 0)
 410                 return devid;
 411
 412         iommu = amd_iommu_rlookup_table[devid];
 413
 414         dev_data = find_dev_data(devid);
 415         if (!dev_data)
 416                 return -ENOMEM;
 417
 418         dev_data->pdev = setup_aliases(dev);
 419
 420         /*
 421          * By default we use passthrough mode for IOMMUv2 capable device.
 422          * But if amd_iommu=force_isolation is set (e.g. to debug DMA to
 423          * invalid address), we ignore the capability for the device so
 424          * it'll be forced to go into translation mode.
 425          */
 426         if ((iommu_default_passthrough() || !amd_iommu_force_isolation) &&
 427             dev_is_pci(dev) && pci_iommuv2_capable(to_pci_dev(dev))) {
 428                 struct amd_iommu *iommu;
 429
 430                 iommu = amd_iommu_rlookup_table[dev_data->devid];
 431                 dev_data->iommu_v2 = iommu->is_iommu_v2;
 432         }
 433
 434         dev->archdata.iommu = dev_data;
 435
 436         iommu_device_link(&iommu->iommu, dev);
 437
 438         return 0;
 439 }
 440
 441 static void iommu_ignore_device(struct device *dev)
 442 {
 443         int devid;
 444
 445         devid = get_device_id(dev);
 446         if (devid < 0)
 447                 return;
 448
 449         amd_iommu_rlookup_table[devid] = NULL;
 450         memset(&amd_iommu_dev_table[devid], 0, sizeof(struct dev_table_entry));
 451
 452         setup_aliases(dev);
 453 }
 454
 455 static void iommu_uninit_device(struct device *dev)
 456 {
 457         struct iommu_dev_data *dev_data;
 458         struct amd_iommu *iommu;
 459         int devid;
 460
 461         devid = get_device_id(dev);
 462         if (devid < 0)
 463                 return;
 464
 465         iommu = amd_iommu_rlookup_table[devid];
 466
 467         dev_data = search_dev_data(devid);
 468         if (!dev_data)
 469                 return;
 470
 471         if (dev_data->domain)
 472                 detach_device(dev);
 473
 474         iommu_device_unlink(&iommu->iommu, dev);
 475
 476         iommu_group_remove_device(dev);
 477
 478         /* Remove dma-ops */
 479         dev->dma_ops = NULL;
 480
 481         /*
 482          * We keep dev_data around for unplugged devices and reuse it when the
 483          * device is re-plugged - not doing so would introduce a ton of races.
 484          */
 485 }
 486
 487 /*
 488  * Helper function to get the first pte of a large mapping
 489  */
 490 static u64 *first_pte_l7(u64 *pte, unsigned long *page_size,
 491                          unsigned long *count)
 492 {
 493         unsigned long pte_mask, pg_size, cnt;
 494         u64 *fpte;
 495
 496         pg_size  = PTE_PAGE_SIZE(*pte);
 497         cnt      = PAGE_SIZE_PTE_COUNT(pg_size);
 498         pte_mask = ~((cnt << 3) - 1);
 499         fpte     = (u64 *)(((unsigned long)pte) & pte_mask);
 500
 501         if (page_size)
 502                 *page_size = pg_size;
 503
 504         if (count)
 505                 *count = cnt;
 506
 507         return fpte;
 508 }
 509
 510 /****************************************************************************
 511  *
 512  * Interrupt handling functions
 513  *
 514  ****************************************************************************/
 515
 516 static void dump_dte_entry(u16 devid)
 517 {
 518         int i;
 519
 520         for (i = 0; i < 4; ++i)
 521                 pr_err("DTE[%d]: %016llx\n", i,
 522                         amd_iommu_dev_table[devid].data[i]);
 523 }
 524
 525 static void dump_command(unsigned long phys_addr)
 526 {
 527         struct iommu_cmd *cmd = iommu_phys_to_virt(phys_addr);
 528         int i;
 529
 530         for (i = 0; i < 4; ++i)
 531                 pr_err("CMD[%d]: %08x\n", i, cmd->data[i]);
 532 }
 533
 534 static void amd_iommu_report_page_fault(u16 devid, u16 domain_id,
 535                                         u64 address, int flags)
 536 {
 537         struct iommu_dev_data *dev_data = NULL;
 538         struct pci_dev *pdev;
 539
 540         pdev = pci_get_domain_bus_and_slot(0, PCI_BUS_NUM(devid),
 541                                            devid & 0xff);
 542         if (pdev)
 543                 dev_data = get_dev_data(&pdev->dev);
 544
 545         if (dev_data && __ratelimit(&dev_data->rs)) {
 546                 pci_err(pdev, "Event logged [IO_PAGE_FAULT domain=0x%04x address=0x%llx flags=0x%04x]\n",
 547                         domain_id, address, flags);
 548         } else if (printk_ratelimit()) {
 549                 pr_err("Event logged [IO_PAGE_FAULT device=%02x:%02x.%x domain=0x%04x address=0x%llx flags=0x%04x]\n",
 550                         PCI_BUS_NUM(devid), PCI_SLOT(devid), PCI_FUNC(devid),
 551                         domain_id, address, flags);
 552         }
 553
 554         if (pdev)
 555                 pci_dev_put(pdev);
 556 }
 557
 558 static void iommu_print_event(struct amd_iommu *iommu, void *__evt)
 559 {
 560         struct device *dev = iommu->iommu.dev;
 561         int type, devid, pasid, flags, tag;
 562         volatile u32 *event = __evt;
 563         int count = 0;
 564         u64 address;
 565
 566 retry:
 567         type    = (event[1] >> EVENT_TYPE_SHIFT)  & EVENT_TYPE_MASK;
 568         devid   = (event[0] >> EVENT_DEVID_SHIFT) & EVENT_DEVID_MASK;
 569         pasid   = (event[0] & EVENT_DOMID_MASK_HI) |
 570                   (event[1] & EVENT_DOMID_MASK_LO);
 571         flags   = (event[1] >> EVENT_FLAGS_SHIFT) & EVENT_FLAGS_MASK;
 572         address = (u64)(((u64)event[3]) << 32) | event[2];
 573
 574         if (type == 0) {
 575                 /* Did we hit the erratum? */
 576                 if (++count == LOOP_TIMEOUT) {
 577                         pr_err("No event written to event log\n");
 578                         return;
 579                 }
 580                 udelay(1);
 581                 goto retry;
 582         }
 583
 584         if (type == EVENT_TYPE_IO_FAULT) {
 585                 amd_iommu_report_page_fault(devid, pasid, address, flags);
 586                 return;
 587         }
 588
 589         switch (type) {
 590         case EVENT_TYPE_ILL_DEV:
 591                 dev_err(dev, "Event logged [ILLEGAL_DEV_TABLE_ENTRY device=%02x:%02x.%x pasid=0x%05x address=0x%llx flags=0x%04x]\n",
 592                         PCI_BUS_NUM(devid), PCI_SLOT(devid), PCI_FUNC(devid),
 593                         pasid, address, flags);
 594                 dump_dte_entry(devid);
 595                 break;
 596         case EVENT_TYPE_DEV_TAB_ERR:
 597                 dev_err(dev, "Event logged [DEV_TAB_HARDWARE_ERROR device=%02x:%02x.%x "
 598                         "address=0x%llx flags=0x%04x]\n",
 599                         PCI_BUS_NUM(devid), PCI_SLOT(devid), PCI_FUNC(devid),
 600                         address, flags);
 601                 break;
 602         case EVENT_TYPE_PAGE_TAB_ERR:
 603                 dev_err(dev, "Event logged [PAGE_TAB_HARDWARE_ERROR device=%02x:%02x.%x pasid=0x%04x address=0x%llx flags=0x%04x]\n",
 604                         PCI_BUS_NUM(devid), PCI_SLOT(devid), PCI_FUNC(devid),
 605                         pasid, address, flags);
 606                 break;
 607         case EVENT_TYPE_ILL_CMD:
 608                 dev_err(dev, "Event logged [ILLEGAL_COMMAND_ERROR address=0x%llx]\n", address);
 609                 dump_command(address);
 610                 break;
 611         case EVENT_TYPE_CMD_HARD_ERR:
 612                 dev_err(dev, "Event logged [COMMAND_HARDWARE_ERROR address=0x%llx flags=0x%04x]\n",
 613                         address, flags);
 614                 break;
 615         case EVENT_TYPE_IOTLB_INV_TO:
 616                 dev_err(dev, "Event logged [IOTLB_INV_TIMEOUT device=%02x:%02x.%x address=0x%llx]\n",
 617                         PCI_BUS_NUM(devid), PCI_SLOT(devid), PCI_FUNC(devid),
 618                         address);
 619                 break;
 620         case EVENT_TYPE_INV_DEV_REQ:
 621                 dev_err(dev, "Event logged [INVALID_DEVICE_REQUEST device=%02x:%02x.%x pasid=0x%05x address=0x%llx flags=0x%04x]\n",
 622                         PCI_BUS_NUM(devid), PCI_SLOT(devid), PCI_FUNC(devid),
 623                         pasid, address, flags);
 624                 break;
 625         case EVENT_TYPE_INV_PPR_REQ:
 626                 pasid = ((event[0] >> 16) & 0xFFFF)
 627                         | ((event[1] << 6) & 0xF0000);
 628                 tag = event[1] & 0x03FF;
 629                 dev_err(dev, "Event logged [INVALID_PPR_REQUEST device=%02x:%02x.%x pasid=0x%05x address=0x%llx flags=0x%04x tag=0x%03x]\n",
 630                         PCI_BUS_NUM(devid), PCI_SLOT(devid), PCI_FUNC(devid),
 631                         pasid, address, flags, tag);
 632                 break;
 633         default:
 634                 dev_err(dev, "Event logged [UNKNOWN event[0]=0x%08x event[1]=0x%08x event[2]=0x%08x event[3]=0x%08x\n",
 635                         event[0], event[1], event[2], event[3]);
 636         }
 637
 638         memset(__evt, 0, 4 * sizeof(u32));
 639 }
 640
 641 static void iommu_poll_events(struct amd_iommu *iommu)
 642 {
 643         u32 head, tail;
 644
 645         head = readl(iommu->mmio_base + MMIO_EVT_HEAD_OFFSET);
 646         tail = readl(iommu->mmio_base + MMIO_EVT_TAIL_OFFSET);
 647
 648         while (head != tail) {
 649                 iommu_print_event(iommu, iommu->evt_buf + head);
 650                 head = (head + EVENT_ENTRY_SIZE) % EVT_BUFFER_SIZE;
 651         }
 652
 653         writel(head, iommu->mmio_base + MMIO_EVT_HEAD_OFFSET);
 654 }
 655
 656 static void iommu_handle_ppr_entry(struct amd_iommu *iommu, u64 *raw)
 657 {
 658         struct amd_iommu_fault fault;
 659
 660         if (PPR_REQ_TYPE(raw[0]) != PPR_REQ_FAULT) {
 661                 pr_err_ratelimited("Unknown PPR request received\n");
 662                 return;
 663         }
 664
 665         fault.address   = raw[1];
 666         fault.pasid     = PPR_PASID(raw[0]);
 667         fault.device_id = PPR_DEVID(raw[0]);
 668         fault.tag       = PPR_TAG(raw[0]);
 669         fault.flags     = PPR_FLAGS(raw[0]);
 670
 671         atomic_notifier_call_chain(&ppr_notifier, 0, &fault);
 672 }
 673
 674 static void iommu_poll_ppr_log(struct amd_iommu *iommu)
 675 {
 676         u32 head, tail;
 677
 678         if (iommu->ppr_log == NULL)
 679                 return;
 680
 681         head = readl(iommu->mmio_base + MMIO_PPR_HEAD_OFFSET);
 682         tail = readl(iommu->mmio_base + MMIO_PPR_TAIL_OFFSET);
 683
 684         while (head != tail) {
 685                 volatile u64 *raw;
 686                 u64 entry[2];
 687                 int i;
 688
 689                 raw = (u64 *)(iommu->ppr_log + head);
 690
 691                 /*
 692                  * Hardware bug: Interrupt may arrive before the entry is
 693                  * written to memory. If this happens we need to wait for the
 694                  * entry to arrive.
 695                  */
 696                 for (i = 0; i < LOOP_TIMEOUT; ++i) {
 697                         if (PPR_REQ_TYPE(raw[0]) != 0)
 698                                 break;
 699                         udelay(1);
 700                 }
 701
 702                 /* Avoid memcpy function-call overhead */
 703                 entry[0] = raw[0];
 704                 entry[1] = raw[1];
 705
 706                 /*
 707                  * To detect the hardware bug we need to clear the entry
 708                  * back to zero.
 709                  */
 710                 raw[0] = raw[1] = 0UL;
 711
 712                 /* Update head pointer of hardware ring-buffer */
 713                 head = (head + PPR_ENTRY_SIZE) % PPR_LOG_SIZE;
 714                 writel(head, iommu->mmio_base + MMIO_PPR_HEAD_OFFSET);
 715
 716                 /* Handle PPR entry */
 717                 iommu_handle_ppr_entry(iommu, entry);
 718
 719                 /* Refresh ring-buffer information */
 720                 head = readl(iommu->mmio_base + MMIO_PPR_HEAD_OFFSET);
 721                 tail = readl(iommu->mmio_base + MMIO_PPR_TAIL_OFFSET);
 722         }
 723 }
 724
 725 #ifdef CONFIG_IRQ_REMAP
 726 static int (*iommu_ga_log_notifier)(u32);
 727
 728 int amd_iommu_register_ga_log_notifier(int (*notifier)(u32))
 729 {
 730         iommu_ga_log_notifier = notifier;
 731
 732         return 0;
 733 }
 734 EXPORT_SYMBOL(amd_iommu_register_ga_log_notifier);
 735
 736 static void iommu_poll_ga_log(struct amd_iommu *iommu)
 737 {
 738         u32 head, tail, cnt = 0;
 739
 740         if (iommu->ga_log == NULL)
 741                 return;
 742
 743         head = readl(iommu->mmio_base + MMIO_GA_HEAD_OFFSET);
 744         tail = readl(iommu->mmio_base + MMIO_GA_TAIL_OFFSET);
 745
 746         while (head != tail) {
 747                 volatile u64 *raw;
 748                 u64 log_entry;
 749
 750                 raw = (u64 *)(iommu->ga_log + head);
 751                 cnt++;
 752
 753                 /* Avoid memcpy function-call overhead */
 754                 log_entry = *raw;
 755
 756                 /* Update head pointer of hardware ring-buffer */
 757                 head = (head + GA_ENTRY_SIZE) % GA_LOG_SIZE;
 758                 writel(head, iommu->mmio_base + MMIO_GA_HEAD_OFFSET);
 759
 760                 /* Handle GA entry */
 761                 switch (GA_REQ_TYPE(log_entry)) {
 762                 case GA_GUEST_NR:
 763                         if (!iommu_ga_log_notifier)
 764                                 break;
 765
 766                         pr_debug("%s: devid=%#x, ga_tag=%#x\n",
 767                                  __func__, GA_DEVID(log_entry),
 768                                  GA_TAG(log_entry));
 769
 770                         if (iommu_ga_log_notifier(GA_TAG(log_entry)) != 0)
 771                                 pr_err("GA log notifier failed.\n");
 772                         break;
 773                 default:
 774                         break;
 775                 }
 776         }
 777 }
 778 #endif /* CONFIG_IRQ_REMAP */
 779
 780 #define AMD_IOMMU_INT_MASK      \
 781         (MMIO_STATUS_EVT_INT_MASK | \
 782          MMIO_STATUS_PPR_INT_MASK | \
 783          MMIO_STATUS_GALOG_INT_MASK)
 784
 785 irqreturn_t amd_iommu_int_thread(int irq, void *data)
 786 {
 787         struct amd_iommu *iommu = (struct amd_iommu *) data;
 788         u32 status = readl(iommu->mmio_base + MMIO_STATUS_OFFSET);
 789
 790         while (status & AMD_IOMMU_INT_MASK) {
 791                 /* Enable EVT and PPR and GA interrupts again */
 792                 writel(AMD_IOMMU_INT_MASK,
 793                         iommu->mmio_base + MMIO_STATUS_OFFSET);
 794
 795                 if (status & MMIO_STATUS_EVT_INT_MASK) {
 796                         pr_devel("Processing IOMMU Event Log\n");
 797                         iommu_poll_events(iommu);
 798                 }
 799
 800                 if (status & MMIO_STATUS_PPR_INT_MASK) {
 801                         pr_devel("Processing IOMMU PPR Log\n");
 802                         iommu_poll_ppr_log(iommu);
 803                 }
 804
 805 #ifdef CONFIG_IRQ_REMAP
 806                 if (status & MMIO_STATUS_GALOG_INT_MASK) {
 807                         pr_devel("Processing IOMMU GA Log\n");
 808                         iommu_poll_ga_log(iommu);
 809                 }
 810 #endif
 811
 812                 /*
 813                  * Hardware bug: ERBT1312
 814                  * When re-enabling interrupt (by writing 1
 815                  * to clear the bit), the hardware might also try to set
 816                  * the interrupt bit in the event status register.
 817                  * In this scenario, the bit will be set, and disable
 818                  * subsequent interrupts.
 819                  *
 820                  * Workaround: The IOMMU driver should read back the
 821                  * status register and check if the interrupt bits are cleared.
 822                  * If not, driver will need to go through the interrupt handler
 823                  * again and re-clear the bits
 824                  */
 825                 status = readl(iommu->mmio_base + MMIO_STATUS_OFFSET);
 826         }
 827         return IRQ_HANDLED;
 828 }
 829
 830 irqreturn_t amd_iommu_int_handler(int irq, void *data)
 831 {
 832         return IRQ_WAKE_THREAD;
 833 }
 834
 835 /****************************************************************************
 836  *
 837  * IOMMU command queuing functions
 838  *
 839  ****************************************************************************/
 840
 841 static int wait_on_sem(volatile u64 *sem)
 842 {
 843         int i = 0;
 844
 845         while (*sem == 0 && i < LOOP_TIMEOUT) {
 846                 udelay(1);
 847                 i += 1;
 848         }
 849
 850         if (i == LOOP_TIMEOUT) {
 851                 pr_alert("Completion-Wait loop timed out\n");
 852                 return -EIO;
 853         }
 854
 855         return 0;
 856 }
 857
 858 static void copy_cmd_to_buffer(struct amd_iommu *iommu,
 859                                struct iommu_cmd *cmd)
 860 {
 861         u8 *target;
 862
 863         target = iommu->cmd_buf + iommu->cmd_buf_tail;
 864
 865         iommu->cmd_buf_tail += sizeof(*cmd);
 866         iommu->cmd_buf_tail %= CMD_BUFFER_SIZE;
 867
 868         /* Copy command to buffer */
 869         memcpy(target, cmd, sizeof(*cmd));
 870
 871         /* Tell the IOMMU about it */
 872         writel(iommu->cmd_buf_tail, iommu->mmio_base + MMIO_CMD_TAIL_OFFSET);
 873 }
 874
 875 static void build_completion_wait(struct iommu_cmd *cmd, u64 address)
 876 {
 877         u64 paddr = iommu_virt_to_phys((void *)address);
 878
 879         WARN_ON(address & 0x7ULL);
 880
 881         memset(cmd, 0, sizeof(*cmd));
 882         cmd->data[0] = lower_32_bits(paddr) | CMD_COMPL_WAIT_STORE_MASK;
 883         cmd->data[1] = upper_32_bits(paddr);
 884         cmd->data[2] = 1;
 885         CMD_SET_TYPE(cmd, CMD_COMPL_WAIT);
 886 }
 887
 888 static void build_inv_dte(struct iommu_cmd *cmd, u16 devid)
 889 {
 890         memset(cmd, 0, sizeof(*cmd));
 891         cmd->data[0] = devid;
 892         CMD_SET_TYPE(cmd, CMD_INV_DEV_ENTRY);
 893 }
 894
 895 static void build_inv_iommu_pages(struct iommu_cmd *cmd, u64 address,
 896                                   size_t size, u16 domid, int pde)
 897 {
 898         u64 pages;
 899         bool s;
 900
 901         pages = iommu_num_pages(address, size, PAGE_SIZE);
 902         s     = false;
 903
 904         if (pages > 1) {
 905                 /*
 906                  * If we have to flush more than one page, flush all
 907                  * TLB entries for this domain
 908                  */
 909                 address = CMD_INV_IOMMU_ALL_PAGES_ADDRESS;
 910                 s = true;
 911         }
 912
 913         address &= PAGE_MASK;
 914
 915         memset(cmd, 0, sizeof(*cmd));
 916         cmd->data[1] |= domid;
 917         cmd->data[2]  = lower_32_bits(address);
 918         cmd->data[3]  = upper_32_bits(address);
 919         CMD_SET_TYPE(cmd, CMD_INV_IOMMU_PAGES);
 920         if (s) /* size bit - we flush more than one 4kb page */
 921                 cmd->data[2] |= CMD_INV_IOMMU_PAGES_SIZE_MASK;
 922         if (pde) /* PDE bit - we want to flush everything, not only the PTEs */
 923                 cmd->data[2] |= CMD_INV_IOMMU_PAGES_PDE_MASK;
 924 }
 925
 926 static void build_inv_iotlb_pages(struct iommu_cmd *cmd, u16 devid, int qdep,
 927                                   u64 address, size_t size)
 928 {
 929         u64 pages;
 930         bool s;
 931
 932         pages = iommu_num_pages(address, size, PAGE_SIZE);
 933         s     = false;
 934
 935         if (pages > 1) {
 936                 /*
 937                  * If we have to flush more than one page, flush all
 938                  * TLB entries for this domain
 939                  */
 940                 address = CMD_INV_IOMMU_ALL_PAGES_ADDRESS;
 941                 s = true;
 942         }
 943
 944         address &= PAGE_MASK;
 945
 946         memset(cmd, 0, sizeof(*cmd));
 947         cmd->data[0]  = devid;
 948         cmd->data[0] |= (qdep & 0xff) << 24;
 949         cmd->data[1]  = devid;
 950         cmd->data[2]  = lower_32_bits(address);
 951         cmd->data[3]  = upper_32_bits(address);
 952         CMD_SET_TYPE(cmd, CMD_INV_IOTLB_PAGES);
 953         if (s)
 954                 cmd->data[2] |= CMD_INV_IOMMU_PAGES_SIZE_MASK;
 955 }
 956
 957 static void build_inv_iommu_pasid(struct iommu_cmd *cmd, u16 domid, int pasid,
 958                                   u64 address, bool size)
 959 {
 960         memset(cmd, 0, sizeof(*cmd));
 961
 962         address &= ~(0xfffULL);
 963
 964         cmd->data[0]  = pasid;
 965         cmd->data[1]  = domid;
 966         cmd->data[2]  = lower_32_bits(address);
 967         cmd->data[3]  = upper_32_bits(address);
 968         cmd->data[2] |= CMD_INV_IOMMU_PAGES_PDE_MASK;
 969         cmd->data[2] |= CMD_INV_IOMMU_PAGES_GN_MASK;
 970         if (size)
 971                 cmd->data[2] |= CMD_INV_IOMMU_PAGES_SIZE_MASK;
 972         CMD_SET_TYPE(cmd, CMD_INV_IOMMU_PAGES);
 973 }
 974
 975 static void build_inv_iotlb_pasid(struct iommu_cmd *cmd, u16 devid, int pasid,
 976                                   int qdep, u64 address, bool size)
 977 {
 978         memset(cmd, 0, sizeof(*cmd));
 979
 980         address &= ~(0xfffULL);
 981
 982         cmd->data[0]  = devid;
 983         cmd->data[0] |= ((pasid >> 8) & 0xff) << 16;
 984         cmd->data[0] |= (qdep  & 0xff) << 24;
 985         cmd->data[1]  = devid;
 986         cmd->data[1] |= (pasid & 0xff) << 16;
 987         cmd->data[2]  = lower_32_bits(address);
 988         cmd->data[2] |= CMD_INV_IOMMU_PAGES_GN_MASK;
 989         cmd->data[3]  = upper_32_bits(address);
 990         if (size)
 991                 cmd->data[2] |= CMD_INV_IOMMU_PAGES_SIZE_MASK;
 992         CMD_SET_TYPE(cmd, CMD_INV_IOTLB_PAGES);
 993 }
 994
 995 static void build_complete_ppr(struct iommu_cmd *cmd, u16 devid, int pasid,
 996                                int status, int tag, bool gn)
 997 {
 998         memset(cmd, 0, sizeof(*cmd));
 999
1000         cmd->data[0]  = devid;
1001         if (gn) {
1002                 cmd->data[1]  = pasid;
1003                 cmd->data[2]  = CMD_INV_IOMMU_PAGES_GN_MASK;
1004         }
1005         cmd->data[3]  = tag & 0x1ff;
1006         cmd->data[3] |= (status & PPR_STATUS_MASK) << PPR_STATUS_SHIFT;
1007
1008         CMD_SET_TYPE(cmd, CMD_COMPLETE_PPR);
1009 }
1010
1011 static void build_inv_all(struct iommu_cmd *cmd)
1012 {
1013         memset(cmd, 0, sizeof(*cmd));
1014         CMD_SET_TYPE(cmd, CMD_INV_ALL);
1015 }
1016
1017 static void build_inv_irt(struct iommu_cmd *cmd, u16 devid)
1018 {
1019         memset(cmd, 0, sizeof(*cmd));
1020         cmd->data[0] = devid;
1021         CMD_SET_TYPE(cmd, CMD_INV_IRT);
1022 }
1023
1024 /*
1025  * Writes the command to the IOMMUs command buffer and informs the
1026  * hardware about the new command.
1027  */
1028 static int __iommu_queue_command_sync(struct amd_iommu *iommu,
1029                                       struct iommu_cmd *cmd,
1030                                       bool sync)
1031 {
1032         unsigned int count = 0;
1033         u32 left, next_tail;
1034
1035         next_tail = (iommu->cmd_buf_tail + sizeof(*cmd)) % CMD_BUFFER_SIZE;
1036 again:
1037         left      = (iommu->cmd_buf_head - next_tail) % CMD_BUFFER_SIZE;
1038
1039         if (left <= 0x20) {
1040                 /* Skip udelay() the first time around */
1041                 if (count++) {
1042                         if (count == LOOP_TIMEOUT) {
1043                                 pr_err("Command buffer timeout\n");
1044                                 return -EIO;
1045                         }
1046
1047                         udelay(1);
1048                 }
1049
1050                 /* Update head and recheck remaining space */
1051                 iommu->cmd_buf_head = readl(iommu->mmio_base +
1052                                             MMIO_CMD_HEAD_OFFSET);
1053
1054                 goto again;
1055         }
1056
1057         copy_cmd_to_buffer(iommu, cmd);
1058
1059         /* Do we need to make sure all commands are processed? */
1060         iommu->need_sync = sync;
1061
1062         return 0;
1063 }
1064
1065 static int iommu_queue_command_sync(struct amd_iommu *iommu,
1066                                     struct iommu_cmd *cmd,
1067                                     bool sync)
1068 {
1069         unsigned long flags;
1070         int ret;
1071
1072         raw_spin_lock_irqsave(&iommu->lock, flags);
1073         ret = __iommu_queue_command_sync(iommu, cmd, sync);
1074         raw_spin_unlock_irqrestore(&iommu->lock, flags);
1075
1076         return ret;
1077 }
1078
1079 static int iommu_queue_command(struct amd_iommu *iommu, struct iommu_cmd *cmd)
1080 {
1081         return iommu_queue_command_sync(iommu, cmd, true);
1082 }
1083
1084 /*
1085  * This function queues a completion wait command into the command
1086  * buffer of an IOMMU
1087  */
1088 static int iommu_completion_wait(struct amd_iommu *iommu)
1089 {
1090         struct iommu_cmd cmd;
1091         unsigned long flags;
1092         int ret;
1093
1094         if (!iommu->need_sync)
1095                 return 0;
1096
1097
1098         build_completion_wait(&cmd, (u64)&iommu->cmd_sem);
1099
1100         raw_spin_lock_irqsave(&iommu->lock, flags);
1101
1102         iommu->cmd_sem = 0;
1103
1104         ret = __iommu_queue_command_sync(iommu, &cmd, false);
1105         if (ret)
1106                 goto out_unlock;
1107
1108         ret = wait_on_sem(&iommu->cmd_sem);
1109
1110 out_unlock:
1111         raw_spin_unlock_irqrestore(&iommu->lock, flags);
1112
1113         return ret;
1114 }
1115
1116 static int iommu_flush_dte(struct amd_iommu *iommu, u16 devid)
1117 {
1118         struct iommu_cmd cmd;
1119
1120         build_inv_dte(&cmd, devid);
1121
1122         return iommu_queue_command(iommu, &cmd);
1123 }
1124
1125 static void amd_iommu_flush_dte_all(struct amd_iommu *iommu)
1126 {
1127         u32 devid;
1128
1129         for (devid = 0; devid <= 0xffff; ++devid)
1130                 iommu_flush_dte(iommu, devid);
1131
1132         iommu_completion_wait(iommu);
1133 }
1134
1135 /*
1136  * This function uses heavy locking and may disable irqs for some time. But
1137  * this is no issue because it is only called during resume.
1138  */
1139 static void amd_iommu_flush_tlb_all(struct amd_iommu *iommu)
1140 {
1141         u32 dom_id;
1142
1143         for (dom_id = 0; dom_id <= 0xffff; ++dom_id) {
1144                 struct iommu_cmd cmd;
1145                 build_inv_iommu_pages(&cmd, 0, CMD_INV_IOMMU_ALL_PAGES_ADDRESS,
1146                                       dom_id, 1);
1147                 iommu_queue_command(iommu, &cmd);
1148         }
1149
1150         iommu_completion_wait(iommu);
1151 }
1152
1153 static void amd_iommu_flush_tlb_domid(struct amd_iommu *iommu, u32 dom_id)
1154 {
1155         struct iommu_cmd cmd;
1156
1157         build_inv_iommu_pages(&cmd, 0, CMD_INV_IOMMU_ALL_PAGES_ADDRESS,
1158                               dom_id, 1);
1159         iommu_queue_command(iommu, &cmd);
1160
1161         iommu_completion_wait(iommu);
1162 }
1163
1164 static void amd_iommu_flush_all(struct amd_iommu *iommu)
1165 {
1166         struct iommu_cmd cmd;
1167
1168         build_inv_all(&cmd);
1169
1170         iommu_queue_command(iommu, &cmd);
1171         iommu_completion_wait(iommu);
1172 }
1173
1174 static void iommu_flush_irt(struct amd_iommu *iommu, u16 devid)
1175 {
1176         struct iommu_cmd cmd;
1177
1178         build_inv_irt(&cmd, devid);
1179
1180         iommu_queue_command(iommu, &cmd);
1181 }
1182
1183 static void amd_iommu_flush_irt_all(struct amd_iommu *iommu)
1184 {
1185         u32 devid;
1186
1187         for (devid = 0; devid <= MAX_DEV_TABLE_ENTRIES; devid++)
1188                 iommu_flush_irt(iommu, devid);
1189
1190         iommu_completion_wait(iommu);
1191 }
1192
1193 void iommu_flush_all_caches(struct amd_iommu *iommu)
1194 {
1195         if (iommu_feature(iommu, FEATURE_IA)) {
1196                 amd_iommu_flush_all(iommu);
1197         } else {
1198                 amd_iommu_flush_dte_all(iommu);
1199                 amd_iommu_flush_irt_all(iommu);
1200                 amd_iommu_flush_tlb_all(iommu);
1201         }
1202 }
1203
1204 /*
1205  * Command send function for flushing on-device TLB
1206  */
1207 static int device_flush_iotlb(struct iommu_dev_data *dev_data,
1208                               u64 address, size_t size)
1209 {
1210         struct amd_iommu *iommu;
1211         struct iommu_cmd cmd;
1212         int qdep;
1213
1214         qdep     = dev_data->ats.qdep;
1215         iommu    = amd_iommu_rlookup_table[dev_data->devid];
1216
1217         build_inv_iotlb_pages(&cmd, dev_data->devid, qdep, address, size);
1218
1219         return iommu_queue_command(iommu, &cmd);
1220 }
1221
1222 static int device_flush_dte_alias(struct pci_dev *pdev, u16 alias, void *data)
1223 {
1224         struct amd_iommu *iommu = data;
1225
1226         return iommu_flush_dte(iommu, alias);
1227 }
1228
1229 /*
1230  * Command send function for invalidating a device table entry
1231  */
1232 static int device_flush_dte(struct iommu_dev_data *dev_data)
1233 {
1234         struct amd_iommu *iommu;
1235         u16 alias;
1236         int ret;
1237
1238         iommu = amd_iommu_rlookup_table[dev_data->devid];
1239
1240         if (dev_data->pdev)
1241                 ret = pci_for_each_dma_alias(dev_data->pdev,
1242                                              device_flush_dte_alias, iommu);
1243         else
1244                 ret = iommu_flush_dte(iommu, dev_data->devid);
1245         if (ret)
1246                 return ret;
1247
1248         alias = amd_iommu_alias_table[dev_data->devid];
1249         if (alias != dev_data->devid) {
1250                 ret = iommu_flush_dte(iommu, alias);
1251                 if (ret)
1252                         return ret;
1253         }
1254
1255         if (dev_data->ats.enabled)
1256                 ret = device_flush_iotlb(dev_data, 0, ~0UL);
1257
1258         return ret;
1259 }
1260
1261 /*
1262  * TLB invalidation function which is called from the mapping functions.
1263  * It invalidates a single PTE if the range to flush is within a single
1264  * page. Otherwise it flushes the whole TLB of the IOMMU.
1265  */
1266 static void __domain_flush_pages(struct protection_domain *domain,
1267                                  u64 address, size_t size, int pde)
1268 {
1269         struct iommu_dev_data *dev_data;
1270         struct iommu_cmd cmd;
1271         int ret = 0, i;
1272
1273         build_inv_iommu_pages(&cmd, address, size, domain->id, pde);
1274
1275         for (i = 0; i < amd_iommu_get_num_iommus(); ++i) {
1276                 if (!domain->dev_iommu[i])
1277                         continue;
1278
1279                 /*
1280                  * Devices of this domain are behind this IOMMU
1281                  * We need a TLB flush
1282                  */
1283                 ret |= iommu_queue_command(amd_iommus[i], &cmd);
1284         }
1285
1286         list_for_each_entry(dev_data, &domain->dev_list, list) {
1287
1288                 if (!dev_data->ats.enabled)
1289                         continue;
1290
1291                 ret |= device_flush_iotlb(dev_data, address, size);
1292         }
1293
1294         WARN_ON(ret);
1295 }
1296
1297 static void domain_flush_pages(struct protection_domain *domain,
1298                                u64 address, size_t size)
1299 {
1300         __domain_flush_pages(domain, address, size, 0);
1301 }
1302
1303 /* Flush the whole IO/TLB for a given protection domain */
1304 static void domain_flush_tlb(struct protection_domain *domain)
1305 {
1306         __domain_flush_pages(domain, 0, CMD_INV_IOMMU_ALL_PAGES_ADDRESS, 0);
1307 }
1308
1309 /* Flush the whole IO/TLB for a given protection domain - including PDE */
1310 static void domain_flush_tlb_pde(struct protection_domain *domain)
1311 {
1312         __domain_flush_pages(domain, 0, CMD_INV_IOMMU_ALL_PAGES_ADDRESS, 1);
1313 }
1314
1315 static void domain_flush_complete(struct protection_domain *domain)
1316 {
1317         int i;
1318
1319         for (i = 0; i < amd_iommu_get_num_iommus(); ++i) {
1320                 if (domain && !domain->dev_iommu[i])
1321                         continue;
1322
1323                 /*
1324                  * Devices of this domain are behind this IOMMU
1325                  * We need to wait for completion of all commands.
1326                  */
1327                 iommu_completion_wait(amd_iommus[i]);
1328         }
1329 }
1330
1331 /* Flush the not present cache if it exists */
1332 static void domain_flush_np_cache(struct protection_domain *domain,
1333                 dma_addr_t iova, size_t size)
1334 {
1335         if (unlikely(amd_iommu_np_cache)) {
1336                 unsigned long flags;
1337
1338                 spin_lock_irqsave(&domain->lock, flags);
1339                 domain_flush_pages(domain, iova, size);
1340                 domain_flush_complete(domain);
1341                 spin_unlock_irqrestore(&domain->lock, flags);
1342         }
1343 }
1344
1345
1346 /*
1347  * This function flushes the DTEs for all devices in domain
1348  */
1349 static void domain_flush_devices(struct protection_domain *domain)
1350 {
1351         struct iommu_dev_data *dev_data;
1352
1353         list_for_each_entry(dev_data, &domain->dev_list, list)
1354                 device_flush_dte(dev_data);
1355 }
1356
1357 /****************************************************************************
1358  *
1359  * The functions below are used the create the page table mappings for
1360  * unity mapped regions.
1361  *
1362  ****************************************************************************/
1363
1364 static void free_page_list(struct page *freelist)
1365 {
1366         while (freelist != NULL) {
1367                 unsigned long p = (unsigned long)page_address(freelist);
1368                 freelist = freelist->freelist;
1369                 free_page(p);
1370         }
1371 }
1372
1373 static struct page *free_pt_page(unsigned long pt, struct page *freelist)
1374 {
1375         struct page *p = virt_to_page((void *)pt);
1376
1377         p->freelist = freelist;
1378
1379         return p;
1380 }
1381
1382 #define DEFINE_FREE_PT_FN(LVL, FN)                                              \
1383 static struct page *free_pt_##LVL (unsigned long __pt, struct page *freelist)   \
1384 {                                                                               \
1385         unsigned long p;                                                        \
1386         u64 *pt;                                                                \
1387         int i;                                                                  \
1388                                                                                 \
1389         pt = (u64 *)__pt;                                                       \
1390                                                                                 \
1391         for (i = 0; i < 512; ++i) {                                             \
1392                 /* PTE present? */                                              \
1393                 if (!IOMMU_PTE_PRESENT(pt[i]))                                  \
1394                         continue;                                               \
1395                                                                                 \
1396                 /* Large PTE? */                                                \
1397                 if (PM_PTE_LEVEL(pt[i]) == 0 ||                                 \
1398                     PM_PTE_LEVEL(pt[i]) == 7)                                   \
1399                         continue;                                               \
1400                                                                                 \
1401                 p = (unsigned long)IOMMU_PTE_PAGE(pt[i]);                       \
1402                 freelist = FN(p, freelist);                                     \
1403         }                                                                       \
1404                                                                                 \
1405         return free_pt_page((unsigned long)pt, freelist);                       \
1406 }
1407
1408 DEFINE_FREE_PT_FN(l2, free_pt_page)
1409 DEFINE_FREE_PT_FN(l3, free_pt_l2)
1410 DEFINE_FREE_PT_FN(l4, free_pt_l3)
1411 DEFINE_FREE_PT_FN(l5, free_pt_l4)
1412 DEFINE_FREE_PT_FN(l6, free_pt_l5)
1413
1414 static struct page *free_sub_pt(unsigned long root, int mode,
1415                                 struct page *freelist)
1416 {
1417         switch (mode) {
1418         case PAGE_MODE_NONE:
1419         case PAGE_MODE_7_LEVEL:
1420                 break;
1421         case PAGE_MODE_1_LEVEL:
1422                 freelist = free_pt_page(root, freelist);
1423                 break;
1424         case PAGE_MODE_2_LEVEL:
1425                 freelist = free_pt_l2(root, freelist);
1426                 break;
1427         case PAGE_MODE_3_LEVEL:
1428                 freelist = free_pt_l3(root, freelist);
1429                 break;
1430         case PAGE_MODE_4_LEVEL:
1431                 freelist = free_pt_l4(root, freelist);
1432                 break;
1433         case PAGE_MODE_5_LEVEL:
1434                 freelist = free_pt_l5(root, freelist);
1435                 break;
1436         case PAGE_MODE_6_LEVEL:
1437                 freelist = free_pt_l6(root, freelist);
1438                 break;
1439         default:
1440                 BUG();
1441         }
1442
1443         return freelist;
1444 }
1445
1446 static void free_pagetable(struct protection_domain *domain)
1447 {
1448         unsigned long root = (unsigned long)domain->pt_root;
1449         struct page *freelist = NULL;
1450
1451         BUG_ON(domain->mode < PAGE_MODE_NONE ||
1452                domain->mode > PAGE_MODE_6_LEVEL);
1453
1454         freelist = free_sub_pt(root, domain->mode, freelist);
1455
1456         free_page_list(freelist);
1457 }
1458
1459 /*
1460  * This function is used to add another level to an IO page table. Adding
1461  * another level increases the size of the address space by 9 bits to a size up
1462  * to 64 bits.
1463  */
1464 static bool increase_address_space(struct protection_domain *domain,
1465                                    unsigned long address,
1466                                    gfp_t gfp)
1467 {
1468         unsigned long flags;
1469         bool ret = false;
1470         u64 *pte;
1471
1472         pte = (void *)get_zeroed_page(gfp);
1473         if (!pte)
1474                 return false;
1475
1476         spin_lock_irqsave(&domain->lock, flags);
1477
1478         if (address <= PM_LEVEL_SIZE(domain->mode) ||
1479             WARN_ON_ONCE(domain->mode == PAGE_MODE_6_LEVEL))
1480                 goto out;
1481
1482         *pte             = PM_LEVEL_PDE(domain->mode,
1483                                         iommu_virt_to_phys(domain->pt_root));
1484         domain->pt_root  = pte;
1485         domain->mode    += 1;
1486
1487         pte = NULL;
1488         ret = true;
1489
1490 out:
1491         spin_unlock_irqrestore(&domain->lock, flags);
1492         free_page((unsigned long)pte);
1493
1494         return ret;
1495 }
1496
1497 static u64 *alloc_pte(struct protection_domain *domain,
1498                       unsigned long address,
1499                       unsigned long page_size,
1500                       u64 **pte_page,
1501                       gfp_t gfp,
1502                       bool *updated)
1503 {
1504         int level, end_lvl;
1505         u64 *pte, *page;
1506
1507         BUG_ON(!is_power_of_2(page_size));
1508
1509         while (address > PM_LEVEL_SIZE(domain->mode))
1510                 *updated = increase_address_space(domain, address, gfp) || *updated;
1511
1512         level   = domain->mode - 1;
1513         pte     = &domain->pt_root[PM_LEVEL_INDEX(level, address)];
1514         address = PAGE_SIZE_ALIGN(address, page_size);
1515         end_lvl = PAGE_SIZE_LEVEL(page_size);
1516
1517         while (level > end_lvl) {
1518                 u64 __pte, __npte;
1519                 int pte_level;
1520
1521                 __pte     = *pte;
1522                 pte_level = PM_PTE_LEVEL(__pte);
1523
1524                 /*
1525                  * If we replace a series of large PTEs, we need
1526                  * to tear down all of them.
1527                  */
1528                 if (IOMMU_PTE_PRESENT(__pte) &&
1529                     pte_level == PAGE_MODE_7_LEVEL) {
1530                         unsigned long count, i;
1531                         u64 *lpte;
1532
1533                         lpte = first_pte_l7(pte, NULL, &count);
1534
1535                         /*
1536                          * Unmap the replicated PTEs that still match the
1537                          * original large mapping
1538                          */
1539                         for (i = 0; i < count; ++i)
1540                                 cmpxchg64(&lpte[i], __pte, 0ULL);
1541
1542                         *updated = true;
1543                         continue;
1544                 }
1545
1546                 if (!IOMMU_PTE_PRESENT(__pte) ||
1547                     pte_level == PAGE_MODE_NONE) {
1548                         page = (u64 *)get_zeroed_page(gfp);
1549
1550                         if (!page)
1551                                 return NULL;
1552
1553                         __npte = PM_LEVEL_PDE(level, iommu_virt_to_phys(page));
1554
1555                         /* pte could have been changed somewhere. */
1556                         if (cmpxchg64(pte, __pte, __npte) != __pte)
1557                                 free_page((unsigned long)page);
1558                         else if (IOMMU_PTE_PRESENT(__pte))
1559                                 *updated = true;
1560
1561                         continue;
1562                 }
1563
1564                 /* No level skipping support yet */
1565                 if (pte_level != level)
1566                         return NULL;
1567
1568                 level -= 1;
1569
1570                 pte = IOMMU_PTE_PAGE(__pte);
1571
1572                 if (pte_page && level == end_lvl)
1573                         *pte_page = pte;
1574
1575                 pte = &pte[PM_LEVEL_INDEX(level, address)];
1576         }
1577
1578         return pte;
1579 }
1580
1581 /*
1582  * This function checks if there is a PTE for a given dma address. If
1583  * there is one, it returns the pointer to it.
1584  */
1585 static u64 *fetch_pte(struct protection_domain *domain,
1586                       unsigned long address,
1587                       unsigned long *page_size)
1588 {
1589         int level;
1590         u64 *pte;
1591
1592         *page_size = 0;
1593
1594         if (address > PM_LEVEL_SIZE(domain->mode))
1595                 return NULL;
1596
1597         level      =  domain->mode - 1;
1598         pte        = &domain->pt_root[PM_LEVEL_INDEX(level, address)];
1599         *page_size =  PTE_LEVEL_PAGE_SIZE(level);
1600
1601         while (level > 0) {
1602
1603                 /* Not Present */
1604                 if (!IOMMU_PTE_PRESENT(*pte))
1605                         return NULL;
1606
1607                 /* Large PTE */
1608                 if (PM_PTE_LEVEL(*pte) == 7 ||
1609                     PM_PTE_LEVEL(*pte) == 0)
1610                         break;
1611
1612                 /* No level skipping support yet */
1613                 if (PM_PTE_LEVEL(*pte) != level)
1614                         return NULL;
1615
1616                 level -= 1;
1617
1618                 /* Walk to the next level */
1619                 pte        = IOMMU_PTE_PAGE(*pte);
1620                 pte        = &pte[PM_LEVEL_INDEX(level, address)];
1621                 *page_size = PTE_LEVEL_PAGE_SIZE(level);
1622         }
1623
1624         /*
1625          * If we have a series of large PTEs, make
1626          * sure to return a pointer to the first one.
1627          */
1628         if (PM_PTE_LEVEL(*pte) == PAGE_MODE_7_LEVEL)
1629                 pte = first_pte_l7(pte, page_size, NULL);
1630
1631         return pte;
1632 }
1633
1634 static struct page *free_clear_pte(u64 *pte, u64 pteval, struct page *freelist)
1635 {
1636         unsigned long pt;
1637         int mode;
1638
1639         while (cmpxchg64(pte, pteval, 0) != pteval) {
1640                 pr_warn("AMD-Vi: IOMMU pte changed since we read it\n");
1641                 pteval = *pte;
1642         }
1643
1644         if (!IOMMU_PTE_PRESENT(pteval))
1645                 return freelist;
1646
1647         pt   = (unsigned long)IOMMU_PTE_PAGE(pteval);
1648         mode = IOMMU_PTE_MODE(pteval);
1649
1650         return free_sub_pt(pt, mode, freelist);
1651 }
1652
1653 /*
1654  * Generic mapping functions. It maps a physical address into a DMA
1655  * address space. It allocates the page table pages if necessary.
1656  * In the future it can be extended to a generic mapping function
1657  * supporting all features of AMD IOMMU page tables like level skipping
1658  * and full 64 bit address spaces.
1659  */
1660 static int iommu_map_page(struct protection_domain *dom,
1661                           unsigned long bus_addr,
1662                           unsigned long phys_addr,
1663                           unsigned long page_size,
1664                           int prot,
1665                           gfp_t gfp)
1666 {
1667         struct page *freelist = NULL;
1668         bool updated = false;
1669         u64 __pte, *pte;
1670         int ret, i, count;
1671
1672         BUG_ON(!IS_ALIGNED(bus_addr, page_size));
1673         BUG_ON(!IS_ALIGNED(phys_addr, page_size));
1674
1675         ret = -EINVAL;
1676         if (!(prot & IOMMU_PROT_MASK))
1677                 goto out;
1678
1679         count = PAGE_SIZE_PTE_COUNT(page_size);
1680         pte   = alloc_pte(dom, bus_addr, page_size, NULL, gfp, &updated);
1681
1682         ret = -ENOMEM;
1683         if (!pte)
1684                 goto out;
1685
1686         for (i = 0; i < count; ++i)
1687                 freelist = free_clear_pte(&pte[i], pte[i], freelist);
1688
1689         if (freelist != NULL)
1690                 updated = true;
1691
1692         if (count > 1) {
1693                 __pte = PAGE_SIZE_PTE(__sme_set(phys_addr), page_size);
1694                 __pte |= PM_LEVEL_ENC(7) | IOMMU_PTE_PR | IOMMU_PTE_FC;
1695         } else
1696                 __pte = __sme_set(phys_addr) | IOMMU_PTE_PR | IOMMU_PTE_FC;
1697
1698         if (prot & IOMMU_PROT_IR)
1699                 __pte |= IOMMU_PTE_IR;
1700         if (prot & IOMMU_PROT_IW)
1701                 __pte |= IOMMU_PTE_IW;
1702
1703         for (i = 0; i < count; ++i)
1704                 pte[i] = __pte;
1705
1706         ret = 0;
1707
1708 out:
1709         if (updated) {
1710                 unsigned long flags;
1711
1712                 spin_lock_irqsave(&dom->lock, flags);
1713                 update_domain(dom);
1714                 spin_unlock_irqrestore(&dom->lock, flags);
1715         }
1716
1717         /* Everything flushed out, free pages now */
1718         free_page_list(freelist);
1719
1720         return ret;
1721 }
1722
1723 static unsigned long iommu_unmap_page(struct protection_domain *dom,
1724                                       unsigned long bus_addr,
1725                                       unsigned long page_size)
1726 {
1727         unsigned long long unmapped;
1728         unsigned long unmap_size;
1729         u64 *pte;
1730
1731         BUG_ON(!is_power_of_2(page_size));
1732
1733         unmapped = 0;
1734
1735         while (unmapped < page_size) {
1736
1737                 pte = fetch_pte(dom, bus_addr, &unmap_size);
1738
1739                 if (pte) {
1740                         int i, count;
1741
1742                         count = PAGE_SIZE_PTE_COUNT(unmap_size);
1743                         for (i = 0; i < count; i++)
1744                                 pte[i] = 0ULL;
1745                 }
1746
1747                 bus_addr  = (bus_addr & ~(unmap_size - 1)) + unmap_size;
1748                 unmapped += unmap_size;
1749         }
1750
1751         BUG_ON(unmapped && !is_power_of_2(unmapped));
1752
1753         return unmapped;
1754 }
1755
1756 /****************************************************************************
1757  *
1758  * The next functions belong to the address allocator for the dma_ops
1759  * interface functions.
1760  *
1761  ****************************************************************************/
1762
1763
1764 static unsigned long dma_ops_alloc_iova(struct device *dev,
1765                                         struct dma_ops_domain *dma_dom,
1766                                         unsigned int pages, u64 dma_mask)
1767 {
1768         unsigned long pfn = 0;
1769
1770         pages = __roundup_pow_of_two(pages);
1771
1772         if (dma_mask > DMA_BIT_MASK(32))
1773                 pfn = alloc_iova_fast(&dma_dom->iovad, pages,
1774                                       IOVA_PFN(DMA_BIT_MASK(32)), false);
1775
1776         if (!pfn)
1777                 pfn = alloc_iova_fast(&dma_dom->iovad, pages,
1778                                       IOVA_PFN(dma_mask), true);
1779
1780         return (pfn << PAGE_SHIFT);
1781 }
1782
1783 static void dma_ops_free_iova(struct dma_ops_domain *dma_dom,
1784                               unsigned long address,
1785                               unsigned int pages)
1786 {
1787         pages = __roundup_pow_of_two(pages);
1788         address >>= PAGE_SHIFT;
1789
1790         free_iova_fast(&dma_dom->iovad, address, pages);
1791 }
1792
1793 /****************************************************************************
1794  *
1795  * The next functions belong to the domain allocation. A domain is
1796  * allocated for every IOMMU as the default domain. If device isolation
1797  * is enabled, every device get its own domain. The most important thing
1798  * about domains is the page table mapping the DMA address space they
1799  * contain.
1800  *
1801  ****************************************************************************/
1802
1803 static u16 domain_id_alloc(void)
1804 {
1805         int id;
1806
1807         spin_lock(&pd_bitmap_lock);
1808         id = find_first_zero_bit(amd_iommu_pd_alloc_bitmap, MAX_DOMAIN_ID);
1809         BUG_ON(id == 0);
1810         if (id > 0 && id < MAX_DOMAIN_ID)
1811                 __set_bit(id, amd_iommu_pd_alloc_bitmap);
1812         else
1813                 id = 0;
1814         spin_unlock(&pd_bitmap_lock);
1815
1816         return id;
1817 }
1818
1819 static void domain_id_free(int id)
1820 {
1821         spin_lock(&pd_bitmap_lock);
1822         if (id > 0 && id < MAX_DOMAIN_ID)
1823                 __clear_bit(id, amd_iommu_pd_alloc_bitmap);
1824         spin_unlock(&pd_bitmap_lock);
1825 }
1826
1827 static void free_gcr3_tbl_level1(u64 *tbl)
1828 {
1829         u64 *ptr;
1830         int i;
1831
1832         for (i = 0; i < 512; ++i) {
1833                 if (!(tbl[i] & GCR3_VALID))
1834                         continue;
1835
1836                 ptr = iommu_phys_to_virt(tbl[i] & PAGE_MASK);
1837
1838                 free_page((unsigned long)ptr);
1839         }
1840 }
1841
1842 static void free_gcr3_tbl_level2(u64 *tbl)
1843 {
1844         u64 *ptr;
1845         int i;
1846
1847         for (i = 0; i < 512; ++i) {
1848                 if (!(tbl[i] & GCR3_VALID))
1849                         continue;
1850
1851                 ptr = iommu_phys_to_virt(tbl[i] & PAGE_MASK);
1852
1853                 free_gcr3_tbl_level1(ptr);
1854         }
1855 }
1856
1857 static void free_gcr3_table(struct protection_domain *domain)
1858 {
1859         if (domain->glx == 2)
1860                 free_gcr3_tbl_level2(domain->gcr3_tbl);
1861         else if (domain->glx == 1)
1862                 free_gcr3_tbl_level1(domain->gcr3_tbl);
1863         else
1864                 BUG_ON(domain->glx != 0);
1865
1866         free_page((unsigned long)domain->gcr3_tbl);
1867 }
1868
1869 static void dma_ops_domain_flush_tlb(struct dma_ops_domain *dom)
1870 {
1871         unsigned long flags;
1872
1873         spin_lock_irqsave(&dom->domain.lock, flags);
1874         domain_flush_tlb(&dom->domain);
1875         domain_flush_complete(&dom->domain);
1876         spin_unlock_irqrestore(&dom->domain.lock, flags);
1877 }
1878
1879 static void iova_domain_flush_tlb(struct iova_domain *iovad)
1880 {
1881         struct dma_ops_domain *dom;
1882
1883         dom = container_of(iovad, struct dma_ops_domain, iovad);
1884
1885         dma_ops_domain_flush_tlb(dom);
1886 }
1887
1888 /*
1889  * Free a domain, only used if something went wrong in the
1890  * allocation path and we need to free an already allocated page table
1891  */
1892 static void dma_ops_domain_free(struct dma_ops_domain *dom)
1893 {
1894         if (!dom)
1895                 return;
1896
1897         put_iova_domain(&dom->iovad);
1898
1899         free_pagetable(&dom->domain);
1900
1901         if (dom->domain.id)
1902                 domain_id_free(dom->domain.id);
1903
1904         kfree(dom);
1905 }
1906
1907 /*
1908  * Allocates a new protection domain usable for the dma_ops functions.
1909  * It also initializes the page table and the address allocator data
1910  * structures required for the dma_ops interface
1911  */
1912 static struct dma_ops_domain *dma_ops_domain_alloc(void)
1913 {
1914         struct dma_ops_domain *dma_dom;
1915
1916         dma_dom = kzalloc(sizeof(struct dma_ops_domain), GFP_KERNEL);
1917         if (!dma_dom)
1918                 return NULL;
1919
1920         if (protection_domain_init(&dma_dom->domain))
1921                 goto free_dma_dom;
1922
1923         dma_dom->domain.mode = PAGE_MODE_3_LEVEL;
1924         dma_dom->domain.pt_root = (void *)get_zeroed_page(GFP_KERNEL);
1925         dma_dom->domain.flags = PD_DMA_OPS_MASK;
1926         if (!dma_dom->domain.pt_root)
1927                 goto free_dma_dom;
1928
1929         init_iova_domain(&dma_dom->iovad, PAGE_SIZE, IOVA_START_PFN);
1930
1931         if (init_iova_flush_queue(&dma_dom->iovad, iova_domain_flush_tlb, NULL))
1932                 goto free_dma_dom;
1933
1934         /* Initialize reserved ranges */
1935         copy_reserved_iova(&reserved_iova_ranges, &dma_dom->iovad);
1936
1937         return dma_dom;
1938
1939 free_dma_dom:
1940         dma_ops_domain_free(dma_dom);
1941
1942         return NULL;
1943 }
1944
1945 /*
1946  * little helper function to check whether a given protection domain is a
1947  * dma_ops domain
1948  */
1949 static bool dma_ops_domain(struct protection_domain *domain)
1950 {
1951         return domain->flags & PD_DMA_OPS_MASK;
1952 }
1953
1954 static void set_dte_entry(u16 devid, struct protection_domain *domain,
1955                           bool ats, bool ppr)
1956 {
1957         u64 pte_root = 0;
1958         u64 flags = 0;
1959         u32 old_domid;
1960
1961         if (domain->mode != PAGE_MODE_NONE)
1962                 pte_root = iommu_virt_to_phys(domain->pt_root);
1963
1964         pte_root |= (domain->mode & DEV_ENTRY_MODE_MASK)
1965                     << DEV_ENTRY_MODE_SHIFT;
1966         pte_root |= DTE_FLAG_IR | DTE_FLAG_IW | DTE_FLAG_V | DTE_FLAG_TV;
1967
1968         flags = amd_iommu_dev_table[devid].data[1];
1969
1970         if (ats)
1971                 flags |= DTE_FLAG_IOTLB;
1972
1973         if (ppr) {
1974                 struct amd_iommu *iommu = amd_iommu_rlookup_table[devid];
1975
1976                 if (iommu_feature(iommu, FEATURE_EPHSUP))
1977                         pte_root |= 1ULL << DEV_ENTRY_PPR;
1978         }
1979
1980         if (domain->flags & PD_IOMMUV2_MASK) {
1981                 u64 gcr3 = iommu_virt_to_phys(domain->gcr3_tbl);
1982                 u64 glx  = domain->glx;
1983                 u64 tmp;
1984
1985                 pte_root |= DTE_FLAG_GV;
1986                 pte_root |= (glx & DTE_GLX_MASK) << DTE_GLX_SHIFT;
1987
1988                 /* First mask out possible old values for GCR3 table */
1989                 tmp = DTE_GCR3_VAL_B(~0ULL) << DTE_GCR3_SHIFT_B;
1990                 flags    &= ~tmp;
1991
1992                 tmp = DTE_GCR3_VAL_C(~0ULL) << DTE_GCR3_SHIFT_C;
1993                 flags    &= ~tmp;
1994
1995                 /* Encode GCR3 table into DTE */
1996                 tmp = DTE_GCR3_VAL_A(gcr3) << DTE_GCR3_SHIFT_A;
1997                 pte_root |= tmp;
1998
1999                 tmp = DTE_GCR3_VAL_B(gcr3) << DTE_GCR3_SHIFT_B;
2000                 flags    |= tmp;
2001
2002                 tmp = DTE_GCR3_VAL_C(gcr3) << DTE_GCR3_SHIFT_C;
2003                 flags    |= tmp;
2004         }
2005
2006         flags &= ~DEV_DOMID_MASK;
2007         flags |= domain->id;
2008
2009         old_domid = amd_iommu_dev_table[devid].data[1] & DEV_DOMID_MASK;
2010         amd_iommu_dev_table[devid].data[1]  = flags;
2011         amd_iommu_dev_table[devid].data[0]  = pte_root;
2012
2013         /*
2014          * A kdump kernel might be replacing a domain ID that was copied from
2015          * the previous kernel--if so, it needs to flush the translation cache
2016          * entries for the old domain ID that is being overwritten
2017          */
2018         if (old_domid) {
2019                 struct amd_iommu *iommu = amd_iommu_rlookup_table[devid];
2020
2021                 amd_iommu_flush_tlb_domid(iommu, old_domid);
2022         }
2023 }
2024
2025 static void clear_dte_entry(u16 devid)
2026 {
2027         /* remove entry from the device table seen by the hardware */
2028         amd_iommu_dev_table[devid].data[0]  = DTE_FLAG_V | DTE_FLAG_TV;
2029         amd_iommu_dev_table[devid].data[1] &= DTE_FLAG_MASK;
2030
2031         amd_iommu_apply_erratum_63(devid);
2032 }
2033
2034 static void do_attach(struct iommu_dev_data *dev_data,
2035                       struct protection_domain *domain)
2036 {
2037         struct amd_iommu *iommu;
2038         bool ats;
2039
2040         iommu = amd_iommu_rlookup_table[dev_data->devid];
2041         ats   = dev_data->ats.enabled;
2042
2043         /* Update data structures */
2044         dev_data->domain = domain;
2045         list_add(&dev_data->list, &domain->dev_list);
2046
2047         /* Do reference counting */
2048         domain->dev_iommu[iommu->index] += 1;
2049         domain->dev_cnt                 += 1;
2050
2051         /* Update device table */
2052         set_dte_entry(dev_data->devid, domain, ats, dev_data->iommu_v2);
2053         clone_aliases(dev_data->pdev);
2054
2055         device_flush_dte(dev_data);
2056 }
2057
2058 static void do_detach(struct iommu_dev_data *dev_data)
2059 {
2060         struct protection_domain *domain = dev_data->domain;
2061         struct amd_iommu *iommu;
2062
2063         iommu = amd_iommu_rlookup_table[dev_data->devid];
2064
2065         /* Update data structures */
2066         dev_data->domain = NULL;
2067         list_del(&dev_data->list);
2068         clear_dte_entry(dev_data->devid);
2069         clone_aliases(dev_data->pdev);
2070
2071         /* Flush the DTE entry */
2072         device_flush_dte(dev_data);
2073
2074         /* Flush IOTLB */
2075         domain_flush_tlb_pde(domain);
2076
2077         /* Wait for the flushes to finish */
2078         domain_flush_complete(domain);
2079
2080         /* decrease reference counters - needs to happen after the flushes */
2081         domain->dev_iommu[iommu->index] -= 1;
2082         domain->dev_cnt                 -= 1;
2083 }
2084
2085 static void pdev_iommuv2_disable(struct pci_dev *pdev)
2086 {
2087         pci_disable_ats(pdev);
2088         pci_disable_pri(pdev);
2089         pci_disable_pasid(pdev);
2090 }
2091
2092 /* FIXME: Change generic reset-function to do the same */
2093 static int pri_reset_while_enabled(struct pci_dev *pdev)
2094 {
2095         u16 control;
2096         int pos;
2097
2098         pos = pci_find_ext_capability(pdev, PCI_EXT_CAP_ID_PRI);
2099         if (!pos)
2100                 return -EINVAL;
2101
2102         pci_read_config_word(pdev, pos + PCI_PRI_CTRL, &control);
2103         control |= PCI_PRI_CTRL_RESET;
2104         pci_write_config_word(pdev, pos + PCI_PRI_CTRL, control);
2105
2106         return 0;
2107 }
2108
2109 static int pdev_iommuv2_enable(struct pci_dev *pdev)
2110 {
2111         bool reset_enable;
2112         int reqs, ret;
2113
2114         /* FIXME: Hardcode number of outstanding requests for now */
2115         reqs = 32;
2116         if (pdev_pri_erratum(pdev, AMD_PRI_DEV_ERRATUM_LIMIT_REQ_ONE))
2117                 reqs = 1;
2118         reset_enable = pdev_pri_erratum(pdev, AMD_PRI_DEV_ERRATUM_ENABLE_RESET);
2119
2120         /* Only allow access to user-accessible pages */
2121         ret = pci_enable_pasid(pdev, 0);
2122         if (ret)
2123                 goto out_err;
2124
2125         /* First reset the PRI state of the device */
2126         ret = pci_reset_pri(pdev);
2127         if (ret)
2128                 goto out_err;
2129
2130         /* Enable PRI */
2131         ret = pci_enable_pri(pdev, reqs);
2132         if (ret)
2133                 goto out_err;
2134
2135         if (reset_enable) {
2136                 ret = pri_reset_while_enabled(pdev);
2137                 if (ret)
2138                         goto out_err;
2139         }
2140
2141         ret = pci_enable_ats(pdev, PAGE_SHIFT);
2142         if (ret)
2143                 goto out_err;
2144
2145         return 0;
2146
2147 out_err:
2148         pci_disable_pri(pdev);
2149         pci_disable_pasid(pdev);
2150
2151         return ret;
2152 }
2153
2154 /*
2155  * If a device is not yet associated with a domain, this function makes the
2156  * device visible in the domain
2157  */
2158 static int attach_device(struct device *dev,
2159                          struct protection_domain *domain)
2160 {
2161         struct pci_dev *pdev;
2162         struct iommu_dev_data *dev_data;
2163         unsigned long flags;
2164         int ret;
2165
2166         spin_lock_irqsave(&domain->lock, flags);
2167
2168         dev_data = get_dev_data(dev);
2169
2170         spin_lock(&dev_data->lock);
2171
2172         ret = -EBUSY;
2173         if (dev_data->domain != NULL)
2174                 goto out;
2175
2176         if (!dev_is_pci(dev))
2177                 goto skip_ats_check;
2178
2179         pdev = to_pci_dev(dev);
2180         if (domain->flags & PD_IOMMUV2_MASK) {
2181                 ret = -EINVAL;
2182                 if (!dev_data->passthrough)
2183                         goto out;
2184
2185                 if (dev_data->iommu_v2) {
2186                         if (pdev_iommuv2_enable(pdev) != 0)
2187                                 goto out;
2188
2189                         dev_data->ats.enabled = true;
2190                         dev_data->ats.qdep    = pci_ats_queue_depth(pdev);
2191                         dev_data->pri_tlp     = pci_prg_resp_pasid_required(pdev);
2192                 }
2193         } else if (amd_iommu_iotlb_sup &&
2194                    pci_enable_ats(pdev, PAGE_SHIFT) == 0) {
2195                 dev_data->ats.enabled = true;
2196                 dev_data->ats.qdep    = pci_ats_queue_depth(pdev);
2197         }
2198
2199 skip_ats_check:
2200         ret = 0;
2201
2202         do_attach(dev_data, domain);
2203
2204         /*
2205          * We might boot into a crash-kernel here. The crashed kernel
2206          * left the caches in the IOMMU dirty. So we have to flush
2207          * here to evict all dirty stuff.
2208          */
2209         domain_flush_tlb_pde(domain);
2210
2211         domain_flush_complete(domain);
2212
2213 out:
2214         spin_unlock(&dev_data->lock);
2215
2216         spin_unlock_irqrestore(&domain->lock, flags);
2217
2218         return ret;
2219 }
2220
2221 /*
2222  * Removes a device from a protection domain (with devtable_lock held)
2223  */
2224 static void detach_device(struct device *dev)
2225 {
2226         struct protection_domain *domain;
2227         struct iommu_dev_data *dev_data;
2228         unsigned long flags;
2229
2230         dev_data = get_dev_data(dev);
2231         domain   = dev_data->domain;
2232
2233         spin_lock_irqsave(&domain->lock, flags);
2234
2235         spin_lock(&dev_data->lock);
2236
2237         /*
2238          * First check if the device is still attached. It might already
2239          * be detached from its domain because the generic
2240          * iommu_detach_group code detached it and we try again here in
2241          * our alias handling.
2242          */
2243         if (WARN_ON(!dev_data->domain))
2244                 goto out;
2245
2246         do_detach(dev_data);
2247
2248         if (!dev_is_pci(dev))
2249                 goto out;
2250
2251         if (domain->flags & PD_IOMMUV2_MASK && dev_data->iommu_v2)
2252                 pdev_iommuv2_disable(to_pci_dev(dev));
2253         else if (dev_data->ats.enabled)
2254                 pci_disable_ats(to_pci_dev(dev));
2255
2256         dev_data->ats.enabled = false;
2257
2258 out:
2259         spin_unlock(&dev_data->lock);
2260
2261         spin_unlock_irqrestore(&domain->lock, flags);
2262 }
2263
2264 static int amd_iommu_add_device(struct device *dev)
2265 {
2266         struct iommu_dev_data *dev_data;
2267         struct iommu_domain *domain;
2268         struct amd_iommu *iommu;
2269         int ret, devid;
2270
2271         if (!check_device(dev) || get_dev_data(dev))
2272                 return 0;
2273
2274         devid = get_device_id(dev);
2275         if (devid < 0)
2276                 return devid;
2277
2278         iommu = amd_iommu_rlookup_table[devid];
2279
2280         ret = iommu_init_device(dev);
2281         if (ret) {
2282                 if (ret != -ENOTSUPP)
2283                         dev_err(dev, "Failed to initialize - trying to proceed anyway\n");
2284
2285                 iommu_ignore_device(dev);
2286                 dev->dma_ops = NULL;
2287                 goto out;
2288         }
2289         init_iommu_group(dev);
2290
2291         dev_data = get_dev_data(dev);
2292
2293         BUG_ON(!dev_data);
2294
2295         if (dev_data->iommu_v2)
2296                 iommu_request_dm_for_dev(dev);
2297
2298         /* Domains are initialized for this device - have a look what we ended up with */
2299         domain = iommu_get_domain_for_dev(dev);
2300         if (domain->type == IOMMU_DOMAIN_IDENTITY)
2301                 dev_data->passthrough = true;
2302         else
2303                 dev->dma_ops = &amd_iommu_dma_ops;
2304
2305 out:
2306         iommu_completion_wait(iommu);
2307
2308         return 0;
2309 }
2310
2311 static void amd_iommu_remove_device(struct device *dev)
2312 {
2313         struct amd_iommu *iommu;
2314         int devid;
2315
2316         if (!check_device(dev))
2317                 return;
2318
2319         devid = get_device_id(dev);
2320         if (devid < 0)
2321                 return;
2322
2323         iommu = amd_iommu_rlookup_table[devid];
2324
2325         iommu_uninit_device(dev);
2326         iommu_completion_wait(iommu);
2327 }
2328
2329 static struct iommu_group *amd_iommu_device_group(struct device *dev)
2330 {
2331         if (dev_is_pci(dev))
2332                 return pci_device_group(dev);
2333
2334         return acpihid_device_group(dev);
2335 }
2336
2337 /*****************************************************************************
2338  *
2339  * The next functions belong to the dma_ops mapping/unmapping code.
2340  *
2341  *****************************************************************************/
2342
2343 /*
2344  * In the dma_ops path we only have the struct device. This function
2345  * finds the corresponding IOMMU, the protection domain and the
2346  * requestor id for a given device.
2347  * If the device is not yet associated with a domain this is also done
2348  * in this function.
2349  */
2350 static struct protection_domain *get_domain(struct device *dev)
2351 {
2352         struct protection_domain *domain;
2353         struct iommu_domain *io_domain;
2354
2355         if (!check_device(dev))
2356                 return ERR_PTR(-EINVAL);
2357
2358         domain = get_dev_data(dev)->domain;
2359         if (domain == NULL && get_dev_data(dev)->defer_attach) {
2360                 get_dev_data(dev)->defer_attach = false;
2361                 io_domain = iommu_get_domain_for_dev(dev);
2362                 domain = to_pdomain(io_domain);
2363                 attach_device(dev, domain);
2364         }
2365         if (domain == NULL)
2366                 return ERR_PTR(-EBUSY);
2367
2368         if (!dma_ops_domain(domain))
2369                 return ERR_PTR(-EBUSY);
2370
2371         return domain;
2372 }
2373
2374 static void update_device_table(struct protection_domain *domain)
2375 {
2376         struct iommu_dev_data *dev_data;
2377
2378         list_for_each_entry(dev_data, &domain->dev_list, list) {
2379                 set_dte_entry(dev_data->devid, domain, dev_data->ats.enabled,
2380                               dev_data->iommu_v2);
2381                 clone_aliases(dev_data->pdev);
2382         }
2383 }
2384
2385 static void update_domain(struct protection_domain *domain)
2386 {
2387         update_device_table(domain);
2388
2389         domain_flush_devices(domain);
2390         domain_flush_tlb_pde(domain);
2391         domain_flush_complete(domain);
2392 }
2393
2394 static int dir2prot(enum dma_data_direction direction)
2395 {
2396         if (direction == DMA_TO_DEVICE)
2397                 return IOMMU_PROT_IR;
2398         else if (direction == DMA_FROM_DEVICE)
2399                 return IOMMU_PROT_IW;
2400         else if (direction == DMA_BIDIRECTIONAL)
2401                 return IOMMU_PROT_IW | IOMMU_PROT_IR;
2402         else
2403                 return 0;
2404 }
2405
2406 /*
2407  * This function contains common code for mapping of a physically
2408  * contiguous memory region into DMA address space. It is used by all
2409  * mapping functions provided with this IOMMU driver.
2410  * Must be called with the domain lock held.
2411  */
2412 static dma_addr_t __map_single(struct device *dev,
2413                                struct dma_ops_domain *dma_dom,
2414                                phys_addr_t paddr,
2415                                size_t size,
2416                                enum dma_data_direction direction,
2417                                u64 dma_mask)
2418 {
2419         dma_addr_t offset = paddr & ~PAGE_MASK;
2420         dma_addr_t address, start, ret;
2421         unsigned long flags;
2422         unsigned int pages;
2423         int prot = 0;
2424         int i;
2425
2426         pages = iommu_num_pages(paddr, size, PAGE_SIZE);
2427         paddr &= PAGE_MASK;
2428
2429         address = dma_ops_alloc_iova(dev, dma_dom, pages, dma_mask);
2430         if (!address)
2431                 goto out;
2432
2433         prot = dir2prot(direction);
2434
2435         start = address;
2436         for (i = 0; i < pages; ++i) {
2437                 ret = iommu_map_page(&dma_dom->domain, start, paddr,
2438                                      PAGE_SIZE, prot, GFP_ATOMIC);
2439                 if (ret)
2440                         goto out_unmap;
2441
2442                 paddr += PAGE_SIZE;
2443                 start += PAGE_SIZE;
2444         }
2445         address += offset;
2446
2447         domain_flush_np_cache(&dma_dom->domain, address, size);
2448
2449 out:
2450         return address;
2451
2452 out_unmap:
2453
2454         for (--i; i >= 0; --i) {
2455                 start -= PAGE_SIZE;
2456                 iommu_unmap_page(&dma_dom->domain, start, PAGE_SIZE);
2457         }
2458
2459         spin_lock_irqsave(&dma_dom->domain.lock, flags);
2460         domain_flush_tlb(&dma_dom->domain);
2461         domain_flush_complete(&dma_dom->domain);
2462         spin_unlock_irqrestore(&dma_dom->domain.lock, flags);
2463
2464         dma_ops_free_iova(dma_dom, address, pages);
2465
2466         return DMA_MAPPING_ERROR;
2467 }
2468
2469 /*
2470  * Does the reverse of the __map_single function. Must be called with
2471  * the domain lock held too
2472  */
2473 static void __unmap_single(struct dma_ops_domain *dma_dom,
2474                            dma_addr_t dma_addr,
2475                            size_t size,
2476                            int dir)
2477 {
2478         dma_addr_t i, start;
2479         unsigned int pages;
2480
2481         pages = iommu_num_pages(dma_addr, size, PAGE_SIZE);
2482         dma_addr &= PAGE_MASK;
2483         start = dma_addr;
2484
2485         for (i = 0; i < pages; ++i) {
2486                 iommu_unmap_page(&dma_dom->domain, start, PAGE_SIZE);
2487                 start += PAGE_SIZE;
2488         }
2489
2490         if (amd_iommu_unmap_flush) {
2491                 unsigned long flags;
2492
2493                 spin_lock_irqsave(&dma_dom->domain.lock, flags);
2494                 domain_flush_tlb(&dma_dom->domain);
2495                 domain_flush_complete(&dma_dom->domain);
2496                 spin_unlock_irqrestore(&dma_dom->domain.lock, flags);
2497                 dma_ops_free_iova(dma_dom, dma_addr, pages);
2498         } else {
2499                 pages = __roundup_pow_of_two(pages);
2500                 queue_iova(&dma_dom->iovad, dma_addr >> PAGE_SHIFT, pages, 0);
2501         }
2502 }
2503
2504 /*
2505  * The exported map_single function for dma_ops.
2506  */
2507 static dma_addr_t map_page(struct device *dev, struct page *page,
2508                            unsigned long offset, size_t size,
2509                            enum dma_data_direction dir,
2510                            unsigned long attrs)
2511 {
2512         phys_addr_t paddr = page_to_phys(page) + offset;
2513         struct protection_domain *domain;
2514         struct dma_ops_domain *dma_dom;
2515         u64 dma_mask;
2516
2517         domain = get_domain(dev);
2518         if (PTR_ERR(domain) == -EINVAL)
2519                 return (dma_addr_t)paddr;
2520         else if (IS_ERR(domain))
2521                 return DMA_MAPPING_ERROR;
2522
2523         dma_mask = *dev->dma_mask;
2524         dma_dom = to_dma_ops_domain(domain);
2525
2526         return __map_single(dev, dma_dom, paddr, size, dir, dma_mask);
2527 }
2528
2529 /*
2530  * The exported unmap_single function for dma_ops.
2531  */
2532 static void unmap_page(struct device *dev, dma_addr_t dma_addr, size_t size,
2533                        enum dma_data_direction dir, unsigned long attrs)
2534 {
2535         struct protection_domain *domain;
2536         struct dma_ops_domain *dma_dom;
2537
2538         domain = get_domain(dev);
2539         if (IS_ERR(domain))
2540                 return;
2541
2542         dma_dom = to_dma_ops_domain(domain);
2543
2544         __unmap_single(dma_dom, dma_addr, size, dir);
2545 }
2546
2547 static int sg_num_pages(struct device *dev,
2548                         struct scatterlist *sglist,
2549                         int nelems)
2550 {
2551         unsigned long mask, boundary_size;
2552         struct scatterlist *s;
2553         int i, npages = 0;
2554
2555         mask          = dma_get_seg_boundary(dev);
2556         boundary_size = mask + 1 ? ALIGN(mask + 1, PAGE_SIZE) >> PAGE_SHIFT :
2557                                    1UL << (BITS_PER_LONG - PAGE_SHIFT);
2558
2559         for_each_sg(sglist, s, nelems, i) {
2560                 int p, n;
2561
2562                 s->dma_address = npages << PAGE_SHIFT;
2563                 p = npages % boundary_size;
2564                 n = iommu_num_pages(sg_phys(s), s->length, PAGE_SIZE);
2565                 if (p + n > boundary_size)
2566                         npages += boundary_size - p;
2567                 npages += n;
2568         }
2569
2570         return npages;
2571 }
2572
2573 /*
2574  * The exported map_sg function for dma_ops (handles scatter-gather
2575  * lists).
2576  */
2577 static int map_sg(struct device *dev, struct scatterlist *sglist,
2578                   int nelems, enum dma_data_direction direction,
2579                   unsigned long attrs)
2580 {
2581         int mapped_pages = 0, npages = 0, prot = 0, i;
2582         struct protection_domain *domain;
2583         struct dma_ops_domain *dma_dom;
2584         struct scatterlist *s;
2585         unsigned long address;
2586         u64 dma_mask;
2587         int ret;
2588
2589         domain = get_domain(dev);
2590         if (IS_ERR(domain))
2591                 return 0;
2592
2593         dma_dom  = to_dma_ops_domain(domain);
2594         dma_mask = *dev->dma_mask;
2595
2596         npages = sg_num_pages(dev, sglist, nelems);
2597
2598         address = dma_ops_alloc_iova(dev, dma_dom, npages, dma_mask);
2599         if (!address)
2600                 goto out_err;
2601
2602         prot = dir2prot(direction);
2603
2604         /* Map all sg entries */
2605         for_each_sg(sglist, s, nelems, i) {
2606                 int j, pages = iommu_num_pages(sg_phys(s), s->length, PAGE_SIZE);
2607
2608                 for (j = 0; j < pages; ++j) {
2609                         unsigned long bus_addr, phys_addr;
2610
2611                         bus_addr  = address + s->dma_address + (j << PAGE_SHIFT);
2612                         phys_addr = (sg_phys(s) & PAGE_MASK) + (j << PAGE_SHIFT);
2613                         ret = iommu_map_page(domain, bus_addr, phys_addr,
2614                                              PAGE_SIZE, prot,
2615                                              GFP_ATOMIC | __GFP_NOWARN);
2616                         if (ret)
2617                                 goto out_unmap;
2618
2619                         mapped_pages += 1;
2620                 }
2621         }
2622
2623         /* Everything is mapped - write the right values into s->dma_address */
2624         for_each_sg(sglist, s, nelems, i) {
2625                 /*
2626                  * Add in the remaining piece of the scatter-gather offset that
2627                  * was masked out when we were determining the physical address
2628                  * via (sg_phys(s) & PAGE_MASK) earlier.
2629                  */
2630                 s->dma_address += address + (s->offset & ~PAGE_MASK);
2631                 s->dma_length   = s->length;
2632         }
2633
2634         if (s)
2635                 domain_flush_np_cache(domain, s->dma_address, s->dma_length);
2636
2637         return nelems;
2638
2639 out_unmap:
2640         dev_err(dev, "IOMMU mapping error in map_sg (io-pages: %d reason: %d)\n",
2641                 npages, ret);
2642
2643         for_each_sg(sglist, s, nelems, i) {
2644                 int j, pages = iommu_num_pages(sg_phys(s), s->length, PAGE_SIZE);
2645
2646                 for (j = 0; j < pages; ++j) {
2647                         unsigned long bus_addr;
2648
2649                         bus_addr  = address + s->dma_address + (j << PAGE_SHIFT);
2650                         iommu_unmap_page(domain, bus_addr, PAGE_SIZE);
2651
2652                         if (--mapped_pages == 0)
2653                                 goto out_free_iova;
2654                 }
2655         }
2656
2657 out_free_iova:
2658         free_iova_fast(&dma_dom->iovad, address >> PAGE_SHIFT, npages);
2659
2660 out_err:
2661         return 0;
2662 }
2663
2664 /*
2665  * The exported map_sg function for dma_ops (handles scatter-gather
2666  * lists).
2667  */
2668 static void unmap_sg(struct device *dev, struct scatterlist *sglist,
2669                      int nelems, enum dma_data_direction dir,
2670                      unsigned long attrs)
2671 {
2672         struct protection_domain *domain;
2673         struct dma_ops_domain *dma_dom;
2674         unsigned long startaddr;
2675         int npages;
2676
2677         domain = get_domain(dev);
2678         if (IS_ERR(domain))
2679                 return;
2680
2681         startaddr = sg_dma_address(sglist) & PAGE_MASK;
2682         dma_dom   = to_dma_ops_domain(domain);
2683         npages    = sg_num_pages(dev, sglist, nelems);
2684
2685         __unmap_single(dma_dom, startaddr, npages << PAGE_SHIFT, dir);
2686 }
2687
2688 /*
2689  * The exported alloc_coherent function for dma_ops.
2690  */
2691 static void *alloc_coherent(struct device *dev, size_t size,
2692                             dma_addr_t *dma_addr, gfp_t flag,
2693                             unsigned long attrs)
2694 {
2695         u64 dma_mask = dev->coherent_dma_mask;
2696         struct protection_domain *domain;
2697         struct dma_ops_domain *dma_dom;
2698         struct page *page;
2699
2700         domain = get_domain(dev);
2701         if (PTR_ERR(domain) == -EINVAL) {
2702                 page = alloc_pages(flag, get_order(size));
2703                 *dma_addr = page_to_phys(page);
2704                 return page_address(page);
2705         } else if (IS_ERR(domain))
2706                 return NULL;
2707
2708         dma_dom   = to_dma_ops_domain(domain);
2709         size      = PAGE_ALIGN(size);
2710         dma_mask  = dev->coherent_dma_mask;
2711         flag     &= ~(__GFP_DMA | __GFP_HIGHMEM | __GFP_DMA32);
2712         flag     |= __GFP_ZERO;
2713
2714         page = alloc_pages(flag | __GFP_NOWARN,  get_order(size));
2715         if (!page) {
2716                 if (!gfpflags_allow_blocking(flag))
2717                         return NULL;
2718
2719                 page = dma_alloc_from_contiguous(dev, size >> PAGE_SHIFT,
2720                                         get_order(size), flag & __GFP_NOWARN);
2721                 if (!page)
2722                         return NULL;
2723         }
2724
2725         if (!dma_mask)
2726                 dma_mask = *dev->dma_mask;
2727
2728         *dma_addr = __map_single(dev, dma_dom, page_to_phys(page),
2729                                  size, DMA_BIDIRECTIONAL, dma_mask);
2730
2731         if (*dma_addr == DMA_MAPPING_ERROR)
2732                 goto out_free;
2733
2734         return page_address(page);
2735
2736 out_free:
2737
2738         if (!dma_release_from_contiguous(dev, page, size >> PAGE_SHIFT))
2739                 __free_pages(page, get_order(size));
2740
2741         return NULL;
2742 }
2743
2744 /*
2745  * The exported free_coherent function for dma_ops.
2746  */
2747 static void free_coherent(struct device *dev, size_t size,
2748                           void *virt_addr, dma_addr_t dma_addr,
2749                           unsigned long attrs)
2750 {
2751         struct protection_domain *domain;
2752         struct dma_ops_domain *dma_dom;
2753         struct page *page;
2754
2755         page = virt_to_page(virt_addr);
2756         size = PAGE_ALIGN(size);
2757
2758         domain = get_domain(dev);
2759         if (IS_ERR(domain))
2760                 goto free_mem;
2761
2762         dma_dom = to_dma_ops_domain(domain);
2763
2764         __unmap_single(dma_dom, dma_addr, size, DMA_BIDIRECTIONAL);
2765
2766 free_mem:
2767         if (!dma_release_from_contiguous(dev, page, size >> PAGE_SHIFT))
2768                 __free_pages(page, get_order(size));
2769 }
2770
2771 /*
2772  * This function is called by the DMA layer to find out if we can handle a
2773  * particular device. It is part of the dma_ops.
2774  */
2775 static int amd_iommu_dma_supported(struct device *dev, u64 mask)
2776 {
2777         if (!dma_direct_supported(dev, mask))
2778                 return 0;
2779         return check_device(dev);
2780 }
2781
2782 static const struct dma_map_ops amd_iommu_dma_ops = {
2783         .alloc          = alloc_coherent,
2784         .free           = free_coherent,
2785         .map_page       = map_page,
2786         .unmap_page     = unmap_page,
2787         .map_sg         = map_sg,
2788         .unmap_sg       = unmap_sg,
2789         .dma_supported  = amd_iommu_dma_supported,
2790         .mmap           = dma_common_mmap,
2791         .get_sgtable    = dma_common_get_sgtable,
2792 };
2793
2794 static int init_reserved_iova_ranges(void)
2795 {
2796         struct pci_dev *pdev = NULL;
2797         struct iova *val;
2798
2799         init_iova_domain(&reserved_iova_ranges, PAGE_SIZE, IOVA_START_PFN);
2800
2801         lockdep_set_class(&reserved_iova_ranges.iova_rbtree_lock,
2802                           &reserved_rbtree_key);
2803
2804         /* MSI memory range */
2805         val = reserve_iova(&reserved_iova_ranges,
2806                            IOVA_PFN(MSI_RANGE_START), IOVA_PFN(MSI_RANGE_END));
2807         if (!val) {
2808                 pr_err("Reserving MSI range failed\n");
2809                 return -ENOMEM;
2810         }
2811
2812         /* HT memory range */
2813         val = reserve_iova(&reserved_iova_ranges,
2814                            IOVA_PFN(HT_RANGE_START), IOVA_PFN(HT_RANGE_END));
2815         if (!val) {
2816                 pr_err("Reserving HT range failed\n");
2817                 return -ENOMEM;
2818         }
2819
2820         /*
2821          * Memory used for PCI resources
2822          * FIXME: Check whether we can reserve the PCI-hole completly
2823          */
2824         for_each_pci_dev(pdev) {
2825                 int i;
2826
2827                 for (i = 0; i < PCI_NUM_RESOURCES; ++i) {
2828                         struct resource *r = &pdev->resource[i];
2829
2830                         if (!(r->flags & IORESOURCE_MEM))
2831                                 continue;
2832
2833                         val = reserve_iova(&reserved_iova_ranges,
2834                                            IOVA_PFN(r->start),
2835                                            IOVA_PFN(r->end));
2836                         if (!val) {
2837                                 pci_err(pdev, "Reserve pci-resource range %pR failed\n", r);
2838                                 return -ENOMEM;
2839                         }
2840                 }
2841         }
2842
2843         return 0;
2844 }
2845
2846 int __init amd_iommu_init_api(void)
2847 {
2848         int ret, err = 0;
2849
2850         ret = iova_cache_get();
2851         if (ret)
2852                 return ret;
2853
2854         ret = init_reserved_iova_ranges();
2855         if (ret)
2856                 return ret;
2857
2858         err = bus_set_iommu(&pci_bus_type, &amd_iommu_ops);
2859         if (err)
2860                 return err;
2861 #ifdef CONFIG_ARM_AMBA
2862         err = bus_set_iommu(&amba_bustype, &amd_iommu_ops);
2863         if (err)
2864                 return err;
2865 #endif
2866         err = bus_set_iommu(&platform_bus_type, &amd_iommu_ops);
2867         if (err)
2868                 return err;
2869
2870         return 0;
2871 }
2872
2873 int __init amd_iommu_init_dma_ops(void)
2874 {
2875         swiotlb        = (iommu_default_passthrough() || sme_me_mask) ? 1 : 0;
2876         iommu_detected = 1;
2877
2878         if (amd_iommu_unmap_flush)
2879                 pr_info("IO/TLB flush on unmap enabled\n");
2880         else
2881                 pr_info("Lazy IO/TLB flushing enabled\n");
2882
2883         return 0;
2884
2885 }
2886
2887 /*****************************************************************************
2888  *
2889  * The following functions belong to the exported interface of AMD IOMMU
2890  *
2891  * This interface allows access to lower level functions of the IOMMU
2892  * like protection domain handling and assignement of devices to domains
2893  * which is not possible with the dma_ops interface.
2894  *
2895  *****************************************************************************/
2896
2897 static void cleanup_domain(struct protection_domain *domain)
2898 {
2899         struct iommu_dev_data *entry;
2900         unsigned long flags;
2901
2902         spin_lock_irqsave(&domain->lock, flags);
2903
2904         while (!list_empty(&domain->dev_list)) {
2905                 entry = list_first_entry(&domain->dev_list,
2906                                          struct iommu_dev_data, list);
2907                 BUG_ON(!entry->domain);
2908                 do_detach(entry);
2909         }
2910
2911         spin_unlock_irqrestore(&domain->lock, flags);
2912 }
2913
2914 static void protection_domain_free(struct protection_domain *domain)
2915 {
2916         if (!domain)
2917                 return;
2918
2919         if (domain->id)
2920                 domain_id_free(domain->id);
2921
2922         kfree(domain);
2923 }
2924
2925 static int protection_domain_init(struct protection_domain *domain)
2926 {
2927         spin_lock_init(&domain->lock);
2928         mutex_init(&domain->api_lock);
2929         domain->id = domain_id_alloc();
2930         if (!domain->id)
2931                 return -ENOMEM;
2932         INIT_LIST_HEAD(&domain->dev_list);
2933
2934         return 0;
2935 }
2936
2937 static struct protection_domain *protection_domain_alloc(void)
2938 {
2939         struct protection_domain *domain;
2940
2941         domain = kzalloc(sizeof(*domain), GFP_KERNEL);
2942         if (!domain)
2943                 return NULL;
2944
2945         if (protection_domain_init(domain))
2946                 goto out_err;
2947
2948         return domain;
2949
2950 out_err:
2951         kfree(domain);
2952
2953         return NULL;
2954 }
2955
2956 static struct iommu_domain *amd_iommu_domain_alloc(unsigned type)
2957 {
2958         struct protection_domain *pdomain;
2959         struct dma_ops_domain *dma_domain;
2960
2961         switch (type) {
2962         case IOMMU_DOMAIN_UNMANAGED:
2963                 pdomain = protection_domain_alloc();
2964                 if (!pdomain)
2965                         return NULL;
2966
2967                 pdomain->mode    = PAGE_MODE_3_LEVEL;
2968                 pdomain->pt_root = (void *)get_zeroed_page(GFP_KERNEL);
2969                 if (!pdomain->pt_root) {
2970                         protection_domain_free(pdomain);
2971                         return NULL;
2972                 }
2973
2974                 pdomain->domain.geometry.aperture_start = 0;
2975                 pdomain->domain.geometry.aperture_end   = ~0ULL;
2976                 pdomain->domain.geometry.force_aperture = true;
2977
2978                 break;
2979         case IOMMU_DOMAIN_DMA:
2980                 dma_domain = dma_ops_domain_alloc();
2981                 if (!dma_domain) {
2982                         pr_err("Failed to allocate\n");
2983                         return NULL;
2984                 }
2985                 pdomain = &dma_domain->domain;
2986                 break;
2987         case IOMMU_DOMAIN_IDENTITY:
2988                 pdomain = protection_domain_alloc();
2989                 if (!pdomain)
2990                         return NULL;
2991
2992                 pdomain->mode = PAGE_MODE_NONE;
2993                 break;
2994         default:
2995                 return NULL;
2996         }
2997
2998         return &pdomain->domain;
2999 }
3000
3001 static void amd_iommu_domain_free(struct iommu_domain *dom)
3002 {
3003         struct protection_domain *domain;
3004         struct dma_ops_domain *dma_dom;
3005
3006         domain = to_pdomain(dom);
3007
3008         if (domain->dev_cnt > 0)
3009                 cleanup_domain(domain);
3010
3011         BUG_ON(domain->dev_cnt != 0);
3012
3013         if (!dom)
3014                 return;
3015
3016         switch (dom->type) {
3017         case IOMMU_DOMAIN_DMA:
3018                 /* Now release the domain */
3019                 dma_dom = to_dma_ops_domain(domain);
3020                 dma_ops_domain_free(dma_dom);
3021                 break;
3022         default:
3023                 if (domain->mode != PAGE_MODE_NONE)
3024                         free_pagetable(domain);
3025
3026                 if (domain->flags & PD_IOMMUV2_MASK)
3027                         free_gcr3_table(domain);
3028
3029                 protection_domain_free(domain);
3030                 break;
3031         }
3032 }
3033
3034 static void amd_iommu_detach_device(struct iommu_domain *dom,
3035                                     struct device *dev)
3036 {
3037         struct iommu_dev_data *dev_data = dev->archdata.iommu;
3038         struct amd_iommu *iommu;
3039         int devid;
3040
3041         if (!check_device(dev))
3042                 return;
3043
3044         devid = get_device_id(dev);
3045         if (devid < 0)
3046                 return;
3047
3048         if (dev_data->domain != NULL)
3049                 detach_device(dev);
3050
3051         iommu = amd_iommu_rlookup_table[devid];
3052         if (!iommu)
3053                 return;
3054
3055 #ifdef CONFIG_IRQ_REMAP
3056         if (AMD_IOMMU_GUEST_IR_VAPIC(amd_iommu_guest_ir) &&
3057             (dom->type == IOMMU_DOMAIN_UNMANAGED))
3058                 dev_data->use_vapic = 0;
3059 #endif
3060
3061         iommu_completion_wait(iommu);
3062 }
3063
3064 static int amd_iommu_attach_device(struct iommu_domain *dom,
3065                                    struct device *dev)
3066 {
3067         struct protection_domain *domain = to_pdomain(dom);
3068         struct iommu_dev_data *dev_data;
3069         struct amd_iommu *iommu;
3070         int ret;
3071
3072         if (!check_device(dev))
3073                 return -EINVAL;
3074
3075         dev_data = dev->archdata.iommu;
3076
3077         iommu = amd_iommu_rlookup_table[dev_data->devid];
3078         if (!iommu)
3079                 return -EINVAL;
3080
3081         if (dev_data->domain)
3082                 detach_device(dev);
3083
3084         ret = attach_device(dev, domain);
3085
3086 #ifdef CONFIG_IRQ_REMAP
3087         if (AMD_IOMMU_GUEST_IR_VAPIC(amd_iommu_guest_ir)) {
3088                 if (dom->type == IOMMU_DOMAIN_UNMANAGED)
3089                         dev_data->use_vapic = 1;
3090                 else
3091                         dev_data->use_vapic = 0;
3092         }
3093 #endif
3094
3095         iommu_completion_wait(iommu);
3096
3097         return ret;
3098 }
3099
3100 static int amd_iommu_map(struct iommu_domain *dom, unsigned long iova,
3101                          phys_addr_t paddr, size_t page_size, int iommu_prot,
3102                          gfp_t gfp)
3103 {
3104         struct protection_domain *domain = to_pdomain(dom);
3105         int prot = 0;
3106         int ret;
3107
3108         if (domain->mode == PAGE_MODE_NONE)
3109                 return -EINVAL;
3110
3111         if (iommu_prot & IOMMU_READ)
3112                 prot |= IOMMU_PROT_IR;
3113         if (iommu_prot & IOMMU_WRITE)
3114                 prot |= IOMMU_PROT_IW;
3115
3116         mutex_lock(&domain->api_lock);
3117         ret = iommu_map_page(domain, iova, paddr, page_size, prot, gfp);
3118         mutex_unlock(&domain->api_lock);
3119
3120         domain_flush_np_cache(domain, iova, page_size);
3121
3122         return ret;
3123 }
3124
3125 static size_t amd_iommu_unmap(struct iommu_domain *dom, unsigned long iova,
3126                               size_t page_size,
3127                               struct iommu_iotlb_gather *gather)
3128 {
3129         struct protection_domain *domain = to_pdomain(dom);
3130         size_t unmap_size;
3131
3132         if (domain->mode == PAGE_MODE_NONE)
3133                 return 0;
3134
3135         mutex_lock(&domain->api_lock);
3136         unmap_size = iommu_unmap_page(domain, iova, page_size);
3137         mutex_unlock(&domain->api_lock);
3138
3139         return unmap_size;
3140 }
3141
3142 static phys_addr_t amd_iommu_iova_to_phys(struct iommu_domain *dom,
3143                                           dma_addr_t iova)
3144 {
3145         struct protection_domain *domain = to_pdomain(dom);
3146         unsigned long offset_mask, pte_pgsize;
3147         u64 *pte, __pte;
3148
3149         if (domain->mode == PAGE_MODE_NONE)
3150                 return iova;
3151
3152         pte = fetch_pte(domain, iova, &pte_pgsize);
3153
3154         if (!pte || !IOMMU_PTE_PRESENT(*pte))
3155                 return 0;
3156
3157         offset_mask = pte_pgsize - 1;
3158         __pte       = __sme_clr(*pte & PM_ADDR_MASK);
3159
3160         return (__pte & ~offset_mask) | (iova & offset_mask);
3161 }
3162
3163 static bool amd_iommu_capable(enum iommu_cap cap)
3164 {
3165         switch (cap) {
3166         case IOMMU_CAP_CACHE_COHERENCY:
3167                 return true;
3168         case IOMMU_CAP_INTR_REMAP:
3169                 return (irq_remapping_enabled == 1);
3170         case IOMMU_CAP_NOEXEC:
3171                 return false;
3172         default:
3173                 break;
3174         }
3175
3176         return false;
3177 }
3178
3179 static void amd_iommu_get_resv_regions(struct device *dev,
3180                                        struct list_head *head)
3181 {
3182         struct iommu_resv_region *region;
3183         struct unity_map_entry *entry;
3184         int devid;
3185
3186         devid = get_device_id(dev);
3187         if (devid < 0)
3188                 return;
3189
3190         list_for_each_entry(entry, &amd_iommu_unity_map, list) {
3191                 int type, prot = 0;
3192                 size_t length;
3193
3194                 if (devid < entry->devid_start || devid > entry->devid_end)
3195                         continue;
3196
3197                 type   = IOMMU_RESV_DIRECT;
3198                 length = entry->address_end - entry->address_start;
3199                 if (entry->prot & IOMMU_PROT_IR)
3200                         prot |= IOMMU_READ;
3201                 if (entry->prot & IOMMU_PROT_IW)
3202                         prot |= IOMMU_WRITE;
3203                 if (entry->prot & IOMMU_UNITY_MAP_FLAG_EXCL_RANGE)
3204                         /* Exclusion range */
3205                         type = IOMMU_RESV_RESERVED;
3206
3207                 region = iommu_alloc_resv_region(entry->address_start,
3208                                                  length, prot, type);
3209                 if (!region) {
3210                         dev_err(dev, "Out of memory allocating dm-regions\n");
3211                         return;
3212                 }
3213                 list_add_tail(&region->list, head);
3214         }
3215
3216         region = iommu_alloc_resv_region(MSI_RANGE_START,
3217                                          MSI_RANGE_END - MSI_RANGE_START + 1,
3218                                          0, IOMMU_RESV_MSI);
3219         if (!region)
3220                 return;
3221         list_add_tail(&region->list, head);
3222
3223         region = iommu_alloc_resv_region(HT_RANGE_START,
3224                                          HT_RANGE_END - HT_RANGE_START + 1,
3225                                          0, IOMMU_RESV_RESERVED);
3226         if (!region)
3227                 return;
3228         list_add_tail(&region->list, head);
3229 }
3230
3231 static void amd_iommu_put_resv_regions(struct device *dev,
3232                                      struct list_head *head)
3233 {
3234         struct iommu_resv_region *entry, *next;
3235
3236         list_for_each_entry_safe(entry, next, head, list)
3237                 kfree(entry);
3238 }
3239
3240 static void amd_iommu_apply_resv_region(struct device *dev,
3241                                       struct iommu_domain *domain,
3242                                       struct iommu_resv_region *region)
3243 {
3244         struct dma_ops_domain *dma_dom = to_dma_ops_domain(to_pdomain(domain));
3245         unsigned long start, end;
3246
3247         start = IOVA_PFN(region->start);
3248         end   = IOVA_PFN(region->start + region->length - 1);
3249
3250         WARN_ON_ONCE(reserve_iova(&dma_dom->iovad, start, end) == NULL);
3251 }
3252
3253 static bool amd_iommu_is_attach_deferred(struct iommu_domain *domain,
3254                                          struct device *dev)
3255 {
3256         struct iommu_dev_data *dev_data = dev->archdata.iommu;
3257         return dev_data->defer_attach;
3258 }
3259
3260 static void amd_iommu_flush_iotlb_all(struct iommu_domain *domain)
3261 {
3262         struct protection_domain *dom = to_pdomain(domain);
3263         unsigned long flags;
3264
3265         spin_lock_irqsave(&dom->lock, flags);
3266         domain_flush_tlb_pde(dom);
3267         domain_flush_complete(dom);
3268         spin_unlock_irqrestore(&dom->lock, flags);
3269 }
3270
3271 static void amd_iommu_iotlb_sync(struct iommu_domain *domain,
3272                                  struct iommu_iotlb_gather *gather)
3273 {
3274         amd_iommu_flush_iotlb_all(domain);
3275 }
3276
3277 const struct iommu_ops amd_iommu_ops = {
3278         .capable = amd_iommu_capable,
3279         .domain_alloc = amd_iommu_domain_alloc,
3280         .domain_free  = amd_iommu_domain_free,
3281         .attach_dev = amd_iommu_attach_device,
3282         .detach_dev = amd_iommu_detach_device,
3283         .map = amd_iommu_map,
3284         .unmap = amd_iommu_unmap,
3285         .iova_to_phys = amd_iommu_iova_to_phys,
3286         .add_device = amd_iommu_add_device,
3287         .remove_device = amd_iommu_remove_device,
3288         .device_group = amd_iommu_device_group,
3289         .get_resv_regions = amd_iommu_get_resv_regions,
3290         .put_resv_regions = amd_iommu_put_resv_regions,
3291         .apply_resv_region = amd_iommu_apply_resv_region,
3292         .is_attach_deferred = amd_iommu_is_attach_deferred,
3293         .pgsize_bitmap  = AMD_IOMMU_PGSIZES,
3294         .flush_iotlb_all = amd_iommu_flush_iotlb_all,
3295         .iotlb_sync = amd_iommu_iotlb_sync,
3296 };
3297
3298 /*****************************************************************************
3299  *
3300  * The next functions do a basic initialization of IOMMU for pass through
3301  * mode
3302  *
3303  * In passthrough mode the IOMMU is initialized and enabled but not used for
3304  * DMA-API translation.
3305  *
3306  *****************************************************************************/
3307
3308 /* IOMMUv2 specific functions */
3309 int amd_iommu_register_ppr_notifier(struct notifier_block *nb)
3310 {
3311         return atomic_notifier_chain_register(&ppr_notifier, nb);
3312 }
3313 EXPORT_SYMBOL(amd_iommu_register_ppr_notifier);
3314
3315 int amd_iommu_unregister_ppr_notifier(struct notifier_block *nb)
3316 {
3317         return atomic_notifier_chain_unregister(&ppr_notifier, nb);
3318 }
3319 EXPORT_SYMBOL(amd_iommu_unregister_ppr_notifier);
3320
3321 void amd_iommu_domain_direct_map(struct iommu_domain *dom)
3322 {
3323         struct protection_domain *domain = to_pdomain(dom);
3324         unsigned long flags;
3325
3326         spin_lock_irqsave(&domain->lock, flags);
3327
3328         /* Update data structure */
3329         domain->mode    = PAGE_MODE_NONE;
3330
3331         /* Make changes visible to IOMMUs */
3332         update_domain(domain);
3333
3334         /* Page-table is not visible to IOMMU anymore, so free it */
3335         free_pagetable(domain);
3336
3337         spin_unlock_irqrestore(&domain->lock, flags);
3338 }
3339 EXPORT_SYMBOL(amd_iommu_domain_direct_map);
3340
3341 int amd_iommu_domain_enable_v2(struct iommu_domain *dom, int pasids)
3342 {
3343         struct protection_domain *domain = to_pdomain(dom);
3344         unsigned long flags;
3345         int levels, ret;
3346
3347         if (pasids <= 0 || pasids > (PASID_MASK + 1))
3348                 return -EINVAL;
3349
3350         /* Number of GCR3 table levels required */
3351         for (levels = 0; (pasids - 1) & ~0x1ff; pasids >>= 9)
3352                 levels += 1;
3353
3354         if (levels > amd_iommu_max_glx_val)
3355                 return -EINVAL;
3356
3357         spin_lock_irqsave(&domain->lock, flags);
3358
3359         /*
3360          * Save us all sanity checks whether devices already in the
3361          * domain support IOMMUv2. Just force that the domain has no
3362          * devices attached when it is switched into IOMMUv2 mode.
3363          */
3364         ret = -EBUSY;
3365         if (domain->dev_cnt > 0 || domain->flags & PD_IOMMUV2_MASK)
3366                 goto out;
3367
3368         ret = -ENOMEM;
3369         domain->gcr3_tbl = (void *)get_zeroed_page(GFP_ATOMIC);
3370         if (domain->gcr3_tbl == NULL)
3371                 goto out;
3372
3373         domain->glx      = levels;
3374         domain->flags   |= PD_IOMMUV2_MASK;
3375
3376         update_domain(domain);
3377
3378         ret = 0;
3379
3380 out:
3381         spin_unlock_irqrestore(&domain->lock, flags);
3382
3383         return ret;
3384 }
3385 EXPORT_SYMBOL(amd_iommu_domain_enable_v2);
3386
3387 static int __flush_pasid(struct protection_domain *domain, int pasid,
3388                          u64 address, bool size)
3389 {
3390         struct iommu_dev_data *dev_data;
3391         struct iommu_cmd cmd;
3392         int i, ret;
3393
3394         if (!(domain->flags & PD_IOMMUV2_MASK))
3395                 return -EINVAL;
3396
3397         build_inv_iommu_pasid(&cmd, domain->id, pasid, address, size);
3398
3399         /*
3400          * IOMMU TLB needs to be flushed before Device TLB to
3401          * prevent device TLB refill from IOMMU TLB
3402          */
3403         for (i = 0; i < amd_iommu_get_num_iommus(); ++i) {
3404                 if (domain->dev_iommu[i] == 0)
3405                         continue;
3406
3407                 ret = iommu_queue_command(amd_iommus[i], &cmd);
3408                 if (ret != 0)
3409                         goto out;
3410         }
3411
3412         /* Wait until IOMMU TLB flushes are complete */
3413         domain_flush_complete(domain);
3414
3415         /* Now flush device TLBs */
3416         list_for_each_entry(dev_data, &domain->dev_list, list) {
3417                 struct amd_iommu *iommu;
3418                 int qdep;
3419
3420                 /*
3421                    There might be non-IOMMUv2 capable devices in an IOMMUv2
3422                  * domain.
3423                  */
3424                 if (!dev_data->ats.enabled)
3425                         continue;
3426
3427                 qdep  = dev_data->ats.qdep;
3428                 iommu = amd_iommu_rlookup_table[dev_data->devid];
3429
3430                 build_inv_iotlb_pasid(&cmd, dev_data->devid, pasid,
3431                                       qdep, address, size);
3432
3433                 ret = iommu_queue_command(iommu, &cmd);
3434                 if (ret != 0)
3435                         goto out;
3436         }
3437
3438         /* Wait until all device TLBs are flushed */
3439         domain_flush_complete(domain);
3440
3441         ret = 0;
3442
3443 out:
3444
3445         return ret;
3446 }
3447
3448 static int __amd_iommu_flush_page(struct protection_domain *domain, int pasid,
3449                                   u64 address)
3450 {
3451         return __flush_pasid(domain, pasid, address, false);
3452 }
3453
3454 int amd_iommu_flush_page(struct iommu_domain *dom, int pasid,
3455                          u64 address)
3456 {
3457         struct protection_domain *domain = to_pdomain(dom);
3458         unsigned long flags;
3459         int ret;
3460
3461         spin_lock_irqsave(&domain->lock, flags);
3462         ret = __amd_iommu_flush_page(domain, pasid, address);
3463         spin_unlock_irqrestore(&domain->lock, flags);
3464
3465         return ret;
3466 }
3467 EXPORT_SYMBOL(amd_iommu_flush_page);
3468
3469 static int __amd_iommu_flush_tlb(struct protection_domain *domain, int pasid)
3470 {
3471         return __flush_pasid(domain, pasid, CMD_INV_IOMMU_ALL_PAGES_ADDRESS,
3472                              true);
3473 }
3474
3475 int amd_iommu_flush_tlb(struct iommu_domain *dom, int pasid)
3476 {
3477         struct protection_domain *domain = to_pdomain(dom);
3478         unsigned long flags;
3479         int ret;
3480
3481         spin_lock_irqsave(&domain->lock, flags);
3482         ret = __amd_iommu_flush_tlb(domain, pasid);
3483         spin_unlock_irqrestore(&domain->lock, flags);
3484
3485         return ret;
3486 }
3487 EXPORT_SYMBOL(amd_iommu_flush_tlb);
3488
3489 static u64 *__get_gcr3_pte(u64 *root, int level, int pasid, bool alloc)
3490 {
3491         int index;
3492         u64 *pte;
3493
3494         while (true) {
3495
3496                 index = (pasid >> (9 * level)) & 0x1ff;
3497                 pte   = &root[index];
3498
3499                 if (level == 0)
3500                         break;
3501
3502                 if (!(*pte & GCR3_VALID)) {
3503                         if (!alloc)
3504                                 return NULL;
3505
3506                         root = (void *)get_zeroed_page(GFP_ATOMIC);
3507                         if (root == NULL)
3508                                 return NULL;
3509
3510                         *pte = iommu_virt_to_phys(root) | GCR3_VALID;
3511                 }
3512
3513                 root = iommu_phys_to_virt(*pte & PAGE_MASK);
3514
3515                 level -= 1;
3516         }
3517
3518         return pte;
3519 }
3520
3521 static int __set_gcr3(struct protection_domain *domain, int pasid,
3522                       unsigned long cr3)
3523 {
3524         u64 *pte;
3525
3526         if (domain->mode != PAGE_MODE_NONE)
3527                 return -EINVAL;
3528
3529         pte = __get_gcr3_pte(domain->gcr3_tbl, domain->glx, pasid, true);
3530         if (pte == NULL)
3531                 return -ENOMEM;
3532
3533         *pte = (cr3 & PAGE_MASK) | GCR3_VALID;
3534
3535         return __amd_iommu_flush_tlb(domain, pasid);
3536 }
3537
3538 static int __clear_gcr3(struct protection_domain *domain, int pasid)
3539 {
3540         u64 *pte;
3541
3542         if (domain->mode != PAGE_MODE_NONE)
3543                 return -EINVAL;
3544
3545         pte = __get_gcr3_pte(domain->gcr3_tbl, domain->glx, pasid, false);
3546         if (pte == NULL)
3547                 return 0;
3548
3549         *pte = 0;
3550
3551         return __amd_iommu_flush_tlb(domain, pasid);
3552 }
3553
3554 int amd_iommu_domain_set_gcr3(struct iommu_domain *dom, int pasid,
3555                               unsigned long cr3)
3556 {
3557         struct protection_domain *domain = to_pdomain(dom);
3558         unsigned long flags;
3559         int ret;
3560
3561         spin_lock_irqsave(&domain->lock, flags);
3562         ret = __set_gcr3(domain, pasid, cr3);
3563         spin_unlock_irqrestore(&domain->lock, flags);
3564
3565         return ret;
3566 }
3567 EXPORT_SYMBOL(amd_iommu_domain_set_gcr3);
3568
3569 int amd_iommu_domain_clear_gcr3(struct iommu_domain *dom, int pasid)
3570 {
3571         struct protection_domain *domain = to_pdomain(dom);
3572         unsigned long flags;
3573         int ret;
3574
3575         spin_lock_irqsave(&domain->lock, flags);
3576         ret = __clear_gcr3(domain, pasid);
3577         spin_unlock_irqrestore(&domain->lock, flags);
3578
3579         return ret;
3580 }
3581 EXPORT_SYMBOL(amd_iommu_domain_clear_gcr3);
3582
3583 int amd_iommu_complete_ppr(struct pci_dev *pdev, int pasid,
3584                            int status, int tag)
3585 {
3586         struct iommu_dev_data *dev_data;
3587         struct amd_iommu *iommu;
3588         struct iommu_cmd cmd;
3589
3590         dev_data = get_dev_data(&pdev->dev);
3591         iommu    = amd_iommu_rlookup_table[dev_data->devid];
3592
3593         build_complete_ppr(&cmd, dev_data->devid, pasid, status,
3594                            tag, dev_data->pri_tlp);
3595
3596         return iommu_queue_command(iommu, &cmd);
3597 }
3598 EXPORT_SYMBOL(amd_iommu_complete_ppr);
3599
3600 struct iommu_domain *amd_iommu_get_v2_domain(struct pci_dev *pdev)
3601 {
3602         struct protection_domain *pdomain;
3603
3604         pdomain = get_domain(&pdev->dev);
3605         if (IS_ERR(pdomain))
3606                 return NULL;
3607
3608         /* Only return IOMMUv2 domains */
3609         if (!(pdomain->flags & PD_IOMMUV2_MASK))
3610                 return NULL;
3611
3612         return &pdomain->domain;
3613 }
3614 EXPORT_SYMBOL(amd_iommu_get_v2_domain);
3615
3616 void amd_iommu_enable_device_erratum(struct pci_dev *pdev, u32 erratum)
3617 {
3618         struct iommu_dev_data *dev_data;
3619
3620         if (!amd_iommu_v2_supported())
3621                 return;
3622
3623         dev_data = get_dev_data(&pdev->dev);
3624         dev_data->errata |= (1 << erratum);
3625 }
3626 EXPORT_SYMBOL(amd_iommu_enable_device_erratum);
3627
3628 int amd_iommu_device_info(struct pci_dev *pdev,
3629                           struct amd_iommu_device_info *info)
3630 {
3631         int max_pasids;
3632         int pos;
3633
3634         if (pdev == NULL || info == NULL)
3635                 return -EINVAL;
3636
3637         if (!amd_iommu_v2_supported())
3638                 return -EINVAL;
3639
3640         memset(info, 0, sizeof(*info));
3641
3642         if (!pci_ats_disabled()) {
3643                 pos = pci_find_ext_capability(pdev, PCI_EXT_CAP_ID_ATS);
3644                 if (pos)
3645                         info->flags |= AMD_IOMMU_DEVICE_FLAG_ATS_SUP;
3646         }
3647
3648         pos = pci_find_ext_capability(pdev, PCI_EXT_CAP_ID_PRI);
3649         if (pos)
3650                 info->flags |= AMD_IOMMU_DEVICE_FLAG_PRI_SUP;
3651
3652         pos = pci_find_ext_capability(pdev, PCI_EXT_CAP_ID_PASID);
3653         if (pos) {
3654                 int features;
3655
3656                 max_pasids = 1 << (9 * (amd_iommu_max_glx_val + 1));
3657                 max_pasids = min(max_pasids, (1 << 20));
3658
3659                 info->flags |= AMD_IOMMU_DEVICE_FLAG_PASID_SUP;
3660                 info->max_pasids = min(pci_max_pasids(pdev), max_pasids);
3661
3662                 features = pci_pasid_features(pdev);
3663                 if (features & PCI_PASID_CAP_EXEC)
3664                         info->flags |= AMD_IOMMU_DEVICE_FLAG_EXEC_SUP;
3665                 if (features & PCI_PASID_CAP_PRIV)
3666                         info->flags |= AMD_IOMMU_DEVICE_FLAG_PRIV_SUP;
3667         }
3668
3669         return 0;
3670 }
3671 EXPORT_SYMBOL(amd_iommu_device_info);
3672
3673 #ifdef CONFIG_IRQ_REMAP
3674
3675 /*****************************************************************************
3676  *
3677  * Interrupt Remapping Implementation
3678  *
3679  *****************************************************************************/
3680
3681 static struct irq_chip amd_ir_chip;
3682 static DEFINE_SPINLOCK(iommu_table_lock);
3683
3684 static void set_dte_irq_entry(u16 devid, struct irq_remap_table *table)
3685 {
3686         u64 dte;
3687
3688         dte     = amd_iommu_dev_table[devid].data[2];
3689         dte     &= ~DTE_IRQ_PHYS_ADDR_MASK;
3690         dte     |= iommu_virt_to_phys(table->table);
3691         dte     |= DTE_IRQ_REMAP_INTCTL;
3692         dte     |= DTE_IRQ_TABLE_LEN;
3693         dte     |= DTE_IRQ_REMAP_ENABLE;
3694
3695         amd_iommu_dev_table[devid].data[2] = dte;
3696 }
3697
3698 static struct irq_remap_table *get_irq_table(u16 devid)
3699 {
3700         struct irq_remap_table *table;
3701
3702         if (WARN_ONCE(!amd_iommu_rlookup_table[devid],
3703                       "%s: no iommu for devid %x\n", __func__, devid))
3704                 return NULL;
3705
3706         table = irq_lookup_table[devid];
3707         if (WARN_ONCE(!table, "%s: no table for devid %x\n", __func__, devid))
3708                 return NULL;
3709
3710         return table;
3711 }
3712
3713 static struct irq_remap_table *__alloc_irq_table(void)
3714 {
3715         struct irq_remap_table *table;
3716
3717         table = kzalloc(sizeof(*table), GFP_KERNEL);
3718         if (!table)
3719                 return NULL;
3720
3721         table->table = kmem_cache_alloc(amd_iommu_irq_cache, GFP_KERNEL);
3722         if (!table->table) {
3723                 kfree(table);
3724                 return NULL;
3725         }
3726         raw_spin_lock_init(&table->lock);
3727
3728         if (!AMD_IOMMU_GUEST_IR_GA(amd_iommu_guest_ir))
3729                 memset(table->table, 0,
3730                        MAX_IRQS_PER_TABLE * sizeof(u32));
3731         else
3732                 memset(table->table, 0,
3733                        (MAX_IRQS_PER_TABLE * (sizeof(u64) * 2)));
3734         return table;
3735 }
3736
3737 static void set_remap_table_entry(struct amd_iommu *iommu, u16 devid,
3738                                   struct irq_remap_table *table)
3739 {
3740         irq_lookup_table[devid] = table;
3741         set_dte_irq_entry(devid, table);
3742         iommu_flush_dte(iommu, devid);
3743 }
3744
3745 static int set_remap_table_entry_alias(struct pci_dev *pdev, u16 alias,
3746                                        void *data)
3747 {
3748         struct irq_remap_table *table = data;
3749
3750         irq_lookup_table[alias] = table;
3751         set_dte_irq_entry(alias, table);
3752
3753         iommu_flush_dte(amd_iommu_rlookup_table[alias], alias);
3754
3755         return 0;
3756 }
3757
3758 static struct irq_remap_table *alloc_irq_table(u16 devid, struct pci_dev *pdev)
3759 {
3760         struct irq_remap_table *table = NULL;
3761         struct irq_remap_table *new_table = NULL;
3762         struct amd_iommu *iommu;
3763         unsigned long flags;
3764         u16 alias;
3765
3766         spin_lock_irqsave(&iommu_table_lock, flags);
3767
3768         iommu = amd_iommu_rlookup_table[devid];
3769         if (!iommu)
3770                 goto out_unlock;
3771
3772         table = irq_lookup_table[devid];
3773         if (table)
3774                 goto out_unlock;
3775
3776         alias = amd_iommu_alias_table[devid];
3777         table = irq_lookup_table[alias];
3778         if (table) {
3779                 set_remap_table_entry(iommu, devid, table);
3780                 goto out_wait;
3781         }
3782         spin_unlock_irqrestore(&iommu_table_lock, flags);
3783
3784         /* Nothing there yet, allocate new irq remapping table */
3785         new_table = __alloc_irq_table();
3786         if (!new_table)
3787                 return NULL;
3788
3789         spin_lock_irqsave(&iommu_table_lock, flags);
3790
3791         table = irq_lookup_table[devid];
3792         if (table)
3793                 goto out_unlock;
3794
3795         table = irq_lookup_table[alias];
3796         if (table) {
3797                 set_remap_table_entry(iommu, devid, table);
3798                 goto out_wait;
3799         }
3800
3801         table = new_table;
3802         new_table = NULL;
3803
3804         if (pdev)
3805                 pci_for_each_dma_alias(pdev, set_remap_table_entry_alias,
3806                                        table);
3807         else
3808                 set_remap_table_entry(iommu, devid, table);
3809
3810         if (devid != alias)
3811                 set_remap_table_entry(iommu, alias, table);
3812
3813 out_wait:
3814         iommu_completion_wait(iommu);
3815
3816 out_unlock:
3817         spin_unlock_irqrestore(&iommu_table_lock, flags);
3818
3819         if (new_table) {
3820                 kmem_cache_free(amd_iommu_irq_cache, new_table->table);
3821                 kfree(new_table);
3822         }
3823         return table;
3824 }
3825
3826 static int alloc_irq_index(u16 devid, int count, bool align,
3827                            struct pci_dev *pdev)
3828 {
3829         struct irq_remap_table *table;
3830         int index, c, alignment = 1;
3831         unsigned long flags;
3832         struct amd_iommu *iommu = amd_iommu_rlookup_table[devid];
3833
3834         if (!iommu)
3835                 return -ENODEV;
3836
3837         table = alloc_irq_table(devid, pdev);
3838         if (!table)
3839                 return -ENODEV;
3840
3841         if (align)
3842                 alignment = roundup_pow_of_two(count);
3843
3844         raw_spin_lock_irqsave(&table->lock, flags);
3845
3846         /* Scan table for free entries */
3847         for (index = ALIGN(table->min_index, alignment), c = 0;
3848              index < MAX_IRQS_PER_TABLE;) {
3849                 if (!iommu->irte_ops->is_allocated(table, index)) {
3850                         c += 1;
3851                 } else {
3852                         c     = 0;
3853                         index = ALIGN(index + 1, alignment);
3854                         continue;
3855                 }
3856
3857                 if (c == count) {
3858                         for (; c != 0; --c)
3859                                 iommu->irte_ops->set_allocated(table, index - c + 1);
3860
3861                         index -= count - 1;
3862                         goto out;
3863                 }
3864
3865                 index++;
3866         }
3867
3868         index = -ENOSPC;
3869
3870 out:
3871         raw_spin_unlock_irqrestore(&table->lock, flags);
3872
3873         return index;
3874 }
3875
3876 static int modify_irte_ga(u16 devid, int index, struct irte_ga *irte,
3877                           struct amd_ir_data *data)
3878 {
3879         bool ret;
3880         struct irq_remap_table *table;
3881         struct amd_iommu *iommu;
3882         unsigned long flags;
3883         struct irte_ga *entry;
3884
3885         iommu = amd_iommu_rlookup_table[devid];
3886         if (iommu == NULL)
3887                 return -EINVAL;
3888
3889         table = get_irq_table(devid);
3890         if (!table)
3891                 return -ENOMEM;
3892
3893         raw_spin_lock_irqsave(&table->lock, flags);
3894
3895         entry = (struct irte_ga *)table->table;
3896         entry = &entry[index];
3897
3898         ret = cmpxchg_double(&entry->lo.val, &entry->hi.val,
3899                              entry->lo.val, entry->hi.val,
3900                              irte->lo.val, irte->hi.val);
3901         /*
3902          * We use cmpxchg16 to atomically update the 128-bit IRTE,
3903          * and it cannot be updated by the hardware or other processors
3904          * behind us, so the return value of cmpxchg16 should be the
3905          * same as the old value.
3906          */
3907         WARN_ON(!ret);
3908
3909         if (data)
3910                 data->ref = entry;
3911
3912         raw_spin_unlock_irqrestore(&table->lock, flags);
3913
3914         iommu_flush_irt(iommu, devid);
3915         iommu_completion_wait(iommu);
3916
3917         return 0;
3918 }
3919
3920 static int modify_irte(u16 devid, int index, union irte *irte)
3921 {
3922         struct irq_remap_table *table;
3923         struct amd_iommu *iommu;
3924         unsigned long flags;
3925
3926         iommu = amd_iommu_rlookup_table[devid];
3927         if (iommu == NULL)
3928                 return -EINVAL;
3929
3930         table = get_irq_table(devid);
3931         if (!table)
3932                 return -ENOMEM;
3933
3934         raw_spin_lock_irqsave(&table->lock, flags);
3935         table->table[index] = irte->val;
3936         raw_spin_unlock_irqrestore(&table->lock, flags);
3937
3938         iommu_flush_irt(iommu, devid);
3939         iommu_completion_wait(iommu);
3940
3941         return 0;
3942 }
3943
3944 static void free_irte(u16 devid, int index)
3945 {
3946         struct irq_remap_table *table;
3947         struct amd_iommu *iommu;
3948         unsigned long flags;
3949
3950         iommu = amd_iommu_rlookup_table[devid];
3951         if (iommu == NULL)
3952                 return;
3953
3954         table = get_irq_table(devid);
3955         if (!table)
3956                 return;
3957
3958         raw_spin_lock_irqsave(&table->lock, flags);
3959         iommu->irte_ops->clear_allocated(table, index);
3960         raw_spin_unlock_irqrestore(&table->lock, flags);
3961
3962         iommu_flush_irt(iommu, devid);
3963         iommu_completion_wait(iommu);
3964 }
3965
3966 static void irte_prepare(void *entry,
3967                          u32 delivery_mode, u32 dest_mode,
3968                          u8 vector, u32 dest_apicid, int devid)
3969 {
3970         union irte *irte = (union irte *) entry;
3971
3972         irte->val                = 0;
3973         irte->fields.vector      = vector;
3974         irte->fields.int_type    = delivery_mode;
3975         irte->fields.destination = dest_apicid;
3976         irte->fields.dm          = dest_mode;
3977         irte->fields.valid       = 1;
3978 }
3979
3980 static void irte_ga_prepare(void *entry,
3981                             u32 delivery_mode, u32 dest_mode,
3982                             u8 vector, u32 dest_apicid, int devid)
3983 {
3984         struct irte_ga *irte = (struct irte_ga *) entry;
3985
3986         irte->lo.val                      = 0;
3987         irte->hi.val                      = 0;
3988         irte->lo.fields_remap.int_type    = delivery_mode;
3989         irte->lo.fields_remap.dm          = dest_mode;
3990         irte->hi.fields.vector            = vector;
3991         irte->lo.fields_remap.destination = APICID_TO_IRTE_DEST_LO(dest_apicid);
3992         irte->hi.fields.destination       = APICID_TO_IRTE_DEST_HI(dest_apicid);
3993         irte->lo.fields_remap.valid       = 1;
3994 }
3995
3996 static void irte_activate(void *entry, u16 devid, u16 index)
3997 {
3998         union irte *irte = (union irte *) entry;
3999
4000         irte->fields.valid = 1;
4001         modify_irte(devid, index, irte);
4002 }
4003
4004 static void irte_ga_activate(void *entry, u16 devid, u16 index)
4005 {
4006         struct irte_ga *irte = (struct irte_ga *) entry;
4007
4008         irte->lo.fields_remap.valid = 1;
4009         modify_irte_ga(devid, index, irte, NULL);
4010 }
4011
4012 static void irte_deactivate(void *entry, u16 devid, u16 index)
4013 {
4014         union irte *irte = (union irte *) entry;
4015
4016         irte->fields.valid = 0;
4017         modify_irte(devid, index, irte);
4018 }
4019
4020 static void irte_ga_deactivate(void *entry, u16 devid, u16 index)
4021 {
4022         struct irte_ga *irte = (struct irte_ga *) entry;
4023
4024         irte->lo.fields_remap.valid = 0;
4025         modify_irte_ga(devid, index, irte, NULL);
4026 }
4027
4028 static void irte_set_affinity(void *entry, u16 devid, u16 index,
4029                               u8 vector, u32 dest_apicid)
4030 {
4031         union irte *irte = (union irte *) entry;
4032
4033         irte->fields.vector = vector;
4034         irte->fields.destination = dest_apicid;
4035         modify_irte(devid, index, irte);
4036 }
4037
4038 static void irte_ga_set_affinity(void *entry, u16 devid, u16 index,
4039                                  u8 vector, u32 dest_apicid)
4040 {
4041         struct irte_ga *irte = (struct irte_ga *) entry;
4042
4043         if (!irte->lo.fields_remap.guest_mode) {
4044                 irte->hi.fields.vector = vector;
4045                 irte->lo.fields_remap.destination =
4046                                         APICID_TO_IRTE_DEST_LO(dest_apicid);
4047                 irte->hi.fields.destination =
4048                                         APICID_TO_IRTE_DEST_HI(dest_apicid);
4049                 modify_irte_ga(devid, index, irte, NULL);
4050         }
4051 }
4052
4053 #define IRTE_ALLOCATED (~1U)
4054 static void irte_set_allocated(struct irq_remap_table *table, int index)
4055 {
4056         table->table[index] = IRTE_ALLOCATED;
4057 }
4058
4059 static void irte_ga_set_allocated(struct irq_remap_table *table, int index)
4060 {
4061         struct irte_ga *ptr = (struct irte_ga *)table->table;
4062         struct irte_ga *irte = &ptr[index];
4063
4064         memset(&irte->lo.val, 0, sizeof(u64));
4065         memset(&irte->hi.val, 0, sizeof(u64));
4066         irte->hi.fields.vector = 0xff;
4067 }
4068
4069 static bool irte_is_allocated(struct irq_remap_table *table, int index)
4070 {
4071         union irte *ptr = (union irte *)table->table;
4072         union irte *irte = &ptr[index];
4073
4074         return irte->val != 0;
4075 }
4076
4077 static bool irte_ga_is_allocated(struct irq_remap_table *table, int index)
4078 {
4079         struct irte_ga *ptr = (struct irte_ga *)table->table;
4080         struct irte_ga *irte = &ptr[index];
4081
4082         return irte->hi.fields.vector != 0;
4083 }
4084
4085 static void irte_clear_allocated(struct irq_remap_table *table, int index)
4086 {
4087         table->table[index] = 0;
4088 }
4089
4090 static void irte_ga_clear_allocated(struct irq_remap_table *table, int index)
4091 {
4092         struct irte_ga *ptr = (struct irte_ga *)table->table;
4093         struct irte_ga *irte = &ptr[index];
4094
4095         memset(&irte->lo.val, 0, sizeof(u64));
4096         memset(&irte->hi.val, 0, sizeof(u64));
4097 }
4098
4099 static int get_devid(struct irq_alloc_info *info)
4100 {
4101         int devid = -1;
4102
4103         switch (info->type) {
4104         case X86_IRQ_ALLOC_TYPE_IOAPIC:
4105                 devid     = get_ioapic_devid(info->ioapic_id);
4106                 break;
4107         case X86_IRQ_ALLOC_TYPE_HPET:
4108                 devid     = get_hpet_devid(info->hpet_id);
4109                 break;
4110         case X86_IRQ_ALLOC_TYPE_MSI:
4111         case X86_IRQ_ALLOC_TYPE_MSIX:
4112                 devid = get_device_id(&info->msi_dev->dev);
4113                 break;
4114         default:
4115                 BUG_ON(1);
4116                 break;
4117         }
4118
4119         return devid;
4120 }
4121
4122 static struct irq_domain *get_ir_irq_domain(struct irq_alloc_info *info)
4123 {
4124         struct amd_iommu *iommu;
4125         int devid;
4126
4127         if (!info)
4128                 return NULL;
4129
4130         devid = get_devid(info);
4131         if (devid >= 0) {
4132                 iommu = amd_iommu_rlookup_table[devid];
4133                 if (iommu)
4134                         return iommu->ir_domain;
4135         }
4136
4137         return NULL;
4138 }
4139
4140 static struct irq_domain *get_irq_domain(struct irq_alloc_info *info)
4141 {
4142         struct amd_iommu *iommu;
4143         int devid;
4144
4145         if (!info)
4146                 return NULL;
4147
4148         switch (info->type) {
4149         case X86_IRQ_ALLOC_TYPE_MSI:
4150         case X86_IRQ_ALLOC_TYPE_MSIX:
4151                 devid = get_device_id(&info->msi_dev->dev);
4152                 if (devid < 0)
4153                         return NULL;
4154
4155                 iommu = amd_iommu_rlookup_table[devid];
4156                 if (iommu)
4157                         return iommu->msi_domain;
4158                 break;
4159         default:
4160                 break;
4161         }
4162
4163         return NULL;
4164 }
4165
4166 struct irq_remap_ops amd_iommu_irq_ops = {
4167         .prepare                = amd_iommu_prepare,
4168         .enable                 = amd_iommu_enable,
4169         .disable                = amd_iommu_disable,
4170         .reenable               = amd_iommu_reenable,
4171         .enable_faulting        = amd_iommu_enable_faulting,
4172         .get_ir_irq_domain      = get_ir_irq_domain,
4173         .get_irq_domain         = get_irq_domain,
4174 };
4175
4176 static void irq_remapping_prepare_irte(struct amd_ir_data *data,
4177                                        struct irq_cfg *irq_cfg,
4178                                        struct irq_alloc_info *info,
4179                                        int devid, int index, int sub_handle)
4180 {
4181         struct irq_2_irte *irte_info = &data->irq_2_irte;
4182         struct msi_msg *msg = &data->msi_entry;
4183         struct IO_APIC_route_entry *entry;
4184         struct amd_iommu *iommu = amd_iommu_rlookup_table[devid];
4185
4186         if (!iommu)
4187                 return;
4188
4189         data->irq_2_irte.devid = devid;
4190         data->irq_2_irte.index = index + sub_handle;
4191         iommu->irte_ops->prepare(data->entry, apic->irq_delivery_mode,
4192                                  apic->irq_dest_mode, irq_cfg->vector,
4193                                  irq_cfg->dest_apicid, devid);
4194
4195         switch (info->type) {
4196         case X86_IRQ_ALLOC_TYPE_IOAPIC:
4197                 /* Setup IOAPIC entry */
4198                 entry = info->ioapic_entry;
4199                 info->ioapic_entry = NULL;
4200                 memset(entry, 0, sizeof(*entry));
4201                 entry->vector        = index;
4202                 entry->mask          = 0;
4203                 entry->trigger       = info->ioapic_trigger;
4204                 entry->polarity      = info->ioapic_polarity;
4205                 /* Mask level triggered irqs. */
4206                 if (info->ioapic_trigger)
4207                         entry->mask = 1;
4208                 break;
4209
4210         case X86_IRQ_ALLOC_TYPE_HPET:
4211         case X86_IRQ_ALLOC_TYPE_MSI:
4212         case X86_IRQ_ALLOC_TYPE_MSIX:
4213                 msg->address_hi = MSI_ADDR_BASE_HI;
4214                 msg->address_lo = MSI_ADDR_BASE_LO;
4215                 msg->data = irte_info->index;
4216                 break;
4217
4218         default:
4219                 BUG_ON(1);
4220                 break;
4221         }
4222 }
4223
4224 struct amd_irte_ops irte_32_ops = {
4225         .prepare = irte_prepare,
4226         .activate = irte_activate,
4227         .deactivate = irte_deactivate,
4228         .set_affinity = irte_set_affinity,
4229         .set_allocated = irte_set_allocated,
4230         .is_allocated = irte_is_allocated,
4231         .clear_allocated = irte_clear_allocated,
4232 };
4233
4234 struct amd_irte_ops irte_128_ops = {
4235         .prepare = irte_ga_prepare,
4236         .activate = irte_ga_activate,
4237         .deactivate = irte_ga_deactivate,
4238         .set_affinity = irte_ga_set_affinity,
4239         .set_allocated = irte_ga_set_allocated,
4240         .is_allocated = irte_ga_is_allocated,
4241         .clear_allocated = irte_ga_clear_allocated,
4242 };
4243
4244 static int irq_remapping_alloc(struct irq_domain *domain, unsigned int virq,
4245                                unsigned int nr_irqs, void *arg)
4246 {
4247         struct irq_alloc_info *info = arg;
4248         struct irq_data *irq_data;
4249         struct amd_ir_data *data = NULL;
4250         struct irq_cfg *cfg;
4251         int i, ret, devid;
4252         int index;
4253
4254         if (!info)
4255                 return -EINVAL;
4256         if (nr_irqs > 1 && info->type != X86_IRQ_ALLOC_TYPE_MSI &&
4257             info->type != X86_IRQ_ALLOC_TYPE_MSIX)
4258                 return -EINVAL;
4259
4260         /*
4261          * With IRQ remapping enabled, don't need contiguous CPU vectors
4262          * to support multiple MSI interrupts.
4263          */
4264         if (info->type == X86_IRQ_ALLOC_TYPE_MSI)
4265                 info->flags &= ~X86_IRQ_ALLOC_CONTIGUOUS_VECTORS;
4266
4267         devid = get_devid(info);
4268         if (devid < 0)
4269                 return -EINVAL;
4270
4271         ret = irq_domain_alloc_irqs_parent(domain, virq, nr_irqs, arg);
4272         if (ret < 0)
4273                 return ret;
4274
4275         if (info->type == X86_IRQ_ALLOC_TYPE_IOAPIC) {
4276                 struct irq_remap_table *table;
4277                 struct amd_iommu *iommu;
4278
4279                 table = alloc_irq_table(devid, NULL);
4280                 if (table) {
4281                         if (!table->min_index) {
4282                                 /*
4283                                  * Keep the first 32 indexes free for IOAPIC
4284                                  * interrupts.
4285                                  */
4286                                 table->min_index = 32;
4287                                 iommu = amd_iommu_rlookup_table[devid];
4288                                 for (i = 0; i < 32; ++i)
4289                                         iommu->irte_ops->set_allocated(table, i);
4290                         }
4291                         WARN_ON(table->min_index != 32);
4292                         index = info->ioapic_pin;
4293                 } else {
4294                         index = -ENOMEM;
4295                 }
4296         } else if (info->type == X86_IRQ_ALLOC_TYPE_MSI ||
4297                    info->type == X86_IRQ_ALLOC_TYPE_MSIX) {
4298                 bool align = (info->type == X86_IRQ_ALLOC_TYPE_MSI);
4299
4300                 index = alloc_irq_index(devid, nr_irqs, align, info->msi_dev);
4301         } else {
4302                 index = alloc_irq_index(devid, nr_irqs, false, NULL);
4303         }
4304
4305         if (index < 0) {
4306                 pr_warn("Failed to allocate IRTE\n");
4307                 ret = index;
4308                 goto out_free_parent;
4309         }
4310
4311         for (i = 0; i < nr_irqs; i++) {
4312                 irq_data = irq_domain_get_irq_data(domain, virq + i);
4313                 cfg = irqd_cfg(irq_data);
4314                 if (!irq_data || !cfg) {
4315                         ret = -EINVAL;
4316                         goto out_free_data;
4317                 }
4318
4319                 ret = -ENOMEM;
4320                 data = kzalloc(sizeof(*data), GFP_KERNEL);
4321                 if (!data)
4322                         goto out_free_data;
4323
4324                 if (!AMD_IOMMU_GUEST_IR_GA(amd_iommu_guest_ir))
4325                         data->entry = kzalloc(sizeof(union irte), GFP_KERNEL);
4326                 else
4327                         data->entry = kzalloc(sizeof(struct irte_ga),
4328                                                      GFP_KERNEL);
4329                 if (!data->entry) {
4330                         kfree(data);
4331                         goto out_free_data;
4332                 }
4333
4334                 irq_data->hwirq = (devid << 16) + i;
4335                 irq_data->chip_data = data;
4336                 irq_data->chip = &amd_ir_chip;
4337                 irq_remapping_prepare_irte(data, cfg, info, devid, index, i);
4338                 irq_set_status_flags(virq + i, IRQ_MOVE_PCNTXT);
4339         }
4340
4341         return 0;
4342
4343 out_free_data:
4344         for (i--; i >= 0; i--) {
4345                 irq_data = irq_domain_get_irq_data(domain, virq + i);
4346                 if (irq_data)
4347                         kfree(irq_data->chip_data);
4348         }
4349         for (i = 0; i < nr_irqs; i++)
4350                 free_irte(devid, index + i);
4351 out_free_parent:
4352         irq_domain_free_irqs_common(domain, virq, nr_irqs);
4353         return ret;
4354 }
4355
4356 static void irq_remapping_free(struct irq_domain *domain, unsigned int virq,
4357                                unsigned int nr_irqs)
4358 {
4359         struct irq_2_irte *irte_info;
4360         struct irq_data *irq_data;
4361         struct amd_ir_data *data;
4362         int i;
4363
4364         for (i = 0; i < nr_irqs; i++) {
4365                 irq_data = irq_domain_get_irq_data(domain, virq  + i);
4366                 if (irq_data && irq_data->chip_data) {
4367                         data = irq_data->chip_data;
4368                         irte_info = &data->irq_2_irte;
4369                         free_irte(irte_info->devid, irte_info->index);
4370                         kfree(data->entry);
4371                         kfree(data);
4372                 }
4373         }
4374         irq_domain_free_irqs_common(domain, virq, nr_irqs);
4375 }
4376
4377 static void amd_ir_update_irte(struct irq_data *irqd, struct amd_iommu *iommu,
4378                                struct amd_ir_data *ir_data,
4379                                struct irq_2_irte *irte_info,
4380                                struct irq_cfg *cfg);
4381
4382 static int irq_remapping_activate(struct irq_domain *domain,
4383                                   struct irq_data *irq_data, bool reserve)
4384 {
4385         struct amd_ir_data *data = irq_data->chip_data;
4386         struct irq_2_irte *irte_info = &data->irq_2_irte;
4387         struct amd_iommu *iommu = amd_iommu_rlookup_table[irte_info->devid];
4388         struct irq_cfg *cfg = irqd_cfg(irq_data);
4389
4390         if (!iommu)
4391                 return 0;
4392
4393         iommu->irte_ops->activate(data->entry, irte_info->devid,
4394                                   irte_info->index);
4395         amd_ir_update_irte(irq_data, iommu, data, irte_info, cfg);
4396         return 0;
4397 }
4398
4399 static void irq_remapping_deactivate(struct irq_domain *domain,
4400                                      struct irq_data *irq_data)
4401 {
4402         struct amd_ir_data *data = irq_data->chip_data;
4403         struct irq_2_irte *irte_info = &data->irq_2_irte;
4404         struct amd_iommu *iommu = amd_iommu_rlookup_table[irte_info->devid];
4405
4406         if (iommu)
4407                 iommu->irte_ops->deactivate(data->entry, irte_info->devid,
4408                                             irte_info->index);
4409 }
4410
4411 static const struct irq_domain_ops amd_ir_domain_ops = {
4412         .alloc = irq_remapping_alloc,
4413         .free = irq_remapping_free,
4414         .activate = irq_remapping_activate,
4415         .deactivate = irq_remapping_deactivate,
4416 };
4417
4418 int amd_iommu_activate_guest_mode(void *data)
4419 {
4420         struct amd_ir_data *ir_data = (struct amd_ir_data *)data;
4421         struct irte_ga *entry = (struct irte_ga *) ir_data->entry;
4422
4423         if (!AMD_IOMMU_GUEST_IR_VAPIC(amd_iommu_guest_ir) ||
4424             !entry || entry->lo.fields_vapic.guest_mode)
4425                 return 0;
4426
4427         entry->lo.val = 0;
4428         entry->hi.val = 0;
4429
4430         entry->lo.fields_vapic.guest_mode  = 1;
4431         entry->lo.fields_vapic.ga_log_intr = 1;
4432         entry->hi.fields.ga_root_ptr       = ir_data->ga_root_ptr;
4433         entry->hi.fields.vector            = ir_data->ga_vector;
4434         entry->lo.fields_vapic.ga_tag      = ir_data->ga_tag;
4435
4436         return modify_irte_ga(ir_data->irq_2_irte.devid,
4437                               ir_data->irq_2_irte.index, entry, ir_data);
4438 }
4439 EXPORT_SYMBOL(amd_iommu_activate_guest_mode);
4440
4441 int amd_iommu_deactivate_guest_mode(void *data)
4442 {
4443         struct amd_ir_data *ir_data = (struct amd_ir_data *)data;
4444         struct irte_ga *entry = (struct irte_ga *) ir_data->entry;
4445         struct irq_cfg *cfg = ir_data->cfg;
4446         u64 valid;
4447
4448         if (!AMD_IOMMU_GUEST_IR_VAPIC(amd_iommu_guest_ir) ||
4449             !entry || !entry->lo.fields_vapic.guest_mode)
4450                 return 0;
4451
4452         valid = entry->lo.fields_remap.valid;
4453
4454         entry->lo.val = 0;
4455         entry->hi.val = 0;
4456
4457         entry->lo.fields_remap.valid       = valid;
4458         entry->lo.fields_remap.dm          = apic->irq_dest_mode;
4459         entry->lo.fields_remap.int_type    = apic->irq_delivery_mode;
4460         entry->hi.fields.vector            = cfg->vector;
4461         entry->lo.fields_remap.destination =
4462                                 APICID_TO_IRTE_DEST_LO(cfg->dest_apicid);
4463         entry->hi.fields.destination =
4464                                 APICID_TO_IRTE_DEST_HI(cfg->dest_apicid);
4465
4466         return modify_irte_ga(ir_data->irq_2_irte.devid,
4467                               ir_data->irq_2_irte.index, entry, ir_data);
4468 }
4469 EXPORT_SYMBOL(amd_iommu_deactivate_guest_mode);
4470
4471 static int amd_ir_set_vcpu_affinity(struct irq_data *data, void *vcpu_info)
4472 {
4473         int ret;
4474         struct amd_iommu *iommu;
4475         struct amd_iommu_pi_data *pi_data = vcpu_info;
4476         struct vcpu_data *vcpu_pi_info = pi_data->vcpu_data;
4477         struct amd_ir_data *ir_data = data->chip_data;
4478         struct irq_2_irte *irte_info = &ir_data->irq_2_irte;
4479         struct iommu_dev_data *dev_data = search_dev_data(irte_info->devid);
4480
4481         /* Note:
4482          * This device has never been set up for guest mode.
4483          * we should not modify the IRTE
4484          */
4485         if (!dev_data || !dev_data->use_vapic)
4486                 return 0;
4487
4488         ir_data->cfg = irqd_cfg(data);
4489         pi_data->ir_data = ir_data;
4490
4491         /* Note:
4492          * SVM tries to set up for VAPIC mode, but we are in
4493          * legacy mode. So, we force legacy mode instead.
4494          */
4495         if (!AMD_IOMMU_GUEST_IR_VAPIC(amd_iommu_guest_ir)) {
4496                 pr_debug("%s: Fall back to using intr legacy remap\n",
4497                          __func__);
4498                 pi_data->is_guest_mode = false;
4499         }
4500
4501         iommu = amd_iommu_rlookup_table[irte_info->devid];
4502         if (iommu == NULL)
4503                 return -EINVAL;
4504
4505         pi_data->prev_ga_tag = ir_data->cached_ga_tag;
4506         if (pi_data->is_guest_mode) {
4507                 ir_data->ga_root_ptr = (pi_data->base >> 12);
4508                 ir_data->ga_vector = vcpu_pi_info->vector;
4509                 ir_data->ga_tag = pi_data->ga_tag;
4510                 ret = amd_iommu_activate_guest_mode(ir_data);
4511                 if (!ret)
4512                         ir_data->cached_ga_tag = pi_data->ga_tag;
4513         } else {
4514                 ret = amd_iommu_deactivate_guest_mode(ir_data);
4515
4516                 /*
4517                  * This communicates the ga_tag back to the caller
4518                  * so that it can do all the necessary clean up.
4519                  */
4520                 if (!ret)
4521                         ir_data->cached_ga_tag = 0;
4522         }
4523
4524         return ret;
4525 }
4526
4527
4528 static void amd_ir_update_irte(struct irq_data *irqd, struct amd_iommu *iommu,
4529                                struct amd_ir_data *ir_data,
4530                                struct irq_2_irte *irte_info,
4531                                struct irq_cfg *cfg)
4532 {
4533
4534         /*
4535          * Atomically updates the IRTE with the new destination, vector
4536          * and flushes the interrupt entry cache.
4537          */
4538         iommu->irte_ops->set_affinity(ir_data->entry, irte_info->devid,
4539                                       irte_info->index, cfg->vector,
4540                                       cfg->dest_apicid);
4541 }
4542
4543 static int amd_ir_set_affinity(struct irq_data *data,
4544                                const struct cpumask *mask, bool force)
4545 {
4546         struct amd_ir_data *ir_data = data->chip_data;
4547         struct irq_2_irte *irte_info = &ir_data->irq_2_irte;
4548         struct irq_cfg *cfg = irqd_cfg(data);
4549         struct irq_data *parent = data->parent_data;
4550         struct amd_iommu *iommu = amd_iommu_rlookup_table[irte_info->devid];
4551         int ret;
4552
4553         if (!iommu)
4554                 return -ENODEV;
4555
4556         ret = parent->chip->irq_set_affinity(parent, mask, force);
4557         if (ret < 0 || ret == IRQ_SET_MASK_OK_DONE)
4558                 return ret;
4559
4560         amd_ir_update_irte(data, iommu, ir_data, irte_info, cfg);
4561         /*
4562          * After this point, all the interrupts will start arriving
4563          * at the new destination. So, time to cleanup the previous
4564          * vector allocation.
4565          */
4566         send_cleanup_vector(cfg);
4567
4568         return IRQ_SET_MASK_OK_DONE;
4569 }
4570
4571 static void ir_compose_msi_msg(struct irq_data *irq_data, struct msi_msg *msg)
4572 {
4573         struct amd_ir_data *ir_data = irq_data->chip_data;
4574
4575         *msg = ir_data->msi_entry;
4576 }
4577
4578 static struct irq_chip amd_ir_chip = {
4579         .name                   = "AMD-IR",
4580         .irq_ack                = apic_ack_irq,
4581         .irq_set_affinity       = amd_ir_set_affinity,
4582         .irq_set_vcpu_affinity  = amd_ir_set_vcpu_affinity,
4583         .irq_compose_msi_msg    = ir_compose_msi_msg,
4584 };
4585
4586 int amd_iommu_create_irq_domain(struct amd_iommu *iommu)
4587 {
4588         struct fwnode_handle *fn;
4589
4590         fn = irq_domain_alloc_named_id_fwnode("AMD-IR", iommu->index);
4591         if (!fn)
4592                 return -ENOMEM;
4593         iommu->ir_domain = irq_domain_create_tree(fn, &amd_ir_domain_ops, iommu);
4594         if (!iommu->ir_domain) {
4595                 irq_domain_free_fwnode(fn);
4596                 return -ENOMEM;
4597         }
4598
4599         iommu->ir_domain->parent = arch_get_ir_parent_domain();
4600         iommu->msi_domain = arch_create_remap_msi_irq_domain(iommu->ir_domain,
4601                                                              "AMD-IR-MSI",
4602                                                              iommu->index);
4603         return 0;
4604 }
4605
4606 int amd_iommu_update_ga(int cpu, bool is_run, void *data)
4607 {
4608         unsigned long flags;
4609         struct amd_iommu *iommu;
4610         struct irq_remap_table *table;
4611         struct amd_ir_data *ir_data = (struct amd_ir_data *)data;
4612         int devid = ir_data->irq_2_irte.devid;
4613         struct irte_ga *entry = (struct irte_ga *) ir_data->entry;
4614         struct irte_ga *ref = (struct irte_ga *) ir_data->ref;
4615
4616         if (!AMD_IOMMU_GUEST_IR_VAPIC(amd_iommu_guest_ir) ||
4617             !ref || !entry || !entry->lo.fields_vapic.guest_mode)
4618                 return 0;
4619
4620         iommu = amd_iommu_rlookup_table[devid];
4621         if (!iommu)
4622                 return -ENODEV;
4623
4624         table = get_irq_table(devid);
4625         if (!table)
4626                 return -ENODEV;
4627
4628         raw_spin_lock_irqsave(&table->lock, flags);
4629
4630         if (ref->lo.fields_vapic.guest_mode) {
4631                 if (cpu >= 0) {
4632                         ref->lo.fields_vapic.destination =
4633                                                 APICID_TO_IRTE_DEST_LO(cpu);
4634                         ref->hi.fields.destination =
4635                                                 APICID_TO_IRTE_DEST_HI(cpu);
4636                 }
4637                 ref->lo.fields_vapic.is_run = is_run;
4638                 barrier();
4639         }
4640
4641         raw_spin_unlock_irqrestore(&table->lock, flags);
4642
4643         iommu_flush_irt(iommu, devid);
4644         iommu_completion_wait(iommu);
4645         return 0;
4646 }
4647 EXPORT_SYMBOL(amd_iommu_update_ga);
4648 #endif