drivers/infiniband/hw/hfi1/pcie.c

   1 /*
   2  * Copyright(c) 2015, 2016 Intel Corporation.
   3  *
   4  * This file is provided under a dual BSD/GPLv2 license.  When using or
   5  * redistributing this file, you may do so under either license.
   6  *
   7  * GPL LICENSE SUMMARY
   8  *
   9  * This program is free software; you can redistribute it and/or modify
  10  * it under the terms of version 2 of the GNU General Public License as
  11  * published by the Free Software Foundation.
  12  *
  13  * This program is distributed in the hope that it will be useful, but
  14  * WITHOUT ANY WARRANTY; without even the implied warranty of
  15  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the GNU
  16  * General Public License for more details.
  17  *
  18  * BSD LICENSE
  19  *
  20  * Redistribution and use in source and binary forms, with or without
  21  * modification, are permitted provided that the following conditions
  22  * are met:
  23  *
  24  *  - Redistributions of source code must retain the above copyright
  25  *    notice, this list of conditions and the following disclaimer.
  26  *  - Redistributions in binary form must reproduce the above copyright
  27  *    notice, this list of conditions and the following disclaimer in
  28  *    the documentation and/or other materials provided with the
  29  *    distribution.
  30  *  - Neither the name of Intel Corporation nor the names of its
  31  *    contributors may be used to endorse or promote products derived
  32  *    from this software without specific prior written permission.
  33  *
  34  * THIS SOFTWARE IS PROVIDED BY THE COPYRIGHT HOLDERS AND CONTRIBUTORS
  35  * "AS IS" AND ANY EXPRESS OR IMPLIED WARRANTIES, INCLUDING, BUT NOT
  36  * LIMITED TO, THE IMPLIED WARRANTIES OF MERCHANTABILITY AND FITNESS FOR
  37  * A PARTICULAR PURPOSE ARE DISCLAIMED. IN NO EVENT SHALL THE COPYRIGHT
  38  * OWNER OR CONTRIBUTORS BE LIABLE FOR ANY DIRECT, INDIRECT, INCIDENTAL,
  39  * SPECIAL, EXEMPLARY, OR CONSEQUENTIAL DAMAGES (INCLUDING, BUT NOT
  40  * LIMITED TO, PROCUREMENT OF SUBSTITUTE GOODS OR SERVICES; LOSS OF USE,
  41  * DATA, OR PROFITS; OR BUSINESS INTERRUPTION) HOWEVER CAUSED AND ON ANY
  42  * THEORY OF LIABILITY, WHETHER IN CONTRACT, STRICT LIABILITY, OR TORT
  43  * (INCLUDING NEGLIGENCE OR OTHERWISE) ARISING IN ANY WAY OUT OF THE USE
  44  * OF THIS SOFTWARE, EVEN IF ADVISED OF THE POSSIBILITY OF SUCH DAMAGE.
  45  *
  46  */
  47
  48 #include <linux/pci.h>
  49 #include <linux/io.h>
  50 #include <linux/delay.h>
  51 #include <linux/vmalloc.h>
  52 #include <linux/aer.h>
  53 #include <linux/module.h>
  54
  55 #include "hfi.h"
  56 #include "chip_registers.h"
  57 #include "aspm.h"
  58
  59 /* link speed vector for Gen3 speed - not in Linux headers */
  60 #define GEN1_SPEED_VECTOR 0x1
  61 #define GEN2_SPEED_VECTOR 0x2
  62 #define GEN3_SPEED_VECTOR 0x3
  63
  64 /*
  65  * This file contains PCIe utility routines.
  66  */
  67
  68 /*
  69  * Code to adjust PCIe capabilities.
  70  */
  71 static void tune_pcie_caps(struct hfi1_devdata *);
  72
  73 /*
  74  * Do all the common PCIe setup and initialization.
  75  * devdata is not yet allocated, and is not allocated until after this
  76  * routine returns success.  Therefore dd_dev_err() can't be used for error
  77  * printing.
  78  */
  79 int hfi1_pcie_init(struct pci_dev *pdev, const struct pci_device_id *ent)
  80 {
  81         int ret;
  82
  83         ret = pci_enable_device(pdev);
  84         if (ret) {
  85                 /*
  86                  * This can happen (in theory) iff:
  87                  * We did a chip reset, and then failed to reprogram the
  88                  * BAR, or the chip reset due to an internal error.  We then
  89                  * unloaded the driver and reloaded it.
  90                  *
  91                  * Both reset cases set the BAR back to initial state.  For
  92                  * the latter case, the AER sticky error bit at offset 0x718
  93                  * should be set, but the Linux kernel doesn't yet know
  94                  * about that, it appears.  If the original BAR was retained
  95                  * in the kernel data structures, this may be OK.
  96                  */
  97                 hfi1_early_err(&pdev->dev, "pci enable failed: error %d\n",
  98                                -ret);
  99                 goto done;
 100         }
 101
 102         ret = pci_request_regions(pdev, DRIVER_NAME);
 103         if (ret) {
 104                 hfi1_early_err(&pdev->dev,
 105                                "pci_request_regions fails: err %d\n", -ret);
 106                 goto bail;
 107         }
 108
 109         ret = pci_set_dma_mask(pdev, DMA_BIT_MASK(64));
 110         if (ret) {
 111                 /*
 112                  * If the 64 bit setup fails, try 32 bit.  Some systems
 113                  * do not setup 64 bit maps on systems with 2GB or less
 114                  * memory installed.
 115                  */
 116                 ret = pci_set_dma_mask(pdev, DMA_BIT_MASK(32));
 117                 if (ret) {
 118                         hfi1_early_err(&pdev->dev,
 119                                        "Unable to set DMA mask: %d\n", ret);
 120                         goto bail;
 121                 }
 122                 ret = pci_set_consistent_dma_mask(pdev, DMA_BIT_MASK(32));
 123         } else {
 124                 ret = pci_set_consistent_dma_mask(pdev, DMA_BIT_MASK(64));
 125         }
 126         if (ret) {
 127                 hfi1_early_err(&pdev->dev,
 128                                "Unable to set DMA consistent mask: %d\n", ret);
 129                 goto bail;
 130         }
 131
 132         pci_set_master(pdev);
 133         (void)pci_enable_pcie_error_reporting(pdev);
 134         goto done;
 135
 136 bail:
 137         hfi1_pcie_cleanup(pdev);
 138 done:
 139         return ret;
 140 }
 141
 142 /*
 143  * Clean what was done in hfi1_pcie_init()
 144  */
 145 void hfi1_pcie_cleanup(struct pci_dev *pdev)
 146 {
 147         pci_disable_device(pdev);
 148         /*
 149          * Release regions should be called after the disable. OK to
 150          * call if request regions has not been called or failed.
 151          */
 152         pci_release_regions(pdev);
 153 }
 154
 155 /*
 156  * Do remaining PCIe setup, once dd is allocated, and save away
 157  * fields required to re-initialize after a chip reset, or for
 158  * various other purposes
 159  */
 160 int hfi1_pcie_ddinit(struct hfi1_devdata *dd, struct pci_dev *pdev)
 161 {
 162         unsigned long len;
 163         resource_size_t addr;
 164
 165         addr = pci_resource_start(pdev, 0);
 166         len = pci_resource_len(pdev, 0);
 167
 168         /*
 169          * The TXE PIO buffers are at the tail end of the chip space.
 170          * Cut them off and map them separately.
 171          */
 172
 173         /* sanity check vs expectations */
 174         if (len != TXE_PIO_SEND + TXE_PIO_SIZE) {
 175                 dd_dev_err(dd, "chip PIO range does not match\n");
 176                 return -EINVAL;
 177         }
 178
 179         dd->kregbase = ioremap_nocache(addr, TXE_PIO_SEND);
 180         if (!dd->kregbase)
 181                 return -ENOMEM;
 182
 183         dd->piobase = ioremap_wc(addr + TXE_PIO_SEND, TXE_PIO_SIZE);
 184         if (!dd->piobase) {
 185                 iounmap(dd->kregbase);
 186                 return -ENOMEM;
 187         }
 188
 189         dd->flags |= HFI1_PRESENT;      /* now register routines work */
 190
 191         dd->kregend = dd->kregbase + TXE_PIO_SEND;
 192         dd->physaddr = addr;        /* used for io_remap, etc. */
 193
 194         /*
 195          * Re-map the chip's RcvArray as write-combining to allow us
 196          * to write an entire cacheline worth of entries in one shot.
 197          * If this re-map fails, just continue - the RcvArray programming
 198          * function will handle both cases.
 199          */
 200         dd->chip_rcv_array_count = read_csr(dd, RCV_ARRAY_CNT);
 201         dd->rcvarray_wc = ioremap_wc(addr + RCV_ARRAY,
 202                                      dd->chip_rcv_array_count * 8);
 203         dd_dev_info(dd, "WC Remapped RcvArray: %p\n", dd->rcvarray_wc);
 204         /*
 205          * Save BARs and command to rewrite after device reset.
 206          */
 207         dd->pcibar0 = addr;
 208         dd->pcibar1 = addr >> 32;
 209         pci_read_config_dword(dd->pcidev, PCI_ROM_ADDRESS, &dd->pci_rom);
 210         pci_read_config_word(dd->pcidev, PCI_COMMAND, &dd->pci_command);
 211         pcie_capability_read_word(dd->pcidev, PCI_EXP_DEVCTL, &dd->pcie_devctl);
 212         pcie_capability_read_word(dd->pcidev, PCI_EXP_LNKCTL, &dd->pcie_lnkctl);
 213         pcie_capability_read_word(dd->pcidev, PCI_EXP_DEVCTL2,
 214                                   &dd->pcie_devctl2);
 215         pci_read_config_dword(dd->pcidev, PCI_CFG_MSIX0, &dd->pci_msix0);
 216         pci_read_config_dword(dd->pcidev, PCIE_CFG_SPCIE1, &dd->pci_lnkctl3);
 217         pci_read_config_dword(dd->pcidev, PCIE_CFG_TPH2, &dd->pci_tph2);
 218
 219         return 0;
 220 }
 221
 222 /*
 223  * Do PCIe cleanup related to dd, after chip-specific cleanup, etc.  Just prior
 224  * to releasing the dd memory.
 225  * Void because all of the core pcie cleanup functions are void.
 226  */
 227 void hfi1_pcie_ddcleanup(struct hfi1_devdata *dd)
 228 {
 229         u64 __iomem *base = (void __iomem *)dd->kregbase;
 230
 231         dd->flags &= ~HFI1_PRESENT;
 232         dd->kregbase = NULL;
 233         iounmap(base);
 234         if (dd->rcvarray_wc)
 235                 iounmap(dd->rcvarray_wc);
 236         if (dd->piobase)
 237                 iounmap(dd->piobase);
 238 }
 239
 240 /*
 241  * Do a Function Level Reset (FLR) on the device.
 242  * Based on static function drivers/pci/pci.c:pcie_flr().
 243  */
 244 void hfi1_pcie_flr(struct hfi1_devdata *dd)
 245 {
 246         int i;
 247         u16 status;
 248
 249         /* no need to check for the capability - we know the device has it */
 250
 251         /* wait for Transaction Pending bit to clear, at most a few ms */
 252         for (i = 0; i < 4; i++) {
 253                 if (i)
 254                         msleep((1 << (i - 1)) * 100);
 255
 256                 pcie_capability_read_word(dd->pcidev, PCI_EXP_DEVSTA, &status);
 257                 if (!(status & PCI_EXP_DEVSTA_TRPND))
 258                         goto clear;
 259         }
 260
 261         dd_dev_err(dd, "Transaction Pending bit is not clearing, proceeding with reset anyway\n");
 262
 263 clear:
 264         pcie_capability_set_word(dd->pcidev, PCI_EXP_DEVCTL,
 265                                  PCI_EXP_DEVCTL_BCR_FLR);
 266         /* PCIe spec requires the function to be back within 100ms */
 267         msleep(100);
 268 }
 269
 270 static void msix_setup(struct hfi1_devdata *dd, int pos, u32 *msixcnt,
 271                        struct hfi1_msix_entry *hfi1_msix_entry)
 272 {
 273         int ret;
 274         int nvec = *msixcnt;
 275         struct msix_entry *msix_entry;
 276         int i;
 277
 278         /*
 279          * We can't pass hfi1_msix_entry array to msix_setup
 280          * so use a dummy msix_entry array and copy the allocated
 281          * irq back to the hfi1_msix_entry array.
 282          */
 283         msix_entry = kmalloc_array(nvec, sizeof(*msix_entry), GFP_KERNEL);
 284         if (!msix_entry) {
 285                 ret = -ENOMEM;
 286                 goto do_intx;
 287         }
 288
 289         for (i = 0; i < nvec; i++)
 290                 msix_entry[i] = hfi1_msix_entry[i].msix;
 291
 292         ret = pci_enable_msix_range(dd->pcidev, msix_entry, 1, nvec);
 293         if (ret < 0)
 294                 goto free_msix_entry;
 295         nvec = ret;
 296
 297         for (i = 0; i < nvec; i++)
 298                 hfi1_msix_entry[i].msix = msix_entry[i];
 299
 300         kfree(msix_entry);
 301         *msixcnt = nvec;
 302         return;
 303
 304 free_msix_entry:
 305         kfree(msix_entry);
 306
 307 do_intx:
 308         dd_dev_err(dd, "pci_enable_msix_range %d vectors failed: %d, falling back to INTx\n",
 309                    nvec, ret);
 310         *msixcnt = 0;
 311         hfi1_enable_intx(dd->pcidev);
 312 }
 313
 314 /* return the PCIe link speed from the given link status */
 315 static u32 extract_speed(u16 linkstat)
 316 {
 317         u32 speed;
 318
 319         switch (linkstat & PCI_EXP_LNKSTA_CLS) {
 320         default: /* not defined, assume Gen1 */
 321         case PCI_EXP_LNKSTA_CLS_2_5GB:
 322                 speed = 2500; /* Gen 1, 2.5GHz */
 323                 break;
 324         case PCI_EXP_LNKSTA_CLS_5_0GB:
 325                 speed = 5000; /* Gen 2, 5GHz */
 326                 break;
 327         case GEN3_SPEED_VECTOR:
 328                 speed = 8000; /* Gen 3, 8GHz */
 329                 break;
 330         }
 331         return speed;
 332 }
 333
 334 /* return the PCIe link speed from the given link status */
 335 static u32 extract_width(u16 linkstat)
 336 {
 337         return (linkstat & PCI_EXP_LNKSTA_NLW) >> PCI_EXP_LNKSTA_NLW_SHIFT;
 338 }
 339
 340 /* read the link status and set dd->{lbus_width,lbus_speed,lbus_info} */
 341 static void update_lbus_info(struct hfi1_devdata *dd)
 342 {
 343         u16 linkstat;
 344
 345         pcie_capability_read_word(dd->pcidev, PCI_EXP_LNKSTA, &linkstat);
 346         dd->lbus_width = extract_width(linkstat);
 347         dd->lbus_speed = extract_speed(linkstat);
 348         snprintf(dd->lbus_info, sizeof(dd->lbus_info),
 349                  "PCIe,%uMHz,x%u", dd->lbus_speed, dd->lbus_width);
 350 }
 351
 352 /*
 353  * Read in the current PCIe link width and speed.  Find if the link is
 354  * Gen3 capable.
 355  */
 356 int pcie_speeds(struct hfi1_devdata *dd)
 357 {
 358         u32 linkcap;
 359         struct pci_dev *parent = dd->pcidev->bus->self;
 360
 361         if (!pci_is_pcie(dd->pcidev)) {
 362                 dd_dev_err(dd, "Can't find PCI Express capability!\n");
 363                 return -EINVAL;
 364         }
 365
 366         /* find if our max speed is Gen3 and parent supports Gen3 speeds */
 367         dd->link_gen3_capable = 1;
 368
 369         pcie_capability_read_dword(dd->pcidev, PCI_EXP_LNKCAP, &linkcap);
 370         if ((linkcap & PCI_EXP_LNKCAP_SLS) != GEN3_SPEED_VECTOR) {
 371                 dd_dev_info(dd,
 372                             "This HFI is not Gen3 capable, max speed 0x%x, need 0x3\n",
 373                             linkcap & PCI_EXP_LNKCAP_SLS);
 374                 dd->link_gen3_capable = 0;
 375         }
 376
 377         /*
 378          * bus->max_bus_speed is set from the bridge's linkcap Max Link Speed
 379          */
 380         if (parent &&
 381             (dd->pcidev->bus->max_bus_speed == PCIE_SPEED_2_5GT ||
 382              dd->pcidev->bus->max_bus_speed == PCIE_SPEED_5_0GT)) {
 383                 dd_dev_info(dd, "Parent PCIe bridge does not support Gen3\n");
 384                 dd->link_gen3_capable = 0;
 385         }
 386
 387         /* obtain the link width and current speed */
 388         update_lbus_info(dd);
 389
 390         dd_dev_info(dd, "%s\n", dd->lbus_info);
 391
 392         return 0;
 393 }
 394
 395 /*
 396  * Returns in *nent:
 397  *      - actual number of interrupts allocated
 398  *      - 0 if fell back to INTx.
 399  */
 400 void request_msix(struct hfi1_devdata *dd, u32 *nent,
 401                   struct hfi1_msix_entry *entry)
 402 {
 403         int pos;
 404
 405         pos = dd->pcidev->msix_cap;
 406         if (*nent && pos) {
 407                 msix_setup(dd, pos, nent, entry);
 408                 /* did it, either MSI-X or INTx */
 409         } else {
 410                 *nent = 0;
 411                 hfi1_enable_intx(dd->pcidev);
 412         }
 413
 414         tune_pcie_caps(dd);
 415 }
 416
 417 void hfi1_enable_intx(struct pci_dev *pdev)
 418 {
 419         /* first, turn on INTx */
 420         pci_intx(pdev, 1);
 421         /* then turn off MSI-X */
 422         pci_disable_msix(pdev);
 423 }
 424
 425 /* restore command and BARs after a reset has wiped them out */
 426 void restore_pci_variables(struct hfi1_devdata *dd)
 427 {
 428         pci_write_config_word(dd->pcidev, PCI_COMMAND, dd->pci_command);
 429         pci_write_config_dword(dd->pcidev, PCI_BASE_ADDRESS_0, dd->pcibar0);
 430         pci_write_config_dword(dd->pcidev, PCI_BASE_ADDRESS_1, dd->pcibar1);
 431         pci_write_config_dword(dd->pcidev, PCI_ROM_ADDRESS, dd->pci_rom);
 432         pcie_capability_write_word(dd->pcidev, PCI_EXP_DEVCTL, dd->pcie_devctl);
 433         pcie_capability_write_word(dd->pcidev, PCI_EXP_LNKCTL, dd->pcie_lnkctl);
 434         pcie_capability_write_word(dd->pcidev, PCI_EXP_DEVCTL2,
 435                                    dd->pcie_devctl2);
 436         pci_write_config_dword(dd->pcidev, PCI_CFG_MSIX0, dd->pci_msix0);
 437         pci_write_config_dword(dd->pcidev, PCIE_CFG_SPCIE1, dd->pci_lnkctl3);
 438         pci_write_config_dword(dd->pcidev, PCIE_CFG_TPH2, dd->pci_tph2);
 439 }
 440
 441 /*
 442  * BIOS may not set PCIe bus-utilization parameters for best performance.
 443  * Check and optionally adjust them to maximize our throughput.
 444  */
 445 static int hfi1_pcie_caps;
 446 module_param_named(pcie_caps, hfi1_pcie_caps, int, S_IRUGO);
 447 MODULE_PARM_DESC(pcie_caps, "Max PCIe tuning: Payload (0..3), ReadReq (4..7)");
 448
 449 uint aspm_mode = ASPM_MODE_DISABLED;
 450 module_param_named(aspm, aspm_mode, uint, S_IRUGO);
 451 MODULE_PARM_DESC(aspm, "PCIe ASPM: 0: disable, 1: enable, 2: dynamic");
 452
 453 static void tune_pcie_caps(struct hfi1_devdata *dd)
 454 {
 455         struct pci_dev *parent;
 456         u16 rc_mpss, rc_mps, ep_mpss, ep_mps;
 457         u16 rc_mrrs, ep_mrrs, max_mrrs, ectl;
 458
 459         /*
 460          * Turn on extended tags in DevCtl in case the BIOS has turned it off
 461          * to improve WFR SDMA bandwidth
 462          */
 463         pcie_capability_read_word(dd->pcidev, PCI_EXP_DEVCTL, &ectl);
 464         if (!(ectl & PCI_EXP_DEVCTL_EXT_TAG)) {
 465                 dd_dev_info(dd, "Enabling PCIe extended tags\n");
 466                 ectl |= PCI_EXP_DEVCTL_EXT_TAG;
 467                 pcie_capability_write_word(dd->pcidev, PCI_EXP_DEVCTL, ectl);
 468         }
 469         /* Find out supported and configured values for parent (root) */
 470         parent = dd->pcidev->bus->self;
 471         /*
 472          * The driver cannot perform the tuning if it does not have
 473          * access to the upstream component.
 474          */
 475         if (!parent)
 476                 return;
 477         if (!pci_is_root_bus(parent->bus)) {
 478                 dd_dev_info(dd, "Parent not root\n");
 479                 return;
 480         }
 481
 482         if (!pci_is_pcie(parent) || !pci_is_pcie(dd->pcidev))
 483                 return;
 484         rc_mpss = parent->pcie_mpss;
 485         rc_mps = ffs(pcie_get_mps(parent)) - 8;
 486         /* Find out supported and configured values for endpoint (us) */
 487         ep_mpss = dd->pcidev->pcie_mpss;
 488         ep_mps = ffs(pcie_get_mps(dd->pcidev)) - 8;
 489
 490         /* Find max payload supported by root, endpoint */
 491         if (rc_mpss > ep_mpss)
 492                 rc_mpss = ep_mpss;
 493
 494         /* If Supported greater than limit in module param, limit it */
 495         if (rc_mpss > (hfi1_pcie_caps & 7))
 496                 rc_mpss = hfi1_pcie_caps & 7;
 497         /* If less than (allowed, supported), bump root payload */
 498         if (rc_mpss > rc_mps) {
 499                 rc_mps = rc_mpss;
 500                 pcie_set_mps(parent, 128 << rc_mps);
 501         }
 502         /* If less than (allowed, supported), bump endpoint payload */
 503         if (rc_mpss > ep_mps) {
 504                 ep_mps = rc_mpss;
 505                 pcie_set_mps(dd->pcidev, 128 << ep_mps);
 506         }
 507
 508         /*
 509          * Now the Read Request size.
 510          * No field for max supported, but PCIe spec limits it to 4096,
 511          * which is code '5' (log2(4096) - 7)
 512          */
 513         max_mrrs = 5;
 514         if (max_mrrs > ((hfi1_pcie_caps >> 4) & 7))
 515                 max_mrrs = (hfi1_pcie_caps >> 4) & 7;
 516
 517         max_mrrs = 128 << max_mrrs;
 518         rc_mrrs = pcie_get_readrq(parent);
 519         ep_mrrs = pcie_get_readrq(dd->pcidev);
 520
 521         if (max_mrrs > rc_mrrs) {
 522                 rc_mrrs = max_mrrs;
 523                 pcie_set_readrq(parent, rc_mrrs);
 524         }
 525         if (max_mrrs > ep_mrrs) {
 526                 ep_mrrs = max_mrrs;
 527                 pcie_set_readrq(dd->pcidev, ep_mrrs);
 528         }
 529 }
 530
 531 /* End of PCIe capability tuning */
 532
 533 /*
 534  * From here through hfi1_pci_err_handler definition is invoked via
 535  * PCI error infrastructure, registered via pci
 536  */
 537 static pci_ers_result_t
 538 pci_error_detected(struct pci_dev *pdev, pci_channel_state_t state)
 539 {
 540         struct hfi1_devdata *dd = pci_get_drvdata(pdev);
 541         pci_ers_result_t ret = PCI_ERS_RESULT_RECOVERED;
 542
 543         switch (state) {
 544         case pci_channel_io_normal:
 545                 dd_dev_info(dd, "State Normal, ignoring\n");
 546                 break;
 547
 548         case pci_channel_io_frozen:
 549                 dd_dev_info(dd, "State Frozen, requesting reset\n");
 550                 pci_disable_device(pdev);
 551                 ret = PCI_ERS_RESULT_NEED_RESET;
 552                 break;
 553
 554         case pci_channel_io_perm_failure:
 555                 if (dd) {
 556                         dd_dev_info(dd, "State Permanent Failure, disabling\n");
 557                         /* no more register accesses! */
 558                         dd->flags &= ~HFI1_PRESENT;
 559                         hfi1_disable_after_error(dd);
 560                 }
 561                  /* else early, or other problem */
 562                 ret =  PCI_ERS_RESULT_DISCONNECT;
 563                 break;
 564
 565         default: /* shouldn't happen */
 566                 dd_dev_info(dd, "HFI1 PCI errors detected (state %d)\n",
 567                             state);
 568                 break;
 569         }
 570         return ret;
 571 }
 572
 573 static pci_ers_result_t
 574 pci_mmio_enabled(struct pci_dev *pdev)
 575 {
 576         u64 words = 0U;
 577         struct hfi1_devdata *dd = pci_get_drvdata(pdev);
 578         pci_ers_result_t ret = PCI_ERS_RESULT_RECOVERED;
 579
 580         if (dd && dd->pport) {
 581                 words = read_port_cntr(dd->pport, C_RX_WORDS, CNTR_INVALID_VL);
 582                 if (words == ~0ULL)
 583                         ret = PCI_ERS_RESULT_NEED_RESET;
 584                 dd_dev_info(dd,
 585                             "HFI1 mmio_enabled function called, read wordscntr %Lx, returning %d\n",
 586                             words, ret);
 587         }
 588         return  ret;
 589 }
 590
 591 static pci_ers_result_t
 592 pci_slot_reset(struct pci_dev *pdev)
 593 {
 594         struct hfi1_devdata *dd = pci_get_drvdata(pdev);
 595
 596         dd_dev_info(dd, "HFI1 slot_reset function called, ignored\n");
 597         return PCI_ERS_RESULT_CAN_RECOVER;
 598 }
 599
 600 static pci_ers_result_t
 601 pci_link_reset(struct pci_dev *pdev)
 602 {
 603         struct hfi1_devdata *dd = pci_get_drvdata(pdev);
 604
 605         dd_dev_info(dd, "HFI1 link_reset function called, ignored\n");
 606         return PCI_ERS_RESULT_CAN_RECOVER;
 607 }
 608
 609 static void
 610 pci_resume(struct pci_dev *pdev)
 611 {
 612         struct hfi1_devdata *dd = pci_get_drvdata(pdev);
 613
 614         dd_dev_info(dd, "HFI1 resume function called\n");
 615         pci_cleanup_aer_uncorrect_error_status(pdev);
 616         /*
 617          * Running jobs will fail, since it's asynchronous
 618          * unlike sysfs-requested reset.   Better than
 619          * doing nothing.
 620          */
 621         hfi1_init(dd, 1); /* same as re-init after reset */
 622 }
 623
 624 const struct pci_error_handlers hfi1_pci_err_handler = {
 625         .error_detected = pci_error_detected,
 626         .mmio_enabled = pci_mmio_enabled,
 627         .link_reset = pci_link_reset,
 628         .slot_reset = pci_slot_reset,
 629         .resume = pci_resume,
 630 };
 631
 632 /*============================================================================*/
 633 /* PCIe Gen3 support */
 634
 635 /*
 636  * This code is separated out because it is expected to be removed in the
 637  * final shipping product.  If not, then it will be revisited and items
 638  * will be moved to more standard locations.
 639  */
 640
 641 /* ASIC_PCI_SD_HOST_STATUS.FW_DNLD_STS field values */
 642 #define DL_STATUS_HFI0 0x1      /* hfi0 firmware download complete */
 643 #define DL_STATUS_HFI1 0x2      /* hfi1 firmware download complete */
 644 #define DL_STATUS_BOTH 0x3      /* hfi0 and hfi1 firmware download complete */
 645
 646 /* ASIC_PCI_SD_HOST_STATUS.FW_DNLD_ERR field values */
 647 #define DL_ERR_NONE             0x0     /* no error */
 648 #define DL_ERR_SWAP_PARITY      0x1     /* parity error in SerDes interrupt */
 649                                         /*   or response data */
 650 #define DL_ERR_DISABLED 0x2     /* hfi disabled */
 651 #define DL_ERR_SECURITY 0x3     /* security check failed */
 652 #define DL_ERR_SBUS             0x4     /* SBus status error */
 653 #define DL_ERR_XFR_PARITY       0x5     /* parity error during ROM transfer*/
 654
 655 /* gasket block secondary bus reset delay */
 656 #define SBR_DELAY_US 200000     /* 200ms */
 657
 658 /* mask for PCIe capability register lnkctl2 target link speed */
 659 #define LNKCTL2_TARGET_LINK_SPEED_MASK 0xf
 660
 661 static uint pcie_target = 3;
 662 module_param(pcie_target, uint, S_IRUGO);
 663 MODULE_PARM_DESC(pcie_target, "PCIe target speed (0 skip, 1-3 Gen1-3)");
 664
 665 static uint pcie_force;
 666 module_param(pcie_force, uint, S_IRUGO);
 667 MODULE_PARM_DESC(pcie_force, "Force driver to do a PCIe firmware download even if already at target speed");
 668
 669 static uint pcie_retry = 5;
 670 module_param(pcie_retry, uint, S_IRUGO);
 671 MODULE_PARM_DESC(pcie_retry, "Driver will try this many times to reach requested speed");
 672
 673 #define UNSET_PSET 255
 674 #define DEFAULT_DISCRETE_PSET 2 /* discrete HFI */
 675 #define DEFAULT_MCP_PSET 6      /* MCP HFI */
 676 static uint pcie_pset = UNSET_PSET;
 677 module_param(pcie_pset, uint, S_IRUGO);
 678 MODULE_PARM_DESC(pcie_pset, "PCIe Eq Pset value to use, range is 0-10");
 679
 680 static uint pcie_ctle = 3; /* discrete on, integrated on */
 681 module_param(pcie_ctle, uint, S_IRUGO);
 682 MODULE_PARM_DESC(pcie_ctle, "PCIe static CTLE mode, bit 0 - discrete on/off, bit 1 - integrated on/off");
 683
 684 /* equalization columns */
 685 #define PREC 0
 686 #define ATTN 1
 687 #define POST 2
 688
 689 /* discrete silicon preliminary equalization values */
 690 static const u8 discrete_preliminary_eq[11][3] = {
 691         /* prec   attn   post */
 692         {  0x00,  0x00,  0x12 },        /* p0 */
 693         {  0x00,  0x00,  0x0c },        /* p1 */
 694         {  0x00,  0x00,  0x0f },        /* p2 */
 695         {  0x00,  0x00,  0x09 },        /* p3 */
 696         {  0x00,  0x00,  0x00 },        /* p4 */
 697         {  0x06,  0x00,  0x00 },        /* p5 */
 698         {  0x09,  0x00,  0x00 },        /* p6 */
 699         {  0x06,  0x00,  0x0f },        /* p7 */
 700         {  0x09,  0x00,  0x09 },        /* p8 */
 701         {  0x0c,  0x00,  0x00 },        /* p9 */
 702         {  0x00,  0x00,  0x18 },        /* p10 */
 703 };
 704
 705 /* integrated silicon preliminary equalization values */
 706 static const u8 integrated_preliminary_eq[11][3] = {
 707         /* prec   attn   post */
 708         {  0x00,  0x1e,  0x07 },        /* p0 */
 709         {  0x00,  0x1e,  0x05 },        /* p1 */
 710         {  0x00,  0x1e,  0x06 },        /* p2 */
 711         {  0x00,  0x1e,  0x04 },        /* p3 */
 712         {  0x00,  0x1e,  0x00 },        /* p4 */
 713         {  0x03,  0x1e,  0x00 },        /* p5 */
 714         {  0x04,  0x1e,  0x00 },        /* p6 */
 715         {  0x03,  0x1e,  0x06 },        /* p7 */
 716         {  0x03,  0x1e,  0x04 },        /* p8 */
 717         {  0x05,  0x1e,  0x00 },        /* p9 */
 718         {  0x00,  0x1e,  0x0a },        /* p10 */
 719 };
 720
 721 static const u8 discrete_ctle_tunings[11][4] = {
 722         /* DC     LF     HF     BW */
 723         {  0x48,  0x0b,  0x04,  0x04 }, /* p0 */
 724         {  0x60,  0x05,  0x0f,  0x0a }, /* p1 */
 725         {  0x50,  0x09,  0x06,  0x06 }, /* p2 */
 726         {  0x68,  0x05,  0x0f,  0x0a }, /* p3 */
 727         {  0x80,  0x05,  0x0f,  0x0a }, /* p4 */
 728         {  0x70,  0x05,  0x0f,  0x0a }, /* p5 */
 729         {  0x68,  0x05,  0x0f,  0x0a }, /* p6 */
 730         {  0x38,  0x0f,  0x00,  0x00 }, /* p7 */
 731         {  0x48,  0x09,  0x06,  0x06 }, /* p8 */
 732         {  0x60,  0x05,  0x0f,  0x0a }, /* p9 */
 733         {  0x38,  0x0f,  0x00,  0x00 }, /* p10 */
 734 };
 735
 736 static const u8 integrated_ctle_tunings[11][4] = {
 737         /* DC     LF     HF     BW */
 738         {  0x38,  0x0f,  0x00,  0x00 }, /* p0 */
 739         {  0x38,  0x0f,  0x00,  0x00 }, /* p1 */
 740         {  0x38,  0x0f,  0x00,  0x00 }, /* p2 */
 741         {  0x38,  0x0f,  0x00,  0x00 }, /* p3 */
 742         {  0x58,  0x0a,  0x05,  0x05 }, /* p4 */
 743         {  0x48,  0x0a,  0x05,  0x05 }, /* p5 */
 744         {  0x40,  0x0a,  0x05,  0x05 }, /* p6 */
 745         {  0x38,  0x0f,  0x00,  0x00 }, /* p7 */
 746         {  0x38,  0x0f,  0x00,  0x00 }, /* p8 */
 747         {  0x38,  0x09,  0x06,  0x06 }, /* p9 */
 748         {  0x38,  0x0e,  0x01,  0x01 }, /* p10 */
 749 };
 750
 751 /* helper to format the value to write to hardware */
 752 #define eq_value(pre, curr, post) \
 753         ((((u32)(pre)) << \
 754                         PCIE_CFG_REG_PL102_GEN3_EQ_PRE_CURSOR_PSET_SHIFT) \
 755         | (((u32)(curr)) << PCIE_CFG_REG_PL102_GEN3_EQ_CURSOR_PSET_SHIFT) \
 756         | (((u32)(post)) << \
 757                 PCIE_CFG_REG_PL102_GEN3_EQ_POST_CURSOR_PSET_SHIFT))
 758
 759 /*
 760  * Load the given EQ preset table into the PCIe hardware.
 761  */
 762 static int load_eq_table(struct hfi1_devdata *dd, const u8 eq[11][3], u8 fs,
 763                          u8 div)
 764 {
 765         struct pci_dev *pdev = dd->pcidev;
 766         u32 hit_error = 0;
 767         u32 violation;
 768         u32 i;
 769         u8 c_minus1, c0, c_plus1;
 770
 771         for (i = 0; i < 11; i++) {
 772                 /* set index */
 773                 pci_write_config_dword(pdev, PCIE_CFG_REG_PL103, i);
 774                 /* write the value */
 775                 c_minus1 = eq[i][PREC] / div;
 776                 c0 = fs - (eq[i][PREC] / div) - (eq[i][POST] / div);
 777                 c_plus1 = eq[i][POST] / div;
 778                 pci_write_config_dword(pdev, PCIE_CFG_REG_PL102,
 779                                        eq_value(c_minus1, c0, c_plus1));
 780                 /* check if these coefficients violate EQ rules */
 781                 pci_read_config_dword(dd->pcidev, PCIE_CFG_REG_PL105,
 782                                       &violation);
 783                 if (violation
 784                     & PCIE_CFG_REG_PL105_GEN3_EQ_VIOLATE_COEF_RULES_SMASK){
 785                         if (hit_error == 0) {
 786                                 dd_dev_err(dd,
 787                                            "Gen3 EQ Table Coefficient rule violations\n");
 788                                 dd_dev_err(dd, "         prec   attn   post\n");
 789                         }
 790                         dd_dev_err(dd, "   p%02d:   %02x     %02x     %02x\n",
 791                                    i, (u32)eq[i][0], (u32)eq[i][1],
 792                                    (u32)eq[i][2]);
 793                         dd_dev_err(dd, "            %02x     %02x     %02x\n",
 794                                    (u32)c_minus1, (u32)c0, (u32)c_plus1);
 795                         hit_error = 1;
 796                 }
 797         }
 798         if (hit_error)
 799                 return -EINVAL;
 800         return 0;
 801 }
 802
 803 /*
 804  * Steps to be done after the PCIe firmware is downloaded and
 805  * before the SBR for the Pcie Gen3.
 806  * The SBus resource is already being held.
 807  */
 808 static void pcie_post_steps(struct hfi1_devdata *dd)
 809 {
 810         int i;
 811
 812         set_sbus_fast_mode(dd);
 813         /*
 814          * Write to the PCIe PCSes to set the G3_LOCKED_NEXT bits to 1.
 815          * This avoids a spurious framing error that can otherwise be
 816          * generated by the MAC layer.
 817          *
 818          * Use individual addresses since no broadcast is set up.
 819          */
 820         for (i = 0; i < NUM_PCIE_SERDES; i++) {
 821                 sbus_request(dd, pcie_pcs_addrs[dd->hfi1_id][i],
 822                              0x03, WRITE_SBUS_RECEIVER, 0x00022132);
 823         }
 824
 825         clear_sbus_fast_mode(dd);
 826 }
 827
 828 /*
 829  * Trigger a secondary bus reset (SBR) on ourselves using our parent.
 830  *
 831  * Based on pci_parent_bus_reset() which is not exported by the
 832  * kernel core.
 833  */
 834 static int trigger_sbr(struct hfi1_devdata *dd)
 835 {
 836         struct pci_dev *dev = dd->pcidev;
 837         struct pci_dev *pdev;
 838
 839         /* need a parent */
 840         if (!dev->bus->self) {
 841                 dd_dev_err(dd, "%s: no parent device\n", __func__);
 842                 return -ENOTTY;
 843         }
 844
 845         /* should not be anyone else on the bus */
 846         list_for_each_entry(pdev, &dev->bus->devices, bus_list)
 847                 if (pdev != dev) {
 848                         dd_dev_err(dd,
 849                                    "%s: another device is on the same bus\n",
 850                                    __func__);
 851                         return -ENOTTY;
 852                 }
 853
 854         /*
 855          * A secondary bus reset (SBR) issues a hot reset to our device.
 856          * The following routine does a 1s wait after the reset is dropped
 857          * per PCI Trhfa (recovery time).  PCIe 3.0 section 6.6.1 -
 858          * Conventional Reset, paragraph 3, line 35 also says that a 1s
 859          * delay after a reset is required.  Per spec requirements,
 860          * the link is either working or not after that point.
 861          */
 862         pci_reset_bridge_secondary_bus(dev->bus->self);
 863
 864         return 0;
 865 }
 866
 867 /*
 868  * Write the given gasket interrupt register.
 869  */
 870 static void write_gasket_interrupt(struct hfi1_devdata *dd, int index,
 871                                    u16 code, u16 data)
 872 {
 873         write_csr(dd, ASIC_PCIE_SD_INTRPT_LIST + (index * 8),
 874                   (((u64)code << ASIC_PCIE_SD_INTRPT_LIST_INTRPT_CODE_SHIFT) |
 875                    ((u64)data << ASIC_PCIE_SD_INTRPT_LIST_INTRPT_DATA_SHIFT)));
 876 }
 877
 878 /*
 879  * Tell the gasket logic how to react to the reset.
 880  */
 881 static void arm_gasket_logic(struct hfi1_devdata *dd)
 882 {
 883         u64 reg;
 884
 885         reg = (((u64)1 << dd->hfi1_id) <<
 886                ASIC_PCIE_SD_HOST_CMD_INTRPT_CMD_SHIFT) |
 887               ((u64)pcie_serdes_broadcast[dd->hfi1_id] <<
 888                ASIC_PCIE_SD_HOST_CMD_SBUS_RCVR_ADDR_SHIFT |
 889                ASIC_PCIE_SD_HOST_CMD_SBR_MODE_SMASK |
 890                ((u64)SBR_DELAY_US & ASIC_PCIE_SD_HOST_CMD_TIMER_MASK) <<
 891                ASIC_PCIE_SD_HOST_CMD_TIMER_SHIFT);
 892         write_csr(dd, ASIC_PCIE_SD_HOST_CMD, reg);
 893         /* read back to push the write */
 894         read_csr(dd, ASIC_PCIE_SD_HOST_CMD);
 895 }
 896
 897 /*
 898  * CCE_PCIE_CTRL long name helpers
 899  * We redefine these shorter macros to use in the code while leaving
 900  * chip_registers.h to be autogenerated from the hardware spec.
 901  */
 902 #define LANE_BUNDLE_MASK              CCE_PCIE_CTRL_PCIE_LANE_BUNDLE_MASK
 903 #define LANE_BUNDLE_SHIFT             CCE_PCIE_CTRL_PCIE_LANE_BUNDLE_SHIFT
 904 #define LANE_DELAY_MASK               CCE_PCIE_CTRL_PCIE_LANE_DELAY_MASK
 905 #define LANE_DELAY_SHIFT              CCE_PCIE_CTRL_PCIE_LANE_DELAY_SHIFT
 906 #define MARGIN_OVERWRITE_ENABLE_SHIFT CCE_PCIE_CTRL_XMT_MARGIN_OVERWRITE_ENABLE_SHIFT
 907 #define MARGIN_SHIFT                  CCE_PCIE_CTRL_XMT_MARGIN_SHIFT
 908 #define MARGIN_G1_G2_OVERWRITE_MASK   CCE_PCIE_CTRL_XMT_MARGIN_GEN1_GEN2_OVERWRITE_ENABLE_MASK
 909 #define MARGIN_G1_G2_OVERWRITE_SHIFT  CCE_PCIE_CTRL_XMT_MARGIN_GEN1_GEN2_OVERWRITE_ENABLE_SHIFT
 910 #define MARGIN_GEN1_GEN2_MASK         CCE_PCIE_CTRL_XMT_MARGIN_GEN1_GEN2_MASK
 911 #define MARGIN_GEN1_GEN2_SHIFT        CCE_PCIE_CTRL_XMT_MARGIN_GEN1_GEN2_SHIFT
 912
 913  /*
 914   * Write xmt_margin for full-swing (WFR-B) or half-swing (WFR-C).
 915   */
 916 static void write_xmt_margin(struct hfi1_devdata *dd, const char *fname)
 917 {
 918         u64 pcie_ctrl;
 919         u64 xmt_margin;
 920         u64 xmt_margin_oe;
 921         u64 lane_delay;
 922         u64 lane_bundle;
 923
 924         pcie_ctrl = read_csr(dd, CCE_PCIE_CTRL);
 925
 926         /*
 927          * For Discrete, use full-swing.
 928          *  - PCIe TX defaults to full-swing.
 929          *    Leave this register as default.
 930          * For Integrated, use half-swing
 931          *  - Copy xmt_margin and xmt_margin_oe
 932          *    from Gen1/Gen2 to Gen3.
 933          */
 934         if (dd->pcidev->device == PCI_DEVICE_ID_INTEL1) { /* integrated */
 935                 /* extract initial fields */
 936                 xmt_margin = (pcie_ctrl >> MARGIN_GEN1_GEN2_SHIFT)
 937                               & MARGIN_GEN1_GEN2_MASK;
 938                 xmt_margin_oe = (pcie_ctrl >> MARGIN_G1_G2_OVERWRITE_SHIFT)
 939                                  & MARGIN_G1_G2_OVERWRITE_MASK;
 940                 lane_delay = (pcie_ctrl >> LANE_DELAY_SHIFT) & LANE_DELAY_MASK;
 941                 lane_bundle = (pcie_ctrl >> LANE_BUNDLE_SHIFT)
 942                                & LANE_BUNDLE_MASK;
 943
 944                 /*
 945                  * For A0, EFUSE values are not set.  Override with the
 946                  * correct values.
 947                  */
 948                 if (is_ax(dd)) {
 949                         /*
 950                          * xmt_margin and OverwiteEnabel should be the
 951                          * same for Gen1/Gen2 and Gen3
 952                          */
 953                         xmt_margin = 0x5;
 954                         xmt_margin_oe = 0x1;
 955                         lane_delay = 0xF; /* Delay 240ns. */
 956                         lane_bundle = 0x0; /* Set to 1 lane. */
 957                 }
 958
 959                 /* overwrite existing values */
 960                 pcie_ctrl = (xmt_margin << MARGIN_GEN1_GEN2_SHIFT)
 961                         | (xmt_margin_oe << MARGIN_G1_G2_OVERWRITE_SHIFT)
 962                         | (xmt_margin << MARGIN_SHIFT)
 963                         | (xmt_margin_oe << MARGIN_OVERWRITE_ENABLE_SHIFT)
 964                         | (lane_delay << LANE_DELAY_SHIFT)
 965                         | (lane_bundle << LANE_BUNDLE_SHIFT);
 966
 967                 write_csr(dd, CCE_PCIE_CTRL, pcie_ctrl);
 968         }
 969
 970         dd_dev_dbg(dd, "%s: program XMT margin, CcePcieCtrl 0x%llx\n",
 971                    fname, pcie_ctrl);
 972 }
 973
 974 /*
 975  * Do all the steps needed to transition the PCIe link to Gen3 speed.
 976  */
 977 int do_pcie_gen3_transition(struct hfi1_devdata *dd)
 978 {
 979         struct pci_dev *parent = dd->pcidev->bus->self;
 980         u64 fw_ctrl;
 981         u64 reg, therm;
 982         u32 reg32, fs, lf;
 983         u32 status, err;
 984         int ret;
 985         int do_retry, retry_count = 0;
 986         int intnum = 0;
 987         uint default_pset;
 988         u16 target_vector, target_speed;
 989         u16 lnkctl2, vendor;
 990         u8 div;
 991         const u8 (*eq)[3];
 992         const u8 (*ctle_tunings)[4];
 993         uint static_ctle_mode;
 994         int return_error = 0;
 995
 996         /* PCIe Gen3 is for the ASIC only */
 997         if (dd->icode != ICODE_RTL_SILICON)
 998                 return 0;
 999
1000         if (pcie_target == 1) {                 /* target Gen1 */
1001                 target_vector = GEN1_SPEED_VECTOR;
1002                 target_speed = 2500;
1003         } else if (pcie_target == 2) {          /* target Gen2 */
1004                 target_vector = GEN2_SPEED_VECTOR;
1005                 target_speed = 5000;
1006         } else if (pcie_target == 3) {          /* target Gen3 */
1007                 target_vector = GEN3_SPEED_VECTOR;
1008                 target_speed = 8000;
1009         } else {
1010                 /* off or invalid target - skip */
1011                 dd_dev_info(dd, "%s: Skipping PCIe transition\n", __func__);
1012                 return 0;
1013         }
1014
1015         /* if already at target speed, done (unless forced) */
1016         if (dd->lbus_speed == target_speed) {
1017                 dd_dev_info(dd, "%s: PCIe already at gen%d, %s\n", __func__,
1018                             pcie_target,
1019                             pcie_force ? "re-doing anyway" : "skipping");
1020                 if (!pcie_force)
1021                         return 0;
1022         }
1023
1024         /*
1025          * The driver cannot do the transition if it has no access to the
1026          * upstream component
1027          */
1028         if (!parent) {
1029                 dd_dev_info(dd, "%s: No upstream, Can't do gen3 transition\n",
1030                             __func__);
1031                 return 0;
1032         }
1033
1034         /*
1035          * Do the Gen3 transition.  Steps are those of the PCIe Gen3
1036          * recipe.
1037          */
1038
1039         /* step 1: pcie link working in gen1/gen2 */
1040
1041         /* step 2: if either side is not capable of Gen3, done */
1042         if (pcie_target == 3 && !dd->link_gen3_capable) {
1043                 dd_dev_err(dd, "The PCIe link is not Gen3 capable\n");
1044                 ret = -ENOSYS;
1045                 goto done_no_mutex;
1046         }
1047
1048         /* hold the SBus resource across the firmware download and SBR */
1049         ret = acquire_chip_resource(dd, CR_SBUS, SBUS_TIMEOUT);
1050         if (ret) {
1051                 dd_dev_err(dd, "%s: unable to acquire SBus resource\n",
1052                            __func__);
1053                 return ret;
1054         }
1055
1056         /* make sure thermal polling is not causing interrupts */
1057         therm = read_csr(dd, ASIC_CFG_THERM_POLL_EN);
1058         if (therm) {
1059                 write_csr(dd, ASIC_CFG_THERM_POLL_EN, 0x0);
1060                 msleep(100);
1061                 dd_dev_info(dd, "%s: Disabled therm polling\n",
1062                             __func__);
1063         }
1064
1065 retry:
1066         /* the SBus download will reset the spico for thermal */
1067
1068         /* step 3: download SBus Master firmware */
1069         /* step 4: download PCIe Gen3 SerDes firmware */
1070         dd_dev_info(dd, "%s: downloading firmware\n", __func__);
1071         ret = load_pcie_firmware(dd);
1072         if (ret) {
1073                 /* do not proceed if the firmware cannot be downloaded */
1074                 return_error = 1;
1075                 goto done;
1076         }
1077
1078         /* step 5: set up device parameter settings */
1079         dd_dev_info(dd, "%s: setting PCIe registers\n", __func__);
1080
1081         /*
1082          * PcieCfgSpcie1 - Link Control 3
1083          * Leave at reset value.  No need to set PerfEq - link equalization
1084          * will be performed automatically after the SBR when the target
1085          * speed is 8GT/s.
1086          */
1087
1088         /* clear all 16 per-lane error bits (PCIe: Lane Error Status) */
1089         pci_write_config_dword(dd->pcidev, PCIE_CFG_SPCIE2, 0xffff);
1090
1091         /* step 5a: Set Synopsys Port Logic registers */
1092
1093         /*
1094          * PcieCfgRegPl2 - Port Force Link
1095          *
1096          * Set the low power field to 0x10 to avoid unnecessary power
1097          * management messages.  All other fields are zero.
1098          */
1099         reg32 = 0x10ul << PCIE_CFG_REG_PL2_LOW_PWR_ENT_CNT_SHIFT;
1100         pci_write_config_dword(dd->pcidev, PCIE_CFG_REG_PL2, reg32);
1101
1102         /*
1103          * PcieCfgRegPl100 - Gen3 Control
1104          *
1105          * turn off PcieCfgRegPl100.Gen3ZRxDcNonCompl
1106          * turn on PcieCfgRegPl100.EqEieosCnt
1107          * Everything else zero.
1108          */
1109         reg32 = PCIE_CFG_REG_PL100_EQ_EIEOS_CNT_SMASK;
1110         pci_write_config_dword(dd->pcidev, PCIE_CFG_REG_PL100, reg32);
1111
1112         /*
1113          * PcieCfgRegPl101 - Gen3 EQ FS and LF
1114          * PcieCfgRegPl102 - Gen3 EQ Presets to Coefficients Mapping
1115          * PcieCfgRegPl103 - Gen3 EQ Preset Index
1116          * PcieCfgRegPl105 - Gen3 EQ Status
1117          *
1118          * Give initial EQ settings.
1119          */
1120         if (dd->pcidev->device == PCI_DEVICE_ID_INTEL0) { /* discrete */
1121                 /* 1000mV, FS=24, LF = 8 */
1122                 fs = 24;
1123                 lf = 8;
1124                 div = 3;
1125                 eq = discrete_preliminary_eq;
1126                 default_pset = DEFAULT_DISCRETE_PSET;
1127                 ctle_tunings = discrete_ctle_tunings;
1128                 /* bit 0 - discrete on/off */
1129                 static_ctle_mode = pcie_ctle & 0x1;
1130         } else {
1131                 /* 400mV, FS=29, LF = 9 */
1132                 fs = 29;
1133                 lf = 9;
1134                 div = 1;
1135                 eq = integrated_preliminary_eq;
1136                 default_pset = DEFAULT_MCP_PSET;
1137                 ctle_tunings = integrated_ctle_tunings;
1138                 /* bit 1 - integrated on/off */
1139                 static_ctle_mode = (pcie_ctle >> 1) & 0x1;
1140         }
1141         pci_write_config_dword(dd->pcidev, PCIE_CFG_REG_PL101,
1142                                (fs <<
1143                                 PCIE_CFG_REG_PL101_GEN3_EQ_LOCAL_FS_SHIFT) |
1144                                (lf <<
1145                                 PCIE_CFG_REG_PL101_GEN3_EQ_LOCAL_LF_SHIFT));
1146         ret = load_eq_table(dd, eq, fs, div);
1147         if (ret)
1148                 goto done;
1149
1150         /*
1151          * PcieCfgRegPl106 - Gen3 EQ Control
1152          *
1153          * Set Gen3EqPsetReqVec, leave other fields 0.
1154          */
1155         if (pcie_pset == UNSET_PSET)
1156                 pcie_pset = default_pset;
1157         if (pcie_pset > 10) {   /* valid range is 0-10, inclusive */
1158                 dd_dev_err(dd, "%s: Invalid Eq Pset %u, setting to %d\n",
1159                            __func__, pcie_pset, default_pset);
1160                 pcie_pset = default_pset;
1161         }
1162         dd_dev_info(dd, "%s: using EQ Pset %u\n", __func__, pcie_pset);
1163         pci_write_config_dword(dd->pcidev, PCIE_CFG_REG_PL106,
1164                                ((1 << pcie_pset) <<
1165                         PCIE_CFG_REG_PL106_GEN3_EQ_PSET_REQ_VEC_SHIFT) |
1166                         PCIE_CFG_REG_PL106_GEN3_EQ_EVAL2MS_DISABLE_SMASK |
1167                         PCIE_CFG_REG_PL106_GEN3_EQ_PHASE23_EXIT_MODE_SMASK);
1168
1169         /*
1170          * step 5b: Do post firmware download steps via SBus
1171          */
1172         dd_dev_info(dd, "%s: doing pcie post steps\n", __func__);
1173         pcie_post_steps(dd);
1174
1175         /*
1176          * step 5c: Program gasket interrupts
1177          */
1178         /* set the Rx Bit Rate to REFCLK ratio */
1179         write_gasket_interrupt(dd, intnum++, 0x0006, 0x0050);
1180         /* disable pCal for PCIe Gen3 RX equalization */
1181         /* select adaptive or static CTLE */
1182         write_gasket_interrupt(dd, intnum++, 0x0026,
1183                                0x5b01 | (static_ctle_mode << 3));
1184         /*
1185          * Enable iCal for PCIe Gen3 RX equalization, and set which
1186          * evaluation of RX_EQ_EVAL will launch the iCal procedure.
1187          */
1188         write_gasket_interrupt(dd, intnum++, 0x0026, 0x5202);
1189
1190         if (static_ctle_mode) {
1191                 /* apply static CTLE tunings */
1192                 u8 pcie_dc, pcie_lf, pcie_hf, pcie_bw;
1193
1194                 pcie_dc = ctle_tunings[pcie_pset][0];
1195                 pcie_lf = ctle_tunings[pcie_pset][1];
1196                 pcie_hf = ctle_tunings[pcie_pset][2];
1197                 pcie_bw = ctle_tunings[pcie_pset][3];
1198                 write_gasket_interrupt(dd, intnum++, 0x0026, 0x0200 | pcie_dc);
1199                 write_gasket_interrupt(dd, intnum++, 0x0026, 0x0100 | pcie_lf);
1200                 write_gasket_interrupt(dd, intnum++, 0x0026, 0x0000 | pcie_hf);
1201                 write_gasket_interrupt(dd, intnum++, 0x0026, 0x5500 | pcie_bw);
1202         }
1203
1204         /* terminate list */
1205         write_gasket_interrupt(dd, intnum++, 0x0000, 0x0000);
1206
1207         /*
1208          * step 5d: program XMT margin
1209          */
1210         write_xmt_margin(dd, __func__);
1211
1212         /*
1213          * step 5e: disable active state power management (ASPM). It
1214          * will be enabled if required later
1215          */
1216         dd_dev_info(dd, "%s: clearing ASPM\n", __func__);
1217         aspm_hw_disable_l1(dd);
1218
1219         /*
1220          * step 5f: clear DirectSpeedChange
1221          * PcieCfgRegPl67.DirectSpeedChange must be zero to prevent the
1222          * change in the speed target from starting before we are ready.
1223          * This field defaults to 0 and we are not changing it, so nothing
1224          * needs to be done.
1225          */
1226
1227         /* step 5g: Set target link speed */
1228         /*
1229          * Set target link speed to be target on both device and parent.
1230          * On setting the parent: Some system BIOSs "helpfully" set the
1231          * parent target speed to Gen2 to match the ASIC's initial speed.
1232          * We can set the target Gen3 because we have already checked
1233          * that it is Gen3 capable earlier.
1234          */
1235         dd_dev_info(dd, "%s: setting parent target link speed\n", __func__);
1236         pcie_capability_read_word(parent, PCI_EXP_LNKCTL2, &lnkctl2);
1237         dd_dev_info(dd, "%s: ..old link control2: 0x%x\n", __func__,
1238                     (u32)lnkctl2);
1239         /* only write to parent if target is not as high as ours */
1240         if ((lnkctl2 & LNKCTL2_TARGET_LINK_SPEED_MASK) < target_vector) {
1241                 lnkctl2 &= ~LNKCTL2_TARGET_LINK_SPEED_MASK;
1242                 lnkctl2 |= target_vector;
1243                 dd_dev_info(dd, "%s: ..new link control2: 0x%x\n", __func__,
1244                             (u32)lnkctl2);
1245                 pcie_capability_write_word(parent, PCI_EXP_LNKCTL2, lnkctl2);
1246         } else {
1247                 dd_dev_info(dd, "%s: ..target speed is OK\n", __func__);
1248         }
1249
1250         dd_dev_info(dd, "%s: setting target link speed\n", __func__);
1251         pcie_capability_read_word(dd->pcidev, PCI_EXP_LNKCTL2, &lnkctl2);
1252         dd_dev_info(dd, "%s: ..old link control2: 0x%x\n", __func__,
1253                     (u32)lnkctl2);
1254         lnkctl2 &= ~LNKCTL2_TARGET_LINK_SPEED_MASK;
1255         lnkctl2 |= target_vector;
1256         dd_dev_info(dd, "%s: ..new link control2: 0x%x\n", __func__,
1257                     (u32)lnkctl2);
1258         pcie_capability_write_word(dd->pcidev, PCI_EXP_LNKCTL2, lnkctl2);
1259
1260         /* step 5h: arm gasket logic */
1261         /* hold DC in reset across the SBR */
1262         write_csr(dd, CCE_DC_CTRL, CCE_DC_CTRL_DC_RESET_SMASK);
1263         (void)read_csr(dd, CCE_DC_CTRL); /* DC reset hold */
1264         /* save firmware control across the SBR */
1265         fw_ctrl = read_csr(dd, MISC_CFG_FW_CTRL);
1266
1267         dd_dev_info(dd, "%s: arming gasket logic\n", __func__);
1268         arm_gasket_logic(dd);
1269
1270         /*
1271          * step 6: quiesce PCIe link
1272          * The chip has already been reset, so there will be no traffic
1273          * from the chip.  Linux has no easy way to enforce that it will
1274          * not try to access the device, so we just need to hope it doesn't
1275          * do it while we are doing the reset.
1276          */
1277
1278         /*
1279          * step 7: initiate the secondary bus reset (SBR)
1280          * step 8: hardware brings the links back up
1281          * step 9: wait for link speed transition to be complete
1282          */
1283         dd_dev_info(dd, "%s: calling trigger_sbr\n", __func__);
1284         ret = trigger_sbr(dd);
1285         if (ret)
1286                 goto done;
1287
1288         /* step 10: decide what to do next */
1289
1290         /* check if we can read PCI space */
1291         ret = pci_read_config_word(dd->pcidev, PCI_VENDOR_ID, &vendor);
1292         if (ret) {
1293                 dd_dev_info(dd,
1294                             "%s: read of VendorID failed after SBR, err %d\n",
1295                             __func__, ret);
1296                 return_error = 1;
1297                 goto done;
1298         }
1299         if (vendor == 0xffff) {
1300                 dd_dev_info(dd, "%s: VendorID is all 1s after SBR\n", __func__);
1301                 return_error = 1;
1302                 ret = -EIO;
1303                 goto done;
1304         }
1305
1306         /* restore PCI space registers we know were reset */
1307         dd_dev_info(dd, "%s: calling restore_pci_variables\n", __func__);
1308         restore_pci_variables(dd);
1309         /* restore firmware control */
1310         write_csr(dd, MISC_CFG_FW_CTRL, fw_ctrl);
1311
1312         /*
1313          * Check the gasket block status.
1314          *
1315          * This is the first CSR read after the SBR.  If the read returns
1316          * all 1s (fails), the link did not make it back.
1317          *
1318          * Once we're sure we can read and write, clear the DC reset after
1319          * the SBR.  Then check for any per-lane errors. Then look over
1320          * the status.
1321          */
1322         reg = read_csr(dd, ASIC_PCIE_SD_HOST_STATUS);
1323         dd_dev_info(dd, "%s: gasket block status: 0x%llx\n", __func__, reg);
1324         if (reg == ~0ull) {     /* PCIe read failed/timeout */
1325                 dd_dev_err(dd, "SBR failed - unable to read from device\n");
1326                 return_error = 1;
1327                 ret = -ENOSYS;
1328                 goto done;
1329         }
1330
1331         /* clear the DC reset */
1332         write_csr(dd, CCE_DC_CTRL, 0);
1333
1334         /* Set the LED off */
1335         setextled(dd, 0);
1336
1337         /* check for any per-lane errors */
1338         pci_read_config_dword(dd->pcidev, PCIE_CFG_SPCIE2, &reg32);
1339         dd_dev_info(dd, "%s: per-lane errors: 0x%x\n", __func__, reg32);
1340
1341         /* extract status, look for our HFI */
1342         status = (reg >> ASIC_PCIE_SD_HOST_STATUS_FW_DNLD_STS_SHIFT)
1343                         & ASIC_PCIE_SD_HOST_STATUS_FW_DNLD_STS_MASK;
1344         if ((status & (1 << dd->hfi1_id)) == 0) {
1345                 dd_dev_err(dd,
1346                            "%s: gasket status 0x%x, expecting 0x%x\n",
1347                            __func__, status, 1 << dd->hfi1_id);
1348                 ret = -EIO;
1349                 goto done;
1350         }
1351
1352         /* extract error */
1353         err = (reg >> ASIC_PCIE_SD_HOST_STATUS_FW_DNLD_ERR_SHIFT)
1354                 & ASIC_PCIE_SD_HOST_STATUS_FW_DNLD_ERR_MASK;
1355         if (err) {
1356                 dd_dev_err(dd, "%s: gasket error %d\n", __func__, err);
1357                 ret = -EIO;
1358                 goto done;
1359         }
1360
1361         /* update our link information cache */
1362         update_lbus_info(dd);
1363         dd_dev_info(dd, "%s: new speed and width: %s\n", __func__,
1364                     dd->lbus_info);
1365
1366         if (dd->lbus_speed != target_speed) { /* not target */
1367                 /* maybe retry */
1368                 do_retry = retry_count < pcie_retry;
1369                 dd_dev_err(dd, "PCIe link speed did not switch to Gen%d%s\n",
1370                            pcie_target, do_retry ? ", retrying" : "");
1371                 retry_count++;
1372                 if (do_retry) {
1373                         msleep(100); /* allow time to settle */
1374                         goto retry;
1375                 }
1376                 ret = -EIO;
1377         }
1378
1379 done:
1380         if (therm) {
1381                 write_csr(dd, ASIC_CFG_THERM_POLL_EN, 0x1);
1382                 msleep(100);
1383                 dd_dev_info(dd, "%s: Re-enable therm polling\n",
1384                             __func__);
1385         }
1386         release_chip_resource(dd, CR_SBUS);
1387 done_no_mutex:
1388         /* return no error if it is OK to be at current speed */
1389         if (ret && !return_error) {
1390                 dd_dev_err(dd, "Proceeding at current speed PCIe speed\n");
1391                 ret = 0;
1392         }
1393
1394         dd_dev_info(dd, "%s: done\n", __func__);
1395         return ret;
1396 }