drivers/iio/adc/xilinx-xadc-core.c

   1 /*
   2  * Xilinx XADC driver
   3  *
   4  * Copyright 2013-2014 Analog Devices Inc.
   5  *  Author: Lars-Peter Clauen <lars@metafoo.de>
   6  *
   7  * Licensed under the GPL-2.
   8  *
   9  * Documentation for the parts can be found at:
  10  *  - XADC hardmacro: Xilinx UG480
  11  *  - ZYNQ XADC interface: Xilinx UG585
  12  *  - AXI XADC interface: Xilinx PG019
  13  */
  14
  15 #include <linux/clk.h>
  16 #include <linux/device.h>
  17 #include <linux/err.h>
  18 #include <linux/interrupt.h>
  19 #include <linux/io.h>
  20 #include <linux/kernel.h>
  21 #include <linux/module.h>
  22 #include <linux/of.h>
  23 #include <linux/platform_device.h>
  24 #include <linux/slab.h>
  25 #include <linux/sysfs.h>
  26
  27 #include <linux/iio/buffer.h>
  28 #include <linux/iio/events.h>
  29 #include <linux/iio/iio.h>
  30 #include <linux/iio/sysfs.h>
  31 #include <linux/iio/trigger.h>
  32 #include <linux/iio/trigger_consumer.h>
  33 #include <linux/iio/triggered_buffer.h>
  34
  35 #include "xilinx-xadc.h"
  36
  37 static const unsigned int XADC_ZYNQ_UNMASK_TIMEOUT = 500;
  38
  39 /* ZYNQ register definitions */
  40 #define XADC_ZYNQ_REG_CFG       0x00
  41 #define XADC_ZYNQ_REG_INTSTS    0x04
  42 #define XADC_ZYNQ_REG_INTMSK    0x08
  43 #define XADC_ZYNQ_REG_STATUS    0x0c
  44 #define XADC_ZYNQ_REG_CFIFO     0x10
  45 #define XADC_ZYNQ_REG_DFIFO     0x14
  46 #define XADC_ZYNQ_REG_CTL               0x18
  47
  48 #define XADC_ZYNQ_CFG_ENABLE            BIT(31)
  49 #define XADC_ZYNQ_CFG_CFIFOTH_MASK      (0xf << 20)
  50 #define XADC_ZYNQ_CFG_CFIFOTH_OFFSET    20
  51 #define XADC_ZYNQ_CFG_DFIFOTH_MASK      (0xf << 16)
  52 #define XADC_ZYNQ_CFG_DFIFOTH_OFFSET    16
  53 #define XADC_ZYNQ_CFG_WEDGE             BIT(13)
  54 #define XADC_ZYNQ_CFG_REDGE             BIT(12)
  55 #define XADC_ZYNQ_CFG_TCKRATE_MASK      (0x3 << 8)
  56 #define XADC_ZYNQ_CFG_TCKRATE_DIV2      (0x0 << 8)
  57 #define XADC_ZYNQ_CFG_TCKRATE_DIV4      (0x1 << 8)
  58 #define XADC_ZYNQ_CFG_TCKRATE_DIV8      (0x2 << 8)
  59 #define XADC_ZYNQ_CFG_TCKRATE_DIV16     (0x3 << 8)
  60 #define XADC_ZYNQ_CFG_IGAP_MASK         0x1f
  61 #define XADC_ZYNQ_CFG_IGAP(x)           (x)
  62
  63 #define XADC_ZYNQ_INT_CFIFO_LTH         BIT(9)
  64 #define XADC_ZYNQ_INT_DFIFO_GTH         BIT(8)
  65 #define XADC_ZYNQ_INT_ALARM_MASK        0xff
  66 #define XADC_ZYNQ_INT_ALARM_OFFSET      0
  67
  68 #define XADC_ZYNQ_STATUS_CFIFO_LVL_MASK (0xf << 16)
  69 #define XADC_ZYNQ_STATUS_CFIFO_LVL_OFFSET       16
  70 #define XADC_ZYNQ_STATUS_DFIFO_LVL_MASK (0xf << 12)
  71 #define XADC_ZYNQ_STATUS_DFIFO_LVL_OFFSET       12
  72 #define XADC_ZYNQ_STATUS_CFIFOF         BIT(11)
  73 #define XADC_ZYNQ_STATUS_CFIFOE         BIT(10)
  74 #define XADC_ZYNQ_STATUS_DFIFOF         BIT(9)
  75 #define XADC_ZYNQ_STATUS_DFIFOE         BIT(8)
  76 #define XADC_ZYNQ_STATUS_OT             BIT(7)
  77 #define XADC_ZYNQ_STATUS_ALM(x)         BIT(x)
  78
  79 #define XADC_ZYNQ_CTL_RESET             BIT(4)
  80
  81 #define XADC_ZYNQ_CMD_NOP               0x00
  82 #define XADC_ZYNQ_CMD_READ              0x01
  83 #define XADC_ZYNQ_CMD_WRITE             0x02
  84
  85 #define XADC_ZYNQ_CMD(cmd, addr, data) (((cmd) << 26) | ((addr) << 16) | (data))
  86
  87 /* AXI register definitions */
  88 #define XADC_AXI_REG_RESET              0x00
  89 #define XADC_AXI_REG_STATUS             0x04
  90 #define XADC_AXI_REG_ALARM_STATUS       0x08
  91 #define XADC_AXI_REG_CONVST             0x0c
  92 #define XADC_AXI_REG_XADC_RESET         0x10
  93 #define XADC_AXI_REG_GIER               0x5c
  94 #define XADC_AXI_REG_IPISR              0x60
  95 #define XADC_AXI_REG_IPIER              0x68
  96 #define XADC_AXI_ADC_REG_OFFSET         0x200
  97
  98 #define XADC_AXI_RESET_MAGIC            0xa
  99 #define XADC_AXI_GIER_ENABLE            BIT(31)
 100
 101 #define XADC_AXI_INT_EOS                BIT(4)
 102 #define XADC_AXI_INT_ALARM_MASK         0x3c0f
 103
 104 #define XADC_FLAGS_BUFFERED BIT(0)
 105
 106 static void xadc_write_reg(struct xadc *xadc, unsigned int reg,
 107         uint32_t val)
 108 {
 109         writel(val, xadc->base + reg);
 110 }
 111
 112 static void xadc_read_reg(struct xadc *xadc, unsigned int reg,
 113         uint32_t *val)
 114 {
 115         *val = readl(xadc->base + reg);
 116 }
 117
 118 /*
 119  * The ZYNQ interface uses two asynchronous FIFOs for communication with the
 120  * XADC. Reads and writes to the XADC register are performed by submitting a
 121  * request to the command FIFO (CFIFO), once the request has been completed the
 122  * result can be read from the data FIFO (DFIFO). The method currently used in
 123  * this driver is to submit the request for a read/write operation, then go to
 124  * sleep and wait for an interrupt that signals that a response is available in
 125  * the data FIFO.
 126  */
 127
 128 static void xadc_zynq_write_fifo(struct xadc *xadc, uint32_t *cmd,
 129         unsigned int n)
 130 {
 131         unsigned int i;
 132
 133         for (i = 0; i < n; i++)
 134                 xadc_write_reg(xadc, XADC_ZYNQ_REG_CFIFO, cmd[i]);
 135 }
 136
 137 static void xadc_zynq_drain_fifo(struct xadc *xadc)
 138 {
 139         uint32_t status, tmp;
 140
 141         xadc_read_reg(xadc, XADC_ZYNQ_REG_STATUS, &status);
 142
 143         while (!(status & XADC_ZYNQ_STATUS_DFIFOE)) {
 144                 xadc_read_reg(xadc, XADC_ZYNQ_REG_DFIFO, &tmp);
 145                 xadc_read_reg(xadc, XADC_ZYNQ_REG_STATUS, &status);
 146         }
 147 }
 148
 149 static void xadc_zynq_update_intmsk(struct xadc *xadc, unsigned int mask,
 150         unsigned int val)
 151 {
 152         xadc->zynq_intmask &= ~mask;
 153         xadc->zynq_intmask |= val;
 154
 155         xadc_write_reg(xadc, XADC_ZYNQ_REG_INTMSK,
 156                 xadc->zynq_intmask | xadc->zynq_masked_alarm);
 157 }
 158
 159 static int xadc_zynq_write_adc_reg(struct xadc *xadc, unsigned int reg,
 160         uint16_t val)
 161 {
 162         uint32_t cmd[1];
 163         uint32_t tmp;
 164         int ret;
 165
 166         spin_lock_irq(&xadc->lock);
 167         xadc_zynq_update_intmsk(xadc, XADC_ZYNQ_INT_DFIFO_GTH,
 168                         XADC_ZYNQ_INT_DFIFO_GTH);
 169
 170         reinit_completion(&xadc->completion);
 171
 172         cmd[0] = XADC_ZYNQ_CMD(XADC_ZYNQ_CMD_WRITE, reg, val);
 173         xadc_zynq_write_fifo(xadc, cmd, ARRAY_SIZE(cmd));
 174         xadc_read_reg(xadc, XADC_ZYNQ_REG_CFG, &tmp);
 175         tmp &= ~XADC_ZYNQ_CFG_DFIFOTH_MASK;
 176         tmp |= 0 << XADC_ZYNQ_CFG_DFIFOTH_OFFSET;
 177         xadc_write_reg(xadc, XADC_ZYNQ_REG_CFG, tmp);
 178
 179         xadc_zynq_update_intmsk(xadc, XADC_ZYNQ_INT_DFIFO_GTH, 0);
 180         spin_unlock_irq(&xadc->lock);
 181
 182         ret = wait_for_completion_interruptible_timeout(&xadc->completion, HZ);
 183         if (ret == 0)
 184                 ret = -EIO;
 185         else
 186                 ret = 0;
 187
 188         xadc_read_reg(xadc, XADC_ZYNQ_REG_DFIFO, &tmp);
 189
 190         return ret;
 191 }
 192
 193 static int xadc_zynq_read_adc_reg(struct xadc *xadc, unsigned int reg,
 194         uint16_t *val)
 195 {
 196         uint32_t cmd[2];
 197         uint32_t resp, tmp;
 198         int ret;
 199
 200         cmd[0] = XADC_ZYNQ_CMD(XADC_ZYNQ_CMD_READ, reg, 0);
 201         cmd[1] = XADC_ZYNQ_CMD(XADC_ZYNQ_CMD_NOP, 0, 0);
 202
 203         spin_lock_irq(&xadc->lock);
 204         xadc_zynq_update_intmsk(xadc, XADC_ZYNQ_INT_DFIFO_GTH,
 205                         XADC_ZYNQ_INT_DFIFO_GTH);
 206         xadc_zynq_drain_fifo(xadc);
 207         reinit_completion(&xadc->completion);
 208
 209         xadc_zynq_write_fifo(xadc, cmd, ARRAY_SIZE(cmd));
 210         xadc_read_reg(xadc, XADC_ZYNQ_REG_CFG, &tmp);
 211         tmp &= ~XADC_ZYNQ_CFG_DFIFOTH_MASK;
 212         tmp |= 1 << XADC_ZYNQ_CFG_DFIFOTH_OFFSET;
 213         xadc_write_reg(xadc, XADC_ZYNQ_REG_CFG, tmp);
 214
 215         xadc_zynq_update_intmsk(xadc, XADC_ZYNQ_INT_DFIFO_GTH, 0);
 216         spin_unlock_irq(&xadc->lock);
 217         ret = wait_for_completion_interruptible_timeout(&xadc->completion, HZ);
 218         if (ret == 0)
 219                 ret = -EIO;
 220         if (ret < 0)
 221                 return ret;
 222
 223         xadc_read_reg(xadc, XADC_ZYNQ_REG_DFIFO, &resp);
 224         xadc_read_reg(xadc, XADC_ZYNQ_REG_DFIFO, &resp);
 225
 226         *val = resp & 0xffff;
 227
 228         return 0;
 229 }
 230
 231 static unsigned int xadc_zynq_transform_alarm(unsigned int alarm)
 232 {
 233         return ((alarm & 0x80) >> 4) |
 234                 ((alarm & 0x78) << 1) |
 235                 (alarm & 0x07);
 236 }
 237
 238 /*
 239  * The ZYNQ threshold interrupts are level sensitive. Since we can't make the
 240  * threshold condition go way from within the interrupt handler, this means as
 241  * soon as a threshold condition is present we would enter the interrupt handler
 242  * again and again. To work around this we mask all active thresholds interrupts
 243  * in the interrupt handler and start a timer. In this timer we poll the
 244  * interrupt status and only if the interrupt is inactive we unmask it again.
 245  */
 246 static void xadc_zynq_unmask_worker(struct work_struct *work)
 247 {
 248         struct xadc *xadc = container_of(work, struct xadc, zynq_unmask_work.work);
 249         unsigned int misc_sts, unmask;
 250
 251         xadc_read_reg(xadc, XADC_ZYNQ_REG_STATUS, &misc_sts);
 252
 253         misc_sts &= XADC_ZYNQ_INT_ALARM_MASK;
 254
 255         spin_lock_irq(&xadc->lock);
 256
 257         /* Clear those bits which are not active anymore */
 258         unmask = (xadc->zynq_masked_alarm ^ misc_sts) & xadc->zynq_masked_alarm;
 259         xadc->zynq_masked_alarm &= misc_sts;
 260
 261         /* Also clear those which are masked out anyway */
 262         xadc->zynq_masked_alarm &= ~xadc->zynq_intmask;
 263
 264         /* Clear the interrupts before we unmask them */
 265         xadc_write_reg(xadc, XADC_ZYNQ_REG_INTSTS, unmask);
 266
 267         xadc_zynq_update_intmsk(xadc, 0, 0);
 268
 269         spin_unlock_irq(&xadc->lock);
 270
 271         /* if still pending some alarm re-trigger the timer */
 272         if (xadc->zynq_masked_alarm) {
 273                 schedule_delayed_work(&xadc->zynq_unmask_work,
 274                                 msecs_to_jiffies(XADC_ZYNQ_UNMASK_TIMEOUT));
 275         }
 276
 277 }
 278
 279 static irqreturn_t xadc_zynq_interrupt_handler(int irq, void *devid)
 280 {
 281         struct iio_dev *indio_dev = devid;
 282         struct xadc *xadc = iio_priv(indio_dev);
 283         uint32_t status;
 284
 285         xadc_read_reg(xadc, XADC_ZYNQ_REG_INTSTS, &status);
 286
 287         status &= ~(xadc->zynq_intmask | xadc->zynq_masked_alarm);
 288
 289         if (!status)
 290                 return IRQ_NONE;
 291
 292         spin_lock(&xadc->lock);
 293
 294         xadc_write_reg(xadc, XADC_ZYNQ_REG_INTSTS, status);
 295
 296         if (status & XADC_ZYNQ_INT_DFIFO_GTH) {
 297                 xadc_zynq_update_intmsk(xadc, XADC_ZYNQ_INT_DFIFO_GTH,
 298                         XADC_ZYNQ_INT_DFIFO_GTH);
 299                 complete(&xadc->completion);
 300         }
 301
 302         status &= XADC_ZYNQ_INT_ALARM_MASK;
 303         if (status) {
 304                 xadc->zynq_masked_alarm |= status;
 305                 /*
 306                  * mask the current event interrupt,
 307                  * unmask it when the interrupt is no more active.
 308                  */
 309                 xadc_zynq_update_intmsk(xadc, 0, 0);
 310
 311                 xadc_handle_events(indio_dev,
 312                                 xadc_zynq_transform_alarm(status));
 313
 314                 /* unmask the required interrupts in timer. */
 315                 schedule_delayed_work(&xadc->zynq_unmask_work,
 316                                 msecs_to_jiffies(XADC_ZYNQ_UNMASK_TIMEOUT));
 317         }
 318         spin_unlock(&xadc->lock);
 319
 320         return IRQ_HANDLED;
 321 }
 322
 323 #define XADC_ZYNQ_TCK_RATE_MAX 50000000
 324 #define XADC_ZYNQ_IGAP_DEFAULT 20
 325
 326 static int xadc_zynq_setup(struct platform_device *pdev,
 327         struct iio_dev *indio_dev, int irq)
 328 {
 329         struct xadc *xadc = iio_priv(indio_dev);
 330         unsigned long pcap_rate;
 331         unsigned int tck_div;
 332         unsigned int div;
 333         unsigned int igap;
 334         unsigned int tck_rate;
 335
 336         /* TODO: Figure out how to make igap and tck_rate configurable */
 337         igap = XADC_ZYNQ_IGAP_DEFAULT;
 338         tck_rate = XADC_ZYNQ_TCK_RATE_MAX;
 339
 340         xadc->zynq_intmask = ~0;
 341
 342         pcap_rate = clk_get_rate(xadc->clk);
 343
 344         if (tck_rate > XADC_ZYNQ_TCK_RATE_MAX)
 345                 tck_rate = XADC_ZYNQ_TCK_RATE_MAX;
 346         if (tck_rate > pcap_rate / 2) {
 347                 div = 2;
 348         } else {
 349                 div = pcap_rate / tck_rate;
 350                 if (pcap_rate / div > XADC_ZYNQ_TCK_RATE_MAX)
 351                         div++;
 352         }
 353
 354         if (div <= 3)
 355                 tck_div = XADC_ZYNQ_CFG_TCKRATE_DIV2;
 356         else if (div <= 7)
 357                 tck_div = XADC_ZYNQ_CFG_TCKRATE_DIV4;
 358         else if (div <= 15)
 359                 tck_div = XADC_ZYNQ_CFG_TCKRATE_DIV8;
 360         else
 361                 tck_div = XADC_ZYNQ_CFG_TCKRATE_DIV16;
 362
 363         xadc_write_reg(xadc, XADC_ZYNQ_REG_CTL, XADC_ZYNQ_CTL_RESET);
 364         xadc_write_reg(xadc, XADC_ZYNQ_REG_CTL, 0);
 365         xadc_write_reg(xadc, XADC_ZYNQ_REG_INTSTS, ~0);
 366         xadc_write_reg(xadc, XADC_ZYNQ_REG_INTMSK, xadc->zynq_intmask);
 367         xadc_write_reg(xadc, XADC_ZYNQ_REG_CFG, XADC_ZYNQ_CFG_ENABLE |
 368                         XADC_ZYNQ_CFG_REDGE | XADC_ZYNQ_CFG_WEDGE |
 369                         tck_div | XADC_ZYNQ_CFG_IGAP(igap));
 370
 371         return 0;
 372 }
 373
 374 static unsigned long xadc_zynq_get_dclk_rate(struct xadc *xadc)
 375 {
 376         unsigned int div;
 377         uint32_t val;
 378
 379         xadc_read_reg(xadc, XADC_ZYNQ_REG_CFG, &val);
 380
 381         switch (val & XADC_ZYNQ_CFG_TCKRATE_MASK) {
 382         case XADC_ZYNQ_CFG_TCKRATE_DIV4:
 383                 div = 4;
 384                 break;
 385         case XADC_ZYNQ_CFG_TCKRATE_DIV8:
 386                 div = 8;
 387                 break;
 388         case XADC_ZYNQ_CFG_TCKRATE_DIV16:
 389                 div = 16;
 390                 break;
 391         default:
 392                 div = 2;
 393                 break;
 394         }
 395
 396         return clk_get_rate(xadc->clk) / div;
 397 }
 398
 399 static void xadc_zynq_update_alarm(struct xadc *xadc, unsigned int alarm)
 400 {
 401         unsigned long flags;
 402         uint32_t status;
 403
 404         /* Move OT to bit 7 */
 405         alarm = ((alarm & 0x08) << 4) | ((alarm & 0xf0) >> 1) | (alarm & 0x07);
 406
 407         spin_lock_irqsave(&xadc->lock, flags);
 408
 409         /* Clear previous interrupts if any. */
 410         xadc_read_reg(xadc, XADC_ZYNQ_REG_INTSTS, &status);
 411         xadc_write_reg(xadc, XADC_ZYNQ_REG_INTSTS, status & alarm);
 412
 413         xadc_zynq_update_intmsk(xadc, XADC_ZYNQ_INT_ALARM_MASK,
 414                 ~alarm & XADC_ZYNQ_INT_ALARM_MASK);
 415
 416         spin_unlock_irqrestore(&xadc->lock, flags);
 417 }
 418
 419 static const struct xadc_ops xadc_zynq_ops = {
 420         .read = xadc_zynq_read_adc_reg,
 421         .write = xadc_zynq_write_adc_reg,
 422         .setup = xadc_zynq_setup,
 423         .get_dclk_rate = xadc_zynq_get_dclk_rate,
 424         .interrupt_handler = xadc_zynq_interrupt_handler,
 425         .update_alarm = xadc_zynq_update_alarm,
 426 };
 427
 428 static int xadc_axi_read_adc_reg(struct xadc *xadc, unsigned int reg,
 429         uint16_t *val)
 430 {
 431         uint32_t val32;
 432
 433         xadc_read_reg(xadc, XADC_AXI_ADC_REG_OFFSET + reg * 4, &val32);
 434         *val = val32 & 0xffff;
 435
 436         return 0;
 437 }
 438
 439 static int xadc_axi_write_adc_reg(struct xadc *xadc, unsigned int reg,
 440         uint16_t val)
 441 {
 442         xadc_write_reg(xadc, XADC_AXI_ADC_REG_OFFSET + reg * 4, val);
 443
 444         return 0;
 445 }
 446
 447 static int xadc_axi_setup(struct platform_device *pdev,
 448         struct iio_dev *indio_dev, int irq)
 449 {
 450         struct xadc *xadc = iio_priv(indio_dev);
 451
 452         xadc_write_reg(xadc, XADC_AXI_REG_RESET, XADC_AXI_RESET_MAGIC);
 453         xadc_write_reg(xadc, XADC_AXI_REG_GIER, XADC_AXI_GIER_ENABLE);
 454
 455         return 0;
 456 }
 457
 458 static irqreturn_t xadc_axi_interrupt_handler(int irq, void *devid)
 459 {
 460         struct iio_dev *indio_dev = devid;
 461         struct xadc *xadc = iio_priv(indio_dev);
 462         uint32_t status, mask;
 463         unsigned int events;
 464
 465         xadc_read_reg(xadc, XADC_AXI_REG_IPISR, &status);
 466         xadc_read_reg(xadc, XADC_AXI_REG_IPIER, &mask);
 467         status &= mask;
 468
 469         if (!status)
 470                 return IRQ_NONE;
 471
 472         if ((status & XADC_AXI_INT_EOS) && xadc->trigger)
 473                 iio_trigger_poll(xadc->trigger);
 474
 475         if (status & XADC_AXI_INT_ALARM_MASK) {
 476                 /*
 477                  * The order of the bits in the AXI-XADC status register does
 478                  * not match the order of the bits in the XADC alarm enable
 479                  * register. xadc_handle_events() expects the events to be in
 480                  * the same order as the XADC alarm enable register.
 481                  */
 482                 events = (status & 0x000e) >> 1;
 483                 events |= (status & 0x0001) << 3;
 484                 events |= (status & 0x3c00) >> 6;
 485                 xadc_handle_events(indio_dev, events);
 486         }
 487
 488         xadc_write_reg(xadc, XADC_AXI_REG_IPISR, status);
 489
 490         return IRQ_HANDLED;
 491 }
 492
 493 static void xadc_axi_update_alarm(struct xadc *xadc, unsigned int alarm)
 494 {
 495         uint32_t val;
 496         unsigned long flags;
 497
 498         /*
 499          * The order of the bits in the AXI-XADC status register does not match
 500          * the order of the bits in the XADC alarm enable register. We get
 501          * passed the alarm mask in the same order as in the XADC alarm enable
 502          * register.
 503          */
 504         alarm = ((alarm & 0x07) << 1) | ((alarm & 0x08) >> 3) |
 505                         ((alarm & 0xf0) << 6);
 506
 507         spin_lock_irqsave(&xadc->lock, flags);
 508         xadc_read_reg(xadc, XADC_AXI_REG_IPIER, &val);
 509         val &= ~XADC_AXI_INT_ALARM_MASK;
 510         val |= alarm;
 511         xadc_write_reg(xadc, XADC_AXI_REG_IPIER, val);
 512         spin_unlock_irqrestore(&xadc->lock, flags);
 513 }
 514
 515 static unsigned long xadc_axi_get_dclk(struct xadc *xadc)
 516 {
 517         return clk_get_rate(xadc->clk);
 518 }
 519
 520 static const struct xadc_ops xadc_axi_ops = {
 521         .read = xadc_axi_read_adc_reg,
 522         .write = xadc_axi_write_adc_reg,
 523         .setup = xadc_axi_setup,
 524         .get_dclk_rate = xadc_axi_get_dclk,
 525         .update_alarm = xadc_axi_update_alarm,
 526         .interrupt_handler = xadc_axi_interrupt_handler,
 527         .flags = XADC_FLAGS_BUFFERED,
 528 };
 529
 530 static int _xadc_update_adc_reg(struct xadc *xadc, unsigned int reg,
 531         uint16_t mask, uint16_t val)
 532 {
 533         uint16_t tmp;
 534         int ret;
 535
 536         ret = _xadc_read_adc_reg(xadc, reg, &tmp);
 537         if (ret)
 538                 return ret;
 539
 540         return _xadc_write_adc_reg(xadc, reg, (tmp & ~mask) | val);
 541 }
 542
 543 static int xadc_update_adc_reg(struct xadc *xadc, unsigned int reg,
 544         uint16_t mask, uint16_t val)
 545 {
 546         int ret;
 547
 548         mutex_lock(&xadc->mutex);
 549         ret = _xadc_update_adc_reg(xadc, reg, mask, val);
 550         mutex_unlock(&xadc->mutex);
 551
 552         return ret;
 553 }
 554
 555 static unsigned long xadc_get_dclk_rate(struct xadc *xadc)
 556 {
 557         return xadc->ops->get_dclk_rate(xadc);
 558 }
 559
 560 static int xadc_update_scan_mode(struct iio_dev *indio_dev,
 561         const unsigned long *mask)
 562 {
 563         struct xadc *xadc = iio_priv(indio_dev);
 564         unsigned int n;
 565
 566         n = bitmap_weight(mask, indio_dev->masklength);
 567
 568         kfree(xadc->data);
 569         xadc->data = kcalloc(n, sizeof(*xadc->data), GFP_KERNEL);
 570         if (!xadc->data)
 571                 return -ENOMEM;
 572
 573         return 0;
 574 }
 575
 576 static unsigned int xadc_scan_index_to_channel(unsigned int scan_index)
 577 {
 578         switch (scan_index) {
 579         case 5:
 580                 return XADC_REG_VCCPINT;
 581         case 6:
 582                 return XADC_REG_VCCPAUX;
 583         case 7:
 584                 return XADC_REG_VCCO_DDR;
 585         case 8:
 586                 return XADC_REG_TEMP;
 587         case 9:
 588                 return XADC_REG_VCCINT;
 589         case 10:
 590                 return XADC_REG_VCCAUX;
 591         case 11:
 592                 return XADC_REG_VPVN;
 593         case 12:
 594                 return XADC_REG_VREFP;
 595         case 13:
 596                 return XADC_REG_VREFN;
 597         case 14:
 598                 return XADC_REG_VCCBRAM;
 599         default:
 600                 return XADC_REG_VAUX(scan_index - 16);
 601         }
 602 }
 603
 604 static irqreturn_t xadc_trigger_handler(int irq, void *p)
 605 {
 606         struct iio_poll_func *pf = p;
 607         struct iio_dev *indio_dev = pf->indio_dev;
 608         struct xadc *xadc = iio_priv(indio_dev);
 609         unsigned int chan;
 610         int i, j;
 611
 612         if (!xadc->data)
 613                 goto out;
 614
 615         j = 0;
 616         for_each_set_bit(i, indio_dev->active_scan_mask,
 617                 indio_dev->masklength) {
 618                 chan = xadc_scan_index_to_channel(i);
 619                 xadc_read_adc_reg(xadc, chan, &xadc->data[j]);
 620                 j++;
 621         }
 622
 623         iio_push_to_buffers(indio_dev, xadc->data);
 624
 625 out:
 626         iio_trigger_notify_done(indio_dev->trig);
 627
 628         return IRQ_HANDLED;
 629 }
 630
 631 static int xadc_trigger_set_state(struct iio_trigger *trigger, bool state)
 632 {
 633         struct xadc *xadc = iio_trigger_get_drvdata(trigger);
 634         unsigned long flags;
 635         unsigned int convst;
 636         unsigned int val;
 637         int ret = 0;
 638
 639         mutex_lock(&xadc->mutex);
 640
 641         if (state) {
 642                 /* Only one of the two triggers can be active at the a time. */
 643                 if (xadc->trigger != NULL) {
 644                         ret = -EBUSY;
 645                         goto err_out;
 646                 } else {
 647                         xadc->trigger = trigger;
 648                         if (trigger == xadc->convst_trigger)
 649                                 convst = XADC_CONF0_EC;
 650                         else
 651                                 convst = 0;
 652                 }
 653                 ret = _xadc_update_adc_reg(xadc, XADC_REG_CONF1, XADC_CONF0_EC,
 654                                         convst);
 655                 if (ret)
 656                         goto err_out;
 657         } else {
 658                 xadc->trigger = NULL;
 659         }
 660
 661         spin_lock_irqsave(&xadc->lock, flags);
 662         xadc_read_reg(xadc, XADC_AXI_REG_IPIER, &val);
 663         xadc_write_reg(xadc, XADC_AXI_REG_IPISR, XADC_AXI_INT_EOS);
 664         if (state)
 665                 val |= XADC_AXI_INT_EOS;
 666         else
 667                 val &= ~XADC_AXI_INT_EOS;
 668         xadc_write_reg(xadc, XADC_AXI_REG_IPIER, val);
 669         spin_unlock_irqrestore(&xadc->lock, flags);
 670
 671 err_out:
 672         mutex_unlock(&xadc->mutex);
 673
 674         return ret;
 675 }
 676
 677 static const struct iio_trigger_ops xadc_trigger_ops = {
 678         .owner = THIS_MODULE,
 679         .set_trigger_state = &xadc_trigger_set_state,
 680 };
 681
 682 static struct iio_trigger *xadc_alloc_trigger(struct iio_dev *indio_dev,
 683         const char *name)
 684 {
 685         struct iio_trigger *trig;
 686         int ret;
 687
 688         trig = iio_trigger_alloc("%s%d-%s", indio_dev->name,
 689                                 indio_dev->id, name);
 690         if (trig == NULL)
 691                 return ERR_PTR(-ENOMEM);
 692
 693         trig->dev.parent = indio_dev->dev.parent;
 694         trig->ops = &xadc_trigger_ops;
 695         iio_trigger_set_drvdata(trig, iio_priv(indio_dev));
 696
 697         ret = iio_trigger_register(trig);
 698         if (ret)
 699                 goto error_free_trig;
 700
 701         return trig;
 702
 703 error_free_trig:
 704         iio_trigger_free(trig);
 705         return ERR_PTR(ret);
 706 }
 707
 708 static int xadc_power_adc_b(struct xadc *xadc, unsigned int seq_mode)
 709 {
 710         uint16_t val;
 711
 712         /* Powerdown the ADC-B when it is not needed. */
 713         switch (seq_mode) {
 714         case XADC_CONF1_SEQ_SIMULTANEOUS:
 715         case XADC_CONF1_SEQ_INDEPENDENT:
 716                 val = 0;
 717                 break;
 718         default:
 719                 val = XADC_CONF2_PD_ADC_B;
 720                 break;
 721         }
 722
 723         return xadc_update_adc_reg(xadc, XADC_REG_CONF2, XADC_CONF2_PD_MASK,
 724                 val);
 725 }
 726
 727 static int xadc_get_seq_mode(struct xadc *xadc, unsigned long scan_mode)
 728 {
 729         unsigned int aux_scan_mode = scan_mode >> 16;
 730
 731         if (xadc->external_mux_mode == XADC_EXTERNAL_MUX_DUAL)
 732                 return XADC_CONF1_SEQ_SIMULTANEOUS;
 733
 734         if ((aux_scan_mode & 0xff00) == 0 ||
 735                 (aux_scan_mode & 0x00ff) == 0)
 736                 return XADC_CONF1_SEQ_CONTINUOUS;
 737
 738         return XADC_CONF1_SEQ_SIMULTANEOUS;
 739 }
 740
 741 static int xadc_postdisable(struct iio_dev *indio_dev)
 742 {
 743         struct xadc *xadc = iio_priv(indio_dev);
 744         unsigned long scan_mask;
 745         int ret;
 746         int i;
 747
 748         scan_mask = 1; /* Run calibration as part of the sequence */
 749         for (i = 0; i < indio_dev->num_channels; i++)
 750                 scan_mask |= BIT(indio_dev->channels[i].scan_index);
 751
 752         /* Enable all channels and calibration */
 753         ret = xadc_write_adc_reg(xadc, XADC_REG_SEQ(0), scan_mask & 0xffff);
 754         if (ret)
 755                 return ret;
 756
 757         ret = xadc_write_adc_reg(xadc, XADC_REG_SEQ(1), scan_mask >> 16);
 758         if (ret)
 759                 return ret;
 760
 761         ret = xadc_update_adc_reg(xadc, XADC_REG_CONF1, XADC_CONF1_SEQ_MASK,
 762                 XADC_CONF1_SEQ_CONTINUOUS);
 763         if (ret)
 764                 return ret;
 765
 766         return xadc_power_adc_b(xadc, XADC_CONF1_SEQ_CONTINUOUS);
 767 }
 768
 769 static int xadc_preenable(struct iio_dev *indio_dev)
 770 {
 771         struct xadc *xadc = iio_priv(indio_dev);
 772         unsigned long scan_mask;
 773         int seq_mode;
 774         int ret;
 775
 776         ret = xadc_update_adc_reg(xadc, XADC_REG_CONF1, XADC_CONF1_SEQ_MASK,
 777                 XADC_CONF1_SEQ_DEFAULT);
 778         if (ret)
 779                 goto err;
 780
 781         scan_mask = *indio_dev->active_scan_mask;
 782         seq_mode = xadc_get_seq_mode(xadc, scan_mask);
 783
 784         ret = xadc_write_adc_reg(xadc, XADC_REG_SEQ(0), scan_mask & 0xffff);
 785         if (ret)
 786                 goto err;
 787
 788         /*
 789          * In simultaneous mode the upper and lower aux channels are samples at
 790          * the same time. In this mode the upper 8 bits in the sequencer
 791          * register are don't care and the lower 8 bits control two channels
 792          * each. As such we must set the bit if either the channel in the lower
 793          * group or the upper group is enabled.
 794          */
 795         if (seq_mode == XADC_CONF1_SEQ_SIMULTANEOUS)
 796                 scan_mask = ((scan_mask >> 8) | scan_mask) & 0xff0000;
 797
 798         ret = xadc_write_adc_reg(xadc, XADC_REG_SEQ(1), scan_mask >> 16);
 799         if (ret)
 800                 goto err;
 801
 802         ret = xadc_power_adc_b(xadc, seq_mode);
 803         if (ret)
 804                 goto err;
 805
 806         ret = xadc_update_adc_reg(xadc, XADC_REG_CONF1, XADC_CONF1_SEQ_MASK,
 807                 seq_mode);
 808         if (ret)
 809                 goto err;
 810
 811         return 0;
 812 err:
 813         xadc_postdisable(indio_dev);
 814         return ret;
 815 }
 816
 817 static struct iio_buffer_setup_ops xadc_buffer_ops = {
 818         .preenable = &xadc_preenable,
 819         .postenable = &iio_triggered_buffer_postenable,
 820         .predisable = &iio_triggered_buffer_predisable,
 821         .postdisable = &xadc_postdisable,
 822 };
 823
 824 static int xadc_read_raw(struct iio_dev *indio_dev,
 825         struct iio_chan_spec const *chan, int *val, int *val2, long info)
 826 {
 827         struct xadc *xadc = iio_priv(indio_dev);
 828         unsigned int div;
 829         uint16_t val16;
 830         int ret;
 831
 832         switch (info) {
 833         case IIO_CHAN_INFO_RAW:
 834                 if (iio_buffer_enabled(indio_dev))
 835                         return -EBUSY;
 836                 ret = xadc_read_adc_reg(xadc, chan->address, &val16);
 837                 if (ret < 0)
 838                         return ret;
 839
 840                 val16 >>= 4;
 841                 if (chan->scan_type.sign == 'u')
 842                         *val = val16;
 843                 else
 844                         *val = sign_extend32(val16, 11);
 845
 846                 return IIO_VAL_INT;
 847         case IIO_CHAN_INFO_SCALE:
 848                 switch (chan->type) {
 849                 case IIO_VOLTAGE:
 850                         /* V = (val * 3.0) / 4096 */
 851                         switch (chan->address) {
 852                         case XADC_REG_VCCINT:
 853                         case XADC_REG_VCCAUX:
 854                         case XADC_REG_VREFP:
 855                         case XADC_REG_VREFN:
 856                         case XADC_REG_VCCBRAM:
 857                         case XADC_REG_VCCPINT:
 858                         case XADC_REG_VCCPAUX:
 859                         case XADC_REG_VCCO_DDR:
 860                                 *val = 3000;
 861                                 break;
 862                         default:
 863                                 *val = 1000;
 864                                 break;
 865                         }
 866                         *val2 = 12;
 867                         return IIO_VAL_FRACTIONAL_LOG2;
 868                 case IIO_TEMP:
 869                         /* Temp in C = (val * 503.975) / 4096 - 273.15 */
 870                         *val = 503975;
 871                         *val2 = 12;
 872                         return IIO_VAL_FRACTIONAL_LOG2;
 873                 default:
 874                         return -EINVAL;
 875                 }
 876         case IIO_CHAN_INFO_OFFSET:
 877                 /* Only the temperature channel has an offset */
 878                 *val = -((273150 << 12) / 503975);
 879                 return IIO_VAL_INT;
 880         case IIO_CHAN_INFO_SAMP_FREQ:
 881                 ret = xadc_read_adc_reg(xadc, XADC_REG_CONF2, &val16);
 882                 if (ret)
 883                         return ret;
 884
 885                 div = (val16 & XADC_CONF2_DIV_MASK) >> XADC_CONF2_DIV_OFFSET;
 886                 if (div < 2)
 887                         div = 2;
 888
 889                 *val = xadc_get_dclk_rate(xadc) / div / 26;
 890
 891                 return IIO_VAL_INT;
 892         default:
 893                 return -EINVAL;
 894         }
 895 }
 896
 897 static int xadc_write_raw(struct iio_dev *indio_dev,
 898         struct iio_chan_spec const *chan, int val, int val2, long info)
 899 {
 900         struct xadc *xadc = iio_priv(indio_dev);
 901         unsigned long clk_rate = xadc_get_dclk_rate(xadc);
 902         unsigned int div;
 903
 904         if (info != IIO_CHAN_INFO_SAMP_FREQ)
 905                 return -EINVAL;
 906
 907         if (val <= 0)
 908                 return -EINVAL;
 909
 910         /* Max. 150 kSPS */
 911         if (val > 150000)
 912                 val = 150000;
 913
 914         val *= 26;
 915
 916         /* Min 1MHz */
 917         if (val < 1000000)
 918                 val = 1000000;
 919
 920         /*
 921          * We want to round down, but only if we do not exceed the 150 kSPS
 922          * limit.
 923          */
 924         div = clk_rate / val;
 925         if (clk_rate / div / 26 > 150000)
 926                 div++;
 927         if (div < 2)
 928                 div = 2;
 929         else if (div > 0xff)
 930                 div = 0xff;
 931
 932         return xadc_update_adc_reg(xadc, XADC_REG_CONF2, XADC_CONF2_DIV_MASK,
 933                 div << XADC_CONF2_DIV_OFFSET);
 934 }
 935
 936 static const struct iio_event_spec xadc_temp_events[] = {
 937         {
 938                 .type = IIO_EV_TYPE_THRESH,
 939                 .dir = IIO_EV_DIR_RISING,
 940                 .mask_separate = BIT(IIO_EV_INFO_ENABLE) |
 941                                 BIT(IIO_EV_INFO_VALUE) |
 942                                 BIT(IIO_EV_INFO_HYSTERESIS),
 943         },
 944 };
 945
 946 /* Separate values for upper and lower thresholds, but only a shared enabled */
 947 static const struct iio_event_spec xadc_voltage_events[] = {
 948         {
 949                 .type = IIO_EV_TYPE_THRESH,
 950                 .dir = IIO_EV_DIR_RISING,
 951                 .mask_separate = BIT(IIO_EV_INFO_VALUE),
 952         }, {
 953                 .type = IIO_EV_TYPE_THRESH,
 954                 .dir = IIO_EV_DIR_FALLING,
 955                 .mask_separate = BIT(IIO_EV_INFO_VALUE),
 956         }, {
 957                 .type = IIO_EV_TYPE_THRESH,
 958                 .dir = IIO_EV_DIR_EITHER,
 959                 .mask_separate = BIT(IIO_EV_INFO_ENABLE),
 960         },
 961 };
 962
 963 #define XADC_CHAN_TEMP(_chan, _scan_index, _addr) { \
 964         .type = IIO_TEMP, \
 965         .indexed = 1, \
 966         .channel = (_chan), \
 967         .address = (_addr), \
 968         .info_mask_separate = BIT(IIO_CHAN_INFO_RAW) | \
 969                 BIT(IIO_CHAN_INFO_SCALE) | \
 970                 BIT(IIO_CHAN_INFO_OFFSET), \
 971         .info_mask_shared_by_all = BIT(IIO_CHAN_INFO_SAMP_FREQ), \
 972         .event_spec = xadc_temp_events, \
 973         .num_event_specs = ARRAY_SIZE(xadc_temp_events), \
 974         .scan_index = (_scan_index), \
 975         .scan_type = { \
 976                 .sign = 'u', \
 977                 .realbits = 12, \
 978                 .storagebits = 16, \
 979                 .shift = 4, \
 980                 .endianness = IIO_CPU, \
 981         }, \
 982 }
 983
 984 #define XADC_CHAN_VOLTAGE(_chan, _scan_index, _addr, _ext, _alarm) { \
 985         .type = IIO_VOLTAGE, \
 986         .indexed = 1, \
 987         .channel = (_chan), \
 988         .address = (_addr), \
 989         .info_mask_separate = BIT(IIO_CHAN_INFO_RAW) | \
 990                 BIT(IIO_CHAN_INFO_SCALE), \
 991         .info_mask_shared_by_all = BIT(IIO_CHAN_INFO_SAMP_FREQ), \
 992         .event_spec = (_alarm) ? xadc_voltage_events : NULL, \
 993         .num_event_specs = (_alarm) ? ARRAY_SIZE(xadc_voltage_events) : 0, \
 994         .scan_index = (_scan_index), \
 995         .scan_type = { \
 996                 .sign = ((_addr) == XADC_REG_VREFN) ? 's' : 'u', \
 997                 .realbits = 12, \
 998                 .storagebits = 16, \
 999                 .shift = 4, \
1000                 .endianness = IIO_CPU, \
1001         }, \
1002         .extend_name = _ext, \
1003 }
1004
1005 static const struct iio_chan_spec xadc_channels[] = {
1006         XADC_CHAN_TEMP(0, 8, XADC_REG_TEMP),
1007         XADC_CHAN_VOLTAGE(0, 9, XADC_REG_VCCINT, "vccint", true),
1008         XADC_CHAN_VOLTAGE(1, 10, XADC_REG_VCCAUX, "vccaux", true),
1009         XADC_CHAN_VOLTAGE(2, 14, XADC_REG_VCCBRAM, "vccbram", true),
1010         XADC_CHAN_VOLTAGE(3, 5, XADC_REG_VCCPINT, "vccpint", true),
1011         XADC_CHAN_VOLTAGE(4, 6, XADC_REG_VCCPAUX, "vccpaux", true),
1012         XADC_CHAN_VOLTAGE(5, 7, XADC_REG_VCCO_DDR, "vccoddr", true),
1013         XADC_CHAN_VOLTAGE(6, 12, XADC_REG_VREFP, "vrefp", false),
1014         XADC_CHAN_VOLTAGE(7, 13, XADC_REG_VREFN, "vrefn", false),
1015         XADC_CHAN_VOLTAGE(8, 11, XADC_REG_VPVN, NULL, false),
1016         XADC_CHAN_VOLTAGE(9, 16, XADC_REG_VAUX(0), NULL, false),
1017         XADC_CHAN_VOLTAGE(10, 17, XADC_REG_VAUX(1), NULL, false),
1018         XADC_CHAN_VOLTAGE(11, 18, XADC_REG_VAUX(2), NULL, false),
1019         XADC_CHAN_VOLTAGE(12, 19, XADC_REG_VAUX(3), NULL, false),
1020         XADC_CHAN_VOLTAGE(13, 20, XADC_REG_VAUX(4), NULL, false),
1021         XADC_CHAN_VOLTAGE(14, 21, XADC_REG_VAUX(5), NULL, false),
1022         XADC_CHAN_VOLTAGE(15, 22, XADC_REG_VAUX(6), NULL, false),
1023         XADC_CHAN_VOLTAGE(16, 23, XADC_REG_VAUX(7), NULL, false),
1024         XADC_CHAN_VOLTAGE(17, 24, XADC_REG_VAUX(8), NULL, false),
1025         XADC_CHAN_VOLTAGE(18, 25, XADC_REG_VAUX(9), NULL, false),
1026         XADC_CHAN_VOLTAGE(19, 26, XADC_REG_VAUX(10), NULL, false),
1027         XADC_CHAN_VOLTAGE(20, 27, XADC_REG_VAUX(11), NULL, false),
1028         XADC_CHAN_VOLTAGE(21, 28, XADC_REG_VAUX(12), NULL, false),
1029         XADC_CHAN_VOLTAGE(22, 29, XADC_REG_VAUX(13), NULL, false),
1030         XADC_CHAN_VOLTAGE(23, 30, XADC_REG_VAUX(14), NULL, false),
1031         XADC_CHAN_VOLTAGE(24, 31, XADC_REG_VAUX(15), NULL, false),
1032 };
1033
1034 static const struct iio_info xadc_info = {
1035         .read_raw = &xadc_read_raw,
1036         .write_raw = &xadc_write_raw,
1037         .read_event_config = &xadc_read_event_config,
1038         .write_event_config = &xadc_write_event_config,
1039         .read_event_value = &xadc_read_event_value,
1040         .write_event_value = &xadc_write_event_value,
1041         .update_scan_mode = &xadc_update_scan_mode,
1042         .driver_module = THIS_MODULE,
1043 };
1044
1045 static const struct of_device_id xadc_of_match_table[] = {
1046         { .compatible = "xlnx,zynq-xadc-1.00.a", (void *)&xadc_zynq_ops },
1047         { .compatible = "xlnx,axi-xadc-1.00.a", (void *)&xadc_axi_ops },
1048         { },
1049 };
1050 MODULE_DEVICE_TABLE(of, xadc_of_match_table);
1051
1052 static int xadc_parse_dt(struct iio_dev *indio_dev, struct device_node *np,
1053         unsigned int *conf)
1054 {
1055         struct xadc *xadc = iio_priv(indio_dev);
1056         struct iio_chan_spec *channels, *chan;
1057         struct device_node *chan_node, *child;
1058         unsigned int num_channels;
1059         const char *external_mux;
1060         u32 ext_mux_chan;
1061         int reg;
1062         int ret;
1063
1064         *conf = 0;
1065
1066         ret = of_property_read_string(np, "xlnx,external-mux", &external_mux);
1067         if (ret < 0 || strcasecmp(external_mux, "none") == 0)
1068                 xadc->external_mux_mode = XADC_EXTERNAL_MUX_NONE;
1069         else if (strcasecmp(external_mux, "single") == 0)
1070                 xadc->external_mux_mode = XADC_EXTERNAL_MUX_SINGLE;
1071         else if (strcasecmp(external_mux, "dual") == 0)
1072                 xadc->external_mux_mode = XADC_EXTERNAL_MUX_DUAL;
1073         else
1074                 return -EINVAL;
1075
1076         if (xadc->external_mux_mode != XADC_EXTERNAL_MUX_NONE) {
1077                 ret = of_property_read_u32(np, "xlnx,external-mux-channel",
1078                                         &ext_mux_chan);
1079                 if (ret < 0)
1080                         return ret;
1081
1082                 if (xadc->external_mux_mode == XADC_EXTERNAL_MUX_SINGLE) {
1083                         if (ext_mux_chan == 0)
1084                                 ext_mux_chan = XADC_REG_VPVN;
1085                         else if (ext_mux_chan <= 16)
1086                                 ext_mux_chan = XADC_REG_VAUX(ext_mux_chan - 1);
1087                         else
1088                                 return -EINVAL;
1089                 } else {
1090                         if (ext_mux_chan > 0 && ext_mux_chan <= 8)
1091                                 ext_mux_chan = XADC_REG_VAUX(ext_mux_chan - 1);
1092                         else
1093                                 return -EINVAL;
1094                 }
1095
1096                 *conf |= XADC_CONF0_MUX | XADC_CONF0_CHAN(ext_mux_chan);
1097         }
1098
1099         channels = kmemdup(xadc_channels, sizeof(xadc_channels), GFP_KERNEL);
1100         if (!channels)
1101                 return -ENOMEM;
1102
1103         num_channels = 9;
1104         chan = &channels[9];
1105
1106         chan_node = of_get_child_by_name(np, "xlnx,channels");
1107         if (chan_node) {
1108                 for_each_child_of_node(chan_node, child) {
1109                         if (num_channels >= ARRAY_SIZE(xadc_channels)) {
1110                                 of_node_put(child);
1111                                 break;
1112                         }
1113
1114                         ret = of_property_read_u32(child, "reg", &reg);
1115                         if (ret || reg > 16)
1116                                 continue;
1117
1118                         if (of_property_read_bool(child, "xlnx,bipolar"))
1119                                 chan->scan_type.sign = 's';
1120
1121                         if (reg == 0) {
1122                                 chan->scan_index = 11;
1123                                 chan->address = XADC_REG_VPVN;
1124                         } else {
1125                                 chan->scan_index = 15 + reg;
1126                                 chan->address = XADC_REG_VAUX(reg - 1);
1127                         }
1128                         num_channels++;
1129                         chan++;
1130                 }
1131         }
1132         of_node_put(chan_node);
1133
1134         indio_dev->num_channels = num_channels;
1135         indio_dev->channels = krealloc(channels, sizeof(*channels) *
1136                                         num_channels, GFP_KERNEL);
1137         /* If we can't resize the channels array, just use the original */
1138         if (!indio_dev->channels)
1139                 indio_dev->channels = channels;
1140
1141         return 0;
1142 }
1143
1144 static int xadc_probe(struct platform_device *pdev)
1145 {
1146         const struct of_device_id *id;
1147         struct iio_dev *indio_dev;
1148         unsigned int bipolar_mask;
1149         struct resource *mem;
1150         unsigned int conf0;
1151         struct xadc *xadc;
1152         int ret;
1153         int irq;
1154         int i;
1155
1156         if (!pdev->dev.of_node)
1157                 return -ENODEV;
1158
1159         id = of_match_node(xadc_of_match_table, pdev->dev.of_node);
1160         if (!id)
1161                 return -EINVAL;
1162
1163         irq = platform_get_irq(pdev, 0);
1164         if (irq <= 0)
1165                 return -ENXIO;
1166
1167         indio_dev = devm_iio_device_alloc(&pdev->dev, sizeof(*xadc));
1168         if (!indio_dev)
1169                 return -ENOMEM;
1170
1171         xadc = iio_priv(indio_dev);
1172         xadc->ops = id->data;
1173         init_completion(&xadc->completion);
1174         mutex_init(&xadc->mutex);
1175         spin_lock_init(&xadc->lock);
1176         INIT_DELAYED_WORK(&xadc->zynq_unmask_work, xadc_zynq_unmask_worker);
1177
1178         mem = platform_get_resource(pdev, IORESOURCE_MEM, 0);
1179         xadc->base = devm_ioremap_resource(&pdev->dev, mem);
1180         if (IS_ERR(xadc->base))
1181                 return PTR_ERR(xadc->base);
1182
1183         indio_dev->dev.parent = &pdev->dev;
1184         indio_dev->dev.of_node = pdev->dev.of_node;
1185         indio_dev->name = "xadc";
1186         indio_dev->modes = INDIO_DIRECT_MODE;
1187         indio_dev->info = &xadc_info;
1188
1189         ret = xadc_parse_dt(indio_dev, pdev->dev.of_node, &conf0);
1190         if (ret)
1191                 goto err_device_free;
1192
1193         if (xadc->ops->flags & XADC_FLAGS_BUFFERED) {
1194                 ret = iio_triggered_buffer_setup(indio_dev,
1195                         &iio_pollfunc_store_time, &xadc_trigger_handler,
1196                         &xadc_buffer_ops);
1197                 if (ret)
1198                         goto err_device_free;
1199
1200                 xadc->convst_trigger = xadc_alloc_trigger(indio_dev, "convst");
1201                 if (IS_ERR(xadc->convst_trigger)) {
1202                         ret = PTR_ERR(xadc->convst_trigger);
1203                         goto err_triggered_buffer_cleanup;
1204                 }
1205                 xadc->samplerate_trigger = xadc_alloc_trigger(indio_dev,
1206                         "samplerate");
1207                 if (IS_ERR(xadc->samplerate_trigger)) {
1208                         ret = PTR_ERR(xadc->samplerate_trigger);
1209                         goto err_free_convst_trigger;
1210                 }
1211         }
1212
1213         xadc->clk = devm_clk_get(&pdev->dev, NULL);
1214         if (IS_ERR(xadc->clk)) {
1215                 ret = PTR_ERR(xadc->clk);
1216                 goto err_free_samplerate_trigger;
1217         }
1218         clk_prepare_enable(xadc->clk);
1219
1220         ret = xadc->ops->setup(pdev, indio_dev, irq);
1221         if (ret)
1222                 goto err_clk_disable_unprepare;
1223
1224         ret = request_irq(irq, xadc->ops->interrupt_handler, 0,
1225                         dev_name(&pdev->dev), indio_dev);
1226         if (ret)
1227                 goto err_clk_disable_unprepare;
1228
1229         for (i = 0; i < 16; i++)
1230                 xadc_read_adc_reg(xadc, XADC_REG_THRESHOLD(i),
1231                         &xadc->threshold[i]);
1232
1233         ret = xadc_write_adc_reg(xadc, XADC_REG_CONF0, conf0);
1234         if (ret)
1235                 goto err_free_irq;
1236
1237         bipolar_mask = 0;
1238         for (i = 0; i < indio_dev->num_channels; i++) {
1239                 if (indio_dev->channels[i].scan_type.sign == 's')
1240                         bipolar_mask |= BIT(indio_dev->channels[i].scan_index);
1241         }
1242
1243         ret = xadc_write_adc_reg(xadc, XADC_REG_INPUT_MODE(0), bipolar_mask);
1244         if (ret)
1245                 goto err_free_irq;
1246         ret = xadc_write_adc_reg(xadc, XADC_REG_INPUT_MODE(1),
1247                 bipolar_mask >> 16);
1248         if (ret)
1249                 goto err_free_irq;
1250
1251         /* Disable all alarms */
1252         xadc_update_adc_reg(xadc, XADC_REG_CONF1, XADC_CONF1_ALARM_MASK,
1253                 XADC_CONF1_ALARM_MASK);
1254
1255         /* Set thresholds to min/max */
1256         for (i = 0; i < 16; i++) {
1257                 /*
1258                  * Set max voltage threshold and both temperature thresholds to
1259                  * 0xffff, min voltage threshold to 0.
1260                  */
1261                 if (i % 8 < 4 || i == 7)
1262                         xadc->threshold[i] = 0xffff;
1263                 else
1264                         xadc->threshold[i] = 0;
1265                 xadc_write_adc_reg(xadc, XADC_REG_THRESHOLD(i),
1266                         xadc->threshold[i]);
1267         }
1268
1269         /* Go to non-buffered mode */
1270         xadc_postdisable(indio_dev);
1271
1272         ret = iio_device_register(indio_dev);
1273         if (ret)
1274                 goto err_free_irq;
1275
1276         platform_set_drvdata(pdev, indio_dev);
1277
1278         return 0;
1279
1280 err_free_irq:
1281         free_irq(irq, indio_dev);
1282 err_clk_disable_unprepare:
1283         clk_disable_unprepare(xadc->clk);
1284 err_free_samplerate_trigger:
1285         if (xadc->ops->flags & XADC_FLAGS_BUFFERED)
1286                 iio_trigger_free(xadc->samplerate_trigger);
1287 err_free_convst_trigger:
1288         if (xadc->ops->flags & XADC_FLAGS_BUFFERED)
1289                 iio_trigger_free(xadc->convst_trigger);
1290 err_triggered_buffer_cleanup:
1291         if (xadc->ops->flags & XADC_FLAGS_BUFFERED)
1292                 iio_triggered_buffer_cleanup(indio_dev);
1293 err_device_free:
1294         kfree(indio_dev->channels);
1295
1296         return ret;
1297 }
1298
1299 static int xadc_remove(struct platform_device *pdev)
1300 {
1301         struct iio_dev *indio_dev = platform_get_drvdata(pdev);
1302         struct xadc *xadc = iio_priv(indio_dev);
1303         int irq = platform_get_irq(pdev, 0);
1304
1305         iio_device_unregister(indio_dev);
1306         if (xadc->ops->flags & XADC_FLAGS_BUFFERED) {
1307                 iio_trigger_free(xadc->samplerate_trigger);
1308                 iio_trigger_free(xadc->convst_trigger);
1309                 iio_triggered_buffer_cleanup(indio_dev);
1310         }
1311         free_irq(irq, indio_dev);
1312         clk_disable_unprepare(xadc->clk);
1313         cancel_delayed_work_sync(&xadc->zynq_unmask_work);
1314         kfree(xadc->data);
1315         kfree(indio_dev->channels);
1316
1317         return 0;
1318 }
1319
1320 static struct platform_driver xadc_driver = {
1321         .probe = xadc_probe,
1322         .remove = xadc_remove,
1323         .driver = {
1324                 .name = "xadc",
1325                 .of_match_table = xadc_of_match_table,
1326         },
1327 };
1328 module_platform_driver(xadc_driver);
1329
1330 MODULE_LICENSE("GPL v2");
1331 MODULE_AUTHOR("Lars-Peter Clausen <lars@metafoo.de>");
1332 MODULE_DESCRIPTION("Xilinx XADC IIO driver");