drivers/i2c/busses/i2c-xiic.c

   1 /*
   2  * i2c-xiic.c
   3  * Copyright (c) 2002-2007 Xilinx Inc.
   4  * Copyright (c) 2009-2010 Intel Corporation
   5  *
   6  * This program is free software; you can redistribute it and/or modify
   7  * it under the terms of the GNU General Public License version 2 as
   8  * published by the Free Software Foundation.
   9  *
  10  * This program is distributed in the hope that it will be useful,
  11  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  12  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  13  * GNU General Public License for more details.
  14  *
  15  *
  16  * This code was implemented by Mocean Laboratories AB when porting linux
  17  * to the automotive development board Russellville. The copyright holder
  18  * as seen in the header is Intel corporation.
  19  * Mocean Laboratories forked off the GNU/Linux platform work into a
  20  * separate company called Pelagicore AB, which committed the code to the
  21  * kernel.
  22  */
  23
  24 /* Supports:
  25  * Xilinx IIC
  26  */
  27 #include <linux/kernel.h>
  28 #include <linux/module.h>
  29 #include <linux/errno.h>
  30 #include <linux/err.h>
  31 #include <linux/delay.h>
  32 #include <linux/platform_device.h>
  33 #include <linux/i2c.h>
  34 #include <linux/interrupt.h>
  35 #include <linux/wait.h>
  36 #include <linux/platform_data/i2c-xiic.h>
  37 #include <linux/io.h>
  38 #include <linux/slab.h>
  39 #include <linux/of.h>
  40 #include <linux/clk.h>
  41 #include <linux/pm_runtime.h>
  42
  43 #define DRIVER_NAME "xiic-i2c"
  44
  45 enum xilinx_i2c_state {
  46         STATE_DONE,
  47         STATE_ERROR,
  48         STATE_START
  49 };
  50
  51 enum xiic_endian {
  52         LITTLE,
  53         BIG
  54 };
  55
  56 /**
  57  * struct xiic_i2c - Internal representation of the XIIC I2C bus
  58  * @base:       Memory base of the HW registers
  59  * @wait:       Wait queue for callers
  60  * @adap:       Kernel adapter representation
  61  * @tx_msg:     Messages from above to be sent
  62  * @lock:       Mutual exclusion
  63  * @tx_pos:     Current pos in TX message
  64  * @nmsgs:      Number of messages in tx_msg
  65  * @state:      See STATE_
  66  * @rx_msg:     Current RX message
  67  * @rx_pos:     Position within current RX message
  68  * @endianness: big/little-endian byte order
  69  */
  70 struct xiic_i2c {
  71         struct device           *dev;
  72         void __iomem            *base;
  73         wait_queue_head_t       wait;
  74         struct i2c_adapter      adap;
  75         struct i2c_msg          *tx_msg;
  76         struct mutex            lock;
  77         unsigned int            tx_pos;
  78         unsigned int            nmsgs;
  79         enum xilinx_i2c_state   state;
  80         struct i2c_msg          *rx_msg;
  81         int                     rx_pos;
  82         enum xiic_endian        endianness;
  83         struct clk *clk;
  84 };
  85
  86
  87 #define XIIC_MSB_OFFSET 0
  88 #define XIIC_REG_OFFSET (0x100+XIIC_MSB_OFFSET)
  89
  90 /*
  91  * Register offsets in bytes from RegisterBase. Three is added to the
  92  * base offset to access LSB (IBM style) of the word
  93  */
  94 #define XIIC_CR_REG_OFFSET   (0x00+XIIC_REG_OFFSET)     /* Control Register   */
  95 #define XIIC_SR_REG_OFFSET   (0x04+XIIC_REG_OFFSET)     /* Status Register    */
  96 #define XIIC_DTR_REG_OFFSET  (0x08+XIIC_REG_OFFSET)     /* Data Tx Register   */
  97 #define XIIC_DRR_REG_OFFSET  (0x0C+XIIC_REG_OFFSET)     /* Data Rx Register   */
  98 #define XIIC_ADR_REG_OFFSET  (0x10+XIIC_REG_OFFSET)     /* Address Register   */
  99 #define XIIC_TFO_REG_OFFSET  (0x14+XIIC_REG_OFFSET)     /* Tx FIFO Occupancy  */
 100 #define XIIC_RFO_REG_OFFSET  (0x18+XIIC_REG_OFFSET)     /* Rx FIFO Occupancy  */
 101 #define XIIC_TBA_REG_OFFSET  (0x1C+XIIC_REG_OFFSET)     /* 10 Bit Address reg */
 102 #define XIIC_RFD_REG_OFFSET  (0x20+XIIC_REG_OFFSET)     /* Rx FIFO Depth reg  */
 103 #define XIIC_GPO_REG_OFFSET  (0x24+XIIC_REG_OFFSET)     /* Output Register    */
 104
 105 /* Control Register masks */
 106 #define XIIC_CR_ENABLE_DEVICE_MASK        0x01  /* Device enable = 1      */
 107 #define XIIC_CR_TX_FIFO_RESET_MASK        0x02  /* Transmit FIFO reset=1  */
 108 #define XIIC_CR_MSMS_MASK                 0x04  /* Master starts Txing=1  */
 109 #define XIIC_CR_DIR_IS_TX_MASK            0x08  /* Dir of tx. Txing=1     */
 110 #define XIIC_CR_NO_ACK_MASK               0x10  /* Tx Ack. NO ack = 1     */
 111 #define XIIC_CR_REPEATED_START_MASK       0x20  /* Repeated start = 1     */
 112 #define XIIC_CR_GENERAL_CALL_MASK         0x40  /* Gen Call enabled = 1   */
 113
 114 /* Status Register masks */
 115 #define XIIC_SR_GEN_CALL_MASK             0x01  /* 1=a mstr issued a GC   */
 116 #define XIIC_SR_ADDR_AS_SLAVE_MASK        0x02  /* 1=when addr as slave   */
 117 #define XIIC_SR_BUS_BUSY_MASK             0x04  /* 1 = bus is busy        */
 118 #define XIIC_SR_MSTR_RDING_SLAVE_MASK     0x08  /* 1=Dir: mstr <-- slave  */
 119 #define XIIC_SR_TX_FIFO_FULL_MASK         0x10  /* 1 = Tx FIFO full       */
 120 #define XIIC_SR_RX_FIFO_FULL_MASK         0x20  /* 1 = Rx FIFO full       */
 121 #define XIIC_SR_RX_FIFO_EMPTY_MASK        0x40  /* 1 = Rx FIFO empty      */
 122 #define XIIC_SR_TX_FIFO_EMPTY_MASK        0x80  /* 1 = Tx FIFO empty      */
 123
 124 /* Interrupt Status Register masks    Interrupt occurs when...       */
 125 #define XIIC_INTR_ARB_LOST_MASK           0x01  /* 1 = arbitration lost   */
 126 #define XIIC_INTR_TX_ERROR_MASK           0x02  /* 1=Tx error/msg complete */
 127 #define XIIC_INTR_TX_EMPTY_MASK           0x04  /* 1 = Tx FIFO/reg empty  */
 128 #define XIIC_INTR_RX_FULL_MASK            0x08  /* 1=Rx FIFO/reg=OCY level */
 129 #define XIIC_INTR_BNB_MASK                0x10  /* 1 = Bus not busy       */
 130 #define XIIC_INTR_AAS_MASK                0x20  /* 1 = when addr as slave */
 131 #define XIIC_INTR_NAAS_MASK               0x40  /* 1 = not addr as slave  */
 132 #define XIIC_INTR_TX_HALF_MASK            0x80  /* 1 = TX FIFO half empty */
 133
 134 /* The following constants specify the depth of the FIFOs */
 135 #define IIC_RX_FIFO_DEPTH         16    /* Rx fifo capacity               */
 136 #define IIC_TX_FIFO_DEPTH         16    /* Tx fifo capacity               */
 137
 138 /* The following constants specify groups of interrupts that are typically
 139  * enabled or disables at the same time
 140  */
 141 #define XIIC_TX_INTERRUPTS                           \
 142 (XIIC_INTR_TX_ERROR_MASK | XIIC_INTR_TX_EMPTY_MASK | XIIC_INTR_TX_HALF_MASK)
 143
 144 #define XIIC_TX_RX_INTERRUPTS (XIIC_INTR_RX_FULL_MASK | XIIC_TX_INTERRUPTS)
 145
 146 /*
 147  * Tx Fifo upper bit masks.
 148  */
 149 #define XIIC_TX_DYN_START_MASK            0x0100 /* 1 = Set dynamic start */
 150 #define XIIC_TX_DYN_STOP_MASK             0x0200 /* 1 = Set dynamic stop */
 151
 152 /*
 153  * The following constants define the register offsets for the Interrupt
 154  * registers. There are some holes in the memory map for reserved addresses
 155  * to allow other registers to be added and still match the memory map of the
 156  * interrupt controller registers
 157  */
 158 #define XIIC_DGIER_OFFSET    0x1C /* Device Global Interrupt Enable Register */
 159 #define XIIC_IISR_OFFSET     0x20 /* Interrupt Status Register */
 160 #define XIIC_IIER_OFFSET     0x28 /* Interrupt Enable Register */
 161 #define XIIC_RESETR_OFFSET   0x40 /* Reset Register */
 162
 163 #define XIIC_RESET_MASK             0xAUL
 164
 165 #define XIIC_PM_TIMEOUT         1000    /* ms */
 166 /*
 167  * The following constant is used for the device global interrupt enable
 168  * register, to enable all interrupts for the device, this is the only bit
 169  * in the register
 170  */
 171 #define XIIC_GINTR_ENABLE_MASK      0x80000000UL
 172
 173 #define xiic_tx_space(i2c) ((i2c)->tx_msg->len - (i2c)->tx_pos)
 174 #define xiic_rx_space(i2c) ((i2c)->rx_msg->len - (i2c)->rx_pos)
 175
 176 static void xiic_start_xfer(struct xiic_i2c *i2c);
 177 static void __xiic_start_xfer(struct xiic_i2c *i2c);
 178
 179 /*
 180  * For the register read and write functions, a little-endian and big-endian
 181  * version are necessary. Endianness is detected during the probe function.
 182  * Only the least significant byte [doublet] of the register are ever
 183  * accessed. This requires an offset of 3 [2] from the base address for
 184  * big-endian systems.
 185  */
 186
 187 static inline void xiic_setreg8(struct xiic_i2c *i2c, int reg, u8 value)
 188 {
 189         if (i2c->endianness == LITTLE)
 190                 iowrite8(value, i2c->base + reg);
 191         else
 192                 iowrite8(value, i2c->base + reg + 3);
 193 }
 194
 195 static inline u8 xiic_getreg8(struct xiic_i2c *i2c, int reg)
 196 {
 197         u8 ret;
 198
 199         if (i2c->endianness == LITTLE)
 200                 ret = ioread8(i2c->base + reg);
 201         else
 202                 ret = ioread8(i2c->base + reg + 3);
 203         return ret;
 204 }
 205
 206 static inline void xiic_setreg16(struct xiic_i2c *i2c, int reg, u16 value)
 207 {
 208         if (i2c->endianness == LITTLE)
 209                 iowrite16(value, i2c->base + reg);
 210         else
 211                 iowrite16be(value, i2c->base + reg + 2);
 212 }
 213
 214 static inline void xiic_setreg32(struct xiic_i2c *i2c, int reg, int value)
 215 {
 216         if (i2c->endianness == LITTLE)
 217                 iowrite32(value, i2c->base + reg);
 218         else
 219                 iowrite32be(value, i2c->base + reg);
 220 }
 221
 222 static inline int xiic_getreg32(struct xiic_i2c *i2c, int reg)
 223 {
 224         u32 ret;
 225
 226         if (i2c->endianness == LITTLE)
 227                 ret = ioread32(i2c->base + reg);
 228         else
 229                 ret = ioread32be(i2c->base + reg);
 230         return ret;
 231 }
 232
 233 static inline void xiic_irq_dis(struct xiic_i2c *i2c, u32 mask)
 234 {
 235         u32 ier = xiic_getreg32(i2c, XIIC_IIER_OFFSET);
 236         xiic_setreg32(i2c, XIIC_IIER_OFFSET, ier & ~mask);
 237 }
 238
 239 static inline void xiic_irq_en(struct xiic_i2c *i2c, u32 mask)
 240 {
 241         u32 ier = xiic_getreg32(i2c, XIIC_IIER_OFFSET);
 242         xiic_setreg32(i2c, XIIC_IIER_OFFSET, ier | mask);
 243 }
 244
 245 static inline void xiic_irq_clr(struct xiic_i2c *i2c, u32 mask)
 246 {
 247         u32 isr = xiic_getreg32(i2c, XIIC_IISR_OFFSET);
 248         xiic_setreg32(i2c, XIIC_IISR_OFFSET, isr & mask);
 249 }
 250
 251 static inline void xiic_irq_clr_en(struct xiic_i2c *i2c, u32 mask)
 252 {
 253         xiic_irq_clr(i2c, mask);
 254         xiic_irq_en(i2c, mask);
 255 }
 256
 257 static void xiic_clear_rx_fifo(struct xiic_i2c *i2c)
 258 {
 259         u8 sr;
 260         for (sr = xiic_getreg8(i2c, XIIC_SR_REG_OFFSET);
 261                 !(sr & XIIC_SR_RX_FIFO_EMPTY_MASK);
 262                 sr = xiic_getreg8(i2c, XIIC_SR_REG_OFFSET))
 263                 xiic_getreg8(i2c, XIIC_DRR_REG_OFFSET);
 264 }
 265
 266 static void xiic_reinit(struct xiic_i2c *i2c)
 267 {
 268         xiic_setreg32(i2c, XIIC_RESETR_OFFSET, XIIC_RESET_MASK);
 269
 270         /* Set receive Fifo depth to maximum (zero based). */
 271         xiic_setreg8(i2c, XIIC_RFD_REG_OFFSET, IIC_RX_FIFO_DEPTH - 1);
 272
 273         /* Reset Tx Fifo. */
 274         xiic_setreg8(i2c, XIIC_CR_REG_OFFSET, XIIC_CR_TX_FIFO_RESET_MASK);
 275
 276         /* Enable IIC Device, remove Tx Fifo reset & disable general call. */
 277         xiic_setreg8(i2c, XIIC_CR_REG_OFFSET, XIIC_CR_ENABLE_DEVICE_MASK);
 278
 279         /* make sure RX fifo is empty */
 280         xiic_clear_rx_fifo(i2c);
 281
 282         /* Enable interrupts */
 283         xiic_setreg32(i2c, XIIC_DGIER_OFFSET, XIIC_GINTR_ENABLE_MASK);
 284
 285         xiic_irq_clr_en(i2c, XIIC_INTR_ARB_LOST_MASK);
 286 }
 287
 288 static void xiic_deinit(struct xiic_i2c *i2c)
 289 {
 290         u8 cr;
 291
 292         xiic_setreg32(i2c, XIIC_RESETR_OFFSET, XIIC_RESET_MASK);
 293
 294         /* Disable IIC Device. */
 295         cr = xiic_getreg8(i2c, XIIC_CR_REG_OFFSET);
 296         xiic_setreg8(i2c, XIIC_CR_REG_OFFSET, cr & ~XIIC_CR_ENABLE_DEVICE_MASK);
 297 }
 298
 299 static void xiic_read_rx(struct xiic_i2c *i2c)
 300 {
 301         u8 bytes_in_fifo;
 302         int i;
 303
 304         bytes_in_fifo = xiic_getreg8(i2c, XIIC_RFO_REG_OFFSET) + 1;
 305
 306         dev_dbg(i2c->adap.dev.parent,
 307                 "%s entry, bytes in fifo: %d, msg: %d, SR: 0x%x, CR: 0x%x\n",
 308                 __func__, bytes_in_fifo, xiic_rx_space(i2c),
 309                 xiic_getreg8(i2c, XIIC_SR_REG_OFFSET),
 310                 xiic_getreg8(i2c, XIIC_CR_REG_OFFSET));
 311
 312         if (bytes_in_fifo > xiic_rx_space(i2c))
 313                 bytes_in_fifo = xiic_rx_space(i2c);
 314
 315         for (i = 0; i < bytes_in_fifo; i++)
 316                 i2c->rx_msg->buf[i2c->rx_pos++] =
 317                         xiic_getreg8(i2c, XIIC_DRR_REG_OFFSET);
 318
 319         xiic_setreg8(i2c, XIIC_RFD_REG_OFFSET,
 320                 (xiic_rx_space(i2c) > IIC_RX_FIFO_DEPTH) ?
 321                 IIC_RX_FIFO_DEPTH - 1 :  xiic_rx_space(i2c) - 1);
 322 }
 323
 324 static int xiic_tx_fifo_space(struct xiic_i2c *i2c)
 325 {
 326         /* return the actual space left in the FIFO */
 327         return IIC_TX_FIFO_DEPTH - xiic_getreg8(i2c, XIIC_TFO_REG_OFFSET) - 1;
 328 }
 329
 330 static void xiic_fill_tx_fifo(struct xiic_i2c *i2c)
 331 {
 332         u8 fifo_space = xiic_tx_fifo_space(i2c);
 333         int len = xiic_tx_space(i2c);
 334
 335         len = (len > fifo_space) ? fifo_space : len;
 336
 337         dev_dbg(i2c->adap.dev.parent, "%s entry, len: %d, fifo space: %d\n",
 338                 __func__, len, fifo_space);
 339
 340         while (len--) {
 341                 u16 data = i2c->tx_msg->buf[i2c->tx_pos++];
 342                 if ((xiic_tx_space(i2c) == 0) && (i2c->nmsgs == 1)) {
 343                         /* last message in transfer -> STOP */
 344                         data |= XIIC_TX_DYN_STOP_MASK;
 345                         dev_dbg(i2c->adap.dev.parent, "%s TX STOP\n", __func__);
 346                 }
 347                 xiic_setreg16(i2c, XIIC_DTR_REG_OFFSET, data);
 348         }
 349 }
 350
 351 static void xiic_wakeup(struct xiic_i2c *i2c, int code)
 352 {
 353         i2c->tx_msg = NULL;
 354         i2c->rx_msg = NULL;
 355         i2c->nmsgs = 0;
 356         i2c->state = code;
 357         wake_up(&i2c->wait);
 358 }
 359
 360 static irqreturn_t xiic_process(int irq, void *dev_id)
 361 {
 362         struct xiic_i2c *i2c = dev_id;
 363         u32 pend, isr, ier;
 364         u32 clr = 0;
 365         int xfer_more = 0;
 366         int wakeup_req = 0;
 367         int wakeup_code = 0;
 368
 369         /* Get the interrupt Status from the IPIF. There is no clearing of
 370          * interrupts in the IPIF. Interrupts must be cleared at the source.
 371          * To find which interrupts are pending; AND interrupts pending with
 372          * interrupts masked.
 373          */
 374         mutex_lock(&i2c->lock);
 375         isr = xiic_getreg32(i2c, XIIC_IISR_OFFSET);
 376         ier = xiic_getreg32(i2c, XIIC_IIER_OFFSET);
 377         pend = isr & ier;
 378
 379         dev_dbg(i2c->adap.dev.parent, "%s: IER: 0x%x, ISR: 0x%x, pend: 0x%x\n",
 380                 __func__, ier, isr, pend);
 381         dev_dbg(i2c->adap.dev.parent, "%s: SR: 0x%x, msg: %p, nmsgs: %d\n",
 382                 __func__, xiic_getreg8(i2c, XIIC_SR_REG_OFFSET),
 383                 i2c->tx_msg, i2c->nmsgs);
 384
 385
 386         /* Service requesting interrupt */
 387         if ((pend & XIIC_INTR_ARB_LOST_MASK) ||
 388                 ((pend & XIIC_INTR_TX_ERROR_MASK) &&
 389                 !(pend & XIIC_INTR_RX_FULL_MASK))) {
 390                 /* bus arbritration lost, or...
 391                  * Transmit error _OR_ RX completed
 392                  * if this happens when RX_FULL is not set
 393                  * this is probably a TX error
 394                  */
 395
 396                 dev_dbg(i2c->adap.dev.parent, "%s error\n", __func__);
 397
 398                 /* dynamic mode seem to suffer from problems if we just flushes
 399                  * fifos and the next message is a TX with len 0 (only addr)
 400                  * reset the IP instead of just flush fifos
 401                  */
 402                 xiic_reinit(i2c);
 403
 404                 if (i2c->rx_msg) {
 405                         wakeup_req = 1;
 406                         wakeup_code = STATE_ERROR;
 407                 }
 408                 if (i2c->tx_msg) {
 409                         wakeup_req = 1;
 410                         wakeup_code = STATE_ERROR;
 411                 }
 412                 /* don't try to handle other events */
 413                 goto out;
 414         }
 415         if (pend & XIIC_INTR_RX_FULL_MASK) {
 416                 /* Receive register/FIFO is full */
 417
 418                 clr |= XIIC_INTR_RX_FULL_MASK;
 419                 if (!i2c->rx_msg) {
 420                         dev_dbg(i2c->adap.dev.parent,
 421                                 "%s unexpected RX IRQ\n", __func__);
 422                         xiic_clear_rx_fifo(i2c);
 423                         goto out;
 424                 }
 425
 426                 xiic_read_rx(i2c);
 427                 if (xiic_rx_space(i2c) == 0) {
 428                         /* this is the last part of the message */
 429                         i2c->rx_msg = NULL;
 430
 431                         /* also clear TX error if there (RX complete) */
 432                         clr |= (isr & XIIC_INTR_TX_ERROR_MASK);
 433
 434                         dev_dbg(i2c->adap.dev.parent,
 435                                 "%s end of message, nmsgs: %d\n",
 436                                 __func__, i2c->nmsgs);
 437
 438                         /* send next message if this wasn't the last,
 439                          * otherwise the transfer will be finialise when
 440                          * receiving the bus not busy interrupt
 441                          */
 442                         if (i2c->nmsgs > 1) {
 443                                 i2c->nmsgs--;
 444                                 i2c->tx_msg++;
 445                                 dev_dbg(i2c->adap.dev.parent,
 446                                         "%s will start next...\n", __func__);
 447                                 xfer_more = 1;
 448                         }
 449                 }
 450         }
 451         if (pend & XIIC_INTR_BNB_MASK) {
 452                 /* IIC bus has transitioned to not busy */
 453                 clr |= XIIC_INTR_BNB_MASK;
 454
 455                 /* The bus is not busy, disable BusNotBusy interrupt */
 456                 xiic_irq_dis(i2c, XIIC_INTR_BNB_MASK);
 457
 458                 if (!i2c->tx_msg)
 459                         goto out;
 460
 461                 wakeup_req = 1;
 462
 463                 if (i2c->nmsgs == 1 && !i2c->rx_msg &&
 464                     xiic_tx_space(i2c) == 0)
 465                         wakeup_code = STATE_DONE;
 466                 else
 467                         wakeup_code = STATE_ERROR;
 468         }
 469         if (pend & (XIIC_INTR_TX_EMPTY_MASK | XIIC_INTR_TX_HALF_MASK)) {
 470                 /* Transmit register/FIFO is empty or ½ empty */
 471
 472                 clr |= (pend &
 473                         (XIIC_INTR_TX_EMPTY_MASK | XIIC_INTR_TX_HALF_MASK));
 474
 475                 if (!i2c->tx_msg) {
 476                         dev_dbg(i2c->adap.dev.parent,
 477                                 "%s unexpected TX IRQ\n", __func__);
 478                         goto out;
 479                 }
 480
 481                 xiic_fill_tx_fifo(i2c);
 482
 483                 /* current message sent and there is space in the fifo */
 484                 if (!xiic_tx_space(i2c) && xiic_tx_fifo_space(i2c) >= 2) {
 485                         dev_dbg(i2c->adap.dev.parent,
 486                                 "%s end of message sent, nmsgs: %d\n",
 487                                 __func__, i2c->nmsgs);
 488                         if (i2c->nmsgs > 1) {
 489                                 i2c->nmsgs--;
 490                                 i2c->tx_msg++;
 491                                 xfer_more = 1;
 492                         } else {
 493                                 xiic_irq_dis(i2c, XIIC_INTR_TX_HALF_MASK);
 494
 495                                 dev_dbg(i2c->adap.dev.parent,
 496                                         "%s Got TX IRQ but no more to do...\n",
 497                                         __func__);
 498                         }
 499                 } else if (!xiic_tx_space(i2c) && (i2c->nmsgs == 1))
 500                         /* current frame is sent and is last,
 501                          * make sure to disable tx half
 502                          */
 503                         xiic_irq_dis(i2c, XIIC_INTR_TX_HALF_MASK);
 504         }
 505 out:
 506         dev_dbg(i2c->adap.dev.parent, "%s clr: 0x%x\n", __func__, clr);
 507
 508         xiic_setreg32(i2c, XIIC_IISR_OFFSET, clr);
 509         if (xfer_more)
 510                 __xiic_start_xfer(i2c);
 511         if (wakeup_req)
 512                 xiic_wakeup(i2c, wakeup_code);
 513
 514         WARN_ON(xfer_more && wakeup_req);
 515
 516         mutex_unlock(&i2c->lock);
 517         return IRQ_HANDLED;
 518 }
 519
 520 static int xiic_bus_busy(struct xiic_i2c *i2c)
 521 {
 522         u8 sr = xiic_getreg8(i2c, XIIC_SR_REG_OFFSET);
 523
 524         return (sr & XIIC_SR_BUS_BUSY_MASK) ? -EBUSY : 0;
 525 }
 526
 527 static int xiic_busy(struct xiic_i2c *i2c)
 528 {
 529         int tries = 3;
 530         int err;
 531
 532         if (i2c->tx_msg)
 533                 return -EBUSY;
 534
 535         /* for instance if previous transfer was terminated due to TX error
 536          * it might be that the bus is on it's way to become available
 537          * give it at most 3 ms to wake
 538          */
 539         err = xiic_bus_busy(i2c);
 540         while (err && tries--) {
 541                 msleep(1);
 542                 err = xiic_bus_busy(i2c);
 543         }
 544
 545         return err;
 546 }
 547
 548 static void xiic_start_recv(struct xiic_i2c *i2c)
 549 {
 550         u8 rx_watermark;
 551         struct i2c_msg *msg = i2c->rx_msg = i2c->tx_msg;
 552         unsigned long flags;
 553
 554         /* Clear and enable Rx full interrupt. */
 555         xiic_irq_clr_en(i2c, XIIC_INTR_RX_FULL_MASK | XIIC_INTR_TX_ERROR_MASK);
 556
 557         /* we want to get all but last byte, because the TX_ERROR IRQ is used
 558          * to inidicate error ACK on the address, and negative ack on the last
 559          * received byte, so to not mix them receive all but last.
 560          * In the case where there is only one byte to receive
 561          * we can check if ERROR and RX full is set at the same time
 562          */
 563         rx_watermark = msg->len;
 564         if (rx_watermark > IIC_RX_FIFO_DEPTH)
 565                 rx_watermark = IIC_RX_FIFO_DEPTH;
 566         xiic_setreg8(i2c, XIIC_RFD_REG_OFFSET, rx_watermark - 1);
 567
 568         local_irq_save(flags);
 569         if (!(msg->flags & I2C_M_NOSTART))
 570                 /* write the address */
 571                 xiic_setreg16(i2c, XIIC_DTR_REG_OFFSET,
 572                         i2c_8bit_addr_from_msg(msg) | XIIC_TX_DYN_START_MASK);
 573
 574         xiic_irq_clr_en(i2c, XIIC_INTR_BNB_MASK);
 575
 576         xiic_setreg16(i2c, XIIC_DTR_REG_OFFSET,
 577                 msg->len | ((i2c->nmsgs == 1) ? XIIC_TX_DYN_STOP_MASK : 0));
 578         local_irq_restore(flags);
 579
 580         if (i2c->nmsgs == 1)
 581                 /* very last, enable bus not busy as well */
 582                 xiic_irq_clr_en(i2c, XIIC_INTR_BNB_MASK);
 583
 584         /* the message is tx:ed */
 585         i2c->tx_pos = msg->len;
 586 }
 587
 588 static void xiic_start_send(struct xiic_i2c *i2c)
 589 {
 590         struct i2c_msg *msg = i2c->tx_msg;
 591
 592         xiic_irq_clr(i2c, XIIC_INTR_TX_ERROR_MASK);
 593
 594         dev_dbg(i2c->adap.dev.parent, "%s entry, msg: %p, len: %d",
 595                 __func__, msg, msg->len);
 596         dev_dbg(i2c->adap.dev.parent, "%s entry, ISR: 0x%x, CR: 0x%x\n",
 597                 __func__, xiic_getreg32(i2c, XIIC_IISR_OFFSET),
 598                 xiic_getreg8(i2c, XIIC_CR_REG_OFFSET));
 599
 600         if (!(msg->flags & I2C_M_NOSTART)) {
 601                 /* write the address */
 602                 u16 data = i2c_8bit_addr_from_msg(msg) |
 603                         XIIC_TX_DYN_START_MASK;
 604                 if ((i2c->nmsgs == 1) && msg->len == 0)
 605                         /* no data and last message -> add STOP */
 606                         data |= XIIC_TX_DYN_STOP_MASK;
 607
 608                 xiic_setreg16(i2c, XIIC_DTR_REG_OFFSET, data);
 609         }
 610
 611         xiic_fill_tx_fifo(i2c);
 612
 613         /* Clear any pending Tx empty, Tx Error and then enable them. */
 614         xiic_irq_clr_en(i2c, XIIC_INTR_TX_EMPTY_MASK | XIIC_INTR_TX_ERROR_MASK |
 615                 XIIC_INTR_BNB_MASK);
 616 }
 617
 618 static irqreturn_t xiic_isr(int irq, void *dev_id)
 619 {
 620         struct xiic_i2c *i2c = dev_id;
 621         u32 pend, isr, ier;
 622         irqreturn_t ret = IRQ_NONE;
 623         /* Do not processes a devices interrupts if the device has no
 624          * interrupts pending
 625          */
 626
 627         dev_dbg(i2c->adap.dev.parent, "%s entry\n", __func__);
 628
 629         isr = xiic_getreg32(i2c, XIIC_IISR_OFFSET);
 630         ier = xiic_getreg32(i2c, XIIC_IIER_OFFSET);
 631         pend = isr & ier;
 632         if (pend)
 633                 ret = IRQ_WAKE_THREAD;
 634
 635         return ret;
 636 }
 637
 638 static void __xiic_start_xfer(struct xiic_i2c *i2c)
 639 {
 640         int first = 1;
 641         int fifo_space = xiic_tx_fifo_space(i2c);
 642         dev_dbg(i2c->adap.dev.parent, "%s entry, msg: %p, fifos space: %d\n",
 643                 __func__, i2c->tx_msg, fifo_space);
 644
 645         if (!i2c->tx_msg)
 646                 return;
 647
 648         i2c->rx_pos = 0;
 649         i2c->tx_pos = 0;
 650         i2c->state = STATE_START;
 651         while ((fifo_space >= 2) && (first || (i2c->nmsgs > 1))) {
 652                 if (!first) {
 653                         i2c->nmsgs--;
 654                         i2c->tx_msg++;
 655                         i2c->tx_pos = 0;
 656                 } else
 657                         first = 0;
 658
 659                 if (i2c->tx_msg->flags & I2C_M_RD) {
 660                         /* we dont date putting several reads in the FIFO */
 661                         xiic_start_recv(i2c);
 662                         return;
 663                 } else {
 664                         xiic_start_send(i2c);
 665                         if (xiic_tx_space(i2c) != 0) {
 666                                 /* the message could not be completely sent */
 667                                 break;
 668                         }
 669                 }
 670
 671                 fifo_space = xiic_tx_fifo_space(i2c);
 672         }
 673
 674         /* there are more messages or the current one could not be completely
 675          * put into the FIFO, also enable the half empty interrupt
 676          */
 677         if (i2c->nmsgs > 1 || xiic_tx_space(i2c))
 678                 xiic_irq_clr_en(i2c, XIIC_INTR_TX_HALF_MASK);
 679
 680 }
 681
 682 static void xiic_start_xfer(struct xiic_i2c *i2c)
 683 {
 684         mutex_lock(&i2c->lock);
 685         xiic_reinit(i2c);
 686         __xiic_start_xfer(i2c);
 687         mutex_unlock(&i2c->lock);
 688 }
 689
 690 static int xiic_xfer(struct i2c_adapter *adap, struct i2c_msg *msgs, int num)
 691 {
 692         struct xiic_i2c *i2c = i2c_get_adapdata(adap);
 693         int err;
 694
 695         dev_dbg(adap->dev.parent, "%s entry SR: 0x%x\n", __func__,
 696                 xiic_getreg8(i2c, XIIC_SR_REG_OFFSET));
 697
 698         err = pm_runtime_get_sync(i2c->dev);
 699         if (err < 0)
 700                 return err;
 701
 702         err = xiic_busy(i2c);
 703         if (err)
 704                 goto out;
 705
 706         i2c->tx_msg = msgs;
 707         i2c->nmsgs = num;
 708
 709         xiic_start_xfer(i2c);
 710
 711         if (wait_event_timeout(i2c->wait, (i2c->state == STATE_ERROR) ||
 712                 (i2c->state == STATE_DONE), HZ)) {
 713                 err = (i2c->state == STATE_DONE) ? num : -EIO;
 714                 goto out;
 715         } else {
 716                 i2c->tx_msg = NULL;
 717                 i2c->rx_msg = NULL;
 718                 i2c->nmsgs = 0;
 719                 err = -ETIMEDOUT;
 720                 goto out;
 721         }
 722 out:
 723         pm_runtime_mark_last_busy(i2c->dev);
 724         pm_runtime_put_autosuspend(i2c->dev);
 725         return err;
 726 }
 727
 728 static u32 xiic_func(struct i2c_adapter *adap)
 729 {
 730         return I2C_FUNC_I2C | I2C_FUNC_SMBUS_EMUL;
 731 }
 732
 733 static const struct i2c_algorithm xiic_algorithm = {
 734         .master_xfer = xiic_xfer,
 735         .functionality = xiic_func,
 736 };
 737
 738 static const struct i2c_adapter_quirks xiic_quirks = {
 739         .max_read_len = 255,
 740 };
 741
 742 static const struct i2c_adapter xiic_adapter = {
 743         .owner = THIS_MODULE,
 744         .class = I2C_CLASS_DEPRECATED,
 745         .algo = &xiic_algorithm,
 746         .quirks = &xiic_quirks,
 747 };
 748
 749
 750 static int xiic_i2c_probe(struct platform_device *pdev)
 751 {
 752         struct xiic_i2c *i2c;
 753         struct xiic_i2c_platform_data *pdata;
 754         struct resource *res;
 755         int ret, irq;
 756         u8 i;
 757         u32 sr;
 758
 759         i2c = devm_kzalloc(&pdev->dev, sizeof(*i2c), GFP_KERNEL);
 760         if (!i2c)
 761                 return -ENOMEM;
 762
 763         res = platform_get_resource(pdev, IORESOURCE_MEM, 0);
 764         i2c->base = devm_ioremap_resource(&pdev->dev, res);
 765         if (IS_ERR(i2c->base))
 766                 return PTR_ERR(i2c->base);
 767
 768         irq = platform_get_irq(pdev, 0);
 769         if (irq < 0)
 770                 return irq;
 771
 772         pdata = dev_get_platdata(&pdev->dev);
 773
 774         /* hook up driver to tree */
 775         platform_set_drvdata(pdev, i2c);
 776         i2c->adap = xiic_adapter;
 777         i2c_set_adapdata(&i2c->adap, i2c);
 778         i2c->adap.dev.parent = &pdev->dev;
 779         i2c->adap.dev.of_node = pdev->dev.of_node;
 780         snprintf(i2c->adap.name, sizeof(i2c->adap.name),
 781                  DRIVER_NAME " %s", pdev->name);
 782
 783         mutex_init(&i2c->lock);
 784         init_waitqueue_head(&i2c->wait);
 785
 786         i2c->clk = devm_clk_get(&pdev->dev, NULL);
 787         if (IS_ERR(i2c->clk)) {
 788                 dev_err(&pdev->dev, "input clock not found.\n");
 789                 return PTR_ERR(i2c->clk);
 790         }
 791         ret = clk_prepare_enable(i2c->clk);
 792         if (ret) {
 793                 dev_err(&pdev->dev, "Unable to enable clock.\n");
 794                 return ret;
 795         }
 796         i2c->dev = &pdev->dev;
 797         pm_runtime_enable(i2c->dev);
 798         pm_runtime_set_autosuspend_delay(i2c->dev, XIIC_PM_TIMEOUT);
 799         pm_runtime_use_autosuspend(i2c->dev);
 800         pm_runtime_set_active(i2c->dev);
 801         ret = devm_request_threaded_irq(&pdev->dev, irq, xiic_isr,
 802                                         xiic_process, IRQF_ONESHOT,
 803                                         pdev->name, i2c);
 804
 805         if (ret < 0) {
 806                 dev_err(&pdev->dev, "Cannot claim IRQ\n");
 807                 goto err_clk_dis;
 808         }
 809
 810         /*
 811          * Detect endianness
 812          * Try to reset the TX FIFO. Then check the EMPTY flag. If it is not
 813          * set, assume that the endianness was wrong and swap.
 814          */
 815         i2c->endianness = LITTLE;
 816         xiic_setreg32(i2c, XIIC_CR_REG_OFFSET, XIIC_CR_TX_FIFO_RESET_MASK);
 817         /* Reset is cleared in xiic_reinit */
 818         sr = xiic_getreg32(i2c, XIIC_SR_REG_OFFSET);
 819         if (!(sr & XIIC_SR_TX_FIFO_EMPTY_MASK))
 820                 i2c->endianness = BIG;
 821
 822         xiic_reinit(i2c);
 823
 824         /* add i2c adapter to i2c tree */
 825         ret = i2c_add_adapter(&i2c->adap);
 826         if (ret) {
 827                 xiic_deinit(i2c);
 828                 goto err_clk_dis;
 829         }
 830
 831         if (pdata) {
 832                 /* add in known devices to the bus */
 833                 for (i = 0; i < pdata->num_devices; i++)
 834                         i2c_new_device(&i2c->adap, pdata->devices + i);
 835         }
 836
 837         return 0;
 838
 839 err_clk_dis:
 840         pm_runtime_set_suspended(&pdev->dev);
 841         pm_runtime_disable(&pdev->dev);
 842         clk_disable_unprepare(i2c->clk);
 843         return ret;
 844 }
 845
 846 static int xiic_i2c_remove(struct platform_device *pdev)
 847 {
 848         struct xiic_i2c *i2c = platform_get_drvdata(pdev);
 849         int ret;
 850
 851         /* remove adapter & data */
 852         i2c_del_adapter(&i2c->adap);
 853
 854         ret = clk_prepare_enable(i2c->clk);
 855         if (ret) {
 856                 dev_err(&pdev->dev, "Unable to enable clock.\n");
 857                 return ret;
 858         }
 859         xiic_deinit(i2c);
 860         clk_disable_unprepare(i2c->clk);
 861         pm_runtime_disable(&pdev->dev);
 862
 863         return 0;
 864 }
 865
 866 #if defined(CONFIG_OF)
 867 static const struct of_device_id xiic_of_match[] = {
 868         { .compatible = "xlnx,xps-iic-2.00.a", },
 869         {},
 870 };
 871 MODULE_DEVICE_TABLE(of, xiic_of_match);
 872 #endif
 873
 874 static int __maybe_unused xiic_i2c_runtime_suspend(struct device *dev)
 875 {
 876         struct xiic_i2c *i2c = dev_get_drvdata(dev);
 877
 878         clk_disable(i2c->clk);
 879
 880         return 0;
 881 }
 882
 883 static int __maybe_unused xiic_i2c_runtime_resume(struct device *dev)
 884 {
 885         struct xiic_i2c *i2c = dev_get_drvdata(dev);
 886         int ret;
 887
 888         ret = clk_enable(i2c->clk);
 889         if (ret) {
 890                 dev_err(dev, "Cannot enable clock.\n");
 891                 return ret;
 892         }
 893
 894         return 0;
 895 }
 896
 897 static const struct dev_pm_ops xiic_dev_pm_ops = {
 898         SET_RUNTIME_PM_OPS(xiic_i2c_runtime_suspend,
 899                            xiic_i2c_runtime_resume, NULL)
 900 };
 901 static struct platform_driver xiic_i2c_driver = {
 902         .probe   = xiic_i2c_probe,
 903         .remove  = xiic_i2c_remove,
 904         .driver  = {
 905                 .name = DRIVER_NAME,
 906                 .of_match_table = of_match_ptr(xiic_of_match),
 907                 .pm = &xiic_dev_pm_ops,
 908         },
 909 };
 910
 911 module_platform_driver(xiic_i2c_driver);
 912
 913 MODULE_ALIAS("platform:" DRIVER_NAME);
 914 MODULE_AUTHOR("info@mocean-labs.com");
 915 MODULE_DESCRIPTION("Xilinx I2C bus driver");
 916 MODULE_LICENSE("GPL v2");
 917 MODULE_ALIAS("platform:"DRIVER_NAME);