drivers/gpu/drm/i915/intel_ringbuffer.h

   1 /* SPDX-License-Identifier: GPL-2.0 */
   2 #ifndef _INTEL_RINGBUFFER_H_
   3 #define _INTEL_RINGBUFFER_H_
   4
   5 #include <linux/hashtable.h>
   6 #include <linux/seqlock.h>
   7
   8 #include "i915_gem_batch_pool.h"
   9
  10 #include "i915_reg.h"
  11 #include "i915_pmu.h"
  12 #include "i915_request.h"
  13 #include "i915_selftest.h"
  14 #include "i915_timeline.h"
  15 #include "intel_gpu_commands.h"
  16
  17 struct drm_printer;
  18 struct i915_sched_attr;
  19
  20 #define I915_CMD_HASH_ORDER 9
  21
  22 /* Early gen2 devices have a cacheline of just 32 bytes, using 64 is overkill,
  23  * but keeps the logic simple. Indeed, the whole purpose of this macro is just
  24  * to give some inclination as to some of the magic values used in the various
  25  * workarounds!
  26  */
  27 #define CACHELINE_BYTES 64
  28 #define CACHELINE_DWORDS (CACHELINE_BYTES / sizeof(uint32_t))
  29
  30 struct intel_hw_status_page {
  31         struct i915_vma *vma;
  32         u32 *page_addr;
  33         u32 ggtt_offset;
  34 };
  35
  36 #define I915_READ_TAIL(engine) I915_READ(RING_TAIL((engine)->mmio_base))
  37 #define I915_WRITE_TAIL(engine, val) I915_WRITE(RING_TAIL((engine)->mmio_base), val)
  38
  39 #define I915_READ_START(engine) I915_READ(RING_START((engine)->mmio_base))
  40 #define I915_WRITE_START(engine, val) I915_WRITE(RING_START((engine)->mmio_base), val)
  41
  42 #define I915_READ_HEAD(engine)  I915_READ(RING_HEAD((engine)->mmio_base))
  43 #define I915_WRITE_HEAD(engine, val) I915_WRITE(RING_HEAD((engine)->mmio_base), val)
  44
  45 #define I915_READ_CTL(engine) I915_READ(RING_CTL((engine)->mmio_base))
  46 #define I915_WRITE_CTL(engine, val) I915_WRITE(RING_CTL((engine)->mmio_base), val)
  47
  48 #define I915_READ_IMR(engine) I915_READ(RING_IMR((engine)->mmio_base))
  49 #define I915_WRITE_IMR(engine, val) I915_WRITE(RING_IMR((engine)->mmio_base), val)
  50
  51 #define I915_READ_MODE(engine) I915_READ(RING_MI_MODE((engine)->mmio_base))
  52 #define I915_WRITE_MODE(engine, val) I915_WRITE(RING_MI_MODE((engine)->mmio_base), val)
  53
  54 /* seqno size is actually only a uint32, but since we plan to use MI_FLUSH_DW to
  55  * do the writes, and that must have qw aligned offsets, simply pretend it's 8b.
  56  */
  57 enum intel_engine_hangcheck_action {
  58         ENGINE_IDLE = 0,
  59         ENGINE_WAIT,
  60         ENGINE_ACTIVE_SEQNO,
  61         ENGINE_ACTIVE_HEAD,
  62         ENGINE_ACTIVE_SUBUNITS,
  63         ENGINE_WAIT_KICK,
  64         ENGINE_DEAD,
  65 };
  66
  67 static inline const char *
  68 hangcheck_action_to_str(const enum intel_engine_hangcheck_action a)
  69 {
  70         switch (a) {
  71         case ENGINE_IDLE:
  72                 return "idle";
  73         case ENGINE_WAIT:
  74                 return "wait";
  75         case ENGINE_ACTIVE_SEQNO:
  76                 return "active seqno";
  77         case ENGINE_ACTIVE_HEAD:
  78                 return "active head";
  79         case ENGINE_ACTIVE_SUBUNITS:
  80                 return "active subunits";
  81         case ENGINE_WAIT_KICK:
  82                 return "wait kick";
  83         case ENGINE_DEAD:
  84                 return "dead";
  85         }
  86
  87         return "unknown";
  88 }
  89
  90 #define I915_MAX_SLICES 3
  91 #define I915_MAX_SUBSLICES 8
  92
  93 #define instdone_slice_mask(dev_priv__) \
  94         (INTEL_GEN(dev_priv__) == 7 ? \
  95          1 : INTEL_INFO(dev_priv__)->sseu.slice_mask)
  96
  97 #define instdone_subslice_mask(dev_priv__) \
  98         (INTEL_GEN(dev_priv__) == 7 ? \
  99          1 : INTEL_INFO(dev_priv__)->sseu.subslice_mask[0])
 100
 101 #define for_each_instdone_slice_subslice(dev_priv__, slice__, subslice__) \
 102         for ((slice__) = 0, (subslice__) = 0; \
 103              (slice__) < I915_MAX_SLICES; \
 104              (subslice__) = ((subslice__) + 1) < I915_MAX_SUBSLICES ? (subslice__) + 1 : 0, \
 105                (slice__) += ((subslice__) == 0)) \
 106                 for_each_if((BIT(slice__) & instdone_slice_mask(dev_priv__)) && \
 107                             (BIT(subslice__) & instdone_subslice_mask(dev_priv__)))
 108
 109 struct intel_instdone {
 110         u32 instdone;
 111         /* The following exist only in the RCS engine */
 112         u32 slice_common;
 113         u32 sampler[I915_MAX_SLICES][I915_MAX_SUBSLICES];
 114         u32 row[I915_MAX_SLICES][I915_MAX_SUBSLICES];
 115 };
 116
 117 struct intel_engine_hangcheck {
 118         u64 acthd;
 119         u32 seqno;
 120         enum intel_engine_hangcheck_action action;
 121         unsigned long action_timestamp;
 122         int deadlock;
 123         struct intel_instdone instdone;
 124         struct i915_request *active_request;
 125         bool stalled:1;
 126         bool wedged:1;
 127 };
 128
 129 struct intel_ring {
 130         struct i915_vma *vma;
 131         void *vaddr;
 132
 133         struct i915_timeline *timeline;
 134         struct list_head request_list;
 135         struct list_head active_link;
 136
 137         u32 head;
 138         u32 tail;
 139         u32 emit;
 140
 141         u32 space;
 142         u32 size;
 143         u32 effective_size;
 144 };
 145
 146 struct i915_gem_context;
 147 struct drm_i915_reg_table;
 148
 149 /*
 150  * we use a single page to load ctx workarounds so all of these
 151  * values are referred in terms of dwords
 152  *
 153  * struct i915_wa_ctx_bb:
 154  *  offset: specifies batch starting position, also helpful in case
 155  *    if we want to have multiple batches at different offsets based on
 156  *    some criteria. It is not a requirement at the moment but provides
 157  *    an option for future use.
 158  *  size: size of the batch in DWORDS
 159  */
 160 struct i915_ctx_workarounds {
 161         struct i915_wa_ctx_bb {
 162                 u32 offset;
 163                 u32 size;
 164         } indirect_ctx, per_ctx;
 165         struct i915_vma *vma;
 166 };
 167
 168 struct i915_request;
 169
 170 #define I915_MAX_VCS    4
 171 #define I915_MAX_VECS   2
 172
 173 /*
 174  * Engine IDs definitions.
 175  * Keep instances of the same type engine together.
 176  */
 177 enum intel_engine_id {
 178         RCS = 0,
 179         BCS,
 180         VCS,
 181         VCS2,
 182         VCS3,
 183         VCS4,
 184 #define _VCS(n) (VCS + (n))
 185         VECS,
 186         VECS2
 187 #define _VECS(n) (VECS + (n))
 188 };
 189
 190 struct i915_priolist {
 191         struct rb_node node;
 192         struct list_head requests;
 193         int priority;
 194 };
 195
 196 struct st_preempt_hang {
 197         struct completion completion;
 198         bool inject_hang;
 199 };
 200
 201 /**
 202  * struct intel_engine_execlists - execlist submission queue and port state
 203  *
 204  * The struct intel_engine_execlists represents the combined logical state of
 205  * driver and the hardware state for execlist mode of submission.
 206  */
 207 struct intel_engine_execlists {
 208         /**
 209          * @tasklet: softirq tasklet for bottom handler
 210          */
 211         struct tasklet_struct tasklet;
 212
 213         /**
 214          * @default_priolist: priority list for I915_PRIORITY_NORMAL
 215          */
 216         struct i915_priolist default_priolist;
 217
 218         /**
 219          * @no_priolist: priority lists disabled
 220          */
 221         bool no_priolist;
 222
 223         /**
 224          * @submit_reg: gen-specific execlist submission register
 225          * set to the ExecList Submission Port (elsp) register pre-Gen11 and to
 226          * the ExecList Submission Queue Contents register array for Gen11+
 227          */
 228         u32 __iomem *submit_reg;
 229
 230         /**
 231          * @ctrl_reg: the enhanced execlists control register, used to load the
 232          * submit queue on the HW and to request preemptions to idle
 233          */
 234         u32 __iomem *ctrl_reg;
 235
 236         /**
 237          * @port: execlist port states
 238          *
 239          * For each hardware ELSP (ExecList Submission Port) we keep
 240          * track of the last request and the number of times we submitted
 241          * that port to hw. We then count the number of times the hw reports
 242          * a context completion or preemption. As only one context can
 243          * be active on hw, we limit resubmission of context to port[0]. This
 244          * is called Lite Restore, of the context.
 245          */
 246         struct execlist_port {
 247                 /**
 248                  * @request_count: combined request and submission count
 249                  */
 250                 struct i915_request *request_count;
 251 #define EXECLIST_COUNT_BITS 2
 252 #define port_request(p) ptr_mask_bits((p)->request_count, EXECLIST_COUNT_BITS)
 253 #define port_count(p) ptr_unmask_bits((p)->request_count, EXECLIST_COUNT_BITS)
 254 #define port_pack(rq, count) ptr_pack_bits(rq, count, EXECLIST_COUNT_BITS)
 255 #define port_unpack(p, count) ptr_unpack_bits((p)->request_count, count, EXECLIST_COUNT_BITS)
 256 #define port_set(p, packed) ((p)->request_count = (packed))
 257 #define port_isset(p) ((p)->request_count)
 258 #define port_index(p, execlists) ((p) - (execlists)->port)
 259
 260                 /**
 261                  * @context_id: context ID for port
 262                  */
 263                 GEM_DEBUG_DECL(u32 context_id);
 264
 265 #define EXECLIST_MAX_PORTS 2
 266         } port[EXECLIST_MAX_PORTS];
 267
 268         /**
 269          * @active: is the HW active? We consider the HW as active after
 270          * submitting any context for execution and until we have seen the
 271          * last context completion event. After that, we do not expect any
 272          * more events until we submit, and so can park the HW.
 273          *
 274          * As we have a small number of different sources from which we feed
 275          * the HW, we track the state of each inside a single bitfield.
 276          */
 277         unsigned int active;
 278 #define EXECLISTS_ACTIVE_USER 0
 279 #define EXECLISTS_ACTIVE_PREEMPT 1
 280 #define EXECLISTS_ACTIVE_HWACK 2
 281
 282         /**
 283          * @port_mask: number of execlist ports - 1
 284          */
 285         unsigned int port_mask;
 286
 287         /**
 288          * @queue_priority: Highest pending priority.
 289          *
 290          * When we add requests into the queue, or adjust the priority of
 291          * executing requests, we compute the maximum priority of those
 292          * pending requests. We can then use this value to determine if
 293          * we need to preempt the executing requests to service the queue.
 294          */
 295         int queue_priority;
 296
 297         /**
 298          * @queue: queue of requests, in priority lists
 299          */
 300         struct rb_root_cached queue;
 301
 302         /**
 303          * @csb_read: control register for Context Switch buffer
 304          *
 305          * Note this register is always in mmio.
 306          */
 307         u32 __iomem *csb_read;
 308
 309         /**
 310          * @csb_write: control register for Context Switch buffer
 311          *
 312          * Note this register may be either mmio or HWSP shadow.
 313          */
 314         u32 *csb_write;
 315
 316         /**
 317          * @csb_status: status array for Context Switch buffer
 318          *
 319          * Note these register may be either mmio or HWSP shadow.
 320          */
 321         u32 *csb_status;
 322
 323         /**
 324          * @preempt_complete_status: expected CSB upon completing preemption
 325          */
 326         u32 preempt_complete_status;
 327
 328         /**
 329          * @csb_write_reset: reset value for CSB write pointer
 330          *
 331          * As the CSB write pointer maybe either in HWSP or as a field
 332          * inside an mmio register, we want to reprogram it slightly
 333          * differently to avoid later confusion.
 334          */
 335         u32 csb_write_reset;
 336
 337         /**
 338          * @csb_head: context status buffer head
 339          */
 340         u8 csb_head;
 341
 342         I915_SELFTEST_DECLARE(struct st_preempt_hang preempt_hang;)
 343 };
 344
 345 #define INTEL_ENGINE_CS_MAX_NAME 8
 346
 347 struct intel_engine_cs {
 348         struct drm_i915_private *i915;
 349         char name[INTEL_ENGINE_CS_MAX_NAME];
 350
 351         enum intel_engine_id id;
 352         unsigned int hw_id;
 353         unsigned int guc_id;
 354
 355         u8 uabi_id;
 356         u8 uabi_class;
 357
 358         u8 class;
 359         u8 instance;
 360         u32 context_size;
 361         u32 mmio_base;
 362
 363         struct intel_ring *buffer;
 364
 365         struct i915_timeline timeline;
 366
 367         struct drm_i915_gem_object *default_state;
 368         void *pinned_default_state;
 369
 370         unsigned long irq_posted;
 371 #define ENGINE_IRQ_BREADCRUMB 0
 372
 373         /* Rather than have every client wait upon all user interrupts,
 374          * with the herd waking after every interrupt and each doing the
 375          * heavyweight seqno dance, we delegate the task (of being the
 376          * bottom-half of the user interrupt) to the first client. After
 377          * every interrupt, we wake up one client, who does the heavyweight
 378          * coherent seqno read and either goes back to sleep (if incomplete),
 379          * or wakes up all the completed clients in parallel, before then
 380          * transferring the bottom-half status to the next client in the queue.
 381          *
 382          * Compared to walking the entire list of waiters in a single dedicated
 383          * bottom-half, we reduce the latency of the first waiter by avoiding
 384          * a context switch, but incur additional coherent seqno reads when
 385          * following the chain of request breadcrumbs. Since it is most likely
 386          * that we have a single client waiting on each seqno, then reducing
 387          * the overhead of waking that client is much preferred.
 388          */
 389         struct intel_breadcrumbs {
 390                 spinlock_t irq_lock; /* protects irq_*; irqsafe */
 391                 struct intel_wait *irq_wait; /* oldest waiter by retirement */
 392
 393                 spinlock_t rb_lock; /* protects the rb and wraps irq_lock */
 394                 struct rb_root waiters; /* sorted by retirement, priority */
 395                 struct list_head signals; /* sorted by retirement */
 396                 struct task_struct *signaler; /* used for fence signalling */
 397
 398                 struct timer_list fake_irq; /* used after a missed interrupt */
 399                 struct timer_list hangcheck; /* detect missed interrupts */
 400
 401                 unsigned int hangcheck_interrupts;
 402                 unsigned int irq_enabled;
 403                 unsigned int irq_count;
 404
 405                 bool irq_armed : 1;
 406                 I915_SELFTEST_DECLARE(bool mock : 1);
 407         } breadcrumbs;
 408
 409         struct {
 410                 /**
 411                  * @enable: Bitmask of enable sample events on this engine.
 412                  *
 413                  * Bits correspond to sample event types, for instance
 414                  * I915_SAMPLE_QUEUED is bit 0 etc.
 415                  */
 416                 u32 enable;
 417                 /**
 418                  * @enable_count: Reference count for the enabled samplers.
 419                  *
 420                  * Index number corresponds to the bit number from @enable.
 421                  */
 422                 unsigned int enable_count[I915_PMU_SAMPLE_BITS];
 423                 /**
 424                  * @sample: Counter values for sampling events.
 425                  *
 426                  * Our internal timer stores the current counters in this field.
 427                  */
 428 #define I915_ENGINE_SAMPLE_MAX (I915_SAMPLE_SEMA + 1)
 429                 struct i915_pmu_sample sample[I915_ENGINE_SAMPLE_MAX];
 430         } pmu;
 431
 432         /*
 433          * A pool of objects to use as shadow copies of client batch buffers
 434          * when the command parser is enabled. Prevents the client from
 435          * modifying the batch contents after software parsing.
 436          */
 437         struct i915_gem_batch_pool batch_pool;
 438
 439         struct intel_hw_status_page status_page;
 440         struct i915_ctx_workarounds wa_ctx;
 441         struct i915_vma *scratch;
 442
 443         u32             irq_keep_mask; /* always keep these interrupts */
 444         u32             irq_enable_mask; /* bitmask to enable ring interrupt */
 445         void            (*irq_enable)(struct intel_engine_cs *engine);
 446         void            (*irq_disable)(struct intel_engine_cs *engine);
 447
 448         int             (*init_hw)(struct intel_engine_cs *engine);
 449
 450         struct {
 451                 struct i915_request *(*prepare)(struct intel_engine_cs *engine);
 452                 void (*reset)(struct intel_engine_cs *engine,
 453                               struct i915_request *rq);
 454                 void (*finish)(struct intel_engine_cs *engine);
 455         } reset;
 456
 457         void            (*park)(struct intel_engine_cs *engine);
 458         void            (*unpark)(struct intel_engine_cs *engine);
 459
 460         void            (*set_default_submission)(struct intel_engine_cs *engine);
 461
 462         struct intel_context *(*context_pin)(struct intel_engine_cs *engine,
 463                                              struct i915_gem_context *ctx);
 464
 465         int             (*request_alloc)(struct i915_request *rq);
 466         int             (*init_context)(struct i915_request *rq);
 467
 468         int             (*emit_flush)(struct i915_request *request, u32 mode);
 469 #define EMIT_INVALIDATE BIT(0)
 470 #define EMIT_FLUSH      BIT(1)
 471 #define EMIT_BARRIER    (EMIT_INVALIDATE | EMIT_FLUSH)
 472         int             (*emit_bb_start)(struct i915_request *rq,
 473                                          u64 offset, u32 length,
 474                                          unsigned int dispatch_flags);
 475 #define I915_DISPATCH_SECURE BIT(0)
 476 #define I915_DISPATCH_PINNED BIT(1)
 477 #define I915_DISPATCH_RS     BIT(2)
 478         void            (*emit_breadcrumb)(struct i915_request *rq, u32 *cs);
 479         int             emit_breadcrumb_sz;
 480
 481         /* Pass the request to the hardware queue (e.g. directly into
 482          * the legacy ringbuffer or to the end of an execlist).
 483          *
 484          * This is called from an atomic context with irqs disabled; must
 485          * be irq safe.
 486          */
 487         void            (*submit_request)(struct i915_request *rq);
 488
 489         /* Call when the priority on a request has changed and it and its
 490          * dependencies may need rescheduling. Note the request itself may
 491          * not be ready to run!
 492          *
 493          * Called under the struct_mutex.
 494          */
 495         void            (*schedule)(struct i915_request *request,
 496                                     const struct i915_sched_attr *attr);
 497
 498         /*
 499          * Cancel all requests on the hardware, or queued for execution.
 500          * This should only cancel the ready requests that have been
 501          * submitted to the engine (via the engine->submit_request callback).
 502          * This is called when marking the device as wedged.
 503          */
 504         void            (*cancel_requests)(struct intel_engine_cs *engine);
 505
 506         /* Some chipsets are not quite as coherent as advertised and need
 507          * an expensive kick to force a true read of the up-to-date seqno.
 508          * However, the up-to-date seqno is not always required and the last
 509          * seen value is good enough. Note that the seqno will always be
 510          * monotonic, even if not coherent.
 511          */
 512         void            (*irq_seqno_barrier)(struct intel_engine_cs *engine);
 513         void            (*cleanup)(struct intel_engine_cs *engine);
 514
 515         /* GEN8 signal/wait table - never trust comments!
 516          *        signal to     signal to    signal to   signal to      signal to
 517          *          RCS            VCS          BCS        VECS          VCS2
 518          *      --------------------------------------------------------------------
 519          *  RCS | NOP (0x00) | VCS (0x08) | BCS (0x10) | VECS (0x18) | VCS2 (0x20) |
 520          *      |-------------------------------------------------------------------
 521          *  VCS | RCS (0x28) | NOP (0x30) | BCS (0x38) | VECS (0x40) | VCS2 (0x48) |
 522          *      |-------------------------------------------------------------------
 523          *  BCS | RCS (0x50) | VCS (0x58) | NOP (0x60) | VECS (0x68) | VCS2 (0x70) |
 524          *      |-------------------------------------------------------------------
 525          * VECS | RCS (0x78) | VCS (0x80) | BCS (0x88) |  NOP (0x90) | VCS2 (0x98) |
 526          *      |-------------------------------------------------------------------
 527          * VCS2 | RCS (0xa0) | VCS (0xa8) | BCS (0xb0) | VECS (0xb8) | NOP  (0xc0) |
 528          *      |-------------------------------------------------------------------
 529          *
 530          * Generalization:
 531          *  f(x, y) := (x->id * NUM_RINGS * seqno_size) + (seqno_size * y->id)
 532          *  ie. transpose of g(x, y)
 533          *
 534          *       sync from      sync from    sync from    sync from     sync from
 535          *          RCS            VCS          BCS        VECS          VCS2
 536          *      --------------------------------------------------------------------
 537          *  RCS | NOP (0x00) | VCS (0x28) | BCS (0x50) | VECS (0x78) | VCS2 (0xa0) |
 538          *      |-------------------------------------------------------------------
 539          *  VCS | RCS (0x08) | NOP (0x30) | BCS (0x58) | VECS (0x80) | VCS2 (0xa8) |
 540          *      |-------------------------------------------------------------------
 541          *  BCS | RCS (0x10) | VCS (0x38) | NOP (0x60) | VECS (0x88) | VCS2 (0xb0) |
 542          *      |-------------------------------------------------------------------
 543          * VECS | RCS (0x18) | VCS (0x40) | BCS (0x68) |  NOP (0x90) | VCS2 (0xb8) |
 544          *      |-------------------------------------------------------------------
 545          * VCS2 | RCS (0x20) | VCS (0x48) | BCS (0x70) | VECS (0x98) |  NOP (0xc0) |
 546          *      |-------------------------------------------------------------------
 547          *
 548          * Generalization:
 549          *  g(x, y) := (y->id * NUM_RINGS * seqno_size) + (seqno_size * x->id)
 550          *  ie. transpose of f(x, y)
 551          */
 552         struct {
 553 #define GEN6_SEMAPHORE_LAST     VECS_HW
 554 #define GEN6_NUM_SEMAPHORES     (GEN6_SEMAPHORE_LAST + 1)
 555 #define GEN6_SEMAPHORES_MASK    GENMASK(GEN6_SEMAPHORE_LAST, 0)
 556                 struct {
 557                         /* our mbox written by others */
 558                         u32             wait[GEN6_NUM_SEMAPHORES];
 559                         /* mboxes this ring signals to */
 560                         i915_reg_t      signal[GEN6_NUM_SEMAPHORES];
 561                 } mbox;
 562
 563                 /* AKA wait() */
 564                 int     (*sync_to)(struct i915_request *rq,
 565                                    struct i915_request *signal);
 566                 u32     *(*signal)(struct i915_request *rq, u32 *cs);
 567         } semaphore;
 568
 569         struct intel_engine_execlists execlists;
 570
 571         /* Contexts are pinned whilst they are active on the GPU. The last
 572          * context executed remains active whilst the GPU is idle - the
 573          * switch away and write to the context object only occurs on the
 574          * next execution.  Contexts are only unpinned on retirement of the
 575          * following request ensuring that we can always write to the object
 576          * on the context switch even after idling. Across suspend, we switch
 577          * to the kernel context and trash it as the save may not happen
 578          * before the hardware is powered down.
 579          */
 580         struct intel_context *last_retired_context;
 581
 582         /* status_notifier: list of callbacks for context-switch changes */
 583         struct atomic_notifier_head context_status_notifier;
 584
 585         struct intel_engine_hangcheck hangcheck;
 586
 587 #define I915_ENGINE_USING_CMD_PARSER    BIT(0)
 588 #define I915_ENGINE_SUPPORTS_STATS      BIT(1)
 589 #define I915_ENGINE_HAS_PREEMPTION      BIT(2)
 590 #define I915_ENGINE_REQUIRES_CMD_PARSER BIT(3)
 591         unsigned int flags;
 592
 593         /*
 594          * Table of commands the command parser needs to know about
 595          * for this engine.
 596          */
 597         DECLARE_HASHTABLE(cmd_hash, I915_CMD_HASH_ORDER);
 598
 599         /*
 600          * Table of registers allowed in commands that read/write registers.
 601          */
 602         const struct drm_i915_reg_table *reg_tables;
 603         int reg_table_count;
 604
 605         /*
 606          * Returns the bitmask for the length field of the specified command.
 607          * Return 0 for an unrecognized/invalid command.
 608          *
 609          * If the command parser finds an entry for a command in the engine's
 610          * cmd_tables, it gets the command's length based on the table entry.
 611          * If not, it calls this function to determine the per-engine length
 612          * field encoding for the command (i.e. different opcode ranges use
 613          * certain bits to encode the command length in the header).
 614          */
 615         u32 (*get_cmd_length_mask)(u32 cmd_header);
 616
 617         struct {
 618                 /**
 619                  * @lock: Lock protecting the below fields.
 620                  */
 621                 seqlock_t lock;
 622                 /**
 623                  * @enabled: Reference count indicating number of listeners.
 624                  */
 625                 unsigned int enabled;
 626                 /**
 627                  * @active: Number of contexts currently scheduled in.
 628                  */
 629                 unsigned int active;
 630                 /**
 631                  * @enabled_at: Timestamp when busy stats were enabled.
 632                  */
 633                 ktime_t enabled_at;
 634                 /**
 635                  * @start: Timestamp of the last idle to active transition.
 636                  *
 637                  * Idle is defined as active == 0, active is active > 0.
 638                  */
 639                 ktime_t start;
 640                 /**
 641                  * @total: Total time this engine was busy.
 642                  *
 643                  * Accumulated time not counting the most recent block in cases
 644                  * where engine is currently busy (active > 0).
 645                  */
 646                 ktime_t total;
 647         } stats;
 648 };
 649
 650 static inline bool
 651 intel_engine_using_cmd_parser(const struct intel_engine_cs *engine)
 652 {
 653         return engine->flags & I915_ENGINE_USING_CMD_PARSER;
 654 }
 655
 656 static inline bool
 657 intel_engine_requires_cmd_parser(const struct intel_engine_cs *engine)
 658 {
 659         return engine->flags & I915_ENGINE_REQUIRES_CMD_PARSER;
 660 }
 661
 662 static inline bool
 663 intel_engine_supports_stats(const struct intel_engine_cs *engine)
 664 {
 665         return engine->flags & I915_ENGINE_SUPPORTS_STATS;
 666 }
 667
 668 static inline bool
 669 intel_engine_has_preemption(const struct intel_engine_cs *engine)
 670 {
 671         return engine->flags & I915_ENGINE_HAS_PREEMPTION;
 672 }
 673
 674 static inline bool __execlists_need_preempt(int prio, int last)
 675 {
 676         return prio > max(0, last);
 677 }
 678
 679 static inline void
 680 execlists_set_active(struct intel_engine_execlists *execlists,
 681                      unsigned int bit)
 682 {
 683         __set_bit(bit, (unsigned long *)&execlists->active);
 684 }
 685
 686 static inline bool
 687 execlists_set_active_once(struct intel_engine_execlists *execlists,
 688                           unsigned int bit)
 689 {
 690         return !__test_and_set_bit(bit, (unsigned long *)&execlists->active);
 691 }
 692
 693 static inline void
 694 execlists_clear_active(struct intel_engine_execlists *execlists,
 695                        unsigned int bit)
 696 {
 697         __clear_bit(bit, (unsigned long *)&execlists->active);
 698 }
 699
 700 static inline void
 701 execlists_clear_all_active(struct intel_engine_execlists *execlists)
 702 {
 703         execlists->active = 0;
 704 }
 705
 706 static inline bool
 707 execlists_is_active(const struct intel_engine_execlists *execlists,
 708                     unsigned int bit)
 709 {
 710         return test_bit(bit, (unsigned long *)&execlists->active);
 711 }
 712
 713 void execlists_user_begin(struct intel_engine_execlists *execlists,
 714                           const struct execlist_port *port);
 715 void execlists_user_end(struct intel_engine_execlists *execlists);
 716
 717 void
 718 execlists_cancel_port_requests(struct intel_engine_execlists * const execlists);
 719
 720 void
 721 execlists_unwind_incomplete_requests(struct intel_engine_execlists *execlists);
 722
 723 static inline unsigned int
 724 execlists_num_ports(const struct intel_engine_execlists * const execlists)
 725 {
 726         return execlists->port_mask + 1;
 727 }
 728
 729 static inline struct execlist_port *
 730 execlists_port_complete(struct intel_engine_execlists * const execlists,
 731                         struct execlist_port * const port)
 732 {
 733         const unsigned int m = execlists->port_mask;
 734
 735         GEM_BUG_ON(port_index(port, execlists) != 0);
 736         GEM_BUG_ON(!execlists_is_active(execlists, EXECLISTS_ACTIVE_USER));
 737
 738         memmove(port, port + 1, m * sizeof(struct execlist_port));
 739         memset(port + m, 0, sizeof(struct execlist_port));
 740
 741         return port;
 742 }
 743
 744 static inline unsigned int
 745 intel_engine_flag(const struct intel_engine_cs *engine)
 746 {
 747         return BIT(engine->id);
 748 }
 749
 750 static inline u32
 751 intel_read_status_page(const struct intel_engine_cs *engine, int reg)
 752 {
 753         /* Ensure that the compiler doesn't optimize away the load. */
 754         return READ_ONCE(engine->status_page.page_addr[reg]);
 755 }
 756
 757 static inline void
 758 intel_write_status_page(struct intel_engine_cs *engine, int reg, u32 value)
 759 {
 760         /* Writing into the status page should be done sparingly. Since
 761          * we do when we are uncertain of the device state, we take a bit
 762          * of extra paranoia to try and ensure that the HWS takes the value
 763          * we give and that it doesn't end up trapped inside the CPU!
 764          */
 765         if (static_cpu_has(X86_FEATURE_CLFLUSH)) {
 766                 mb();
 767                 clflush(&engine->status_page.page_addr[reg]);
 768                 engine->status_page.page_addr[reg] = value;
 769                 clflush(&engine->status_page.page_addr[reg]);
 770                 mb();
 771         } else {
 772                 WRITE_ONCE(engine->status_page.page_addr[reg], value);
 773         }
 774 }
 775
 776 /*
 777  * Reads a dword out of the status page, which is written to from the command
 778  * queue by automatic updates, MI_REPORT_HEAD, MI_STORE_DATA_INDEX, or
 779  * MI_STORE_DATA_IMM.
 780  *
 781  * The following dwords have a reserved meaning:
 782  * 0x00: ISR copy, updated when an ISR bit not set in the HWSTAM changes.
 783  * 0x04: ring 0 head pointer
 784  * 0x05: ring 1 head pointer (915-class)
 785  * 0x06: ring 2 head pointer (915-class)
 786  * 0x10-0x1b: Context status DWords (GM45)
 787  * 0x1f: Last written status offset. (GM45)
 788  * 0x20-0x2f: Reserved (Gen6+)
 789  *
 790  * The area from dword 0x30 to 0x3ff is available for driver usage.
 791  */
 792 #define I915_GEM_HWS_INDEX              0x30
 793 #define I915_GEM_HWS_INDEX_ADDR (I915_GEM_HWS_INDEX << MI_STORE_DWORD_INDEX_SHIFT)
 794 #define I915_GEM_HWS_PREEMPT_INDEX      0x32
 795 #define I915_GEM_HWS_PREEMPT_ADDR (I915_GEM_HWS_PREEMPT_INDEX << MI_STORE_DWORD_INDEX_SHIFT)
 796 #define I915_GEM_HWS_SCRATCH_INDEX      0x40
 797 #define I915_GEM_HWS_SCRATCH_ADDR (I915_GEM_HWS_SCRATCH_INDEX << MI_STORE_DWORD_INDEX_SHIFT)
 798
 799 #define I915_HWS_CSB_BUF0_INDEX         0x10
 800 #define I915_HWS_CSB_WRITE_INDEX        0x1f
 801 #define CNL_HWS_CSB_WRITE_INDEX         0x2f
 802
 803 struct intel_ring *
 804 intel_engine_create_ring(struct intel_engine_cs *engine,
 805                          struct i915_timeline *timeline,
 806                          int size);
 807 int intel_ring_pin(struct intel_ring *ring,
 808                    struct drm_i915_private *i915,
 809                    unsigned int offset_bias);
 810 void intel_ring_reset(struct intel_ring *ring, u32 tail);
 811 unsigned int intel_ring_update_space(struct intel_ring *ring);
 812 void intel_ring_unpin(struct intel_ring *ring);
 813 void intel_ring_free(struct intel_ring *ring);
 814
 815 void intel_engine_stop(struct intel_engine_cs *engine);
 816 void intel_engine_cleanup(struct intel_engine_cs *engine);
 817
 818 void intel_legacy_submission_resume(struct drm_i915_private *dev_priv);
 819
 820 int __must_check intel_ring_cacheline_align(struct i915_request *rq);
 821
 822 int intel_ring_wait_for_space(struct intel_ring *ring, unsigned int bytes);
 823 u32 __must_check *intel_ring_begin(struct i915_request *rq, unsigned int n);
 824
 825 static inline void intel_ring_advance(struct i915_request *rq, u32 *cs)
 826 {
 827         /* Dummy function.
 828          *
 829          * This serves as a placeholder in the code so that the reader
 830          * can compare against the preceding intel_ring_begin() and
 831          * check that the number of dwords emitted matches the space
 832          * reserved for the command packet (i.e. the value passed to
 833          * intel_ring_begin()).
 834          */
 835         GEM_BUG_ON((rq->ring->vaddr + rq->ring->emit) != cs);
 836 }
 837
 838 static inline u32 intel_ring_wrap(const struct intel_ring *ring, u32 pos)
 839 {
 840         return pos & (ring->size - 1);
 841 }
 842
 843 static inline bool
 844 intel_ring_offset_valid(const struct intel_ring *ring,
 845                         unsigned int pos)
 846 {
 847         if (pos & -ring->size) /* must be strictly within the ring */
 848                 return false;
 849
 850         if (!IS_ALIGNED(pos, 8)) /* must be qword aligned */
 851                 return false;
 852
 853         return true;
 854 }
 855
 856 static inline u32 intel_ring_offset(const struct i915_request *rq, void *addr)
 857 {
 858         /* Don't write ring->size (equivalent to 0) as that hangs some GPUs. */
 859         u32 offset = addr - rq->ring->vaddr;
 860         GEM_BUG_ON(offset > rq->ring->size);
 861         return intel_ring_wrap(rq->ring, offset);
 862 }
 863
 864 static inline void
 865 assert_ring_tail_valid(const struct intel_ring *ring, unsigned int tail)
 866 {
 867         GEM_BUG_ON(!intel_ring_offset_valid(ring, tail));
 868
 869         /*
 870          * "Ring Buffer Use"
 871          *      Gen2 BSpec "1. Programming Environment" / 1.4.4.6
 872          *      Gen3 BSpec "1c Memory Interface Functions" / 2.3.4.5
 873          *      Gen4+ BSpec "1c Memory Interface and Command Stream" / 5.3.4.5
 874          * "If the Ring Buffer Head Pointer and the Tail Pointer are on the
 875          * same cacheline, the Head Pointer must not be greater than the Tail
 876          * Pointer."
 877          *
 878          * We use ring->head as the last known location of the actual RING_HEAD,
 879          * it may have advanced but in the worst case it is equally the same
 880          * as ring->head and so we should never program RING_TAIL to advance
 881          * into the same cacheline as ring->head.
 882          */
 883 #define cacheline(a) round_down(a, CACHELINE_BYTES)
 884         GEM_BUG_ON(cacheline(tail) == cacheline(ring->head) &&
 885                    tail < ring->head);
 886 #undef cacheline
 887 }
 888
 889 static inline unsigned int
 890 intel_ring_set_tail(struct intel_ring *ring, unsigned int tail)
 891 {
 892         /* Whilst writes to the tail are strictly order, there is no
 893          * serialisation between readers and the writers. The tail may be
 894          * read by i915_request_retire() just as it is being updated
 895          * by execlists, as although the breadcrumb is complete, the context
 896          * switch hasn't been seen.
 897          */
 898         assert_ring_tail_valid(ring, tail);
 899         ring->tail = tail;
 900         return tail;
 901 }
 902
 903 void intel_engine_init_global_seqno(struct intel_engine_cs *engine, u32 seqno);
 904
 905 void intel_engine_setup_common(struct intel_engine_cs *engine);
 906 int intel_engine_init_common(struct intel_engine_cs *engine);
 907 void intel_engine_cleanup_common(struct intel_engine_cs *engine);
 908
 909 int intel_engine_create_scratch(struct intel_engine_cs *engine,
 910                                 unsigned int size);
 911 void intel_engine_cleanup_scratch(struct intel_engine_cs *engine);
 912
 913 int intel_init_render_ring_buffer(struct intel_engine_cs *engine);
 914 int intel_init_bsd_ring_buffer(struct intel_engine_cs *engine);
 915 int intel_init_blt_ring_buffer(struct intel_engine_cs *engine);
 916 int intel_init_vebox_ring_buffer(struct intel_engine_cs *engine);
 917
 918 int intel_engine_stop_cs(struct intel_engine_cs *engine);
 919
 920 u64 intel_engine_get_active_head(const struct intel_engine_cs *engine);
 921 u64 intel_engine_get_last_batch_head(const struct intel_engine_cs *engine);
 922
 923 static inline u32 intel_engine_get_seqno(struct intel_engine_cs *engine)
 924 {
 925         return intel_read_status_page(engine, I915_GEM_HWS_INDEX);
 926 }
 927
 928 static inline u32 intel_engine_last_submit(struct intel_engine_cs *engine)
 929 {
 930         /* We are only peeking at the tail of the submit queue (and not the
 931          * queue itself) in order to gain a hint as to the current active
 932          * state of the engine. Callers are not expected to be taking
 933          * engine->timeline->lock, nor are they expected to be concerned
 934          * wtih serialising this hint with anything, so document it as
 935          * a hint and nothing more.
 936          */
 937         return READ_ONCE(engine->timeline.seqno);
 938 }
 939
 940 void intel_engine_get_instdone(struct intel_engine_cs *engine,
 941                                struct intel_instdone *instdone);
 942
 943 /*
 944  * Arbitrary size for largest possible 'add request' sequence. The code paths
 945  * are complex and variable. Empirical measurement shows that the worst case
 946  * is BDW at 192 bytes (6 + 6 + 36 dwords), then ILK at 136 bytes. However,
 947  * we need to allocate double the largest single packet within that emission
 948  * to account for tail wraparound (so 6 + 6 + 72 dwords for BDW).
 949  */
 950 #define MIN_SPACE_FOR_ADD_REQUEST 336
 951
 952 static inline u32 intel_hws_seqno_address(struct intel_engine_cs *engine)
 953 {
 954         return engine->status_page.ggtt_offset + I915_GEM_HWS_INDEX_ADDR;
 955 }
 956
 957 static inline u32 intel_hws_preempt_done_address(struct intel_engine_cs *engine)
 958 {
 959         return engine->status_page.ggtt_offset + I915_GEM_HWS_PREEMPT_ADDR;
 960 }
 961
 962 /* intel_breadcrumbs.c -- user interrupt bottom-half for waiters */
 963 int intel_engine_init_breadcrumbs(struct intel_engine_cs *engine);
 964
 965 static inline void intel_wait_init(struct intel_wait *wait)
 966 {
 967         wait->tsk = current;
 968         wait->request = NULL;
 969 }
 970
 971 static inline void intel_wait_init_for_seqno(struct intel_wait *wait, u32 seqno)
 972 {
 973         wait->tsk = current;
 974         wait->seqno = seqno;
 975 }
 976
 977 static inline bool intel_wait_has_seqno(const struct intel_wait *wait)
 978 {
 979         return wait->seqno;
 980 }
 981
 982 static inline bool
 983 intel_wait_update_seqno(struct intel_wait *wait, u32 seqno)
 984 {
 985         wait->seqno = seqno;
 986         return intel_wait_has_seqno(wait);
 987 }
 988
 989 static inline bool
 990 intel_wait_update_request(struct intel_wait *wait,
 991                           const struct i915_request *rq)
 992 {
 993         return intel_wait_update_seqno(wait, i915_request_global_seqno(rq));
 994 }
 995
 996 static inline bool
 997 intel_wait_check_seqno(const struct intel_wait *wait, u32 seqno)
 998 {
 999         return wait->seqno == seqno;
1000 }
1001
1002 static inline bool
1003 intel_wait_check_request(const struct intel_wait *wait,
1004                          const struct i915_request *rq)
1005 {
1006         return intel_wait_check_seqno(wait, i915_request_global_seqno(rq));
1007 }
1008
1009 static inline bool intel_wait_complete(const struct intel_wait *wait)
1010 {
1011         return RB_EMPTY_NODE(&wait->node);
1012 }
1013
1014 bool intel_engine_add_wait(struct intel_engine_cs *engine,
1015                            struct intel_wait *wait);
1016 void intel_engine_remove_wait(struct intel_engine_cs *engine,
1017                               struct intel_wait *wait);
1018 bool intel_engine_enable_signaling(struct i915_request *request, bool wakeup);
1019 void intel_engine_cancel_signaling(struct i915_request *request);
1020
1021 static inline bool intel_engine_has_waiter(const struct intel_engine_cs *engine)
1022 {
1023         return READ_ONCE(engine->breadcrumbs.irq_wait);
1024 }
1025
1026 unsigned int intel_engine_wakeup(struct intel_engine_cs *engine);
1027 #define ENGINE_WAKEUP_WAITER BIT(0)
1028 #define ENGINE_WAKEUP_ASLEEP BIT(1)
1029
1030 void intel_engine_pin_breadcrumbs_irq(struct intel_engine_cs *engine);
1031 void intel_engine_unpin_breadcrumbs_irq(struct intel_engine_cs *engine);
1032
1033 void __intel_engine_disarm_breadcrumbs(struct intel_engine_cs *engine);
1034 void intel_engine_disarm_breadcrumbs(struct intel_engine_cs *engine);
1035
1036 void intel_engine_reset_breadcrumbs(struct intel_engine_cs *engine);
1037 void intel_engine_fini_breadcrumbs(struct intel_engine_cs *engine);
1038
1039 static inline u32 *gen8_emit_pipe_control(u32 *batch, u32 flags, u32 offset)
1040 {
1041         memset(batch, 0, 6 * sizeof(u32));
1042
1043         batch[0] = GFX_OP_PIPE_CONTROL(6);
1044         batch[1] = flags;
1045         batch[2] = offset;
1046
1047         return batch + 6;
1048 }
1049
1050 static inline u32 *
1051 gen8_emit_ggtt_write_rcs(u32 *cs, u32 value, u32 gtt_offset)
1052 {
1053         /* We're using qword write, offset should be aligned to 8 bytes. */
1054         GEM_BUG_ON(!IS_ALIGNED(gtt_offset, 8));
1055
1056         /* w/a for post sync ops following a GPGPU operation we
1057          * need a prior CS_STALL, which is emitted by the flush
1058          * following the batch.
1059          */
1060         *cs++ = GFX_OP_PIPE_CONTROL(6);
1061         *cs++ = PIPE_CONTROL_GLOBAL_GTT_IVB | PIPE_CONTROL_CS_STALL |
1062                 PIPE_CONTROL_QW_WRITE;
1063         *cs++ = gtt_offset;
1064         *cs++ = 0;
1065         *cs++ = value;
1066         /* We're thrashing one dword of HWS. */
1067         *cs++ = 0;
1068
1069         return cs;
1070 }
1071
1072 static inline u32 *
1073 gen8_emit_ggtt_write(u32 *cs, u32 value, u32 gtt_offset)
1074 {
1075         /* w/a: bit 5 needs to be zero for MI_FLUSH_DW address. */
1076         GEM_BUG_ON(gtt_offset & (1 << 5));
1077         /* Offset should be aligned to 8 bytes for both (QW/DW) write types */
1078         GEM_BUG_ON(!IS_ALIGNED(gtt_offset, 8));
1079
1080         *cs++ = (MI_FLUSH_DW + 1) | MI_FLUSH_DW_OP_STOREDW;
1081         *cs++ = gtt_offset | MI_FLUSH_DW_USE_GTT;
1082         *cs++ = 0;
1083         *cs++ = value;
1084
1085         return cs;
1086 }
1087
1088 void intel_engines_sanitize(struct drm_i915_private *i915);
1089
1090 bool intel_engine_is_idle(struct intel_engine_cs *engine);
1091 bool intel_engines_are_idle(struct drm_i915_private *dev_priv);
1092
1093 bool intel_engine_has_kernel_context(const struct intel_engine_cs *engine);
1094 void intel_engine_lost_context(struct intel_engine_cs *engine);
1095
1096 void intel_engines_park(struct drm_i915_private *i915);
1097 void intel_engines_unpark(struct drm_i915_private *i915);
1098
1099 void intel_engines_reset_default_submission(struct drm_i915_private *i915);
1100 unsigned int intel_engines_has_context_isolation(struct drm_i915_private *i915);
1101
1102 bool intel_engine_can_store_dword(struct intel_engine_cs *engine);
1103
1104 __printf(3, 4)
1105 void intel_engine_dump(struct intel_engine_cs *engine,
1106                        struct drm_printer *m,
1107                        const char *header, ...);
1108
1109 struct intel_engine_cs *
1110 intel_engine_lookup_user(struct drm_i915_private *i915, u8 class, u8 instance);
1111
1112 static inline void intel_engine_context_in(struct intel_engine_cs *engine)
1113 {
1114         unsigned long flags;
1115
1116         if (READ_ONCE(engine->stats.enabled) == 0)
1117                 return;
1118
1119         write_seqlock_irqsave(&engine->stats.lock, flags);
1120
1121         if (engine->stats.enabled > 0) {
1122                 if (engine->stats.active++ == 0)
1123                         engine->stats.start = ktime_get();
1124                 GEM_BUG_ON(engine->stats.active == 0);
1125         }
1126
1127         write_sequnlock_irqrestore(&engine->stats.lock, flags);
1128 }
1129
1130 static inline void intel_engine_context_out(struct intel_engine_cs *engine)
1131 {
1132         unsigned long flags;
1133
1134         if (READ_ONCE(engine->stats.enabled) == 0)
1135                 return;
1136
1137         write_seqlock_irqsave(&engine->stats.lock, flags);
1138
1139         if (engine->stats.enabled > 0) {
1140                 ktime_t last;
1141
1142                 if (engine->stats.active && --engine->stats.active == 0) {
1143                         /*
1144                          * Decrement the active context count and in case GPU
1145                          * is now idle add up to the running total.
1146                          */
1147                         last = ktime_sub(ktime_get(), engine->stats.start);
1148
1149                         engine->stats.total = ktime_add(engine->stats.total,
1150                                                         last);
1151                 } else if (engine->stats.active == 0) {
1152                         /*
1153                          * After turning on engine stats, context out might be
1154                          * the first event in which case we account from the
1155                          * time stats gathering was turned on.
1156                          */
1157                         last = ktime_sub(ktime_get(), engine->stats.enabled_at);
1158
1159                         engine->stats.total = ktime_add(engine->stats.total,
1160                                                         last);
1161                 }
1162         }
1163
1164         write_sequnlock_irqrestore(&engine->stats.lock, flags);
1165 }
1166
1167 int intel_enable_engine_stats(struct intel_engine_cs *engine);
1168 void intel_disable_engine_stats(struct intel_engine_cs *engine);
1169
1170 ktime_t intel_engine_get_busy_time(struct intel_engine_cs *engine);
1171
1172 #if IS_ENABLED(CONFIG_DRM_I915_SELFTEST)
1173
1174 static inline bool inject_preempt_hang(struct intel_engine_execlists *execlists)
1175 {
1176         if (!execlists->preempt_hang.inject_hang)
1177                 return false;
1178
1179         complete(&execlists->preempt_hang.completion);
1180         return true;
1181 }
1182
1183 #else
1184
1185 static inline bool inject_preempt_hang(struct intel_engine_execlists *execlists)
1186 {
1187         return false;
1188 }
1189
1190 #endif
1191
1192 #endif /* _INTEL_RINGBUFFER_H_ */