drivers/gpu/drm/exynos/exynos_drm_gsc.c

   1 /*
   2  * Copyright (C) 2012 Samsung Electronics Co.Ltd
   3  * Authors:
   4  *      Eunchul Kim <chulspro.kim@samsung.com>
   5  *      Jinyoung Jeon <jy0.jeon@samsung.com>
   6  *      Sangmin Lee <lsmin.lee@samsung.com>
   7  *
   8  * This program is free software; you can redistribute  it and/or modify it
   9  * under  the terms of  the GNU General  Public License as published by the
  10  * Free Software Foundation;  either version 2 of the  License, or (at your
  11  * option) any later version.
  12  *
  13  */
  14 #include <linux/kernel.h>
  15 #include <linux/platform_device.h>
  16 #include <linux/clk.h>
  17 #include <linux/pm_runtime.h>
  18 #include <plat/map-base.h>
  19
  20 #include <drm/drmP.h>
  21 #include <drm/exynos_drm.h>
  22 #include "regs-gsc.h"
  23 #include "exynos_drm_drv.h"
  24 #include "exynos_drm_ipp.h"
  25 #include "exynos_drm_gsc.h"
  26
  27 /*
  28  * GSC stands for General SCaler and
  29  * supports image scaler/rotator and input/output DMA operations.
  30  * input DMA reads image data from the memory.
  31  * output DMA writes image data to memory.
  32  * GSC supports image rotation and image effect functions.
  33  *
  34  * M2M operation : supports crop/scale/rotation/csc so on.
  35  * Memory ----> GSC H/W ----> Memory.
  36  * Writeback operation : supports cloned screen with FIMD.
  37  * FIMD ----> GSC H/W ----> Memory.
  38  * Output operation : supports direct display using local path.
  39  * Memory ----> GSC H/W ----> FIMD, Mixer.
  40  */
  41
  42 /*
  43  * TODO
  44  * 1. check suspend/resume api if needed.
  45  * 2. need to check use case platform_device_id.
  46  * 3. check src/dst size with, height.
  47  * 4. added check_prepare api for right register.
  48  * 5. need to add supported list in prop_list.
  49  * 6. check prescaler/scaler optimization.
  50  */
  51
  52 #define GSC_MAX_DEVS    4
  53 #define GSC_MAX_SRC             4
  54 #define GSC_MAX_DST             16
  55 #define GSC_RESET_TIMEOUT       50
  56 #define GSC_BUF_STOP    1
  57 #define GSC_BUF_START   2
  58 #define GSC_REG_SZ              16
  59 #define GSC_WIDTH_ITU_709       1280
  60 #define GSC_SC_UP_MAX_RATIO             65536
  61 #define GSC_SC_DOWN_RATIO_7_8           74898
  62 #define GSC_SC_DOWN_RATIO_6_8           87381
  63 #define GSC_SC_DOWN_RATIO_5_8           104857
  64 #define GSC_SC_DOWN_RATIO_4_8           131072
  65 #define GSC_SC_DOWN_RATIO_3_8           174762
  66 #define GSC_SC_DOWN_RATIO_2_8           262144
  67 #define GSC_REFRESH_MIN 12
  68 #define GSC_REFRESH_MAX 60
  69 #define GSC_CROP_MAX    8192
  70 #define GSC_CROP_MIN    32
  71 #define GSC_SCALE_MAX   4224
  72 #define GSC_SCALE_MIN   32
  73 #define GSC_COEF_RATIO  7
  74 #define GSC_COEF_PHASE  9
  75 #define GSC_COEF_ATTR   16
  76 #define GSC_COEF_H_8T   8
  77 #define GSC_COEF_V_4T   4
  78 #define GSC_COEF_DEPTH  3
  79
  80 #define get_gsc_context(dev)    platform_get_drvdata(to_platform_device(dev))
  81 #define get_ctx_from_ippdrv(ippdrv)     container_of(ippdrv,\
  82                                         struct gsc_context, ippdrv);
  83 #define gsc_read(offset)                readl(ctx->regs + (offset))
  84 #define gsc_write(cfg, offset)  writel(cfg, ctx->regs + (offset))
  85
  86 /*
  87  * A structure of scaler.
  88  *
  89  * @range: narrow, wide.
  90  * @pre_shfactor: pre sclaer shift factor.
  91  * @pre_hratio: horizontal ratio of the prescaler.
  92  * @pre_vratio: vertical ratio of the prescaler.
  93  * @main_hratio: the main scaler's horizontal ratio.
  94  * @main_vratio: the main scaler's vertical ratio.
  95  */
  96 struct gsc_scaler {
  97         bool    range;
  98         u32     pre_shfactor;
  99         u32     pre_hratio;
 100         u32     pre_vratio;
 101         unsigned long main_hratio;
 102         unsigned long main_vratio;
 103 };
 104
 105 /*
 106  * A structure of scaler capability.
 107  *
 108  * find user manual 49.2 features.
 109  * @tile_w: tile mode or rotation width.
 110  * @tile_h: tile mode or rotation height.
 111  * @w: other cases width.
 112  * @h: other cases height.
 113  */
 114 struct gsc_capability {
 115         /* tile or rotation */
 116         u32     tile_w;
 117         u32     tile_h;
 118         /* other cases */
 119         u32     w;
 120         u32     h;
 121 };
 122
 123 /*
 124  * A structure of gsc context.
 125  *
 126  * @ippdrv: prepare initialization using ippdrv.
 127  * @regs_res: register resources.
 128  * @regs: memory mapped io registers.
 129  * @lock: locking of operations.
 130  * @gsc_clk: gsc gate clock.
 131  * @sc: scaler infomations.
 132  * @id: gsc id.
 133  * @irq: irq number.
 134  * @rotation: supports rotation of src.
 135  * @suspended: qos operations.
 136  */
 137 struct gsc_context {
 138         struct exynos_drm_ippdrv        ippdrv;
 139         struct resource *regs_res;
 140         void __iomem    *regs;
 141         struct mutex    lock;
 142         struct clk      *gsc_clk;
 143         struct gsc_scaler       sc;
 144         int     id;
 145         int     irq;
 146         bool    rotation;
 147         bool    suspended;
 148 };
 149
 150 /* 8-tap Filter Coefficient */
 151 static const int h_coef_8t[GSC_COEF_RATIO][GSC_COEF_ATTR][GSC_COEF_H_8T] = {
 152         {       /* Ratio <= 65536 (~8:8) */
 153                 {  0,  0,   0, 128,   0,   0,  0,  0 },
 154                 { -1,  2,  -6, 127,   7,  -2,  1,  0 },
 155                 { -1,  4, -12, 125,  16,  -5,  1,  0 },
 156                 { -1,  5, -15, 120,  25,  -8,  2,  0 },
 157                 { -1,  6, -18, 114,  35, -10,  3, -1 },
 158                 { -1,  6, -20, 107,  46, -13,  4, -1 },
 159                 { -2,  7, -21,  99,  57, -16,  5, -1 },
 160                 { -1,  6, -20,  89,  68, -18,  5, -1 },
 161                 { -1,  6, -20,  79,  79, -20,  6, -1 },
 162                 { -1,  5, -18,  68,  89, -20,  6, -1 },
 163                 { -1,  5, -16,  57,  99, -21,  7, -2 },
 164                 { -1,  4, -13,  46, 107, -20,  6, -1 },
 165                 { -1,  3, -10,  35, 114, -18,  6, -1 },
 166                 {  0,  2,  -8,  25, 120, -15,  5, -1 },
 167                 {  0,  1,  -5,  16, 125, -12,  4, -1 },
 168                 {  0,  1,  -2,   7, 127,  -6,  2, -1 }
 169         }, {    /* 65536 < Ratio <= 74898 (~8:7) */
 170                 {  3, -8,  14, 111,  13,  -8,  3,  0 },
 171                 {  2, -6,   7, 112,  21, -10,  3, -1 },
 172                 {  2, -4,   1, 110,  28, -12,  4, -1 },
 173                 {  1, -2,  -3, 106,  36, -13,  4, -1 },
 174                 {  1, -1,  -7, 103,  44, -15,  4, -1 },
 175                 {  1,  1, -11,  97,  53, -16,  4, -1 },
 176                 {  0,  2, -13,  91,  61, -16,  4, -1 },
 177                 {  0,  3, -15,  85,  69, -17,  4, -1 },
 178                 {  0,  3, -16,  77,  77, -16,  3,  0 },
 179                 { -1,  4, -17,  69,  85, -15,  3,  0 },
 180                 { -1,  4, -16,  61,  91, -13,  2,  0 },
 181                 { -1,  4, -16,  53,  97, -11,  1,  1 },
 182                 { -1,  4, -15,  44, 103,  -7, -1,  1 },
 183                 { -1,  4, -13,  36, 106,  -3, -2,  1 },
 184                 { -1,  4, -12,  28, 110,   1, -4,  2 },
 185                 { -1,  3, -10,  21, 112,   7, -6,  2 }
 186         }, {    /* 74898 < Ratio <= 87381 (~8:6) */
 187                 { 2, -11,  25,  96, 25, -11,   2,  0 },
 188                 { 2, -10,  19,  96, 31, -12,   2,  0 },
 189                 { 2,  -9,  14,  94, 37, -12,   2,  0 },
 190                 { 2,  -8,  10,  92, 43, -12,   1,  0 },
 191                 { 2,  -7,   5,  90, 49, -12,   1,  0 },
 192                 { 2,  -5,   1,  86, 55, -12,   0,  1 },
 193                 { 2,  -4,  -2,  82, 61, -11,  -1,  1 },
 194                 { 1,  -3,  -5,  77, 67,  -9,  -1,  1 },
 195                 { 1,  -2,  -7,  72, 72,  -7,  -2,  1 },
 196                 { 1,  -1,  -9,  67, 77,  -5,  -3,  1 },
 197                 { 1,  -1, -11,  61, 82,  -2,  -4,  2 },
 198                 { 1,   0, -12,  55, 86,   1,  -5,  2 },
 199                 { 0,   1, -12,  49, 90,   5,  -7,  2 },
 200                 { 0,   1, -12,  43, 92,  10,  -8,  2 },
 201                 { 0,   2, -12,  37, 94,  14,  -9,  2 },
 202                 { 0,   2, -12,  31, 96,  19, -10,  2 }
 203         }, {    /* 87381 < Ratio <= 104857 (~8:5) */
 204                 { -1,  -8, 33,  80, 33,  -8,  -1,  0 },
 205                 { -1,  -8, 28,  80, 37,  -7,  -2,  1 },
 206                 {  0,  -8, 24,  79, 41,  -7,  -2,  1 },
 207                 {  0,  -8, 20,  78, 46,  -6,  -3,  1 },
 208                 {  0,  -8, 16,  76, 50,  -4,  -3,  1 },
 209                 {  0,  -7, 13,  74, 54,  -3,  -4,  1 },
 210                 {  1,  -7, 10,  71, 58,  -1,  -5,  1 },
 211                 {  1,  -6,  6,  68, 62,   1,  -5,  1 },
 212                 {  1,  -6,  4,  65, 65,   4,  -6,  1 },
 213                 {  1,  -5,  1,  62, 68,   6,  -6,  1 },
 214                 {  1,  -5, -1,  58, 71,  10,  -7,  1 },
 215                 {  1,  -4, -3,  54, 74,  13,  -7,  0 },
 216                 {  1,  -3, -4,  50, 76,  16,  -8,  0 },
 217                 {  1,  -3, -6,  46, 78,  20,  -8,  0 },
 218                 {  1,  -2, -7,  41, 79,  24,  -8,  0 },
 219                 {  1,  -2, -7,  37, 80,  28,  -8, -1 }
 220         }, {    /* 104857 < Ratio <= 131072 (~8:4) */
 221                 { -3,   0, 35,  64, 35,   0,  -3,  0 },
 222                 { -3,  -1, 32,  64, 38,   1,  -3,  0 },
 223                 { -2,  -2, 29,  63, 41,   2,  -3,  0 },
 224                 { -2,  -3, 27,  63, 43,   4,  -4,  0 },
 225                 { -2,  -3, 24,  61, 46,   6,  -4,  0 },
 226                 { -2,  -3, 21,  60, 49,   7,  -4,  0 },
 227                 { -1,  -4, 19,  59, 51,   9,  -4, -1 },
 228                 { -1,  -4, 16,  57, 53,  12,  -4, -1 },
 229                 { -1,  -4, 14,  55, 55,  14,  -4, -1 },
 230                 { -1,  -4, 12,  53, 57,  16,  -4, -1 },
 231                 { -1,  -4,  9,  51, 59,  19,  -4, -1 },
 232                 {  0,  -4,  7,  49, 60,  21,  -3, -2 },
 233                 {  0,  -4,  6,  46, 61,  24,  -3, -2 },
 234                 {  0,  -4,  4,  43, 63,  27,  -3, -2 },
 235                 {  0,  -3,  2,  41, 63,  29,  -2, -2 },
 236                 {  0,  -3,  1,  38, 64,  32,  -1, -3 }
 237         }, {    /* 131072 < Ratio <= 174762 (~8:3) */
 238                 { -1,   8, 33,  48, 33,   8,  -1,  0 },
 239                 { -1,   7, 31,  49, 35,   9,  -1, -1 },
 240                 { -1,   6, 30,  49, 36,  10,  -1, -1 },
 241                 { -1,   5, 28,  48, 38,  12,  -1, -1 },
 242                 { -1,   4, 26,  48, 39,  13,   0, -1 },
 243                 { -1,   3, 24,  47, 41,  15,   0, -1 },
 244                 { -1,   2, 23,  47, 42,  16,   0, -1 },
 245                 { -1,   2, 21,  45, 43,  18,   1, -1 },
 246                 { -1,   1, 19,  45, 45,  19,   1, -1 },
 247                 { -1,   1, 18,  43, 45,  21,   2, -1 },
 248                 { -1,   0, 16,  42, 47,  23,   2, -1 },
 249                 { -1,   0, 15,  41, 47,  24,   3, -1 },
 250                 { -1,   0, 13,  39, 48,  26,   4, -1 },
 251                 { -1,  -1, 12,  38, 48,  28,   5, -1 },
 252                 { -1,  -1, 10,  36, 49,  30,   6, -1 },
 253                 { -1,  -1,  9,  35, 49,  31,   7, -1 }
 254         }, {    /* 174762 < Ratio <= 262144 (~8:2) */
 255                 {  2,  13, 30,  38, 30,  13,   2,  0 },
 256                 {  2,  12, 29,  38, 30,  14,   3,  0 },
 257                 {  2,  11, 28,  38, 31,  15,   3,  0 },
 258                 {  2,  10, 26,  38, 32,  16,   4,  0 },
 259                 {  1,  10, 26,  37, 33,  17,   4,  0 },
 260                 {  1,   9, 24,  37, 34,  18,   5,  0 },
 261                 {  1,   8, 24,  37, 34,  19,   5,  0 },
 262                 {  1,   7, 22,  36, 35,  20,   6,  1 },
 263                 {  1,   6, 21,  36, 36,  21,   6,  1 },
 264                 {  1,   6, 20,  35, 36,  22,   7,  1 },
 265                 {  0,   5, 19,  34, 37,  24,   8,  1 },
 266                 {  0,   5, 18,  34, 37,  24,   9,  1 },
 267                 {  0,   4, 17,  33, 37,  26,  10,  1 },
 268                 {  0,   4, 16,  32, 38,  26,  10,  2 },
 269                 {  0,   3, 15,  31, 38,  28,  11,  2 },
 270                 {  0,   3, 14,  30, 38,  29,  12,  2 }
 271         }
 272 };
 273
 274 /* 4-tap Filter Coefficient */
 275 static const int v_coef_4t[GSC_COEF_RATIO][GSC_COEF_ATTR][GSC_COEF_V_4T] = {
 276         {       /* Ratio <= 65536 (~8:8) */
 277                 {  0, 128,   0,  0 },
 278                 { -4, 127,   5,  0 },
 279                 { -6, 124,  11, -1 },
 280                 { -8, 118,  19, -1 },
 281                 { -8, 111,  27, -2 },
 282                 { -8, 102,  37, -3 },
 283                 { -8,  92,  48, -4 },
 284                 { -7,  81,  59, -5 },
 285                 { -6,  70,  70, -6 },
 286                 { -5,  59,  81, -7 },
 287                 { -4,  48,  92, -8 },
 288                 { -3,  37, 102, -8 },
 289                 { -2,  27, 111, -8 },
 290                 { -1,  19, 118, -8 },
 291                 { -1,  11, 124, -6 },
 292                 {  0,   5, 127, -4 }
 293         }, {    /* 65536 < Ratio <= 74898 (~8:7) */
 294                 {  8, 112,   8,  0 },
 295                 {  4, 111,  14, -1 },
 296                 {  1, 109,  20, -2 },
 297                 { -2, 105,  27, -2 },
 298                 { -3, 100,  34, -3 },
 299                 { -5,  93,  43, -3 },
 300                 { -5,  86,  51, -4 },
 301                 { -5,  77,  60, -4 },
 302                 { -5,  69,  69, -5 },
 303                 { -4,  60,  77, -5 },
 304                 { -4,  51,  86, -5 },
 305                 { -3,  43,  93, -5 },
 306                 { -3,  34, 100, -3 },
 307                 { -2,  27, 105, -2 },
 308                 { -2,  20, 109,  1 },
 309                 { -1,  14, 111,  4 }
 310         }, {    /* 74898 < Ratio <= 87381 (~8:6) */
 311                 { 16,  96,  16,  0 },
 312                 { 12,  97,  21, -2 },
 313                 {  8,  96,  26, -2 },
 314                 {  5,  93,  32, -2 },
 315                 {  2,  89,  39, -2 },
 316                 {  0,  84,  46, -2 },
 317                 { -1,  79,  53, -3 },
 318                 { -2,  73,  59, -2 },
 319                 { -2,  66,  66, -2 },
 320                 { -2,  59,  73, -2 },
 321                 { -3,  53,  79, -1 },
 322                 { -2,  46,  84,  0 },
 323                 { -2,  39,  89,  2 },
 324                 { -2,  32,  93,  5 },
 325                 { -2,  26,  96,  8 },
 326                 { -2,  21,  97, 12 }
 327         }, {    /* 87381 < Ratio <= 104857 (~8:5) */
 328                 { 22,  84,  22,  0 },
 329                 { 18,  85,  26, -1 },
 330                 { 14,  84,  31, -1 },
 331                 { 11,  82,  36, -1 },
 332                 {  8,  79,  42, -1 },
 333                 {  6,  76,  47, -1 },
 334                 {  4,  72,  52,  0 },
 335                 {  2,  68,  58,  0 },
 336                 {  1,  63,  63,  1 },
 337                 {  0,  58,  68,  2 },
 338                 {  0,  52,  72,  4 },
 339                 { -1,  47,  76,  6 },
 340                 { -1,  42,  79,  8 },
 341                 { -1,  36,  82, 11 },
 342                 { -1,  31,  84, 14 },
 343                 { -1,  26,  85, 18 }
 344         }, {    /* 104857 < Ratio <= 131072 (~8:4) */
 345                 { 26,  76,  26,  0 },
 346                 { 22,  76,  30,  0 },
 347                 { 19,  75,  34,  0 },
 348                 { 16,  73,  38,  1 },
 349                 { 13,  71,  43,  1 },
 350                 { 10,  69,  47,  2 },
 351                 {  8,  66,  51,  3 },
 352                 {  6,  63,  55,  4 },
 353                 {  5,  59,  59,  5 },
 354                 {  4,  55,  63,  6 },
 355                 {  3,  51,  66,  8 },
 356                 {  2,  47,  69, 10 },
 357                 {  1,  43,  71, 13 },
 358                 {  1,  38,  73, 16 },
 359                 {  0,  34,  75, 19 },
 360                 {  0,  30,  76, 22 }
 361         }, {    /* 131072 < Ratio <= 174762 (~8:3) */
 362                 { 29,  70,  29,  0 },
 363                 { 26,  68,  32,  2 },
 364                 { 23,  67,  36,  2 },
 365                 { 20,  66,  39,  3 },
 366                 { 17,  65,  43,  3 },
 367                 { 15,  63,  46,  4 },
 368                 { 12,  61,  50,  5 },
 369                 { 10,  58,  53,  7 },
 370                 {  8,  56,  56,  8 },
 371                 {  7,  53,  58, 10 },
 372                 {  5,  50,  61, 12 },
 373                 {  4,  46,  63, 15 },
 374                 {  3,  43,  65, 17 },
 375                 {  3,  39,  66, 20 },
 376                 {  2,  36,  67, 23 },
 377                 {  2,  32,  68, 26 }
 378         }, {    /* 174762 < Ratio <= 262144 (~8:2) */
 379                 { 32,  64,  32,  0 },
 380                 { 28,  63,  34,  3 },
 381                 { 25,  62,  37,  4 },
 382                 { 22,  62,  40,  4 },
 383                 { 19,  61,  43,  5 },
 384                 { 17,  59,  46,  6 },
 385                 { 15,  58,  48,  7 },
 386                 { 13,  55,  51,  9 },
 387                 { 11,  53,  53, 11 },
 388                 {  9,  51,  55, 13 },
 389                 {  7,  48,  58, 15 },
 390                 {  6,  46,  59, 17 },
 391                 {  5,  43,  61, 19 },
 392                 {  4,  40,  62, 22 },
 393                 {  4,  37,  62, 25 },
 394                 {  3,  34,  63, 28 }
 395         }
 396 };
 397
 398 static int gsc_sw_reset(struct gsc_context *ctx)
 399 {
 400         u32 cfg;
 401         int count = GSC_RESET_TIMEOUT;
 402
 403         /* s/w reset */
 404         cfg = (GSC_SW_RESET_SRESET);
 405         gsc_write(cfg, GSC_SW_RESET);
 406
 407         /* wait s/w reset complete */
 408         while (count--) {
 409                 cfg = gsc_read(GSC_SW_RESET);
 410                 if (!cfg)
 411                         break;
 412                 usleep_range(1000, 2000);
 413         }
 414
 415         if (cfg) {
 416                 DRM_ERROR("failed to reset gsc h/w.\n");
 417                 return -EBUSY;
 418         }
 419
 420         /* reset sequence */
 421         cfg = gsc_read(GSC_IN_BASE_ADDR_Y_MASK);
 422         cfg |= (GSC_IN_BASE_ADDR_MASK |
 423                 GSC_IN_BASE_ADDR_PINGPONG(0));
 424         gsc_write(cfg, GSC_IN_BASE_ADDR_Y_MASK);
 425         gsc_write(cfg, GSC_IN_BASE_ADDR_CB_MASK);
 426         gsc_write(cfg, GSC_IN_BASE_ADDR_CR_MASK);
 427
 428         cfg = gsc_read(GSC_OUT_BASE_ADDR_Y_MASK);
 429         cfg |= (GSC_OUT_BASE_ADDR_MASK |
 430                 GSC_OUT_BASE_ADDR_PINGPONG(0));
 431         gsc_write(cfg, GSC_OUT_BASE_ADDR_Y_MASK);
 432         gsc_write(cfg, GSC_OUT_BASE_ADDR_CB_MASK);
 433         gsc_write(cfg, GSC_OUT_BASE_ADDR_CR_MASK);
 434
 435         return 0;
 436 }
 437
 438 static void gsc_set_gscblk_fimd_wb(struct gsc_context *ctx, bool enable)
 439 {
 440         u32 gscblk_cfg;
 441
 442         gscblk_cfg = readl(SYSREG_GSCBLK_CFG1);
 443
 444         if (enable)
 445                 gscblk_cfg |= GSC_BLK_DISP1WB_DEST(ctx->id) |
 446                                 GSC_BLK_GSCL_WB_IN_SRC_SEL(ctx->id) |
 447                                 GSC_BLK_SW_RESET_WB_DEST(ctx->id);
 448         else
 449                 gscblk_cfg |= GSC_BLK_PXLASYNC_LO_MASK_WB(ctx->id);
 450
 451         writel(gscblk_cfg, SYSREG_GSCBLK_CFG1);
 452 }
 453
 454 static void gsc_handle_irq(struct gsc_context *ctx, bool enable,
 455                 bool overflow, bool done)
 456 {
 457         u32 cfg;
 458
 459         DRM_DEBUG_KMS("enable[%d]overflow[%d]level[%d]\n",
 460                         enable, overflow, done);
 461
 462         cfg = gsc_read(GSC_IRQ);
 463         cfg |= (GSC_IRQ_OR_MASK | GSC_IRQ_FRMDONE_MASK);
 464
 465         if (enable)
 466                 cfg |= GSC_IRQ_ENABLE;
 467         else
 468                 cfg &= ~GSC_IRQ_ENABLE;
 469
 470         if (overflow)
 471                 cfg &= ~GSC_IRQ_OR_MASK;
 472         else
 473                 cfg |= GSC_IRQ_OR_MASK;
 474
 475         if (done)
 476                 cfg &= ~GSC_IRQ_FRMDONE_MASK;
 477         else
 478                 cfg |= GSC_IRQ_FRMDONE_MASK;
 479
 480         gsc_write(cfg, GSC_IRQ);
 481 }
 482
 483
 484 static int gsc_src_set_fmt(struct device *dev, u32 fmt)
 485 {
 486         struct gsc_context *ctx = get_gsc_context(dev);
 487         struct exynos_drm_ippdrv *ippdrv = &ctx->ippdrv;
 488         u32 cfg;
 489
 490         DRM_DEBUG_KMS("fmt[0x%x]\n", fmt);
 491
 492         cfg = gsc_read(GSC_IN_CON);
 493         cfg &= ~(GSC_IN_RGB_TYPE_MASK | GSC_IN_YUV422_1P_ORDER_MASK |
 494                  GSC_IN_CHROMA_ORDER_MASK | GSC_IN_FORMAT_MASK |
 495                  GSC_IN_TILE_TYPE_MASK | GSC_IN_TILE_MODE |
 496                  GSC_IN_CHROM_STRIDE_SEL_MASK | GSC_IN_RB_SWAP_MASK);
 497
 498         switch (fmt) {
 499         case DRM_FORMAT_RGB565:
 500                 cfg |= GSC_IN_RGB565;
 501                 break;
 502         case DRM_FORMAT_XRGB8888:
 503                 cfg |= GSC_IN_XRGB8888;
 504                 break;
 505         case DRM_FORMAT_BGRX8888:
 506                 cfg |= (GSC_IN_XRGB8888 | GSC_IN_RB_SWAP);
 507                 break;
 508         case DRM_FORMAT_YUYV:
 509                 cfg |= (GSC_IN_YUV422_1P |
 510                         GSC_IN_YUV422_1P_ORDER_LSB_Y |
 511                         GSC_IN_CHROMA_ORDER_CBCR);
 512                 break;
 513         case DRM_FORMAT_YVYU:
 514                 cfg |= (GSC_IN_YUV422_1P |
 515                         GSC_IN_YUV422_1P_ORDER_LSB_Y |
 516                         GSC_IN_CHROMA_ORDER_CRCB);
 517                 break;
 518         case DRM_FORMAT_UYVY:
 519                 cfg |= (GSC_IN_YUV422_1P |
 520                         GSC_IN_YUV422_1P_OEDER_LSB_C |
 521                         GSC_IN_CHROMA_ORDER_CBCR);
 522                 break;
 523         case DRM_FORMAT_VYUY:
 524                 cfg |= (GSC_IN_YUV422_1P |
 525                         GSC_IN_YUV422_1P_OEDER_LSB_C |
 526                         GSC_IN_CHROMA_ORDER_CRCB);
 527                 break;
 528         case DRM_FORMAT_NV21:
 529                 cfg |= (GSC_IN_CHROMA_ORDER_CRCB | GSC_IN_YUV420_2P);
 530                 break;
 531         case DRM_FORMAT_NV61:
 532                 cfg |= (GSC_IN_CHROMA_ORDER_CRCB | GSC_IN_YUV422_2P);
 533                 break;
 534         case DRM_FORMAT_YUV422:
 535                 cfg |= GSC_IN_YUV422_3P;
 536                 break;
 537         case DRM_FORMAT_YUV420:
 538                 cfg |= (GSC_IN_CHROMA_ORDER_CBCR | GSC_IN_YUV420_3P);
 539                 break;
 540         case DRM_FORMAT_YVU420:
 541                 cfg |= (GSC_IN_CHROMA_ORDER_CRCB | GSC_IN_YUV420_3P);
 542                 break;
 543         case DRM_FORMAT_NV12:
 544                 cfg |= (GSC_IN_CHROMA_ORDER_CBCR | GSC_IN_YUV420_2P);
 545                 break;
 546         case DRM_FORMAT_NV16:
 547                 cfg |= (GSC_IN_CHROMA_ORDER_CBCR | GSC_IN_YUV422_2P);
 548                 break;
 549         default:
 550                 dev_err(ippdrv->dev, "invalid target yuv order 0x%x.\n", fmt);
 551                 return -EINVAL;
 552         }
 553
 554         gsc_write(cfg, GSC_IN_CON);
 555
 556         return 0;
 557 }
 558
 559 static int gsc_src_set_transf(struct device *dev,
 560                 enum drm_exynos_degree degree,
 561                 enum drm_exynos_flip flip, bool *swap)
 562 {
 563         struct gsc_context *ctx = get_gsc_context(dev);
 564         struct exynos_drm_ippdrv *ippdrv = &ctx->ippdrv;
 565         u32 cfg;
 566
 567         DRM_DEBUG_KMS("degree[%d]flip[0x%x]\n", degree, flip);
 568
 569         cfg = gsc_read(GSC_IN_CON);
 570         cfg &= ~GSC_IN_ROT_MASK;
 571
 572         switch (degree) {
 573         case EXYNOS_DRM_DEGREE_0:
 574                 if (flip & EXYNOS_DRM_FLIP_VERTICAL)
 575                         cfg |= GSC_IN_ROT_XFLIP;
 576                 if (flip & EXYNOS_DRM_FLIP_HORIZONTAL)
 577                         cfg |= GSC_IN_ROT_YFLIP;
 578                 break;
 579         case EXYNOS_DRM_DEGREE_90:
 580                 if (flip & EXYNOS_DRM_FLIP_VERTICAL)
 581                         cfg |= GSC_IN_ROT_90_XFLIP;
 582                 else if (flip & EXYNOS_DRM_FLIP_HORIZONTAL)
 583                         cfg |= GSC_IN_ROT_90_YFLIP;
 584                 else
 585                         cfg |= GSC_IN_ROT_90;
 586                 break;
 587         case EXYNOS_DRM_DEGREE_180:
 588                 cfg |= GSC_IN_ROT_180;
 589                 if (flip & EXYNOS_DRM_FLIP_VERTICAL)
 590                         cfg &= ~GSC_IN_ROT_XFLIP;
 591                 if (flip & EXYNOS_DRM_FLIP_HORIZONTAL)
 592                         cfg &= ~GSC_IN_ROT_YFLIP;
 593                 break;
 594         case EXYNOS_DRM_DEGREE_270:
 595                 cfg |= GSC_IN_ROT_270;
 596                 if (flip & EXYNOS_DRM_FLIP_VERTICAL)
 597                         cfg &= ~GSC_IN_ROT_XFLIP;
 598                 if (flip & EXYNOS_DRM_FLIP_HORIZONTAL)
 599                         cfg &= ~GSC_IN_ROT_YFLIP;
 600                 break;
 601         default:
 602                 dev_err(ippdrv->dev, "invalid degree value %d.\n", degree);
 603                 return -EINVAL;
 604         }
 605
 606         gsc_write(cfg, GSC_IN_CON);
 607
 608         ctx->rotation = (cfg & GSC_IN_ROT_90) ? 1 : 0;
 609         *swap = ctx->rotation;
 610
 611         return 0;
 612 }
 613
 614 static int gsc_src_set_size(struct device *dev, int swap,
 615                 struct drm_exynos_pos *pos, struct drm_exynos_sz *sz)
 616 {
 617         struct gsc_context *ctx = get_gsc_context(dev);
 618         struct drm_exynos_pos img_pos = *pos;
 619         struct gsc_scaler *sc = &ctx->sc;
 620         u32 cfg;
 621
 622         DRM_DEBUG_KMS("swap[%d]x[%d]y[%d]w[%d]h[%d]\n",
 623                 swap, pos->x, pos->y, pos->w, pos->h);
 624
 625         if (swap) {
 626                 img_pos.w = pos->h;
 627                 img_pos.h = pos->w;
 628         }
 629
 630         /* pixel offset */
 631         cfg = (GSC_SRCIMG_OFFSET_X(img_pos.x) |
 632                 GSC_SRCIMG_OFFSET_Y(img_pos.y));
 633         gsc_write(cfg, GSC_SRCIMG_OFFSET);
 634
 635         /* cropped size */
 636         cfg = (GSC_CROPPED_WIDTH(img_pos.w) |
 637                 GSC_CROPPED_HEIGHT(img_pos.h));
 638         gsc_write(cfg, GSC_CROPPED_SIZE);
 639
 640         DRM_DEBUG_KMS("hsize[%d]vsize[%d]\n", sz->hsize, sz->vsize);
 641
 642         /* original size */
 643         cfg = gsc_read(GSC_SRCIMG_SIZE);
 644         cfg &= ~(GSC_SRCIMG_HEIGHT_MASK |
 645                 GSC_SRCIMG_WIDTH_MASK);
 646
 647         cfg |= (GSC_SRCIMG_WIDTH(sz->hsize) |
 648                 GSC_SRCIMG_HEIGHT(sz->vsize));
 649
 650         gsc_write(cfg, GSC_SRCIMG_SIZE);
 651
 652         cfg = gsc_read(GSC_IN_CON);
 653         cfg &= ~GSC_IN_RGB_TYPE_MASK;
 654
 655         DRM_DEBUG_KMS("width[%d]range[%d]\n", pos->w, sc->range);
 656
 657         if (pos->w >= GSC_WIDTH_ITU_709)
 658                 if (sc->range)
 659                         cfg |= GSC_IN_RGB_HD_WIDE;
 660                 else
 661                         cfg |= GSC_IN_RGB_HD_NARROW;
 662         else
 663                 if (sc->range)
 664                         cfg |= GSC_IN_RGB_SD_WIDE;
 665                 else
 666                         cfg |= GSC_IN_RGB_SD_NARROW;
 667
 668         gsc_write(cfg, GSC_IN_CON);
 669
 670         return 0;
 671 }
 672
 673 static int gsc_src_set_buf_seq(struct gsc_context *ctx, u32 buf_id,
 674                 enum drm_exynos_ipp_buf_type buf_type)
 675 {
 676         struct exynos_drm_ippdrv *ippdrv = &ctx->ippdrv;
 677         bool masked;
 678         u32 cfg;
 679         u32 mask = 0x00000001 << buf_id;
 680
 681         DRM_DEBUG_KMS("buf_id[%d]buf_type[%d]\n", buf_id, buf_type);
 682
 683         /* mask register set */
 684         cfg = gsc_read(GSC_IN_BASE_ADDR_Y_MASK);
 685
 686         switch (buf_type) {
 687         case IPP_BUF_ENQUEUE:
 688                 masked = false;
 689                 break;
 690         case IPP_BUF_DEQUEUE:
 691                 masked = true;
 692                 break;
 693         default:
 694                 dev_err(ippdrv->dev, "invalid buf ctrl parameter.\n");
 695                 return -EINVAL;
 696         }
 697
 698         /* sequence id */
 699         cfg &= ~mask;
 700         cfg |= masked << buf_id;
 701         gsc_write(cfg, GSC_IN_BASE_ADDR_Y_MASK);
 702         gsc_write(cfg, GSC_IN_BASE_ADDR_CB_MASK);
 703         gsc_write(cfg, GSC_IN_BASE_ADDR_CR_MASK);
 704
 705         return 0;
 706 }
 707
 708 static int gsc_src_set_addr(struct device *dev,
 709                 struct drm_exynos_ipp_buf_info *buf_info, u32 buf_id,
 710                 enum drm_exynos_ipp_buf_type buf_type)
 711 {
 712         struct gsc_context *ctx = get_gsc_context(dev);
 713         struct exynos_drm_ippdrv *ippdrv = &ctx->ippdrv;
 714         struct drm_exynos_ipp_cmd_node *c_node = ippdrv->c_node;
 715         struct drm_exynos_ipp_property *property;
 716
 717         if (!c_node) {
 718                 DRM_ERROR("failed to get c_node.\n");
 719                 return -EFAULT;
 720         }
 721
 722         property = &c_node->property;
 723
 724         DRM_DEBUG_KMS("prop_id[%d]buf_id[%d]buf_type[%d]\n",
 725                 property->prop_id, buf_id, buf_type);
 726
 727         if (buf_id > GSC_MAX_SRC) {
 728                 dev_info(ippdrv->dev, "invalid buf_id %d.\n", buf_id);
 729                 return -EINVAL;
 730         }
 731
 732         /* address register set */
 733         switch (buf_type) {
 734         case IPP_BUF_ENQUEUE:
 735                 gsc_write(buf_info->base[EXYNOS_DRM_PLANAR_Y],
 736                         GSC_IN_BASE_ADDR_Y(buf_id));
 737                 gsc_write(buf_info->base[EXYNOS_DRM_PLANAR_CB],
 738                         GSC_IN_BASE_ADDR_CB(buf_id));
 739                 gsc_write(buf_info->base[EXYNOS_DRM_PLANAR_CR],
 740                         GSC_IN_BASE_ADDR_CR(buf_id));
 741                 break;
 742         case IPP_BUF_DEQUEUE:
 743                 gsc_write(0x0, GSC_IN_BASE_ADDR_Y(buf_id));
 744                 gsc_write(0x0, GSC_IN_BASE_ADDR_CB(buf_id));
 745                 gsc_write(0x0, GSC_IN_BASE_ADDR_CR(buf_id));
 746                 break;
 747         default:
 748                 /* bypass */
 749                 break;
 750         }
 751
 752         return gsc_src_set_buf_seq(ctx, buf_id, buf_type);
 753 }
 754
 755 static struct exynos_drm_ipp_ops gsc_src_ops = {
 756         .set_fmt = gsc_src_set_fmt,
 757         .set_transf = gsc_src_set_transf,
 758         .set_size = gsc_src_set_size,
 759         .set_addr = gsc_src_set_addr,
 760 };
 761
 762 static int gsc_dst_set_fmt(struct device *dev, u32 fmt)
 763 {
 764         struct gsc_context *ctx = get_gsc_context(dev);
 765         struct exynos_drm_ippdrv *ippdrv = &ctx->ippdrv;
 766         u32 cfg;
 767
 768         DRM_DEBUG_KMS("fmt[0x%x]\n", fmt);
 769
 770         cfg = gsc_read(GSC_OUT_CON);
 771         cfg &= ~(GSC_OUT_RGB_TYPE_MASK | GSC_OUT_YUV422_1P_ORDER_MASK |
 772                  GSC_OUT_CHROMA_ORDER_MASK | GSC_OUT_FORMAT_MASK |
 773                  GSC_OUT_CHROM_STRIDE_SEL_MASK | GSC_OUT_RB_SWAP_MASK |
 774                  GSC_OUT_GLOBAL_ALPHA_MASK);
 775
 776         switch (fmt) {
 777         case DRM_FORMAT_RGB565:
 778                 cfg |= GSC_OUT_RGB565;
 779                 break;
 780         case DRM_FORMAT_XRGB8888:
 781                 cfg |= GSC_OUT_XRGB8888;
 782                 break;
 783         case DRM_FORMAT_BGRX8888:
 784                 cfg |= (GSC_OUT_XRGB8888 | GSC_OUT_RB_SWAP);
 785                 break;
 786         case DRM_FORMAT_YUYV:
 787                 cfg |= (GSC_OUT_YUV422_1P |
 788                         GSC_OUT_YUV422_1P_ORDER_LSB_Y |
 789                         GSC_OUT_CHROMA_ORDER_CBCR);
 790                 break;
 791         case DRM_FORMAT_YVYU:
 792                 cfg |= (GSC_OUT_YUV422_1P |
 793                         GSC_OUT_YUV422_1P_ORDER_LSB_Y |
 794                         GSC_OUT_CHROMA_ORDER_CRCB);
 795                 break;
 796         case DRM_FORMAT_UYVY:
 797                 cfg |= (GSC_OUT_YUV422_1P |
 798                         GSC_OUT_YUV422_1P_OEDER_LSB_C |
 799                         GSC_OUT_CHROMA_ORDER_CBCR);
 800                 break;
 801         case DRM_FORMAT_VYUY:
 802                 cfg |= (GSC_OUT_YUV422_1P |
 803                         GSC_OUT_YUV422_1P_OEDER_LSB_C |
 804                         GSC_OUT_CHROMA_ORDER_CRCB);
 805                 break;
 806         case DRM_FORMAT_NV21:
 807                 cfg |= (GSC_OUT_CHROMA_ORDER_CRCB | GSC_OUT_YUV420_2P);
 808                 break;
 809         case DRM_FORMAT_NV61:
 810                 cfg |= (GSC_OUT_CHROMA_ORDER_CRCB | GSC_OUT_YUV422_2P);
 811                 break;
 812         case DRM_FORMAT_YUV422:
 813                 cfg |= GSC_OUT_YUV422_3P;
 814                 break;
 815         case DRM_FORMAT_YUV420:
 816                 cfg |= (GSC_OUT_CHROMA_ORDER_CBCR | GSC_OUT_YUV420_3P);
 817                 break;
 818         case DRM_FORMAT_YVU420:
 819                 cfg |= (GSC_OUT_CHROMA_ORDER_CRCB | GSC_OUT_YUV420_3P);
 820                 break;
 821         case DRM_FORMAT_NV12:
 822                 cfg |= (GSC_OUT_CHROMA_ORDER_CBCR | GSC_OUT_YUV420_2P);
 823                 break;
 824         case DRM_FORMAT_NV16:
 825                 cfg |= (GSC_OUT_CHROMA_ORDER_CBCR | GSC_OUT_YUV422_2P);
 826                 break;
 827         default:
 828                 dev_err(ippdrv->dev, "invalid target yuv order 0x%x.\n", fmt);
 829                 return -EINVAL;
 830         }
 831
 832         gsc_write(cfg, GSC_OUT_CON);
 833
 834         return 0;
 835 }
 836
 837 static int gsc_dst_set_transf(struct device *dev,
 838                 enum drm_exynos_degree degree,
 839                 enum drm_exynos_flip flip, bool *swap)
 840 {
 841         struct gsc_context *ctx = get_gsc_context(dev);
 842         struct exynos_drm_ippdrv *ippdrv = &ctx->ippdrv;
 843         u32 cfg;
 844
 845         DRM_DEBUG_KMS("degree[%d]flip[0x%x]\n", degree, flip);
 846
 847         cfg = gsc_read(GSC_IN_CON);
 848         cfg &= ~GSC_IN_ROT_MASK;
 849
 850         switch (degree) {
 851         case EXYNOS_DRM_DEGREE_0:
 852                 if (flip & EXYNOS_DRM_FLIP_VERTICAL)
 853                         cfg |= GSC_IN_ROT_XFLIP;
 854                 if (flip & EXYNOS_DRM_FLIP_HORIZONTAL)
 855                         cfg |= GSC_IN_ROT_YFLIP;
 856                 break;
 857         case EXYNOS_DRM_DEGREE_90:
 858                 if (flip & EXYNOS_DRM_FLIP_VERTICAL)
 859                         cfg |= GSC_IN_ROT_90_XFLIP;
 860                 else if (flip & EXYNOS_DRM_FLIP_HORIZONTAL)
 861                         cfg |= GSC_IN_ROT_90_YFLIP;
 862                 else
 863                         cfg |= GSC_IN_ROT_90;
 864                 break;
 865         case EXYNOS_DRM_DEGREE_180:
 866                 cfg |= GSC_IN_ROT_180;
 867                 if (flip & EXYNOS_DRM_FLIP_VERTICAL)
 868                         cfg &= ~GSC_IN_ROT_XFLIP;
 869                 if (flip & EXYNOS_DRM_FLIP_HORIZONTAL)
 870                         cfg &= ~GSC_IN_ROT_YFLIP;
 871                 break;
 872         case EXYNOS_DRM_DEGREE_270:
 873                 cfg |= GSC_IN_ROT_270;
 874                 if (flip & EXYNOS_DRM_FLIP_VERTICAL)
 875                         cfg &= ~GSC_IN_ROT_XFLIP;
 876                 if (flip & EXYNOS_DRM_FLIP_HORIZONTAL)
 877                         cfg &= ~GSC_IN_ROT_YFLIP;
 878                 break;
 879         default:
 880                 dev_err(ippdrv->dev, "invalid degree value %d.\n", degree);
 881                 return -EINVAL;
 882         }
 883
 884         gsc_write(cfg, GSC_IN_CON);
 885
 886         ctx->rotation = (cfg & GSC_IN_ROT_90) ? 1 : 0;
 887         *swap = ctx->rotation;
 888
 889         return 0;
 890 }
 891
 892 static int gsc_get_ratio_shift(u32 src, u32 dst, u32 *ratio)
 893 {
 894         DRM_DEBUG_KMS("src[%d]dst[%d]\n", src, dst);
 895
 896         if (src >= dst * 8) {
 897                 DRM_ERROR("failed to make ratio and shift.\n");
 898                 return -EINVAL;
 899         } else if (src >= dst * 4)
 900                 *ratio = 4;
 901         else if (src >= dst * 2)
 902                 *ratio = 2;
 903         else
 904                 *ratio = 1;
 905
 906         return 0;
 907 }
 908
 909 static void gsc_get_prescaler_shfactor(u32 hratio, u32 vratio, u32 *shfactor)
 910 {
 911         if (hratio == 4 && vratio == 4)
 912                 *shfactor = 4;
 913         else if ((hratio == 4 && vratio == 2) ||
 914                  (hratio == 2 && vratio == 4))
 915                 *shfactor = 3;
 916         else if ((hratio == 4 && vratio == 1) ||
 917                  (hratio == 1 && vratio == 4) ||
 918                  (hratio == 2 && vratio == 2))
 919                 *shfactor = 2;
 920         else if (hratio == 1 && vratio == 1)
 921                 *shfactor = 0;
 922         else
 923                 *shfactor = 1;
 924 }
 925
 926 static int gsc_set_prescaler(struct gsc_context *ctx, struct gsc_scaler *sc,
 927                 struct drm_exynos_pos *src, struct drm_exynos_pos *dst)
 928 {
 929         struct exynos_drm_ippdrv *ippdrv = &ctx->ippdrv;
 930         u32 cfg;
 931         u32 src_w, src_h, dst_w, dst_h;
 932         int ret = 0;
 933
 934         src_w = src->w;
 935         src_h = src->h;
 936
 937         if (ctx->rotation) {
 938                 dst_w = dst->h;
 939                 dst_h = dst->w;
 940         } else {
 941                 dst_w = dst->w;
 942                 dst_h = dst->h;
 943         }
 944
 945         ret = gsc_get_ratio_shift(src_w, dst_w, &sc->pre_hratio);
 946         if (ret) {
 947                 dev_err(ippdrv->dev, "failed to get ratio horizontal.\n");
 948                 return ret;
 949         }
 950
 951         ret = gsc_get_ratio_shift(src_h, dst_h, &sc->pre_vratio);
 952         if (ret) {
 953                 dev_err(ippdrv->dev, "failed to get ratio vertical.\n");
 954                 return ret;
 955         }
 956
 957         DRM_DEBUG_KMS("pre_hratio[%d]pre_vratio[%d]\n",
 958                 sc->pre_hratio, sc->pre_vratio);
 959
 960         sc->main_hratio = (src_w << 16) / dst_w;
 961         sc->main_vratio = (src_h << 16) / dst_h;
 962
 963         DRM_DEBUG_KMS("main_hratio[%ld]main_vratio[%ld]\n",
 964                 sc->main_hratio, sc->main_vratio);
 965
 966         gsc_get_prescaler_shfactor(sc->pre_hratio, sc->pre_vratio,
 967                 &sc->pre_shfactor);
 968
 969         DRM_DEBUG_KMS("pre_shfactor[%d]\n", sc->pre_shfactor);
 970
 971         cfg = (GSC_PRESC_SHFACTOR(sc->pre_shfactor) |
 972                 GSC_PRESC_H_RATIO(sc->pre_hratio) |
 973                 GSC_PRESC_V_RATIO(sc->pre_vratio));
 974         gsc_write(cfg, GSC_PRE_SCALE_RATIO);
 975
 976         return ret;
 977 }
 978
 979 static void gsc_set_h_coef(struct gsc_context *ctx, unsigned long main_hratio)
 980 {
 981         int i, j, k, sc_ratio;
 982
 983         if (main_hratio <= GSC_SC_UP_MAX_RATIO)
 984                 sc_ratio = 0;
 985         else if (main_hratio <= GSC_SC_DOWN_RATIO_7_8)
 986                 sc_ratio = 1;
 987         else if (main_hratio <= GSC_SC_DOWN_RATIO_6_8)
 988                 sc_ratio = 2;
 989         else if (main_hratio <= GSC_SC_DOWN_RATIO_5_8)
 990                 sc_ratio = 3;
 991         else if (main_hratio <= GSC_SC_DOWN_RATIO_4_8)
 992                 sc_ratio = 4;
 993         else if (main_hratio <= GSC_SC_DOWN_RATIO_3_8)
 994                 sc_ratio = 5;
 995         else
 996                 sc_ratio = 6;
 997
 998         for (i = 0; i < GSC_COEF_PHASE; i++)
 999                 for (j = 0; j < GSC_COEF_H_8T; j++)
1000                         for (k = 0; k < GSC_COEF_DEPTH; k++)
1001                                 gsc_write(h_coef_8t[sc_ratio][i][j],
1002                                         GSC_HCOEF(i, j, k));
1003 }
1004
1005 static void gsc_set_v_coef(struct gsc_context *ctx, unsigned long main_vratio)
1006 {
1007         int i, j, k, sc_ratio;
1008
1009         if (main_vratio <= GSC_SC_UP_MAX_RATIO)
1010                 sc_ratio = 0;
1011         else if (main_vratio <= GSC_SC_DOWN_RATIO_7_8)
1012                 sc_ratio = 1;
1013         else if (main_vratio <= GSC_SC_DOWN_RATIO_6_8)
1014                 sc_ratio = 2;
1015         else if (main_vratio <= GSC_SC_DOWN_RATIO_5_8)
1016                 sc_ratio = 3;
1017         else if (main_vratio <= GSC_SC_DOWN_RATIO_4_8)
1018                 sc_ratio = 4;
1019         else if (main_vratio <= GSC_SC_DOWN_RATIO_3_8)
1020                 sc_ratio = 5;
1021         else
1022                 sc_ratio = 6;
1023
1024         for (i = 0; i < GSC_COEF_PHASE; i++)
1025                 for (j = 0; j < GSC_COEF_V_4T; j++)
1026                         for (k = 0; k < GSC_COEF_DEPTH; k++)
1027                                 gsc_write(v_coef_4t[sc_ratio][i][j],
1028                                         GSC_VCOEF(i, j, k));
1029 }
1030
1031 static void gsc_set_scaler(struct gsc_context *ctx, struct gsc_scaler *sc)
1032 {
1033         u32 cfg;
1034
1035         DRM_DEBUG_KMS("main_hratio[%ld]main_vratio[%ld]\n",
1036                 sc->main_hratio, sc->main_vratio);
1037
1038         gsc_set_h_coef(ctx, sc->main_hratio);
1039         cfg = GSC_MAIN_H_RATIO_VALUE(sc->main_hratio);
1040         gsc_write(cfg, GSC_MAIN_H_RATIO);
1041
1042         gsc_set_v_coef(ctx, sc->main_vratio);
1043         cfg = GSC_MAIN_V_RATIO_VALUE(sc->main_vratio);
1044         gsc_write(cfg, GSC_MAIN_V_RATIO);
1045 }
1046
1047 static int gsc_dst_set_size(struct device *dev, int swap,
1048                 struct drm_exynos_pos *pos, struct drm_exynos_sz *sz)
1049 {
1050         struct gsc_context *ctx = get_gsc_context(dev);
1051         struct drm_exynos_pos img_pos = *pos;
1052         struct gsc_scaler *sc = &ctx->sc;
1053         u32 cfg;
1054
1055         DRM_DEBUG_KMS("swap[%d]x[%d]y[%d]w[%d]h[%d]\n",
1056                 swap, pos->x, pos->y, pos->w, pos->h);
1057
1058         if (swap) {
1059                 img_pos.w = pos->h;
1060                 img_pos.h = pos->w;
1061         }
1062
1063         /* pixel offset */
1064         cfg = (GSC_DSTIMG_OFFSET_X(pos->x) |
1065                 GSC_DSTIMG_OFFSET_Y(pos->y));
1066         gsc_write(cfg, GSC_DSTIMG_OFFSET);
1067
1068         /* scaled size */
1069         cfg = (GSC_SCALED_WIDTH(img_pos.w) | GSC_SCALED_HEIGHT(img_pos.h));
1070         gsc_write(cfg, GSC_SCALED_SIZE);
1071
1072         DRM_DEBUG_KMS("hsize[%d]vsize[%d]\n", sz->hsize, sz->vsize);
1073
1074         /* original size */
1075         cfg = gsc_read(GSC_DSTIMG_SIZE);
1076         cfg &= ~(GSC_DSTIMG_HEIGHT_MASK |
1077                 GSC_DSTIMG_WIDTH_MASK);
1078         cfg |= (GSC_DSTIMG_WIDTH(sz->hsize) |
1079                 GSC_DSTIMG_HEIGHT(sz->vsize));
1080         gsc_write(cfg, GSC_DSTIMG_SIZE);
1081
1082         cfg = gsc_read(GSC_OUT_CON);
1083         cfg &= ~GSC_OUT_RGB_TYPE_MASK;
1084
1085         DRM_DEBUG_KMS("width[%d]range[%d]\n", pos->w, sc->range);
1086
1087         if (pos->w >= GSC_WIDTH_ITU_709)
1088                 if (sc->range)
1089                         cfg |= GSC_OUT_RGB_HD_WIDE;
1090                 else
1091                         cfg |= GSC_OUT_RGB_HD_NARROW;
1092         else
1093                 if (sc->range)
1094                         cfg |= GSC_OUT_RGB_SD_WIDE;
1095                 else
1096                         cfg |= GSC_OUT_RGB_SD_NARROW;
1097
1098         gsc_write(cfg, GSC_OUT_CON);
1099
1100         return 0;
1101 }
1102
1103 static int gsc_dst_get_buf_seq(struct gsc_context *ctx)
1104 {
1105         u32 cfg, i, buf_num = GSC_REG_SZ;
1106         u32 mask = 0x00000001;
1107
1108         cfg = gsc_read(GSC_OUT_BASE_ADDR_Y_MASK);
1109
1110         for (i = 0; i < GSC_REG_SZ; i++)
1111                 if (cfg & (mask << i))
1112                         buf_num--;
1113
1114         DRM_DEBUG_KMS("buf_num[%d]\n", buf_num);
1115
1116         return buf_num;
1117 }
1118
1119 static int gsc_dst_set_buf_seq(struct gsc_context *ctx, u32 buf_id,
1120                 enum drm_exynos_ipp_buf_type buf_type)
1121 {
1122         struct exynos_drm_ippdrv *ippdrv = &ctx->ippdrv;
1123         bool masked;
1124         u32 cfg;
1125         u32 mask = 0x00000001 << buf_id;
1126         int ret = 0;
1127
1128         DRM_DEBUG_KMS("buf_id[%d]buf_type[%d]\n", buf_id, buf_type);
1129
1130         mutex_lock(&ctx->lock);
1131
1132         /* mask register set */
1133         cfg = gsc_read(GSC_OUT_BASE_ADDR_Y_MASK);
1134
1135         switch (buf_type) {
1136         case IPP_BUF_ENQUEUE:
1137                 masked = false;
1138                 break;
1139         case IPP_BUF_DEQUEUE:
1140                 masked = true;
1141                 break;
1142         default:
1143                 dev_err(ippdrv->dev, "invalid buf ctrl parameter.\n");
1144                 ret =  -EINVAL;
1145                 goto err_unlock;
1146         }
1147
1148         /* sequence id */
1149         cfg &= ~mask;
1150         cfg |= masked << buf_id;
1151         gsc_write(cfg, GSC_OUT_BASE_ADDR_Y_MASK);
1152         gsc_write(cfg, GSC_OUT_BASE_ADDR_CB_MASK);
1153         gsc_write(cfg, GSC_OUT_BASE_ADDR_CR_MASK);
1154
1155         /* interrupt enable */
1156         if (buf_type == IPP_BUF_ENQUEUE &&
1157             gsc_dst_get_buf_seq(ctx) >= GSC_BUF_START)
1158                 gsc_handle_irq(ctx, true, false, true);
1159
1160         /* interrupt disable */
1161         if (buf_type == IPP_BUF_DEQUEUE &&
1162             gsc_dst_get_buf_seq(ctx) <= GSC_BUF_STOP)
1163                 gsc_handle_irq(ctx, false, false, true);
1164
1165 err_unlock:
1166         mutex_unlock(&ctx->lock);
1167         return ret;
1168 }
1169
1170 static int gsc_dst_set_addr(struct device *dev,
1171                 struct drm_exynos_ipp_buf_info *buf_info, u32 buf_id,
1172                 enum drm_exynos_ipp_buf_type buf_type)
1173 {
1174         struct gsc_context *ctx = get_gsc_context(dev);
1175         struct exynos_drm_ippdrv *ippdrv = &ctx->ippdrv;
1176         struct drm_exynos_ipp_cmd_node *c_node = ippdrv->c_node;
1177         struct drm_exynos_ipp_property *property;
1178
1179         if (!c_node) {
1180                 DRM_ERROR("failed to get c_node.\n");
1181                 return -EFAULT;
1182         }
1183
1184         property = &c_node->property;
1185
1186         DRM_DEBUG_KMS("prop_id[%d]buf_id[%d]buf_type[%d]\n",
1187                 property->prop_id, buf_id, buf_type);
1188
1189         if (buf_id > GSC_MAX_DST) {
1190                 dev_info(ippdrv->dev, "invalid buf_id %d.\n", buf_id);
1191                 return -EINVAL;
1192         }
1193
1194         /* address register set */
1195         switch (buf_type) {
1196         case IPP_BUF_ENQUEUE:
1197                 gsc_write(buf_info->base[EXYNOS_DRM_PLANAR_Y],
1198                         GSC_OUT_BASE_ADDR_Y(buf_id));
1199                 gsc_write(buf_info->base[EXYNOS_DRM_PLANAR_CB],
1200                         GSC_OUT_BASE_ADDR_CB(buf_id));
1201                 gsc_write(buf_info->base[EXYNOS_DRM_PLANAR_CR],
1202                         GSC_OUT_BASE_ADDR_CR(buf_id));
1203                 break;
1204         case IPP_BUF_DEQUEUE:
1205                 gsc_write(0x0, GSC_OUT_BASE_ADDR_Y(buf_id));
1206                 gsc_write(0x0, GSC_OUT_BASE_ADDR_CB(buf_id));
1207                 gsc_write(0x0, GSC_OUT_BASE_ADDR_CR(buf_id));
1208                 break;
1209         default:
1210                 /* bypass */
1211                 break;
1212         }
1213
1214         return gsc_dst_set_buf_seq(ctx, buf_id, buf_type);
1215 }
1216
1217 static struct exynos_drm_ipp_ops gsc_dst_ops = {
1218         .set_fmt = gsc_dst_set_fmt,
1219         .set_transf = gsc_dst_set_transf,
1220         .set_size = gsc_dst_set_size,
1221         .set_addr = gsc_dst_set_addr,
1222 };
1223
1224 static int gsc_clk_ctrl(struct gsc_context *ctx, bool enable)
1225 {
1226         DRM_DEBUG_KMS("enable[%d]\n", enable);
1227
1228         if (enable) {
1229                 clk_enable(ctx->gsc_clk);
1230                 ctx->suspended = false;
1231         } else {
1232                 clk_disable(ctx->gsc_clk);
1233                 ctx->suspended = true;
1234         }
1235
1236         return 0;
1237 }
1238
1239 static int gsc_get_src_buf_index(struct gsc_context *ctx)
1240 {
1241         u32 cfg, curr_index, i;
1242         u32 buf_id = GSC_MAX_SRC;
1243         int ret;
1244
1245         DRM_DEBUG_KMS("gsc id[%d]\n", ctx->id);
1246
1247         cfg = gsc_read(GSC_IN_BASE_ADDR_Y_MASK);
1248         curr_index = GSC_IN_CURR_GET_INDEX(cfg);
1249
1250         for (i = curr_index; i < GSC_MAX_SRC; i++) {
1251                 if (!((cfg >> i) & 0x1)) {
1252                         buf_id = i;
1253                         break;
1254                 }
1255         }
1256
1257         if (buf_id == GSC_MAX_SRC) {
1258                 DRM_ERROR("failed to get in buffer index.\n");
1259                 return -EINVAL;
1260         }
1261
1262         ret = gsc_src_set_buf_seq(ctx, buf_id, IPP_BUF_DEQUEUE);
1263         if (ret < 0) {
1264                 DRM_ERROR("failed to dequeue.\n");
1265                 return ret;
1266         }
1267
1268         DRM_DEBUG_KMS("cfg[0x%x]curr_index[%d]buf_id[%d]\n", cfg,
1269                 curr_index, buf_id);
1270
1271         return buf_id;
1272 }
1273
1274 static int gsc_get_dst_buf_index(struct gsc_context *ctx)
1275 {
1276         u32 cfg, curr_index, i;
1277         u32 buf_id = GSC_MAX_DST;
1278         int ret;
1279
1280         DRM_DEBUG_KMS("gsc id[%d]\n", ctx->id);
1281
1282         cfg = gsc_read(GSC_OUT_BASE_ADDR_Y_MASK);
1283         curr_index = GSC_OUT_CURR_GET_INDEX(cfg);
1284
1285         for (i = curr_index; i < GSC_MAX_DST; i++) {
1286                 if (!((cfg >> i) & 0x1)) {
1287                         buf_id = i;
1288                         break;
1289                 }
1290         }
1291
1292         if (buf_id == GSC_MAX_DST) {
1293                 DRM_ERROR("failed to get out buffer index.\n");
1294                 return -EINVAL;
1295         }
1296
1297         ret = gsc_dst_set_buf_seq(ctx, buf_id, IPP_BUF_DEQUEUE);
1298         if (ret < 0) {
1299                 DRM_ERROR("failed to dequeue.\n");
1300                 return ret;
1301         }
1302
1303         DRM_DEBUG_KMS("cfg[0x%x]curr_index[%d]buf_id[%d]\n", cfg,
1304                 curr_index, buf_id);
1305
1306         return buf_id;
1307 }
1308
1309 static irqreturn_t gsc_irq_handler(int irq, void *dev_id)
1310 {
1311         struct gsc_context *ctx = dev_id;
1312         struct exynos_drm_ippdrv *ippdrv = &ctx->ippdrv;
1313         struct drm_exynos_ipp_cmd_node *c_node = ippdrv->c_node;
1314         struct drm_exynos_ipp_event_work *event_work =
1315                 c_node->event_work;
1316         u32 status;
1317         int buf_id[EXYNOS_DRM_OPS_MAX];
1318
1319         DRM_DEBUG_KMS("gsc id[%d]\n", ctx->id);
1320
1321         status = gsc_read(GSC_IRQ);
1322         if (status & GSC_IRQ_STATUS_OR_IRQ) {
1323                 dev_err(ippdrv->dev, "occurred overflow at %d, status 0x%x.\n",
1324                         ctx->id, status);
1325                 return IRQ_NONE;
1326         }
1327
1328         if (status & GSC_IRQ_STATUS_OR_FRM_DONE) {
1329                 dev_dbg(ippdrv->dev, "occurred frame done at %d, status 0x%x.\n",
1330                         ctx->id, status);
1331
1332                 buf_id[EXYNOS_DRM_OPS_SRC] = gsc_get_src_buf_index(ctx);
1333                 if (buf_id[EXYNOS_DRM_OPS_SRC] < 0)
1334                         return IRQ_HANDLED;
1335
1336                 buf_id[EXYNOS_DRM_OPS_DST] = gsc_get_dst_buf_index(ctx);
1337                 if (buf_id[EXYNOS_DRM_OPS_DST] < 0)
1338                         return IRQ_HANDLED;
1339
1340                 DRM_DEBUG_KMS("buf_id_src[%d]buf_id_dst[%d]\n",
1341                         buf_id[EXYNOS_DRM_OPS_SRC], buf_id[EXYNOS_DRM_OPS_DST]);
1342
1343                 event_work->ippdrv = ippdrv;
1344                 event_work->buf_id[EXYNOS_DRM_OPS_SRC] =
1345                         buf_id[EXYNOS_DRM_OPS_SRC];
1346                 event_work->buf_id[EXYNOS_DRM_OPS_DST] =
1347                         buf_id[EXYNOS_DRM_OPS_DST];
1348                 queue_work(ippdrv->event_workq, &event_work->work);
1349         }
1350
1351         return IRQ_HANDLED;
1352 }
1353
1354 static int gsc_init_prop_list(struct exynos_drm_ippdrv *ippdrv)
1355 {
1356         struct drm_exynos_ipp_prop_list *prop_list = &ippdrv->prop_list;
1357
1358         prop_list->version = 1;
1359         prop_list->writeback = 1;
1360         prop_list->refresh_min = GSC_REFRESH_MIN;
1361         prop_list->refresh_max = GSC_REFRESH_MAX;
1362         prop_list->flip = (1 << EXYNOS_DRM_FLIP_VERTICAL) |
1363                                 (1 << EXYNOS_DRM_FLIP_HORIZONTAL);
1364         prop_list->degree = (1 << EXYNOS_DRM_DEGREE_0) |
1365                                 (1 << EXYNOS_DRM_DEGREE_90) |
1366                                 (1 << EXYNOS_DRM_DEGREE_180) |
1367                                 (1 << EXYNOS_DRM_DEGREE_270);
1368         prop_list->csc = 1;
1369         prop_list->crop = 1;
1370         prop_list->crop_max.hsize = GSC_CROP_MAX;
1371         prop_list->crop_max.vsize = GSC_CROP_MAX;
1372         prop_list->crop_min.hsize = GSC_CROP_MIN;
1373         prop_list->crop_min.vsize = GSC_CROP_MIN;
1374         prop_list->scale = 1;
1375         prop_list->scale_max.hsize = GSC_SCALE_MAX;
1376         prop_list->scale_max.vsize = GSC_SCALE_MAX;
1377         prop_list->scale_min.hsize = GSC_SCALE_MIN;
1378         prop_list->scale_min.vsize = GSC_SCALE_MIN;
1379
1380         return 0;
1381 }
1382
1383 static inline bool gsc_check_drm_flip(enum drm_exynos_flip flip)
1384 {
1385         switch (flip) {
1386         case EXYNOS_DRM_FLIP_NONE:
1387         case EXYNOS_DRM_FLIP_VERTICAL:
1388         case EXYNOS_DRM_FLIP_HORIZONTAL:
1389         case EXYNOS_DRM_FLIP_BOTH:
1390                 return true;
1391         default:
1392                 DRM_DEBUG_KMS("invalid flip\n");
1393                 return false;
1394         }
1395 }
1396
1397 static int gsc_ippdrv_check_property(struct device *dev,
1398                 struct drm_exynos_ipp_property *property)
1399 {
1400         struct gsc_context *ctx = get_gsc_context(dev);
1401         struct exynos_drm_ippdrv *ippdrv = &ctx->ippdrv;
1402         struct drm_exynos_ipp_prop_list *pp = &ippdrv->prop_list;
1403         struct drm_exynos_ipp_config *config;
1404         struct drm_exynos_pos *pos;
1405         struct drm_exynos_sz *sz;
1406         bool swap;
1407         int i;
1408
1409         for_each_ipp_ops(i) {
1410                 if ((i == EXYNOS_DRM_OPS_SRC) &&
1411                         (property->cmd == IPP_CMD_WB))
1412                         continue;
1413
1414                 config = &property->config[i];
1415                 pos = &config->pos;
1416                 sz = &config->sz;
1417
1418                 /* check for flip */
1419                 if (!gsc_check_drm_flip(config->flip)) {
1420                         DRM_ERROR("invalid flip.\n");
1421                         goto err_property;
1422                 }
1423
1424                 /* check for degree */
1425                 switch (config->degree) {
1426                 case EXYNOS_DRM_DEGREE_90:
1427                 case EXYNOS_DRM_DEGREE_270:
1428                         swap = true;
1429                         break;
1430                 case EXYNOS_DRM_DEGREE_0:
1431                 case EXYNOS_DRM_DEGREE_180:
1432                         swap = false;
1433                         break;
1434                 default:
1435                         DRM_ERROR("invalid degree.\n");
1436                         goto err_property;
1437                 }
1438
1439                 /* check for buffer bound */
1440                 if ((pos->x + pos->w > sz->hsize) ||
1441                         (pos->y + pos->h > sz->vsize)) {
1442                         DRM_ERROR("out of buf bound.\n");
1443                         goto err_property;
1444                 }
1445
1446                 /* check for crop */
1447                 if ((i == EXYNOS_DRM_OPS_SRC) && (pp->crop)) {
1448                         if (swap) {
1449                                 if ((pos->h < pp->crop_min.hsize) ||
1450                                         (sz->vsize > pp->crop_max.hsize) ||
1451                                         (pos->w < pp->crop_min.vsize) ||
1452                                         (sz->hsize > pp->crop_max.vsize)) {
1453                                         DRM_ERROR("out of crop size.\n");
1454                                         goto err_property;
1455                                 }
1456                         } else {
1457                                 if ((pos->w < pp->crop_min.hsize) ||
1458                                         (sz->hsize > pp->crop_max.hsize) ||
1459                                         (pos->h < pp->crop_min.vsize) ||
1460                                         (sz->vsize > pp->crop_max.vsize)) {
1461                                         DRM_ERROR("out of crop size.\n");
1462                                         goto err_property;
1463                                 }
1464                         }
1465                 }
1466
1467                 /* check for scale */
1468                 if ((i == EXYNOS_DRM_OPS_DST) && (pp->scale)) {
1469                         if (swap) {
1470                                 if ((pos->h < pp->scale_min.hsize) ||
1471                                         (sz->vsize > pp->scale_max.hsize) ||
1472                                         (pos->w < pp->scale_min.vsize) ||
1473                                         (sz->hsize > pp->scale_max.vsize)) {
1474                                         DRM_ERROR("out of scale size.\n");
1475                                         goto err_property;
1476                                 }
1477                         } else {
1478                                 if ((pos->w < pp->scale_min.hsize) ||
1479                                         (sz->hsize > pp->scale_max.hsize) ||
1480                                         (pos->h < pp->scale_min.vsize) ||
1481                                         (sz->vsize > pp->scale_max.vsize)) {
1482                                         DRM_ERROR("out of scale size.\n");
1483                                         goto err_property;
1484                                 }
1485                         }
1486                 }
1487         }
1488
1489         return 0;
1490
1491 err_property:
1492         for_each_ipp_ops(i) {
1493                 if ((i == EXYNOS_DRM_OPS_SRC) &&
1494                         (property->cmd == IPP_CMD_WB))
1495                         continue;
1496
1497                 config = &property->config[i];
1498                 pos = &config->pos;
1499                 sz = &config->sz;
1500
1501                 DRM_ERROR("[%s]f[%d]r[%d]pos[%d %d %d %d]sz[%d %d]\n",
1502                         i ? "dst" : "src", config->flip, config->degree,
1503                         pos->x, pos->y, pos->w, pos->h,
1504                         sz->hsize, sz->vsize);
1505         }
1506
1507         return -EINVAL;
1508 }
1509
1510
1511 static int gsc_ippdrv_reset(struct device *dev)
1512 {
1513         struct gsc_context *ctx = get_gsc_context(dev);
1514         struct gsc_scaler *sc = &ctx->sc;
1515         int ret;
1516
1517         /* reset h/w block */
1518         ret = gsc_sw_reset(ctx);
1519         if (ret < 0) {
1520                 dev_err(dev, "failed to reset hardware.\n");
1521                 return ret;
1522         }
1523
1524         /* scaler setting */
1525         memset(&ctx->sc, 0x0, sizeof(ctx->sc));
1526         sc->range = true;
1527
1528         return 0;
1529 }
1530
1531 static int gsc_ippdrv_start(struct device *dev, enum drm_exynos_ipp_cmd cmd)
1532 {
1533         struct gsc_context *ctx = get_gsc_context(dev);
1534         struct exynos_drm_ippdrv *ippdrv = &ctx->ippdrv;
1535         struct drm_exynos_ipp_cmd_node *c_node = ippdrv->c_node;
1536         struct drm_exynos_ipp_property *property;
1537         struct drm_exynos_ipp_config *config;
1538         struct drm_exynos_pos   img_pos[EXYNOS_DRM_OPS_MAX];
1539         struct drm_exynos_ipp_set_wb set_wb;
1540         u32 cfg;
1541         int ret, i;
1542
1543         DRM_DEBUG_KMS("cmd[%d]\n", cmd);
1544
1545         if (!c_node) {
1546                 DRM_ERROR("failed to get c_node.\n");
1547                 return -EINVAL;
1548         }
1549
1550         property = &c_node->property;
1551
1552         gsc_handle_irq(ctx, true, false, true);
1553
1554         for_each_ipp_ops(i) {
1555                 config = &property->config[i];
1556                 img_pos[i] = config->pos;
1557         }
1558
1559         switch (cmd) {
1560         case IPP_CMD_M2M:
1561                 /* enable one shot */
1562                 cfg = gsc_read(GSC_ENABLE);
1563                 cfg &= ~(GSC_ENABLE_ON_CLEAR_MASK |
1564                         GSC_ENABLE_CLK_GATE_MODE_MASK);
1565                 cfg |= GSC_ENABLE_ON_CLEAR_ONESHOT;
1566                 gsc_write(cfg, GSC_ENABLE);
1567
1568                 /* src dma memory */
1569                 cfg = gsc_read(GSC_IN_CON);
1570                 cfg &= ~(GSC_IN_PATH_MASK | GSC_IN_LOCAL_SEL_MASK);
1571                 cfg |= GSC_IN_PATH_MEMORY;
1572                 gsc_write(cfg, GSC_IN_CON);
1573
1574                 /* dst dma memory */
1575                 cfg = gsc_read(GSC_OUT_CON);
1576                 cfg |= GSC_OUT_PATH_MEMORY;
1577                 gsc_write(cfg, GSC_OUT_CON);
1578                 break;
1579         case IPP_CMD_WB:
1580                 set_wb.enable = 1;
1581                 set_wb.refresh = property->refresh_rate;
1582                 gsc_set_gscblk_fimd_wb(ctx, set_wb.enable);
1583                 exynos_drm_ippnb_send_event(IPP_SET_WRITEBACK, (void *)&set_wb);
1584
1585                 /* src local path */
1586                 cfg = gsc_read(GSC_IN_CON);
1587                 cfg &= ~(GSC_IN_PATH_MASK | GSC_IN_LOCAL_SEL_MASK);
1588                 cfg |= (GSC_IN_PATH_LOCAL | GSC_IN_LOCAL_FIMD_WB);
1589                 gsc_write(cfg, GSC_IN_CON);
1590
1591                 /* dst dma memory */
1592                 cfg = gsc_read(GSC_OUT_CON);
1593                 cfg |= GSC_OUT_PATH_MEMORY;
1594                 gsc_write(cfg, GSC_OUT_CON);
1595                 break;
1596         case IPP_CMD_OUTPUT:
1597                 /* src dma memory */
1598                 cfg = gsc_read(GSC_IN_CON);
1599                 cfg &= ~(GSC_IN_PATH_MASK | GSC_IN_LOCAL_SEL_MASK);
1600                 cfg |= GSC_IN_PATH_MEMORY;
1601                 gsc_write(cfg, GSC_IN_CON);
1602
1603                 /* dst local path */
1604                 cfg = gsc_read(GSC_OUT_CON);
1605                 cfg |= GSC_OUT_PATH_MEMORY;
1606                 gsc_write(cfg, GSC_OUT_CON);
1607                 break;
1608         default:
1609                 ret = -EINVAL;
1610                 dev_err(dev, "invalid operations.\n");
1611                 return ret;
1612         }
1613
1614         ret = gsc_set_prescaler(ctx, &ctx->sc,
1615                 &img_pos[EXYNOS_DRM_OPS_SRC],
1616                 &img_pos[EXYNOS_DRM_OPS_DST]);
1617         if (ret) {
1618                 dev_err(dev, "failed to set precalser.\n");
1619                 return ret;
1620         }
1621
1622         gsc_set_scaler(ctx, &ctx->sc);
1623
1624         cfg = gsc_read(GSC_ENABLE);
1625         cfg |= GSC_ENABLE_ON;
1626         gsc_write(cfg, GSC_ENABLE);
1627
1628         return 0;
1629 }
1630
1631 static void gsc_ippdrv_stop(struct device *dev, enum drm_exynos_ipp_cmd cmd)
1632 {
1633         struct gsc_context *ctx = get_gsc_context(dev);
1634         struct drm_exynos_ipp_set_wb set_wb = {0, 0};
1635         u32 cfg;
1636
1637         DRM_DEBUG_KMS("cmd[%d]\n", cmd);
1638
1639         switch (cmd) {
1640         case IPP_CMD_M2M:
1641                 /* bypass */
1642                 break;
1643         case IPP_CMD_WB:
1644                 gsc_set_gscblk_fimd_wb(ctx, set_wb.enable);
1645                 exynos_drm_ippnb_send_event(IPP_SET_WRITEBACK, (void *)&set_wb);
1646                 break;
1647         case IPP_CMD_OUTPUT:
1648         default:
1649                 dev_err(dev, "invalid operations.\n");
1650                 break;
1651         }
1652
1653         gsc_handle_irq(ctx, false, false, true);
1654
1655         /* reset sequence */
1656         gsc_write(0xff, GSC_OUT_BASE_ADDR_Y_MASK);
1657         gsc_write(0xff, GSC_OUT_BASE_ADDR_CB_MASK);
1658         gsc_write(0xff, GSC_OUT_BASE_ADDR_CR_MASK);
1659
1660         cfg = gsc_read(GSC_ENABLE);
1661         cfg &= ~GSC_ENABLE_ON;
1662         gsc_write(cfg, GSC_ENABLE);
1663 }
1664
1665 static int gsc_probe(struct platform_device *pdev)
1666 {
1667         struct device *dev = &pdev->dev;
1668         struct gsc_context *ctx;
1669         struct resource *res;
1670         struct exynos_drm_ippdrv *ippdrv;
1671         int ret;
1672
1673         ctx = devm_kzalloc(dev, sizeof(*ctx), GFP_KERNEL);
1674         if (!ctx)
1675                 return -ENOMEM;
1676
1677         /* clock control */
1678         ctx->gsc_clk = devm_clk_get(dev, "gscl");
1679         if (IS_ERR(ctx->gsc_clk)) {
1680                 dev_err(dev, "failed to get gsc clock.\n");
1681                 return PTR_ERR(ctx->gsc_clk);
1682         }
1683
1684         /* resource memory */
1685         ctx->regs_res = platform_get_resource(pdev, IORESOURCE_MEM, 0);
1686         ctx->regs = devm_ioremap_resource(dev, ctx->regs_res);
1687         if (IS_ERR(ctx->regs))
1688                 return PTR_ERR(ctx->regs);
1689
1690         /* resource irq */
1691         res = platform_get_resource(pdev, IORESOURCE_IRQ, 0);
1692         if (!res) {
1693                 dev_err(dev, "failed to request irq resource.\n");
1694                 return -ENOENT;
1695         }
1696
1697         ctx->irq = res->start;
1698         ret = devm_request_threaded_irq(dev, ctx->irq, NULL, gsc_irq_handler,
1699                 IRQF_ONESHOT, "drm_gsc", ctx);
1700         if (ret < 0) {
1701                 dev_err(dev, "failed to request irq.\n");
1702                 return ret;
1703         }
1704
1705         /* context initailization */
1706         ctx->id = pdev->id;
1707
1708         ippdrv = &ctx->ippdrv;
1709         ippdrv->dev = dev;
1710         ippdrv->ops[EXYNOS_DRM_OPS_SRC] = &gsc_src_ops;
1711         ippdrv->ops[EXYNOS_DRM_OPS_DST] = &gsc_dst_ops;
1712         ippdrv->check_property = gsc_ippdrv_check_property;
1713         ippdrv->reset = gsc_ippdrv_reset;
1714         ippdrv->start = gsc_ippdrv_start;
1715         ippdrv->stop = gsc_ippdrv_stop;
1716         ret = gsc_init_prop_list(ippdrv);
1717         if (ret < 0) {
1718                 dev_err(dev, "failed to init property list.\n");
1719                 return ret;
1720         }
1721
1722         DRM_DEBUG_KMS("id[%d]ippdrv[0x%x]\n", ctx->id, (int)ippdrv);
1723
1724         mutex_init(&ctx->lock);
1725         platform_set_drvdata(pdev, ctx);
1726
1727         pm_runtime_set_active(dev);
1728         pm_runtime_enable(dev);
1729
1730         ret = exynos_drm_ippdrv_register(ippdrv);
1731         if (ret < 0) {
1732                 dev_err(dev, "failed to register drm gsc device.\n");
1733                 goto err_ippdrv_register;
1734         }
1735
1736         dev_info(dev, "drm gsc registered successfully.\n");
1737
1738         return 0;
1739
1740 err_ippdrv_register:
1741         pm_runtime_disable(dev);
1742         return ret;
1743 }
1744
1745 static int gsc_remove(struct platform_device *pdev)
1746 {
1747         struct device *dev = &pdev->dev;
1748         struct gsc_context *ctx = get_gsc_context(dev);
1749         struct exynos_drm_ippdrv *ippdrv = &ctx->ippdrv;
1750
1751         exynos_drm_ippdrv_unregister(ippdrv);
1752         mutex_destroy(&ctx->lock);
1753
1754         pm_runtime_set_suspended(dev);
1755         pm_runtime_disable(dev);
1756
1757         return 0;
1758 }
1759
1760 #ifdef CONFIG_PM_SLEEP
1761 static int gsc_suspend(struct device *dev)
1762 {
1763         struct gsc_context *ctx = get_gsc_context(dev);
1764
1765         DRM_DEBUG_KMS("id[%d]\n", ctx->id);
1766
1767         if (pm_runtime_suspended(dev))
1768                 return 0;
1769
1770         return gsc_clk_ctrl(ctx, false);
1771 }
1772
1773 static int gsc_resume(struct device *dev)
1774 {
1775         struct gsc_context *ctx = get_gsc_context(dev);
1776
1777         DRM_DEBUG_KMS("id[%d]\n", ctx->id);
1778
1779         if (!pm_runtime_suspended(dev))
1780                 return gsc_clk_ctrl(ctx, true);
1781
1782         return 0;
1783 }
1784 #endif
1785
1786 #ifdef CONFIG_PM
1787 static int gsc_runtime_suspend(struct device *dev)
1788 {
1789         struct gsc_context *ctx = get_gsc_context(dev);
1790
1791         DRM_DEBUG_KMS("id[%d]\n", ctx->id);
1792
1793         return  gsc_clk_ctrl(ctx, false);
1794 }
1795
1796 static int gsc_runtime_resume(struct device *dev)
1797 {
1798         struct gsc_context *ctx = get_gsc_context(dev);
1799
1800         DRM_DEBUG_KMS("id[%d]\n", ctx->id);
1801
1802         return  gsc_clk_ctrl(ctx, true);
1803 }
1804 #endif
1805
1806 static const struct dev_pm_ops gsc_pm_ops = {
1807         SET_SYSTEM_SLEEP_PM_OPS(gsc_suspend, gsc_resume)
1808         SET_RUNTIME_PM_OPS(gsc_runtime_suspend, gsc_runtime_resume, NULL)
1809 };
1810
1811 struct platform_driver gsc_driver = {
1812         .probe          = gsc_probe,
1813         .remove         = gsc_remove,
1814         .driver         = {
1815                 .name   = "exynos-drm-gsc",
1816                 .owner  = THIS_MODULE,
1817                 .pm     = &gsc_pm_ops,
1818         },
1819 };
1820