drivers/gpu/drm/amd/amdgpu/amdgpu_virt.h

   1 /*
   2  * Copyright 2016 Advanced Micro Devices, Inc.
   3  *
   4  * Permission is hereby granted, free of charge, to any person obtaining a
   5  * copy of this software and associated documentation files (the "Software"),
   6  * to deal in the Software without restriction, including without limitation
   7  * the rights to use, copy, modify, merge, publish, distribute, sublicense,
   8  * and/or sell copies of the Software, and to permit persons to whom the
   9  * Software is furnished to do so, subject to the following conditions:
  10  *
  11  * The above copyright notice and this permission notice shall be included in
  12  * all copies or substantial portions of the Software.
  13  *
  14  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS OR
  15  * IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF MERCHANTABILITY,
  16  * FITNESS FOR A PARTICULAR PURPOSE AND NONINFRINGEMENT.  IN NO EVENT SHALL
  17  * THE COPYRIGHT HOLDER(S) OR AUTHOR(S) BE LIABLE FOR ANY CLAIM, DAMAGES OR
  18  * OTHER LIABILITY, WHETHER IN AN ACTION OF CONTRACT, TORT OR OTHERWISE,
  19  * ARISING FROM, OUT OF OR IN CONNECTION WITH THE SOFTWARE OR THE USE OR
  20  * OTHER DEALINGS IN THE SOFTWARE.
  21  *
  22  * Author: Monk.liu@amd.com
  23  */
  24 #ifndef AMDGPU_VIRT_H
  25 #define AMDGPU_VIRT_H
  26
  27 #define AMDGPU_SRIOV_CAPS_SRIOV_VBIOS  (1 << 0) /* vBIOS is sr-iov ready */
  28 #define AMDGPU_SRIOV_CAPS_ENABLE_IOV   (1 << 1) /* sr-iov is enabled on this GPU */
  29 #define AMDGPU_SRIOV_CAPS_IS_VF        (1 << 2) /* this GPU is a virtual function */
  30 #define AMDGPU_PASSTHROUGH_MODE        (1 << 3) /* thw whole GPU is pass through for VM */
  31 #define AMDGPU_SRIOV_CAPS_RUNTIME      (1 << 4) /* is out of full access mode */
  32
  33 struct amdgpu_mm_table {
  34         struct amdgpu_bo        *bo;
  35         uint32_t                *cpu_addr;
  36         uint64_t                gpu_addr;
  37 };
  38
  39 #define AMDGPU_VF_ERROR_ENTRY_SIZE    16
  40
  41 /* struct error_entry - amdgpu VF error information. */
  42 struct amdgpu_vf_error_buffer {
  43         struct mutex lock;
  44         int read_count;
  45         int write_count;
  46         uint16_t code[AMDGPU_VF_ERROR_ENTRY_SIZE];
  47         uint16_t flags[AMDGPU_VF_ERROR_ENTRY_SIZE];
  48         uint64_t data[AMDGPU_VF_ERROR_ENTRY_SIZE];
  49 };
  50
  51 enum idh_request;
  52
  53 /**
  54  * struct amdgpu_virt_ops - amdgpu device virt operations
  55  */
  56 struct amdgpu_virt_ops {
  57         int (*req_full_gpu)(struct amdgpu_device *adev, bool init);
  58         int (*rel_full_gpu)(struct amdgpu_device *adev, bool init);
  59         int (*reset_gpu)(struct amdgpu_device *adev);
  60         int (*wait_reset)(struct amdgpu_device *adev);
  61         void (*trans_msg)(struct amdgpu_device *adev, enum idh_request req,
  62                           u32 data1, u32 data2, u32 data3);
  63 };
  64
  65 /*
  66  * Firmware Reserve Frame buffer
  67  */
  68 struct amdgpu_virt_fw_reserve {
  69         struct amdgim_pf2vf_info_header *p_pf2vf;
  70         struct amdgim_vf2pf_info_header *p_vf2pf;
  71         unsigned int checksum_key;
  72 };
  73 /*
  74  * Defination between PF and VF
  75  * Structures forcibly aligned to 4 to keep the same style as PF.
  76  */
  77 #define AMDGIM_DATAEXCHANGE_OFFSET              (64 * 1024)
  78
  79 #define AMDGIM_GET_STRUCTURE_RESERVED_SIZE(total, u8, u16, u32, u64) \
  80                 (total - (((u8)+3) / 4 + ((u16)+1) / 2 + (u32) + (u64)*2))
  81
  82 enum AMDGIM_FEATURE_FLAG {
  83         /* GIM supports feature of Error log collecting */
  84         AMDGIM_FEATURE_ERROR_LOG_COLLECT = 0x1,
  85         /* GIM supports feature of loading uCodes */
  86         AMDGIM_FEATURE_GIM_LOAD_UCODES   = 0x2,
  87         /* VRAM LOST by GIM */
  88         AMDGIM_FEATURE_GIM_FLR_VRAMLOST = 0x4,
  89 };
  90
  91 struct amdgim_pf2vf_info_header {
  92         /* the total structure size in byte. */
  93         uint32_t size;
  94         /* version of this structure, written by the GIM */
  95         uint32_t version;
  96 } __aligned(4);
  97 struct  amdgim_pf2vf_info_v1 {
  98         /* header contains size and version */
  99         struct amdgim_pf2vf_info_header header;
 100         /* max_width * max_height */
 101         unsigned int uvd_enc_max_pixels_count;
 102         /* 16x16 pixels/sec, codec independent */
 103         unsigned int uvd_enc_max_bandwidth;
 104         /* max_width * max_height */
 105         unsigned int vce_enc_max_pixels_count;
 106         /* 16x16 pixels/sec, codec independent */
 107         unsigned int vce_enc_max_bandwidth;
 108         /* MEC FW position in kb from the start of visible frame buffer */
 109         unsigned int mecfw_kboffset;
 110         /* The features flags of the GIM driver supports. */
 111         unsigned int feature_flags;
 112         /* use private key from mailbox 2 to create chueksum */
 113         unsigned int checksum;
 114 } __aligned(4);
 115
 116 struct  amdgim_pf2vf_info_v2 {
 117         /* header contains size and version */
 118         struct amdgim_pf2vf_info_header header;
 119         /* use private key from mailbox 2 to create chueksum */
 120         uint32_t checksum;
 121         /* The features flags of the GIM driver supports. */
 122         uint32_t feature_flags;
 123         /* max_width * max_height */
 124         uint32_t uvd_enc_max_pixels_count;
 125         /* 16x16 pixels/sec, codec independent */
 126         uint32_t uvd_enc_max_bandwidth;
 127         /* max_width * max_height */
 128         uint32_t vce_enc_max_pixels_count;
 129         /* 16x16 pixels/sec, codec independent */
 130         uint32_t vce_enc_max_bandwidth;
 131         /* MEC FW position in kb from the start of VF visible frame buffer */
 132         uint64_t mecfw_kboffset;
 133         /* MEC FW size in KB */
 134         uint32_t mecfw_ksize;
 135         /* UVD FW position in kb from the start of VF visible frame buffer */
 136         uint64_t uvdfw_kboffset;
 137         /* UVD FW size in KB */
 138         uint32_t uvdfw_ksize;
 139         /* VCE FW position in kb from the start of VF visible frame buffer */
 140         uint64_t vcefw_kboffset;
 141         /* VCE FW size in KB */
 142         uint32_t vcefw_ksize;
 143         uint32_t reserved[AMDGIM_GET_STRUCTURE_RESERVED_SIZE(256, 0, 0, (9 + sizeof(struct amdgim_pf2vf_info_header)/sizeof(uint32_t)), 3)];
 144 } __aligned(4);
 145
 146
 147 struct amdgim_vf2pf_info_header {
 148         /* the total structure size in byte. */
 149         uint32_t size;
 150         /*version of this structure, written by the guest */
 151         uint32_t version;
 152 } __aligned(4);
 153
 154 struct amdgim_vf2pf_info_v1 {
 155         /* header contains size and version */
 156         struct amdgim_vf2pf_info_header header;
 157         /* driver version */
 158         char driver_version[64];
 159         /* driver certification, 1=WHQL, 0=None */
 160         unsigned int driver_cert;
 161         /* guest OS type and version: need a define */
 162         unsigned int os_info;
 163         /* in the unit of 1M */
 164         unsigned int fb_usage;
 165         /* guest gfx engine usage percentage */
 166         unsigned int gfx_usage;
 167         /* guest gfx engine health percentage */
 168         unsigned int gfx_health;
 169         /* guest compute engine usage percentage */
 170         unsigned int compute_usage;
 171         /* guest compute engine health percentage */
 172         unsigned int compute_health;
 173         /* guest vce engine usage percentage. 0xffff means N/A. */
 174         unsigned int vce_enc_usage;
 175         /* guest vce engine health percentage. 0xffff means N/A. */
 176         unsigned int vce_enc_health;
 177         /* guest uvd engine usage percentage. 0xffff means N/A. */
 178         unsigned int uvd_enc_usage;
 179         /* guest uvd engine usage percentage. 0xffff means N/A. */
 180         unsigned int uvd_enc_health;
 181         unsigned int checksum;
 182 } __aligned(4);
 183
 184 struct amdgim_vf2pf_info_v2 {
 185         /* header contains size and version */
 186         struct amdgim_vf2pf_info_header header;
 187         uint32_t checksum;
 188         /* driver version */
 189         uint8_t driver_version[64];
 190         /* driver certification, 1=WHQL, 0=None */
 191         uint32_t driver_cert;
 192         /* guest OS type and version: need a define */
 193         uint32_t os_info;
 194         /* in the unit of 1M */
 195         uint32_t fb_usage;
 196         /* guest gfx engine usage percentage */
 197         uint32_t gfx_usage;
 198         /* guest gfx engine health percentage */
 199         uint32_t gfx_health;
 200         /* guest compute engine usage percentage */
 201         uint32_t compute_usage;
 202         /* guest compute engine health percentage */
 203         uint32_t compute_health;
 204         /* guest vce engine usage percentage. 0xffff means N/A. */
 205         uint32_t vce_enc_usage;
 206         /* guest vce engine health percentage. 0xffff means N/A. */
 207         uint32_t vce_enc_health;
 208         /* guest uvd engine usage percentage. 0xffff means N/A. */
 209         uint32_t uvd_enc_usage;
 210         /* guest uvd engine usage percentage. 0xffff means N/A. */
 211         uint32_t uvd_enc_health;
 212         uint32_t reserved[AMDGIM_GET_STRUCTURE_RESERVED_SIZE(256, 64, 0, (12 + sizeof(struct amdgim_vf2pf_info_header)/sizeof(uint32_t)), 0)];
 213 } __aligned(4);
 214
 215 #define AMDGPU_FW_VRAM_VF2PF_VER 2
 216 typedef struct amdgim_vf2pf_info_v2 amdgim_vf2pf_info ;
 217
 218 #define AMDGPU_FW_VRAM_VF2PF_WRITE(adev, field, val) \
 219         do { \
 220                 ((amdgim_vf2pf_info *)adev->virt.fw_reserve.p_vf2pf)->field = (val); \
 221         } while (0)
 222
 223 #define AMDGPU_FW_VRAM_VF2PF_READ(adev, field, val) \
 224         do { \
 225                 (*val) = ((amdgim_vf2pf_info *)adev->virt.fw_reserve.p_vf2pf)->field; \
 226         } while (0)
 227
 228 #define AMDGPU_FW_VRAM_PF2VF_READ(adev, field, val) \
 229         do { \
 230                 if (!adev->virt.fw_reserve.p_pf2vf) \
 231                         *(val) = 0; \
 232                 else { \
 233                         if (adev->virt.fw_reserve.p_pf2vf->version == 1) \
 234                                 *(val) = ((struct amdgim_pf2vf_info_v1 *)adev->virt.fw_reserve.p_pf2vf)->field; \
 235                         if (adev->virt.fw_reserve.p_pf2vf->version == 2) \
 236                                 *(val) = ((struct amdgim_pf2vf_info_v2 *)adev->virt.fw_reserve.p_pf2vf)->field; \
 237                 } \
 238         } while (0)
 239
 240 /* GPU virtualization */
 241 struct amdgpu_virt {
 242         uint32_t                        caps;
 243         struct amdgpu_bo                *csa_obj;
 244         uint64_t                        csa_vmid0_addr;
 245         bool chained_ib_support;
 246         uint32_t                        reg_val_offs;
 247         struct amdgpu_irq_src           ack_irq;
 248         struct amdgpu_irq_src           rcv_irq;
 249         struct work_struct              flr_work;
 250         struct amdgpu_mm_table          mm_table;
 251         const struct amdgpu_virt_ops    *ops;
 252         struct amdgpu_vf_error_buffer   vf_errors;
 253         struct amdgpu_virt_fw_reserve   fw_reserve;
 254         uint32_t gim_feature;
 255 };
 256
 257 #define AMDGPU_CSA_SIZE         (8 * 1024)
 258
 259 #define amdgpu_sriov_enabled(adev) \
 260 ((adev)->virt.caps & AMDGPU_SRIOV_CAPS_ENABLE_IOV)
 261
 262 #define amdgpu_sriov_vf(adev) \
 263 ((adev)->virt.caps & AMDGPU_SRIOV_CAPS_IS_VF)
 264
 265 #define amdgpu_sriov_bios(adev) \
 266 ((adev)->virt.caps & AMDGPU_SRIOV_CAPS_SRIOV_VBIOS)
 267
 268 #define amdgpu_sriov_runtime(adev) \
 269 ((adev)->virt.caps & AMDGPU_SRIOV_CAPS_RUNTIME)
 270
 271 #define amdgpu_passthrough(adev) \
 272 ((adev)->virt.caps & AMDGPU_PASSTHROUGH_MODE)
 273
 274 static inline bool is_virtual_machine(void)
 275 {
 276 #ifdef CONFIG_X86
 277         return boot_cpu_has(X86_FEATURE_HYPERVISOR);
 278 #else
 279         return false;
 280 #endif
 281 }
 282
 283 struct amdgpu_vm;
 284
 285 uint64_t amdgpu_csa_vaddr(struct amdgpu_device *adev);
 286 bool amdgpu_virt_mmio_blocked(struct amdgpu_device *adev);
 287 int amdgpu_allocate_static_csa(struct amdgpu_device *adev);
 288 int amdgpu_map_static_csa(struct amdgpu_device *adev, struct amdgpu_vm *vm,
 289                           struct amdgpu_bo_va **bo_va);
 290 void amdgpu_free_static_csa(struct amdgpu_device *adev);
 291 void amdgpu_virt_init_setting(struct amdgpu_device *adev);
 292 uint32_t amdgpu_virt_kiq_rreg(struct amdgpu_device *adev, uint32_t reg);
 293 void amdgpu_virt_kiq_wreg(struct amdgpu_device *adev, uint32_t reg, uint32_t v);
 294 int amdgpu_virt_request_full_gpu(struct amdgpu_device *adev, bool init);
 295 int amdgpu_virt_release_full_gpu(struct amdgpu_device *adev, bool init);
 296 int amdgpu_virt_reset_gpu(struct amdgpu_device *adev);
 297 int amdgpu_virt_wait_reset(struct amdgpu_device *adev);
 298 int amdgpu_virt_alloc_mm_table(struct amdgpu_device *adev);
 299 void amdgpu_virt_free_mm_table(struct amdgpu_device *adev);
 300 int amdgpu_virt_fw_reserve_get_checksum(void *obj, unsigned long obj_size,
 301                                         unsigned int key,
 302                                         unsigned int chksum);
 303 void amdgpu_virt_init_data_exchange(struct amdgpu_device *adev);
 304
 305 #endif