drivers/gpio/gpio-mvebu.c

   1 /*
   2  * GPIO driver for Marvell SoCs
   3  *
   4  * Copyright (C) 2012 Marvell
   5  *
   6  * Thomas Petazzoni <thomas.petazzoni@free-electrons.com>
   7  * Andrew Lunn <andrew@lunn.ch>
   8  * Sebastian Hesselbarth <sebastian.hesselbarth@gmail.com>
   9  *
  10  * This file is licensed under the terms of the GNU General Public
  11  * License version 2.  This program is licensed "as is" without any
  12  * warranty of any kind, whether express or implied.
  13  *
  14  * This driver is a fairly straightforward GPIO driver for the
  15  * complete family of Marvell EBU SoC platforms (Orion, Dove,
  16  * Kirkwood, Discovery, Armada 370/XP). The only complexity of this
  17  * driver is the different register layout that exists between the
  18  * non-SMP platforms (Orion, Dove, Kirkwood, Armada 370) and the SMP
  19  * platforms (MV78200 from the Discovery family and the Armada
  20  * XP). Therefore, this driver handles three variants of the GPIO
  21  * block:
  22  * - the basic variant, called "orion-gpio", with the simplest
  23  *   register set. Used on Orion, Dove, Kirkwoord, Armada 370 and
  24  *   non-SMP Discovery systems
  25  * - the mv78200 variant for MV78200 Discovery systems. This variant
  26  *   turns the edge mask and level mask registers into CPU0 edge
  27  *   mask/level mask registers, and adds CPU1 edge mask/level mask
  28  *   registers.
  29  * - the armadaxp variant for Armada XP systems. This variant keeps
  30  *   the normal cause/edge mask/level mask registers when the global
  31  *   interrupts are used, but adds per-CPU cause/edge mask/level mask
  32  *   registers n a separate memory area for the per-CPU GPIO
  33  *   interrupts.
  34  */
  35
  36 #include <linux/bitops.h>
  37 #include <linux/clk.h>
  38 #include <linux/err.h>
  39 #include <linux/gpio/driver.h>
  40 #include <linux/gpio/consumer.h>
  41 #include <linux/init.h>
  42 #include <linux/io.h>
  43 #include <linux/irq.h>
  44 #include <linux/irqchip/chained_irq.h>
  45 #include <linux/irqdomain.h>
  46 #include <linux/mfd/syscon.h>
  47 #include <linux/of_device.h>
  48 #include <linux/of_irq.h>
  49 #include <linux/pinctrl/consumer.h>
  50 #include <linux/platform_device.h>
  51 #include <linux/pwm.h>
  52 #include <linux/regmap.h>
  53 #include <linux/slab.h>
  54
  55 /*
  56  * GPIO unit register offsets.
  57  */
  58 #define GPIO_OUT_OFF                    0x0000
  59 #define GPIO_IO_CONF_OFF                0x0004
  60 #define GPIO_BLINK_EN_OFF               0x0008
  61 #define GPIO_IN_POL_OFF                 0x000c
  62 #define GPIO_DATA_IN_OFF                0x0010
  63 #define GPIO_EDGE_CAUSE_OFF             0x0014
  64 #define GPIO_EDGE_MASK_OFF              0x0018
  65 #define GPIO_LEVEL_MASK_OFF             0x001c
  66 #define GPIO_BLINK_CNT_SELECT_OFF       0x0020
  67
  68 /*
  69  * PWM register offsets.
  70  */
  71 #define PWM_BLINK_ON_DURATION_OFF       0x0
  72 #define PWM_BLINK_OFF_DURATION_OFF      0x4
  73
  74
  75 /* The MV78200 has per-CPU registers for edge mask and level mask */
  76 #define GPIO_EDGE_MASK_MV78200_OFF(cpu)   ((cpu) ? 0x30 : 0x18)
  77 #define GPIO_LEVEL_MASK_MV78200_OFF(cpu)  ((cpu) ? 0x34 : 0x1C)
  78
  79 /*
  80  * The Armada XP has per-CPU registers for interrupt cause, interrupt
  81  * mask and interrupt level mask. Those are relative to the
  82  * percpu_membase.
  83  */
  84 #define GPIO_EDGE_CAUSE_ARMADAXP_OFF(cpu) ((cpu) * 0x4)
  85 #define GPIO_EDGE_MASK_ARMADAXP_OFF(cpu)  (0x10 + (cpu) * 0x4)
  86 #define GPIO_LEVEL_MASK_ARMADAXP_OFF(cpu) (0x20 + (cpu) * 0x4)
  87
  88 #define MVEBU_GPIO_SOC_VARIANT_ORION    0x1
  89 #define MVEBU_GPIO_SOC_VARIANT_MV78200  0x2
  90 #define MVEBU_GPIO_SOC_VARIANT_ARMADAXP 0x3
  91 #define MVEBU_GPIO_SOC_VARIANT_A8K      0x4
  92
  93 #define MVEBU_MAX_GPIO_PER_BANK         32
  94
  95 struct mvebu_pwm {
  96         void __iomem            *membase;
  97         unsigned long            clk_rate;
  98         struct gpio_desc        *gpiod;
  99         struct pwm_chip          chip;
 100         spinlock_t               lock;
 101         struct mvebu_gpio_chip  *mvchip;
 102
 103         /* Used to preserve GPIO/PWM registers across suspend/resume */
 104         u32                      blink_select;
 105         u32                      blink_on_duration;
 106         u32                      blink_off_duration;
 107 };
 108
 109 struct mvebu_gpio_chip {
 110         struct gpio_chip   chip;
 111         struct regmap     *regs;
 112         u32                offset;
 113         struct regmap     *percpu_regs;
 114         int                irqbase;
 115         struct irq_domain *domain;
 116         int                soc_variant;
 117
 118         /* Used for PWM support */
 119         struct clk        *clk;
 120         struct mvebu_pwm  *mvpwm;
 121
 122         /* Used to preserve GPIO registers across suspend/resume */
 123         u32                out_reg;
 124         u32                io_conf_reg;
 125         u32                blink_en_reg;
 126         u32                in_pol_reg;
 127         u32                edge_mask_regs[4];
 128         u32                level_mask_regs[4];
 129 };
 130
 131 /*
 132  * Functions returning addresses of individual registers for a given
 133  * GPIO controller.
 134  */
 135
 136 static void mvebu_gpioreg_edge_cause(struct mvebu_gpio_chip *mvchip,
 137                          struct regmap **map, unsigned int *offset)
 138 {
 139         int cpu;
 140
 141         switch (mvchip->soc_variant) {
 142         case MVEBU_GPIO_SOC_VARIANT_ORION:
 143         case MVEBU_GPIO_SOC_VARIANT_MV78200:
 144         case MVEBU_GPIO_SOC_VARIANT_A8K:
 145                 *map = mvchip->regs;
 146                 *offset = GPIO_EDGE_CAUSE_OFF + mvchip->offset;
 147                 break;
 148         case MVEBU_GPIO_SOC_VARIANT_ARMADAXP:
 149                 cpu = smp_processor_id();
 150                 *map = mvchip->percpu_regs;
 151                 *offset = GPIO_EDGE_CAUSE_ARMADAXP_OFF(cpu);
 152                 break;
 153         default:
 154                 BUG();
 155         }
 156 }
 157
 158 static u32
 159 mvebu_gpio_read_edge_cause(struct mvebu_gpio_chip *mvchip)
 160 {
 161         struct regmap *map;
 162         unsigned int offset;
 163         u32 val;
 164
 165         mvebu_gpioreg_edge_cause(mvchip, &map, &offset);
 166         regmap_read(map, offset, &val);
 167
 168         return val;
 169 }
 170
 171 static void
 172 mvebu_gpio_write_edge_cause(struct mvebu_gpio_chip *mvchip, u32 val)
 173 {
 174         struct regmap *map;
 175         unsigned int offset;
 176
 177         mvebu_gpioreg_edge_cause(mvchip, &map, &offset);
 178         regmap_write(map, offset, val);
 179 }
 180
 181 static inline void
 182 mvebu_gpioreg_edge_mask(struct mvebu_gpio_chip *mvchip,
 183                         struct regmap **map, unsigned int *offset)
 184 {
 185         int cpu;
 186
 187         switch (mvchip->soc_variant) {
 188         case MVEBU_GPIO_SOC_VARIANT_ORION:
 189         case MVEBU_GPIO_SOC_VARIANT_A8K:
 190                 *map = mvchip->regs;
 191                 *offset = GPIO_EDGE_MASK_OFF + mvchip->offset;
 192                 break;
 193         case MVEBU_GPIO_SOC_VARIANT_MV78200:
 194                 cpu = smp_processor_id();
 195                 *map = mvchip->regs;
 196                 *offset = GPIO_EDGE_MASK_MV78200_OFF(cpu);
 197                 break;
 198         case MVEBU_GPIO_SOC_VARIANT_ARMADAXP:
 199                 cpu = smp_processor_id();
 200                 *map = mvchip->percpu_regs;
 201                 *offset = GPIO_EDGE_MASK_ARMADAXP_OFF(cpu);
 202                 break;
 203         default:
 204                 BUG();
 205         }
 206 }
 207
 208 static u32
 209 mvebu_gpio_read_edge_mask(struct mvebu_gpio_chip *mvchip)
 210 {
 211         struct regmap *map;
 212         unsigned int offset;
 213         u32 val;
 214
 215         mvebu_gpioreg_edge_mask(mvchip, &map, &offset);
 216         regmap_read(map, offset, &val);
 217
 218         return val;
 219 }
 220
 221 static void
 222 mvebu_gpio_write_edge_mask(struct mvebu_gpio_chip *mvchip, u32 val)
 223 {
 224         struct regmap *map;
 225         unsigned int offset;
 226
 227         mvebu_gpioreg_edge_mask(mvchip, &map, &offset);
 228         regmap_write(map, offset, val);
 229 }
 230
 231 static void
 232 mvebu_gpioreg_level_mask(struct mvebu_gpio_chip *mvchip,
 233                          struct regmap **map, unsigned int *offset)
 234 {
 235         int cpu;
 236
 237         switch (mvchip->soc_variant) {
 238         case MVEBU_GPIO_SOC_VARIANT_ORION:
 239         case MVEBU_GPIO_SOC_VARIANT_A8K:
 240                 *map = mvchip->regs;
 241                 *offset = GPIO_LEVEL_MASK_OFF + mvchip->offset;
 242                 break;
 243         case MVEBU_GPIO_SOC_VARIANT_MV78200:
 244                 cpu = smp_processor_id();
 245                 *map = mvchip->regs;
 246                 *offset = GPIO_LEVEL_MASK_MV78200_OFF(cpu);
 247                 break;
 248         case MVEBU_GPIO_SOC_VARIANT_ARMADAXP:
 249                 cpu = smp_processor_id();
 250                 *map = mvchip->percpu_regs;
 251                 *offset = GPIO_LEVEL_MASK_ARMADAXP_OFF(cpu);
 252                 break;
 253         default:
 254                 BUG();
 255         }
 256 }
 257
 258 static u32
 259 mvebu_gpio_read_level_mask(struct mvebu_gpio_chip *mvchip)
 260 {
 261         struct regmap *map;
 262         unsigned int offset;
 263         u32 val;
 264
 265         mvebu_gpioreg_level_mask(mvchip, &map, &offset);
 266         regmap_read(map, offset, &val);
 267
 268         return val;
 269 }
 270
 271 static void
 272 mvebu_gpio_write_level_mask(struct mvebu_gpio_chip *mvchip, u32 val)
 273 {
 274         struct regmap *map;
 275         unsigned int offset;
 276
 277         mvebu_gpioreg_level_mask(mvchip, &map, &offset);
 278         regmap_write(map, offset, val);
 279 }
 280
 281 /*
 282  * Functions returning addresses of individual registers for a given
 283  * PWM controller.
 284  */
 285 static void __iomem *mvebu_pwmreg_blink_on_duration(struct mvebu_pwm *mvpwm)
 286 {
 287         return mvpwm->membase + PWM_BLINK_ON_DURATION_OFF;
 288 }
 289
 290 static void __iomem *mvebu_pwmreg_blink_off_duration(struct mvebu_pwm *mvpwm)
 291 {
 292         return mvpwm->membase + PWM_BLINK_OFF_DURATION_OFF;
 293 }
 294
 295 /*
 296  * Functions implementing the gpio_chip methods
 297  */
 298 static void mvebu_gpio_set(struct gpio_chip *chip, unsigned int pin, int value)
 299 {
 300         struct mvebu_gpio_chip *mvchip = gpiochip_get_data(chip);
 301
 302         regmap_update_bits(mvchip->regs, GPIO_OUT_OFF + mvchip->offset,
 303                            BIT(pin), value ? BIT(pin) : 0);
 304 }
 305
 306 static int mvebu_gpio_get(struct gpio_chip *chip, unsigned int pin)
 307 {
 308         struct mvebu_gpio_chip *mvchip = gpiochip_get_data(chip);
 309         u32 u;
 310
 311         regmap_read(mvchip->regs, GPIO_IO_CONF_OFF + mvchip->offset, &u);
 312
 313         if (u & BIT(pin)) {
 314                 u32 data_in, in_pol;
 315
 316                 regmap_read(mvchip->regs, GPIO_DATA_IN_OFF + mvchip->offset,
 317                             &data_in);
 318                 regmap_read(mvchip->regs, GPIO_IN_POL_OFF + mvchip->offset,
 319                             &in_pol);
 320                 u = data_in ^ in_pol;
 321         } else {
 322                 regmap_read(mvchip->regs, GPIO_OUT_OFF + mvchip->offset, &u);
 323         }
 324
 325         return (u >> pin) & 1;
 326 }
 327
 328 static void mvebu_gpio_blink(struct gpio_chip *chip, unsigned int pin,
 329                              int value)
 330 {
 331         struct mvebu_gpio_chip *mvchip = gpiochip_get_data(chip);
 332
 333         regmap_update_bits(mvchip->regs, GPIO_BLINK_EN_OFF + mvchip->offset,
 334                            BIT(pin), value ? BIT(pin) : 0);
 335 }
 336
 337 static int mvebu_gpio_direction_input(struct gpio_chip *chip, unsigned int pin)
 338 {
 339         struct mvebu_gpio_chip *mvchip = gpiochip_get_data(chip);
 340         int ret;
 341
 342         /*
 343          * Check with the pinctrl driver whether this pin is usable as
 344          * an input GPIO
 345          */
 346         ret = pinctrl_gpio_direction_input(chip->base + pin);
 347         if (ret)
 348                 return ret;
 349
 350         regmap_update_bits(mvchip->regs, GPIO_IO_CONF_OFF + mvchip->offset,
 351                            BIT(pin), BIT(pin));
 352
 353         return 0;
 354 }
 355
 356 static int mvebu_gpio_direction_output(struct gpio_chip *chip, unsigned int pin,
 357                                        int value)
 358 {
 359         struct mvebu_gpio_chip *mvchip = gpiochip_get_data(chip);
 360         int ret;
 361
 362         /*
 363          * Check with the pinctrl driver whether this pin is usable as
 364          * an output GPIO
 365          */
 366         ret = pinctrl_gpio_direction_output(chip->base + pin);
 367         if (ret)
 368                 return ret;
 369
 370         mvebu_gpio_blink(chip, pin, 0);
 371         mvebu_gpio_set(chip, pin, value);
 372
 373         regmap_update_bits(mvchip->regs, GPIO_IO_CONF_OFF + mvchip->offset,
 374                            BIT(pin), 0);
 375
 376         return 0;
 377 }
 378
 379 static int mvebu_gpio_to_irq(struct gpio_chip *chip, unsigned int pin)
 380 {
 381         struct mvebu_gpio_chip *mvchip = gpiochip_get_data(chip);
 382
 383         return irq_create_mapping(mvchip->domain, pin);
 384 }
 385
 386 /*
 387  * Functions implementing the irq_chip methods
 388  */
 389 static void mvebu_gpio_irq_ack(struct irq_data *d)
 390 {
 391         struct irq_chip_generic *gc = irq_data_get_irq_chip_data(d);
 392         struct mvebu_gpio_chip *mvchip = gc->private;
 393         u32 mask = d->mask;
 394
 395         irq_gc_lock(gc);
 396         mvebu_gpio_write_edge_cause(mvchip, ~mask);
 397         irq_gc_unlock(gc);
 398 }
 399
 400 static void mvebu_gpio_edge_irq_mask(struct irq_data *d)
 401 {
 402         struct irq_chip_generic *gc = irq_data_get_irq_chip_data(d);
 403         struct mvebu_gpio_chip *mvchip = gc->private;
 404         struct irq_chip_type *ct = irq_data_get_chip_type(d);
 405         u32 mask = d->mask;
 406
 407         irq_gc_lock(gc);
 408         ct->mask_cache_priv &= ~mask;
 409         mvebu_gpio_write_edge_mask(mvchip, ct->mask_cache_priv);
 410         irq_gc_unlock(gc);
 411 }
 412
 413 static void mvebu_gpio_edge_irq_unmask(struct irq_data *d)
 414 {
 415         struct irq_chip_generic *gc = irq_data_get_irq_chip_data(d);
 416         struct mvebu_gpio_chip *mvchip = gc->private;
 417         struct irq_chip_type *ct = irq_data_get_chip_type(d);
 418         u32 mask = d->mask;
 419
 420         irq_gc_lock(gc);
 421         ct->mask_cache_priv |= mask;
 422         mvebu_gpio_write_edge_mask(mvchip, ct->mask_cache_priv);
 423         irq_gc_unlock(gc);
 424 }
 425
 426 static void mvebu_gpio_level_irq_mask(struct irq_data *d)
 427 {
 428         struct irq_chip_generic *gc = irq_data_get_irq_chip_data(d);
 429         struct mvebu_gpio_chip *mvchip = gc->private;
 430         struct irq_chip_type *ct = irq_data_get_chip_type(d);
 431         u32 mask = d->mask;
 432
 433         irq_gc_lock(gc);
 434         ct->mask_cache_priv &= ~mask;
 435         mvebu_gpio_write_level_mask(mvchip, ct->mask_cache_priv);
 436         irq_gc_unlock(gc);
 437 }
 438
 439 static void mvebu_gpio_level_irq_unmask(struct irq_data *d)
 440 {
 441         struct irq_chip_generic *gc = irq_data_get_irq_chip_data(d);
 442         struct mvebu_gpio_chip *mvchip = gc->private;
 443         struct irq_chip_type *ct = irq_data_get_chip_type(d);
 444         u32 mask = d->mask;
 445
 446         irq_gc_lock(gc);
 447         ct->mask_cache_priv |= mask;
 448         mvebu_gpio_write_level_mask(mvchip, ct->mask_cache_priv);
 449         irq_gc_unlock(gc);
 450 }
 451
 452 /*****************************************************************************
 453  * MVEBU GPIO IRQ
 454  *
 455  * GPIO_IN_POL register controls whether GPIO_DATA_IN will hold the same
 456  * value of the line or the opposite value.
 457  *
 458  * Level IRQ handlers: DATA_IN is used directly as cause register.
 459  *                     Interrupt are masked by LEVEL_MASK registers.
 460  * Edge IRQ handlers:  Change in DATA_IN are latched in EDGE_CAUSE.
 461  *                     Interrupt are masked by EDGE_MASK registers.
 462  * Both-edge handlers: Similar to regular Edge handlers, but also swaps
 463  *                     the polarity to catch the next line transaction.
 464  *                     This is a race condition that might not perfectly
 465  *                     work on some use cases.
 466  *
 467  * Every eight GPIO lines are grouped (OR'ed) before going up to main
 468  * cause register.
 469  *
 470  *                    EDGE  cause    mask
 471  *        data-in   /--------| |-----| |----\
 472  *     -----| |-----                         ---- to main cause reg
 473  *           X      \----------------| |----/
 474  *        polarity    LEVEL          mask
 475  *
 476  ****************************************************************************/
 477
 478 static int mvebu_gpio_irq_set_type(struct irq_data *d, unsigned int type)
 479 {
 480         struct irq_chip_generic *gc = irq_data_get_irq_chip_data(d);
 481         struct irq_chip_type *ct = irq_data_get_chip_type(d);
 482         struct mvebu_gpio_chip *mvchip = gc->private;
 483         int pin;
 484         u32 u;
 485
 486         pin = d->hwirq;
 487
 488         regmap_read(mvchip->regs, GPIO_IO_CONF_OFF + mvchip->offset, &u);
 489         if ((u & BIT(pin)) == 0)
 490                 return -EINVAL;
 491
 492         type &= IRQ_TYPE_SENSE_MASK;
 493         if (type == IRQ_TYPE_NONE)
 494                 return -EINVAL;
 495
 496         /* Check if we need to change chip and handler */
 497         if (!(ct->type & type))
 498                 if (irq_setup_alt_chip(d, type))
 499                         return -EINVAL;
 500
 501         /*
 502          * Configure interrupt polarity.
 503          */
 504         switch (type) {
 505         case IRQ_TYPE_EDGE_RISING:
 506         case IRQ_TYPE_LEVEL_HIGH:
 507                 regmap_update_bits(mvchip->regs,
 508                                    GPIO_IN_POL_OFF + mvchip->offset,
 509                                    BIT(pin), 0);
 510                 break;
 511         case IRQ_TYPE_EDGE_FALLING:
 512         case IRQ_TYPE_LEVEL_LOW:
 513                 regmap_update_bits(mvchip->regs,
 514                                    GPIO_IN_POL_OFF + mvchip->offset,
 515                                    BIT(pin), BIT(pin));
 516                 break;
 517         case IRQ_TYPE_EDGE_BOTH: {
 518                 u32 data_in, in_pol, val;
 519
 520                 regmap_read(mvchip->regs,
 521                             GPIO_IN_POL_OFF + mvchip->offset, &in_pol);
 522                 regmap_read(mvchip->regs,
 523                             GPIO_DATA_IN_OFF + mvchip->offset, &data_in);
 524
 525                 /*
 526                  * set initial polarity based on current input level
 527                  */
 528                 if ((data_in ^ in_pol) & BIT(pin))
 529                         val = BIT(pin); /* falling */
 530                 else
 531                         val = 0; /* raising */
 532
 533                 regmap_update_bits(mvchip->regs,
 534                                    GPIO_IN_POL_OFF + mvchip->offset,
 535                                    BIT(pin), val);
 536                 break;
 537         }
 538         }
 539         return 0;
 540 }
 541
 542 static void mvebu_gpio_irq_handler(struct irq_desc *desc)
 543 {
 544         struct mvebu_gpio_chip *mvchip = irq_desc_get_handler_data(desc);
 545         struct irq_chip *chip = irq_desc_get_chip(desc);
 546         u32 cause, type, data_in, level_mask, edge_cause, edge_mask;
 547         int i;
 548
 549         if (mvchip == NULL)
 550                 return;
 551
 552         chained_irq_enter(chip, desc);
 553
 554         regmap_read(mvchip->regs, GPIO_DATA_IN_OFF + mvchip->offset, &data_in);
 555         level_mask = mvebu_gpio_read_level_mask(mvchip);
 556         edge_cause = mvebu_gpio_read_edge_cause(mvchip);
 557         edge_mask  = mvebu_gpio_read_edge_mask(mvchip);
 558
 559         cause = (data_in & level_mask) | (edge_cause & edge_mask);
 560
 561         for (i = 0; i < mvchip->chip.ngpio; i++) {
 562                 int irq;
 563
 564                 irq = irq_find_mapping(mvchip->domain, i);
 565
 566                 if (!(cause & BIT(i)))
 567                         continue;
 568
 569                 type = irq_get_trigger_type(irq);
 570                 if ((type & IRQ_TYPE_SENSE_MASK) == IRQ_TYPE_EDGE_BOTH) {
 571                         /* Swap polarity (race with GPIO line) */
 572                         u32 polarity;
 573
 574                         regmap_read(mvchip->regs,
 575                                     GPIO_IN_POL_OFF + mvchip->offset,
 576                                     &polarity);
 577                         polarity ^= BIT(i);
 578                         regmap_write(mvchip->regs,
 579                                      GPIO_IN_POL_OFF + mvchip->offset,
 580                                      polarity);
 581                 }
 582
 583                 generic_handle_irq(irq);
 584         }
 585
 586         chained_irq_exit(chip, desc);
 587 }
 588
 589 /*
 590  * Functions implementing the pwm_chip methods
 591  */
 592 static struct mvebu_pwm *to_mvebu_pwm(struct pwm_chip *chip)
 593 {
 594         return container_of(chip, struct mvebu_pwm, chip);
 595 }
 596
 597 static int mvebu_pwm_request(struct pwm_chip *chip, struct pwm_device *pwm)
 598 {
 599         struct mvebu_pwm *mvpwm = to_mvebu_pwm(chip);
 600         struct mvebu_gpio_chip *mvchip = mvpwm->mvchip;
 601         struct gpio_desc *desc;
 602         unsigned long flags;
 603         int ret = 0;
 604
 605         spin_lock_irqsave(&mvpwm->lock, flags);
 606
 607         if (mvpwm->gpiod) {
 608                 ret = -EBUSY;
 609         } else {
 610                 desc = gpiochip_request_own_desc(&mvchip->chip,
 611                                                  pwm->hwpwm, "mvebu-pwm");
 612                 if (IS_ERR(desc)) {
 613                         ret = PTR_ERR(desc);
 614                         goto out;
 615                 }
 616
 617                 ret = gpiod_direction_output(desc, 0);
 618                 if (ret) {
 619                         gpiochip_free_own_desc(desc);
 620                         goto out;
 621                 }
 622
 623                 mvpwm->gpiod = desc;
 624         }
 625 out:
 626         spin_unlock_irqrestore(&mvpwm->lock, flags);
 627         return ret;
 628 }
 629
 630 static void mvebu_pwm_free(struct pwm_chip *chip, struct pwm_device *pwm)
 631 {
 632         struct mvebu_pwm *mvpwm = to_mvebu_pwm(chip);
 633         unsigned long flags;
 634
 635         spin_lock_irqsave(&mvpwm->lock, flags);
 636         gpiochip_free_own_desc(mvpwm->gpiod);
 637         mvpwm->gpiod = NULL;
 638         spin_unlock_irqrestore(&mvpwm->lock, flags);
 639 }
 640
 641 static void mvebu_pwm_get_state(struct pwm_chip *chip,
 642                                 struct pwm_device *pwm,
 643                                 struct pwm_state *state) {
 644
 645         struct mvebu_pwm *mvpwm = to_mvebu_pwm(chip);
 646         struct mvebu_gpio_chip *mvchip = mvpwm->mvchip;
 647         unsigned long long val;
 648         unsigned long flags;
 649         u32 u;
 650
 651         spin_lock_irqsave(&mvpwm->lock, flags);
 652
 653         u = readl_relaxed(mvebu_pwmreg_blink_on_duration(mvpwm));
 654         val = (unsigned long long) u * NSEC_PER_SEC;
 655         do_div(val, mvpwm->clk_rate);
 656         if (val > UINT_MAX)
 657                 state->duty_cycle = UINT_MAX;
 658         else if (val)
 659                 state->duty_cycle = val;
 660         else
 661                 state->duty_cycle = 1;
 662
 663         val = (unsigned long long) u; /* on duration */
 664         /* period = on + off duration */
 665         val += readl_relaxed(mvebu_pwmreg_blink_off_duration(mvpwm));
 666         val *= NSEC_PER_SEC;
 667         do_div(val, mvpwm->clk_rate);
 668         if (val > UINT_MAX)
 669                 state->period = UINT_MAX;
 670         else if (val)
 671                 state->period = val;
 672         else
 673                 state->period = 1;
 674
 675         regmap_read(mvchip->regs, GPIO_BLINK_EN_OFF + mvchip->offset, &u);
 676         if (u)
 677                 state->enabled = true;
 678         else
 679                 state->enabled = false;
 680
 681         spin_unlock_irqrestore(&mvpwm->lock, flags);
 682 }
 683
 684 static int mvebu_pwm_apply(struct pwm_chip *chip, struct pwm_device *pwm,
 685                            struct pwm_state *state)
 686 {
 687         struct mvebu_pwm *mvpwm = to_mvebu_pwm(chip);
 688         struct mvebu_gpio_chip *mvchip = mvpwm->mvchip;
 689         unsigned long long val;
 690         unsigned long flags;
 691         unsigned int on, off;
 692
 693         if (state->polarity != PWM_POLARITY_NORMAL)
 694                 return -EINVAL;
 695
 696         val = (unsigned long long) mvpwm->clk_rate * state->duty_cycle;
 697         do_div(val, NSEC_PER_SEC);
 698         if (val > UINT_MAX)
 699                 return -EINVAL;
 700         if (val)
 701                 on = val;
 702         else
 703                 on = 1;
 704
 705         val = (unsigned long long) mvpwm->clk_rate *
 706                 (state->period - state->duty_cycle);
 707         do_div(val, NSEC_PER_SEC);
 708         if (val > UINT_MAX)
 709                 return -EINVAL;
 710         if (val)
 711                 off = val;
 712         else
 713                 off = 1;
 714
 715         spin_lock_irqsave(&mvpwm->lock, flags);
 716
 717         writel_relaxed(on, mvebu_pwmreg_blink_on_duration(mvpwm));
 718         writel_relaxed(off, mvebu_pwmreg_blink_off_duration(mvpwm));
 719         if (state->enabled)
 720                 mvebu_gpio_blink(&mvchip->chip, pwm->hwpwm, 1);
 721         else
 722                 mvebu_gpio_blink(&mvchip->chip, pwm->hwpwm, 0);
 723
 724         spin_unlock_irqrestore(&mvpwm->lock, flags);
 725
 726         return 0;
 727 }
 728
 729 static const struct pwm_ops mvebu_pwm_ops = {
 730         .request = mvebu_pwm_request,
 731         .free = mvebu_pwm_free,
 732         .get_state = mvebu_pwm_get_state,
 733         .apply = mvebu_pwm_apply,
 734         .owner = THIS_MODULE,
 735 };
 736
 737 static void __maybe_unused mvebu_pwm_suspend(struct mvebu_gpio_chip *mvchip)
 738 {
 739         struct mvebu_pwm *mvpwm = mvchip->mvpwm;
 740
 741         regmap_read(mvchip->regs, GPIO_BLINK_CNT_SELECT_OFF + mvchip->offset,
 742                     &mvpwm->blink_select);
 743         mvpwm->blink_on_duration =
 744                 readl_relaxed(mvebu_pwmreg_blink_on_duration(mvpwm));
 745         mvpwm->blink_off_duration =
 746                 readl_relaxed(mvebu_pwmreg_blink_off_duration(mvpwm));
 747 }
 748
 749 static void __maybe_unused mvebu_pwm_resume(struct mvebu_gpio_chip *mvchip)
 750 {
 751         struct mvebu_pwm *mvpwm = mvchip->mvpwm;
 752
 753         regmap_write(mvchip->regs, GPIO_BLINK_CNT_SELECT_OFF + mvchip->offset,
 754                      mvpwm->blink_select);
 755         writel_relaxed(mvpwm->blink_on_duration,
 756                        mvebu_pwmreg_blink_on_duration(mvpwm));
 757         writel_relaxed(mvpwm->blink_off_duration,
 758                        mvebu_pwmreg_blink_off_duration(mvpwm));
 759 }
 760
 761 static int mvebu_pwm_probe(struct platform_device *pdev,
 762                            struct mvebu_gpio_chip *mvchip,
 763                            int id)
 764 {
 765         struct device *dev = &pdev->dev;
 766         struct mvebu_pwm *mvpwm;
 767         struct resource *res;
 768         u32 set;
 769
 770         if (!of_device_is_compatible(mvchip->chip.of_node,
 771                                      "marvell,armada-370-gpio"))
 772                 return 0;
 773
 774         /*
 775          * There are only two sets of PWM configuration registers for
 776          * all the GPIO lines on those SoCs which this driver reserves
 777          * for the first two GPIO chips. So if the resource is missing
 778          * we can't treat it as an error.
 779          */
 780         res = platform_get_resource_byname(pdev, IORESOURCE_MEM, "pwm");
 781         if (!res)
 782                 return 0;
 783
 784         if (IS_ERR(mvchip->clk))
 785                 return PTR_ERR(mvchip->clk);
 786
 787         /*
 788          * Use set A for lines of GPIO chip with id 0, B for GPIO chip
 789          * with id 1. Don't allow further GPIO chips to be used for PWM.
 790          */
 791         if (id == 0)
 792                 set = 0;
 793         else if (id == 1)
 794                 set = U32_MAX;
 795         else
 796                 return -EINVAL;
 797         regmap_write(mvchip->regs,
 798                      GPIO_BLINK_CNT_SELECT_OFF + mvchip->offset, set);
 799
 800         mvpwm = devm_kzalloc(dev, sizeof(struct mvebu_pwm), GFP_KERNEL);
 801         if (!mvpwm)
 802                 return -ENOMEM;
 803         mvchip->mvpwm = mvpwm;
 804         mvpwm->mvchip = mvchip;
 805
 806         mvpwm->membase = devm_ioremap_resource(dev, res);
 807         if (IS_ERR(mvpwm->membase))
 808                 return PTR_ERR(mvpwm->membase);
 809
 810         mvpwm->clk_rate = clk_get_rate(mvchip->clk);
 811         if (!mvpwm->clk_rate) {
 812                 dev_err(dev, "failed to get clock rate\n");
 813                 return -EINVAL;
 814         }
 815
 816         mvpwm->chip.dev = dev;
 817         mvpwm->chip.ops = &mvebu_pwm_ops;
 818         mvpwm->chip.npwm = mvchip->chip.ngpio;
 819         /*
 820          * There may already be some PWM allocated, so we can't force
 821          * mvpwm->chip.base to a fixed point like mvchip->chip.base.
 822          * So, we let pwmchip_add() do the numbering and take the next free
 823          * region.
 824          */
 825         mvpwm->chip.base = -1;
 826
 827         spin_lock_init(&mvpwm->lock);
 828
 829         return pwmchip_add(&mvpwm->chip);
 830 }
 831
 832 #ifdef CONFIG_DEBUG_FS
 833 #include <linux/seq_file.h>
 834
 835 static void mvebu_gpio_dbg_show(struct seq_file *s, struct gpio_chip *chip)
 836 {
 837         struct mvebu_gpio_chip *mvchip = gpiochip_get_data(chip);
 838         u32 out, io_conf, blink, in_pol, data_in, cause, edg_msk, lvl_msk;
 839         int i;
 840
 841         regmap_read(mvchip->regs, GPIO_OUT_OFF + mvchip->offset, &out);
 842         regmap_read(mvchip->regs, GPIO_IO_CONF_OFF + mvchip->offset, &io_conf);
 843         regmap_read(mvchip->regs, GPIO_BLINK_EN_OFF + mvchip->offset, &blink);
 844         regmap_read(mvchip->regs, GPIO_IN_POL_OFF + mvchip->offset, &in_pol);
 845         regmap_read(mvchip->regs, GPIO_DATA_IN_OFF + mvchip->offset, &data_in);
 846         cause   = mvebu_gpio_read_edge_cause(mvchip);
 847         edg_msk = mvebu_gpio_read_edge_mask(mvchip);
 848         lvl_msk = mvebu_gpio_read_level_mask(mvchip);
 849
 850         for (i = 0; i < chip->ngpio; i++) {
 851                 const char *label;
 852                 u32 msk;
 853                 bool is_out;
 854
 855                 label = gpiochip_is_requested(chip, i);
 856                 if (!label)
 857                         continue;
 858
 859                 msk = BIT(i);
 860                 is_out = !(io_conf & msk);
 861
 862                 seq_printf(s, " gpio-%-3d (%-20.20s)", chip->base + i, label);
 863
 864                 if (is_out) {
 865                         seq_printf(s, " out %s %s\n",
 866                                    out & msk ? "hi" : "lo",
 867                                    blink & msk ? "(blink )" : "");
 868                         continue;
 869                 }
 870
 871                 seq_printf(s, " in  %s (act %s) - IRQ",
 872                            (data_in ^ in_pol) & msk  ? "hi" : "lo",
 873                            in_pol & msk ? "lo" : "hi");
 874                 if (!((edg_msk | lvl_msk) & msk)) {
 875                         seq_puts(s, " disabled\n");
 876                         continue;
 877                 }
 878                 if (edg_msk & msk)
 879                         seq_puts(s, " edge ");
 880                 if (lvl_msk & msk)
 881                         seq_puts(s, " level");
 882                 seq_printf(s, " (%s)\n", cause & msk ? "pending" : "clear  ");
 883         }
 884 }
 885 #else
 886 #define mvebu_gpio_dbg_show NULL
 887 #endif
 888
 889 static const struct of_device_id mvebu_gpio_of_match[] = {
 890         {
 891                 .compatible = "marvell,orion-gpio",
 892                 .data       = (void *) MVEBU_GPIO_SOC_VARIANT_ORION,
 893         },
 894         {
 895                 .compatible = "marvell,mv78200-gpio",
 896                 .data       = (void *) MVEBU_GPIO_SOC_VARIANT_MV78200,
 897         },
 898         {
 899                 .compatible = "marvell,armadaxp-gpio",
 900                 .data       = (void *) MVEBU_GPIO_SOC_VARIANT_ARMADAXP,
 901         },
 902         {
 903                 .compatible = "marvell,armada-370-gpio",
 904                 .data       = (void *) MVEBU_GPIO_SOC_VARIANT_ORION,
 905         },
 906         {
 907                 .compatible = "marvell,armada-8k-gpio",
 908                 .data       = (void *) MVEBU_GPIO_SOC_VARIANT_A8K,
 909         },
 910         {
 911                 /* sentinel */
 912         },
 913 };
 914
 915 static int mvebu_gpio_suspend(struct platform_device *pdev, pm_message_t state)
 916 {
 917         struct mvebu_gpio_chip *mvchip = platform_get_drvdata(pdev);
 918         int i;
 919
 920         regmap_read(mvchip->regs, GPIO_OUT_OFF + mvchip->offset,
 921                     &mvchip->out_reg);
 922         regmap_read(mvchip->regs, GPIO_IO_CONF_OFF + mvchip->offset,
 923                     &mvchip->io_conf_reg);
 924         regmap_read(mvchip->regs, GPIO_BLINK_EN_OFF + mvchip->offset,
 925                     &mvchip->blink_en_reg);
 926         regmap_read(mvchip->regs, GPIO_IN_POL_OFF + mvchip->offset,
 927                     &mvchip->in_pol_reg);
 928
 929         switch (mvchip->soc_variant) {
 930         case MVEBU_GPIO_SOC_VARIANT_ORION:
 931         case MVEBU_GPIO_SOC_VARIANT_A8K:
 932                 regmap_read(mvchip->regs, GPIO_EDGE_MASK_OFF + mvchip->offset,
 933                             &mvchip->edge_mask_regs[0]);
 934                 regmap_read(mvchip->regs, GPIO_LEVEL_MASK_OFF + mvchip->offset,
 935                             &mvchip->level_mask_regs[0]);
 936                 break;
 937         case MVEBU_GPIO_SOC_VARIANT_MV78200:
 938                 for (i = 0; i < 2; i++) {
 939                         regmap_read(mvchip->regs,
 940                                     GPIO_EDGE_MASK_MV78200_OFF(i),
 941                                     &mvchip->edge_mask_regs[i]);
 942                         regmap_read(mvchip->regs,
 943                                     GPIO_LEVEL_MASK_MV78200_OFF(i),
 944                                     &mvchip->level_mask_regs[i]);
 945                 }
 946                 break;
 947         case MVEBU_GPIO_SOC_VARIANT_ARMADAXP:
 948                 for (i = 0; i < 4; i++) {
 949                         regmap_read(mvchip->regs,
 950                                     GPIO_EDGE_MASK_ARMADAXP_OFF(i),
 951                                     &mvchip->edge_mask_regs[i]);
 952                         regmap_read(mvchip->regs,
 953                                     GPIO_LEVEL_MASK_ARMADAXP_OFF(i),
 954                                     &mvchip->level_mask_regs[i]);
 955                 }
 956                 break;
 957         default:
 958                 BUG();
 959         }
 960
 961         if (IS_ENABLED(CONFIG_PWM))
 962                 mvebu_pwm_suspend(mvchip);
 963
 964         return 0;
 965 }
 966
 967 static int mvebu_gpio_resume(struct platform_device *pdev)
 968 {
 969         struct mvebu_gpio_chip *mvchip = platform_get_drvdata(pdev);
 970         int i;
 971
 972         regmap_write(mvchip->regs, GPIO_OUT_OFF + mvchip->offset,
 973                      mvchip->out_reg);
 974         regmap_write(mvchip->regs, GPIO_IO_CONF_OFF + mvchip->offset,
 975                      mvchip->io_conf_reg);
 976         regmap_write(mvchip->regs, GPIO_BLINK_EN_OFF + mvchip->offset,
 977                      mvchip->blink_en_reg);
 978         regmap_write(mvchip->regs, GPIO_IN_POL_OFF + mvchip->offset,
 979                      mvchip->in_pol_reg);
 980
 981         switch (mvchip->soc_variant) {
 982         case MVEBU_GPIO_SOC_VARIANT_ORION:
 983         case MVEBU_GPIO_SOC_VARIANT_A8K:
 984                 regmap_write(mvchip->regs, GPIO_EDGE_MASK_OFF + mvchip->offset,
 985                              mvchip->edge_mask_regs[0]);
 986                 regmap_write(mvchip->regs, GPIO_LEVEL_MASK_OFF + mvchip->offset,
 987                              mvchip->level_mask_regs[0]);
 988                 break;
 989         case MVEBU_GPIO_SOC_VARIANT_MV78200:
 990                 for (i = 0; i < 2; i++) {
 991                         regmap_write(mvchip->regs,
 992                                      GPIO_EDGE_MASK_MV78200_OFF(i),
 993                                      mvchip->edge_mask_regs[i]);
 994                         regmap_write(mvchip->regs,
 995                                      GPIO_LEVEL_MASK_MV78200_OFF(i),
 996                                      mvchip->level_mask_regs[i]);
 997                 }
 998                 break;
 999         case MVEBU_GPIO_SOC_VARIANT_ARMADAXP:
1000                 for (i = 0; i < 4; i++) {
1001                         regmap_write(mvchip->regs,
1002                                      GPIO_EDGE_MASK_ARMADAXP_OFF(i),
1003                                      mvchip->edge_mask_regs[i]);
1004                         regmap_write(mvchip->regs,
1005                                      GPIO_LEVEL_MASK_ARMADAXP_OFF(i),
1006                                      mvchip->level_mask_regs[i]);
1007                 }
1008                 break;
1009         default:
1010                 BUG();
1011         }
1012
1013         if (IS_ENABLED(CONFIG_PWM))
1014                 mvebu_pwm_resume(mvchip);
1015
1016         return 0;
1017 }
1018
1019 static const struct regmap_config mvebu_gpio_regmap_config = {
1020         .reg_bits = 32,
1021         .reg_stride = 4,
1022         .val_bits = 32,
1023         .fast_io = true,
1024 };
1025
1026 static int mvebu_gpio_probe_raw(struct platform_device *pdev,
1027                                 struct mvebu_gpio_chip *mvchip)
1028 {
1029         struct resource *res;
1030         void __iomem *base;
1031
1032         res = platform_get_resource(pdev, IORESOURCE_MEM, 0);
1033         base = devm_ioremap_resource(&pdev->dev, res);
1034         if (IS_ERR(base))
1035                 return PTR_ERR(base);
1036
1037         mvchip->regs = devm_regmap_init_mmio(&pdev->dev, base,
1038                                              &mvebu_gpio_regmap_config);
1039         if (IS_ERR(mvchip->regs))
1040                 return PTR_ERR(mvchip->regs);
1041
1042         /*
1043          * For the legacy SoCs, the regmap directly maps to the GPIO
1044          * registers, so no offset is needed.
1045          */
1046         mvchip->offset = 0;
1047
1048         /*
1049          * The Armada XP has a second range of registers for the
1050          * per-CPU registers
1051          */
1052         if (mvchip->soc_variant == MVEBU_GPIO_SOC_VARIANT_ARMADAXP) {
1053                 res = platform_get_resource(pdev, IORESOURCE_MEM, 1);
1054                 base = devm_ioremap_resource(&pdev->dev, res);
1055                 if (IS_ERR(base))
1056                         return PTR_ERR(base);
1057
1058                 mvchip->percpu_regs =
1059                         devm_regmap_init_mmio(&pdev->dev, base,
1060                                               &mvebu_gpio_regmap_config);
1061                 if (IS_ERR(mvchip->percpu_regs))
1062                         return PTR_ERR(mvchip->percpu_regs);
1063         }
1064
1065         return 0;
1066 }
1067
1068 static int mvebu_gpio_probe_syscon(struct platform_device *pdev,
1069                                    struct mvebu_gpio_chip *mvchip)
1070 {
1071         mvchip->regs = syscon_node_to_regmap(pdev->dev.parent->of_node);
1072         if (IS_ERR(mvchip->regs))
1073                 return PTR_ERR(mvchip->regs);
1074
1075         if (of_property_read_u32(pdev->dev.of_node, "offset", &mvchip->offset))
1076                 return -EINVAL;
1077
1078         return 0;
1079 }
1080
1081 static int mvebu_gpio_probe(struct platform_device *pdev)
1082 {
1083         struct mvebu_gpio_chip *mvchip;
1084         const struct of_device_id *match;
1085         struct device_node *np = pdev->dev.of_node;
1086         struct irq_chip_generic *gc;
1087         struct irq_chip_type *ct;
1088         unsigned int ngpios;
1089         bool have_irqs;
1090         int soc_variant;
1091         int i, cpu, id;
1092         int err;
1093
1094         match = of_match_device(mvebu_gpio_of_match, &pdev->dev);
1095         if (match)
1096                 soc_variant = (unsigned long) match->data;
1097         else
1098                 soc_variant = MVEBU_GPIO_SOC_VARIANT_ORION;
1099
1100         /* Some gpio controllers do not provide irq support */
1101         have_irqs = of_irq_count(np) != 0;
1102
1103         mvchip = devm_kzalloc(&pdev->dev, sizeof(struct mvebu_gpio_chip),
1104                               GFP_KERNEL);
1105         if (!mvchip)
1106                 return -ENOMEM;
1107
1108         platform_set_drvdata(pdev, mvchip);
1109
1110         if (of_property_read_u32(pdev->dev.of_node, "ngpios", &ngpios)) {
1111                 dev_err(&pdev->dev, "Missing ngpios OF property\n");
1112                 return -ENODEV;
1113         }
1114
1115         id = of_alias_get_id(pdev->dev.of_node, "gpio");
1116         if (id < 0) {
1117                 dev_err(&pdev->dev, "Couldn't get OF id\n");
1118                 return id;
1119         }
1120
1121         mvchip->clk = devm_clk_get(&pdev->dev, NULL);
1122         /* Not all SoCs require a clock.*/
1123         if (!IS_ERR(mvchip->clk))
1124                 clk_prepare_enable(mvchip->clk);
1125
1126         mvchip->soc_variant = soc_variant;
1127         mvchip->chip.label = dev_name(&pdev->dev);
1128         mvchip->chip.parent = &pdev->dev;
1129         mvchip->chip.request = gpiochip_generic_request;
1130         mvchip->chip.free = gpiochip_generic_free;
1131         mvchip->chip.direction_input = mvebu_gpio_direction_input;
1132         mvchip->chip.get = mvebu_gpio_get;
1133         mvchip->chip.direction_output = mvebu_gpio_direction_output;
1134         mvchip->chip.set = mvebu_gpio_set;
1135         if (have_irqs)
1136                 mvchip->chip.to_irq = mvebu_gpio_to_irq;
1137         mvchip->chip.base = id * MVEBU_MAX_GPIO_PER_BANK;
1138         mvchip->chip.ngpio = ngpios;
1139         mvchip->chip.can_sleep = false;
1140         mvchip->chip.of_node = np;
1141         mvchip->chip.dbg_show = mvebu_gpio_dbg_show;
1142
1143         if (soc_variant == MVEBU_GPIO_SOC_VARIANT_A8K)
1144                 err = mvebu_gpio_probe_syscon(pdev, mvchip);
1145         else
1146                 err = mvebu_gpio_probe_raw(pdev, mvchip);
1147
1148         if (err)
1149                 return err;
1150
1151         /*
1152          * Mask and clear GPIO interrupts.
1153          */
1154         switch (soc_variant) {
1155         case MVEBU_GPIO_SOC_VARIANT_ORION:
1156         case MVEBU_GPIO_SOC_VARIANT_A8K:
1157                 regmap_write(mvchip->regs,
1158                              GPIO_EDGE_CAUSE_OFF + mvchip->offset, 0);
1159                 regmap_write(mvchip->regs,
1160                              GPIO_EDGE_MASK_OFF + mvchip->offset, 0);
1161                 regmap_write(mvchip->regs,
1162                              GPIO_LEVEL_MASK_OFF + mvchip->offset, 0);
1163                 break;
1164         case MVEBU_GPIO_SOC_VARIANT_MV78200:
1165                 regmap_write(mvchip->regs, GPIO_EDGE_CAUSE_OFF, 0);
1166                 for (cpu = 0; cpu < 2; cpu++) {
1167                         regmap_write(mvchip->regs,
1168                                      GPIO_EDGE_MASK_MV78200_OFF(cpu), 0);
1169                         regmap_write(mvchip->regs,
1170                                      GPIO_LEVEL_MASK_MV78200_OFF(cpu), 0);
1171                 }
1172                 break;
1173         case MVEBU_GPIO_SOC_VARIANT_ARMADAXP:
1174                 regmap_write(mvchip->regs, GPIO_EDGE_CAUSE_OFF, 0);
1175                 regmap_write(mvchip->regs, GPIO_EDGE_MASK_OFF, 0);
1176                 regmap_write(mvchip->regs, GPIO_LEVEL_MASK_OFF, 0);
1177                 for (cpu = 0; cpu < 4; cpu++) {
1178                         regmap_write(mvchip->percpu_regs,
1179                                      GPIO_EDGE_CAUSE_ARMADAXP_OFF(cpu), 0);
1180                         regmap_write(mvchip->percpu_regs,
1181                                      GPIO_EDGE_MASK_ARMADAXP_OFF(cpu), 0);
1182                         regmap_write(mvchip->percpu_regs,
1183                                      GPIO_LEVEL_MASK_ARMADAXP_OFF(cpu), 0);
1184                 }
1185                 break;
1186         default:
1187                 BUG();
1188         }
1189
1190         devm_gpiochip_add_data(&pdev->dev, &mvchip->chip, mvchip);
1191
1192         /* Some MVEBU SoCs have simple PWM support for GPIO lines */
1193         if (IS_ENABLED(CONFIG_PWM)) {
1194                 err = mvebu_pwm_probe(pdev, mvchip, id);
1195                 if (err)
1196                         return err;
1197         }
1198
1199         /* Some gpio controllers do not provide irq support */
1200         if (!have_irqs)
1201                 return 0;
1202
1203         mvchip->domain =
1204             irq_domain_add_linear(np, ngpios, &irq_generic_chip_ops, NULL);
1205         if (!mvchip->domain) {
1206                 dev_err(&pdev->dev, "couldn't allocate irq domain %s (DT).\n",
1207                         mvchip->chip.label);
1208                 err = -ENODEV;
1209                 goto err_pwm;
1210         }
1211
1212         err = irq_alloc_domain_generic_chips(
1213             mvchip->domain, ngpios, 2, np->name, handle_level_irq,
1214             IRQ_NOREQUEST | IRQ_NOPROBE | IRQ_LEVEL, 0, 0);
1215         if (err) {
1216                 dev_err(&pdev->dev, "couldn't allocate irq chips %s (DT).\n",
1217                         mvchip->chip.label);
1218                 goto err_domain;
1219         }
1220
1221         /*
1222          * NOTE: The common accessors cannot be used because of the percpu
1223          * access to the mask registers
1224          */
1225         gc = irq_get_domain_generic_chip(mvchip->domain, 0);
1226         gc->private = mvchip;
1227         ct = &gc->chip_types[0];
1228         ct->type = IRQ_TYPE_LEVEL_HIGH | IRQ_TYPE_LEVEL_LOW;
1229         ct->chip.irq_mask = mvebu_gpio_level_irq_mask;
1230         ct->chip.irq_unmask = mvebu_gpio_level_irq_unmask;
1231         ct->chip.irq_set_type = mvebu_gpio_irq_set_type;
1232         ct->chip.name = mvchip->chip.label;
1233
1234         ct = &gc->chip_types[1];
1235         ct->type = IRQ_TYPE_EDGE_RISING | IRQ_TYPE_EDGE_FALLING;
1236         ct->chip.irq_ack = mvebu_gpio_irq_ack;
1237         ct->chip.irq_mask = mvebu_gpio_edge_irq_mask;
1238         ct->chip.irq_unmask = mvebu_gpio_edge_irq_unmask;
1239         ct->chip.irq_set_type = mvebu_gpio_irq_set_type;
1240         ct->handler = handle_edge_irq;
1241         ct->chip.name = mvchip->chip.label;
1242
1243         /*
1244          * Setup the interrupt handlers. Each chip can have up to 4
1245          * interrupt handlers, with each handler dealing with 8 GPIO
1246          * pins.
1247          */
1248         for (i = 0; i < 4; i++) {
1249                 int irq = platform_get_irq(pdev, i);
1250
1251                 if (irq < 0)
1252                         continue;
1253                 irq_set_chained_handler_and_data(irq, mvebu_gpio_irq_handler,
1254                                                  mvchip);
1255         }
1256
1257         return 0;
1258
1259 err_domain:
1260         irq_domain_remove(mvchip->domain);
1261 err_pwm:
1262         pwmchip_remove(&mvchip->mvpwm->chip);
1263
1264         return err;
1265 }
1266
1267 static struct platform_driver mvebu_gpio_driver = {
1268         .driver         = {
1269                 .name           = "mvebu-gpio",
1270                 .of_match_table = mvebu_gpio_of_match,
1271         },
1272         .probe          = mvebu_gpio_probe,
1273         .suspend        = mvebu_gpio_suspend,
1274         .resume         = mvebu_gpio_resume,
1275 };
1276 builtin_platform_driver(mvebu_gpio_driver);