drivers/gpio/gpio-davinci.c

   1 /*
   2  * TI DaVinci GPIO Support
   3  *
   4  * Copyright (c) 2006-2007 David Brownell
   5  * Copyright (c) 2007, MontaVista Software, Inc. <source@mvista.com>
   6  *
   7  * This program is free software; you can redistribute it and/or modify
   8  * it under the terms of the GNU General Public License as published by
   9  * the Free Software Foundation; either version 2 of the License, or
  10  * (at your option) any later version.
  11  */
  12 #include <linux/gpio/driver.h>
  13 #include <linux/errno.h>
  14 #include <linux/kernel.h>
  15 #include <linux/clk.h>
  16 #include <linux/err.h>
  17 #include <linux/io.h>
  18 #include <linux/irq.h>
  19 #include <linux/irqdomain.h>
  20 #include <linux/module.h>
  21 #include <linux/of.h>
  22 #include <linux/of_device.h>
  23 #include <linux/pinctrl/consumer.h>
  24 #include <linux/platform_device.h>
  25 #include <linux/platform_data/gpio-davinci.h>
  26 #include <linux/irqchip/chained_irq.h>
  27
  28 struct davinci_gpio_regs {
  29         u32     dir;
  30         u32     out_data;
  31         u32     set_data;
  32         u32     clr_data;
  33         u32     in_data;
  34         u32     set_rising;
  35         u32     clr_rising;
  36         u32     set_falling;
  37         u32     clr_falling;
  38         u32     intstat;
  39 };
  40
  41 typedef struct irq_chip *(*gpio_get_irq_chip_cb_t)(unsigned int irq);
  42
  43 #define BINTEN  0x8 /* GPIO Interrupt Per-Bank Enable Register */
  44 #define MAX_LABEL_SIZE 20
  45
  46 static void __iomem *gpio_base;
  47 static unsigned int offset_array[5] = {0x10, 0x38, 0x60, 0x88, 0xb0};
  48
  49 static inline struct davinci_gpio_regs __iomem *irq2regs(struct irq_data *d)
  50 {
  51         struct davinci_gpio_regs __iomem *g;
  52
  53         g = (__force struct davinci_gpio_regs __iomem *)irq_data_get_irq_chip_data(d);
  54
  55         return g;
  56 }
  57
  58 static int davinci_gpio_irq_setup(struct platform_device *pdev);
  59
  60 /*--------------------------------------------------------------------------*/
  61
  62 /* board setup code *MUST* setup pinmux and enable the GPIO clock. */
  63 static inline int __davinci_direction(struct gpio_chip *chip,
  64                         unsigned offset, bool out, int value)
  65 {
  66         struct davinci_gpio_controller *d = gpiochip_get_data(chip);
  67         struct davinci_gpio_regs __iomem *g;
  68         unsigned long flags;
  69         u32 temp;
  70         int bank = offset / 32;
  71         u32 mask = __gpio_mask(offset);
  72
  73         g = d->regs[bank];
  74         spin_lock_irqsave(&d->lock, flags);
  75         temp = readl_relaxed(&g->dir);
  76         if (out) {
  77                 temp &= ~mask;
  78                 writel_relaxed(mask, value ? &g->set_data : &g->clr_data);
  79         } else {
  80                 temp |= mask;
  81         }
  82         writel_relaxed(temp, &g->dir);
  83         spin_unlock_irqrestore(&d->lock, flags);
  84
  85         return 0;
  86 }
  87
  88 static int davinci_direction_in(struct gpio_chip *chip, unsigned offset)
  89 {
  90         return __davinci_direction(chip, offset, false, 0);
  91 }
  92
  93 static int
  94 davinci_direction_out(struct gpio_chip *chip, unsigned offset, int value)
  95 {
  96         return __davinci_direction(chip, offset, true, value);
  97 }
  98
  99 /*
 100  * Read the pin's value (works even if it's set up as output);
 101  * returns zero/nonzero.
 102  *
 103  * Note that changes are synched to the GPIO clock, so reading values back
 104  * right after you've set them may give old values.
 105  */
 106 static int davinci_gpio_get(struct gpio_chip *chip, unsigned offset)
 107 {
 108         struct davinci_gpio_controller *d = gpiochip_get_data(chip);
 109         struct davinci_gpio_regs __iomem *g;
 110         int bank = offset / 32;
 111
 112         g = d->regs[bank];
 113
 114         return !!(__gpio_mask(offset) & readl_relaxed(&g->in_data));
 115 }
 116
 117 /*
 118  * Assuming the pin is muxed as a gpio output, set its output value.
 119  */
 120 static void
 121 davinci_gpio_set(struct gpio_chip *chip, unsigned offset, int value)
 122 {
 123         struct davinci_gpio_controller *d = gpiochip_get_data(chip);
 124         struct davinci_gpio_regs __iomem *g;
 125         int bank = offset / 32;
 126
 127         g = d->regs[bank];
 128
 129         writel_relaxed(__gpio_mask(offset),
 130                        value ? &g->set_data : &g->clr_data);
 131 }
 132
 133 static struct davinci_gpio_platform_data *
 134 davinci_gpio_get_pdata(struct platform_device *pdev)
 135 {
 136         struct device_node *dn = pdev->dev.of_node;
 137         struct davinci_gpio_platform_data *pdata;
 138         int ret;
 139         u32 val;
 140
 141         if (!IS_ENABLED(CONFIG_OF) || !pdev->dev.of_node)
 142                 return dev_get_platdata(&pdev->dev);
 143
 144         pdata = devm_kzalloc(&pdev->dev, sizeof(*pdata), GFP_KERNEL);
 145         if (!pdata)
 146                 return NULL;
 147
 148         ret = of_property_read_u32(dn, "ti,ngpio", &val);
 149         if (ret)
 150                 goto of_err;
 151
 152         pdata->ngpio = val;
 153
 154         ret = of_property_read_u32(dn, "ti,davinci-gpio-unbanked", &val);
 155         if (ret)
 156                 goto of_err;
 157
 158         pdata->gpio_unbanked = val;
 159
 160         return pdata;
 161
 162 of_err:
 163         dev_err(&pdev->dev, "Populating pdata from DT failed: err %d\n", ret);
 164         return NULL;
 165 }
 166
 167 static int davinci_gpio_probe(struct platform_device *pdev)
 168 {
 169         static int ctrl_num, bank_base;
 170         int gpio, bank, i, ret = 0;
 171         unsigned int ngpio, nbank, nirq;
 172         struct davinci_gpio_controller *chips;
 173         struct davinci_gpio_platform_data *pdata;
 174         struct device *dev = &pdev->dev;
 175         struct resource *res;
 176         char label[MAX_LABEL_SIZE];
 177
 178         pdata = davinci_gpio_get_pdata(pdev);
 179         if (!pdata) {
 180                 dev_err(dev, "No platform data found\n");
 181                 return -EINVAL;
 182         }
 183
 184         dev->platform_data = pdata;
 185
 186         /*
 187          * The gpio banks conceptually expose a segmented bitmap,
 188          * and "ngpio" is one more than the largest zero-based
 189          * bit index that's valid.
 190          */
 191         ngpio = pdata->ngpio;
 192         if (ngpio == 0) {
 193                 dev_err(dev, "How many GPIOs?\n");
 194                 return -EINVAL;
 195         }
 196
 197         if (WARN_ON(ARCH_NR_GPIOS < ngpio))
 198                 ngpio = ARCH_NR_GPIOS;
 199
 200         /*
 201          * If there are unbanked interrupts then the number of
 202          * interrupts is equal to number of gpios else all are banked so
 203          * number of interrupts is equal to number of banks(each with 16 gpios)
 204          */
 205         if (pdata->gpio_unbanked)
 206                 nirq = pdata->gpio_unbanked;
 207         else
 208                 nirq = DIV_ROUND_UP(ngpio, 16);
 209
 210         nbank = DIV_ROUND_UP(ngpio, 32);
 211         chips = devm_kcalloc(dev,
 212                              nbank, sizeof(struct davinci_gpio_controller),
 213                              GFP_KERNEL);
 214         if (!chips)
 215                 return -ENOMEM;
 216
 217         res = platform_get_resource(pdev, IORESOURCE_MEM, 0);
 218         gpio_base = devm_ioremap_resource(dev, res);
 219         if (IS_ERR(gpio_base))
 220                 return PTR_ERR(gpio_base);
 221
 222         for (i = 0; i < nirq; i++) {
 223                 chips->irqs[i] = platform_get_irq(pdev, i);
 224                 if (chips->irqs[i] < 0) {
 225                         if (chips->irqs[i] != -EPROBE_DEFER)
 226                                 dev_info(dev, "IRQ not populated, err = %d\n",
 227                                          chips->irqs[i]);
 228                         return chips->irqs[i];
 229                 }
 230         }
 231
 232         snprintf(label, MAX_LABEL_SIZE, "davinci_gpio.%d", ctrl_num++);
 233         chips->chip.label = devm_kstrdup(dev, label, GFP_KERNEL);
 234                 if (!chips->chip.label)
 235                         return -ENOMEM;
 236
 237         chips->chip.direction_input = davinci_direction_in;
 238         chips->chip.get = davinci_gpio_get;
 239         chips->chip.direction_output = davinci_direction_out;
 240         chips->chip.set = davinci_gpio_set;
 241
 242         chips->chip.ngpio = ngpio;
 243         chips->chip.base = bank_base;
 244
 245 #ifdef CONFIG_OF_GPIO
 246         chips->chip.of_gpio_n_cells = 2;
 247         chips->chip.parent = dev;
 248         chips->chip.of_node = dev->of_node;
 249
 250         if (of_property_read_bool(dev->of_node, "gpio-ranges")) {
 251                 chips->chip.request = gpiochip_generic_request;
 252                 chips->chip.free = gpiochip_generic_free;
 253         }
 254 #endif
 255         spin_lock_init(&chips->lock);
 256         bank_base += ngpio;
 257
 258         for (gpio = 0, bank = 0; gpio < ngpio; gpio += 32, bank++)
 259                 chips->regs[bank] = gpio_base + offset_array[bank];
 260
 261         ret = devm_gpiochip_add_data(dev, &chips->chip, chips);
 262         if (ret)
 263                 goto err;
 264
 265         platform_set_drvdata(pdev, chips);
 266         ret = davinci_gpio_irq_setup(pdev);
 267         if (ret)
 268                 goto err;
 269
 270         return 0;
 271
 272 err:
 273         /* Revert the static variable increments */
 274         ctrl_num--;
 275         bank_base -= ngpio;
 276
 277         return ret;
 278 }
 279
 280 /*--------------------------------------------------------------------------*/
 281 /*
 282  * We expect irqs will normally be set up as input pins, but they can also be
 283  * used as output pins ... which is convenient for testing.
 284  *
 285  * NOTE:  The first few GPIOs also have direct INTC hookups in addition
 286  * to their GPIOBNK0 irq, with a bit less overhead.
 287  *
 288  * All those INTC hookups (direct, plus several IRQ banks) can also
 289  * serve as EDMA event triggers.
 290  */
 291
 292 static void gpio_irq_disable(struct irq_data *d)
 293 {
 294         struct davinci_gpio_regs __iomem *g = irq2regs(d);
 295         u32 mask = (u32) irq_data_get_irq_handler_data(d);
 296
 297         writel_relaxed(mask, &g->clr_falling);
 298         writel_relaxed(mask, &g->clr_rising);
 299 }
 300
 301 static void gpio_irq_enable(struct irq_data *d)
 302 {
 303         struct davinci_gpio_regs __iomem *g = irq2regs(d);
 304         u32 mask = (u32) irq_data_get_irq_handler_data(d);
 305         unsigned status = irqd_get_trigger_type(d);
 306
 307         status &= IRQ_TYPE_EDGE_FALLING | IRQ_TYPE_EDGE_RISING;
 308         if (!status)
 309                 status = IRQ_TYPE_EDGE_FALLING | IRQ_TYPE_EDGE_RISING;
 310
 311         if (status & IRQ_TYPE_EDGE_FALLING)
 312                 writel_relaxed(mask, &g->set_falling);
 313         if (status & IRQ_TYPE_EDGE_RISING)
 314                 writel_relaxed(mask, &g->set_rising);
 315 }
 316
 317 static int gpio_irq_type(struct irq_data *d, unsigned trigger)
 318 {
 319         if (trigger & ~(IRQ_TYPE_EDGE_FALLING | IRQ_TYPE_EDGE_RISING))
 320                 return -EINVAL;
 321
 322         return 0;
 323 }
 324
 325 static struct irq_chip gpio_irqchip = {
 326         .name           = "GPIO",
 327         .irq_enable     = gpio_irq_enable,
 328         .irq_disable    = gpio_irq_disable,
 329         .irq_set_type   = gpio_irq_type,
 330         .flags          = IRQCHIP_SET_TYPE_MASKED | IRQCHIP_SKIP_SET_WAKE,
 331 };
 332
 333 static void gpio_irq_handler(struct irq_desc *desc)
 334 {
 335         struct davinci_gpio_regs __iomem *g;
 336         u32 mask = 0xffff;
 337         int bank_num;
 338         struct davinci_gpio_controller *d;
 339         struct davinci_gpio_irq_data *irqdata;
 340
 341         irqdata = (struct davinci_gpio_irq_data *)irq_desc_get_handler_data(desc);
 342         bank_num = irqdata->bank_num;
 343         g = irqdata->regs;
 344         d = irqdata->chip;
 345
 346         /* we only care about one bank */
 347         if ((bank_num % 2) == 1)
 348                 mask <<= 16;
 349
 350         /* temporarily mask (level sensitive) parent IRQ */
 351         chained_irq_enter(irq_desc_get_chip(desc), desc);
 352         while (1) {
 353                 u32             status;
 354                 int             bit;
 355                 irq_hw_number_t hw_irq;
 356
 357                 /* ack any irqs */
 358                 status = readl_relaxed(&g->intstat) & mask;
 359                 if (!status)
 360                         break;
 361                 writel_relaxed(status, &g->intstat);
 362
 363                 /* now demux them to the right lowlevel handler */
 364
 365                 while (status) {
 366                         bit = __ffs(status);
 367                         status &= ~BIT(bit);
 368                         /* Max number of gpios per controller is 144 so
 369                          * hw_irq will be in [0..143]
 370                          */
 371                         hw_irq = (bank_num / 2) * 32 + bit;
 372
 373                         generic_handle_irq(
 374                                 irq_find_mapping(d->irq_domain, hw_irq));
 375                 }
 376         }
 377         chained_irq_exit(irq_desc_get_chip(desc), desc);
 378         /* now it may re-trigger */
 379 }
 380
 381 static int gpio_to_irq_banked(struct gpio_chip *chip, unsigned offset)
 382 {
 383         struct davinci_gpio_controller *d = gpiochip_get_data(chip);
 384
 385         if (d->irq_domain)
 386                 return irq_create_mapping(d->irq_domain, offset);
 387         else
 388                 return -ENXIO;
 389 }
 390
 391 static int gpio_to_irq_unbanked(struct gpio_chip *chip, unsigned offset)
 392 {
 393         struct davinci_gpio_controller *d = gpiochip_get_data(chip);
 394
 395         /*
 396          * NOTE:  we assume for now that only irqs in the first gpio_chip
 397          * can provide direct-mapped IRQs to AINTC (up to 32 GPIOs).
 398          */
 399         if (offset < d->gpio_unbanked)
 400                 return d->irqs[offset];
 401         else
 402                 return -ENODEV;
 403 }
 404
 405 static int gpio_irq_type_unbanked(struct irq_data *data, unsigned trigger)
 406 {
 407         struct davinci_gpio_controller *d;
 408         struct davinci_gpio_regs __iomem *g;
 409         u32 mask, i;
 410
 411         d = (struct davinci_gpio_controller *)irq_data_get_irq_handler_data(data);
 412         g = (struct davinci_gpio_regs __iomem *)d->regs[0];
 413         for (i = 0; i < MAX_INT_PER_BANK; i++)
 414                 if (data->irq == d->irqs[i])
 415                         break;
 416
 417         if (i == MAX_INT_PER_BANK)
 418                 return -EINVAL;
 419
 420         mask = __gpio_mask(i);
 421
 422         if (trigger & ~(IRQ_TYPE_EDGE_FALLING | IRQ_TYPE_EDGE_RISING))
 423                 return -EINVAL;
 424
 425         writel_relaxed(mask, (trigger & IRQ_TYPE_EDGE_FALLING)
 426                      ? &g->set_falling : &g->clr_falling);
 427         writel_relaxed(mask, (trigger & IRQ_TYPE_EDGE_RISING)
 428                      ? &g->set_rising : &g->clr_rising);
 429
 430         return 0;
 431 }
 432
 433 static int
 434 davinci_gpio_irq_map(struct irq_domain *d, unsigned int irq,
 435                      irq_hw_number_t hw)
 436 {
 437         struct davinci_gpio_controller *chips =
 438                                 (struct davinci_gpio_controller *)d->host_data;
 439         struct davinci_gpio_regs __iomem *g = chips->regs[hw / 32];
 440
 441         irq_set_chip_and_handler_name(irq, &gpio_irqchip, handle_simple_irq,
 442                                 "davinci_gpio");
 443         irq_set_irq_type(irq, IRQ_TYPE_NONE);
 444         irq_set_chip_data(irq, (__force void *)g);
 445         irq_set_handler_data(irq, (void *)__gpio_mask(hw));
 446
 447         return 0;
 448 }
 449
 450 static const struct irq_domain_ops davinci_gpio_irq_ops = {
 451         .map = davinci_gpio_irq_map,
 452         .xlate = irq_domain_xlate_onetwocell,
 453 };
 454
 455 static struct irq_chip *davinci_gpio_get_irq_chip(unsigned int irq)
 456 {
 457         static struct irq_chip_type gpio_unbanked;
 458
 459         gpio_unbanked = *irq_data_get_chip_type(irq_get_irq_data(irq));
 460
 461         return &gpio_unbanked.chip;
 462 };
 463
 464 static struct irq_chip *keystone_gpio_get_irq_chip(unsigned int irq)
 465 {
 466         static struct irq_chip gpio_unbanked;
 467
 468         gpio_unbanked = *irq_get_chip(irq);
 469         return &gpio_unbanked;
 470 };
 471
 472 static const struct of_device_id davinci_gpio_ids[];
 473
 474 /*
 475  * NOTE:  for suspend/resume, probably best to make a platform_device with
 476  * suspend_late/resume_resume calls hooking into results of the set_wake()
 477  * calls ... so if no gpios are wakeup events the clock can be disabled,
 478  * with outputs left at previously set levels, and so that VDD3P3V.IOPWDN0
 479  * (dm6446) can be set appropriately for GPIOV33 pins.
 480  */
 481
 482 static int davinci_gpio_irq_setup(struct platform_device *pdev)
 483 {
 484         unsigned        gpio, bank;
 485         int             irq;
 486         int             ret;
 487         struct clk      *clk;
 488         u32             binten = 0;
 489         unsigned        ngpio;
 490         struct device *dev = &pdev->dev;
 491         struct davinci_gpio_controller *chips = platform_get_drvdata(pdev);
 492         struct davinci_gpio_platform_data *pdata = dev->platform_data;
 493         struct davinci_gpio_regs __iomem *g;
 494         struct irq_domain       *irq_domain = NULL;
 495         const struct of_device_id *match;
 496         struct irq_chip *irq_chip;
 497         struct davinci_gpio_irq_data *irqdata;
 498         gpio_get_irq_chip_cb_t gpio_get_irq_chip;
 499
 500         /*
 501          * Use davinci_gpio_get_irq_chip by default to handle non DT cases
 502          */
 503         gpio_get_irq_chip = davinci_gpio_get_irq_chip;
 504         match = of_match_device(of_match_ptr(davinci_gpio_ids),
 505                                 dev);
 506         if (match)
 507                 gpio_get_irq_chip = (gpio_get_irq_chip_cb_t)match->data;
 508
 509         ngpio = pdata->ngpio;
 510
 511         clk = devm_clk_get(dev, "gpio");
 512         if (IS_ERR(clk)) {
 513                 dev_err(dev, "Error %ld getting gpio clock\n", PTR_ERR(clk));
 514                 return PTR_ERR(clk);
 515         }
 516
 517         ret = clk_prepare_enable(clk);
 518         if (ret)
 519                 return ret;
 520
 521         if (!pdata->gpio_unbanked) {
 522                 irq = devm_irq_alloc_descs(dev, -1, 0, ngpio, 0);
 523                 if (irq < 0) {
 524                         dev_err(dev, "Couldn't allocate IRQ numbers\n");
 525                         clk_disable_unprepare(clk);
 526                         return irq;
 527                 }
 528
 529                 irq_domain = irq_domain_add_legacy(dev->of_node, ngpio, irq, 0,
 530                                                         &davinci_gpio_irq_ops,
 531                                                         chips);
 532                 if (!irq_domain) {
 533                         dev_err(dev, "Couldn't register an IRQ domain\n");
 534                         clk_disable_unprepare(clk);
 535                         return -ENODEV;
 536                 }
 537         }
 538
 539         /*
 540          * Arrange gpio_to_irq() support, handling either direct IRQs or
 541          * banked IRQs.  Having GPIOs in the first GPIO bank use direct
 542          * IRQs, while the others use banked IRQs, would need some setup
 543          * tweaks to recognize hardware which can do that.
 544          */
 545         chips->chip.to_irq = gpio_to_irq_banked;
 546         chips->irq_domain = irq_domain;
 547
 548         /*
 549          * AINTC can handle direct/unbanked IRQs for GPIOs, with the GPIO
 550          * controller only handling trigger modes.  We currently assume no
 551          * IRQ mux conflicts; gpio_irq_type_unbanked() is only for GPIOs.
 552          */
 553         if (pdata->gpio_unbanked) {
 554                 /* pass "bank 0" GPIO IRQs to AINTC */
 555                 chips->chip.to_irq = gpio_to_irq_unbanked;
 556                 chips->gpio_unbanked = pdata->gpio_unbanked;
 557                 binten = GENMASK(pdata->gpio_unbanked / 16, 0);
 558
 559                 /* AINTC handles mask/unmask; GPIO handles triggering */
 560                 irq = chips->irqs[0];
 561                 irq_chip = gpio_get_irq_chip(irq);
 562                 irq_chip->name = "GPIO-AINTC";
 563                 irq_chip->irq_set_type = gpio_irq_type_unbanked;
 564
 565                 /* default trigger: both edges */
 566                 g = chips->regs[0];
 567                 writel_relaxed(~0, &g->set_falling);
 568                 writel_relaxed(~0, &g->set_rising);
 569
 570                 /* set the direct IRQs up to use that irqchip */
 571                 for (gpio = 0; gpio < pdata->gpio_unbanked; gpio++) {
 572                         irq_set_chip(chips->irqs[gpio], irq_chip);
 573                         irq_set_handler_data(chips->irqs[gpio], chips);
 574                         irq_set_status_flags(chips->irqs[gpio],
 575                                              IRQ_TYPE_EDGE_BOTH);
 576                 }
 577
 578                 goto done;
 579         }
 580
 581         /*
 582          * Or, AINTC can handle IRQs for banks of 16 GPIO IRQs, which we
 583          * then chain through our own handler.
 584          */
 585         for (gpio = 0, bank = 0; gpio < ngpio; bank++, gpio += 16) {
 586                 /* disabled by default, enabled only as needed
 587                  * There are register sets for 32 GPIOs. 2 banks of 16
 588                  * GPIOs are covered by each set of registers hence divide by 2
 589                  */
 590                 g = chips->regs[bank / 2];
 591                 writel_relaxed(~0, &g->clr_falling);
 592                 writel_relaxed(~0, &g->clr_rising);
 593
 594                 /*
 595                  * Each chip handles 32 gpios, and each irq bank consists of 16
 596                  * gpio irqs. Pass the irq bank's corresponding controller to
 597                  * the chained irq handler.
 598                  */
 599                 irqdata = devm_kzalloc(&pdev->dev,
 600                                        sizeof(struct
 601                                               davinci_gpio_irq_data),
 602                                               GFP_KERNEL);
 603                 if (!irqdata) {
 604                         clk_disable_unprepare(clk);
 605                         return -ENOMEM;
 606                 }
 607
 608                 irqdata->regs = g;
 609                 irqdata->bank_num = bank;
 610                 irqdata->chip = chips;
 611
 612                 irq_set_chained_handler_and_data(chips->irqs[bank],
 613                                                  gpio_irq_handler, irqdata);
 614
 615                 binten |= BIT(bank);
 616         }
 617
 618 done:
 619         /*
 620          * BINTEN -- per-bank interrupt enable. genirq would also let these
 621          * bits be set/cleared dynamically.
 622          */
 623         writel_relaxed(binten, gpio_base + BINTEN);
 624
 625         return 0;
 626 }
 627
 628 static const struct of_device_id davinci_gpio_ids[] = {
 629         { .compatible = "ti,keystone-gpio", keystone_gpio_get_irq_chip},
 630         { .compatible = "ti,dm6441-gpio", davinci_gpio_get_irq_chip},
 631         { /* sentinel */ },
 632 };
 633 MODULE_DEVICE_TABLE(of, davinci_gpio_ids);
 634
 635 static struct platform_driver davinci_gpio_driver = {
 636         .probe          = davinci_gpio_probe,
 637         .driver         = {
 638                 .name           = "davinci_gpio",
 639                 .of_match_table = of_match_ptr(davinci_gpio_ids),
 640         },
 641 };
 642
 643 /**
 644  * GPIO driver registration needs to be done before machine_init functions
 645  * access GPIO. Hence davinci_gpio_drv_reg() is a postcore_initcall.
 646  */
 647 static int __init davinci_gpio_drv_reg(void)
 648 {
 649         return platform_driver_register(&davinci_gpio_driver);
 650 }
 651 postcore_initcall(davinci_gpio_drv_reg);