drivers/edac/ie31200_edac.c

   1 /*
   2  * Intel E3-1200
   3  * Copyright (C) 2014 Jason Baron <jbaron@akamai.com>
   4  *
   5  * Support for the E3-1200 processor family. Heavily based on previous
   6  * Intel EDAC drivers.
   7  *
   8  * Since the DRAM controller is on the cpu chip, we can use its PCI device
   9  * id to identify these processors.
  10  *
  11  * PCI DRAM controller device ids (Taken from The PCI ID Repository - http://pci-ids.ucw.cz/)
  12  *
  13  * 0108: Xeon E3-1200 Processor Family DRAM Controller
  14  * 010c: Xeon E3-1200/2nd Generation Core Processor Family DRAM Controller
  15  * 0150: Xeon E3-1200 v2/3rd Gen Core processor DRAM Controller
  16  * 0158: Xeon E3-1200 v2/Ivy Bridge DRAM Controller
  17  * 015c: Xeon E3-1200 v2/3rd Gen Core processor DRAM Controller
  18  * 0c04: Xeon E3-1200 v3/4th Gen Core Processor DRAM Controller
  19  * 0c08: Xeon E3-1200 v3 Processor DRAM Controller
  20  * 1918: Xeon E3-1200 v5 Skylake Host Bridge/DRAM Registers
  21  *
  22  * Based on Intel specification:
  23  * http://www.intel.com/content/dam/www/public/us/en/documents/datasheets/xeon-e3-1200v3-vol-2-datasheet.pdf
  24  * http://www.intel.com/content/www/us/en/processors/xeon/xeon-e3-1200-family-vol-2-datasheet.html
  25  *
  26  * According to the above datasheet (p.16):
  27  * "
  28  * 6. Software must not access B0/D0/F0 32-bit memory-mapped registers with
  29  * requests that cross a DW boundary.
  30  * "
  31  *
  32  * Thus, we make use of the explicit: lo_hi_readq(), which breaks the readq into
  33  * 2 readl() calls. This restriction may be lifted in subsequent chip releases,
  34  * but lo_hi_readq() ensures that we are safe across all e3-1200 processors.
  35  */
  36
  37 #include <linux/module.h>
  38 #include <linux/init.h>
  39 #include <linux/pci.h>
  40 #include <linux/pci_ids.h>
  41 #include <linux/edac.h>
  42
  43 #include <linux/io-64-nonatomic-lo-hi.h>
  44 #include "edac_core.h"
  45
  46 #define IE31200_REVISION "1.0"
  47 #define EDAC_MOD_STR "ie31200_edac"
  48
  49 #define ie31200_printk(level, fmt, arg...) \
  50         edac_printk(level, "ie31200", fmt, ##arg)
  51
  52 #define PCI_DEVICE_ID_INTEL_IE31200_HB_1 0x0108
  53 #define PCI_DEVICE_ID_INTEL_IE31200_HB_2 0x010c
  54 #define PCI_DEVICE_ID_INTEL_IE31200_HB_3 0x0150
  55 #define PCI_DEVICE_ID_INTEL_IE31200_HB_4 0x0158
  56 #define PCI_DEVICE_ID_INTEL_IE31200_HB_5 0x015c
  57 #define PCI_DEVICE_ID_INTEL_IE31200_HB_6 0x0c04
  58 #define PCI_DEVICE_ID_INTEL_IE31200_HB_7 0x0c08
  59 #define PCI_DEVICE_ID_INTEL_IE31200_HB_8 0x1918
  60
  61 #define IE31200_DIMMS                   4
  62 #define IE31200_RANKS                   8
  63 #define IE31200_RANKS_PER_CHANNEL       4
  64 #define IE31200_DIMMS_PER_CHANNEL       2
  65 #define IE31200_CHANNELS                2
  66
  67 /* Intel IE31200 register addresses - device 0 function 0 - DRAM Controller */
  68 #define IE31200_MCHBAR_LOW              0x48
  69 #define IE31200_MCHBAR_HIGH             0x4c
  70 #define IE31200_MCHBAR_MASK             GENMASK_ULL(38, 15)
  71 #define IE31200_MMR_WINDOW_SIZE         BIT(15)
  72
  73 /*
  74  * Error Status Register (16b)
  75  *
  76  * 15    reserved
  77  * 14    Isochronous TBWRR Run Behind FIFO Full
  78  *       (ITCV)
  79  * 13    Isochronous TBWRR Run Behind FIFO Put
  80  *       (ITSTV)
  81  * 12    reserved
  82  * 11    MCH Thermal Sensor Event
  83  *       for SMI/SCI/SERR (GTSE)
  84  * 10    reserved
  85  *  9    LOCK to non-DRAM Memory Flag (LCKF)
  86  *  8    reserved
  87  *  7    DRAM Throttle Flag (DTF)
  88  *  6:2  reserved
  89  *  1    Multi-bit DRAM ECC Error Flag (DMERR)
  90  *  0    Single-bit DRAM ECC Error Flag (DSERR)
  91  */
  92 #define IE31200_ERRSTS                  0xc8
  93 #define IE31200_ERRSTS_UE               BIT(1)
  94 #define IE31200_ERRSTS_CE               BIT(0)
  95 #define IE31200_ERRSTS_BITS             (IE31200_ERRSTS_UE | IE31200_ERRSTS_CE)
  96
  97 /*
  98  * Channel 0 ECC Error Log (64b)
  99  *
 100  * 63:48 Error Column Address (ERRCOL)
 101  * 47:32 Error Row Address (ERRROW)
 102  * 31:29 Error Bank Address (ERRBANK)
 103  * 28:27 Error Rank Address (ERRRANK)
 104  * 26:24 reserved
 105  * 23:16 Error Syndrome (ERRSYND)
 106  * 15: 2 reserved
 107  *    1  Multiple Bit Error Status (MERRSTS)
 108  *    0  Correctable Error Status (CERRSTS)
 109  */
 110
 111 #define IE31200_C0ECCERRLOG                     0x40c8
 112 #define IE31200_C1ECCERRLOG                     0x44c8
 113 #define IE31200_C0ECCERRLOG_SKL                 0x4048
 114 #define IE31200_C1ECCERRLOG_SKL                 0x4448
 115 #define IE31200_ECCERRLOG_CE                    BIT(0)
 116 #define IE31200_ECCERRLOG_UE                    BIT(1)
 117 #define IE31200_ECCERRLOG_RANK_BITS             GENMASK_ULL(28, 27)
 118 #define IE31200_ECCERRLOG_RANK_SHIFT            27
 119 #define IE31200_ECCERRLOG_SYNDROME_BITS         GENMASK_ULL(23, 16)
 120 #define IE31200_ECCERRLOG_SYNDROME_SHIFT        16
 121
 122 #define IE31200_ECCERRLOG_SYNDROME(log)            \
 123         ((log & IE31200_ECCERRLOG_SYNDROME_BITS) >> \
 124          IE31200_ECCERRLOG_SYNDROME_SHIFT)
 125
 126 #define IE31200_CAPID0                  0xe4
 127 #define IE31200_CAPID0_PDCD             BIT(4)
 128 #define IE31200_CAPID0_DDPCD            BIT(6)
 129 #define IE31200_CAPID0_ECC              BIT(1)
 130
 131 #define IE31200_MAD_DIMM_0_OFFSET               0x5004
 132 #define IE31200_MAD_DIMM_0_OFFSET_SKL           0x500C
 133 #define IE31200_MAD_DIMM_SIZE                   GENMASK_ULL(7, 0)
 134 #define IE31200_MAD_DIMM_A_RANK                 BIT(17)
 135 #define IE31200_MAD_DIMM_A_RANK_SHIFT           17
 136 #define IE31200_MAD_DIMM_A_RANK_SKL             BIT(10)
 137 #define IE31200_MAD_DIMM_A_RANK_SKL_SHIFT       10
 138 #define IE31200_MAD_DIMM_A_WIDTH                BIT(19)
 139 #define IE31200_MAD_DIMM_A_WIDTH_SHIFT          19
 140 #define IE31200_MAD_DIMM_A_WIDTH_SKL            GENMASK_ULL(9, 8)
 141 #define IE31200_MAD_DIMM_A_WIDTH_SKL_SHIFT      8
 142
 143 /* Skylake reports 1GB increments, everything else is 256MB */
 144 #define IE31200_PAGES(n, skl)   \
 145         (n << (28 + (2 * skl) - PAGE_SHIFT))
 146
 147 static int nr_channels;
 148 static struct pci_dev *mci_pdev;
 149 static int ie31200_registered = 1;
 150
 151 struct ie31200_priv {
 152         void __iomem *window;
 153         void __iomem *c0errlog;
 154         void __iomem *c1errlog;
 155 };
 156
 157 enum ie31200_chips {
 158         IE31200 = 0,
 159 };
 160
 161 struct ie31200_dev_info {
 162         const char *ctl_name;
 163 };
 164
 165 struct ie31200_error_info {
 166         u16 errsts;
 167         u16 errsts2;
 168         u64 eccerrlog[IE31200_CHANNELS];
 169 };
 170
 171 static const struct ie31200_dev_info ie31200_devs[] = {
 172         [IE31200] = {
 173                 .ctl_name = "IE31200"
 174         },
 175 };
 176
 177 struct dimm_data {
 178         u8 size; /* in multiples of 256MB, except Skylake is 1GB */
 179         u8 dual_rank : 1,
 180            x16_width : 2; /* 0 means x8 width */
 181 };
 182
 183 static int how_many_channels(struct pci_dev *pdev)
 184 {
 185         int n_channels;
 186         unsigned char capid0_2b; /* 2nd byte of CAPID0 */
 187
 188         pci_read_config_byte(pdev, IE31200_CAPID0 + 1, &capid0_2b);
 189
 190         /* check PDCD: Dual Channel Disable */
 191         if (capid0_2b & IE31200_CAPID0_PDCD) {
 192                 edac_dbg(0, "In single channel mode\n");
 193                 n_channels = 1;
 194         } else {
 195                 edac_dbg(0, "In dual channel mode\n");
 196                 n_channels = 2;
 197         }
 198
 199         /* check DDPCD - check if both channels are filled */
 200         if (capid0_2b & IE31200_CAPID0_DDPCD)
 201                 edac_dbg(0, "2 DIMMS per channel disabled\n");
 202         else
 203                 edac_dbg(0, "2 DIMMS per channel enabled\n");
 204
 205         return n_channels;
 206 }
 207
 208 static bool ecc_capable(struct pci_dev *pdev)
 209 {
 210         unsigned char capid0_4b; /* 4th byte of CAPID0 */
 211
 212         pci_read_config_byte(pdev, IE31200_CAPID0 + 3, &capid0_4b);
 213         if (capid0_4b & IE31200_CAPID0_ECC)
 214                 return false;
 215         return true;
 216 }
 217
 218 static int eccerrlog_row(u64 log)
 219 {
 220         return ((log & IE31200_ECCERRLOG_RANK_BITS) >>
 221                                 IE31200_ECCERRLOG_RANK_SHIFT);
 222 }
 223
 224 static void ie31200_clear_error_info(struct mem_ctl_info *mci)
 225 {
 226         /*
 227          * Clear any error bits.
 228          * (Yes, we really clear bits by writing 1 to them.)
 229          */
 230         pci_write_bits16(to_pci_dev(mci->pdev), IE31200_ERRSTS,
 231                          IE31200_ERRSTS_BITS, IE31200_ERRSTS_BITS);
 232 }
 233
 234 static void ie31200_get_and_clear_error_info(struct mem_ctl_info *mci,
 235                                              struct ie31200_error_info *info)
 236 {
 237         struct pci_dev *pdev;
 238         struct ie31200_priv *priv = mci->pvt_info;
 239
 240         pdev = to_pci_dev(mci->pdev);
 241
 242         /*
 243          * This is a mess because there is no atomic way to read all the
 244          * registers at once and the registers can transition from CE being
 245          * overwritten by UE.
 246          */
 247         pci_read_config_word(pdev, IE31200_ERRSTS, &info->errsts);
 248         if (!(info->errsts & IE31200_ERRSTS_BITS))
 249                 return;
 250
 251         info->eccerrlog[0] = lo_hi_readq(priv->c0errlog);
 252         if (nr_channels == 2)
 253                 info->eccerrlog[1] = lo_hi_readq(priv->c1errlog);
 254
 255         pci_read_config_word(pdev, IE31200_ERRSTS, &info->errsts2);
 256
 257         /*
 258          * If the error is the same for both reads then the first set
 259          * of reads is valid.  If there is a change then there is a CE
 260          * with no info and the second set of reads is valid and
 261          * should be UE info.
 262          */
 263         if ((info->errsts ^ info->errsts2) & IE31200_ERRSTS_BITS) {
 264                 info->eccerrlog[0] = lo_hi_readq(priv->c0errlog);
 265                 if (nr_channels == 2)
 266                         info->eccerrlog[1] =
 267                                 lo_hi_readq(priv->c1errlog);
 268         }
 269
 270         ie31200_clear_error_info(mci);
 271 }
 272
 273 static void ie31200_process_error_info(struct mem_ctl_info *mci,
 274                                        struct ie31200_error_info *info)
 275 {
 276         int channel;
 277         u64 log;
 278
 279         if (!(info->errsts & IE31200_ERRSTS_BITS))
 280                 return;
 281
 282         if ((info->errsts ^ info->errsts2) & IE31200_ERRSTS_BITS) {
 283                 edac_mc_handle_error(HW_EVENT_ERR_UNCORRECTED, mci, 1, 0, 0, 0,
 284                                      -1, -1, -1, "UE overwrote CE", "");
 285                 info->errsts = info->errsts2;
 286         }
 287
 288         for (channel = 0; channel < nr_channels; channel++) {
 289                 log = info->eccerrlog[channel];
 290                 if (log & IE31200_ECCERRLOG_UE) {
 291                         edac_mc_handle_error(HW_EVENT_ERR_UNCORRECTED, mci, 1,
 292                                              0, 0, 0,
 293                                              eccerrlog_row(log),
 294                                              channel, -1,
 295                                              "ie31200 UE", "");
 296                 } else if (log & IE31200_ECCERRLOG_CE) {
 297                         edac_mc_handle_error(HW_EVENT_ERR_CORRECTED, mci, 1,
 298                                              0, 0,
 299                                              IE31200_ECCERRLOG_SYNDROME(log),
 300                                              eccerrlog_row(log),
 301                                              channel, -1,
 302                                              "ie31200 CE", "");
 303                 }
 304         }
 305 }
 306
 307 static void ie31200_check(struct mem_ctl_info *mci)
 308 {
 309         struct ie31200_error_info info;
 310
 311         edac_dbg(1, "MC%d\n", mci->mc_idx);
 312         ie31200_get_and_clear_error_info(mci, &info);
 313         ie31200_process_error_info(mci, &info);
 314 }
 315
 316 static void __iomem *ie31200_map_mchbar(struct pci_dev *pdev)
 317 {
 318         union {
 319                 u64 mchbar;
 320                 struct {
 321                         u32 mchbar_low;
 322                         u32 mchbar_high;
 323                 };
 324         } u;
 325         void __iomem *window;
 326
 327         pci_read_config_dword(pdev, IE31200_MCHBAR_LOW, &u.mchbar_low);
 328         pci_read_config_dword(pdev, IE31200_MCHBAR_HIGH, &u.mchbar_high);
 329         u.mchbar &= IE31200_MCHBAR_MASK;
 330
 331         if (u.mchbar != (resource_size_t)u.mchbar) {
 332                 ie31200_printk(KERN_ERR, "mmio space beyond accessible range (0x%llx)\n",
 333                                (unsigned long long)u.mchbar);
 334                 return NULL;
 335         }
 336
 337         window = ioremap_nocache(u.mchbar, IE31200_MMR_WINDOW_SIZE);
 338         if (!window)
 339                 ie31200_printk(KERN_ERR, "Cannot map mmio space at 0x%llx\n",
 340                                (unsigned long long)u.mchbar);
 341
 342         return window;
 343 }
 344
 345 static void __skl_populate_dimm_info(struct dimm_data *dd, u32 addr_decode,
 346                                      int chan)
 347 {
 348         dd->size = (addr_decode >> (chan << 4)) & IE31200_MAD_DIMM_SIZE;
 349         dd->dual_rank = (addr_decode & (IE31200_MAD_DIMM_A_RANK_SKL << (chan << 4))) ? 1 : 0;
 350         dd->x16_width = ((addr_decode & (IE31200_MAD_DIMM_A_WIDTH_SKL << (chan << 4))) >>
 351                                 (IE31200_MAD_DIMM_A_WIDTH_SKL_SHIFT + (chan << 4)));
 352 }
 353
 354 static void __populate_dimm_info(struct dimm_data *dd, u32 addr_decode,
 355                                  int chan)
 356 {
 357         dd->size = (addr_decode >> (chan << 3)) & IE31200_MAD_DIMM_SIZE;
 358         dd->dual_rank = (addr_decode & (IE31200_MAD_DIMM_A_RANK << chan)) ? 1 : 0;
 359         dd->x16_width = (addr_decode & (IE31200_MAD_DIMM_A_WIDTH << chan)) ? 1 : 0;
 360 }
 361
 362 static void populate_dimm_info(struct dimm_data *dd, u32 addr_decode, int chan,
 363                                bool skl)
 364 {
 365         if (skl)
 366                 __skl_populate_dimm_info(dd, addr_decode, chan);
 367         else
 368                 __populate_dimm_info(dd, addr_decode, chan);
 369 }
 370
 371
 372 static int ie31200_probe1(struct pci_dev *pdev, int dev_idx)
 373 {
 374         int i, j, ret;
 375         struct mem_ctl_info *mci = NULL;
 376         struct edac_mc_layer layers[2];
 377         struct dimm_data dimm_info[IE31200_CHANNELS][IE31200_DIMMS_PER_CHANNEL];
 378         void __iomem *window;
 379         struct ie31200_priv *priv;
 380         u32 addr_decode, mad_offset;
 381         bool skl = (pdev->device == PCI_DEVICE_ID_INTEL_IE31200_HB_8);
 382
 383         edac_dbg(0, "MC:\n");
 384
 385         if (!ecc_capable(pdev)) {
 386                 ie31200_printk(KERN_INFO, "No ECC support\n");
 387                 return -ENODEV;
 388         }
 389
 390         nr_channels = how_many_channels(pdev);
 391         layers[0].type = EDAC_MC_LAYER_CHIP_SELECT;
 392         layers[0].size = IE31200_DIMMS;
 393         layers[0].is_virt_csrow = true;
 394         layers[1].type = EDAC_MC_LAYER_CHANNEL;
 395         layers[1].size = nr_channels;
 396         layers[1].is_virt_csrow = false;
 397         mci = edac_mc_alloc(0, ARRAY_SIZE(layers), layers,
 398                             sizeof(struct ie31200_priv));
 399         if (!mci)
 400                 return -ENOMEM;
 401
 402         window = ie31200_map_mchbar(pdev);
 403         if (!window) {
 404                 ret = -ENODEV;
 405                 goto fail_free;
 406         }
 407
 408         edac_dbg(3, "MC: init mci\n");
 409         mci->pdev = &pdev->dev;
 410         if (skl)
 411                 mci->mtype_cap = MEM_FLAG_DDR4;
 412         else
 413                 mci->mtype_cap = MEM_FLAG_DDR3;
 414         mci->edac_ctl_cap = EDAC_FLAG_SECDED;
 415         mci->edac_cap = EDAC_FLAG_SECDED;
 416         mci->mod_name = EDAC_MOD_STR;
 417         mci->mod_ver = IE31200_REVISION;
 418         mci->ctl_name = ie31200_devs[dev_idx].ctl_name;
 419         mci->dev_name = pci_name(pdev);
 420         mci->edac_check = ie31200_check;
 421         mci->ctl_page_to_phys = NULL;
 422         priv = mci->pvt_info;
 423         priv->window = window;
 424         if (skl) {
 425                 priv->c0errlog = window + IE31200_C0ECCERRLOG_SKL;
 426                 priv->c1errlog = window + IE31200_C1ECCERRLOG_SKL;
 427                 mad_offset = IE31200_MAD_DIMM_0_OFFSET_SKL;
 428         } else {
 429                 priv->c0errlog = window + IE31200_C0ECCERRLOG;
 430                 priv->c1errlog = window + IE31200_C1ECCERRLOG;
 431                 mad_offset = IE31200_MAD_DIMM_0_OFFSET;
 432         }
 433
 434         /* populate DIMM info */
 435         for (i = 0; i < IE31200_CHANNELS; i++) {
 436                 addr_decode = readl(window + mad_offset +
 437                                         (i * 4));
 438                 edac_dbg(0, "addr_decode: 0x%x\n", addr_decode);
 439                 for (j = 0; j < IE31200_DIMMS_PER_CHANNEL; j++) {
 440                         populate_dimm_info(&dimm_info[i][j], addr_decode, j,
 441                                            skl);
 442                         edac_dbg(0, "size: 0x%x, rank: %d, width: %d\n",
 443                                  dimm_info[i][j].size,
 444                                  dimm_info[i][j].dual_rank,
 445                                  dimm_info[i][j].x16_width);
 446                 }
 447         }
 448
 449         /*
 450          * The dram rank boundary (DRB) reg values are boundary addresses
 451          * for each DRAM rank with a granularity of 64MB.  DRB regs are
 452          * cumulative; the last one will contain the total memory
 453          * contained in all ranks.
 454          */
 455         for (i = 0; i < IE31200_DIMMS_PER_CHANNEL; i++) {
 456                 for (j = 0; j < IE31200_CHANNELS; j++) {
 457                         struct dimm_info *dimm;
 458                         unsigned long nr_pages;
 459
 460                         nr_pages = IE31200_PAGES(dimm_info[j][i].size, skl);
 461                         if (nr_pages == 0)
 462                                 continue;
 463
 464                         if (dimm_info[j][i].dual_rank) {
 465                                 nr_pages = nr_pages / 2;
 466                                 dimm = EDAC_DIMM_PTR(mci->layers, mci->dimms,
 467                                                      mci->n_layers, (i * 2) + 1,
 468                                                      j, 0);
 469                                 dimm->nr_pages = nr_pages;
 470                                 edac_dbg(0, "set nr pages: 0x%lx\n", nr_pages);
 471                                 dimm->grain = 8; /* just a guess */
 472                                 if (skl)
 473                                         dimm->mtype = MEM_DDR4;
 474                                 else
 475                                         dimm->mtype = MEM_DDR3;
 476                                 dimm->dtype = DEV_UNKNOWN;
 477                                 dimm->edac_mode = EDAC_UNKNOWN;
 478                         }
 479                         dimm = EDAC_DIMM_PTR(mci->layers, mci->dimms,
 480                                              mci->n_layers, i * 2, j, 0);
 481                         dimm->nr_pages = nr_pages;
 482                         edac_dbg(0, "set nr pages: 0x%lx\n", nr_pages);
 483                         dimm->grain = 8; /* same guess */
 484                         if (skl)
 485                                 dimm->mtype = MEM_DDR4;
 486                         else
 487                                 dimm->mtype = MEM_DDR3;
 488                         dimm->dtype = DEV_UNKNOWN;
 489                         dimm->edac_mode = EDAC_UNKNOWN;
 490                 }
 491         }
 492
 493         ie31200_clear_error_info(mci);
 494
 495         if (edac_mc_add_mc(mci)) {
 496                 edac_dbg(3, "MC: failed edac_mc_add_mc()\n");
 497                 ret = -ENODEV;
 498                 goto fail_unmap;
 499         }
 500
 501         /* get this far and it's successful */
 502         edac_dbg(3, "MC: success\n");
 503         return 0;
 504
 505 fail_unmap:
 506         iounmap(window);
 507
 508 fail_free:
 509         edac_mc_free(mci);
 510
 511         return ret;
 512 }
 513
 514 static int ie31200_init_one(struct pci_dev *pdev,
 515                             const struct pci_device_id *ent)
 516 {
 517         int rc;
 518
 519         edac_dbg(0, "MC:\n");
 520         if (pci_enable_device(pdev) < 0)
 521                 return -EIO;
 522         rc = ie31200_probe1(pdev, ent->driver_data);
 523         if (rc == 0 && !mci_pdev)
 524                 mci_pdev = pci_dev_get(pdev);
 525
 526         return rc;
 527 }
 528
 529 static void ie31200_remove_one(struct pci_dev *pdev)
 530 {
 531         struct mem_ctl_info *mci;
 532         struct ie31200_priv *priv;
 533
 534         edac_dbg(0, "\n");
 535         pci_dev_put(mci_pdev);
 536         mci_pdev = NULL;
 537         mci = edac_mc_del_mc(&pdev->dev);
 538         if (!mci)
 539                 return;
 540         priv = mci->pvt_info;
 541         iounmap(priv->window);
 542         edac_mc_free(mci);
 543 }
 544
 545 static const struct pci_device_id ie31200_pci_tbl[] = {
 546         {
 547                 PCI_VEND_DEV(INTEL, IE31200_HB_1), PCI_ANY_ID, PCI_ANY_ID, 0, 0,
 548                 IE31200},
 549         {
 550                 PCI_VEND_DEV(INTEL, IE31200_HB_2), PCI_ANY_ID, PCI_ANY_ID, 0, 0,
 551                 IE31200},
 552         {
 553                 PCI_VEND_DEV(INTEL, IE31200_HB_3), PCI_ANY_ID, PCI_ANY_ID, 0, 0,
 554                 IE31200},
 555         {
 556                 PCI_VEND_DEV(INTEL, IE31200_HB_4), PCI_ANY_ID, PCI_ANY_ID, 0, 0,
 557                 IE31200},
 558         {
 559                 PCI_VEND_DEV(INTEL, IE31200_HB_5), PCI_ANY_ID, PCI_ANY_ID, 0, 0,
 560                 IE31200},
 561         {
 562                 PCI_VEND_DEV(INTEL, IE31200_HB_6), PCI_ANY_ID, PCI_ANY_ID, 0, 0,
 563                 IE31200},
 564         {
 565                 PCI_VEND_DEV(INTEL, IE31200_HB_7), PCI_ANY_ID, PCI_ANY_ID, 0, 0,
 566                 IE31200},
 567         {
 568                 PCI_VEND_DEV(INTEL, IE31200_HB_8), PCI_ANY_ID, PCI_ANY_ID, 0, 0,
 569                 IE31200},
 570         {
 571                 0,
 572         }            /* 0 terminated list. */
 573 };
 574 MODULE_DEVICE_TABLE(pci, ie31200_pci_tbl);
 575
 576 static struct pci_driver ie31200_driver = {
 577         .name = EDAC_MOD_STR,
 578         .probe = ie31200_init_one,
 579         .remove = ie31200_remove_one,
 580         .id_table = ie31200_pci_tbl,
 581 };
 582
 583 static int __init ie31200_init(void)
 584 {
 585         int pci_rc, i;
 586
 587         edac_dbg(3, "MC:\n");
 588         /* Ensure that the OPSTATE is set correctly for POLL or NMI */
 589         opstate_init();
 590
 591         pci_rc = pci_register_driver(&ie31200_driver);
 592         if (pci_rc < 0)
 593                 goto fail0;
 594
 595         if (!mci_pdev) {
 596                 ie31200_registered = 0;
 597                 for (i = 0; ie31200_pci_tbl[i].vendor != 0; i++) {
 598                         mci_pdev = pci_get_device(ie31200_pci_tbl[i].vendor,
 599                                                   ie31200_pci_tbl[i].device,
 600                                                   NULL);
 601                         if (mci_pdev)
 602                                 break;
 603                 }
 604                 if (!mci_pdev) {
 605                         edac_dbg(0, "ie31200 pci_get_device fail\n");
 606                         pci_rc = -ENODEV;
 607                         goto fail1;
 608                 }
 609                 pci_rc = ie31200_init_one(mci_pdev, &ie31200_pci_tbl[i]);
 610                 if (pci_rc < 0) {
 611                         edac_dbg(0, "ie31200 init fail\n");
 612                         pci_rc = -ENODEV;
 613                         goto fail1;
 614                 }
 615         }
 616         return 0;
 617
 618 fail1:
 619         pci_unregister_driver(&ie31200_driver);
 620 fail0:
 621         pci_dev_put(mci_pdev);
 622
 623         return pci_rc;
 624 }
 625
 626 static void __exit ie31200_exit(void)
 627 {
 628         edac_dbg(3, "MC:\n");
 629         pci_unregister_driver(&ie31200_driver);
 630         if (!ie31200_registered)
 631                 ie31200_remove_one(mci_pdev);
 632 }
 633
 634 module_init(ie31200_init);
 635 module_exit(ie31200_exit);
 636
 637 MODULE_LICENSE("GPL");
 638 MODULE_AUTHOR("Jason Baron <jbaron@akamai.com>");
 639 MODULE_DESCRIPTION("MC support for Intel Processor E31200 memory hub controllers");