drivers/dma/sh/rcar-dmac.c

   1 /*
   2  * Renesas R-Car Gen2 DMA Controller Driver
   3  *
   4  * Copyright (C) 2014 Renesas Electronics Inc.
   5  *
   6  * Author: Laurent Pinchart <laurent.pinchart@ideasonboard.com>
   7  *
   8  * This is free software; you can redistribute it and/or modify
   9  * it under the terms of version 2 of the GNU General Public License as
  10  * published by the Free Software Foundation.
  11  */
  12
  13 #include <linux/dma-mapping.h>
  14 #include <linux/dmaengine.h>
  15 #include <linux/interrupt.h>
  16 #include <linux/list.h>
  17 #include <linux/module.h>
  18 #include <linux/mutex.h>
  19 #include <linux/of.h>
  20 #include <linux/of_dma.h>
  21 #include <linux/of_platform.h>
  22 #include <linux/platform_device.h>
  23 #include <linux/pm_runtime.h>
  24 #include <linux/slab.h>
  25 #include <linux/spinlock.h>
  26
  27 #include "../dmaengine.h"
  28
  29 /*
  30  * struct rcar_dmac_xfer_chunk - Descriptor for a hardware transfer
  31  * @node: entry in the parent's chunks list
  32  * @src_addr: device source address
  33  * @dst_addr: device destination address
  34  * @size: transfer size in bytes
  35  */
  36 struct rcar_dmac_xfer_chunk {
  37         struct list_head node;
  38
  39         dma_addr_t src_addr;
  40         dma_addr_t dst_addr;
  41         u32 size;
  42 };
  43
  44 /*
  45  * struct rcar_dmac_hw_desc - Hardware descriptor for a transfer chunk
  46  * @sar: value of the SAR register (source address)
  47  * @dar: value of the DAR register (destination address)
  48  * @tcr: value of the TCR register (transfer count)
  49  */
  50 struct rcar_dmac_hw_desc {
  51         u32 sar;
  52         u32 dar;
  53         u32 tcr;
  54         u32 reserved;
  55 } __attribute__((__packed__));
  56
  57 /*
  58  * struct rcar_dmac_desc - R-Car Gen2 DMA Transfer Descriptor
  59  * @async_tx: base DMA asynchronous transaction descriptor
  60  * @direction: direction of the DMA transfer
  61  * @xfer_shift: log2 of the transfer size
  62  * @chcr: value of the channel configuration register for this transfer
  63  * @node: entry in the channel's descriptors lists
  64  * @chunks: list of transfer chunks for this transfer
  65  * @running: the transfer chunk being currently processed
  66  * @nchunks: number of transfer chunks for this transfer
  67  * @hwdescs.use: whether the transfer descriptor uses hardware descriptors
  68  * @hwdescs.mem: hardware descriptors memory for the transfer
  69  * @hwdescs.dma: device address of the hardware descriptors memory
  70  * @hwdescs.size: size of the hardware descriptors in bytes
  71  * @size: transfer size in bytes
  72  * @cyclic: when set indicates that the DMA transfer is cyclic
  73  */
  74 struct rcar_dmac_desc {
  75         struct dma_async_tx_descriptor async_tx;
  76         enum dma_transfer_direction direction;
  77         unsigned int xfer_shift;
  78         u32 chcr;
  79
  80         struct list_head node;
  81         struct list_head chunks;
  82         struct rcar_dmac_xfer_chunk *running;
  83         unsigned int nchunks;
  84
  85         struct {
  86                 bool use;
  87                 struct rcar_dmac_hw_desc *mem;
  88                 dma_addr_t dma;
  89                 size_t size;
  90         } hwdescs;
  91
  92         unsigned int size;
  93         bool cyclic;
  94 };
  95
  96 #define to_rcar_dmac_desc(d)    container_of(d, struct rcar_dmac_desc, async_tx)
  97
  98 /*
  99  * struct rcar_dmac_desc_page - One page worth of descriptors
 100  * @node: entry in the channel's pages list
 101  * @descs: array of DMA descriptors
 102  * @chunks: array of transfer chunk descriptors
 103  */
 104 struct rcar_dmac_desc_page {
 105         struct list_head node;
 106
 107         union {
 108                 struct rcar_dmac_desc descs[0];
 109                 struct rcar_dmac_xfer_chunk chunks[0];
 110         };
 111 };
 112
 113 #define RCAR_DMAC_DESCS_PER_PAGE                                        \
 114         ((PAGE_SIZE - offsetof(struct rcar_dmac_desc_page, descs)) /    \
 115         sizeof(struct rcar_dmac_desc))
 116 #define RCAR_DMAC_XFER_CHUNKS_PER_PAGE                                  \
 117         ((PAGE_SIZE - offsetof(struct rcar_dmac_desc_page, chunks)) /   \
 118         sizeof(struct rcar_dmac_xfer_chunk))
 119
 120 /*
 121  * struct rcar_dmac_chan_slave - Slave configuration
 122  * @slave_addr: slave memory address
 123  * @xfer_size: size (in bytes) of hardware transfers
 124  */
 125 struct rcar_dmac_chan_slave {
 126         phys_addr_t slave_addr;
 127         unsigned int xfer_size;
 128 };
 129
 130 /*
 131  * struct rcar_dmac_chan_map - Map of slave device phys to dma address
 132  * @addr: slave dma address
 133  * @dir: direction of mapping
 134  * @slave: slave configuration that is mapped
 135  */
 136 struct rcar_dmac_chan_map {
 137         dma_addr_t addr;
 138         enum dma_data_direction dir;
 139         struct rcar_dmac_chan_slave slave;
 140 };
 141
 142 /*
 143  * struct rcar_dmac_chan - R-Car Gen2 DMA Controller Channel
 144  * @chan: base DMA channel object
 145  * @iomem: channel I/O memory base
 146  * @index: index of this channel in the controller
 147  * @irq: channel IRQ
 148  * @src: slave memory address and size on the source side
 149  * @dst: slave memory address and size on the destination side
 150  * @mid_rid: hardware MID/RID for the DMA client using this channel
 151  * @lock: protects the channel CHCR register and the desc members
 152  * @desc.free: list of free descriptors
 153  * @desc.pending: list of pending descriptors (submitted with tx_submit)
 154  * @desc.active: list of active descriptors (activated with issue_pending)
 155  * @desc.done: list of completed descriptors
 156  * @desc.wait: list of descriptors waiting for an ack
 157  * @desc.running: the descriptor being processed (a member of the active list)
 158  * @desc.chunks_free: list of free transfer chunk descriptors
 159  * @desc.pages: list of pages used by allocated descriptors
 160  */
 161 struct rcar_dmac_chan {
 162         struct dma_chan chan;
 163         void __iomem *iomem;
 164         unsigned int index;
 165         int irq;
 166
 167         struct rcar_dmac_chan_slave src;
 168         struct rcar_dmac_chan_slave dst;
 169         struct rcar_dmac_chan_map map;
 170         int mid_rid;
 171
 172         spinlock_t lock;
 173
 174         struct {
 175                 struct list_head free;
 176                 struct list_head pending;
 177                 struct list_head active;
 178                 struct list_head done;
 179                 struct list_head wait;
 180                 struct rcar_dmac_desc *running;
 181
 182                 struct list_head chunks_free;
 183
 184                 struct list_head pages;
 185         } desc;
 186 };
 187
 188 #define to_rcar_dmac_chan(c)    container_of(c, struct rcar_dmac_chan, chan)
 189
 190 /*
 191  * struct rcar_dmac - R-Car Gen2 DMA Controller
 192  * @engine: base DMA engine object
 193  * @dev: the hardware device
 194  * @iomem: remapped I/O memory base
 195  * @n_channels: number of available channels
 196  * @channels: array of DMAC channels
 197  * @modules: bitmask of client modules in use
 198  */
 199 struct rcar_dmac {
 200         struct dma_device engine;
 201         struct device *dev;
 202         void __iomem *iomem;
 203         struct device_dma_parameters parms;
 204
 205         unsigned int n_channels;
 206         struct rcar_dmac_chan *channels;
 207
 208         DECLARE_BITMAP(modules, 256);
 209 };
 210
 211 #define to_rcar_dmac(d)         container_of(d, struct rcar_dmac, engine)
 212
 213 /* -----------------------------------------------------------------------------
 214  * Registers
 215  */
 216
 217 #define RCAR_DMAC_CHAN_OFFSET(i)        (0x8000 + 0x80 * (i))
 218
 219 #define RCAR_DMAISTA                    0x0020
 220 #define RCAR_DMASEC                     0x0030
 221 #define RCAR_DMAOR                      0x0060
 222 #define RCAR_DMAOR_PRI_FIXED            (0 << 8)
 223 #define RCAR_DMAOR_PRI_ROUND_ROBIN      (3 << 8)
 224 #define RCAR_DMAOR_AE                   (1 << 2)
 225 #define RCAR_DMAOR_DME                  (1 << 0)
 226 #define RCAR_DMACHCLR                   0x0080
 227 #define RCAR_DMADPSEC                   0x00a0
 228
 229 #define RCAR_DMASAR                     0x0000
 230 #define RCAR_DMADAR                     0x0004
 231 #define RCAR_DMATCR                     0x0008
 232 #define RCAR_DMATCR_MASK                0x00ffffff
 233 #define RCAR_DMATSR                     0x0028
 234 #define RCAR_DMACHCR                    0x000c
 235 #define RCAR_DMACHCR_CAE                (1 << 31)
 236 #define RCAR_DMACHCR_CAIE               (1 << 30)
 237 #define RCAR_DMACHCR_DPM_DISABLED       (0 << 28)
 238 #define RCAR_DMACHCR_DPM_ENABLED        (1 << 28)
 239 #define RCAR_DMACHCR_DPM_REPEAT         (2 << 28)
 240 #define RCAR_DMACHCR_DPM_INFINITE       (3 << 28)
 241 #define RCAR_DMACHCR_RPT_SAR            (1 << 27)
 242 #define RCAR_DMACHCR_RPT_DAR            (1 << 26)
 243 #define RCAR_DMACHCR_RPT_TCR            (1 << 25)
 244 #define RCAR_DMACHCR_DPB                (1 << 22)
 245 #define RCAR_DMACHCR_DSE                (1 << 19)
 246 #define RCAR_DMACHCR_DSIE               (1 << 18)
 247 #define RCAR_DMACHCR_TS_1B              ((0 << 20) | (0 << 3))
 248 #define RCAR_DMACHCR_TS_2B              ((0 << 20) | (1 << 3))
 249 #define RCAR_DMACHCR_TS_4B              ((0 << 20) | (2 << 3))
 250 #define RCAR_DMACHCR_TS_16B             ((0 << 20) | (3 << 3))
 251 #define RCAR_DMACHCR_TS_32B             ((1 << 20) | (0 << 3))
 252 #define RCAR_DMACHCR_TS_64B             ((1 << 20) | (1 << 3))
 253 #define RCAR_DMACHCR_TS_8B              ((1 << 20) | (3 << 3))
 254 #define RCAR_DMACHCR_DM_FIXED           (0 << 14)
 255 #define RCAR_DMACHCR_DM_INC             (1 << 14)
 256 #define RCAR_DMACHCR_DM_DEC             (2 << 14)
 257 #define RCAR_DMACHCR_SM_FIXED           (0 << 12)
 258 #define RCAR_DMACHCR_SM_INC             (1 << 12)
 259 #define RCAR_DMACHCR_SM_DEC             (2 << 12)
 260 #define RCAR_DMACHCR_RS_AUTO            (4 << 8)
 261 #define RCAR_DMACHCR_RS_DMARS           (8 << 8)
 262 #define RCAR_DMACHCR_IE                 (1 << 2)
 263 #define RCAR_DMACHCR_TE                 (1 << 1)
 264 #define RCAR_DMACHCR_DE                 (1 << 0)
 265 #define RCAR_DMATCRB                    0x0018
 266 #define RCAR_DMATSRB                    0x0038
 267 #define RCAR_DMACHCRB                   0x001c
 268 #define RCAR_DMACHCRB_DCNT(n)           ((n) << 24)
 269 #define RCAR_DMACHCRB_DPTR_MASK         (0xff << 16)
 270 #define RCAR_DMACHCRB_DPTR_SHIFT        16
 271 #define RCAR_DMACHCRB_DRST              (1 << 15)
 272 #define RCAR_DMACHCRB_DTS               (1 << 8)
 273 #define RCAR_DMACHCRB_SLM_NORMAL        (0 << 4)
 274 #define RCAR_DMACHCRB_SLM_CLK(n)        ((8 | (n)) << 4)
 275 #define RCAR_DMACHCRB_PRI(n)            ((n) << 0)
 276 #define RCAR_DMARS                      0x0040
 277 #define RCAR_DMABUFCR                   0x0048
 278 #define RCAR_DMABUFCR_MBU(n)            ((n) << 16)
 279 #define RCAR_DMABUFCR_ULB(n)            ((n) << 0)
 280 #define RCAR_DMADPBASE                  0x0050
 281 #define RCAR_DMADPBASE_MASK             0xfffffff0
 282 #define RCAR_DMADPBASE_SEL              (1 << 0)
 283 #define RCAR_DMADPCR                    0x0054
 284 #define RCAR_DMADPCR_DIPT(n)            ((n) << 24)
 285 #define RCAR_DMAFIXSAR                  0x0010
 286 #define RCAR_DMAFIXDAR                  0x0014
 287 #define RCAR_DMAFIXDPBASE               0x0060
 288
 289 /* Hardcode the MEMCPY transfer size to 4 bytes. */
 290 #define RCAR_DMAC_MEMCPY_XFER_SIZE      4
 291
 292 /* -----------------------------------------------------------------------------
 293  * Device access
 294  */
 295
 296 static void rcar_dmac_write(struct rcar_dmac *dmac, u32 reg, u32 data)
 297 {
 298         if (reg == RCAR_DMAOR)
 299                 writew(data, dmac->iomem + reg);
 300         else
 301                 writel(data, dmac->iomem + reg);
 302 }
 303
 304 static u32 rcar_dmac_read(struct rcar_dmac *dmac, u32 reg)
 305 {
 306         if (reg == RCAR_DMAOR)
 307                 return readw(dmac->iomem + reg);
 308         else
 309                 return readl(dmac->iomem + reg);
 310 }
 311
 312 static u32 rcar_dmac_chan_read(struct rcar_dmac_chan *chan, u32 reg)
 313 {
 314         if (reg == RCAR_DMARS)
 315                 return readw(chan->iomem + reg);
 316         else
 317                 return readl(chan->iomem + reg);
 318 }
 319
 320 static void rcar_dmac_chan_write(struct rcar_dmac_chan *chan, u32 reg, u32 data)
 321 {
 322         if (reg == RCAR_DMARS)
 323                 writew(data, chan->iomem + reg);
 324         else
 325                 writel(data, chan->iomem + reg);
 326 }
 327
 328 /* -----------------------------------------------------------------------------
 329  * Initialization and configuration
 330  */
 331
 332 static bool rcar_dmac_chan_is_busy(struct rcar_dmac_chan *chan)
 333 {
 334         u32 chcr = rcar_dmac_chan_read(chan, RCAR_DMACHCR);
 335
 336         return !!(chcr & (RCAR_DMACHCR_DE | RCAR_DMACHCR_TE));
 337 }
 338
 339 static void rcar_dmac_chan_start_xfer(struct rcar_dmac_chan *chan)
 340 {
 341         struct rcar_dmac_desc *desc = chan->desc.running;
 342         u32 chcr = desc->chcr;
 343
 344         WARN_ON_ONCE(rcar_dmac_chan_is_busy(chan));
 345
 346         if (chan->mid_rid >= 0)
 347                 rcar_dmac_chan_write(chan, RCAR_DMARS, chan->mid_rid);
 348
 349         if (desc->hwdescs.use) {
 350                 struct rcar_dmac_xfer_chunk *chunk =
 351                         list_first_entry(&desc->chunks,
 352                                          struct rcar_dmac_xfer_chunk, node);
 353
 354                 dev_dbg(chan->chan.device->dev,
 355                         "chan%u: queue desc %p: %u@%pad\n",
 356                         chan->index, desc, desc->nchunks, &desc->hwdescs.dma);
 357
 358 #ifdef CONFIG_ARCH_DMA_ADDR_T_64BIT
 359                 rcar_dmac_chan_write(chan, RCAR_DMAFIXSAR,
 360                                      chunk->src_addr >> 32);
 361                 rcar_dmac_chan_write(chan, RCAR_DMAFIXDAR,
 362                                      chunk->dst_addr >> 32);
 363                 rcar_dmac_chan_write(chan, RCAR_DMAFIXDPBASE,
 364                                      desc->hwdescs.dma >> 32);
 365 #endif
 366                 rcar_dmac_chan_write(chan, RCAR_DMADPBASE,
 367                                      (desc->hwdescs.dma & 0xfffffff0) |
 368                                      RCAR_DMADPBASE_SEL);
 369                 rcar_dmac_chan_write(chan, RCAR_DMACHCRB,
 370                                      RCAR_DMACHCRB_DCNT(desc->nchunks - 1) |
 371                                      RCAR_DMACHCRB_DRST);
 372
 373                 /*
 374                  * Errata: When descriptor memory is accessed through an IOMMU
 375                  * the DMADAR register isn't initialized automatically from the
 376                  * first descriptor at beginning of transfer by the DMAC like it
 377                  * should. Initialize it manually with the destination address
 378                  * of the first chunk.
 379                  */
 380                 rcar_dmac_chan_write(chan, RCAR_DMADAR,
 381                                      chunk->dst_addr & 0xffffffff);
 382
 383                 /*
 384                  * Program the descriptor stage interrupt to occur after the end
 385                  * of the first stage.
 386                  */
 387                 rcar_dmac_chan_write(chan, RCAR_DMADPCR, RCAR_DMADPCR_DIPT(1));
 388
 389                 chcr |= RCAR_DMACHCR_RPT_SAR | RCAR_DMACHCR_RPT_DAR
 390                      |  RCAR_DMACHCR_RPT_TCR | RCAR_DMACHCR_DPB;
 391
 392                 /*
 393                  * If the descriptor isn't cyclic enable normal descriptor mode
 394                  * and the transfer completion interrupt.
 395                  */
 396                 if (!desc->cyclic)
 397                         chcr |= RCAR_DMACHCR_DPM_ENABLED | RCAR_DMACHCR_IE;
 398                 /*
 399                  * If the descriptor is cyclic and has a callback enable the
 400                  * descriptor stage interrupt in infinite repeat mode.
 401                  */
 402                 else if (desc->async_tx.callback)
 403                         chcr |= RCAR_DMACHCR_DPM_INFINITE | RCAR_DMACHCR_DSIE;
 404                 /*
 405                  * Otherwise just select infinite repeat mode without any
 406                  * interrupt.
 407                  */
 408                 else
 409                         chcr |= RCAR_DMACHCR_DPM_INFINITE;
 410         } else {
 411                 struct rcar_dmac_xfer_chunk *chunk = desc->running;
 412
 413                 dev_dbg(chan->chan.device->dev,
 414                         "chan%u: queue chunk %p: %u@%pad -> %pad\n",
 415                         chan->index, chunk, chunk->size, &chunk->src_addr,
 416                         &chunk->dst_addr);
 417
 418 #ifdef CONFIG_ARCH_DMA_ADDR_T_64BIT
 419                 rcar_dmac_chan_write(chan, RCAR_DMAFIXSAR,
 420                                      chunk->src_addr >> 32);
 421                 rcar_dmac_chan_write(chan, RCAR_DMAFIXDAR,
 422                                      chunk->dst_addr >> 32);
 423 #endif
 424                 rcar_dmac_chan_write(chan, RCAR_DMASAR,
 425                                      chunk->src_addr & 0xffffffff);
 426                 rcar_dmac_chan_write(chan, RCAR_DMADAR,
 427                                      chunk->dst_addr & 0xffffffff);
 428                 rcar_dmac_chan_write(chan, RCAR_DMATCR,
 429                                      chunk->size >> desc->xfer_shift);
 430
 431                 chcr |= RCAR_DMACHCR_DPM_DISABLED | RCAR_DMACHCR_IE;
 432         }
 433
 434         rcar_dmac_chan_write(chan, RCAR_DMACHCR, chcr | RCAR_DMACHCR_DE);
 435 }
 436
 437 static int rcar_dmac_init(struct rcar_dmac *dmac)
 438 {
 439         u16 dmaor;
 440
 441         /* Clear all channels and enable the DMAC globally. */
 442         rcar_dmac_write(dmac, RCAR_DMACHCLR, GENMASK(dmac->n_channels - 1, 0));
 443         rcar_dmac_write(dmac, RCAR_DMAOR,
 444                         RCAR_DMAOR_PRI_FIXED | RCAR_DMAOR_DME);
 445
 446         dmaor = rcar_dmac_read(dmac, RCAR_DMAOR);
 447         if ((dmaor & (RCAR_DMAOR_AE | RCAR_DMAOR_DME)) != RCAR_DMAOR_DME) {
 448                 dev_warn(dmac->dev, "DMAOR initialization failed.\n");
 449                 return -EIO;
 450         }
 451
 452         return 0;
 453 }
 454
 455 /* -----------------------------------------------------------------------------
 456  * Descriptors submission
 457  */
 458
 459 static dma_cookie_t rcar_dmac_tx_submit(struct dma_async_tx_descriptor *tx)
 460 {
 461         struct rcar_dmac_chan *chan = to_rcar_dmac_chan(tx->chan);
 462         struct rcar_dmac_desc *desc = to_rcar_dmac_desc(tx);
 463         unsigned long flags;
 464         dma_cookie_t cookie;
 465
 466         spin_lock_irqsave(&chan->lock, flags);
 467
 468         cookie = dma_cookie_assign(tx);
 469
 470         dev_dbg(chan->chan.device->dev, "chan%u: submit #%d@%p\n",
 471                 chan->index, tx->cookie, desc);
 472
 473         list_add_tail(&desc->node, &chan->desc.pending);
 474         desc->running = list_first_entry(&desc->chunks,
 475                                          struct rcar_dmac_xfer_chunk, node);
 476
 477         spin_unlock_irqrestore(&chan->lock, flags);
 478
 479         return cookie;
 480 }
 481
 482 /* -----------------------------------------------------------------------------
 483  * Descriptors allocation and free
 484  */
 485
 486 /*
 487  * rcar_dmac_desc_alloc - Allocate a page worth of DMA descriptors
 488  * @chan: the DMA channel
 489  * @gfp: allocation flags
 490  */
 491 static int rcar_dmac_desc_alloc(struct rcar_dmac_chan *chan, gfp_t gfp)
 492 {
 493         struct rcar_dmac_desc_page *page;
 494         unsigned long flags;
 495         LIST_HEAD(list);
 496         unsigned int i;
 497
 498         page = (void *)get_zeroed_page(gfp);
 499         if (!page)
 500                 return -ENOMEM;
 501
 502         for (i = 0; i < RCAR_DMAC_DESCS_PER_PAGE; ++i) {
 503                 struct rcar_dmac_desc *desc = &page->descs[i];
 504
 505                 dma_async_tx_descriptor_init(&desc->async_tx, &chan->chan);
 506                 desc->async_tx.tx_submit = rcar_dmac_tx_submit;
 507                 INIT_LIST_HEAD(&desc->chunks);
 508
 509                 list_add_tail(&desc->node, &list);
 510         }
 511
 512         spin_lock_irqsave(&chan->lock, flags);
 513         list_splice_tail(&list, &chan->desc.free);
 514         list_add_tail(&page->node, &chan->desc.pages);
 515         spin_unlock_irqrestore(&chan->lock, flags);
 516
 517         return 0;
 518 }
 519
 520 /*
 521  * rcar_dmac_desc_put - Release a DMA transfer descriptor
 522  * @chan: the DMA channel
 523  * @desc: the descriptor
 524  *
 525  * Put the descriptor and its transfer chunk descriptors back in the channel's
 526  * free descriptors lists. The descriptor's chunks list will be reinitialized to
 527  * an empty list as a result.
 528  *
 529  * The descriptor must have been removed from the channel's lists before calling
 530  * this function.
 531  */
 532 static void rcar_dmac_desc_put(struct rcar_dmac_chan *chan,
 533                                struct rcar_dmac_desc *desc)
 534 {
 535         unsigned long flags;
 536
 537         spin_lock_irqsave(&chan->lock, flags);
 538         list_splice_tail_init(&desc->chunks, &chan->desc.chunks_free);
 539         list_add(&desc->node, &chan->desc.free);
 540         spin_unlock_irqrestore(&chan->lock, flags);
 541 }
 542
 543 static void rcar_dmac_desc_recycle_acked(struct rcar_dmac_chan *chan)
 544 {
 545         struct rcar_dmac_desc *desc, *_desc;
 546         unsigned long flags;
 547         LIST_HEAD(list);
 548
 549         /*
 550          * We have to temporarily move all descriptors from the wait list to a
 551          * local list as iterating over the wait list, even with
 552          * list_for_each_entry_safe, isn't safe if we release the channel lock
 553          * around the rcar_dmac_desc_put() call.
 554          */
 555         spin_lock_irqsave(&chan->lock, flags);
 556         list_splice_init(&chan->desc.wait, &list);
 557         spin_unlock_irqrestore(&chan->lock, flags);
 558
 559         list_for_each_entry_safe(desc, _desc, &list, node) {
 560                 if (async_tx_test_ack(&desc->async_tx)) {
 561                         list_del(&desc->node);
 562                         rcar_dmac_desc_put(chan, desc);
 563                 }
 564         }
 565
 566         if (list_empty(&list))
 567                 return;
 568
 569         /* Put the remaining descriptors back in the wait list. */
 570         spin_lock_irqsave(&chan->lock, flags);
 571         list_splice(&list, &chan->desc.wait);
 572         spin_unlock_irqrestore(&chan->lock, flags);
 573 }
 574
 575 /*
 576  * rcar_dmac_desc_get - Allocate a descriptor for a DMA transfer
 577  * @chan: the DMA channel
 578  *
 579  * Locking: This function must be called in a non-atomic context.
 580  *
 581  * Return: A pointer to the allocated descriptor or NULL if no descriptor can
 582  * be allocated.
 583  */
 584 static struct rcar_dmac_desc *rcar_dmac_desc_get(struct rcar_dmac_chan *chan)
 585 {
 586         struct rcar_dmac_desc *desc;
 587         unsigned long flags;
 588         int ret;
 589
 590         /* Recycle acked descriptors before attempting allocation. */
 591         rcar_dmac_desc_recycle_acked(chan);
 592
 593         spin_lock_irqsave(&chan->lock, flags);
 594
 595         while (list_empty(&chan->desc.free)) {
 596                 /*
 597                  * No free descriptors, allocate a page worth of them and try
 598                  * again, as someone else could race us to get the newly
 599                  * allocated descriptors. If the allocation fails return an
 600                  * error.
 601                  */
 602                 spin_unlock_irqrestore(&chan->lock, flags);
 603                 ret = rcar_dmac_desc_alloc(chan, GFP_NOWAIT);
 604                 if (ret < 0)
 605                         return NULL;
 606                 spin_lock_irqsave(&chan->lock, flags);
 607         }
 608
 609         desc = list_first_entry(&chan->desc.free, struct rcar_dmac_desc, node);
 610         list_del(&desc->node);
 611
 612         spin_unlock_irqrestore(&chan->lock, flags);
 613
 614         return desc;
 615 }
 616
 617 /*
 618  * rcar_dmac_xfer_chunk_alloc - Allocate a page worth of transfer chunks
 619  * @chan: the DMA channel
 620  * @gfp: allocation flags
 621  */
 622 static int rcar_dmac_xfer_chunk_alloc(struct rcar_dmac_chan *chan, gfp_t gfp)
 623 {
 624         struct rcar_dmac_desc_page *page;
 625         unsigned long flags;
 626         LIST_HEAD(list);
 627         unsigned int i;
 628
 629         page = (void *)get_zeroed_page(gfp);
 630         if (!page)
 631                 return -ENOMEM;
 632
 633         for (i = 0; i < RCAR_DMAC_XFER_CHUNKS_PER_PAGE; ++i) {
 634                 struct rcar_dmac_xfer_chunk *chunk = &page->chunks[i];
 635
 636                 list_add_tail(&chunk->node, &list);
 637         }
 638
 639         spin_lock_irqsave(&chan->lock, flags);
 640         list_splice_tail(&list, &chan->desc.chunks_free);
 641         list_add_tail(&page->node, &chan->desc.pages);
 642         spin_unlock_irqrestore(&chan->lock, flags);
 643
 644         return 0;
 645 }
 646
 647 /*
 648  * rcar_dmac_xfer_chunk_get - Allocate a transfer chunk for a DMA transfer
 649  * @chan: the DMA channel
 650  *
 651  * Locking: This function must be called in a non-atomic context.
 652  *
 653  * Return: A pointer to the allocated transfer chunk descriptor or NULL if no
 654  * descriptor can be allocated.
 655  */
 656 static struct rcar_dmac_xfer_chunk *
 657 rcar_dmac_xfer_chunk_get(struct rcar_dmac_chan *chan)
 658 {
 659         struct rcar_dmac_xfer_chunk *chunk;
 660         unsigned long flags;
 661         int ret;
 662
 663         spin_lock_irqsave(&chan->lock, flags);
 664
 665         while (list_empty(&chan->desc.chunks_free)) {
 666                 /*
 667                  * No free descriptors, allocate a page worth of them and try
 668                  * again, as someone else could race us to get the newly
 669                  * allocated descriptors. If the allocation fails return an
 670                  * error.
 671                  */
 672                 spin_unlock_irqrestore(&chan->lock, flags);
 673                 ret = rcar_dmac_xfer_chunk_alloc(chan, GFP_NOWAIT);
 674                 if (ret < 0)
 675                         return NULL;
 676                 spin_lock_irqsave(&chan->lock, flags);
 677         }
 678
 679         chunk = list_first_entry(&chan->desc.chunks_free,
 680                                  struct rcar_dmac_xfer_chunk, node);
 681         list_del(&chunk->node);
 682
 683         spin_unlock_irqrestore(&chan->lock, flags);
 684
 685         return chunk;
 686 }
 687
 688 static void rcar_dmac_realloc_hwdesc(struct rcar_dmac_chan *chan,
 689                                      struct rcar_dmac_desc *desc, size_t size)
 690 {
 691         /*
 692          * dma_alloc_coherent() allocates memory in page size increments. To
 693          * avoid reallocating the hardware descriptors when the allocated size
 694          * wouldn't change align the requested size to a multiple of the page
 695          * size.
 696          */
 697         size = PAGE_ALIGN(size);
 698
 699         if (desc->hwdescs.size == size)
 700                 return;
 701
 702         if (desc->hwdescs.mem) {
 703                 dma_free_coherent(chan->chan.device->dev, desc->hwdescs.size,
 704                                   desc->hwdescs.mem, desc->hwdescs.dma);
 705                 desc->hwdescs.mem = NULL;
 706                 desc->hwdescs.size = 0;
 707         }
 708
 709         if (!size)
 710                 return;
 711
 712         desc->hwdescs.mem = dma_alloc_coherent(chan->chan.device->dev, size,
 713                                                &desc->hwdescs.dma, GFP_NOWAIT);
 714         if (!desc->hwdescs.mem)
 715                 return;
 716
 717         desc->hwdescs.size = size;
 718 }
 719
 720 static int rcar_dmac_fill_hwdesc(struct rcar_dmac_chan *chan,
 721                                  struct rcar_dmac_desc *desc)
 722 {
 723         struct rcar_dmac_xfer_chunk *chunk;
 724         struct rcar_dmac_hw_desc *hwdesc;
 725
 726         rcar_dmac_realloc_hwdesc(chan, desc, desc->nchunks * sizeof(*hwdesc));
 727
 728         hwdesc = desc->hwdescs.mem;
 729         if (!hwdesc)
 730                 return -ENOMEM;
 731
 732         list_for_each_entry(chunk, &desc->chunks, node) {
 733                 hwdesc->sar = chunk->src_addr;
 734                 hwdesc->dar = chunk->dst_addr;
 735                 hwdesc->tcr = chunk->size >> desc->xfer_shift;
 736                 hwdesc++;
 737         }
 738
 739         return 0;
 740 }
 741
 742 /* -----------------------------------------------------------------------------
 743  * Stop and reset
 744  */
 745
 746 static void rcar_dmac_chan_halt(struct rcar_dmac_chan *chan)
 747 {
 748         u32 chcr = rcar_dmac_chan_read(chan, RCAR_DMACHCR);
 749
 750         chcr &= ~(RCAR_DMACHCR_DSE | RCAR_DMACHCR_DSIE | RCAR_DMACHCR_IE |
 751                   RCAR_DMACHCR_TE | RCAR_DMACHCR_DE);
 752         rcar_dmac_chan_write(chan, RCAR_DMACHCR, chcr);
 753 }
 754
 755 static void rcar_dmac_chan_reinit(struct rcar_dmac_chan *chan)
 756 {
 757         struct rcar_dmac_desc *desc, *_desc;
 758         unsigned long flags;
 759         LIST_HEAD(descs);
 760
 761         spin_lock_irqsave(&chan->lock, flags);
 762
 763         /* Move all non-free descriptors to the local lists. */
 764         list_splice_init(&chan->desc.pending, &descs);
 765         list_splice_init(&chan->desc.active, &descs);
 766         list_splice_init(&chan->desc.done, &descs);
 767         list_splice_init(&chan->desc.wait, &descs);
 768
 769         chan->desc.running = NULL;
 770
 771         spin_unlock_irqrestore(&chan->lock, flags);
 772
 773         list_for_each_entry_safe(desc, _desc, &descs, node) {
 774                 list_del(&desc->node);
 775                 rcar_dmac_desc_put(chan, desc);
 776         }
 777 }
 778
 779 static void rcar_dmac_stop(struct rcar_dmac *dmac)
 780 {
 781         rcar_dmac_write(dmac, RCAR_DMAOR, 0);
 782 }
 783
 784 static void rcar_dmac_abort(struct rcar_dmac *dmac)
 785 {
 786         unsigned int i;
 787
 788         /* Stop all channels. */
 789         for (i = 0; i < dmac->n_channels; ++i) {
 790                 struct rcar_dmac_chan *chan = &dmac->channels[i];
 791
 792                 /* Stop and reinitialize the channel. */
 793                 spin_lock(&chan->lock);
 794                 rcar_dmac_chan_halt(chan);
 795                 spin_unlock(&chan->lock);
 796
 797                 rcar_dmac_chan_reinit(chan);
 798         }
 799 }
 800
 801 /* -----------------------------------------------------------------------------
 802  * Descriptors preparation
 803  */
 804
 805 static void rcar_dmac_chan_configure_desc(struct rcar_dmac_chan *chan,
 806                                           struct rcar_dmac_desc *desc)
 807 {
 808         static const u32 chcr_ts[] = {
 809                 RCAR_DMACHCR_TS_1B, RCAR_DMACHCR_TS_2B,
 810                 RCAR_DMACHCR_TS_4B, RCAR_DMACHCR_TS_8B,
 811                 RCAR_DMACHCR_TS_16B, RCAR_DMACHCR_TS_32B,
 812                 RCAR_DMACHCR_TS_64B,
 813         };
 814
 815         unsigned int xfer_size;
 816         u32 chcr;
 817
 818         switch (desc->direction) {
 819         case DMA_DEV_TO_MEM:
 820                 chcr = RCAR_DMACHCR_DM_INC | RCAR_DMACHCR_SM_FIXED
 821                      | RCAR_DMACHCR_RS_DMARS;
 822                 xfer_size = chan->src.xfer_size;
 823                 break;
 824
 825         case DMA_MEM_TO_DEV:
 826                 chcr = RCAR_DMACHCR_DM_FIXED | RCAR_DMACHCR_SM_INC
 827                      | RCAR_DMACHCR_RS_DMARS;
 828                 xfer_size = chan->dst.xfer_size;
 829                 break;
 830
 831         case DMA_MEM_TO_MEM:
 832         default:
 833                 chcr = RCAR_DMACHCR_DM_INC | RCAR_DMACHCR_SM_INC
 834                      | RCAR_DMACHCR_RS_AUTO;
 835                 xfer_size = RCAR_DMAC_MEMCPY_XFER_SIZE;
 836                 break;
 837         }
 838
 839         desc->xfer_shift = ilog2(xfer_size);
 840         desc->chcr = chcr | chcr_ts[desc->xfer_shift];
 841 }
 842
 843 /*
 844  * rcar_dmac_chan_prep_sg - prepare transfer descriptors from an SG list
 845  *
 846  * Common routine for public (MEMCPY) and slave DMA. The MEMCPY case is also
 847  * converted to scatter-gather to guarantee consistent locking and a correct
 848  * list manipulation. For slave DMA direction carries the usual meaning, and,
 849  * logically, the SG list is RAM and the addr variable contains slave address,
 850  * e.g., the FIFO I/O register. For MEMCPY direction equals DMA_MEM_TO_MEM
 851  * and the SG list contains only one element and points at the source buffer.
 852  */
 853 static struct dma_async_tx_descriptor *
 854 rcar_dmac_chan_prep_sg(struct rcar_dmac_chan *chan, struct scatterlist *sgl,
 855                        unsigned int sg_len, dma_addr_t dev_addr,
 856                        enum dma_transfer_direction dir, unsigned long dma_flags,
 857                        bool cyclic)
 858 {
 859         struct rcar_dmac_xfer_chunk *chunk;
 860         struct rcar_dmac_desc *desc;
 861         struct scatterlist *sg;
 862         unsigned int nchunks = 0;
 863         unsigned int max_chunk_size;
 864         unsigned int full_size = 0;
 865         bool cross_boundary = false;
 866         unsigned int i;
 867 #ifdef CONFIG_ARCH_DMA_ADDR_T_64BIT
 868         u32 high_dev_addr;
 869         u32 high_mem_addr;
 870 #endif
 871
 872         desc = rcar_dmac_desc_get(chan);
 873         if (!desc)
 874                 return NULL;
 875
 876         desc->async_tx.flags = dma_flags;
 877         desc->async_tx.cookie = -EBUSY;
 878
 879         desc->cyclic = cyclic;
 880         desc->direction = dir;
 881
 882         rcar_dmac_chan_configure_desc(chan, desc);
 883
 884         max_chunk_size = RCAR_DMATCR_MASK << desc->xfer_shift;
 885
 886         /*
 887          * Allocate and fill the transfer chunk descriptors. We own the only
 888          * reference to the DMA descriptor, there's no need for locking.
 889          */
 890         for_each_sg(sgl, sg, sg_len, i) {
 891                 dma_addr_t mem_addr = sg_dma_address(sg);
 892                 unsigned int len = sg_dma_len(sg);
 893
 894                 full_size += len;
 895
 896 #ifdef CONFIG_ARCH_DMA_ADDR_T_64BIT
 897                 if (i == 0) {
 898                         high_dev_addr = dev_addr >> 32;
 899                         high_mem_addr = mem_addr >> 32;
 900                 }
 901
 902                 if ((dev_addr >> 32 != high_dev_addr) ||
 903                     (mem_addr >> 32 != high_mem_addr))
 904                         cross_boundary = true;
 905 #endif
 906                 while (len) {
 907                         unsigned int size = min(len, max_chunk_size);
 908
 909 #ifdef CONFIG_ARCH_DMA_ADDR_T_64BIT
 910                         /*
 911                          * Prevent individual transfers from crossing 4GB
 912                          * boundaries.
 913                          */
 914                         if (dev_addr >> 32 != (dev_addr + size - 1) >> 32) {
 915                                 size = ALIGN(dev_addr, 1ULL << 32) - dev_addr;
 916                                 cross_boundary = true;
 917                         }
 918                         if (mem_addr >> 32 != (mem_addr + size - 1) >> 32) {
 919                                 size = ALIGN(mem_addr, 1ULL << 32) - mem_addr;
 920                                 cross_boundary = true;
 921                         }
 922 #endif
 923
 924                         chunk = rcar_dmac_xfer_chunk_get(chan);
 925                         if (!chunk) {
 926                                 rcar_dmac_desc_put(chan, desc);
 927                                 return NULL;
 928                         }
 929
 930                         if (dir == DMA_DEV_TO_MEM) {
 931                                 chunk->src_addr = dev_addr;
 932                                 chunk->dst_addr = mem_addr;
 933                         } else {
 934                                 chunk->src_addr = mem_addr;
 935                                 chunk->dst_addr = dev_addr;
 936                         }
 937
 938                         chunk->size = size;
 939
 940                         dev_dbg(chan->chan.device->dev,
 941                                 "chan%u: chunk %p/%p sgl %u@%p, %u/%u %pad -> %pad\n",
 942                                 chan->index, chunk, desc, i, sg, size, len,
 943                                 &chunk->src_addr, &chunk->dst_addr);
 944
 945                         mem_addr += size;
 946                         if (dir == DMA_MEM_TO_MEM)
 947                                 dev_addr += size;
 948
 949                         len -= size;
 950
 951                         list_add_tail(&chunk->node, &desc->chunks);
 952                         nchunks++;
 953                 }
 954         }
 955
 956         desc->nchunks = nchunks;
 957         desc->size = full_size;
 958
 959         /*
 960          * Use hardware descriptor lists if possible when more than one chunk
 961          * needs to be transferred (otherwise they don't make much sense).
 962          *
 963          * Source/Destination address should be located in same 4GiB region
 964          * in the 40bit address space when it uses Hardware descriptor,
 965          * and cross_boundary is checking it.
 966          */
 967         desc->hwdescs.use = !cross_boundary && nchunks > 1;
 968         if (desc->hwdescs.use) {
 969                 if (rcar_dmac_fill_hwdesc(chan, desc) < 0)
 970                         desc->hwdescs.use = false;
 971         }
 972
 973         return &desc->async_tx;
 974 }
 975
 976 /* -----------------------------------------------------------------------------
 977  * DMA engine operations
 978  */
 979
 980 static int rcar_dmac_alloc_chan_resources(struct dma_chan *chan)
 981 {
 982         struct rcar_dmac_chan *rchan = to_rcar_dmac_chan(chan);
 983         int ret;
 984
 985         INIT_LIST_HEAD(&rchan->desc.chunks_free);
 986         INIT_LIST_HEAD(&rchan->desc.pages);
 987
 988         /* Preallocate descriptors. */
 989         ret = rcar_dmac_xfer_chunk_alloc(rchan, GFP_KERNEL);
 990         if (ret < 0)
 991                 return -ENOMEM;
 992
 993         ret = rcar_dmac_desc_alloc(rchan, GFP_KERNEL);
 994         if (ret < 0)
 995                 return -ENOMEM;
 996
 997         return pm_runtime_get_sync(chan->device->dev);
 998 }
 999
1000 static void rcar_dmac_free_chan_resources(struct dma_chan *chan)
1001 {
1002         struct rcar_dmac_chan *rchan = to_rcar_dmac_chan(chan);
1003         struct rcar_dmac *dmac = to_rcar_dmac(chan->device);
1004         struct rcar_dmac_chan_map *map = &rchan->map;
1005         struct rcar_dmac_desc_page *page, *_page;
1006         struct rcar_dmac_desc *desc;
1007         LIST_HEAD(list);
1008
1009         /* Protect against ISR */
1010         spin_lock_irq(&rchan->lock);
1011         rcar_dmac_chan_halt(rchan);
1012         spin_unlock_irq(&rchan->lock);
1013
1014         /*
1015          * Now no new interrupts will occur, but one might already be
1016          * running. Wait for it to finish before freeing resources.
1017          */
1018         synchronize_irq(rchan->irq);
1019
1020         if (rchan->mid_rid >= 0) {
1021                 /* The caller is holding dma_list_mutex */
1022                 clear_bit(rchan->mid_rid, dmac->modules);
1023                 rchan->mid_rid = -EINVAL;
1024         }
1025
1026         list_splice_init(&rchan->desc.free, &list);
1027         list_splice_init(&rchan->desc.pending, &list);
1028         list_splice_init(&rchan->desc.active, &list);
1029         list_splice_init(&rchan->desc.done, &list);
1030         list_splice_init(&rchan->desc.wait, &list);
1031
1032         rchan->desc.running = NULL;
1033
1034         list_for_each_entry(desc, &list, node)
1035                 rcar_dmac_realloc_hwdesc(rchan, desc, 0);
1036
1037         list_for_each_entry_safe(page, _page, &rchan->desc.pages, node) {
1038                 list_del(&page->node);
1039                 free_page((unsigned long)page);
1040         }
1041
1042         /* Remove slave mapping if present. */
1043         if (map->slave.xfer_size) {
1044                 dma_unmap_resource(chan->device->dev, map->addr,
1045                                    map->slave.xfer_size, map->dir, 0);
1046                 map->slave.xfer_size = 0;
1047         }
1048
1049         pm_runtime_put(chan->device->dev);
1050 }
1051
1052 static struct dma_async_tx_descriptor *
1053 rcar_dmac_prep_dma_memcpy(struct dma_chan *chan, dma_addr_t dma_dest,
1054                           dma_addr_t dma_src, size_t len, unsigned long flags)
1055 {
1056         struct rcar_dmac_chan *rchan = to_rcar_dmac_chan(chan);
1057         struct scatterlist sgl;
1058
1059         if (!len)
1060                 return NULL;
1061
1062         sg_init_table(&sgl, 1);
1063         sg_set_page(&sgl, pfn_to_page(PFN_DOWN(dma_src)), len,
1064                     offset_in_page(dma_src));
1065         sg_dma_address(&sgl) = dma_src;
1066         sg_dma_len(&sgl) = len;
1067
1068         return rcar_dmac_chan_prep_sg(rchan, &sgl, 1, dma_dest,
1069                                       DMA_MEM_TO_MEM, flags, false);
1070 }
1071
1072 static int rcar_dmac_map_slave_addr(struct dma_chan *chan,
1073                                     enum dma_transfer_direction dir)
1074 {
1075         struct rcar_dmac_chan *rchan = to_rcar_dmac_chan(chan);
1076         struct rcar_dmac_chan_map *map = &rchan->map;
1077         phys_addr_t dev_addr;
1078         size_t dev_size;
1079         enum dma_data_direction dev_dir;
1080
1081         if (dir == DMA_DEV_TO_MEM) {
1082                 dev_addr = rchan->src.slave_addr;
1083                 dev_size = rchan->src.xfer_size;
1084                 dev_dir = DMA_TO_DEVICE;
1085         } else {
1086                 dev_addr = rchan->dst.slave_addr;
1087                 dev_size = rchan->dst.xfer_size;
1088                 dev_dir = DMA_FROM_DEVICE;
1089         }
1090
1091         /* Reuse current map if possible. */
1092         if (dev_addr == map->slave.slave_addr &&
1093             dev_size == map->slave.xfer_size &&
1094             dev_dir == map->dir)
1095                 return 0;
1096
1097         /* Remove old mapping if present. */
1098         if (map->slave.xfer_size)
1099                 dma_unmap_resource(chan->device->dev, map->addr,
1100                                    map->slave.xfer_size, map->dir, 0);
1101         map->slave.xfer_size = 0;
1102
1103         /* Create new slave address map. */
1104         map->addr = dma_map_resource(chan->device->dev, dev_addr, dev_size,
1105                                      dev_dir, 0);
1106
1107         if (dma_mapping_error(chan->device->dev, map->addr)) {
1108                 dev_err(chan->device->dev,
1109                         "chan%u: failed to map %zx@%pap", rchan->index,
1110                         dev_size, &dev_addr);
1111                 return -EIO;
1112         }
1113
1114         dev_dbg(chan->device->dev, "chan%u: map %zx@%pap to %pad dir: %s\n",
1115                 rchan->index, dev_size, &dev_addr, &map->addr,
1116                 dev_dir == DMA_TO_DEVICE ? "DMA_TO_DEVICE" : "DMA_FROM_DEVICE");
1117
1118         map->slave.slave_addr = dev_addr;
1119         map->slave.xfer_size = dev_size;
1120         map->dir = dev_dir;
1121
1122         return 0;
1123 }
1124
1125 static struct dma_async_tx_descriptor *
1126 rcar_dmac_prep_slave_sg(struct dma_chan *chan, struct scatterlist *sgl,
1127                         unsigned int sg_len, enum dma_transfer_direction dir,
1128                         unsigned long flags, void *context)
1129 {
1130         struct rcar_dmac_chan *rchan = to_rcar_dmac_chan(chan);
1131
1132         /* Someone calling slave DMA on a generic channel? */
1133         if (rchan->mid_rid < 0 || !sg_len || !sg_dma_len(sgl)) {
1134                 dev_warn(chan->device->dev,
1135                          "%s: bad parameter: len=%d, id=%d\n",
1136                          __func__, sg_len, rchan->mid_rid);
1137                 return NULL;
1138         }
1139
1140         if (rcar_dmac_map_slave_addr(chan, dir))
1141                 return NULL;
1142
1143         return rcar_dmac_chan_prep_sg(rchan, sgl, sg_len, rchan->map.addr,
1144                                       dir, flags, false);
1145 }
1146
1147 #define RCAR_DMAC_MAX_SG_LEN    32
1148
1149 static struct dma_async_tx_descriptor *
1150 rcar_dmac_prep_dma_cyclic(struct dma_chan *chan, dma_addr_t buf_addr,
1151                           size_t buf_len, size_t period_len,
1152                           enum dma_transfer_direction dir, unsigned long flags)
1153 {
1154         struct rcar_dmac_chan *rchan = to_rcar_dmac_chan(chan);
1155         struct dma_async_tx_descriptor *desc;
1156         struct scatterlist *sgl;
1157         unsigned int sg_len;
1158         unsigned int i;
1159
1160         /* Someone calling slave DMA on a generic channel? */
1161         if (rchan->mid_rid < 0 || buf_len < period_len) {
1162                 dev_warn(chan->device->dev,
1163                         "%s: bad parameter: buf_len=%zu, period_len=%zu, id=%d\n",
1164                         __func__, buf_len, period_len, rchan->mid_rid);
1165                 return NULL;
1166         }
1167
1168         if (rcar_dmac_map_slave_addr(chan, dir))
1169                 return NULL;
1170
1171         sg_len = buf_len / period_len;
1172         if (sg_len > RCAR_DMAC_MAX_SG_LEN) {
1173                 dev_err(chan->device->dev,
1174                         "chan%u: sg length %d exceds limit %d",
1175                         rchan->index, sg_len, RCAR_DMAC_MAX_SG_LEN);
1176                 return NULL;
1177         }
1178
1179         /*
1180          * Allocate the sg list dynamically as it would consume too much stack
1181          * space.
1182          */
1183         sgl = kcalloc(sg_len, sizeof(*sgl), GFP_NOWAIT);
1184         if (!sgl)
1185                 return NULL;
1186
1187         sg_init_table(sgl, sg_len);
1188
1189         for (i = 0; i < sg_len; ++i) {
1190                 dma_addr_t src = buf_addr + (period_len * i);
1191
1192                 sg_set_page(&sgl[i], pfn_to_page(PFN_DOWN(src)), period_len,
1193                             offset_in_page(src));
1194                 sg_dma_address(&sgl[i]) = src;
1195                 sg_dma_len(&sgl[i]) = period_len;
1196         }
1197
1198         desc = rcar_dmac_chan_prep_sg(rchan, sgl, sg_len, rchan->map.addr,
1199                                       dir, flags, true);
1200
1201         kfree(sgl);
1202         return desc;
1203 }
1204
1205 static int rcar_dmac_device_config(struct dma_chan *chan,
1206                                    struct dma_slave_config *cfg)
1207 {
1208         struct rcar_dmac_chan *rchan = to_rcar_dmac_chan(chan);
1209
1210         /*
1211          * We could lock this, but you shouldn't be configuring the
1212          * channel, while using it...
1213          */
1214         rchan->src.slave_addr = cfg->src_addr;
1215         rchan->dst.slave_addr = cfg->dst_addr;
1216         rchan->src.xfer_size = cfg->src_addr_width;
1217         rchan->dst.xfer_size = cfg->dst_addr_width;
1218
1219         return 0;
1220 }
1221
1222 static int rcar_dmac_chan_terminate_all(struct dma_chan *chan)
1223 {
1224         struct rcar_dmac_chan *rchan = to_rcar_dmac_chan(chan);
1225         unsigned long flags;
1226
1227         spin_lock_irqsave(&rchan->lock, flags);
1228         rcar_dmac_chan_halt(rchan);
1229         spin_unlock_irqrestore(&rchan->lock, flags);
1230
1231         /*
1232          * FIXME: No new interrupt can occur now, but the IRQ thread might still
1233          * be running.
1234          */
1235
1236         rcar_dmac_chan_reinit(rchan);
1237
1238         return 0;
1239 }
1240
1241 static unsigned int rcar_dmac_chan_get_residue(struct rcar_dmac_chan *chan,
1242                                                dma_cookie_t cookie)
1243 {
1244         struct rcar_dmac_desc *desc = chan->desc.running;
1245         struct rcar_dmac_xfer_chunk *running = NULL;
1246         struct rcar_dmac_xfer_chunk *chunk;
1247         enum dma_status status;
1248         unsigned int residue = 0;
1249         unsigned int dptr = 0;
1250
1251         if (!desc)
1252                 return 0;
1253
1254         /*
1255          * If the cookie corresponds to a descriptor that has been completed
1256          * there is no residue. The same check has already been performed by the
1257          * caller but without holding the channel lock, so the descriptor could
1258          * now be complete.
1259          */
1260         status = dma_cookie_status(&chan->chan, cookie, NULL);
1261         if (status == DMA_COMPLETE)
1262                 return 0;
1263
1264         /*
1265          * If the cookie doesn't correspond to the currently running transfer
1266          * then the descriptor hasn't been processed yet, and the residue is
1267          * equal to the full descriptor size.
1268          * Also, a client driver is possible to call this function before
1269          * rcar_dmac_isr_channel_thread() runs. In this case, the "desc.running"
1270          * will be the next descriptor, and the done list will appear. So, if
1271          * the argument cookie matches the done list's cookie, we can assume
1272          * the residue is zero.
1273          */
1274         if (cookie != desc->async_tx.cookie) {
1275                 list_for_each_entry(desc, &chan->desc.done, node) {
1276                         if (cookie == desc->async_tx.cookie)
1277                                 return 0;
1278                 }
1279                 list_for_each_entry(desc, &chan->desc.pending, node) {
1280                         if (cookie == desc->async_tx.cookie)
1281                                 return desc->size;
1282                 }
1283                 list_for_each_entry(desc, &chan->desc.active, node) {
1284                         if (cookie == desc->async_tx.cookie)
1285                                 return desc->size;
1286                 }
1287
1288                 /*
1289                  * No descriptor found for the cookie, there's thus no residue.
1290                  * This shouldn't happen if the calling driver passes a correct
1291                  * cookie value.
1292                  */
1293                 WARN(1, "No descriptor for cookie!");
1294                 return 0;
1295         }
1296
1297         /*
1298          * In descriptor mode the descriptor running pointer is not maintained
1299          * by the interrupt handler, find the running descriptor from the
1300          * descriptor pointer field in the CHCRB register. In non-descriptor
1301          * mode just use the running descriptor pointer.
1302          */
1303         if (desc->hwdescs.use) {
1304                 dptr = (rcar_dmac_chan_read(chan, RCAR_DMACHCRB) &
1305                         RCAR_DMACHCRB_DPTR_MASK) >> RCAR_DMACHCRB_DPTR_SHIFT;
1306                 if (dptr == 0)
1307                         dptr = desc->nchunks;
1308                 dptr--;
1309                 WARN_ON(dptr >= desc->nchunks);
1310         } else {
1311                 running = desc->running;
1312         }
1313
1314         /* Compute the size of all chunks still to be transferred. */
1315         list_for_each_entry_reverse(chunk, &desc->chunks, node) {
1316                 if (chunk == running || ++dptr == desc->nchunks)
1317                         break;
1318
1319                 residue += chunk->size;
1320         }
1321
1322         /* Add the residue for the current chunk. */
1323         residue += rcar_dmac_chan_read(chan, RCAR_DMATCR) << desc->xfer_shift;
1324
1325         return residue;
1326 }
1327
1328 static enum dma_status rcar_dmac_tx_status(struct dma_chan *chan,
1329                                            dma_cookie_t cookie,
1330                                            struct dma_tx_state *txstate)
1331 {
1332         struct rcar_dmac_chan *rchan = to_rcar_dmac_chan(chan);
1333         enum dma_status status;
1334         unsigned long flags;
1335         unsigned int residue;
1336         bool cyclic;
1337
1338         status = dma_cookie_status(chan, cookie, txstate);
1339         if (status == DMA_COMPLETE || !txstate)
1340                 return status;
1341
1342         spin_lock_irqsave(&rchan->lock, flags);
1343         residue = rcar_dmac_chan_get_residue(rchan, cookie);
1344         cyclic = rchan->desc.running ? rchan->desc.running->cyclic : false;
1345         spin_unlock_irqrestore(&rchan->lock, flags);
1346
1347         /* if there's no residue, the cookie is complete */
1348         if (!residue && !cyclic)
1349                 return DMA_COMPLETE;
1350
1351         dma_set_residue(txstate, residue);
1352
1353         return status;
1354 }
1355
1356 static void rcar_dmac_issue_pending(struct dma_chan *chan)
1357 {
1358         struct rcar_dmac_chan *rchan = to_rcar_dmac_chan(chan);
1359         unsigned long flags;
1360
1361         spin_lock_irqsave(&rchan->lock, flags);
1362
1363         if (list_empty(&rchan->desc.pending))
1364                 goto done;
1365
1366         /* Append the pending list to the active list. */
1367         list_splice_tail_init(&rchan->desc.pending, &rchan->desc.active);
1368
1369         /*
1370          * If no transfer is running pick the first descriptor from the active
1371          * list and start the transfer.
1372          */
1373         if (!rchan->desc.running) {
1374                 struct rcar_dmac_desc *desc;
1375
1376                 desc = list_first_entry(&rchan->desc.active,
1377                                         struct rcar_dmac_desc, node);
1378                 rchan->desc.running = desc;
1379
1380                 rcar_dmac_chan_start_xfer(rchan);
1381         }
1382
1383 done:
1384         spin_unlock_irqrestore(&rchan->lock, flags);
1385 }
1386
1387 static void rcar_dmac_device_synchronize(struct dma_chan *chan)
1388 {
1389         struct rcar_dmac_chan *rchan = to_rcar_dmac_chan(chan);
1390
1391         synchronize_irq(rchan->irq);
1392 }
1393
1394 /* -----------------------------------------------------------------------------
1395  * IRQ handling
1396  */
1397
1398 static irqreturn_t rcar_dmac_isr_desc_stage_end(struct rcar_dmac_chan *chan)
1399 {
1400         struct rcar_dmac_desc *desc = chan->desc.running;
1401         unsigned int stage;
1402
1403         if (WARN_ON(!desc || !desc->cyclic)) {
1404                 /*
1405                  * This should never happen, there should always be a running
1406                  * cyclic descriptor when a descriptor stage end interrupt is
1407                  * triggered. Warn and return.
1408                  */
1409                 return IRQ_NONE;
1410         }
1411
1412         /* Program the interrupt pointer to the next stage. */
1413         stage = (rcar_dmac_chan_read(chan, RCAR_DMACHCRB) &
1414                  RCAR_DMACHCRB_DPTR_MASK) >> RCAR_DMACHCRB_DPTR_SHIFT;
1415         rcar_dmac_chan_write(chan, RCAR_DMADPCR, RCAR_DMADPCR_DIPT(stage));
1416
1417         return IRQ_WAKE_THREAD;
1418 }
1419
1420 static irqreturn_t rcar_dmac_isr_transfer_end(struct rcar_dmac_chan *chan)
1421 {
1422         struct rcar_dmac_desc *desc = chan->desc.running;
1423         irqreturn_t ret = IRQ_WAKE_THREAD;
1424
1425         if (WARN_ON_ONCE(!desc)) {
1426                 /*
1427                  * This should never happen, there should always be a running
1428                  * descriptor when a transfer end interrupt is triggered. Warn
1429                  * and return.
1430                  */
1431                 return IRQ_NONE;
1432         }
1433
1434         /*
1435          * The transfer end interrupt isn't generated for each chunk when using
1436          * descriptor mode. Only update the running chunk pointer in
1437          * non-descriptor mode.
1438          */
1439         if (!desc->hwdescs.use) {
1440                 /*
1441                  * If we haven't completed the last transfer chunk simply move
1442                  * to the next one. Only wake the IRQ thread if the transfer is
1443                  * cyclic.
1444                  */
1445                 if (!list_is_last(&desc->running->node, &desc->chunks)) {
1446                         desc->running = list_next_entry(desc->running, node);
1447                         if (!desc->cyclic)
1448                                 ret = IRQ_HANDLED;
1449                         goto done;
1450                 }
1451
1452                 /*
1453                  * We've completed the last transfer chunk. If the transfer is
1454                  * cyclic, move back to the first one.
1455                  */
1456                 if (desc->cyclic) {
1457                         desc->running =
1458                                 list_first_entry(&desc->chunks,
1459                                                  struct rcar_dmac_xfer_chunk,
1460                                                  node);
1461                         goto done;
1462                 }
1463         }
1464
1465         /* The descriptor is complete, move it to the done list. */
1466         list_move_tail(&desc->node, &chan->desc.done);
1467
1468         /* Queue the next descriptor, if any. */
1469         if (!list_empty(&chan->desc.active))
1470                 chan->desc.running = list_first_entry(&chan->desc.active,
1471                                                       struct rcar_dmac_desc,
1472                                                       node);
1473         else
1474                 chan->desc.running = NULL;
1475
1476 done:
1477         if (chan->desc.running)
1478                 rcar_dmac_chan_start_xfer(chan);
1479
1480         return ret;
1481 }
1482
1483 static irqreturn_t rcar_dmac_isr_channel(int irq, void *dev)
1484 {
1485         u32 mask = RCAR_DMACHCR_DSE | RCAR_DMACHCR_TE;
1486         struct rcar_dmac_chan *chan = dev;
1487         irqreturn_t ret = IRQ_NONE;
1488         u32 chcr;
1489
1490         spin_lock(&chan->lock);
1491
1492         chcr = rcar_dmac_chan_read(chan, RCAR_DMACHCR);
1493         if (chcr & RCAR_DMACHCR_TE)
1494                 mask |= RCAR_DMACHCR_DE;
1495         rcar_dmac_chan_write(chan, RCAR_DMACHCR, chcr & ~mask);
1496
1497         if (chcr & RCAR_DMACHCR_DSE)
1498                 ret |= rcar_dmac_isr_desc_stage_end(chan);
1499
1500         if (chcr & RCAR_DMACHCR_TE)
1501                 ret |= rcar_dmac_isr_transfer_end(chan);
1502
1503         spin_unlock(&chan->lock);
1504
1505         return ret;
1506 }
1507
1508 static irqreturn_t rcar_dmac_isr_channel_thread(int irq, void *dev)
1509 {
1510         struct rcar_dmac_chan *chan = dev;
1511         struct rcar_dmac_desc *desc;
1512         struct dmaengine_desc_callback cb;
1513
1514         spin_lock_irq(&chan->lock);
1515
1516         /* For cyclic transfers notify the user after every chunk. */
1517         if (chan->desc.running && chan->desc.running->cyclic) {
1518                 desc = chan->desc.running;
1519                 dmaengine_desc_get_callback(&desc->async_tx, &cb);
1520
1521                 if (dmaengine_desc_callback_valid(&cb)) {
1522                         spin_unlock_irq(&chan->lock);
1523                         dmaengine_desc_callback_invoke(&cb, NULL);
1524                         spin_lock_irq(&chan->lock);
1525                 }
1526         }
1527
1528         /*
1529          * Call the callback function for all descriptors on the done list and
1530          * move them to the ack wait list.
1531          */
1532         while (!list_empty(&chan->desc.done)) {
1533                 desc = list_first_entry(&chan->desc.done, struct rcar_dmac_desc,
1534                                         node);
1535                 dma_cookie_complete(&desc->async_tx);
1536                 list_del(&desc->node);
1537
1538                 dmaengine_desc_get_callback(&desc->async_tx, &cb);
1539                 if (dmaengine_desc_callback_valid(&cb)) {
1540                         spin_unlock_irq(&chan->lock);
1541                         /*
1542                          * We own the only reference to this descriptor, we can
1543                          * safely dereference it without holding the channel
1544                          * lock.
1545                          */
1546                         dmaengine_desc_callback_invoke(&cb, NULL);
1547                         spin_lock_irq(&chan->lock);
1548                 }
1549
1550                 list_add_tail(&desc->node, &chan->desc.wait);
1551         }
1552
1553         spin_unlock_irq(&chan->lock);
1554
1555         /* Recycle all acked descriptors. */
1556         rcar_dmac_desc_recycle_acked(chan);
1557
1558         return IRQ_HANDLED;
1559 }
1560
1561 static irqreturn_t rcar_dmac_isr_error(int irq, void *data)
1562 {
1563         struct rcar_dmac *dmac = data;
1564
1565         if (!(rcar_dmac_read(dmac, RCAR_DMAOR) & RCAR_DMAOR_AE))
1566                 return IRQ_NONE;
1567
1568         /*
1569          * An unrecoverable error occurred on an unknown channel. Halt the DMAC,
1570          * abort transfers on all channels, and reinitialize the DMAC.
1571          */
1572         rcar_dmac_stop(dmac);
1573         rcar_dmac_abort(dmac);
1574         rcar_dmac_init(dmac);
1575
1576         return IRQ_HANDLED;
1577 }
1578
1579 /* -----------------------------------------------------------------------------
1580  * OF xlate and channel filter
1581  */
1582
1583 static bool rcar_dmac_chan_filter(struct dma_chan *chan, void *arg)
1584 {
1585         struct rcar_dmac *dmac = to_rcar_dmac(chan->device);
1586         struct of_phandle_args *dma_spec = arg;
1587
1588         /*
1589          * FIXME: Using a filter on OF platforms is a nonsense. The OF xlate
1590          * function knows from which device it wants to allocate a channel from,
1591          * and would be perfectly capable of selecting the channel it wants.
1592          * Forcing it to call dma_request_channel() and iterate through all
1593          * channels from all controllers is just pointless.
1594          */
1595         if (chan->device->device_config != rcar_dmac_device_config ||
1596             dma_spec->np != chan->device->dev->of_node)
1597                 return false;
1598
1599         return !test_and_set_bit(dma_spec->args[0], dmac->modules);
1600 }
1601
1602 static struct dma_chan *rcar_dmac_of_xlate(struct of_phandle_args *dma_spec,
1603                                            struct of_dma *ofdma)
1604 {
1605         struct rcar_dmac_chan *rchan;
1606         struct dma_chan *chan;
1607         dma_cap_mask_t mask;
1608
1609         if (dma_spec->args_count != 1)
1610                 return NULL;
1611
1612         /* Only slave DMA channels can be allocated via DT */
1613         dma_cap_zero(mask);
1614         dma_cap_set(DMA_SLAVE, mask);
1615
1616         chan = dma_request_channel(mask, rcar_dmac_chan_filter, dma_spec);
1617         if (!chan)
1618                 return NULL;
1619
1620         rchan = to_rcar_dmac_chan(chan);
1621         rchan->mid_rid = dma_spec->args[0];
1622
1623         return chan;
1624 }
1625
1626 /* -----------------------------------------------------------------------------
1627  * Power management
1628  */
1629
1630 #ifdef CONFIG_PM_SLEEP
1631 static int rcar_dmac_sleep_suspend(struct device *dev)
1632 {
1633         /*
1634          * TODO: Wait for the current transfer to complete and stop the device.
1635          */
1636         return 0;
1637 }
1638
1639 static int rcar_dmac_sleep_resume(struct device *dev)
1640 {
1641         /* TODO: Resume transfers, if any. */
1642         return 0;
1643 }
1644 #endif
1645
1646 #ifdef CONFIG_PM
1647 static int rcar_dmac_runtime_suspend(struct device *dev)
1648 {
1649         return 0;
1650 }
1651
1652 static int rcar_dmac_runtime_resume(struct device *dev)
1653 {
1654         struct rcar_dmac *dmac = dev_get_drvdata(dev);
1655
1656         return rcar_dmac_init(dmac);
1657 }
1658 #endif
1659
1660 static const struct dev_pm_ops rcar_dmac_pm = {
1661         SET_SYSTEM_SLEEP_PM_OPS(rcar_dmac_sleep_suspend, rcar_dmac_sleep_resume)
1662         SET_RUNTIME_PM_OPS(rcar_dmac_runtime_suspend, rcar_dmac_runtime_resume,
1663                            NULL)
1664 };
1665
1666 /* -----------------------------------------------------------------------------
1667  * Probe and remove
1668  */
1669
1670 static int rcar_dmac_chan_probe(struct rcar_dmac *dmac,
1671                                 struct rcar_dmac_chan *rchan,
1672                                 unsigned int index)
1673 {
1674         struct platform_device *pdev = to_platform_device(dmac->dev);
1675         struct dma_chan *chan = &rchan->chan;
1676         char pdev_irqname[5];
1677         char *irqname;
1678         int ret;
1679
1680         rchan->index = index;
1681         rchan->iomem = dmac->iomem + RCAR_DMAC_CHAN_OFFSET(index);
1682         rchan->mid_rid = -EINVAL;
1683
1684         spin_lock_init(&rchan->lock);
1685
1686         INIT_LIST_HEAD(&rchan->desc.free);
1687         INIT_LIST_HEAD(&rchan->desc.pending);
1688         INIT_LIST_HEAD(&rchan->desc.active);
1689         INIT_LIST_HEAD(&rchan->desc.done);
1690         INIT_LIST_HEAD(&rchan->desc.wait);
1691
1692         /* Request the channel interrupt. */
1693         sprintf(pdev_irqname, "ch%u", index);
1694         rchan->irq = platform_get_irq_byname(pdev, pdev_irqname);
1695         if (rchan->irq < 0) {
1696                 dev_err(dmac->dev, "no IRQ specified for channel %u\n", index);
1697                 return -ENODEV;
1698         }
1699
1700         irqname = devm_kasprintf(dmac->dev, GFP_KERNEL, "%s:%u",
1701                                  dev_name(dmac->dev), index);
1702         if (!irqname)
1703                 return -ENOMEM;
1704
1705         /*
1706          * Initialize the DMA engine channel and add it to the DMA engine
1707          * channels list.
1708          */
1709         chan->device = &dmac->engine;
1710         dma_cookie_init(chan);
1711
1712         list_add_tail(&chan->device_node, &dmac->engine.channels);
1713
1714         ret = devm_request_threaded_irq(dmac->dev, rchan->irq,
1715                                         rcar_dmac_isr_channel,
1716                                         rcar_dmac_isr_channel_thread, 0,
1717                                         irqname, rchan);
1718         if (ret) {
1719                 dev_err(dmac->dev, "failed to request IRQ %u (%d)\n",
1720                         rchan->irq, ret);
1721                 return ret;
1722         }
1723
1724         return 0;
1725 }
1726
1727 static int rcar_dmac_parse_of(struct device *dev, struct rcar_dmac *dmac)
1728 {
1729         struct device_node *np = dev->of_node;
1730         int ret;
1731
1732         ret = of_property_read_u32(np, "dma-channels", &dmac->n_channels);
1733         if (ret < 0) {
1734                 dev_err(dev, "unable to read dma-channels property\n");
1735                 return ret;
1736         }
1737
1738         if (dmac->n_channels <= 0 || dmac->n_channels >= 100) {
1739                 dev_err(dev, "invalid number of channels %u\n",
1740                         dmac->n_channels);
1741                 return -EINVAL;
1742         }
1743
1744         return 0;
1745 }
1746
1747 static int rcar_dmac_probe(struct platform_device *pdev)
1748 {
1749         const enum dma_slave_buswidth widths = DMA_SLAVE_BUSWIDTH_1_BYTE |
1750                 DMA_SLAVE_BUSWIDTH_2_BYTES | DMA_SLAVE_BUSWIDTH_4_BYTES |
1751                 DMA_SLAVE_BUSWIDTH_8_BYTES | DMA_SLAVE_BUSWIDTH_16_BYTES |
1752                 DMA_SLAVE_BUSWIDTH_32_BYTES | DMA_SLAVE_BUSWIDTH_64_BYTES;
1753         unsigned int channels_offset = 0;
1754         struct dma_device *engine;
1755         struct rcar_dmac *dmac;
1756         struct resource *mem;
1757         unsigned int i;
1758         char *irqname;
1759         int irq;
1760         int ret;
1761
1762         dmac = devm_kzalloc(&pdev->dev, sizeof(*dmac), GFP_KERNEL);
1763         if (!dmac)
1764                 return -ENOMEM;
1765
1766         dmac->dev = &pdev->dev;
1767         platform_set_drvdata(pdev, dmac);
1768         dmac->dev->dma_parms = &dmac->parms;
1769         dma_set_max_seg_size(dmac->dev, RCAR_DMATCR_MASK);
1770         ret = dma_set_mask_and_coherent(dmac->dev, DMA_BIT_MASK(40));
1771         if (ret)
1772                 return ret;
1773
1774         ret = rcar_dmac_parse_of(&pdev->dev, dmac);
1775         if (ret < 0)
1776                 return ret;
1777
1778         /*
1779          * A still unconfirmed hardware bug prevents the IPMMU microTLB 0 to be
1780          * flushed correctly, resulting in memory corruption. DMAC 0 channel 0
1781          * is connected to microTLB 0 on currently supported platforms, so we
1782          * can't use it with the IPMMU. As the IOMMU API operates at the device
1783          * level we can't disable it selectively, so ignore channel 0 for now if
1784          * the device is part of an IOMMU group.
1785          */
1786         if (pdev->dev.iommu_group) {
1787                 dmac->n_channels--;
1788                 channels_offset = 1;
1789         }
1790
1791         dmac->channels = devm_kcalloc(&pdev->dev, dmac->n_channels,
1792                                       sizeof(*dmac->channels), GFP_KERNEL);
1793         if (!dmac->channels)
1794                 return -ENOMEM;
1795
1796         /* Request resources. */
1797         mem = platform_get_resource(pdev, IORESOURCE_MEM, 0);
1798         dmac->iomem = devm_ioremap_resource(&pdev->dev, mem);
1799         if (IS_ERR(dmac->iomem))
1800                 return PTR_ERR(dmac->iomem);
1801
1802         irq = platform_get_irq_byname(pdev, "error");
1803         if (irq < 0) {
1804                 dev_err(&pdev->dev, "no error IRQ specified\n");
1805                 return -ENODEV;
1806         }
1807
1808         irqname = devm_kasprintf(dmac->dev, GFP_KERNEL, "%s:error",
1809                                  dev_name(dmac->dev));
1810         if (!irqname)
1811                 return -ENOMEM;
1812
1813         /* Enable runtime PM and initialize the device. */
1814         pm_runtime_enable(&pdev->dev);
1815         ret = pm_runtime_get_sync(&pdev->dev);
1816         if (ret < 0) {
1817                 dev_err(&pdev->dev, "runtime PM get sync failed (%d)\n", ret);
1818                 return ret;
1819         }
1820
1821         ret = rcar_dmac_init(dmac);
1822         pm_runtime_put(&pdev->dev);
1823
1824         if (ret) {
1825                 dev_err(&pdev->dev, "failed to reset device\n");
1826                 goto error;
1827         }
1828
1829         /* Initialize engine */
1830         engine = &dmac->engine;
1831
1832         dma_cap_set(DMA_MEMCPY, engine->cap_mask);
1833         dma_cap_set(DMA_SLAVE, engine->cap_mask);
1834
1835         engine->dev             = &pdev->dev;
1836         engine->copy_align      = ilog2(RCAR_DMAC_MEMCPY_XFER_SIZE);
1837
1838         engine->src_addr_widths = widths;
1839         engine->dst_addr_widths = widths;
1840         engine->directions      = BIT(DMA_MEM_TO_DEV) | BIT(DMA_DEV_TO_MEM);
1841         engine->residue_granularity = DMA_RESIDUE_GRANULARITY_BURST;
1842
1843         engine->device_alloc_chan_resources     = rcar_dmac_alloc_chan_resources;
1844         engine->device_free_chan_resources      = rcar_dmac_free_chan_resources;
1845         engine->device_prep_dma_memcpy          = rcar_dmac_prep_dma_memcpy;
1846         engine->device_prep_slave_sg            = rcar_dmac_prep_slave_sg;
1847         engine->device_prep_dma_cyclic          = rcar_dmac_prep_dma_cyclic;
1848         engine->device_config                   = rcar_dmac_device_config;
1849         engine->device_terminate_all            = rcar_dmac_chan_terminate_all;
1850         engine->device_tx_status                = rcar_dmac_tx_status;
1851         engine->device_issue_pending            = rcar_dmac_issue_pending;
1852         engine->device_synchronize              = rcar_dmac_device_synchronize;
1853
1854         INIT_LIST_HEAD(&engine->channels);
1855
1856         for (i = 0; i < dmac->n_channels; ++i) {
1857                 ret = rcar_dmac_chan_probe(dmac, &dmac->channels[i],
1858                                            i + channels_offset);
1859                 if (ret < 0)
1860                         goto error;
1861         }
1862
1863         ret = devm_request_irq(&pdev->dev, irq, rcar_dmac_isr_error, 0,
1864                                irqname, dmac);
1865         if (ret) {
1866                 dev_err(&pdev->dev, "failed to request IRQ %u (%d)\n",
1867                         irq, ret);
1868                 return ret;
1869         }
1870
1871         /* Register the DMAC as a DMA provider for DT. */
1872         ret = of_dma_controller_register(pdev->dev.of_node, rcar_dmac_of_xlate,
1873                                          NULL);
1874         if (ret < 0)
1875                 goto error;
1876
1877         /*
1878          * Register the DMA engine device.
1879          *
1880          * Default transfer size of 32 bytes requires 32-byte alignment.
1881          */
1882         ret = dma_async_device_register(engine);
1883         if (ret < 0)
1884                 goto error;
1885
1886         return 0;
1887
1888 error:
1889         of_dma_controller_free(pdev->dev.of_node);
1890         pm_runtime_disable(&pdev->dev);
1891         return ret;
1892 }
1893
1894 static int rcar_dmac_remove(struct platform_device *pdev)
1895 {
1896         struct rcar_dmac *dmac = platform_get_drvdata(pdev);
1897
1898         of_dma_controller_free(pdev->dev.of_node);
1899         dma_async_device_unregister(&dmac->engine);
1900
1901         pm_runtime_disable(&pdev->dev);
1902
1903         return 0;
1904 }
1905
1906 static void rcar_dmac_shutdown(struct platform_device *pdev)
1907 {
1908         struct rcar_dmac *dmac = platform_get_drvdata(pdev);
1909
1910         rcar_dmac_stop(dmac);
1911 }
1912
1913 static const struct of_device_id rcar_dmac_of_ids[] = {
1914         { .compatible = "renesas,rcar-dmac", },
1915         { /* Sentinel */ }
1916 };
1917 MODULE_DEVICE_TABLE(of, rcar_dmac_of_ids);
1918
1919 static struct platform_driver rcar_dmac_driver = {
1920         .driver         = {
1921                 .pm     = &rcar_dmac_pm,
1922                 .name   = "rcar-dmac",
1923                 .of_match_table = rcar_dmac_of_ids,
1924         },
1925         .probe          = rcar_dmac_probe,
1926         .remove         = rcar_dmac_remove,
1927         .shutdown       = rcar_dmac_shutdown,
1928 };
1929
1930 module_platform_driver(rcar_dmac_driver);
1931
1932 MODULE_DESCRIPTION("R-Car Gen2 DMA Controller Driver");
1933 MODULE_AUTHOR("Laurent Pinchart <laurent.pinchart@ideasonboard.com>");
1934 MODULE_LICENSE("GPL v2");