drivers/crypto/mxs-dcp.c

   1 /*
   2  * Freescale i.MX23/i.MX28 Data Co-Processor driver
   3  *
   4  * Copyright (C) 2013 Marek Vasut <marex@denx.de>
   5  *
   6  * The code contained herein is licensed under the GNU General Public
   7  * License. You may obtain a copy of the GNU General Public License
   8  * Version 2 or later at the following locations:
   9  *
  10  * http://www.opensource.org/licenses/gpl-license.html
  11  * http://www.gnu.org/copyleft/gpl.html
  12  */
  13
  14 #include <linux/crypto.h>
  15 #include <linux/dma-mapping.h>
  16 #include <linux/interrupt.h>
  17 #include <linux/io.h>
  18 #include <linux/kernel.h>
  19 #include <linux/kthread.h>
  20 #include <linux/module.h>
  21 #include <linux/of.h>
  22 #include <linux/platform_device.h>
  23 #include <linux/stmp_device.h>
  24
  25 #include <crypto/aes.h>
  26 #include <crypto/sha.h>
  27 #include <crypto/internal/hash.h>
  28 #include <crypto/scatterwalk.h>
  29
  30 #define DCP_MAX_CHANS   4
  31 #define DCP_BUF_SZ      PAGE_SIZE
  32 #define DCP_SHA_PAY_SZ  64
  33
  34 #define DCP_ALIGNMENT   64
  35
  36 /*
  37  * Null hashes to align with hw behavior on imx6sl and ull
  38  * these are flipped for consistency with hw output
  39  */
  40 static const uint8_t sha1_null_hash[] =
  41         "\x09\x07\xd8\xaf\x90\x18\x60\x95\xef\xbf"
  42         "\x55\x32\x0d\x4b\x6b\x5e\xee\xa3\x39\xda";
  43
  44 static const uint8_t sha256_null_hash[] =
  45         "\x55\xb8\x52\x78\x1b\x99\x95\xa4"
  46         "\x4c\x93\x9b\x64\xe4\x41\xae\x27"
  47         "\x24\xb9\x6f\x99\xc8\xf4\xfb\x9a"
  48         "\x14\x1c\xfc\x98\x42\xc4\xb0\xe3";
  49
  50 /* DCP DMA descriptor. */
  51 struct dcp_dma_desc {
  52         uint32_t        next_cmd_addr;
  53         uint32_t        control0;
  54         uint32_t        control1;
  55         uint32_t        source;
  56         uint32_t        destination;
  57         uint32_t        size;
  58         uint32_t        payload;
  59         uint32_t        status;
  60 };
  61
  62 /* Coherent aligned block for bounce buffering. */
  63 struct dcp_coherent_block {
  64         uint8_t                 aes_in_buf[DCP_BUF_SZ];
  65         uint8_t                 aes_out_buf[DCP_BUF_SZ];
  66         uint8_t                 sha_in_buf[DCP_BUF_SZ];
  67         uint8_t                 sha_out_buf[DCP_SHA_PAY_SZ];
  68
  69         uint8_t                 aes_key[2 * AES_KEYSIZE_128];
  70
  71         struct dcp_dma_desc     desc[DCP_MAX_CHANS];
  72 };
  73
  74 struct dcp {
  75         struct device                   *dev;
  76         void __iomem                    *base;
  77
  78         uint32_t                        caps;
  79
  80         struct dcp_coherent_block       *coh;
  81
  82         struct completion               completion[DCP_MAX_CHANS];
  83         spinlock_t                      lock[DCP_MAX_CHANS];
  84         struct task_struct              *thread[DCP_MAX_CHANS];
  85         struct crypto_queue             queue[DCP_MAX_CHANS];
  86 };
  87
  88 enum dcp_chan {
  89         DCP_CHAN_HASH_SHA       = 0,
  90         DCP_CHAN_CRYPTO         = 2,
  91 };
  92
  93 struct dcp_async_ctx {
  94         /* Common context */
  95         enum dcp_chan   chan;
  96         uint32_t        fill;
  97
  98         /* SHA Hash-specific context */
  99         struct mutex                    mutex;
 100         uint32_t                        alg;
 101         unsigned int                    hot:1;
 102
 103         /* Crypto-specific context */
 104         struct crypto_ablkcipher        *fallback;
 105         unsigned int                    key_len;
 106         uint8_t                         key[AES_KEYSIZE_128];
 107 };
 108
 109 struct dcp_aes_req_ctx {
 110         unsigned int    enc:1;
 111         unsigned int    ecb:1;
 112 };
 113
 114 struct dcp_sha_req_ctx {
 115         unsigned int    init:1;
 116         unsigned int    fini:1;
 117 };
 118
 119 /*
 120  * There can even be only one instance of the MXS DCP due to the
 121  * design of Linux Crypto API.
 122  */
 123 static struct dcp *global_sdcp;
 124
 125 /* DCP register layout. */
 126 #define MXS_DCP_CTRL                            0x00
 127 #define MXS_DCP_CTRL_GATHER_RESIDUAL_WRITES     (1 << 23)
 128 #define MXS_DCP_CTRL_ENABLE_CONTEXT_CACHING     (1 << 22)
 129
 130 #define MXS_DCP_STAT                            0x10
 131 #define MXS_DCP_STAT_CLR                        0x18
 132 #define MXS_DCP_STAT_IRQ_MASK                   0xf
 133
 134 #define MXS_DCP_CHANNELCTRL                     0x20
 135 #define MXS_DCP_CHANNELCTRL_ENABLE_CHANNEL_MASK 0xff
 136
 137 #define MXS_DCP_CAPABILITY1                     0x40
 138 #define MXS_DCP_CAPABILITY1_SHA256              (4 << 16)
 139 #define MXS_DCP_CAPABILITY1_SHA1                (1 << 16)
 140 #define MXS_DCP_CAPABILITY1_AES128              (1 << 0)
 141
 142 #define MXS_DCP_CONTEXT                         0x50
 143
 144 #define MXS_DCP_CH_N_CMDPTR(n)                  (0x100 + ((n) * 0x40))
 145
 146 #define MXS_DCP_CH_N_SEMA(n)                    (0x110 + ((n) * 0x40))
 147
 148 #define MXS_DCP_CH_N_STAT(n)                    (0x120 + ((n) * 0x40))
 149 #define MXS_DCP_CH_N_STAT_CLR(n)                (0x128 + ((n) * 0x40))
 150
 151 /* DMA descriptor bits. */
 152 #define MXS_DCP_CONTROL0_HASH_TERM              (1 << 13)
 153 #define MXS_DCP_CONTROL0_HASH_INIT              (1 << 12)
 154 #define MXS_DCP_CONTROL0_PAYLOAD_KEY            (1 << 11)
 155 #define MXS_DCP_CONTROL0_CIPHER_ENCRYPT         (1 << 8)
 156 #define MXS_DCP_CONTROL0_CIPHER_INIT            (1 << 9)
 157 #define MXS_DCP_CONTROL0_ENABLE_HASH            (1 << 6)
 158 #define MXS_DCP_CONTROL0_ENABLE_CIPHER          (1 << 5)
 159 #define MXS_DCP_CONTROL0_DECR_SEMAPHORE         (1 << 1)
 160 #define MXS_DCP_CONTROL0_INTERRUPT              (1 << 0)
 161
 162 #define MXS_DCP_CONTROL1_HASH_SELECT_SHA256     (2 << 16)
 163 #define MXS_DCP_CONTROL1_HASH_SELECT_SHA1       (0 << 16)
 164 #define MXS_DCP_CONTROL1_CIPHER_MODE_CBC        (1 << 4)
 165 #define MXS_DCP_CONTROL1_CIPHER_MODE_ECB        (0 << 4)
 166 #define MXS_DCP_CONTROL1_CIPHER_SELECT_AES128   (0 << 0)
 167
 168 static int mxs_dcp_start_dma(struct dcp_async_ctx *actx)
 169 {
 170         struct dcp *sdcp = global_sdcp;
 171         const int chan = actx->chan;
 172         uint32_t stat;
 173         unsigned long ret;
 174         struct dcp_dma_desc *desc = &sdcp->coh->desc[actx->chan];
 175
 176         dma_addr_t desc_phys = dma_map_single(sdcp->dev, desc, sizeof(*desc),
 177                                               DMA_TO_DEVICE);
 178
 179         reinit_completion(&sdcp->completion[chan]);
 180
 181         /* Clear status register. */
 182         writel(0xffffffff, sdcp->base + MXS_DCP_CH_N_STAT_CLR(chan));
 183
 184         /* Load the DMA descriptor. */
 185         writel(desc_phys, sdcp->base + MXS_DCP_CH_N_CMDPTR(chan));
 186
 187         /* Increment the semaphore to start the DMA transfer. */
 188         writel(1, sdcp->base + MXS_DCP_CH_N_SEMA(chan));
 189
 190         ret = wait_for_completion_timeout(&sdcp->completion[chan],
 191                                           msecs_to_jiffies(1000));
 192         if (!ret) {
 193                 dev_err(sdcp->dev, "Channel %i timeout (DCP_STAT=0x%08x)\n",
 194                         chan, readl(sdcp->base + MXS_DCP_STAT));
 195                 return -ETIMEDOUT;
 196         }
 197
 198         stat = readl(sdcp->base + MXS_DCP_CH_N_STAT(chan));
 199         if (stat & 0xff) {
 200                 dev_err(sdcp->dev, "Channel %i error (CH_STAT=0x%08x)\n",
 201                         chan, stat);
 202                 return -EINVAL;
 203         }
 204
 205         dma_unmap_single(sdcp->dev, desc_phys, sizeof(*desc), DMA_TO_DEVICE);
 206
 207         return 0;
 208 }
 209
 210 /*
 211  * Encryption (AES128)
 212  */
 213 static int mxs_dcp_run_aes(struct dcp_async_ctx *actx,
 214                            struct ablkcipher_request *req, int init)
 215 {
 216         struct dcp *sdcp = global_sdcp;
 217         struct dcp_dma_desc *desc = &sdcp->coh->desc[actx->chan];
 218         struct dcp_aes_req_ctx *rctx = ablkcipher_request_ctx(req);
 219         int ret;
 220
 221         dma_addr_t key_phys = dma_map_single(sdcp->dev, sdcp->coh->aes_key,
 222                                              2 * AES_KEYSIZE_128,
 223                                              DMA_TO_DEVICE);
 224         dma_addr_t src_phys = dma_map_single(sdcp->dev, sdcp->coh->aes_in_buf,
 225                                              DCP_BUF_SZ, DMA_TO_DEVICE);
 226         dma_addr_t dst_phys = dma_map_single(sdcp->dev, sdcp->coh->aes_out_buf,
 227                                              DCP_BUF_SZ, DMA_FROM_DEVICE);
 228
 229         if (actx->fill % AES_BLOCK_SIZE) {
 230                 dev_err(sdcp->dev, "Invalid block size!\n");
 231                 ret = -EINVAL;
 232                 goto aes_done_run;
 233         }
 234
 235         /* Fill in the DMA descriptor. */
 236         desc->control0 = MXS_DCP_CONTROL0_DECR_SEMAPHORE |
 237                     MXS_DCP_CONTROL0_INTERRUPT |
 238                     MXS_DCP_CONTROL0_ENABLE_CIPHER;
 239
 240         /* Payload contains the key. */
 241         desc->control0 |= MXS_DCP_CONTROL0_PAYLOAD_KEY;
 242
 243         if (rctx->enc)
 244                 desc->control0 |= MXS_DCP_CONTROL0_CIPHER_ENCRYPT;
 245         if (init)
 246                 desc->control0 |= MXS_DCP_CONTROL0_CIPHER_INIT;
 247
 248         desc->control1 = MXS_DCP_CONTROL1_CIPHER_SELECT_AES128;
 249
 250         if (rctx->ecb)
 251                 desc->control1 |= MXS_DCP_CONTROL1_CIPHER_MODE_ECB;
 252         else
 253                 desc->control1 |= MXS_DCP_CONTROL1_CIPHER_MODE_CBC;
 254
 255         desc->next_cmd_addr = 0;
 256         desc->source = src_phys;
 257         desc->destination = dst_phys;
 258         desc->size = actx->fill;
 259         desc->payload = key_phys;
 260         desc->status = 0;
 261
 262         ret = mxs_dcp_start_dma(actx);
 263
 264 aes_done_run:
 265         dma_unmap_single(sdcp->dev, key_phys, 2 * AES_KEYSIZE_128,
 266                          DMA_TO_DEVICE);
 267         dma_unmap_single(sdcp->dev, src_phys, DCP_BUF_SZ, DMA_TO_DEVICE);
 268         dma_unmap_single(sdcp->dev, dst_phys, DCP_BUF_SZ, DMA_FROM_DEVICE);
 269
 270         return ret;
 271 }
 272
 273 static int mxs_dcp_aes_block_crypt(struct crypto_async_request *arq)
 274 {
 275         struct dcp *sdcp = global_sdcp;
 276
 277         struct ablkcipher_request *req = ablkcipher_request_cast(arq);
 278         struct dcp_async_ctx *actx = crypto_tfm_ctx(arq->tfm);
 279         struct dcp_aes_req_ctx *rctx = ablkcipher_request_ctx(req);
 280
 281         struct scatterlist *dst = req->dst;
 282         struct scatterlist *src = req->src;
 283         const int nents = sg_nents(req->src);
 284
 285         const int out_off = DCP_BUF_SZ;
 286         uint8_t *in_buf = sdcp->coh->aes_in_buf;
 287         uint8_t *out_buf = sdcp->coh->aes_out_buf;
 288
 289         uint8_t *out_tmp, *src_buf, *dst_buf = NULL;
 290         uint32_t dst_off = 0;
 291         uint32_t last_out_len = 0;
 292
 293         uint8_t *key = sdcp->coh->aes_key;
 294
 295         int ret = 0;
 296         int split = 0;
 297         unsigned int i, len, clen, rem = 0, tlen = 0;
 298         int init = 0;
 299         bool limit_hit = false;
 300
 301         actx->fill = 0;
 302
 303         /* Copy the key from the temporary location. */
 304         memcpy(key, actx->key, actx->key_len);
 305
 306         if (!rctx->ecb) {
 307                 /* Copy the CBC IV just past the key. */
 308                 memcpy(key + AES_KEYSIZE_128, req->info, AES_KEYSIZE_128);
 309                 /* CBC needs the INIT set. */
 310                 init = 1;
 311         } else {
 312                 memset(key + AES_KEYSIZE_128, 0, AES_KEYSIZE_128);
 313         }
 314
 315         for_each_sg(req->src, src, nents, i) {
 316                 src_buf = sg_virt(src);
 317                 len = sg_dma_len(src);
 318                 tlen += len;
 319                 limit_hit = tlen > req->nbytes;
 320
 321                 if (limit_hit)
 322                         len = req->nbytes - (tlen - len);
 323
 324                 do {
 325                         if (actx->fill + len > out_off)
 326                                 clen = out_off - actx->fill;
 327                         else
 328                                 clen = len;
 329
 330                         memcpy(in_buf + actx->fill, src_buf, clen);
 331                         len -= clen;
 332                         src_buf += clen;
 333                         actx->fill += clen;
 334
 335                         /*
 336                          * If we filled the buffer or this is the last SG,
 337                          * submit the buffer.
 338                          */
 339                         if (actx->fill == out_off || sg_is_last(src) ||
 340                                 limit_hit) {
 341                                 ret = mxs_dcp_run_aes(actx, req, init);
 342                                 if (ret)
 343                                         return ret;
 344                                 init = 0;
 345
 346                                 out_tmp = out_buf;
 347                                 last_out_len = actx->fill;
 348                                 while (dst && actx->fill) {
 349                                         if (!split) {
 350                                                 dst_buf = sg_virt(dst);
 351                                                 dst_off = 0;
 352                                         }
 353                                         rem = min(sg_dma_len(dst) - dst_off,
 354                                                   actx->fill);
 355
 356                                         memcpy(dst_buf + dst_off, out_tmp, rem);
 357                                         out_tmp += rem;
 358                                         dst_off += rem;
 359                                         actx->fill -= rem;
 360
 361                                         if (dst_off == sg_dma_len(dst)) {
 362                                                 dst = sg_next(dst);
 363                                                 split = 0;
 364                                         } else {
 365                                                 split = 1;
 366                                         }
 367                                 }
 368                         }
 369                 } while (len);
 370
 371                 if (limit_hit)
 372                         break;
 373         }
 374
 375         /* Copy the IV for CBC for chaining */
 376         if (!rctx->ecb) {
 377                 if (rctx->enc)
 378                         memcpy(req->info, out_buf+(last_out_len-AES_BLOCK_SIZE),
 379                                 AES_BLOCK_SIZE);
 380                 else
 381                         memcpy(req->info, in_buf+(last_out_len-AES_BLOCK_SIZE),
 382                                 AES_BLOCK_SIZE);
 383         }
 384
 385         return ret;
 386 }
 387
 388 static int dcp_chan_thread_aes(void *data)
 389 {
 390         struct dcp *sdcp = global_sdcp;
 391         const int chan = DCP_CHAN_CRYPTO;
 392
 393         struct crypto_async_request *backlog;
 394         struct crypto_async_request *arq;
 395
 396         int ret;
 397
 398         while (!kthread_should_stop()) {
 399                 set_current_state(TASK_INTERRUPTIBLE);
 400
 401                 spin_lock(&sdcp->lock[chan]);
 402                 backlog = crypto_get_backlog(&sdcp->queue[chan]);
 403                 arq = crypto_dequeue_request(&sdcp->queue[chan]);
 404                 spin_unlock(&sdcp->lock[chan]);
 405
 406                 if (!backlog && !arq) {
 407                         schedule();
 408                         continue;
 409                 }
 410
 411                 set_current_state(TASK_RUNNING);
 412
 413                 if (backlog)
 414                         backlog->complete(backlog, -EINPROGRESS);
 415
 416                 if (arq) {
 417                         ret = mxs_dcp_aes_block_crypt(arq);
 418                         arq->complete(arq, ret);
 419                 }
 420         }
 421
 422         return 0;
 423 }
 424
 425 static int mxs_dcp_block_fallback(struct ablkcipher_request *req, int enc)
 426 {
 427         struct crypto_tfm *tfm =
 428                 crypto_ablkcipher_tfm(crypto_ablkcipher_reqtfm(req));
 429         struct dcp_async_ctx *ctx = crypto_ablkcipher_ctx(
 430                 crypto_ablkcipher_reqtfm(req));
 431         int ret;
 432
 433         ablkcipher_request_set_tfm(req, ctx->fallback);
 434
 435         if (enc)
 436                 ret = crypto_ablkcipher_encrypt(req);
 437         else
 438                 ret = crypto_ablkcipher_decrypt(req);
 439
 440         ablkcipher_request_set_tfm(req, __crypto_ablkcipher_cast(tfm));
 441
 442         return ret;
 443 }
 444
 445 static int mxs_dcp_aes_enqueue(struct ablkcipher_request *req, int enc, int ecb)
 446 {
 447         struct dcp *sdcp = global_sdcp;
 448         struct crypto_async_request *arq = &req->base;
 449         struct dcp_async_ctx *actx = crypto_tfm_ctx(arq->tfm);
 450         struct dcp_aes_req_ctx *rctx = ablkcipher_request_ctx(req);
 451         int ret;
 452
 453         if (unlikely(actx->key_len != AES_KEYSIZE_128))
 454                 return mxs_dcp_block_fallback(req, enc);
 455
 456         rctx->enc = enc;
 457         rctx->ecb = ecb;
 458         actx->chan = DCP_CHAN_CRYPTO;
 459
 460         spin_lock(&sdcp->lock[actx->chan]);
 461         ret = crypto_enqueue_request(&sdcp->queue[actx->chan], &req->base);
 462         spin_unlock(&sdcp->lock[actx->chan]);
 463
 464         wake_up_process(sdcp->thread[actx->chan]);
 465
 466         return -EINPROGRESS;
 467 }
 468
 469 static int mxs_dcp_aes_ecb_decrypt(struct ablkcipher_request *req)
 470 {
 471         return mxs_dcp_aes_enqueue(req, 0, 1);
 472 }
 473
 474 static int mxs_dcp_aes_ecb_encrypt(struct ablkcipher_request *req)
 475 {
 476         return mxs_dcp_aes_enqueue(req, 1, 1);
 477 }
 478
 479 static int mxs_dcp_aes_cbc_decrypt(struct ablkcipher_request *req)
 480 {
 481         return mxs_dcp_aes_enqueue(req, 0, 0);
 482 }
 483
 484 static int mxs_dcp_aes_cbc_encrypt(struct ablkcipher_request *req)
 485 {
 486         return mxs_dcp_aes_enqueue(req, 1, 0);
 487 }
 488
 489 static int mxs_dcp_aes_setkey(struct crypto_ablkcipher *tfm, const u8 *key,
 490                               unsigned int len)
 491 {
 492         struct dcp_async_ctx *actx = crypto_ablkcipher_ctx(tfm);
 493         unsigned int ret;
 494
 495         /*
 496          * AES 128 is supposed by the hardware, store key into temporary
 497          * buffer and exit. We must use the temporary buffer here, since
 498          * there can still be an operation in progress.
 499          */
 500         actx->key_len = len;
 501         if (len == AES_KEYSIZE_128) {
 502                 memcpy(actx->key, key, len);
 503                 return 0;
 504         }
 505
 506         /* Check if the key size is supported by kernel at all. */
 507         if (len != AES_KEYSIZE_192 && len != AES_KEYSIZE_256) {
 508                 tfm->base.crt_flags |= CRYPTO_TFM_RES_BAD_KEY_LEN;
 509                 return -EINVAL;
 510         }
 511
 512         /*
 513          * If the requested AES key size is not supported by the hardware,
 514          * but is supported by in-kernel software implementation, we use
 515          * software fallback.
 516          */
 517         actx->fallback->base.crt_flags &= ~CRYPTO_TFM_REQ_MASK;
 518         actx->fallback->base.crt_flags |=
 519                 tfm->base.crt_flags & CRYPTO_TFM_REQ_MASK;
 520
 521         ret = crypto_ablkcipher_setkey(actx->fallback, key, len);
 522         if (!ret)
 523                 return 0;
 524
 525         tfm->base.crt_flags &= ~CRYPTO_TFM_RES_MASK;
 526         tfm->base.crt_flags |=
 527                 actx->fallback->base.crt_flags & CRYPTO_TFM_RES_MASK;
 528
 529         return ret;
 530 }
 531
 532 static int mxs_dcp_aes_fallback_init(struct crypto_tfm *tfm)
 533 {
 534         const char *name = crypto_tfm_alg_name(tfm);
 535         const uint32_t flags = CRYPTO_ALG_ASYNC | CRYPTO_ALG_NEED_FALLBACK;
 536         struct dcp_async_ctx *actx = crypto_tfm_ctx(tfm);
 537         struct crypto_ablkcipher *blk;
 538
 539         blk = crypto_alloc_ablkcipher(name, 0, flags);
 540         if (IS_ERR(blk))
 541                 return PTR_ERR(blk);
 542
 543         actx->fallback = blk;
 544         tfm->crt_ablkcipher.reqsize = sizeof(struct dcp_aes_req_ctx);
 545         return 0;
 546 }
 547
 548 static void mxs_dcp_aes_fallback_exit(struct crypto_tfm *tfm)
 549 {
 550         struct dcp_async_ctx *actx = crypto_tfm_ctx(tfm);
 551
 552         crypto_free_ablkcipher(actx->fallback);
 553         actx->fallback = NULL;
 554 }
 555
 556 /*
 557  * Hashing (SHA1/SHA256)
 558  */
 559 static int mxs_dcp_run_sha(struct ahash_request *req)
 560 {
 561         struct dcp *sdcp = global_sdcp;
 562         int ret;
 563
 564         struct crypto_ahash *tfm = crypto_ahash_reqtfm(req);
 565         struct dcp_async_ctx *actx = crypto_ahash_ctx(tfm);
 566         struct dcp_sha_req_ctx *rctx = ahash_request_ctx(req);
 567         struct dcp_dma_desc *desc = &sdcp->coh->desc[actx->chan];
 568
 569         dma_addr_t digest_phys = 0;
 570         dma_addr_t buf_phys = dma_map_single(sdcp->dev, sdcp->coh->sha_in_buf,
 571                                              DCP_BUF_SZ, DMA_TO_DEVICE);
 572
 573         /* Fill in the DMA descriptor. */
 574         desc->control0 = MXS_DCP_CONTROL0_DECR_SEMAPHORE |
 575                     MXS_DCP_CONTROL0_INTERRUPT |
 576                     MXS_DCP_CONTROL0_ENABLE_HASH;
 577         if (rctx->init)
 578                 desc->control0 |= MXS_DCP_CONTROL0_HASH_INIT;
 579
 580         desc->control1 = actx->alg;
 581         desc->next_cmd_addr = 0;
 582         desc->source = buf_phys;
 583         desc->destination = 0;
 584         desc->size = actx->fill;
 585         desc->payload = 0;
 586         desc->status = 0;
 587
 588         /*
 589          * Align driver with hw behavior when generating null hashes
 590          */
 591         if (rctx->init && rctx->fini && desc->size == 0) {
 592                 struct hash_alg_common *halg = crypto_hash_alg_common(tfm);
 593                 const uint8_t *sha_buf =
 594                         (actx->alg == MXS_DCP_CONTROL1_HASH_SELECT_SHA1) ?
 595                         sha1_null_hash : sha256_null_hash;
 596                 memcpy(sdcp->coh->sha_out_buf, sha_buf, halg->digestsize);
 597                 ret = 0;
 598                 goto done_run;
 599         }
 600
 601         /* Set HASH_TERM bit for last transfer block. */
 602         if (rctx->fini) {
 603                 digest_phys = dma_map_single(sdcp->dev, sdcp->coh->sha_out_buf,
 604                                              DCP_SHA_PAY_SZ, DMA_FROM_DEVICE);
 605                 desc->control0 |= MXS_DCP_CONTROL0_HASH_TERM;
 606                 desc->payload = digest_phys;
 607         }
 608
 609         ret = mxs_dcp_start_dma(actx);
 610
 611         if (rctx->fini)
 612                 dma_unmap_single(sdcp->dev, digest_phys, DCP_SHA_PAY_SZ,
 613                                  DMA_FROM_DEVICE);
 614
 615 done_run:
 616         dma_unmap_single(sdcp->dev, buf_phys, DCP_BUF_SZ, DMA_TO_DEVICE);
 617
 618         return ret;
 619 }
 620
 621 static int dcp_sha_req_to_buf(struct crypto_async_request *arq)
 622 {
 623         struct dcp *sdcp = global_sdcp;
 624
 625         struct ahash_request *req = ahash_request_cast(arq);
 626         struct crypto_ahash *tfm = crypto_ahash_reqtfm(req);
 627         struct dcp_async_ctx *actx = crypto_ahash_ctx(tfm);
 628         struct dcp_sha_req_ctx *rctx = ahash_request_ctx(req);
 629         struct hash_alg_common *halg = crypto_hash_alg_common(tfm);
 630
 631         uint8_t *in_buf = sdcp->coh->sha_in_buf;
 632         uint8_t *out_buf = sdcp->coh->sha_out_buf;
 633
 634         struct scatterlist *src;
 635
 636         unsigned int i, len, clen, oft = 0;
 637         int ret;
 638
 639         int fin = rctx->fini;
 640         if (fin)
 641                 rctx->fini = 0;
 642
 643         src = req->src;
 644         len = req->nbytes;
 645
 646         while (len) {
 647                 if (actx->fill + len > DCP_BUF_SZ)
 648                         clen = DCP_BUF_SZ - actx->fill;
 649                 else
 650                         clen = len;
 651
 652                 scatterwalk_map_and_copy(in_buf + actx->fill, src, oft, clen,
 653                                          0);
 654
 655                 len -= clen;
 656                 oft += clen;
 657                 actx->fill += clen;
 658
 659                 /*
 660                  * If we filled the buffer and still have some
 661                  * more data, submit the buffer.
 662                  */
 663                 if (len && actx->fill == DCP_BUF_SZ) {
 664                         ret = mxs_dcp_run_sha(req);
 665                         if (ret)
 666                                 return ret;
 667                         actx->fill = 0;
 668                         rctx->init = 0;
 669                 }
 670         }
 671
 672         if (fin) {
 673                 rctx->fini = 1;
 674
 675                 /* Submit whatever is left. */
 676                 if (!req->result)
 677                         return -EINVAL;
 678
 679                 ret = mxs_dcp_run_sha(req);
 680                 if (ret)
 681                         return ret;
 682
 683                 actx->fill = 0;
 684
 685                 /* For some reason the result is flipped */
 686                 for (i = 0; i < halg->digestsize; i++)
 687                         req->result[i] = out_buf[halg->digestsize - i - 1];
 688         }
 689
 690         return 0;
 691 }
 692
 693 static int dcp_chan_thread_sha(void *data)
 694 {
 695         struct dcp *sdcp = global_sdcp;
 696         const int chan = DCP_CHAN_HASH_SHA;
 697
 698         struct crypto_async_request *backlog;
 699         struct crypto_async_request *arq;
 700
 701         struct dcp_sha_req_ctx *rctx;
 702
 703         struct ahash_request *req;
 704         int ret, fini;
 705
 706         while (!kthread_should_stop()) {
 707                 set_current_state(TASK_INTERRUPTIBLE);
 708
 709                 spin_lock(&sdcp->lock[chan]);
 710                 backlog = crypto_get_backlog(&sdcp->queue[chan]);
 711                 arq = crypto_dequeue_request(&sdcp->queue[chan]);
 712                 spin_unlock(&sdcp->lock[chan]);
 713
 714                 if (!backlog && !arq) {
 715                         schedule();
 716                         continue;
 717                 }
 718
 719                 set_current_state(TASK_RUNNING);
 720
 721                 if (backlog)
 722                         backlog->complete(backlog, -EINPROGRESS);
 723
 724                 if (arq) {
 725                         req = ahash_request_cast(arq);
 726                         rctx = ahash_request_ctx(req);
 727
 728                         ret = dcp_sha_req_to_buf(arq);
 729                         fini = rctx->fini;
 730                         arq->complete(arq, ret);
 731                 }
 732         }
 733
 734         return 0;
 735 }
 736
 737 static int dcp_sha_init(struct ahash_request *req)
 738 {
 739         struct crypto_ahash *tfm = crypto_ahash_reqtfm(req);
 740         struct dcp_async_ctx *actx = crypto_ahash_ctx(tfm);
 741
 742         struct hash_alg_common *halg = crypto_hash_alg_common(tfm);
 743
 744         /*
 745          * Start hashing session. The code below only inits the
 746          * hashing session context, nothing more.
 747          */
 748         memset(actx, 0, sizeof(*actx));
 749
 750         if (strcmp(halg->base.cra_name, "sha1") == 0)
 751                 actx->alg = MXS_DCP_CONTROL1_HASH_SELECT_SHA1;
 752         else
 753                 actx->alg = MXS_DCP_CONTROL1_HASH_SELECT_SHA256;
 754
 755         actx->fill = 0;
 756         actx->hot = 0;
 757         actx->chan = DCP_CHAN_HASH_SHA;
 758
 759         mutex_init(&actx->mutex);
 760
 761         return 0;
 762 }
 763
 764 static int dcp_sha_update_fx(struct ahash_request *req, int fini)
 765 {
 766         struct dcp *sdcp = global_sdcp;
 767
 768         struct dcp_sha_req_ctx *rctx = ahash_request_ctx(req);
 769         struct crypto_ahash *tfm = crypto_ahash_reqtfm(req);
 770         struct dcp_async_ctx *actx = crypto_ahash_ctx(tfm);
 771
 772         int ret;
 773
 774         /*
 775          * Ignore requests that have no data in them and are not
 776          * the trailing requests in the stream of requests.
 777          */
 778         if (!req->nbytes && !fini)
 779                 return 0;
 780
 781         mutex_lock(&actx->mutex);
 782
 783         rctx->fini = fini;
 784
 785         if (!actx->hot) {
 786                 actx->hot = 1;
 787                 rctx->init = 1;
 788         }
 789
 790         spin_lock(&sdcp->lock[actx->chan]);
 791         ret = crypto_enqueue_request(&sdcp->queue[actx->chan], &req->base);
 792         spin_unlock(&sdcp->lock[actx->chan]);
 793
 794         wake_up_process(sdcp->thread[actx->chan]);
 795         mutex_unlock(&actx->mutex);
 796
 797         return -EINPROGRESS;
 798 }
 799
 800 static int dcp_sha_update(struct ahash_request *req)
 801 {
 802         return dcp_sha_update_fx(req, 0);
 803 }
 804
 805 static int dcp_sha_final(struct ahash_request *req)
 806 {
 807         ahash_request_set_crypt(req, NULL, req->result, 0);
 808         req->nbytes = 0;
 809         return dcp_sha_update_fx(req, 1);
 810 }
 811
 812 static int dcp_sha_finup(struct ahash_request *req)
 813 {
 814         return dcp_sha_update_fx(req, 1);
 815 }
 816
 817 static int dcp_sha_digest(struct ahash_request *req)
 818 {
 819         int ret;
 820
 821         ret = dcp_sha_init(req);
 822         if (ret)
 823                 return ret;
 824
 825         return dcp_sha_finup(req);
 826 }
 827
 828 static int dcp_sha_cra_init(struct crypto_tfm *tfm)
 829 {
 830         crypto_ahash_set_reqsize(__crypto_ahash_cast(tfm),
 831                                  sizeof(struct dcp_sha_req_ctx));
 832         return 0;
 833 }
 834
 835 static void dcp_sha_cra_exit(struct crypto_tfm *tfm)
 836 {
 837 }
 838
 839 /* AES 128 ECB and AES 128 CBC */
 840 static struct crypto_alg dcp_aes_algs[] = {
 841         {
 842                 .cra_name               = "ecb(aes)",
 843                 .cra_driver_name        = "ecb-aes-dcp",
 844                 .cra_priority           = 400,
 845                 .cra_alignmask          = 15,
 846                 .cra_flags              = CRYPTO_ALG_TYPE_ABLKCIPHER |
 847                                           CRYPTO_ALG_ASYNC |
 848                                           CRYPTO_ALG_NEED_FALLBACK,
 849                 .cra_init               = mxs_dcp_aes_fallback_init,
 850                 .cra_exit               = mxs_dcp_aes_fallback_exit,
 851                 .cra_blocksize          = AES_BLOCK_SIZE,
 852                 .cra_ctxsize            = sizeof(struct dcp_async_ctx),
 853                 .cra_type               = &crypto_ablkcipher_type,
 854                 .cra_module             = THIS_MODULE,
 855                 .cra_u  = {
 856                         .ablkcipher = {
 857                                 .min_keysize    = AES_MIN_KEY_SIZE,
 858                                 .max_keysize    = AES_MAX_KEY_SIZE,
 859                                 .setkey         = mxs_dcp_aes_setkey,
 860                                 .encrypt        = mxs_dcp_aes_ecb_encrypt,
 861                                 .decrypt        = mxs_dcp_aes_ecb_decrypt
 862                         },
 863                 },
 864         }, {
 865                 .cra_name               = "cbc(aes)",
 866                 .cra_driver_name        = "cbc-aes-dcp",
 867                 .cra_priority           = 400,
 868                 .cra_alignmask          = 15,
 869                 .cra_flags              = CRYPTO_ALG_TYPE_ABLKCIPHER |
 870                                           CRYPTO_ALG_ASYNC |
 871                                           CRYPTO_ALG_NEED_FALLBACK,
 872                 .cra_init               = mxs_dcp_aes_fallback_init,
 873                 .cra_exit               = mxs_dcp_aes_fallback_exit,
 874                 .cra_blocksize          = AES_BLOCK_SIZE,
 875                 .cra_ctxsize            = sizeof(struct dcp_async_ctx),
 876                 .cra_type               = &crypto_ablkcipher_type,
 877                 .cra_module             = THIS_MODULE,
 878                 .cra_u = {
 879                         .ablkcipher = {
 880                                 .min_keysize    = AES_MIN_KEY_SIZE,
 881                                 .max_keysize    = AES_MAX_KEY_SIZE,
 882                                 .setkey         = mxs_dcp_aes_setkey,
 883                                 .encrypt        = mxs_dcp_aes_cbc_encrypt,
 884                                 .decrypt        = mxs_dcp_aes_cbc_decrypt,
 885                                 .ivsize         = AES_BLOCK_SIZE,
 886                         },
 887                 },
 888         },
 889 };
 890
 891 /* SHA1 */
 892 static struct ahash_alg dcp_sha1_alg = {
 893         .init   = dcp_sha_init,
 894         .update = dcp_sha_update,
 895         .final  = dcp_sha_final,
 896         .finup  = dcp_sha_finup,
 897         .digest = dcp_sha_digest,
 898         .halg   = {
 899                 .digestsize     = SHA1_DIGEST_SIZE,
 900                 .base           = {
 901                         .cra_name               = "sha1",
 902                         .cra_driver_name        = "sha1-dcp",
 903                         .cra_priority           = 400,
 904                         .cra_alignmask          = 63,
 905                         .cra_flags              = CRYPTO_ALG_ASYNC,
 906                         .cra_blocksize          = SHA1_BLOCK_SIZE,
 907                         .cra_ctxsize            = sizeof(struct dcp_async_ctx),
 908                         .cra_module             = THIS_MODULE,
 909                         .cra_init               = dcp_sha_cra_init,
 910                         .cra_exit               = dcp_sha_cra_exit,
 911                 },
 912         },
 913 };
 914
 915 /* SHA256 */
 916 static struct ahash_alg dcp_sha256_alg = {
 917         .init   = dcp_sha_init,
 918         .update = dcp_sha_update,
 919         .final  = dcp_sha_final,
 920         .finup  = dcp_sha_finup,
 921         .digest = dcp_sha_digest,
 922         .halg   = {
 923                 .digestsize     = SHA256_DIGEST_SIZE,
 924                 .base           = {
 925                         .cra_name               = "sha256",
 926                         .cra_driver_name        = "sha256-dcp",
 927                         .cra_priority           = 400,
 928                         .cra_alignmask          = 63,
 929                         .cra_flags              = CRYPTO_ALG_ASYNC,
 930                         .cra_blocksize          = SHA256_BLOCK_SIZE,
 931                         .cra_ctxsize            = sizeof(struct dcp_async_ctx),
 932                         .cra_module             = THIS_MODULE,
 933                         .cra_init               = dcp_sha_cra_init,
 934                         .cra_exit               = dcp_sha_cra_exit,
 935                 },
 936         },
 937 };
 938
 939 static irqreturn_t mxs_dcp_irq(int irq, void *context)
 940 {
 941         struct dcp *sdcp = context;
 942         uint32_t stat;
 943         int i;
 944
 945         stat = readl(sdcp->base + MXS_DCP_STAT);
 946         stat &= MXS_DCP_STAT_IRQ_MASK;
 947         if (!stat)
 948                 return IRQ_NONE;
 949
 950         /* Clear the interrupts. */
 951         writel(stat, sdcp->base + MXS_DCP_STAT_CLR);
 952
 953         /* Complete the DMA requests that finished. */
 954         for (i = 0; i < DCP_MAX_CHANS; i++)
 955                 if (stat & (1 << i))
 956                         complete(&sdcp->completion[i]);
 957
 958         return IRQ_HANDLED;
 959 }
 960
 961 static int mxs_dcp_probe(struct platform_device *pdev)
 962 {
 963         struct device *dev = &pdev->dev;
 964         struct dcp *sdcp = NULL;
 965         int i, ret;
 966
 967         struct resource *iores;
 968         int dcp_vmi_irq, dcp_irq;
 969
 970         if (global_sdcp) {
 971                 dev_err(dev, "Only one DCP instance allowed!\n");
 972                 return -ENODEV;
 973         }
 974
 975         iores = platform_get_resource(pdev, IORESOURCE_MEM, 0);
 976         dcp_vmi_irq = platform_get_irq(pdev, 0);
 977         if (dcp_vmi_irq < 0)
 978                 return dcp_vmi_irq;
 979
 980         dcp_irq = platform_get_irq(pdev, 1);
 981         if (dcp_irq < 0)
 982                 return dcp_irq;
 983
 984         sdcp = devm_kzalloc(dev, sizeof(*sdcp), GFP_KERNEL);
 985         if (!sdcp)
 986                 return -ENOMEM;
 987
 988         sdcp->dev = dev;
 989         sdcp->base = devm_ioremap_resource(dev, iores);
 990         if (IS_ERR(sdcp->base))
 991                 return PTR_ERR(sdcp->base);
 992
 993
 994         ret = devm_request_irq(dev, dcp_vmi_irq, mxs_dcp_irq, 0,
 995                                "dcp-vmi-irq", sdcp);
 996         if (ret) {
 997                 dev_err(dev, "Failed to claim DCP VMI IRQ!\n");
 998                 return ret;
 999         }
1000
1001         ret = devm_request_irq(dev, dcp_irq, mxs_dcp_irq, 0,
1002                                "dcp-irq", sdcp);
1003         if (ret) {
1004                 dev_err(dev, "Failed to claim DCP IRQ!\n");
1005                 return ret;
1006         }
1007
1008         /* Allocate coherent helper block. */
1009         sdcp->coh = devm_kzalloc(dev, sizeof(*sdcp->coh) + DCP_ALIGNMENT,
1010                                    GFP_KERNEL);
1011         if (!sdcp->coh)
1012                 return -ENOMEM;
1013
1014         /* Re-align the structure so it fits the DCP constraints. */
1015         sdcp->coh = PTR_ALIGN(sdcp->coh, DCP_ALIGNMENT);
1016
1017         /* Restart the DCP block. */
1018         ret = stmp_reset_block(sdcp->base);
1019         if (ret)
1020                 return ret;
1021
1022         /* Initialize control register. */
1023         writel(MXS_DCP_CTRL_GATHER_RESIDUAL_WRITES |
1024                MXS_DCP_CTRL_ENABLE_CONTEXT_CACHING | 0xf,
1025                sdcp->base + MXS_DCP_CTRL);
1026
1027         /* Enable all DCP DMA channels. */
1028         writel(MXS_DCP_CHANNELCTRL_ENABLE_CHANNEL_MASK,
1029                sdcp->base + MXS_DCP_CHANNELCTRL);
1030
1031         /*
1032          * We do not enable context switching. Give the context buffer a
1033          * pointer to an illegal address so if context switching is
1034          * inadvertantly enabled, the DCP will return an error instead of
1035          * trashing good memory. The DCP DMA cannot access ROM, so any ROM
1036          * address will do.
1037          */
1038         writel(0xffff0000, sdcp->base + MXS_DCP_CONTEXT);
1039         for (i = 0; i < DCP_MAX_CHANS; i++)
1040                 writel(0xffffffff, sdcp->base + MXS_DCP_CH_N_STAT_CLR(i));
1041         writel(0xffffffff, sdcp->base + MXS_DCP_STAT_CLR);
1042
1043         global_sdcp = sdcp;
1044
1045         platform_set_drvdata(pdev, sdcp);
1046
1047         for (i = 0; i < DCP_MAX_CHANS; i++) {
1048                 spin_lock_init(&sdcp->lock[i]);
1049                 init_completion(&sdcp->completion[i]);
1050                 crypto_init_queue(&sdcp->queue[i], 50);
1051         }
1052
1053         /* Create the SHA and AES handler threads. */
1054         sdcp->thread[DCP_CHAN_HASH_SHA] = kthread_run(dcp_chan_thread_sha,
1055                                                       NULL, "mxs_dcp_chan/sha");
1056         if (IS_ERR(sdcp->thread[DCP_CHAN_HASH_SHA])) {
1057                 dev_err(dev, "Error starting SHA thread!\n");
1058                 return PTR_ERR(sdcp->thread[DCP_CHAN_HASH_SHA]);
1059         }
1060
1061         sdcp->thread[DCP_CHAN_CRYPTO] = kthread_run(dcp_chan_thread_aes,
1062                                                     NULL, "mxs_dcp_chan/aes");
1063         if (IS_ERR(sdcp->thread[DCP_CHAN_CRYPTO])) {
1064                 dev_err(dev, "Error starting SHA thread!\n");
1065                 ret = PTR_ERR(sdcp->thread[DCP_CHAN_CRYPTO]);
1066                 goto err_destroy_sha_thread;
1067         }
1068
1069         /* Register the various crypto algorithms. */
1070         sdcp->caps = readl(sdcp->base + MXS_DCP_CAPABILITY1);
1071
1072         if (sdcp->caps & MXS_DCP_CAPABILITY1_AES128) {
1073                 ret = crypto_register_algs(dcp_aes_algs,
1074                                            ARRAY_SIZE(dcp_aes_algs));
1075                 if (ret) {
1076                         /* Failed to register algorithm. */
1077                         dev_err(dev, "Failed to register AES crypto!\n");
1078                         goto err_destroy_aes_thread;
1079                 }
1080         }
1081
1082         if (sdcp->caps & MXS_DCP_CAPABILITY1_SHA1) {
1083                 ret = crypto_register_ahash(&dcp_sha1_alg);
1084                 if (ret) {
1085                         dev_err(dev, "Failed to register %s hash!\n",
1086                                 dcp_sha1_alg.halg.base.cra_name);
1087                         goto err_unregister_aes;
1088                 }
1089         }
1090
1091         if (sdcp->caps & MXS_DCP_CAPABILITY1_SHA256) {
1092                 ret = crypto_register_ahash(&dcp_sha256_alg);
1093                 if (ret) {
1094                         dev_err(dev, "Failed to register %s hash!\n",
1095                                 dcp_sha256_alg.halg.base.cra_name);
1096                         goto err_unregister_sha1;
1097                 }
1098         }
1099
1100         return 0;
1101
1102 err_unregister_sha1:
1103         if (sdcp->caps & MXS_DCP_CAPABILITY1_SHA1)
1104                 crypto_unregister_ahash(&dcp_sha1_alg);
1105
1106 err_unregister_aes:
1107         if (sdcp->caps & MXS_DCP_CAPABILITY1_AES128)
1108                 crypto_unregister_algs(dcp_aes_algs, ARRAY_SIZE(dcp_aes_algs));
1109
1110 err_destroy_aes_thread:
1111         kthread_stop(sdcp->thread[DCP_CHAN_CRYPTO]);
1112
1113 err_destroy_sha_thread:
1114         kthread_stop(sdcp->thread[DCP_CHAN_HASH_SHA]);
1115         return ret;
1116 }
1117
1118 static int mxs_dcp_remove(struct platform_device *pdev)
1119 {
1120         struct dcp *sdcp = platform_get_drvdata(pdev);
1121
1122         if (sdcp->caps & MXS_DCP_CAPABILITY1_SHA256)
1123                 crypto_unregister_ahash(&dcp_sha256_alg);
1124
1125         if (sdcp->caps & MXS_DCP_CAPABILITY1_SHA1)
1126                 crypto_unregister_ahash(&dcp_sha1_alg);
1127
1128         if (sdcp->caps & MXS_DCP_CAPABILITY1_AES128)
1129                 crypto_unregister_algs(dcp_aes_algs, ARRAY_SIZE(dcp_aes_algs));
1130
1131         kthread_stop(sdcp->thread[DCP_CHAN_HASH_SHA]);
1132         kthread_stop(sdcp->thread[DCP_CHAN_CRYPTO]);
1133
1134         platform_set_drvdata(pdev, NULL);
1135
1136         global_sdcp = NULL;
1137
1138         return 0;
1139 }
1140
1141 static const struct of_device_id mxs_dcp_dt_ids[] = {
1142         { .compatible = "fsl,imx23-dcp", .data = NULL, },
1143         { .compatible = "fsl,imx28-dcp", .data = NULL, },
1144         { /* sentinel */ }
1145 };
1146
1147 MODULE_DEVICE_TABLE(of, mxs_dcp_dt_ids);
1148
1149 static struct platform_driver mxs_dcp_driver = {
1150         .probe  = mxs_dcp_probe,
1151         .remove = mxs_dcp_remove,
1152         .driver = {
1153                 .name           = "mxs-dcp",
1154                 .of_match_table = mxs_dcp_dt_ids,
1155         },
1156 };
1157
1158 module_platform_driver(mxs_dcp_driver);
1159
1160 MODULE_AUTHOR("Marek Vasut <marex@denx.de>");
1161 MODULE_DESCRIPTION("Freescale MXS DCP Driver");
1162 MODULE_LICENSE("GPL");
1163 MODULE_ALIAS("platform:mxs-dcp");