drivers/cpufreq/armada-37xx-cpufreq.c

   1 // SPDX-License-Identifier: GPL-2.0+
   2 /*
   3  * CPU frequency scaling support for Armada 37xx platform.
   4  *
   5  * Copyright (C) 2017 Marvell
   6  *
   7  * Gregory CLEMENT <gregory.clement@free-electrons.com>
   8  */
   9
  10 #include <linux/clk.h>
  11 #include <linux/cpu.h>
  12 #include <linux/cpufreq.h>
  13 #include <linux/err.h>
  14 #include <linux/interrupt.h>
  15 #include <linux/io.h>
  16 #include <linux/mfd/syscon.h>
  17 #include <linux/module.h>
  18 #include <linux/of_address.h>
  19 #include <linux/of_device.h>
  20 #include <linux/of_irq.h>
  21 #include <linux/platform_device.h>
  22 #include <linux/pm_opp.h>
  23 #include <linux/regmap.h>
  24 #include <linux/slab.h>
  25
  26 #include "cpufreq-dt.h"
  27
  28 /* Clk register set */
  29 #define ARMADA_37XX_CLK_TBG_SEL         0
  30 #define ARMADA_37XX_CLK_TBG_SEL_CPU_OFF 22
  31
  32 /* Power management in North Bridge register set */
  33 #define ARMADA_37XX_NB_L0L1     0x18
  34 #define ARMADA_37XX_NB_L2L3     0x1C
  35 #define  ARMADA_37XX_NB_TBG_DIV_OFF     13
  36 #define  ARMADA_37XX_NB_TBG_DIV_MASK    0x7
  37 #define  ARMADA_37XX_NB_CLK_SEL_OFF     11
  38 #define  ARMADA_37XX_NB_CLK_SEL_MASK    0x1
  39 #define  ARMADA_37XX_NB_CLK_SEL_TBG     0x1
  40 #define  ARMADA_37XX_NB_TBG_SEL_OFF     9
  41 #define  ARMADA_37XX_NB_TBG_SEL_MASK    0x3
  42 #define  ARMADA_37XX_NB_VDD_SEL_OFF     6
  43 #define  ARMADA_37XX_NB_VDD_SEL_MASK    0x3
  44 #define  ARMADA_37XX_NB_CONFIG_SHIFT    16
  45 #define ARMADA_37XX_NB_DYN_MOD  0x24
  46 #define  ARMADA_37XX_NB_CLK_SEL_EN      BIT(26)
  47 #define  ARMADA_37XX_NB_TBG_EN          BIT(28)
  48 #define  ARMADA_37XX_NB_DIV_EN          BIT(29)
  49 #define  ARMADA_37XX_NB_VDD_EN          BIT(30)
  50 #define  ARMADA_37XX_NB_DFS_EN          BIT(31)
  51 #define ARMADA_37XX_NB_CPU_LOAD 0x30
  52 #define  ARMADA_37XX_NB_CPU_LOAD_MASK   0x3
  53 #define  ARMADA_37XX_DVFS_LOAD_0        0
  54 #define  ARMADA_37XX_DVFS_LOAD_1        1
  55 #define  ARMADA_37XX_DVFS_LOAD_2        2
  56 #define  ARMADA_37XX_DVFS_LOAD_3        3
  57
  58 /* AVS register set */
  59 #define ARMADA_37XX_AVS_CTL0            0x0
  60 #define  ARMADA_37XX_AVS_ENABLE         BIT(30)
  61 #define  ARMADA_37XX_AVS_HIGH_VDD_LIMIT 16
  62 #define  ARMADA_37XX_AVS_LOW_VDD_LIMIT  22
  63 #define  ARMADA_37XX_AVS_VDD_MASK       0x3F
  64 #define ARMADA_37XX_AVS_CTL2            0x8
  65 #define  ARMADA_37XX_AVS_LOW_VDD_EN     BIT(6)
  66 #define ARMADA_37XX_AVS_VSET(x)     (0x1C + 4 * (x))
  67
  68 /*
  69  * On Armada 37xx the Power management manages 4 level of CPU load,
  70  * each level can be associated with a CPU clock source, a CPU
  71  * divider, a VDD level, etc...
  72  */
  73 #define LOAD_LEVEL_NR   4
  74
  75 #define MIN_VOLT_MV 1000
  76 #define MIN_VOLT_MV_FOR_L1_1000MHZ 1108
  77 #define MIN_VOLT_MV_FOR_L1_1200MHZ 1155
  78
  79 /*  AVS value for the corresponding voltage (in mV) */
  80 static int avs_map[] = {
  81         747, 758, 770, 782, 793, 805, 817, 828, 840, 852, 863, 875, 887, 898,
  82         910, 922, 933, 945, 957, 968, 980, 992, 1003, 1015, 1027, 1038, 1050,
  83         1062, 1073, 1085, 1097, 1108, 1120, 1132, 1143, 1155, 1167, 1178, 1190,
  84         1202, 1213, 1225, 1237, 1248, 1260, 1272, 1283, 1295, 1307, 1318, 1330,
  85         1342
  86 };
  87
  88 struct armada37xx_cpufreq_state {
  89         struct regmap *regmap;
  90         u32 nb_l0l1;
  91         u32 nb_l2l3;
  92         u32 nb_dyn_mod;
  93         u32 nb_cpu_load;
  94 };
  95
  96 static struct armada37xx_cpufreq_state *armada37xx_cpufreq_state;
  97
  98 struct armada_37xx_dvfs {
  99         u32 cpu_freq_max;
 100         u8 divider[LOAD_LEVEL_NR];
 101         u32 avs[LOAD_LEVEL_NR];
 102 };
 103
 104 static struct armada_37xx_dvfs armada_37xx_dvfs[] = {
 105         /*
 106          * The cpufreq scaling for 1.2 GHz variant of the SOC is currently
 107          * unstable because we do not know how to configure it properly.
 108          */
 109         /* {.cpu_freq_max = 1200*1000*1000, .divider = {1, 2, 4, 6} }, */
 110         {.cpu_freq_max = 1000*1000*1000, .divider = {1, 2, 4, 5} },
 111         {.cpu_freq_max = 800*1000*1000,  .divider = {1, 2, 3, 4} },
 112         {.cpu_freq_max = 600*1000*1000,  .divider = {2, 4, 5, 6} },
 113 };
 114
 115 static struct armada_37xx_dvfs *armada_37xx_cpu_freq_info_get(u32 freq)
 116 {
 117         int i;
 118
 119         for (i = 0; i < ARRAY_SIZE(armada_37xx_dvfs); i++) {
 120                 if (freq == armada_37xx_dvfs[i].cpu_freq_max)
 121                         return &armada_37xx_dvfs[i];
 122         }
 123
 124         pr_err("Unsupported CPU frequency %d MHz\n", freq/1000000);
 125         return NULL;
 126 }
 127
 128 /*
 129  * Setup the four level managed by the hardware. Once the four level
 130  * will be configured then the DVFS will be enabled.
 131  */
 132 static void __init armada37xx_cpufreq_dvfs_setup(struct regmap *base,
 133                                                  struct regmap *clk_base, u8 *divider)
 134 {
 135         u32 cpu_tbg_sel;
 136         int load_lvl;
 137
 138         /* Determine to which TBG clock is CPU connected */
 139         regmap_read(clk_base, ARMADA_37XX_CLK_TBG_SEL, &cpu_tbg_sel);
 140         cpu_tbg_sel >>= ARMADA_37XX_CLK_TBG_SEL_CPU_OFF;
 141         cpu_tbg_sel &= ARMADA_37XX_NB_TBG_SEL_MASK;
 142
 143         for (load_lvl = 0; load_lvl < LOAD_LEVEL_NR; load_lvl++) {
 144                 unsigned int reg, mask, val, offset = 0;
 145
 146                 if (load_lvl <= ARMADA_37XX_DVFS_LOAD_1)
 147                         reg = ARMADA_37XX_NB_L0L1;
 148                 else
 149                         reg = ARMADA_37XX_NB_L2L3;
 150
 151                 if (load_lvl == ARMADA_37XX_DVFS_LOAD_0 ||
 152                     load_lvl == ARMADA_37XX_DVFS_LOAD_2)
 153                         offset += ARMADA_37XX_NB_CONFIG_SHIFT;
 154
 155                 /* Set cpu clock source, for all the level we use TBG */
 156                 val = ARMADA_37XX_NB_CLK_SEL_TBG << ARMADA_37XX_NB_CLK_SEL_OFF;
 157                 mask = (ARMADA_37XX_NB_CLK_SEL_MASK
 158                         << ARMADA_37XX_NB_CLK_SEL_OFF);
 159
 160                 /* Set TBG index, for all levels we use the same TBG */
 161                 val = cpu_tbg_sel << ARMADA_37XX_NB_TBG_SEL_OFF;
 162                 mask = (ARMADA_37XX_NB_TBG_SEL_MASK
 163                         << ARMADA_37XX_NB_TBG_SEL_OFF);
 164
 165                 /*
 166                  * Set cpu divider based on the pre-computed array in
 167                  * order to have balanced step.
 168                  */
 169                 val |= divider[load_lvl] << ARMADA_37XX_NB_TBG_DIV_OFF;
 170                 mask |= (ARMADA_37XX_NB_TBG_DIV_MASK
 171                         << ARMADA_37XX_NB_TBG_DIV_OFF);
 172
 173                 /* Set VDD divider which is actually the load level. */
 174                 val |= load_lvl << ARMADA_37XX_NB_VDD_SEL_OFF;
 175                 mask |= (ARMADA_37XX_NB_VDD_SEL_MASK
 176                         << ARMADA_37XX_NB_VDD_SEL_OFF);
 177
 178                 val <<= offset;
 179                 mask <<= offset;
 180
 181                 regmap_update_bits(base, reg, mask, val);
 182         }
 183 }
 184
 185 /*
 186  * Find out the armada 37x supported AVS value whose voltage value is
 187  * the round-up closest to the target voltage value.
 188  */
 189 static u32 armada_37xx_avs_val_match(int target_vm)
 190 {
 191         u32 avs;
 192
 193         /* Find out the round-up closest supported voltage value */
 194         for (avs = 0; avs < ARRAY_SIZE(avs_map); avs++)
 195                 if (avs_map[avs] >= target_vm)
 196                         break;
 197
 198         /*
 199          * If all supported voltages are smaller than target one,
 200          * choose the largest supported voltage
 201          */
 202         if (avs == ARRAY_SIZE(avs_map))
 203                 avs = ARRAY_SIZE(avs_map) - 1;
 204
 205         return avs;
 206 }
 207
 208 /*
 209  * For Armada 37xx soc, L0(VSET0) VDD AVS value is set to SVC revision
 210  * value or a default value when SVC is not supported.
 211  * - L0 can be read out from the register of AVS_CTRL_0 and L0 voltage
 212  *   can be got from the mapping table of avs_map.
 213  * - L1 voltage should be about 100mv smaller than L0 voltage
 214  * - L2 & L3 voltage should be about 150mv smaller than L0 voltage.
 215  * This function calculates L1 & L2 & L3 AVS values dynamically based
 216  * on L0 voltage and fill all AVS values to the AVS value table.
 217  * When base CPU frequency is 1000 or 1200 MHz then there is additional
 218  * minimal avs value for load L1.
 219  */
 220 static void __init armada37xx_cpufreq_avs_configure(struct regmap *base,
 221                                                 struct armada_37xx_dvfs *dvfs)
 222 {
 223         unsigned int target_vm;
 224         int load_level = 0;
 225         u32 l0_vdd_min;
 226
 227         if (base == NULL)
 228                 return;
 229
 230         /* Get L0 VDD min value */
 231         regmap_read(base, ARMADA_37XX_AVS_CTL0, &l0_vdd_min);
 232         l0_vdd_min = (l0_vdd_min >> ARMADA_37XX_AVS_LOW_VDD_LIMIT) &
 233                 ARMADA_37XX_AVS_VDD_MASK;
 234         if (l0_vdd_min >= ARRAY_SIZE(avs_map))  {
 235                 pr_err("L0 VDD MIN %d is not correct.\n", l0_vdd_min);
 236                 return;
 237         }
 238         dvfs->avs[0] = l0_vdd_min;
 239
 240         if (avs_map[l0_vdd_min] <= MIN_VOLT_MV) {
 241                 /*
 242                  * If L0 voltage is smaller than 1000mv, then all VDD sets
 243                  * use L0 voltage;
 244                  */
 245                 u32 avs_min = armada_37xx_avs_val_match(MIN_VOLT_MV);
 246
 247                 for (load_level = 1; load_level < LOAD_LEVEL_NR; load_level++)
 248                         dvfs->avs[load_level] = avs_min;
 249
 250                 /*
 251                  * Set the avs values for load L0 and L1 when base CPU frequency
 252                  * is 1000/1200 MHz to its typical initial values according to
 253                  * the Armada 3700 Hardware Specifications.
 254                  */
 255                 if (dvfs->cpu_freq_max >= 1000*1000*1000) {
 256                         if (dvfs->cpu_freq_max >= 1200*1000*1000)
 257                                 avs_min = armada_37xx_avs_val_match(MIN_VOLT_MV_FOR_L1_1200MHZ);
 258                         else
 259                                 avs_min = armada_37xx_avs_val_match(MIN_VOLT_MV_FOR_L1_1000MHZ);
 260                         dvfs->avs[0] = dvfs->avs[1] = avs_min;
 261                 }
 262
 263                 return;
 264         }
 265
 266         /*
 267          * L1 voltage is equal to L0 voltage - 100mv and it must be
 268          * larger than 1000mv
 269          */
 270
 271         target_vm = avs_map[l0_vdd_min] - 100;
 272         target_vm = target_vm > MIN_VOLT_MV ? target_vm : MIN_VOLT_MV;
 273         dvfs->avs[1] = armada_37xx_avs_val_match(target_vm);
 274
 275         /*
 276          * L2 & L3 voltage is equal to L0 voltage - 150mv and it must
 277          * be larger than 1000mv
 278          */
 279         target_vm = avs_map[l0_vdd_min] - 150;
 280         target_vm = target_vm > MIN_VOLT_MV ? target_vm : MIN_VOLT_MV;
 281         dvfs->avs[2] = dvfs->avs[3] = armada_37xx_avs_val_match(target_vm);
 282
 283         /*
 284          * Fix the avs value for load L1 when base CPU frequency is 1000/1200 MHz,
 285          * otherwise the CPU gets stuck when switching from load L1 to load L0.
 286          * Also ensure that avs value for load L1 is not higher than for L0.
 287          */
 288         if (dvfs->cpu_freq_max >= 1000*1000*1000) {
 289                 u32 avs_min_l1;
 290
 291                 if (dvfs->cpu_freq_max >= 1200*1000*1000)
 292                         avs_min_l1 = armada_37xx_avs_val_match(MIN_VOLT_MV_FOR_L1_1200MHZ);
 293                 else
 294                         avs_min_l1 = armada_37xx_avs_val_match(MIN_VOLT_MV_FOR_L1_1000MHZ);
 295
 296                 if (avs_min_l1 > dvfs->avs[0])
 297                         avs_min_l1 = dvfs->avs[0];
 298
 299                 if (dvfs->avs[1] < avs_min_l1)
 300                         dvfs->avs[1] = avs_min_l1;
 301         }
 302 }
 303
 304 static void __init armada37xx_cpufreq_avs_setup(struct regmap *base,
 305                                                 struct armada_37xx_dvfs *dvfs)
 306 {
 307         unsigned int avs_val = 0, freq;
 308         int load_level = 0;
 309
 310         if (base == NULL)
 311                 return;
 312
 313         /* Disable AVS before the configuration */
 314         regmap_update_bits(base, ARMADA_37XX_AVS_CTL0,
 315                            ARMADA_37XX_AVS_ENABLE, 0);
 316
 317
 318         /* Enable low voltage mode */
 319         regmap_update_bits(base, ARMADA_37XX_AVS_CTL2,
 320                            ARMADA_37XX_AVS_LOW_VDD_EN,
 321                            ARMADA_37XX_AVS_LOW_VDD_EN);
 322
 323
 324         for (load_level = 1; load_level < LOAD_LEVEL_NR; load_level++) {
 325                 freq = dvfs->cpu_freq_max / dvfs->divider[load_level];
 326
 327                 avs_val = dvfs->avs[load_level];
 328                 regmap_update_bits(base, ARMADA_37XX_AVS_VSET(load_level-1),
 329                     ARMADA_37XX_AVS_VDD_MASK << ARMADA_37XX_AVS_HIGH_VDD_LIMIT |
 330                     ARMADA_37XX_AVS_VDD_MASK << ARMADA_37XX_AVS_LOW_VDD_LIMIT,
 331                     avs_val << ARMADA_37XX_AVS_HIGH_VDD_LIMIT |
 332                     avs_val << ARMADA_37XX_AVS_LOW_VDD_LIMIT);
 333         }
 334
 335         /* Enable AVS after the configuration */
 336         regmap_update_bits(base, ARMADA_37XX_AVS_CTL0,
 337                            ARMADA_37XX_AVS_ENABLE,
 338                            ARMADA_37XX_AVS_ENABLE);
 339
 340 }
 341
 342 static void armada37xx_cpufreq_disable_dvfs(struct regmap *base)
 343 {
 344         unsigned int reg = ARMADA_37XX_NB_DYN_MOD,
 345                 mask = ARMADA_37XX_NB_DFS_EN;
 346
 347         regmap_update_bits(base, reg, mask, 0);
 348 }
 349
 350 static void __init armada37xx_cpufreq_enable_dvfs(struct regmap *base)
 351 {
 352         unsigned int val, reg = ARMADA_37XX_NB_CPU_LOAD,
 353                 mask = ARMADA_37XX_NB_CPU_LOAD_MASK;
 354
 355         /* Start with the highest load (0) */
 356         val = ARMADA_37XX_DVFS_LOAD_0;
 357         regmap_update_bits(base, reg, mask, val);
 358
 359         /* Now enable DVFS for the CPUs */
 360         reg = ARMADA_37XX_NB_DYN_MOD;
 361         mask =  ARMADA_37XX_NB_CLK_SEL_EN | ARMADA_37XX_NB_TBG_EN |
 362                 ARMADA_37XX_NB_DIV_EN | ARMADA_37XX_NB_VDD_EN |
 363                 ARMADA_37XX_NB_DFS_EN;
 364
 365         regmap_update_bits(base, reg, mask, mask);
 366 }
 367
 368 static int armada37xx_cpufreq_suspend(struct cpufreq_policy *policy)
 369 {
 370         struct armada37xx_cpufreq_state *state = armada37xx_cpufreq_state;
 371
 372         regmap_read(state->regmap, ARMADA_37XX_NB_L0L1, &state->nb_l0l1);
 373         regmap_read(state->regmap, ARMADA_37XX_NB_L2L3, &state->nb_l2l3);
 374         regmap_read(state->regmap, ARMADA_37XX_NB_CPU_LOAD,
 375                     &state->nb_cpu_load);
 376         regmap_read(state->regmap, ARMADA_37XX_NB_DYN_MOD, &state->nb_dyn_mod);
 377
 378         return 0;
 379 }
 380
 381 static int armada37xx_cpufreq_resume(struct cpufreq_policy *policy)
 382 {
 383         struct armada37xx_cpufreq_state *state = armada37xx_cpufreq_state;
 384
 385         /* Ensure DVFS is disabled otherwise the following registers are RO */
 386         armada37xx_cpufreq_disable_dvfs(state->regmap);
 387
 388         regmap_write(state->regmap, ARMADA_37XX_NB_L0L1, state->nb_l0l1);
 389         regmap_write(state->regmap, ARMADA_37XX_NB_L2L3, state->nb_l2l3);
 390         regmap_write(state->regmap, ARMADA_37XX_NB_CPU_LOAD,
 391                      state->nb_cpu_load);
 392
 393         /*
 394          * NB_DYN_MOD register is the one that actually enable back DVFS if it
 395          * was enabled before the suspend operation. This must be done last
 396          * otherwise other registers are not writable.
 397          */
 398         regmap_write(state->regmap, ARMADA_37XX_NB_DYN_MOD, state->nb_dyn_mod);
 399
 400         return 0;
 401 }
 402
 403 static int __init armada37xx_cpufreq_driver_init(void)
 404 {
 405         struct cpufreq_dt_platform_data pdata;
 406         struct armada_37xx_dvfs *dvfs;
 407         struct platform_device *pdev;
 408         unsigned long freq;
 409         unsigned int cur_frequency, base_frequency;
 410         struct regmap *nb_clk_base, *nb_pm_base, *avs_base;
 411         struct device *cpu_dev;
 412         int load_lvl, ret;
 413         struct clk *clk, *parent;
 414
 415         nb_clk_base =
 416                 syscon_regmap_lookup_by_compatible("marvell,armada-3700-periph-clock-nb");
 417         if (IS_ERR(nb_clk_base))
 418                 return -ENODEV;
 419
 420         nb_pm_base =
 421                 syscon_regmap_lookup_by_compatible("marvell,armada-3700-nb-pm");
 422
 423         if (IS_ERR(nb_pm_base))
 424                 return -ENODEV;
 425
 426         avs_base =
 427                 syscon_regmap_lookup_by_compatible("marvell,armada-3700-avs");
 428
 429         /* if AVS is not present don't use it but still try to setup dvfs */
 430         if (IS_ERR(avs_base)) {
 431                 pr_info("Syscon failed for Adapting Voltage Scaling: skip it\n");
 432                 avs_base = NULL;
 433         }
 434         /* Before doing any configuration on the DVFS first, disable it */
 435         armada37xx_cpufreq_disable_dvfs(nb_pm_base);
 436
 437         /*
 438          * On CPU 0 register the operating points supported (which are
 439          * the nominal CPU frequency and full integer divisions of
 440          * it).
 441          */
 442         cpu_dev = get_cpu_device(0);
 443         if (!cpu_dev) {
 444                 dev_err(cpu_dev, "Cannot get CPU\n");
 445                 return -ENODEV;
 446         }
 447
 448         clk = clk_get(cpu_dev, 0);
 449         if (IS_ERR(clk)) {
 450                 dev_err(cpu_dev, "Cannot get clock for CPU0\n");
 451                 return PTR_ERR(clk);
 452         }
 453
 454         parent = clk_get_parent(clk);
 455         if (IS_ERR(parent)) {
 456                 dev_err(cpu_dev, "Cannot get parent clock for CPU0\n");
 457                 clk_put(clk);
 458                 return PTR_ERR(parent);
 459         }
 460
 461         /* Get parent CPU frequency */
 462         base_frequency =  clk_get_rate(parent);
 463
 464         if (!base_frequency) {
 465                 dev_err(cpu_dev, "Failed to get parent clock rate for CPU\n");
 466                 clk_put(clk);
 467                 return -EINVAL;
 468         }
 469
 470         /* Get nominal (current) CPU frequency */
 471         cur_frequency = clk_get_rate(clk);
 472         if (!cur_frequency) {
 473                 dev_err(cpu_dev, "Failed to get clock rate for CPU\n");
 474                 clk_put(clk);
 475                 return -EINVAL;
 476         }
 477
 478         dvfs = armada_37xx_cpu_freq_info_get(base_frequency);
 479         if (!dvfs) {
 480                 clk_put(clk);
 481                 return -EINVAL;
 482         }
 483
 484         armada37xx_cpufreq_state = kmalloc(sizeof(*armada37xx_cpufreq_state),
 485                                            GFP_KERNEL);
 486         if (!armada37xx_cpufreq_state) {
 487                 clk_put(clk);
 488                 return -ENOMEM;
 489         }
 490
 491         armada37xx_cpufreq_state->regmap = nb_pm_base;
 492
 493         armada37xx_cpufreq_avs_configure(avs_base, dvfs);
 494         armada37xx_cpufreq_avs_setup(avs_base, dvfs);
 495
 496         armada37xx_cpufreq_dvfs_setup(nb_pm_base, nb_clk_base, dvfs->divider);
 497         clk_put(clk);
 498
 499         for (load_lvl = ARMADA_37XX_DVFS_LOAD_0; load_lvl < LOAD_LEVEL_NR;
 500              load_lvl++) {
 501                 unsigned long u_volt = avs_map[dvfs->avs[load_lvl]] * 1000;
 502                 freq = base_frequency / dvfs->divider[load_lvl];
 503                 ret = dev_pm_opp_add(cpu_dev, freq, u_volt);
 504                 if (ret)
 505                         goto remove_opp;
 506
 507
 508         }
 509
 510         /* Now that everything is setup, enable the DVFS at hardware level */
 511         armada37xx_cpufreq_enable_dvfs(nb_pm_base);
 512
 513         memset(&pdata, 0, sizeof(pdata));
 514         pdata.suspend = armada37xx_cpufreq_suspend;
 515         pdata.resume = armada37xx_cpufreq_resume;
 516
 517         pdev = platform_device_register_data(NULL, "cpufreq-dt", -1, &pdata,
 518                                              sizeof(pdata));
 519         ret = PTR_ERR_OR_ZERO(pdev);
 520         if (ret)
 521                 goto disable_dvfs;
 522
 523         return 0;
 524
 525 disable_dvfs:
 526         armada37xx_cpufreq_disable_dvfs(nb_pm_base);
 527 remove_opp:
 528         /* clean-up the already added opp before leaving */
 529         while (load_lvl-- > ARMADA_37XX_DVFS_LOAD_0) {
 530                 freq = base_frequency / dvfs->divider[load_lvl];
 531                 dev_pm_opp_remove(cpu_dev, freq);
 532         }
 533
 534         kfree(armada37xx_cpufreq_state);
 535
 536         return ret;
 537 }
 538 /* late_initcall, to guarantee the driver is loaded after A37xx clock driver */
 539 late_initcall(armada37xx_cpufreq_driver_init);
 540
 541 static const struct of_device_id __maybe_unused armada37xx_cpufreq_of_match[] = {
 542         { .compatible = "marvell,armada-3700-nb-pm" },
 543         { },
 544 };
 545 MODULE_DEVICE_TABLE(of, armada37xx_cpufreq_of_match);
 546
 547 MODULE_AUTHOR("Gregory CLEMENT <gregory.clement@free-electrons.com>");
 548 MODULE_DESCRIPTION("Armada 37xx cpufreq driver");
 549 MODULE_LICENSE("GPL");