arch/x86/kernel/process.c

   1 // SPDX-License-Identifier: GPL-2.0
   2 #define pr_fmt(fmt) KBUILD_MODNAME ": " fmt
   3
   4 #include <linux/errno.h>
   5 #include <linux/kernel.h>
   6 #include <linux/mm.h>
   7 #include <linux/smp.h>
   8 #include <linux/prctl.h>
   9 #include <linux/slab.h>
  10 #include <linux/sched.h>
  11 #include <linux/sched/idle.h>
  12 #include <linux/sched/debug.h>
  13 #include <linux/sched/task.h>
  14 #include <linux/sched/task_stack.h>
  15 #include <linux/init.h>
  16 #include <linux/export.h>
  17 #include <linux/pm.h>
  18 #include <linux/tick.h>
  19 #include <linux/random.h>
  20 #include <linux/user-return-notifier.h>
  21 #include <linux/dmi.h>
  22 #include <linux/utsname.h>
  23 #include <linux/stackprotector.h>
  24 #include <linux/cpuidle.h>
  25 #include <linux/acpi.h>
  26 #include <linux/elf-randomize.h>
  27 #include <trace/events/power.h>
  28 #include <linux/hw_breakpoint.h>
  29 #include <asm/cpu.h>
  30 #include <asm/apic.h>
  31 #include <linux/uaccess.h>
  32 #include <asm/mwait.h>
  33 #include <asm/fpu/internal.h>
  34 #include <asm/debugreg.h>
  35 #include <asm/nmi.h>
  36 #include <asm/tlbflush.h>
  37 #include <asm/mce.h>
  38 #include <asm/vm86.h>
  39 #include <asm/switch_to.h>
  40 #include <asm/desc.h>
  41 #include <asm/prctl.h>
  42 #include <asm/spec-ctrl.h>
  43 #include <asm/io_bitmap.h>
  44 #include <asm/proto.h>
  45 #include <asm/frame.h>
  46
  47 #include "process.h"
  48
  49 /*
  50  * per-CPU TSS segments. Threads are completely 'soft' on Linux,
  51  * no more per-task TSS's. The TSS size is kept cacheline-aligned
  52  * so they are allowed to end up in the .data..cacheline_aligned
  53  * section. Since TSS's are completely CPU-local, we want them
  54  * on exact cacheline boundaries, to eliminate cacheline ping-pong.
  55  */
  56 __visible DEFINE_PER_CPU_PAGE_ALIGNED(struct tss_struct, cpu_tss_rw) = {
  57         .x86_tss = {
  58                 /*
  59                  * .sp0 is only used when entering ring 0 from a lower
  60                  * privilege level.  Since the init task never runs anything
  61                  * but ring 0 code, there is no need for a valid value here.
  62                  * Poison it.
  63                  */
  64                 .sp0 = (1UL << (BITS_PER_LONG-1)) + 1,
  65
  66 #ifdef CONFIG_X86_32
  67                 .sp1 = TOP_OF_INIT_STACK,
  68
  69                 .ss0 = __KERNEL_DS,
  70                 .ss1 = __KERNEL_CS,
  71 #endif
  72                 .io_bitmap_base = IO_BITMAP_OFFSET_INVALID,
  73          },
  74 };
  75 EXPORT_PER_CPU_SYMBOL(cpu_tss_rw);
  76
  77 DEFINE_PER_CPU(bool, __tss_limit_invalid);
  78 EXPORT_PER_CPU_SYMBOL_GPL(__tss_limit_invalid);
  79
  80 /*
  81  * this gets called so that we can store lazy state into memory and copy the
  82  * current task into the new thread.
  83  */
  84 int arch_dup_task_struct(struct task_struct *dst, struct task_struct *src)
  85 {
  86         memcpy(dst, src, arch_task_struct_size);
  87 #ifdef CONFIG_VM86
  88         dst->thread.vm86 = NULL;
  89 #endif
  90         return fpu_clone(dst);
  91 }
  92
  93 /*
  94  * Free thread data structures etc..
  95  */
  96 void exit_thread(struct task_struct *tsk)
  97 {
  98         struct thread_struct *t = &tsk->thread;
  99         struct fpu *fpu = &t->fpu;
 100
 101         if (test_thread_flag(TIF_IO_BITMAP))
 102                 io_bitmap_exit(tsk);
 103
 104         free_vm86(t);
 105
 106         fpu__drop(fpu);
 107 }
 108
 109 static int set_new_tls(struct task_struct *p, unsigned long tls)
 110 {
 111         struct user_desc __user *utls = (struct user_desc __user *)tls;
 112
 113         if (in_ia32_syscall())
 114                 return do_set_thread_area(p, -1, utls, 0);
 115         else
 116                 return do_set_thread_area_64(p, ARCH_SET_FS, tls);
 117 }
 118
 119 int copy_thread(unsigned long clone_flags, unsigned long sp, unsigned long arg,
 120                 struct task_struct *p, unsigned long tls)
 121 {
 122         struct inactive_task_frame *frame;
 123         struct fork_frame *fork_frame;
 124         struct pt_regs *childregs;
 125         int ret = 0;
 126
 127         childregs = task_pt_regs(p);
 128         fork_frame = container_of(childregs, struct fork_frame, regs);
 129         frame = &fork_frame->frame;
 130
 131         frame->bp = encode_frame_pointer(childregs);
 132         frame->ret_addr = (unsigned long) ret_from_fork;
 133         p->thread.sp = (unsigned long) fork_frame;
 134         p->thread.io_bitmap = NULL;
 135         p->thread.iopl_warn = 0;
 136         memset(p->thread.ptrace_bps, 0, sizeof(p->thread.ptrace_bps));
 137
 138 #ifdef CONFIG_X86_64
 139         current_save_fsgs();
 140         p->thread.fsindex = current->thread.fsindex;
 141         p->thread.fsbase = current->thread.fsbase;
 142         p->thread.gsindex = current->thread.gsindex;
 143         p->thread.gsbase = current->thread.gsbase;
 144
 145         savesegment(es, p->thread.es);
 146         savesegment(ds, p->thread.ds);
 147 #else
 148         p->thread.sp0 = (unsigned long) (childregs + 1);
 149         /*
 150          * Clear all status flags including IF and set fixed bit. 64bit
 151          * does not have this initialization as the frame does not contain
 152          * flags. The flags consistency (especially vs. AC) is there
 153          * ensured via objtool, which lacks 32bit support.
 154          */
 155         frame->flags = X86_EFLAGS_FIXED;
 156 #endif
 157
 158         /* Kernel thread ? */
 159         if (unlikely(p->flags & PF_KTHREAD)) {
 160                 p->thread.pkru = pkru_get_init_value();
 161                 memset(childregs, 0, sizeof(struct pt_regs));
 162                 kthread_frame_init(frame, sp, arg);
 163                 return 0;
 164         }
 165
 166         /*
 167          * Clone current's PKRU value from hardware. tsk->thread.pkru
 168          * is only valid when scheduled out.
 169          */
 170         p->thread.pkru = read_pkru();
 171
 172         frame->bx = 0;
 173         *childregs = *current_pt_regs();
 174         childregs->ax = 0;
 175         if (sp)
 176                 childregs->sp = sp;
 177
 178 #ifdef CONFIG_X86_32
 179         task_user_gs(p) = get_user_gs(current_pt_regs());
 180 #endif
 181
 182         if (unlikely(p->flags & PF_IO_WORKER)) {
 183                 /*
 184                  * An IO thread is a user space thread, but it doesn't
 185                  * return to ret_after_fork().
 186                  *
 187                  * In order to indicate that to tools like gdb,
 188                  * we reset the stack and instruction pointers.
 189                  *
 190                  * It does the same kernel frame setup to return to a kernel
 191                  * function that a kernel thread does.
 192                  */
 193                 childregs->sp = 0;
 194                 childregs->ip = 0;
 195                 kthread_frame_init(frame, sp, arg);
 196                 return 0;
 197         }
 198
 199         /* Set a new TLS for the child thread? */
 200         if (clone_flags & CLONE_SETTLS)
 201                 ret = set_new_tls(p, tls);
 202
 203         if (!ret && unlikely(test_tsk_thread_flag(current, TIF_IO_BITMAP)))
 204                 io_bitmap_share(p);
 205
 206         return ret;
 207 }
 208
 209 static void pkru_flush_thread(void)
 210 {
 211         /*
 212          * If PKRU is enabled the default PKRU value has to be loaded into
 213          * the hardware right here (similar to context switch).
 214          */
 215         pkru_write_default();
 216 }
 217
 218 void flush_thread(void)
 219 {
 220         struct task_struct *tsk = current;
 221
 222         flush_ptrace_hw_breakpoint(tsk);
 223         memset(tsk->thread.tls_array, 0, sizeof(tsk->thread.tls_array));
 224
 225         fpu_flush_thread();
 226         pkru_flush_thread();
 227 }
 228
 229 void disable_TSC(void)
 230 {
 231         preempt_disable();
 232         if (!test_and_set_thread_flag(TIF_NOTSC))
 233                 /*
 234                  * Must flip the CPU state synchronously with
 235                  * TIF_NOTSC in the current running context.
 236                  */
 237                 cr4_set_bits(X86_CR4_TSD);
 238         preempt_enable();
 239 }
 240
 241 static void enable_TSC(void)
 242 {
 243         preempt_disable();
 244         if (test_and_clear_thread_flag(TIF_NOTSC))
 245                 /*
 246                  * Must flip the CPU state synchronously with
 247                  * TIF_NOTSC in the current running context.
 248                  */
 249                 cr4_clear_bits(X86_CR4_TSD);
 250         preempt_enable();
 251 }
 252
 253 int get_tsc_mode(unsigned long adr)
 254 {
 255         unsigned int val;
 256
 257         if (test_thread_flag(TIF_NOTSC))
 258                 val = PR_TSC_SIGSEGV;
 259         else
 260                 val = PR_TSC_ENABLE;
 261
 262         return put_user(val, (unsigned int __user *)adr);
 263 }
 264
 265 int set_tsc_mode(unsigned int val)
 266 {
 267         if (val == PR_TSC_SIGSEGV)
 268                 disable_TSC();
 269         else if (val == PR_TSC_ENABLE)
 270                 enable_TSC();
 271         else
 272                 return -EINVAL;
 273
 274         return 0;
 275 }
 276
 277 DEFINE_PER_CPU(u64, msr_misc_features_shadow);
 278
 279 static void set_cpuid_faulting(bool on)
 280 {
 281         u64 msrval;
 282
 283         msrval = this_cpu_read(msr_misc_features_shadow);
 284         msrval &= ~MSR_MISC_FEATURES_ENABLES_CPUID_FAULT;
 285         msrval |= (on << MSR_MISC_FEATURES_ENABLES_CPUID_FAULT_BIT);
 286         this_cpu_write(msr_misc_features_shadow, msrval);
 287         wrmsrl(MSR_MISC_FEATURES_ENABLES, msrval);
 288 }
 289
 290 static void disable_cpuid(void)
 291 {
 292         preempt_disable();
 293         if (!test_and_set_thread_flag(TIF_NOCPUID)) {
 294                 /*
 295                  * Must flip the CPU state synchronously with
 296                  * TIF_NOCPUID in the current running context.
 297                  */
 298                 set_cpuid_faulting(true);
 299         }
 300         preempt_enable();
 301 }
 302
 303 static void enable_cpuid(void)
 304 {
 305         preempt_disable();
 306         if (test_and_clear_thread_flag(TIF_NOCPUID)) {
 307                 /*
 308                  * Must flip the CPU state synchronously with
 309                  * TIF_NOCPUID in the current running context.
 310                  */
 311                 set_cpuid_faulting(false);
 312         }
 313         preempt_enable();
 314 }
 315
 316 static int get_cpuid_mode(void)
 317 {
 318         return !test_thread_flag(TIF_NOCPUID);
 319 }
 320
 321 static int set_cpuid_mode(struct task_struct *task, unsigned long cpuid_enabled)
 322 {
 323         if (!boot_cpu_has(X86_FEATURE_CPUID_FAULT))
 324                 return -ENODEV;
 325
 326         if (cpuid_enabled)
 327                 enable_cpuid();
 328         else
 329                 disable_cpuid();
 330
 331         return 0;
 332 }
 333
 334 /*
 335  * Called immediately after a successful exec.
 336  */
 337 void arch_setup_new_exec(void)
 338 {
 339         /* If cpuid was previously disabled for this task, re-enable it. */
 340         if (test_thread_flag(TIF_NOCPUID))
 341                 enable_cpuid();
 342
 343         /*
 344          * Don't inherit TIF_SSBD across exec boundary when
 345          * PR_SPEC_DISABLE_NOEXEC is used.
 346          */
 347         if (test_thread_flag(TIF_SSBD) &&
 348             task_spec_ssb_noexec(current)) {
 349                 clear_thread_flag(TIF_SSBD);
 350                 task_clear_spec_ssb_disable(current);
 351                 task_clear_spec_ssb_noexec(current);
 352                 speculation_ctrl_update(task_thread_info(current)->flags);
 353         }
 354 }
 355
 356 #ifdef CONFIG_X86_IOPL_IOPERM
 357 static inline void switch_to_bitmap(unsigned long tifp)
 358 {
 359         /*
 360          * Invalidate I/O bitmap if the previous task used it. This prevents
 361          * any possible leakage of an active I/O bitmap.
 362          *
 363          * If the next task has an I/O bitmap it will handle it on exit to
 364          * user mode.
 365          */
 366         if (tifp & _TIF_IO_BITMAP)
 367                 tss_invalidate_io_bitmap();
 368 }
 369
 370 static void tss_copy_io_bitmap(struct tss_struct *tss, struct io_bitmap *iobm)
 371 {
 372         /*
 373          * Copy at least the byte range of the incoming tasks bitmap which
 374          * covers the permitted I/O ports.
 375          *
 376          * If the previous task which used an I/O bitmap had more bits
 377          * permitted, then the copy needs to cover those as well so they
 378          * get turned off.
 379          */
 380         memcpy(tss->io_bitmap.bitmap, iobm->bitmap,
 381                max(tss->io_bitmap.prev_max, iobm->max));
 382
 383         /*
 384          * Store the new max and the sequence number of this bitmap
 385          * and a pointer to the bitmap itself.
 386          */
 387         tss->io_bitmap.prev_max = iobm->max;
 388         tss->io_bitmap.prev_sequence = iobm->sequence;
 389 }
 390
 391 /**
 392  * tss_update_io_bitmap - Update I/O bitmap before exiting to usermode
 393  */
 394 void native_tss_update_io_bitmap(void)
 395 {
 396         struct tss_struct *tss = this_cpu_ptr(&cpu_tss_rw);
 397         struct thread_struct *t = &current->thread;
 398         u16 *base = &tss->x86_tss.io_bitmap_base;
 399
 400         if (!test_thread_flag(TIF_IO_BITMAP)) {
 401                 native_tss_invalidate_io_bitmap();
 402                 return;
 403         }
 404
 405         if (IS_ENABLED(CONFIG_X86_IOPL_IOPERM) && t->iopl_emul == 3) {
 406                 *base = IO_BITMAP_OFFSET_VALID_ALL;
 407         } else {
 408                 struct io_bitmap *iobm = t->io_bitmap;
 409
 410                 /*
 411                  * Only copy bitmap data when the sequence number differs. The
 412                  * update time is accounted to the incoming task.
 413                  */
 414                 if (tss->io_bitmap.prev_sequence != iobm->sequence)
 415                         tss_copy_io_bitmap(tss, iobm);
 416
 417                 /* Enable the bitmap */
 418                 *base = IO_BITMAP_OFFSET_VALID_MAP;
 419         }
 420
 421         /*
 422          * Make sure that the TSS limit is covering the IO bitmap. It might have
 423          * been cut down by a VMEXIT to 0x67 which would cause a subsequent I/O
 424          * access from user space to trigger a #GP because tbe bitmap is outside
 425          * the TSS limit.
 426          */
 427         refresh_tss_limit();
 428 }
 429 #else /* CONFIG_X86_IOPL_IOPERM */
 430 static inline void switch_to_bitmap(unsigned long tifp) { }
 431 #endif
 432
 433 #ifdef CONFIG_SMP
 434
 435 struct ssb_state {
 436         struct ssb_state        *shared_state;
 437         raw_spinlock_t          lock;
 438         unsigned int            disable_state;
 439         unsigned long           local_state;
 440 };
 441
 442 #define LSTATE_SSB      0
 443
 444 static DEFINE_PER_CPU(struct ssb_state, ssb_state);
 445
 446 void speculative_store_bypass_ht_init(void)
 447 {
 448         struct ssb_state *st = this_cpu_ptr(&ssb_state);
 449         unsigned int this_cpu = smp_processor_id();
 450         unsigned int cpu;
 451
 452         st->local_state = 0;
 453
 454         /*
 455          * Shared state setup happens once on the first bringup
 456          * of the CPU. It's not destroyed on CPU hotunplug.
 457          */
 458         if (st->shared_state)
 459                 return;
 460
 461         raw_spin_lock_init(&st->lock);
 462
 463         /*
 464          * Go over HT siblings and check whether one of them has set up the
 465          * shared state pointer already.
 466          */
 467         for_each_cpu(cpu, topology_sibling_cpumask(this_cpu)) {
 468                 if (cpu == this_cpu)
 469                         continue;
 470
 471                 if (!per_cpu(ssb_state, cpu).shared_state)
 472                         continue;
 473
 474                 /* Link it to the state of the sibling: */
 475                 st->shared_state = per_cpu(ssb_state, cpu).shared_state;
 476                 return;
 477         }
 478
 479         /*
 480          * First HT sibling to come up on the core.  Link shared state of
 481          * the first HT sibling to itself. The siblings on the same core
 482          * which come up later will see the shared state pointer and link
 483          * themselves to the state of this CPU.
 484          */
 485         st->shared_state = st;
 486 }
 487
 488 /*
 489  * Logic is: First HT sibling enables SSBD for both siblings in the core
 490  * and last sibling to disable it, disables it for the whole core. This how
 491  * MSR_SPEC_CTRL works in "hardware":
 492  *
 493  *  CORE_SPEC_CTRL = THREAD0_SPEC_CTRL | THREAD1_SPEC_CTRL
 494  */
 495 static __always_inline void amd_set_core_ssb_state(unsigned long tifn)
 496 {
 497         struct ssb_state *st = this_cpu_ptr(&ssb_state);
 498         u64 msr = x86_amd_ls_cfg_base;
 499
 500         if (!static_cpu_has(X86_FEATURE_ZEN)) {
 501                 msr |= ssbd_tif_to_amd_ls_cfg(tifn);
 502                 wrmsrl(MSR_AMD64_LS_CFG, msr);
 503                 return;
 504         }
 505
 506         if (tifn & _TIF_SSBD) {
 507                 /*
 508                  * Since this can race with prctl(), block reentry on the
 509                  * same CPU.
 510                  */
 511                 if (__test_and_set_bit(LSTATE_SSB, &st->local_state))
 512                         return;
 513
 514                 msr |= x86_amd_ls_cfg_ssbd_mask;
 515
 516                 raw_spin_lock(&st->shared_state->lock);
 517                 /* First sibling enables SSBD: */
 518                 if (!st->shared_state->disable_state)
 519                         wrmsrl(MSR_AMD64_LS_CFG, msr);
 520                 st->shared_state->disable_state++;
 521                 raw_spin_unlock(&st->shared_state->lock);
 522         } else {
 523                 if (!__test_and_clear_bit(LSTATE_SSB, &st->local_state))
 524                         return;
 525
 526                 raw_spin_lock(&st->shared_state->lock);
 527                 st->shared_state->disable_state--;
 528                 if (!st->shared_state->disable_state)
 529                         wrmsrl(MSR_AMD64_LS_CFG, msr);
 530                 raw_spin_unlock(&st->shared_state->lock);
 531         }
 532 }
 533 #else
 534 static __always_inline void amd_set_core_ssb_state(unsigned long tifn)
 535 {
 536         u64 msr = x86_amd_ls_cfg_base | ssbd_tif_to_amd_ls_cfg(tifn);
 537
 538         wrmsrl(MSR_AMD64_LS_CFG, msr);
 539 }
 540 #endif
 541
 542 static __always_inline void amd_set_ssb_virt_state(unsigned long tifn)
 543 {
 544         /*
 545          * SSBD has the same definition in SPEC_CTRL and VIRT_SPEC_CTRL,
 546          * so ssbd_tif_to_spec_ctrl() just works.
 547          */
 548         wrmsrl(MSR_AMD64_VIRT_SPEC_CTRL, ssbd_tif_to_spec_ctrl(tifn));
 549 }
 550
 551 /*
 552  * Update the MSRs managing speculation control, during context switch.
 553  *
 554  * tifp: Previous task's thread flags
 555  * tifn: Next task's thread flags
 556  */
 557 static __always_inline void __speculation_ctrl_update(unsigned long tifp,
 558                                                       unsigned long tifn)
 559 {
 560         unsigned long tif_diff = tifp ^ tifn;
 561         u64 msr = x86_spec_ctrl_base;
 562         bool updmsr = false;
 563
 564         lockdep_assert_irqs_disabled();
 565
 566         /* Handle change of TIF_SSBD depending on the mitigation method. */
 567         if (static_cpu_has(X86_FEATURE_VIRT_SSBD)) {
 568                 if (tif_diff & _TIF_SSBD)
 569                         amd_set_ssb_virt_state(tifn);
 570         } else if (static_cpu_has(X86_FEATURE_LS_CFG_SSBD)) {
 571                 if (tif_diff & _TIF_SSBD)
 572                         amd_set_core_ssb_state(tifn);
 573         } else if (static_cpu_has(X86_FEATURE_SPEC_CTRL_SSBD) ||
 574                    static_cpu_has(X86_FEATURE_AMD_SSBD)) {
 575                 updmsr |= !!(tif_diff & _TIF_SSBD);
 576                 msr |= ssbd_tif_to_spec_ctrl(tifn);
 577         }
 578
 579         /* Only evaluate TIF_SPEC_IB if conditional STIBP is enabled. */
 580         if (IS_ENABLED(CONFIG_SMP) &&
 581             static_branch_unlikely(&switch_to_cond_stibp)) {
 582                 updmsr |= !!(tif_diff & _TIF_SPEC_IB);
 583                 msr |= stibp_tif_to_spec_ctrl(tifn);
 584         }
 585
 586         if (updmsr)
 587                 wrmsrl(MSR_IA32_SPEC_CTRL, msr);
 588 }
 589
 590 static unsigned long speculation_ctrl_update_tif(struct task_struct *tsk)
 591 {
 592         if (test_and_clear_tsk_thread_flag(tsk, TIF_SPEC_FORCE_UPDATE)) {
 593                 if (task_spec_ssb_disable(tsk))
 594                         set_tsk_thread_flag(tsk, TIF_SSBD);
 595                 else
 596                         clear_tsk_thread_flag(tsk, TIF_SSBD);
 597
 598                 if (task_spec_ib_disable(tsk))
 599                         set_tsk_thread_flag(tsk, TIF_SPEC_IB);
 600                 else
 601                         clear_tsk_thread_flag(tsk, TIF_SPEC_IB);
 602         }
 603         /* Return the updated threadinfo flags*/
 604         return task_thread_info(tsk)->flags;
 605 }
 606
 607 void speculation_ctrl_update(unsigned long tif)
 608 {
 609         unsigned long flags;
 610
 611         /* Forced update. Make sure all relevant TIF flags are different */
 612         local_irq_save(flags);
 613         __speculation_ctrl_update(~tif, tif);
 614         local_irq_restore(flags);
 615 }
 616
 617 /* Called from seccomp/prctl update */
 618 void speculation_ctrl_update_current(void)
 619 {
 620         preempt_disable();
 621         speculation_ctrl_update(speculation_ctrl_update_tif(current));
 622         preempt_enable();
 623 }
 624
 625 static inline void cr4_toggle_bits_irqsoff(unsigned long mask)
 626 {
 627         unsigned long newval, cr4 = this_cpu_read(cpu_tlbstate.cr4);
 628
 629         newval = cr4 ^ mask;
 630         if (newval != cr4) {
 631                 this_cpu_write(cpu_tlbstate.cr4, newval);
 632                 __write_cr4(newval);
 633         }
 634 }
 635
 636 void __switch_to_xtra(struct task_struct *prev_p, struct task_struct *next_p)
 637 {
 638         unsigned long tifp, tifn;
 639
 640         tifn = READ_ONCE(task_thread_info(next_p)->flags);
 641         tifp = READ_ONCE(task_thread_info(prev_p)->flags);
 642
 643         switch_to_bitmap(tifp);
 644
 645         propagate_user_return_notify(prev_p, next_p);
 646
 647         if ((tifp & _TIF_BLOCKSTEP || tifn & _TIF_BLOCKSTEP) &&
 648             arch_has_block_step()) {
 649                 unsigned long debugctl, msk;
 650
 651                 rdmsrl(MSR_IA32_DEBUGCTLMSR, debugctl);
 652                 debugctl &= ~DEBUGCTLMSR_BTF;
 653                 msk = tifn & _TIF_BLOCKSTEP;
 654                 debugctl |= (msk >> TIF_BLOCKSTEP) << DEBUGCTLMSR_BTF_SHIFT;
 655                 wrmsrl(MSR_IA32_DEBUGCTLMSR, debugctl);
 656         }
 657
 658         if ((tifp ^ tifn) & _TIF_NOTSC)
 659                 cr4_toggle_bits_irqsoff(X86_CR4_TSD);
 660
 661         if ((tifp ^ tifn) & _TIF_NOCPUID)
 662                 set_cpuid_faulting(!!(tifn & _TIF_NOCPUID));
 663
 664         if (likely(!((tifp | tifn) & _TIF_SPEC_FORCE_UPDATE))) {
 665                 __speculation_ctrl_update(tifp, tifn);
 666         } else {
 667                 speculation_ctrl_update_tif(prev_p);
 668                 tifn = speculation_ctrl_update_tif(next_p);
 669
 670                 /* Enforce MSR update to ensure consistent state */
 671                 __speculation_ctrl_update(~tifn, tifn);
 672         }
 673
 674         if ((tifp ^ tifn) & _TIF_SLD)
 675                 switch_to_sld(tifn);
 676 }
 677
 678 /*
 679  * Idle related variables and functions
 680  */
 681 unsigned long boot_option_idle_override = IDLE_NO_OVERRIDE;
 682 EXPORT_SYMBOL(boot_option_idle_override);
 683
 684 static void (*x86_idle)(void);
 685
 686 #ifndef CONFIG_SMP
 687 static inline void play_dead(void)
 688 {
 689         BUG();
 690 }
 691 #endif
 692
 693 void arch_cpu_idle_enter(void)
 694 {
 695         tsc_verify_tsc_adjust(false);
 696         local_touch_nmi();
 697 }
 698
 699 void arch_cpu_idle_dead(void)
 700 {
 701         play_dead();
 702 }
 703
 704 /*
 705  * Called from the generic idle code.
 706  */
 707 void arch_cpu_idle(void)
 708 {
 709         x86_idle();
 710 }
 711
 712 /*
 713  * We use this if we don't have any better idle routine..
 714  */
 715 void __cpuidle default_idle(void)
 716 {
 717         raw_safe_halt();
 718 }
 719 #if defined(CONFIG_APM_MODULE) || defined(CONFIG_HALTPOLL_CPUIDLE_MODULE)
 720 EXPORT_SYMBOL(default_idle);
 721 #endif
 722
 723 #ifdef CONFIG_XEN
 724 bool xen_set_default_idle(void)
 725 {
 726         bool ret = !!x86_idle;
 727
 728         x86_idle = default_idle;
 729
 730         return ret;
 731 }
 732 #endif
 733
 734 void stop_this_cpu(void *dummy)
 735 {
 736         local_irq_disable();
 737         /*
 738          * Remove this CPU:
 739          */
 740         set_cpu_online(smp_processor_id(), false);
 741         disable_local_APIC();
 742         mcheck_cpu_clear(this_cpu_ptr(&cpu_info));
 743
 744         /*
 745          * Use wbinvd on processors that support SME. This provides support
 746          * for performing a successful kexec when going from SME inactive
 747          * to SME active (or vice-versa). The cache must be cleared so that
 748          * if there are entries with the same physical address, both with and
 749          * without the encryption bit, they don't race each other when flushed
 750          * and potentially end up with the wrong entry being committed to
 751          * memory.
 752          */
 753         if (boot_cpu_has(X86_FEATURE_SME))
 754                 native_wbinvd();
 755         for (;;) {
 756                 /*
 757                  * Use native_halt() so that memory contents don't change
 758                  * (stack usage and variables) after possibly issuing the
 759                  * native_wbinvd() above.
 760                  */
 761                 native_halt();
 762         }
 763 }
 764
 765 /*
 766  * AMD Erratum 400 aware idle routine. We handle it the same way as C3 power
 767  * states (local apic timer and TSC stop).
 768  *
 769  * XXX this function is completely buggered vs RCU and tracing.
 770  */
 771 static void amd_e400_idle(void)
 772 {
 773         /*
 774          * We cannot use static_cpu_has_bug() here because X86_BUG_AMD_APIC_C1E
 775          * gets set after static_cpu_has() places have been converted via
 776          * alternatives.
 777          */
 778         if (!boot_cpu_has_bug(X86_BUG_AMD_APIC_C1E)) {
 779                 default_idle();
 780                 return;
 781         }
 782
 783         tick_broadcast_enter();
 784
 785         default_idle();
 786
 787         /*
 788          * The switch back from broadcast mode needs to be called with
 789          * interrupts disabled.
 790          */
 791         raw_local_irq_disable();
 792         tick_broadcast_exit();
 793         raw_local_irq_enable();
 794 }
 795
 796 /*
 797  * Intel Core2 and older machines prefer MWAIT over HALT for C1.
 798  * We can't rely on cpuidle installing MWAIT, because it will not load
 799  * on systems that support only C1 -- so the boot default must be MWAIT.
 800  *
 801  * Some AMD machines are the opposite, they depend on using HALT.
 802  *
 803  * So for default C1, which is used during boot until cpuidle loads,
 804  * use MWAIT-C1 on Intel HW that has it, else use HALT.
 805  */
 806 static int prefer_mwait_c1_over_halt(const struct cpuinfo_x86 *c)
 807 {
 808         if (c->x86_vendor != X86_VENDOR_INTEL)
 809                 return 0;
 810
 811         if (!cpu_has(c, X86_FEATURE_MWAIT) || boot_cpu_has_bug(X86_BUG_MONITOR))
 812                 return 0;
 813
 814         return 1;
 815 }
 816
 817 /*
 818  * MONITOR/MWAIT with no hints, used for default C1 state. This invokes MWAIT
 819  * with interrupts enabled and no flags, which is backwards compatible with the
 820  * original MWAIT implementation.
 821  */
 822 static __cpuidle void mwait_idle(void)
 823 {
 824         if (!current_set_polling_and_test()) {
 825                 if (this_cpu_has(X86_BUG_CLFLUSH_MONITOR)) {
 826                         mb(); /* quirk */
 827                         clflush((void *)&current_thread_info()->flags);
 828                         mb(); /* quirk */
 829                 }
 830
 831                 __monitor((void *)&current_thread_info()->flags, 0, 0);
 832                 if (!need_resched())
 833                         __sti_mwait(0, 0);
 834                 else
 835                         raw_local_irq_enable();
 836         } else {
 837                 raw_local_irq_enable();
 838         }
 839         __current_clr_polling();
 840 }
 841
 842 void select_idle_routine(const struct cpuinfo_x86 *c)
 843 {
 844 #ifdef CONFIG_SMP
 845         if (boot_option_idle_override == IDLE_POLL && smp_num_siblings > 1)
 846                 pr_warn_once("WARNING: polling idle and HT enabled, performance may degrade\n");
 847 #endif
 848         if (x86_idle || boot_option_idle_override == IDLE_POLL)
 849                 return;
 850
 851         if (boot_cpu_has_bug(X86_BUG_AMD_E400)) {
 852                 pr_info("using AMD E400 aware idle routine\n");
 853                 x86_idle = amd_e400_idle;
 854         } else if (prefer_mwait_c1_over_halt(c)) {
 855                 pr_info("using mwait in idle threads\n");
 856                 x86_idle = mwait_idle;
 857         } else
 858                 x86_idle = default_idle;
 859 }
 860
 861 void amd_e400_c1e_apic_setup(void)
 862 {
 863         if (boot_cpu_has_bug(X86_BUG_AMD_APIC_C1E)) {
 864                 pr_info("Switch to broadcast mode on CPU%d\n", smp_processor_id());
 865                 local_irq_disable();
 866                 tick_broadcast_force();
 867                 local_irq_enable();
 868         }
 869 }
 870
 871 void __init arch_post_acpi_subsys_init(void)
 872 {
 873         u32 lo, hi;
 874
 875         if (!boot_cpu_has_bug(X86_BUG_AMD_E400))
 876                 return;
 877
 878         /*
 879          * AMD E400 detection needs to happen after ACPI has been enabled. If
 880          * the machine is affected K8_INTP_C1E_ACTIVE_MASK bits are set in
 881          * MSR_K8_INT_PENDING_MSG.
 882          */
 883         rdmsr(MSR_K8_INT_PENDING_MSG, lo, hi);
 884         if (!(lo & K8_INTP_C1E_ACTIVE_MASK))
 885                 return;
 886
 887         boot_cpu_set_bug(X86_BUG_AMD_APIC_C1E);
 888
 889         if (!boot_cpu_has(X86_FEATURE_NONSTOP_TSC))
 890                 mark_tsc_unstable("TSC halt in AMD C1E");
 891         pr_info("System has AMD C1E enabled\n");
 892 }
 893
 894 static int __init idle_setup(char *str)
 895 {
 896         if (!str)
 897                 return -EINVAL;
 898
 899         if (!strcmp(str, "poll")) {
 900                 pr_info("using polling idle threads\n");
 901                 boot_option_idle_override = IDLE_POLL;
 902                 cpu_idle_poll_ctrl(true);
 903         } else if (!strcmp(str, "halt")) {
 904                 /*
 905                  * When the boot option of idle=halt is added, halt is
 906                  * forced to be used for CPU idle. In such case CPU C2/C3
 907                  * won't be used again.
 908                  * To continue to load the CPU idle driver, don't touch
 909                  * the boot_option_idle_override.
 910                  */
 911                 x86_idle = default_idle;
 912                 boot_option_idle_override = IDLE_HALT;
 913         } else if (!strcmp(str, "nomwait")) {
 914                 /*
 915                  * If the boot option of "idle=nomwait" is added,
 916                  * it means that mwait will be disabled for CPU C2/C3
 917                  * states. In such case it won't touch the variable
 918                  * of boot_option_idle_override.
 919                  */
 920                 boot_option_idle_override = IDLE_NOMWAIT;
 921         } else
 922                 return -1;
 923
 924         return 0;
 925 }
 926 early_param("idle", idle_setup);
 927
 928 unsigned long arch_align_stack(unsigned long sp)
 929 {
 930         if (!(current->personality & ADDR_NO_RANDOMIZE) && randomize_va_space)
 931                 sp -= get_random_int() % 8192;
 932         return sp & ~0xf;
 933 }
 934
 935 unsigned long arch_randomize_brk(struct mm_struct *mm)
 936 {
 937         return randomize_page(mm->brk, 0x02000000);
 938 }
 939
 940 /*
 941  * Called from fs/proc with a reference on @p to find the function
 942  * which called into schedule(). This needs to be done carefully
 943  * because the task might wake up and we might look at a stack
 944  * changing under us.
 945  */
 946 unsigned long get_wchan(struct task_struct *p)
 947 {
 948         unsigned long start, bottom, top, sp, fp, ip, ret = 0;
 949         int count = 0;
 950
 951         if (p == current || task_is_running(p))
 952                 return 0;
 953
 954         if (!try_get_task_stack(p))
 955                 return 0;
 956
 957         start = (unsigned long)task_stack_page(p);
 958         if (!start)
 959                 goto out;
 960
 961         /*
 962          * Layout of the stack page:
 963          *
 964          * ----------- topmax = start + THREAD_SIZE - sizeof(unsigned long)
 965          * PADDING
 966          * ----------- top = topmax - TOP_OF_KERNEL_STACK_PADDING
 967          * stack
 968          * ----------- bottom = start
 969          *
 970          * The tasks stack pointer points at the location where the
 971          * framepointer is stored. The data on the stack is:
 972          * ... IP FP ... IP FP
 973          *
 974          * We need to read FP and IP, so we need to adjust the upper
 975          * bound by another unsigned long.
 976          */
 977         top = start + THREAD_SIZE - TOP_OF_KERNEL_STACK_PADDING;
 978         top -= 2 * sizeof(unsigned long);
 979         bottom = start;
 980
 981         sp = READ_ONCE(p->thread.sp);
 982         if (sp < bottom || sp > top)
 983                 goto out;
 984
 985         fp = READ_ONCE_NOCHECK(((struct inactive_task_frame *)sp)->bp);
 986         do {
 987                 if (fp < bottom || fp > top)
 988                         goto out;
 989                 ip = READ_ONCE_NOCHECK(*(unsigned long *)(fp + sizeof(unsigned long)));
 990                 if (!in_sched_functions(ip)) {
 991                         ret = ip;
 992                         goto out;
 993                 }
 994                 fp = READ_ONCE_NOCHECK(*(unsigned long *)fp);
 995         } while (count++ < 16 && !task_is_running(p));
 996
 997 out:
 998         put_task_stack(p);
 999         return ret;
1000 }
1001
1002 long do_arch_prctl_common(struct task_struct *task, int option,
1003                           unsigned long cpuid_enabled)
1004 {
1005         switch (option) {
1006         case ARCH_GET_CPUID:
1007                 return get_cpuid_mode();
1008         case ARCH_SET_CPUID:
1009                 return set_cpuid_mode(task, cpuid_enabled);
1010         }
1011
1012         return -EINVAL;
1013 }